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TWI881552B - 靜態隨機存取記憶體單元及其製造方法 - Google Patents

靜態隨機存取記憶體單元及其製造方法 Download PDF

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TWI881552B
TWI881552B TW112144603A TW112144603A TWI881552B TW I881552 B TWI881552 B TW I881552B TW 112144603 A TW112144603 A TW 112144603A TW 112144603 A TW112144603 A TW 112144603A TW I881552 B TWI881552 B TW I881552B
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TW202508408A (zh
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邱冠中
陳偉華
李婕
李俊穎
劉逸青
黃家恩
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台灣積體電路製造股份有限公司
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Abstract

一種SRAM單元包含與第一閘極層接合以形成第一裝置的第一n通道層；與第一閘極層接合以形成第二裝置的第一p通道層，第一閘極層堆疊於第一n通道層與第一p通道層之間；與第二閘極層接合以形成第三裝置的第二n通道層，且第二n通道層耦接至第一n通道層；與第三閘極層接合以形成第四裝置的第三n通道層，第三n通道層與第二n通道層隔開；與第三閘極層接合以形成第五裝置的第二p通道層，第三閘極層堆疊於第三n通道層與第二p通道層之間；及與第四閘極層接合以形成第六裝置的第四n通道層，且第四n通道層耦接至第三n通道層。

Description

靜態隨機存取記憶體單元及其製造方法
本揭露是關於靜態隨機存取記憶體單元及其製造方法。
半導體積體電路(integrated circuit；IC)產業已生產了各種數位裝置來解決許多不同領域中的問題。這些數位裝置中的一些經組態用於儲存資料。靜態隨機存取記憶體(Static random-access memory；SRAM)裝置係一種類型的揮發性半導體記憶體，其中使用不需要刷新的電路系統來儲存資料位元。SRAM裝置大體上包含一或多個記憶體陣列，其中每一陣列包含複數個SRAM單元。SRAM單元大體上被稱為位元單元，因為其儲存由兩個交叉耦合反向器的邏輯狀態表示的一個資訊位元。雖然SRAM單元的作為前段製程(front-end-of-line；FEOL)的一部分的現存實現大體上係足夠的，但這些實現 在所有態樣皆不完全令人滿意。舉例而言，FEOL SRAM裝置的裝置密度大體上受到IC晶片的平面表面積限制，且裝置密度的增加需要增大的晶片面積，且因此，需要與裝置製造相關聯的更高成本。因此，需要對諸如SRAM裝置的記憶體裝置的結構進行改善以降低面積消耗。
根據本揭露的部分實施方式，提供了一種靜態隨機存取記憶體單元。該靜態隨機存取記憶體單元包括一第一n型通道(n通道)層，與一第一閘極層接合以形成一第一裝置；一第一p型通道(p通道)層，與該第一閘極層接合以形成一第二裝置，其中該第一閘極層沿一第一方向堆疊於該第一n通道層與該第一p通道層之間；一第二n通道層，與一第二閘極層接合以形成一第三裝置，其中該第二閘極層耦接至一第一字元線，且該第二n通道層沿垂直於該第一方向的一第二方向耦接至該第一n通道層；一第三n通道層，與一第三閘極層接合以形成一第四裝置，其中該第三n通道層沿垂直於該第一方向及該第二方向的一第三方向與該第二n通道層隔開；一第二p通道層，與該第三閘極層接合以形成一第五裝置，其中該第三閘極層沿該第一方向堆疊於該第三n通道層與該第二p通道層之間；及一第四n通道層，與一第四閘極層接合以形成一第六裝置，其中該第四閘極層耦接至一第二字元線，且該第四n通道層沿該第二方向耦接至該第三n通道層。
根據本揭露的部分實施方式，提供了一種靜態隨機存取記憶體單元。該靜態隨機存取記憶體單元包括一第一n型金屬氧化物半導體裝置，包含一第一通道層，接合一第一閘極層；一第一p型金屬氧化物半導體裝置，包含一第二通道層，接合該第一閘極層，其中該第一閘極層沿一第一方向介入於該第一通道層與該第二通道層之間，且其中該第一n型金屬氧化物半導體裝置及該第一p型金屬氧化物半導體裝置形成一第一反向器；一第二n型金屬氧化物半導體裝置，沿垂直於該第一方向的一第二方向與該第一n型金屬氧化物半導體裝置相鄰且包含一第三通道層，接合一第二閘極層；一第三n型金屬氧化物半導體裝置，包含一第四通道層，接合一第三閘極層，其中該第四通道層沿垂直於該第一方向及該第二方向的一第三方向與該第三通道層隔開；一第二p型金屬氧化物半導體裝置，包含一第五通道層，接合該第三閘極層，其中該第三閘極層沿該第一方向介入於該第四通道層與該第五通道層之間，且其中該第三n型金屬氧化物半導體裝置及該第二p型金屬氧化物半導體裝置形成一第二反向器；及一第四n型金屬氧化物半導體裝置，沿該第二方向與該第三n型金屬氧化物半導體裝置相鄰且包含一第六通道層，接合一第四閘極層。
根據本揭露的部分實施方式，提供了一種形成一記憶體單元的方法。該方法包括提供包含複數個裝置的一半導體基板；在該半導體基板上方，形成一第一介電層；在該第一介電層中，形成一第一通道層；形成一第一觸點及 一內連結構的與該第一通道層相鄰的一垂直部分，使得該第一通道層沿一第一方向介入於該第一觸點與該內連結構的該垂直部分之間；在該第一通道層上方，形成一閘極層；在該閘極層上方，形成一第二通道層，使得該閘極層沿垂直於該第一方向的一第二方向介入於該第一通道層與該第二通道層之間，其中該第一通道層及該第二通道層具有多種不同的導電類型；沿該第二方向，延伸該內連結構的該垂直部分；形成與該第二通道層相鄰的一第三觸點，使得該第二通道層沿該第一方向介入於該第三觸點與該內連結構的經延伸的該垂直部分之間；及形成該內連結構的一橫向部分，其中該橫向部分沿該第一方向延伸遠離該第二通道層。
10:記憶體裝置
10、50、80:半導體裝置
12、52、82:記憶體陣列
13、53、100、300、350、500:記憶體單元
100:BEOL SRAM單元
14:列解碼器
16:行解碼器
18:I/O電路
20、60、90:PC
22:控制邏輯電路
101:Vdd
101a、101b:第一觸點
103:接地
103a、103b、103c:第二觸點
105:寫字元線
105a、105b:字元線、WL
107:位元線、BL
109:位元條線、BBL
110、114:內連結構
112、116:節點
202:介電層
202a:第一圖案化介電層
202b:第二圖案化介電層
202c:第三圖案化介電層
202d:第四圖案化介電層
202e:第五圖案化介電層
206、226、246、266、286、288:閘極層
210、240:p通道層
212、232、252、272、282、283、284、285:n通道層
214、216、218、220、254、258、260、290、292、294:閘極介電層
291:第三觸點
301:讀字元線
303:讀位元線
400:方法
402、404、406、408、410、412、414、416、418、420、422:操作
501:基板
502、503、504、506、508、510、512、514、518、520、522、524:溝槽
A-A’、B-B’、C-C’、D-D’、E-E’:線
C1、C2、C3、......、CN:行
CW:通道寬度
L1、L2:長度
M1、M2、M3、M4、M5、M6、M7、M8:電晶體
M7’、M8’:雙通道NMOS裝置、電晶體
R1、R2、R3、......、RM:列
當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各態樣。應當注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚，各種特徵的尺寸可任意地增大或減小。
第1圖說明根據部分實施方式的包含複數個記憶體單元的半導體裝置的方塊圖。
第2圖說明根據部分實施方式的包含複數個記憶體單元的實施性半導體裝置的三維(three-dimensional；3D)透視圖。
第3圖說明根據部分實施方式的實施性電路圖。
第4圖說明根據部分實施方式的對應於第3圖的電路圖的實施性記憶體單元的3D透視圖。
第5圖說明根據部分實施方式的第4圖的記憶體單元的平面俯視圖。
第6圖說明根據部分實施方式的第5圖的記憶體單元沿線A-A’的剖面圖。
第7圖說明根據部分實施方式的包含以堆疊組態配置的複數個記憶體單元的實施性半導體裝置的3D透視圖。
第8圖說明根據部分實施方式的實施性電路圖。
第9圖說明根據部分實施方式的對應於第8圖的電路圖的實施性記憶體單元的3D透視圖。
第10圖說明根據部分實施方式的第9圖的記憶體單元的平面俯視圖。
第11圖說明根據部分實施方式的對應於第8圖的電路圖的實施性記憶體單元的3D透視圖。
第12圖、第13圖、第14圖及第15圖各自說明根據部分實施方式的第5圖的記憶體單元沿線A-A’及B-B’的剖面圖。
第16圖、第17圖、第18圖及第19圖各自說明根據部分實施方式的第10圖的記憶體單元沿線C-C’、D-D’及E-E’的剖面圖。
第20圖說明根據部分實施方式的形成第4圖、第9圖或第10圖的記憶體單元的實施性方法。
第21圖、第22圖、第23圖、第24圖、第25圖、第26圖、第27圖、第28圖、第29圖、第30圖、第31圖、第32圖、第33圖、第34圖、第35圖、第36圖、第37圖、第38圖、第39圖各自說明根據部分實施方式第20圖的方法的中間階段的記憶體單元的剖面圖。
以下揭示內容提供了用於實現所提供標的不同特徵的許多不同實施方式或實施例。下面描述元件及配置的具體實施例係為了簡化本揭露。當然，這些僅為實施例且不意欲作為限制。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵及第二特徵直接接觸地形成的實施方式，且亦可包含可在第一特徵與第二特徵之間形成有附加特徵，以使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭露可在各種實施例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且本身並不指示所論述的各種實施方式及/或配置之間的關係。
另外，為易於描述，在本文中可使用諸如「在......之下」、「下方」、「下部」、「上方」、「上部」及類似者的空間相對術語，以描述如圖中所說明的一個部件或特徵與另一(多個)部件或特徵的關係。除了圖中所描繪的方向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同方向。設備可以其他方式定向(旋轉90度或處於其 他取向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
第1圖說明根據各種實施方式的半導體(例如記憶體)裝置10的實施性方塊圖。在第1圖的所說明的實施方式中，記憶體裝置10包含記憶體陣列12、列解碼器14、行解碼器16、輸入/輸出(input/output；I/O)電路18及控制邏輯電路22。儘管在第1圖中未明確示出，但半導體裝置10的元件可操作地彼此耦接且耦接至控制邏輯電路22。舉例而言，控制邏輯電路22、I/O電路18、行解碼器16及列解碼器14可電耦接至記憶體陣列12。儘管在第1圖的所說明的實施例中，出於清楚說明的目的，示出元件為單獨的塊，但在部份其他實施方式中，一些或所有元件可經整合在一起。舉例而言，記憶體陣列12可包含嵌入式I/O電路18。在部分實施方式中，列解碼器14、行解碼器16、I/O電路18及控制邏輯電路22可被統稱為周邊電路(peripheral circuit；PC)20。PC 20可更包含本文中未描繪的其他元件，諸如驅動器(例如字元線驅動器)。
記憶體陣列12係儲存資料的硬體元件。在一個態樣，記憶體陣列12被體現為半導體記憶體裝置。記憶體陣列12包含複數個記憶體單元(或儲存器單元)13。記憶體陣列12包含各自在第一方向(例如X方向)延伸的複數個列R1、R2、R3、......、RM以及各自在第二方向(例如Y方向)延伸的複數個行C1、C2、C3、......、CN。列/行中 的每一者可包含一或多個導電結構。在部分實施方式中，每一記憶體單元13經配置於對應列與對應行的交點中且可根據穿過行及列的各別導電結構的電壓或電流來操作。在本揭露實施方式中，每一記憶體單元13對應於靜態隨機存取記憶體(static random-access memory，SRAM)單元。
列解碼器14係可接收記憶體陣列12的列位址且在該列位址處使有效導電結構(例如字元線)的硬體元件。行解碼器16係可接收記憶體陣列12的行位址且在該行位址處使有效一或多個導電結構(例如位元線、源極線)的硬體元件。I/O電路18係可存取(例如讀取、程式化)經由列解碼器14及行解碼器16使有效的記憶體單元13中的每一者的硬體元件。控制邏輯電路22係可控制耦接元件(例如12至18)的硬體元件。
參考第2圖，說明了實施性半導體裝置50的示意圖。半導體裝置50包含耦接至複數個PC 60的複數個記憶體陣列52，複數個記憶體陣列52中的每一者與記憶體陣列12類似，複數個PC 60中的每一者可包含與PC 20的元件類似的一或多個元件。如本揭露中所使用的，諸如「耦接」及「連接」的術語係指半導體裝置的兩個元件之間具有或不具有任何中間層或元件的電性及/或實體連接。記憶體陣列52中的每一者包含與記憶體單元13類似的複數個記憶體單元53。舉例而言，記憶體單元53可為SRAM單元。在另一實施例中，記憶體單元53可為藉由前段製程 (front-end-of-line；FEOL)形成的SRAM單元。在部分實施方式中，記憶體陣列52及PC 60在同一平面上方延伸的網路結構中彼此耦接。就此而言，半導體裝置50中的記憶體單元53的密度將受到晶片(或晶圓)的平面面積的限制。密度的增加可導致對更大晶片面積的需求，且因此導致與裝置製造相關聯的更高成本。就此而言，隨著IC技術的不斷進階，半導體記憶體裝置中的記憶體單元的密度的限制可限制在減小的長度尺度下具有更高的處理速度的裝置的發展。因此，需要對半導體記憶體裝置的結構進行改善以降低面積消耗。
本揭露提供了在後段製程(back-end-of-line；BEOL)網路中形成的SRAM單元的結構。在本揭露實施方式中，BEOL網路使得每一SRAM單元的電晶體能夠以堆疊組態而非平面組態形成，此減少了對晶片面積的需求且降低了與裝置製造相關聯的成本。此外，在與經製造為FEOL網路的一部分的平面SRAM單元相比時，BEOL網路就單元架構及佈線結構而言提供了附加設計靈活性，該FEOL網路大體上包含沿半導體基板的主表面的裝置特徵。相反，BEOL網路大體上包含用以將FEOL網路的裝置特徵與附加特徵連接以形成例如IC晶片的各種內連結構，諸如水平內連結構(例如金屬線)及垂直內連結構(例如通孔)。本揭露提供了包含形成為BEOL網路而非FEOL網路的一部分的SRAM單元的記憶體裝置，如下面詳細論述的。
參考第3圖，說明了記憶體單元(記憶體位元或位元單元；類似於記憶體單元13及53)100的實施例電路圖。根據本揭露的部分實施方式，記憶體單元100經組態為包含多個電晶體的SRAM單元。舉例而言，如本文中所描繪，記憶體單元100包含六電晶體(six-transistor；6T)，且因此稱為6T SRAM單元。例如，在部分實施方式中，記憶體單元100可實現為諸如兩電晶體兩電阻器(two-transistor-two-resistor；2T-2R)SRAM單元、四電晶體(four-transistor；4T)-SRAM單元、八電晶體(eight-transistor；8T)-SRAM單元、十電晶體(ten-transistor；10T)-SRAM單元等各種SRAM單元中的任一者。儘管本揭露的論述係關於SRAM單元，但應當理解，本揭露的其他實施方式亦可用於諸如(例如)動態隨機存取記憶體(dynamic random access memory；DRAM)單元的記憶體單元中的任一者中。
如第3圖中所示，記憶體單元100包含6個電晶體：M1、M2、M3、M4、M5及M6。電晶體M1及M2經形成為第一反向器(或第一交叉耦合反向器)，而電晶體M3及M4經形成為第二反向器(或第二交叉耦合反向器)，其中第一反向器及第二反向器彼此交叉耦合。具體而言，第一反向器及第二反向器各自耦接於施加供應電壓Vdd的第一觸點101a/101b與連接至接地的第二觸點103a/103b之間。就此而言，第一觸點101a/101b標記有「Vdd」，而第二觸點103a/103b標記有「Vss」。 除了耦接至第一反向器及第二反向器，電晶體M6及M5各自分別耦接至字元線(word line；WL)105a及105b。電晶體M6及M5進一步分別耦接至位元線(bit line；BL)107及位元條線(bit bar line；BBL)109。應當注意，在部分實施方式中，第一觸點101a及101b可耦接在一起，第二觸點103a及103b可耦接在一起，且WL 105a及105b可耦接在一起。
在部分實施方式中，電晶體M1及M3被稱為記憶體單元100的上拉電晶體；電晶體M2及M4被稱為記憶體單元100的下拉電晶體；且電晶體M5及M6被稱為記憶體單元100的存取電晶體。在部分實施方式中，電晶體M2、M4、M5及M6各自包含n型金屬氧化物半導體(n-type metal-oxide-semiconductor；NMOS)電晶體，且M1及M3各自包含p型金屬氧化物半導體(p-type metal-oxide-semiconductor；PMOS)電晶體。在部分實施方式中，如本文中所描繪，記憶體單元100包含四個NMOS電晶體及兩個PMOS電晶體。在部分實施方式中，記憶體單元100包含兩個NMOS電晶體及四個PMOS電晶體。儘管第3圖的所說明的實施方式表明電晶體M1至M6不是NMOS就是PMOS電晶體，但適用於記憶體裝置的多種電晶體或裝置中的任一者可實現為諸如(例如)雙極性接面電晶體(bipolar junction transistor；BJT)、高電子遷移率電晶體(high-electron-mobility transistor；HEMT)等電晶體M1至M6中的至少一者。
存取電晶體M5及M6具有分別耦接至WL 105a及WL 105b的閘極(例如閘極層或閘電極)。電晶體M5及M6的閘極用以分別經由WL 105a/105b接收脈衝訊號，以相應地允許或阻止對記憶體單元100的存取。電晶體M2及M5在Q條(Q bar；QB)節點處與電晶體M2的汲極及電晶體M5的源極彼此耦接。QB節點進一步耦接至電晶體M1的汲極及節點112。電晶體M4及M6在Q節點處與電晶體M4的汲極及電晶體M6的源極彼此耦接。Q節點進一步耦接至電晶體M3的汲極及節點116。
當記憶體單元(例如記憶體單元100)儲存資料位元時，位元單元的第一節點用以處於第一邏輯狀態(不是邏輯1就是邏輯0)，且位元單元的第二節點用以處於第二邏輯狀態(不是邏輯0就是邏輯1)。第一邏輯狀態與第二邏輯狀態彼此互補。在部分實施方式中，第一節點處的第一邏輯狀態可表示儲存於記憶體單元中的資料位元的邏輯狀態。舉例而言，在第3圖的所說明的實施方式中，當記憶體單元100在邏輯1狀態下儲存資料位元時，QB節點用以處於邏輯1狀態，且Q節點用以處於邏輯0狀態。
為了讀取儲存於記憶體單元100中的資料位元的邏輯狀態，BL 107及BBL 109經預充電至Vdd(例如邏輯高，例如使用電容器以保持電荷)。接著，藉由使有效訊號使有效或啟動WL 105至邏輯高，此導通了存取電晶體M5及M6。具體而言，分別在存取電晶體M5及M6的閘極處接收使有效訊號的上升邊緣，以便導通存取電晶 體M5及M6。一旦導通基於資料位元的邏輯狀態的存取電晶體M5及M6，預充電BL 107或BBL 109便可開始放電。舉例而言，當記憶體單元100儲存邏輯0時，Q節點可呈現對應於邏輯1的電壓，且QB節點可呈現對應於互補邏輯0的電壓。回應於導通存取電晶體M5及M6，可提供自預充電BBL 109開始，穿過存取電晶體M5及下拉電晶體M2且至接地103的放電路徑。當藉由此放電路徑下拉BBL 109上的電壓位準時，下拉電晶體M4可保持關斷。因而，BL 107及BBL 109可分別呈現電壓位準，以在BL 107與BBL 109之間產生足夠大的電壓差。因此，耦接至BL 107及BBL 109的感測放大器可使用電壓差的極性來判定資料位元的邏輯狀態是否是邏輯1或邏輯0。
為了寫入儲存於記憶體單元100中的資料位元的邏輯狀態，將待寫入的資料施加至BL 107及/或BBL 109。舉例而言，利用低阻抗連接，BBL 109經連接至/經短路為0V，例如Vss。接著，藉由使有效訊號使有效或啟動WL 105a/105b至邏輯高，此導通了存取電晶體M5及M6。一旦導通基於BBL 109的邏輯狀態的存取電晶體M5及M6，QB節點便可開始放電。舉例而言，在M5及M6被導通之前，BBL 109可呈現對應於邏輯0的電壓，且QB節點可呈現對應於互補邏輯1的電壓。回應於導通存取電晶體M5及M6，可提供自QB節點開始，穿過存取電晶體M5到達接地103的放電路徑。一旦QB節點上的 電壓位準下拉至低於下拉電晶體M4的Vth(臨限值電壓)，M4便可關斷，而M3便可導通，從而使得Q節點被上拉至Vdd 101。一旦Q節點與Vdd相差小於Vth，M1便可關斷，而M2便可導通，從而使得QB節點下拉至接地103。接著，當使無效WL 105a/105b時，施加至BL 107及/或BBL 109的邏輯狀態已經儲存於記憶體單元100中。
共同參考第4圖至第6圖，說明了示出各種電晶體的詳細配置的記憶體單元100的實施方式。第4圖描繪了記憶體單元100的3D透視圖；第5圖描繪了記憶體單元100在X-Y平面中的俯視圖；且第6圖描繪了記憶體單元100沿第5圖的線A-A’的剖面圖。應當注意，出於清楚起見，可省略部分的記憶體單元100。舉例而言，自第4圖至第6圖中省略了包圍記憶體單元100的各種元件的介電(或絕緣)層202的部分。
如上面所論述，實施性記憶體單元100經組態為具有各自與存取電晶體耦接的兩個反向器的6T SRAM單元。在本揭露實施方式中，第一反向器包含耦接在一起的電晶體M1及M2，而第二反向器包含耦接在一起的電晶體M3及M4，其中M1及M3各自包含PMOS電晶體，而M2及M4各自包含NMOS電晶體。存取電晶體M5及M6各自包含NMOS電晶體。
在本揭露實施方式中，記憶體單元100經組態為IC裝置的BEOL網路的一部分，而非FEOL網路的一部 分。換言之，在半導體基板(未描繪)上方的一或多個金屬化層中形成記憶體單元100，記憶體單元100可包含複數個FEOL裝置及/或特徵。就此而言，記憶體單元100可替代地稱為BEOL SRAM單元100。根據本揭露的各種實施方式，儘管BEOL SRAM單元100可以與FEOL SRAM單元類似的方式起作用(亦即，根據第3圖的實施性電路圖)，但BEOL SRAM單元100組態與FEOL SRAM單元的結構不同的結構，如下面詳細論述的。
在本揭露實施方式中，參考第4圖及第6圖，作為PMOS裝置的電晶體M1包含設置於閘極層(或閘電極)206上方且與閘極層(或閘電極)接合的通道層(在下文中稱為「p通道層」)210，使得p通道層210沿Z軸垂直堆疊於閘極層206上方。電晶體M1更包含設置於p通道層210與閘極層206之間的閘極介電層214。此外，p通道層210沿X軸橫向介入於第一觸點101a(亦即，Vdd)與內連結構110的垂直部分之間，其中第一觸點101a及內連結構110各自用作電晶體M1的源極/汲極。
作為NMOS裝置的電晶體M2包含與閘極層206接合的通道層(在下文中稱為「n通道層」)212，其中閘極層206沿Z軸垂直堆疊於n通道層212上方。換言之，n通道層212及p通道層210沿Z軸設置於閘極層206的相對表面上方。電晶體M2更包含設置於n通道層212與閘極層206之間的閘極介電層216。就此而言，電晶體M1垂直堆疊於電晶體M2上方，其中它們的共用閘極層 206沿Z軸介入於p通道層210與n通道層212之間。此外，n通道層212沿X軸橫向介入於第二觸點103a(亦即，Vss)與內連結構110的垂直部分之間，其中第二觸點103a及內連結構110各自用作電晶體M2的源極/汲極。如所示的，內連結構110沿Z軸垂直延伸以將電晶體M1與電晶體M2耦接，此與第3圖中的記憶體單元100的描繪一致。
仍參考第4圖及第6圖，亦作為NMOS裝置的電晶體M5包含與閘極層226接合的n通道層232，其中閘極層226沿Z軸垂直堆疊於n通道層232上方。換言之，沿X軸n通道層232及n通道層212彼此橫向相鄰，且沿X軸內連結構110的垂直部分分開n通道層232及n通道層212。此外，n通道層232及n通道層212沿Z軸齊平或實質上齊平(亦即，設置於相同X-Y平面中)，而p通道層210及n通道層232沿Z軸偏移(亦即，設置於沿Z軸隔開的不同X-Y平面中)。
根據部分實施方式，電晶體M5更包含設置於n通道層232與閘極層226之間的閘極介電層218(參見第6圖)。如所示的，閘極層226沿X軸與閘極層206橫向相鄰，且介電層202及內連結構110的部分分開閘極層226與閘極層206。在部分實施方式中，在閘極層226上方形成附加閘極介電層220，以使得沿Z軸在閘極層226的相對表面上方形成閘極介電層218及閘極介電層220。n通道層232沿X軸介入於內連結構110與BBL 109 之間，其中內連結構110及BBL 109各自用作(或各自耦接至)電晶體M5的源極/汲極。此外，參考第4圖及第5圖，電晶體M5在閘極層226處耦接至WL 105a。更進一步，與第3圖的描繪一致，內連結構110沿Z軸垂直延伸以在每一電晶體的源極/汲極處將電晶體M1、M2及M5耦接在一起。
為了針對閘極層206及226提供隔離，沿X軸(例如，如第4圖及第6圖中所描繪)且沿Y軸(未描繪)形成與每一閘極層206及226相鄰的介電層202。舉例而言，介電層202的一部分沿X軸將閘極層206與內連結構110分離。在部分實施方式中，參考第5圖，閘極層206及226各自沿Y軸遠離其各別通道層(例如閘極層206的p通道層210及n通道層212以及閘極層226的n通道層232)延伸，以提供電晶體與記憶體單元100的其他部分的耦接。在一個實施例中，閘極層206的延伸部分在節點116處提供電晶體M1與M2的耦接，節點116連接至內連結構114。在另一實施例中，閘極層226的延伸部分提供電晶體M5與WL 105a的耦接。
參考第4圖及第5圖，電晶體M3、M4及M6分別經組態與電晶體M1、M2及M5的結構類似的結構。舉例而言，作為PMOS裝置的電晶體M3包含設置於閘極層246上方且與閘極層246接合的p通道層240，其中閘極介電層254設置於p通道層240與閘極層246之間。p通道層240沿Z軸堆疊於閘極層246上方且沿X軸介入 於第一觸點101b(亦即，Vdd)與內連結構114的垂直部分之間，其中第一觸點101b及內連結構114各自用作電晶體M3的源極/汲極。
參考第4圖，作為NMOS裝置的電晶體M4包含與閘極層246接合的n通道層252，其中閘極層246沿Z軸堆疊於n通道層252上方。就此而言，類似於p通道層210、n通道層212及閘極層206的配置，n通道層252及p通道層240沿Z軸設置於閘極層246的相對表面上方。電晶體M4更包含與上述閘極介電層214、216、218、220及254中的任一者類似的閘極介電層(本文中未描繪)。n通道層252沿X軸介入於第二觸點103b(亦即，Vss)與內連結構114的垂直部分之間，其中第二觸點103b及內連結構114各自用作電晶體M4的源極/汲極。
仍參考第4圖，亦作為NMOS裝置的電晶體M6包含與閘極層266接合的n通道層272，其中閘極層266沿Z軸堆疊於n通道層272上方。換言之，n通道層272及n通道層252沿X軸彼此橫向相鄰，且內連結構114分開n通道層272及n通道層252。電晶體M6更包含設置於n通道層272與閘極層266之間的閘極介電層258。在部分實施方式中，在閘極層266上方形成附加閘極介電層260，以使得沿Z軸在閘極層266的相對表面上方形成閘極介電層258及閘極介電層260。另外，n通道層272沿X軸設置於內連結構114與BL 107之間，其中內連結構114及BL 107各自用作(或各自耦接至)電晶體M6 的源極/汲極。此外，類似於n通道層212、n通道層232及p通道層210的配置，n通道層272及n通道層252沿Z軸齊平或實質上齊平(亦即，設置於相同X-Y平面中)，而p通道層240及n通道層272沿Z軸偏移(亦即，設置於沿Z軸隔開的不同X-Y平面中)。
為了對閘極層246及266(在相同或不同記憶體單元100中)提供隔離，亦為沿X軸(例如，如第4圖中所描繪)且沿Y軸(未描繪)形成與每一閘極層246及266相鄰的介電層202。舉例而言，介電層202的一部分沿X軸將閘極層246與內連結構110分離。在部分實施方式中，參考第4圖且類似於閘極層206及226，閘極層246及266各自沿Y軸遠離其各別通道層(例如閘極層246的p通道層240及n通道層252以及閘極層266的n通道層272)延伸，以提供電晶體與記憶體單元100的其他部分的耦接。在一個實施例中，閘極層246的延伸部分在節點112處提供電晶體M3與M4的耦接，節點112連接至內連結構110。在另一實施例中，閘極層266的延伸部分提供電晶體M6與WL 105b的耦接。
在部分實施方式中，參考第6圖，閘極層206、閘極介電層214及閘極介電層216各自沿X軸延伸長度L1，而p通道層210及n通道層212各自沿X軸延伸長度L2(亦即，電晶體M1及M2的每一者的通道長度)，長度L2大於長度L1。在部分實施方式中，長度L1與L2之間的此差異允許p通道層210及n通道層212中的每 一者與閘極層206(及對應閘極介電層)完全重疊，從而允許裝置正常操作。返回參考第5圖，p通道層210及下伏n通道層212(未描繪)可各自由沿Y軸的通道寬度CW界定。在部分實施方式中，將p通道層210及n通道層212的通道寬度獨立地調整至不同值，以在記憶體單元100中實現不同讀取或寫入功能。
在本揭露實施方式中，記憶體單元100的第一反向器包含共閘極(例如閘極層206及對應閘極介電層)，該共閘極與p通道層(例如p通道層210)及n通道層(例如n通道層212)垂直堆疊接合，以分別形成電晶體M1及M2。類似地，記憶體單元100的第二反向器包含共閘極(例如閘極層246及對應閘極介電層)，該共閘極與p通道層(例如p通道層240)及n通道層(例如n通道層252)垂直堆疊接合以分別形成電晶體M3及M4。
在本揭露實施方式中，內連結構110對應於QB節點，而內連結構114對應於Q節點，如第3圖中所描繪。內連結構110及114中的每一者包含沿Z軸延伸的垂直部分、沿X軸延伸的第一橫向部分及沿Y軸延伸的第二橫向部分。因而，作為BEOL網路的一部分，內連結構110及114提供了記憶體單元100內不同垂直堆疊的電晶體之間的連接，從而允許電晶體以3D組態配置，而非平面組態配置且降低了對晶片面積的需求及與裝置製造相關聯的成本。
參考第7圖，說明了實施性半導體裝置80的示意 圖。半導體裝置80包含耦接至一或多個PC 90的複數個記憶體陣列82，一或多個PC 90中的每一者可與PC 20類似。在所描繪的實施方式中，PC 90設置於記憶體陣列82下方。每一記憶體陣列82包含如本文中所描述的複數個記憶體單元100。在本揭露實施方式中，半導體裝置80與半導體裝置50的不同之處在於記憶體陣列82(亦即，記憶體單元100)，記憶體陣列82沿堆疊方向(亦即，如所描繪的Z軸)垂直堆疊，從而導致半導體裝置80具有3D堆疊組態，而非平面組態，正如半導體裝置50的情況。
出於論述的目的，記憶體陣列82的堆疊方向指向遠離半導體裝置80的半導體基板(未描繪)的方向，其中半導體基板設置於記憶體陣列82下方(例如設置於與PC 90相同的層級處或設置於PC 90下方)。就此而言，對於沿堆疊方向設置的兩個相鄰記憶體陣列82(或記憶體單元100)，更靠近半導體基板的記憶體陣列82(或記憶體單元100)可被視為底部記憶體陣列82(或底部記憶體單元100)，而更遠離半導體基板的另一個記憶體陣列82(或記憶體單元100)可被視為頂部記憶體陣列82(或頂部記憶體單元100)。堆疊方向上的此慣例亦適用於每一記憶體單元100內的電晶體。舉例而言，更靠近半導體基板的電晶體設置於記憶體單元100的底部層級處，而更遠離半導體基板的電晶體設置於記憶體單元100的頂部層級處。
參考第8圖，說明了記憶體單元300的實施性電路圖。除了記憶體單元300包含兩個附加電晶體(下拉電 晶體M7及存取電晶體M8)，使得記憶體單元300被稱為八電晶體(eight-transistor，8T)SRAM單元之外，記憶體單元300與第3圖的記憶體單元100的實施性電路圖類似。
如所示的，下拉電晶體(在下文中稱為電晶體)M7的閘極耦接至由電晶體M1及M2形成的第一反向器的輸出端。存取電晶體(在下文中稱為電晶體)M8的源極/汲極中的一者耦接至電晶體M7的汲極。電晶體M7的源極耦接至接地，接地為第二觸點103c或Vss中的另一者。在部分實施方式中，電晶體M7可實現為上拉電晶體。電晶體M8的閘極耦接至讀字元線(read word line；RWL)301。電晶體M8的源極/汲極中的第二者耦接至讀位元線(read bit line；RBL)303。WL 105a/105b、BL 107及BBL 109在本文中分別被稱為寫字元線(write word line；WWL)105、寫位元線(write bit line；WBL)107及寫位元條線(write bit bar line；WBBL)109。
在部分實施方式中，如本文中所描繪，記憶體單元300包含六個NMOS電晶體及兩個PMOS電晶體，其中NMOS電晶體中的兩者經組態為讀取埠。在部分實施方式中，記憶體單元100包含兩個NMOS電晶體及六個PMOS電晶體，其中PMOS電晶體中的兩者經組態為讀取埠。在部分實施方式中，記憶體單元100包含四個NMOS電晶體及四個PMOS電晶體，其中NMOS電晶體中的兩者或PMOS電晶體中的兩者經組態為讀取埠。在部分實施方式 中，記憶體單元300可包含多於八個電晶體，諸如用於形成十電晶體(ten-transistor；10T)SRAM單元的十個電晶體。
為了讀取儲存於記憶體單元300中的資料位元的邏輯狀態，RBL 303經預充電至Vdd。接著，使有效訊號使有效或啟動RWL 301至邏輯高，此導通了存取電晶體M8。一旦導通基於資料位元的邏輯狀態的電晶體M8，預充電RBL 303便可開始放電。在部分實施方式中，耦接至RBL 303及參考電壓的感測放大器可使用RBL 303與參考電壓之間的電壓差的極性，以判定是否資料位元的邏輯狀態是邏輯1或是邏輯0。為了寫入儲存於記憶體單元300中的資料位元的邏輯狀態，進行與在第3圖的記憶體單元100中進行的操作相同的操作。
共同參考第9圖至第10圖，說明了示出各種部件的詳細配置的記憶體單元300的實施方式。第9圖描繪了記憶體單元300的3D透視圖；而第10圖描繪了記憶體單元300在X-Y平面中的俯視圖。應當注意，出於清楚起見，可省略記憶體單元300的部分。舉例而言，自第9圖及第10圖中省略了包圍記憶體單元300的各種元件的介電層202的部分。應當進一步注意，記憶體單元300在結構上與根據本揭露實施方式的記憶體單元100類似。舉例而言，記憶體單元300的八個電晶體中的六者以與記憶體單元100的電晶體M1至M6相同的方式配置。因此，出於簡潔起見，下面僅詳細地論述了記憶體單元300的與 記憶體單元100的結構不同的部分，亦即，電晶體M7及M8，且使用相同的附圖標記來描述記憶體單元300的與記憶體單元100的元件類似的元件。
電晶體M7及M8各自具有與上面詳細論述的電晶體M5或M6的結構類似的結構。舉例而言，根據部分實施方式，電晶體M7係包含與閘極層286接合的n通道層282的NMOS裝置，其中閘極層286沿Z軸垂直堆疊於n通道層282上方。電晶體M7更包含設置於n通道層282與閘極層286之間的閘極介電層(本文中未描繪)。如所示的，閘極層286沿X軸與電晶體M8的閘極層288橫向相鄰且被介電層202的部分及將電晶體M7耦接至電晶體M8的第三觸點291分離。在部分實施方式中，在閘極層286上方形成附加閘極介電層290。n通道層282沿X軸介入於第二觸點103c與第三觸點291之間，其中第二觸點103c及第三觸點291各自用作(或各自耦接至)電晶體M7的源極/汲極。此外，如第9圖及第10圖中所示，經耦接電晶體M7及M8在閘極層286處進一步耦接至內連結構114。就此而言，內連結構114沿Y軸延伸以將閘極層286耦接至電晶體M6的閘極層266及電晶體M1的閘極層206。
在部分實施方式中，電晶體M8係包含與閘極層288接合的n通道層284的NMOS裝置，其中閘極層288沿Z軸垂直堆疊於n通道層284上方。電晶體M8更包含設置於n通道層284與閘極層288之間的閘極介電層292。 如所示的，閘極層288沿X軸與電晶體M7的閘極層286橫向相鄰且被介電層202的部分及將電晶體M7耦接至電晶體M8的第三觸點291分離。在部分實施方式中，在閘極層286上方形成附加閘極介電層294，以使得閘極介電層292及294沿Z軸設置於閘極層288的相對表面上方。n通道層284沿X軸介入於第三觸點291與RBL 303之間，其中第三觸點291及RBL 303各自用作(或各自耦接至)電晶體M8的源極/汲極。此外，如第10圖中所示，RWL 301耦接至閘極層288的沿Y方向延伸遠離n通道層284的一部分。
參考第11圖，實施性記憶體單元350的實施方式經說明於3D透視圖中。記憶體單元350與第9圖及第10圖的記憶體單元300的類似之處在於，記憶體單元350包含根據第8圖的電路圖耦接在一起的八個電晶體，且因此被視為8T SRAM單元。然而，與記憶體單元300不同，記憶體單元350包含分別對應於記憶體單元300的電晶體M7及M8的兩個雙通道NMOS裝置M7’及M8’。在部分實施方式中，電晶體M7’係具有與閘極層286接合的兩個n通道層282及283的下拉電晶體。舉例而言，n通道層282、閘極層286及n通道層283以與電晶體M1及M2的組態類似的組態沿Z軸配置於垂直堆疊中。類似地，電晶體M8’係具有兩個n通道層284及285的存取電晶體，兩個n通道層284及285與閘極層288接合且沿Z軸配置於垂直堆疊中。在部分實施方式中，藉由採用雙通 道結構，電晶體M7’及M8’經組態為記憶體單元350中的雙讀取埠NMOS裝置，其具有增加的通道長度以實現更高的裝置速度。
在部分實施方式中，可調整實施例記憶體單元100、記憶體單元300及記憶體單元350中的各種電晶體的堆疊組態，以適應不同的設計要求及裝置佈線架構。參考第12圖至第15圖中的每一者，相對於上面參考第7圖界定的堆疊方向(亦即，Z軸)說明了沿如第5圖中所示的記憶體單元100的線A-A’及B-B’中的每一者的示意性剖面圖。線A-A’及B-B’各自係沿X軸穿過記憶體單元100的反向器中的一者及其對應存取電晶體截取的。參考第16圖至第19圖中的每一者，相對於參考第7圖界定的堆疊方向說明了沿如第10圖中所示的記憶體單元300的線C-C’、D-D’及E-E’中的每一者的示意性剖面圖。出於說明性目的，記憶體單元100及記憶體單元300的電晶體M1及M3被統稱為PMOS裝置，而記憶體單元100及記憶體單元300的電晶體M2至M8被統稱為NMOS裝置。線C-C’及D-D’各自係沿X軸穿過反向器中的一者及其對應存取電晶體截取的，而線D-D’係沿X軸穿過記憶體單元300的電晶體M7及M8截取的。
在部分實施方式中，參考第12圖，PMOS裝置兩者設置於記憶體單元100的頂部層級處，而它們的對應NMOS裝置設置於記憶體單元100的底部層級處。此組態與第4圖至第6圖中所描繪的組態一致。在部分實施方式 中，參考第13圖，PMOS裝置兩者的位置沿堆疊方向與NMOS裝置的位置反向(相對於第12圖的組態)，使得PMOS裝置設置於記憶體單元100的底部層級處，而NMOS裝置設置於記憶體單元100的頂部層級處。在部分實施方式中，參考第14圖及第15圖，PMOS裝置中的一者的位置與其對應NMOS裝置反向，而PMOS裝置中的另一者的位置及其對應NMOS裝置的位置保持與第12圖的組態中的情況相同。
在部分實施方式中，參考第16圖，兩個PMOS裝置均設置於記憶體單元300的頂部層級處，而NMOS裝置設置於記憶體單元300的底部層級處。此組態與第9圖及第10圖中所描繪的組態一致。在部分實施方式中，參考第17圖，PMOS裝置兩者的位置沿堆疊方向與NMOS裝置的位置反向(相對於第16圖的組態)，使得PMOS裝置設置於記憶體單元300的底部層級處，而NMOS裝置設置於記憶體單元300的頂部層級處。在部分實施方式中，參考第18圖及第19圖，PMOS裝置中的一者的位置與其對應NMOS裝置反向，而PMOS裝置中的另一者的位置及其對應NMOS裝置的位置保持與第16圖的組態相同。兩者均為NMOS裝置的電晶體M7及M8可設置於與其他NMOS裝置相同的層級處。在部分實施方式中，記憶體單元350的電晶體M1至M6的堆疊組態能與本文中所描述的記憶體單元300的電晶體M1至M6的方式類似的方式調整。
第20圖係根據部分實施方式的形成記憶體單元500(例如半導體結構)的方法400的流程圖。方法400的操作係參考第21圖至第39圖描述的，第21圖至第39圖描繪了根據部分實施方式在方法400的中間階段的記憶體單元500的一部分的剖面圖。記憶體單元500可根據如第3圖至第19圖中的一或多者中所描繪的記憶體單元100、300或350來形成。舉例而言，第21圖至第39圖說明記憶體單元500的剖面圖，這些剖面圖各自類似於如第6圖中所描繪的記憶體單元100，其中這些剖面圖沿第5圖的線A-A’截取。就此而言，使用相同的附圖標記來描述記憶體單元500的與記憶體單元100、記憶體單元300及記憶體單元350的元件類似的元件。此外，出於清楚及簡潔起見，參考方法400的描述僅描繪了記憶體單元500的一部分，而記憶體單元500的其他部分可沿著第21圖至第39圖中所示的部分形成。
在部分實施方式中，方法400的操作按第20圖中所描繪的次序進行。在部分實施方式中，方法400的部分操作被同時進行及/或按除第20圖中所描繪的次序以外的次序進行。在部分實施方式中，在進行方法400的一或多個操作之前、之間、期間及/或之後進行一或多個操作。
參考第20圖及第21圖，方法400在操作402中設置包含基板501的記憶體單元500，其中基板501包含形成為FEOL網路的一部分的複數個裝置特徵(例如電晶體、二極體、電阻器等)。此類裝置特徵可沿基板501 的主表面形成。基板501可包含半導體材料，諸如主體半導體、絕緣體上半導體(semiconductor-on-insulator；SOI)或類似者，該半導體材料可為摻雜的(例如用p型或n型摻雜劑)或無摻雜的。在一些實施例中，基板501可包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含矽鍺(Silicon-germanium；SiGe)、磷化砷化鎵(Gallium arsenide phosphide；GaAsP)、砷化銦鋁(Aluminium indium arsenide；AlInAs)、砷化鋁鎵(Aluminium gallium arsenide；AlGaAs)、砷化鎵銦(Indium gallium arsenide；GaInAs)、磷化銦鎵(Indium gallium phosphide；GaInP)及/或磷砷化銦鎵(Indium gallium arsenide phosphide；GaInAsP)；其他合適的材料；或它們的組合。
基板501可包含用以將FEOL網路與BEOL網路內連的特徵的中段製程(middle-end-of-line；MEOL)網路，在中段製程網路內，提供了複數個BEOL SRAM單元(例如記憶體單元100、記憶體單元300及記憶體單元350)。MEOL網路可包含耦接至FEOL網路的裝置特徵的各種接觸特徵，諸如源極/汲極接觸及閘極接觸。出於清楚的目的，在所描繪的實施方式中省略了FEOL及MEOL網路的裝置特徵。
仍參考第20圖及第21圖，方法400在操作404中在基板501上方形成第一圖案化介電層202a，其中第 一圖案化介電層202a包含溝槽502及503。第一圖案化介電層202a可為層間介電(interlayer dielectric；ILD)層或金屬間介電(intermetal dielectric；IMD)層，且包含任何合適的介電材料，諸如氧化物(例如氧化矽)、氮化物(例如氮化矽)、低k介電材料(具有小於氧化矽的介電常數(其為約3.9)的介電常數的介電材料)、類似者或它們的組合。可使用一系列沉積、微影術及蝕刻製程來形成第一圖案化介電層202a，這些製程包含在基板501上方沉積介電層(藉由諸如旋塗、化學氣相沉積(chemical vapor deposition；CVD)、流動式CVD等製程)；在介電層上方形成光阻劑層(未描繪)；將光阻劑層曝露於合適的光源；使光阻劑層顯影以形成經圖案化光阻劑層；使用經圖案化光阻劑層作為蝕刻遮罩來蝕刻介電層以形成第一圖案化介電層202a；且隨後藉由諸如光阻劑剝離或電漿灰化的合適的方法來移除經圖案化光阻劑層。
參考第20圖及第22圖，方法400在操作406中分別在溝槽502及503中形成n通道層212及232。在部分實施方式中，在操作406中亦形成設置於與n通道層212及232相同的層級處的其他n通道層，諸如n通道層252、272、282及284。
n通道層212及232包含經摻雜或無摻雜半導體材料，諸如氧化銦鎵鋅(indium gallium zinc oxide；IGZO)、氧化鋅(zinc oxide；ZnO)、氧化銦(indium oxide；In2O3)、氧化錫(tin oxide；SnO2)、砷化銦 鎵(indium gallium arsenide；InGaAs)、碳奈米管(carbon nanotube；CNT)、過渡金屬二硫族化物(transition metal dichalcogenide；TMD)、黑磷奈米帶(black phosphorus nanoribbon；BPNR)、類似者或它們的組合。為了形成n通道層212及232，可藉由諸如CVD、原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)、類似者或它們的組合的任何合適的沉積製程，以在第一圖案化介電層202a上方沉積本文中所提供的合適的介電材料以填充溝槽502及503。隨後可進行諸如化學機械研磨/平坦化(chemical-mechanical polishing/planarization；CMP)製程的平坦化製程以形成n通道層212及232。
參考第20圖、第23圖及第24圖，方法400在操作408中形成與第一圖案化介電層202a中的n通道層212及232相鄰的導電特徵，包含例如第二觸點103a、BBL 109及內連結構110的下部部分。在部分實施方式中，在操作408中亦形成設置於與第二觸點103a、BBL 109及內連結構110的下部部分相同的層級處的其他導電特徵，諸如BL 107、第二觸點103b、內連結構114的下部部分、RBL 303及第二觸點103c。
參考第23圖，藉由任何合適的圖案化製程諸如本文描述中關於形成第一圖案化介電層202a的製程，以使第一圖案化介電層202a與n通道層212及232相鄰的部 分圖案化，以形成溝槽504、506及508。隨後，參考第24圖，在第一圖案化介電層202a上方沉積導電材料以填充溝槽504至508，且隨後藉由例如CMP製程對其平坦化，以形成第二觸點103a、BBL 109及內連結構110的與n通道層212及232相鄰的下部部分。
導電材料可包含任何合適的材料，諸如鎢(tungsten；W)、鋁(aluminum；Al)、多晶矽、釕(ruthenium；Ru)、鈷(cobalt；Co)、銅(copper；Cu)、氮化鉭(tantalum nitride；TaN)、氮化鈦(titanium nitride；TiN)、類似者或它們的組合。可藉由任何合適的方法來沉積導電材料，諸如CVD、ALD、PVD、電鍍、無電電鍍、類似者或它們的組合的。在沉積導電材料之前，首先可在溝槽504至508中形成阻障層及/或晶種層。
參考第20圖、第25圖及第26圖，方法400在操作410中在記憶體單元500上方形成第二圖案化介電層202b。第二圖案化介電層202b分別暴露溝槽510及512中的n通道層212及232的至少一部分，隨後在溝槽510及512中形成閘極層。第二圖案化介電層202b具有與第一圖案化介電層202a的組成物類似的組成物，且可以與第一圖案化介電層202a的方式類似的方式形成。
在部分實施方式中，溝槽510及512在尺寸上相同或實質上相同。舉例而言，溝槽510及512各自由沿X軸的長度L1界定，長度L1對應於在溝槽510及512中 形成的閘極層的長度。n通道層212及232中的每一者由沿X軸的長度L2界定，其中長度L2大於長度L1。
參考第20圖及第27圖，方法400在操作412中分別在溝槽510及512中形成閘極層206及226。在部分實施方式中，在操作412中亦形成設置於與閘極層206及226相同的層級處的其他閘極層(及其對應閘極介電層)，諸如閘極層246、266、286及288。
在形成閘極層206及226之前，首先分別在溝槽510及512中形成閘極介電層216及218。在形成閘極層206及226之後，隨後分別在溝槽510及512中形成閘極介電層214及220。就此而言，閘極層206介入於閘極介電層214與216之間，且閘極層226沿Z軸介入於閘極介電層218與220之間。所得閘極層206與n通道層212接合以形成電晶體M2，且閘極層226與n通道層212接合以形成電晶體M5。
閘極介電層214、216、218及220可各自包含任何合適的介電材料，諸如氧化矽(silicon oxide；SiO2)、氮氧化矽(silicon oxynitride；SiON)或高k介電材料(具有大於氧化矽的介電常數(其為約3.9)的介電常數的介電材料)，包含鉿(Hafnium；Hf)、鋁(Aluminum；Al)、鋅(Zirconium；Zr)、鑭(Lanthanum；La)、鎂(Magnesium；Mg)、鋇(Barium；Ba)、鈦(Titanium；Ti)、鉛(Plumbum；Pb)、類似者或它們的組合的氧化物或矽酸鹽。高k介電材料的非限 制性實施例包含氧化鉿(hafnium oxide；HfO2)及氧化鋁(aluminum oxide；Al2O3)。閘極層206及226可包含任何合適的導電材料，諸如W、Al、多晶矽、TaN、TiN、類似者或它們的組合。可藉由諸如CVD、ALD、PVD、電鍍、無電電鍍、類似者或它們的組合的任何合適的沉積製程來形成閘極介電層214至220以及閘極層206及226。
參考第20圖、第28圖及第29圖，方法400在操作414中沿Z軸垂直延伸內連結構110的下部部分，使得內連結構110的垂直部分設置於閘極層206與226之間。在部分實施方式中，在操作414中，內連結構114亦沿Z軸垂直延伸。
參考第28圖，第二圖案化介電層202b首先被圖案化以在n通道層212與232之間形成溝槽514，從而暴露內連結構110的下部部分。可藉由與形成第一圖案化介電層202a的圖案化製程類似的圖案化製程來形成溝槽514。參考第29圖，在第二圖案化介電層202b上方沉積具有與上述內連結構110的下部部分一致的組成物的導電材料，以填充溝槽514。隨後可進行平坦化製程以形成垂直延伸的內連結構110。
參考第20圖、第30圖及第31圖，方法400在操作416中在閘極介電層214及220上方形成第三圖案化介電層202c。參考第30圖，首先在記憶體單元500上方沉積介電層作為毯覆層，且隨後，參考第31圖，圖案 化介電層以形成溝槽518。第三圖案化介電層202c可包含與第一圖案化介電層202a的介電材料類似的介電材料，且可以與第一圖案化介電層202a的方式類似的方式進行沉積及圖案化。應當注意，第三圖案化介電層202c僅暴露n通道層212上方的閘極層206(及其對應閘極介電層)，且不暴露n通道層232上方的閘極層226(或其對應閘極介電層)。在本揭露實施方式中，溝槽518對應在閘極層206上方形成的p通道層210的位置。
參考第20圖及第32圖，方法400在操作418中在溝槽518中形成p通道層210，以與閘極層206及閘極介電層214接合。在部分實施方式中，在操作418中亦形成設置於與p通道層210相同的層級處的其他p通道層，諸如p通道層240。
p通道層210包含經摻雜或無摻雜半導體材料，諸如氧化鎳(nickel oxide；NiO)、氧化銅(copper oxide；Cu2O)、銅鋁氧化物(copper aluminum oxide；CuAlO2)、銅鎵氧化物(copper gallium oxide；CuGaO2)、銅銦氧化物(copper indium oxide；CuInO2)、鍶銅氧化物(strontium copper oxide；SrCu2O2)、氧化錫(tin oxide；SnO)、類似者或它們的組合。可藉由諸如CVD、ALD、PVD、類似者或它們的組合的任何合適的沉積製程來形成p通道層210。在本揭露實施方式中，p通道層210與閘極層206及閘極介電層214接合以形成電晶體M1。換言之，電晶體M1及M2 共用閘極層206且沿Z軸以堆疊組態配置。
參考第20圖及第33圖至第38圖，例如，在操作420中的方法形成耦接至p通道層210的附加導電特徵，諸如第一觸點101a及內連結構110的頂部及橫向部分。在部分實施方式中，在操作420中亦形成設置於與第一觸點101a及內連結構110的部分相同的層級處的其他導電特徵，諸如第一觸點101b及內連結構114的橫向部分。
舉例而言，參考第33圖至第35圖，用導電材料替換p通道層210的部分，以形成第一觸點101a及內連結構110的頂部部分。參考第33圖，首先在p通道層210上方形成具有與第一圖案化介電層202a的組成物類似的組成物的介電層，且隨後如第34圖中所示，使其圖案化，以在第四圖案化介電層202d中形成溝槽520及522。在部分實施方式中，移除p通道層210的暴露於溝槽520及522中的部分，使得溝槽520暴露下伏第二圖案化介電層202b，且溝槽522暴露下伏內連結構110。此後，參考第35圖，在溝槽520及522中沉積導電材料以分別形成第一觸點101a及內連結構110的頂部部分。導電材料可包含任何合適的材料，諸如上面描述關於形成第一觸點101a及BBL 109的材料中的一或多者。
參考第36圖及第37圖，在第一觸點101a上方形成第五圖案化介電層202e，第五圖案化介電層202e包含沿X軸自內連結構110橫向延伸的溝槽524。第五圖案化介電層202e可包含與第一圖案化介電層202a的介電 材料類似的介電材料，且可以與形成第一圖案化介電層202a的方式類似的方式形成及圖案化。參考第38圖，在溝槽524中沉積具有與內連結構110的組成物一致的組成物的導電材料，以橫向延伸內連結構110。可藉由諸如CVD、ALD、PVD、類似者或它們的組合的任何合適的沉積製程以沉積導電材料。在本揭露實施方式中，內連結構110的橫向部分在X軸及Y軸兩者上延伸(參見第4圖、第9圖及第11圖)，以將電晶體M1、M2及M5耦接至電晶體M3及M4的共閘極(例如閘極層246)。
在部分實施方式中，儘管未描繪，但在第五圖案化介電層202e中形成WL 105a及WL 105b，使得WL 105a耦接至閘極層226，且WL 105b耦接至閘極層266。舉例而言，WL 105a/105b可各自包含與第二觸點103a及內連結構110的導電材料類似的合適的導電材料。
參考第20圖及第39圖，方法400在操作422中進行附加操作以完成記憶體單元500的形成。舉例而言，可在內連結構110的橫向部分上方沉積介電層(未描繪)以填充溝槽524，且隨後藉由CMP製程對其平坦化。因此，記憶體單元500的各種電晶體由介電層202封裝，介電層202係指多個介電層的集合(部分的這些介電層中在第39圖中未描繪)，諸如第一圖案化介電層202a、第二圖案化介電層202b及第五圖案化介電層202e。在部分實施方式中，可形成附加內連結構以將記憶體單元500的元件與相鄰記憶體單元或周邊電路的部分耦接。
本說明書的一個態樣係關於一種SRAM單元。該SRAM單元包含與第一閘極層接合以形成第一裝置的第一n型通道(n通道)層。該SRAM單元包含與第一閘極層接合以形成第二裝置的第一p型通道(p通道)層，第一閘極層沿第一方向堆疊於第一n通道層與第一p通道層之間。該SRAM單元包含與第二閘極層接合以形成第三裝置的第二n通道層，第二閘極層耦接至第一字元線，且第二n通道層沿垂直於第一方向的第二方向耦接至第一n通道層。該SRAM單元包含與第三閘極層接合以形成第四裝置的第三n通道層，第三n通道層沿垂直於第一方向及第二方向的第三方向與第二n通道層隔開。該SRAM單元包含與第三閘極層接合以形成第五裝置的第二p通道層，第三閘極層沿第一方向堆疊於第三n通道層與第二p通道層之間。該SRAM單元包含與第四閘極層接合以形成第六裝置的第四n通道層，第四閘極層耦接至第二字元線，且第四n通道層沿第二方向耦接至第三n通道層。
在部分實施方式中，其中該些第一n通道層、該些第二n通道層、該些第三n通道層及該些第四n通道層中的每一者包含選自由氧化銦鎵鋅、氧化鋅、氧化銦、氧化錫、砷化銦鎵、碳奈米管、過渡金屬二硫族化物及黑磷奈米帶組成的該群組的至少一種材料。
在部分實施方式中，其中該些第一p通道層及該些第二p通道層中的每一者包含選自由氧化鎳、氧化銅、銅鋁氧化物、銅鎵氧化物、銅銦氧化物、鍶銅氧化物、氧 化錫及它們的多個組合組成的該群組的至少一種材料。
在部分實施方式中，其中該第一裝置及該第二裝置形成一第一交叉耦合反向器，且其中該第四裝置及該第五裝置形成一第二交叉耦合反向器。
在部分實施方式中，更包括一閘極介電層，其中該閘極介電層分別位於該些第一n通道層、該些第二n通道層、該些第三n通道層及該些第四n通道層中的每一者與該些第一閘極層、該些第二閘極層、該些第三閘極層及該些第四閘極層中的每一者之間，且分別位於該些第一p通道層及該些第二p通道層中的每一者與該些第一閘極層及該些第二閘極層中的每一者之間的一閘極介電層。
在部分實施方式中，其中該第一n通道層沿該第二方向藉由一第一內連結構耦接至該第二n通道層，且該第三n通道層沿該第二方向藉由一第二內連結構耦接至該第四n通道層。
在部分實施方式中，其中該第一內連結構沿該第三方向延伸以進一步耦接至該第三閘極層，且該第二內連結構沿該第三方向延伸以進一步耦接至該第一閘極層。
在部分實施方式中，更包括一第五n通道層及一第六n通道層，其中該第五n通道層與一第五閘極層接合，以形成一第七裝置，的一第五n通道層及該第六n通道層與一第六閘極層接合，以形成沿該第二方向與該第七裝置相鄰的一第八裝置的一第六n通道層，該第六閘極層耦接至一讀字元線，其中該第二內連結構沿該第三方向延伸以 進一步耦接至該第五閘極層。
在部分實施方式中，其中該第一p通道層沿該第一方向與該第二p通道層齊平。
在部分實施方式中，其中該第一p通道層沿該第一方向與該第三n通道層齊平。
本說明書的另一態樣係關於一種SRAM單元。該SRAM單元包含第一n型金屬氧化物半導體(n-type metal-oxide-semiconductor；NMOS)裝置，該第一n型金屬氧化物半導體裝置包含與第一閘極層接合的第一通道層。該SRAM單元包含第一p型金屬氧化物半導體(p-type metal-oxide-semiconductor；PMOS)裝置，該第一p型金屬氧化物半導體裝置包含與第一閘極層接合的第二通道層，其中第一閘極層沿第一方向介入於第一通道層與第二通道層之間，且其中第一NMOS裝置及第一PMOS裝置形成第一反向器。該SRAM單元包含第二NMOS裝置，該第二NMOS裝置沿垂直於第一方向的第二方向與第一NMOS裝置相鄰且包含與第二閘極層接合的第三通道層。該SRAM單元包含第三NMOS裝置，該第三NMOS裝置包含與第三閘極層接合的第四通道層，該第四通道層沿垂直於第一方向及第二方向的第三方向與第三通道層隔開。該SRAM單元包含第二PMOS裝置，該第二PMOS裝置包含與第三閘極層接合的第五通道層，其中第三閘極層沿第一方向介入於第四通道層與第五通道層之間，且其中第三NMOS裝置及第二PMOS裝置形成第 二反向器。該SRAM單元包含第四NMOS裝置，該第四NMOS裝置沿第二方向與第三NMOS裝置相鄰且包含與第四閘極層接合的第六通道層。
在部分實施方式中，其中該第二閘極層耦接至一第一字元線；該第四閘極層耦接至一第二字元線；該第一p型金屬氧化物半導體裝置的一源極/汲極及該第二p型金屬氧化物半導體裝置的一源極/汲極各自耦接至一參考電壓Vdd；及該第一n型金屬氧化物半導體裝置的一源極/汲極及該第三n型金屬氧化物半導體裝置的一源極/汲極各自耦接至接地Vss。
在部分實施方式中，其中該些第一通道層、該些第三通道層、該些第四通道層及該些第六通道層中的每一者包含選自由氧化銦鎵鋅、氧化鋅、氧化銦、氧化錫、砷化銦鎵、碳奈米管、多種過渡金屬二硫族化物、黑磷奈米帶或它們的多個組合組成的該群組的至少一種材料。
在部分實施方式中，其中該些第二通道層及該些第五通道層中的每一者包含選自由氧化鎳、氧化銅、銅鋁氧化物、銅鎵氧化物、銅銦氧化物、鍶銅氧化物、氧化錫及它們的多個組合組成的該群組的至少一種材料。
在部分實施方式中，其中該第二通道層沿該第一方向與該第五通道層的頂部齊平。
在部分實施方式中，其中該第二通道層沿該第一方向與該第四通道層齊平。
在部分實施方式中，更包括一第一內連結構，用以 將該第一n型金屬氧化物半導體裝置、該第一p型金屬氧化物半導體裝置及該第二n型金屬氧化物半導體裝置耦接至該第三閘極層；及一第二內連結構，用以將該第三n型金屬氧化物半導體裝置、該第二p型金屬氧化物半導體裝置及該第四n型金屬氧化物半導體裝置耦接至該第一閘極層。
本說明書的另一態樣係關於一種形成記憶體單元的方法。該方法包含提供包含複數個裝置的半導體基板。該方法包含在半導體基板上方形成第一介電層。該方法包含在第一介電層中形成第一通道層。該方法包含形成第一觸點及內連結構與第一通道層相鄰的垂直部分，使得第一通道層沿第一方向介入於第一觸點與內連結構的垂直部分之間。該方法包含在第一通道層上方形成閘極層。該方法包含在閘極層上方形成第二通道層，使得閘極層沿垂直於第一方向的第二方向介入於第一通道層與第二通道層之間，第一通道層及第二通道層具有不同的導電性型。該方法包含沿第二方向延伸內連結構的垂直部分。該方法包含形成與第二通道層相鄰的第三觸點，使得第二通道層沿第一方向介入於第三觸點與內連結構的經延伸的垂直部分之間。該方法包含形成內連結構的沿第一方向延伸遠離第二通道層的橫向部分。
在部分實施方式中，更包括在該第一通道層與該閘極層之間，形成一第一閘極介電層；且在該第二通道層與該閘極層之間，形成一第二閘極介電層。
在部分實施方式中，其中該第一通道層與該閘極層接合以形成一下拉電晶體，且該第二通道層與該閘極層接合以形成一上拉電晶體，該下拉電晶體及該上拉電晶體耦接以形成一靜態隨機存取記憶體單元的一反向器。
前述內容概述了若干實施方式的特徵，使得本術領域人員可更佳地理解本揭露的各個態樣。本術領域人員應當瞭解，他們可容易地使用本揭露作為設計或修改用於實現本文中所引入的實施方式的相同目的及/或達成相同優勢的其他製程及結構的基礎。本術領域人員亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下可在本文中進行各種改變、替換及變更。
100:記憶體單元
101a、101b:第一觸點
103a、103b:第二觸點
105a、105b:字元線
107:位元線
109:位元條線
110、114:內連結構
112、116:節點
202:介電層
206、226、246、266:閘極層
210、240:p通道層
212、232、252、272:n通道層
214、216、220、254、258、260:閘極介電層
M1、M2、M3、M4、M5、M6:電晶體

Claims (10)

  1. 一種靜態隨機存取記憶體單元，包括： 一第一n型通道(n通道)層，與一第一閘極層接合以形成一第一裝置； 一第一p型通道(p通道)層，與該第一閘極層接合以形成一第二裝置，其中該第一閘極層沿一第一方向堆疊於該第一n通道層與該第一p通道層之間； 一第二n通道層，與一第二閘極層接合以形成一第三裝置，其中該第二閘極層耦接至一第一字元線，且該第二n通道層沿垂直於該第一方向的一第二方向耦接至該第一n通道層； 一第三n通道層，與一第三閘極層接合以形成一第四裝置，其中該第三n通道層沿垂直於該第一方向及該第二方向的一第三方向與該第二n通道層隔開； 一第二p通道層，與該第三閘極層接合以形成一第五裝置，其中該第三閘極層沿該第一方向堆疊於該第三n通道層與該第二p通道層之間；及 一第四n通道層，與一第四閘極層接合以形成一第六裝置，其中該第四閘極層耦接至一第二字元線，且該第四n通道層沿該第二方向耦接至該第三n通道層。
  2. 如請求項1所述之靜態隨機存取記憶體單元，更包括一閘極介電層，其中該閘極介電層分別位於該第一n通道層、該第二n通道層、該第三n通道層及該第四n通道層中的每一者與該第一閘極層、該第二閘極層、該第三閘極層及該第四閘極層中的每一者之間，且分別位於該第一p通道層及該第二p通道層中的每一者與該第一閘極層及該第二閘極層中的每一者之間。
  3. 如請求項1所述之靜態隨機存取記憶體單元，其中該第一n通道層沿該第二方向藉由一第一內連結構耦接至該第二n通道層，且該第三n通道層沿該第二方向藉由一第二內連結構耦接至該第四n通道層。
  4. 如請求項3所述之靜態隨機存取記憶體單元，其中該第一內連結構沿該第三方向延伸以進一步耦接至該第三閘極層，且該第二內連結構沿該第三方向延伸以進一步耦接至該第一閘極層。
  5. 如請求項3所述之靜態隨機存取記憶體單元，更包括一第五n通道層及一第六n通道層，其中該第五n通道層與一第五閘極層接合以形成一第七裝置，該第六n通道層與一第六閘極層接合，以形成沿該第二方向與該第七裝置相鄰的一第八裝置，該第六閘極層耦接至一讀字元線，其中該第二內連結構沿該第三方向延伸以進一步耦接至該第五閘極層。
  6. 一種靜態隨機存取記憶體單元，包括： 一第一n型金屬氧化物半導體裝置，包含一第一通道層，接合一第一閘極層； 一第一p型金屬氧化物半導體裝置，包含一第二通道層，接合該第一閘極層，其中該第一閘極層沿一第一方向介入於該第一通道層與該第二通道層之間，且其中該第一n型金屬氧化物半導體裝置及該第一p型金屬氧化物半導體裝置形成一第一反向器； 一第二n型金屬氧化物半導體裝置，沿垂直於該第一方向的一第二方向與該第一n型金屬氧化物半導體裝置相鄰且包含一第三通道層，接合一第二閘極層； 一第三n型金屬氧化物半導體裝置，包含一第四通道層，接合一第三閘極層，其中該第四通道層沿垂直於該第一方向及該第二方向的一第三方向與該第三通道層隔開； 一第二p型金屬氧化物半導體裝置，包含一第五通道層，接合該第三閘極層，其中該第三閘極層沿該第一方向介入於該第四通道層與該第五通道層之間，且其中該第三n型金屬氧化物半導體裝置及該第二p型金屬氧化物半導體裝置形成一第二反向器；及 一第四n型金屬氧化物半導體裝置，沿該第二方向與該第三n型金屬氧化物半導體裝置相鄰且包含一第六通道層，接合一第四閘極層。
  7. 如請求項6所述之靜態隨機存取記憶體單元，其中： 該第二閘極層耦接至一第一字元線； 該第四閘極層耦接至一第二字元線； 該第一p型金屬氧化物半導體裝置的一源極/汲極及該第二p型金屬氧化物半導體裝置的一源極/汲極各自耦接至一參考電壓；及 該第一n型金屬氧化物半導體裝置的一源極/汲極及該第三n型金屬氧化物半導體裝置的一源極/汲極各自耦接至接地。
  8. 如請求項6所述之靜態隨機存取記憶體單元，更包括： 一第一內連結構，用以將該第一n型金屬氧化物半導體裝置、該第一p型金屬氧化物半導體裝置及該第二n型金屬氧化物半導體裝置耦接至該第三閘極層；及 一第二內連結構，用以將該第三n型金屬氧化物半導體裝置、該第二p型金屬氧化物半導體裝置及該第四n型金屬氧化物半導體裝置耦接至該第一閘極層。
  9. 一種製造一靜態隨機存取記憶體單元的方法，包括： 提供包含複數個裝置的一半導體基板； 在該半導體基板上方，形成一第一介電層； 在該第一介電層中，形成一第一通道層； 形成一第一觸點及形成一內連結構的一垂直部分，其中該內連結構的該垂直部分與該第一通道層相鄰，使得該第一通道層沿一第一方向介入於該第一觸點與該內連結構的該垂直部分之間； 在該第一通道層上方，形成一閘極層； 在該閘極層上方，形成一第二通道層，使得該閘極層沿垂直於該第一方向的一第二方向介入於該第一通道層與該第二通道層之間，其中該第一通道層及該第二通道層具有多種不同的導電類型； 沿該第二方向，延伸該內連結構的該垂直部分； 形成與該第二通道層相鄰的一第三觸點，使得該第二通道層沿該第一方向介入於該第三觸點與該內連結構的經延伸的該垂直部分之間；及 形成該內連結構的一橫向部分，其中該橫向部分沿該第一方向延伸遠離該第二通道層。
  10. 如請求項9所述之方法，其中該第一通道層與該閘極層接合以形成一下拉電晶體，且該第二通道層與該閘極層接合以形成一上拉電晶體，該下拉電晶體及該上拉電晶體耦接以形成一靜態隨機存取記憶體單元的一反向器。
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