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WO2020004067A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

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WO2020004067A1
WO2020004067A1 PCT/JP2019/023555 JP2019023555W WO2020004067A1 WO 2020004067 A1 WO2020004067 A1 WO 2020004067A1 JP 2019023555 W JP2019023555 W JP 2019023555W WO 2020004067 A1 WO2020004067 A1 WO 2020004067A1
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WO
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silicon carbide
region
type
carbide semiconductor
Prior art date
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PCT/JP2019/023555
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English (en)
French (fr)
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拓 堀井
透 日吉
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Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
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Publication date
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    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes

Definitions

  • the present disclosure relates to a silicon carbide semiconductor device.
  • silicon carbide has a wider band gap than silicon which has been widely used in semiconductor devices, silicon carbide has been used for high breakdown voltage semiconductor devices and the like.
  • silicon carbide In a semiconductor device using such silicon carbide, there is a so-called vertical transistor in which a source electrode is formed on a first surface and a drain electrode is formed on a second surface from the viewpoint of withstand voltage and the like.
  • the first layer of the first conductivity type silicon carbide semiconductor and the second layer of the second conductivity type silicon carbide semiconductor different from the first conductivity type on the first layer A third layer of a first conductivity type silicon carbide semiconductor on the second layer, and a groove having side walls in a part of the third layer, the second layer, and the first layer.
  • the third layer has a first region facing the side wall of the groove, and a second region further away from the side wall of the groove than the first region, and the second region and the first region.
  • the region is continuous, and the second region is provided deeper from the surface side of the third layer toward the first layer than the first region.
  • FIG. 1 is a structural diagram of a silicon carbide semiconductor device.
  • FIG. 2 is an explanatory diagram of the impurity concentration in the silicon carbide semiconductor device.
  • FIG. 3 is a process chart (1) of a method for manufacturing a silicon carbide semiconductor device.
  • FIG. 4 is a process chart (2) of the method for manufacturing the silicon carbide semiconductor device.
  • FIG. 5 is a process chart (3) of a method for manufacturing a silicon carbide semiconductor device.
  • FIG. 6 is a process chart (4) of the method for manufacturing the silicon carbide semiconductor device.
  • FIG. 7 is a process chart (5) of the method for manufacturing the silicon carbide semiconductor device.
  • FIG. 8 is a process chart (6) of the method for manufacturing the silicon carbide semiconductor device.
  • FIG. 1 is a structural diagram of a silicon carbide semiconductor device.
  • FIG. 2 is an explanatory diagram of the impurity concentration in the silicon carbide semiconductor device.
  • FIG. 3 is a process chart (1) of a method for manufacturing a silicon carbide semiconductor
  • FIG. 9 is a process chart (7) of the method for manufacturing the silicon carbide semiconductor device.
  • FIG. 10 is a process chart (8) of the method for manufacturing the silicon carbide semiconductor device.
  • FIG. 11 is a process chart (9) of the method for manufacturing the silicon carbide semiconductor device.
  • FIG. 12 is a structural diagram of another silicon carbide semiconductor device.
  • FIG. 13 is a structural diagram of the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 14 is a process diagram (1) of a method for manufacturing a silicon carbide semiconductor device according to an embodiment of the present disclosure.
  • FIG. 15 is a process diagram (2) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 16 is a process diagram (3) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 17 is a process diagram (4) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 18 is a process diagram (5) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 19 is a process diagram (6) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 20 is a process diagram (7) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 21 is a process diagram (8) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 22 is a process diagram (9) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 23 is a process diagram (10) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 24 is a process diagram (11) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 25 is a process diagram (12) of the method for manufacturing the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 26 is an explanatory diagram (1) of the impurity concentration in the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • FIG. 27 is an explanatory diagram (2) of the impurity concentration in the silicon carbide semiconductor device according to the embodiment of the present disclosure.
  • the source electrode is formed to be in contact with an n-type region in which an n-type impurity element is doped at a high concentration in order to reduce the contact resistance of the source electrode.
  • the concentration of the impurity element in the portion in contact with the source electrode may be reduced. In such a case, the contact with the source electrode may be reduced. The resistance is high, and a large current cannot flow.
  • the concentration of an impurity element in a portion in contact with a source electrode is high, and a large current can flow.
  • a semiconductor device includes a first layer of a first conductivity type silicon carbide semiconductor and a second conductivity type silicon carbide on the first layer, the second conductivity type being different from the first conductivity type.
  • a second layer of a semiconductor, a third layer of the first conductivity type silicon carbide semiconductor on the second layer, and side walls in the third layer, the second layer, and a part of the first layer A vertical transistor having a groove, wherein the third layer has a first region facing a side wall of the groove, and a second region further away from the side wall of the groove than the first region. And wherein the second region and the first region are continuous, and the second region is closer to the first layer than the first region from the surface of the third layer. It is provided deeply toward.
  • the silicon carbide semiconductor layer in a region in contact with the source electrode is removed from the surface, and the impurity concentration in the region actually in contact with the source electrode is reduced, and the contact resistance is increased. Therefore, the current that can be passed is reduced.
  • the contact resistance with the source electrode can be reduced.
  • the region doped with the impurity element in contact with the source electrode is thickened, a significant design change of the whole silicon carbide semiconductor device is inevitable, so that it cannot be easily performed.
  • the present inventor has conceived of forming a region in contact with the source electrode deeper than other regions in the region doped with the impurity element. Thereby, the contact resistance between the source electrode and the silicon carbide semiconductor layer can be reduced without a significant design change of the entire vertical silicon carbide semiconductor device, so that a large current can flow. .
  • ⁇ [2] ⁇ A source electrode is in contact with the second region of the third layer.
  • the first layer is formed on the first surface of the silicon carbide substrate, and an insulating film is provided inside the groove, and a gate is formed on the insulating film.
  • An electrode is provided, and a drain electrode is provided on a second surface of the silicon carbide substrate opposite to the first surface.
  • the source electrode contains Ni.
  • the source electrode contains Al, Ti and Si.
  • the second region is provided to be deeper than the first region by 0.1 ⁇ m or more from the surface of the third layer toward the first layer.
  • [7] ⁇ a first layer of a first conductivity type silicon carbide semiconductor, a second layer of a second conductivity type silicon carbide semiconductor different from the first conductivity type on the first layer, and the second layer A third layer of the first conductivity type silicon carbide semiconductor, and a third layer, the second layer, and a groove having a side wall in a part of the first layer.
  • the third layer has a first region facing the side wall of the groove, and a second region further away from the side wall of the groove than the first region, the second region And the first region is continuous, and the second region is provided deeper from the surface side of the third layer toward the first layer than the first region,
  • a source electrode in contact with the second region of the third layer wherein the first layer is formed on a first surface of the silicon carbide substrate, An insulating film is provided inside, a gate electrode is provided on the insulating film, and a drain surface is provided on a second surface of the silicon carbide substrate opposite to the first surface.
  • An electrode is provided, the source electrode includes Ni, and the second region is closer to the first layer from the surface of the third layer than the first region. It is provided to a depth of 1 ⁇ m or more.
  • the present embodiment an embodiment of the present disclosure (hereinafter, referred to as “the present embodiment”) will be described in detail, but the present embodiment is not limited thereto.
  • the semiconductor device serving as a vertical transistor shown in FIG. 1 includes a first n-type layer 21, a p-type layer 22, and a second n-type layer 23 on first surface 10 a of silicon carbide single crystal substrate 10. Are formed in order. Further, the groove 30 is formed by removing the second n-type layer 23, the p-type layer 22, and the first n-type layer 21. The groove 30 has a V-shaped cross section, and a part of the second n-type layer 23, the p-type layer 22, and the first n-type layer 21 is exposed on the side wall 30a of the groove 30. I have. The sidewall 30a of the groove 30 is covered with the gate insulating film 40, and a gate electrode 51 is formed on the gate insulating film 40 inside the groove 30.
  • a high concentration p-type region 24 having a high impurity concentration is formed in a region apart from the groove 30 by ion-implanting a p-type impurity element.
  • an interlayer insulating film 61 is formed so as to cover the entire gate electrode 51, and a barrier metal layer 62 that covers the interlayer insulating film 61 is formed.
  • a source electrode 52 is formed by a Ni film.
  • the portions of the source electrode 52 that are in contact with the second n-type layer 23, which is a silicon carbide semiconductor layer containing Si, and part of the high-concentration p-type region 24 are subjected to a heat treatment so that Ni and Si become Alloying is performed to form the NiSi alloy layer 52a.
  • the NiSi alloy layer 52a thus formed, the contact resistance between the source electrode 52 and the second n-type layer 23 of the silicon carbide semiconductor layer can be reduced.
  • a drain electrode 53 is formed on a second surface 10b opposite to first surface 10a of silicon carbide single crystal substrate 10, and a source wiring made of Al (aluminum) is formed on source electrode 52.
  • a layer 63 is formed.
  • the first n-type layer 21 is a layer in which an impurity element that becomes n-type is doped at a relatively low concentration and is an n-type drift layer.
  • the p-type layer 22 is a p-type body layer doped with an impurity element to be p.
  • the second n-type layer 23 is an n-type layer in which the n-type impurity element is doped at a higher concentration than the first n-type layer 21.
  • the vertical silicon carbide semiconductor device shown in FIG. 1 uses a silicon carbide epitaxial substrate in which a silicon carbide epitaxial layer is formed on first surface 10 a of silicon carbide single crystal substrate 10.
  • the silicon carbide epitaxial layer is doped with an n-type impurity element.
  • a p-type layer 22 is formed from the surface of the silicon carbide epitaxial layer by ion-implanting Al as a p-type impurity element, and a second layer is formed by ion-implanting P (phosphorus) as an n-type impurity element. Is formed.
  • the depth at which the ions of the impurity element are implanted can be changed by changing the acceleration voltage or the like of the ions of the impurity element to be implanted.
  • second n-type layer 23 is formed on the surface side of the silicon carbide epitaxial layer
  • p-type layer 22 is formed in a region deeper than second n-type layer 23.
  • High-concentration p-type region 24 is formed by ion-implanting Al as a p-type impurity element from the surface of the silicon carbide epitaxial layer.
  • n-type layer 21 a region excluding the p-type layer 22, the second n-type layer 23, and the high-concentration p-type region 24 into which the impurity element is ion-implanted becomes the first n-type layer 21.
  • FIG. 2 shows the relationship between the depth from the surface of the silicon carbide epitaxial layer and the concentration of the impurity element to be ion-implanted. Since the second n-type layer 23 is formed by ion implantation, it is extremely difficult to form a region having a uniform impurity concentration in a region from the surface to a depth of about 0.42 ⁇ m. Therefore, as shown in FIG.
  • the concentration of the impurity element in a region having a depth of 0.05 ⁇ m to 0.3 ⁇ m is 1 ⁇ 10 19 cm ⁇ 3 or more, but in a region deeper than 0.3 ⁇ m, As the depth increases, the impurity concentration gradually decreases. Similarly, it is extremely difficult to form the p-type layer 22 at a uniform concentration in the depth direction.
  • a silicon carbide semiconductor device is manufactured by processing a silicon carbide epitaxial substrate into which an impurity element as described above is ion-implanted.
  • a surface of the silicon carbide epitaxial layer is partially removed.
  • a step of forming an oxide film on the surface of the silicon carbide epitaxial layer a step of removing the formed interlayer insulating film 61 and the barrier metal layer 62 and exposing the surface of the second n-type layer 23, In the step of forming the NiSi alloy layer 52a, a part is removed.
  • second n-type layer 23 is thinned, a region having a low concentration of the impurity element is exposed, and the contact resistance with source electrode 52 is increased. Therefore, a large current cannot flow.
  • FIGS. 3 to 11 are partially different in shape and the like from FIG. 1 for convenience.
  • silicon carbide semiconductor device first implants Al ions from surface 11 a of silicon carbide epitaxial layer 11 formed on silicon carbide single crystal substrate 10 to form p-type layer 22. Is formed, and P is ion-implanted to form a second n-type layer 23. Specifically, after an implantation through film (not shown) is formed on surface 11a of silicon carbide epitaxial layer 11 of the silicon carbide epitaxial substrate, ion implantation of an impurity element is performed. The implantation through film is formed of silicon oxide or polysilicon, and is removed by etching after ion implantation of the impurity element is completed.
  • FIG. 2 shows the relationship between the depth from surface 11a of silicon carbide epitaxial layer 11 in the state where ions are implanted as described above and the impurity concentration.
  • Second n-type layer 23 is formed to a depth of about 0.42 ⁇ m from surface 11a of silicon carbide epitaxial layer 11 by ion implantation of P, which is an n-type impurity element. Therefore, the region where the concentration of the n-type impurity element is 1 ⁇ 10 19 cm ⁇ 3 or more is a region where the depth from the surface 11a is from about 0.04 ⁇ m to about 0.25 ⁇ m. Regardless of whether it is shallow or deep, the concentration of the n-type impurity element is low. Therefore, in a region where the depth from surface 11a of silicon carbide epitaxial layer 11 is about 0.25 ⁇ m or more, as the depth increases, the concentration of the n-type impurity element gradually decreases.
  • the second n-type layer 23 is doped with a p-type impurity element, the second n-type layer 23 is n-type because the concentration of the n-type impurity element is much higher than that of the p-type impurity element.
  • p-type layer 22 is formed in a region having a depth of about 0.42 ⁇ m to about 0.83 ⁇ m from surface 11 a of silicon carbide epitaxial layer 11 by ion implantation of Al serving as a p-type impurity element. You. For this reason, in the region having a depth of about 0.54 ⁇ m, the concentration of the p-type impurity element is 5 ⁇ 10 17 cm ⁇ 3 or more. The concentration of the impurity element serving as a mold decreases.
  • the silicon carbide epitaxial layer 11 is doped with P, which is an n-type impurity element, at a concentration of about 1 ⁇ 10 16 cm ⁇ 3 . Therefore, in silicon carbide epitaxial layer 11, the region excluding second n-type layer 23 and p-type layer 22 formed by ion implantation becomes first n-type layer 21.
  • a groove 30 is formed by partially removing the silicon carbide epitaxial layer from the surface on which second n-type layer 23 is formed.
  • the second n-type layer 23, the p-type layer 22, and a part of the first n-type layer 21 are exposed.
  • a gate insulating film 40 is formed inside the trench 30, and a gate electrode 51 is formed on the gate insulating film 40.
  • an interlayer insulating film 61 is formed by forming a silicon oxide film on the entire surface over the gate electrode 51 and the second n-type layer 23.
  • the interlayer insulating film 61 in the region where the source electrode 52 is formed on the second n-type layer 23 is removed. Specifically, after a photoresist is applied on the interlayer insulating film 61, exposure and development are performed by an exposure device, so that an opening is formed in a region on the second n-type layer 23 where the source electrode 52 is to be formed. (Not shown) is formed. After that, the interlayer insulating film 61 in a region where the resist pattern is not formed is removed by dry etching such as RIE (Reactive Ion Etching) to expose the second n-type layer 23.
  • RIE Reactive Ion Etching
  • a barrier metal layer 62 is formed by forming a titanium nitride film on the entire surface of the interlayer insulating film 61 and the second n-type layer 23.
  • the barrier metal layer 62 in the region where the source electrode 52 is formed on the second n-type layer 23 is removed. Specifically, after a photoresist is applied on the barrier metal layer 62, exposure and development are performed by an exposure device, so that an opening is formed in a region on the second n-type layer 23 where the source electrode 52 is formed. (Not shown) is formed. After that, the barrier metal layer 62 in the region where the resist pattern is not formed is removed by dry etching such as RIE to expose the second n-type layer 23. At this time, it is extremely difficult to stop the etching immediately after the barrier metal layer 62 is removed and the second n-type layer 23 is exposed, and there is a variation in the etching. A part of the mold layer 23 is removed by over-etching.
  • the second n-type layer 23 is over-etched in the step of forming the interlayer insulating film 61 and the step of forming the barrier metal layer 62, as shown by L2 in FIG. 23 loses about 0.1 ⁇ m in thickness.
  • a nickel (Ni) film is formed on the barrier metal layer 62 and the second n-type layer 23 to form the source electrode 52.
  • a heat treatment is performed to alloy Si of the second n-type layer 23 with the Ni film forming the source electrode 52 on the second n-type layer 23.
  • a NiSi alloy layer 52a is a NiSi alloy, but is a part of the source electrode 52.
  • the second n-type layer 23 loses a thickness of about 0.05 ⁇ m as shown by L3 in FIG. Is
  • second n-type layer 23 is lost from surface 11a by about 0.3 ⁇ m, which is the sum of L1, L2, and L3. Therefore, the concentration of the impurity element in the second n-type layer 23 in contact with the source electrode 52 is 6 ⁇ 10 18 to 7 ⁇ 10 18 cm ⁇ 3 , which is lower than 1 ⁇ 10 19 cm ⁇ 3 . As described above, if the concentration of the impurity element in the second n-type layer 23 in contact with the source electrode 52 is low, the contact resistance with the NiSi alloy layer 52a increases, so that a large current cannot flow.
  • the thickness of the second n-type layer 23 is increased as in the semiconductor device having the structure shown in FIG. 12, the above-described problem can be solved.
  • this case is not practical because it affects the depth of the groove 30 and the like and necessitates various design changes.
  • the silicon carbide semiconductor device serves as a vertical transistor according to the present embodiment.
  • the silicon carbide semiconductor device according to the present embodiment has a first n-type layer 21, a p-type layer 22, and a second n-type layer 21 on first surface 10 a of silicon carbide single-crystal substrate 10.
  • the n-type layers 120 are formed by being sequentially laminated.
  • the second n-type layer 120 is formed by a first region 121 in contact with the groove 30 and a second region 122 farther from the groove 30 than the first region 121.
  • the second region 122 is formed to be 0.1 ⁇ m or more deeper than the first region 121 from the surface of the second n-type layer 120 toward the first n-type layer 21. Accordingly, the concentration of the impurity element in the second n-type layer 120 in contact with the source electrode 52 can be prevented from lowering, the contact resistance with the source electrode 52 can be prevented from increasing, and a large current can flow. Become.
  • the second n-type layer 120 is an n-type layer in which an n-type impurity element is doped at a higher concentration than the first n-type layer 21.
  • a predetermined voltage is applied to gate electrode 51, a channel is formed in a region of p-type layer 22 near gate insulating film 40, and first n-type layer 21 is formed.
  • the conduction between the second n-type layer 120 and the second n-type layer 120 is established.
  • a current flows between the source electrode 52 and the drain electrode 53, and the semiconductor device is turned on.
  • the first n-type layer 21 may be referred to as a first layer
  • the p-type layer 22 may be referred to as a second layer
  • the second n-type layer 120 may be referred to as a third layer.
  • silicon carbide single crystal substrate 10 has a main surface inclined by an off angle ⁇ from a predetermined crystal plane.
  • the predetermined crystal plane is preferably a (0001) plane or a (000-1) plane.
  • the polytype of silicon carbide in silicon carbide single crystal substrate 10 is 4H. This is because 4H polytype silicon carbide is superior to other polytypes in electron mobility, breakdown electric field strength, and the like.
  • Silicon carbide single crystal substrate 10 has a diameter of 150 mm or more (for example, 6 inches or more). This is because the larger the diameter, the more advantageous in reducing the manufacturing cost of the semiconductor device.
  • Silicon carbide single crystal substrate 10 has a main surface inclined with respect to the ⁇ 0001 ⁇ plane in an ⁇ 11-20> direction at an off angle ⁇ of 4 °. In the present embodiment, the off angle ⁇ may be more than 0 ° and 6 ° or less.
  • source electrode 52 may be formed of a TiAlSi film instead of the Ni film.
  • an implantation through film 171 is formed on surface 11a of silicon carbide epitaxial layer 11 formed on silicon carbide single crystal substrate 10, and a p-type film is formed through implantation through film 171.
  • Al is ion-implanted as an impurity element to become.
  • a p-type region 22a for forming the p-type layer 22 is formed.
  • P-type region 22a is formed by ion-implanting Al to a region having a depth of 0.9 ⁇ m from surface 11a of silicon carbide epitaxial layer 11.
  • the concentration of Al in a region having a depth of about 0.6 ⁇ m from surface 11a of silicon carbide epitaxial layer 11 is 4 ⁇ 10 17 cm ⁇ 3 or more.
  • regions other than p-type region 22 a in silicon carbide epitaxial layer 11 become first n-type layers 21.
  • the injection through film 171 is formed of a CVD or thermal oxide film, and is formed of, for example, silicon oxide or polysilicon having a thickness of 0.01 to 0.3 ⁇ m.
  • P is ion-implanted as an n-type impurity element through the implantation through film 171 to form the upper portion 120a of the second n-type layer.
  • the upper portion 120a of the second n-type layer is formed by ion-implanting P so that the depth from the surface 11a of the silicon carbide epitaxial layer 11 to 0.42 ⁇ m becomes n-type.
  • the second n-type layer having a concentration of n-type impurity element having a depth from 0.04 ⁇ m to 0.25 ⁇ m below surface 11 a of silicon carbide epitaxial layer 11 of 1 ⁇ 10 19 cm ⁇ 3 or more is formed.
  • An upper part 120a is formed.
  • the concentration of the n-type impurity element is a concentration obtained by offsetting the p-type impurity element from the n-type impurity element, and the concentration of the p-type impurity element is higher than that of the p-type impurity element. This is the concentration in which the n-type impurity element is offset.
  • an implantation mask 172 having an opening 172 a is formed in a region of the second n-type layer 120 where the second region 122 is formed, and P is formed through the implantation through film 171.
  • the lower portion 120b of the second n-type layer is formed by ion implantation.
  • the implantation mask 172 is formed of silicon oxide or the like having a thickness of, for example, 1 to 3 ⁇ m by CVD.
  • a silicon oxide film is formed on the implantation through film 171, and the silicon oxide film is formed on the formed silicon oxide film. Then, a photoresist is applied, and exposure and development are performed by an exposure device.
  • a resist pattern (not shown) having an opening in a region where the second region 122 of the second n-type layer 120 described later is formed is formed.
  • the silicon oxide film in the opening of the resist pattern is removed by RIE or the like to form an implantation mask 172 having the opening 172a, and the resist pattern (not shown) is removed with an organic solvent or the like.
  • the lower portion 120b of the second n-type layer is formed by ion-implanting P as an n-type impurity element through the implantation through film 171.
  • the lower portion 120b of the second n-type layer is formed by ion-implanting P so that the portion from the surface 11a of the silicon carbide epitaxial layer 11 to the depth of 0.54 ⁇ m becomes n-type.
  • Al is ion-implanted as a p-type impurity element, but P is ion-implanted as an n-type impurity element. Is n-type because of its high concentration.
  • the implantation mask 172 and the implantation through film 171 are removed by dry etching or wet etching.
  • the first region 121 in which only the upper portion 120a of the second n-type layer is formed, and the upper portion 120a of the second n-type layer and the lower portion 120b of the second n-type layer are formed.
  • a second n-type layer 120 having the second region 122 is formed.
  • the region where the p-type is maintained is the p-type layer 22, and in the silicon carbide epitaxial layer 11, the region excluding the second n-type layer 120 and the p-type layer 22 is the first. It becomes the n-type layer 21.
  • FIG. 26 shows the relationship between the depth from the surface of the second n-type layer 120 in the first region 121 and the impurity concentration
  • FIG. 27 shows the surface of the second n-type layer 120 in the second region 122. The relationship between the depth from the surface and the impurity concentration is shown.
  • second n-type layer 120 is formed to a depth of 0.42 ⁇ m from surface 11 a of silicon carbide epitaxial layer 11 in first region 121, In the region 122, the depth is formed up to 0.54 ⁇ m. Therefore, the second region 122 is formed to be deeper than the first region 121 by 0.1 ⁇ m or more from the surface of the second n-type layer 120 toward the first n-type layer 21.
  • trench 30 is formed by partially removing the silicon carbide epitaxial layer from the surface on which second n-type layer 120 is formed.
  • the first region 121 of the second n-type layer 120, the p-type layer 22, and a part of the first n-type layer 21 are exposed on the side wall 30a of the groove 30.
  • a silicon oxide film is formed on the second n-type layer 120 by CVD, a photoresist is applied on the formed silicon oxide film, and exposure and development by an exposure device are performed.
  • a resist pattern having an opening in a region corresponding to the groove 30 is formed.
  • the silicon oxide film exposed at the opening of the resist pattern is removed by RIE or the like, thereby forming a silicon oxide mask (not shown) for forming the groove 30 with silicon oxide.
  • the silicon carbide semiconductor layer exposed in the silicon oxide mask is removed by RIE or the like, and thermal etching is performed to form trench 30.
  • the silicon oxide mask is removed by wet etching.
  • a gate insulating film 40 is formed inside the trench 30 by thermal oxidation, and a gate electrode 51 is formed on the gate insulating film 40 by CVD.
  • the second n-type layer is formed as shown by L11 in FIGS. 26 and 27 by the steps of forming the injection through film 171, removing the injection through film 171 and forming the gate insulating film 40. 120 loses about 0.15 ⁇ m in thickness.
  • an interlayer insulating film 61 is formed by forming a silicon oxide film on the entire surface of the gate electrode 51 and the second n-type layer 120 by CVD.
  • the interlayer insulating film 61 in the region where the source electrode 52 is formed on the second region 122 of the second n-type layer 120 is removed. Specifically, after a photoresist is applied on the interlayer insulating film 61, exposure and development are performed by an exposure device, so that an opening is formed in a region on the second n-type layer 120 where the source electrode 52 is formed. (Not shown) is formed. After that, the interlayer insulating film 61 in the region where the resist pattern is not formed is removed by dry etching such as RIE to expose the second n-type layer 120.
  • a barrier metal layer 62 is formed by forming a titanium nitride film by sputtering on the entire surface of the interlayer insulating film 61 and the second n-type layer 120.
  • the barrier metal layer 62 in a region where the source electrode 52 is formed on the second region 122 of the second n-type layer 120 is removed. Specifically, after a photoresist is applied on the barrier metal layer 62, exposure and development are performed by an exposure device, so that an opening is formed in a region on the second n-type layer 120 where the source electrode 52 is formed. (Not shown) is formed. After that, the barrier metal layer 62 in the region where the resist pattern is not formed is removed by dry etching such as RIE to expose the second n-type layer 120. At this time, it is extremely difficult to stop the etching immediately after the barrier metal layer 62 is removed and the second n-type layer 120 is exposed, and there is a variation in the etching. A part of the mold layer 120 is removed by over-etching.
  • the over-etching of the second n-type layer 120 in the step of forming the interlayer insulating film 61 and the step of forming the barrier metal layer 62 The second n-type layer 120 loses about 0.1 ⁇ m in thickness. At this time, the second n-type layer 120 in the first region 121 is not lost.
  • a nickel (Ni) film is formed on the barrier metal layer 62 and the second n-type layer 120, and the source electrode 52 is formed.
  • heat treatment is performed at a temperature of about 1000 ° C. to form Si of the second n-type layer 120 and the source electrode 52 on the second n-type layer 120.
  • the Ni film and the Ni film are alloyed to form the NiSi alloy layer 52a.
  • the second n-type layer 120 in the second region 122 has a thickness of about 0 to form the NiSi alloy layer 52a, as indicated by L13 in FIG. .1 ⁇ m is lost. At this time, the second n-type layer 120 in the first region 121 is not lost.
  • second n-type layer 120 has a thickness of about 0.3 ⁇ m which is the sum of L11, L12, and L13 from the surface in second region 122. Lost.
  • the concentration of the impurity element in second n-type layer 120 in second region 122 in contact with source electrode 52 is 1 ⁇ 10 19 cm ⁇ 3 or more. Therefore, in this embodiment, since the concentration of the impurity element in the second n-type layer 120 in contact with the source electrode 52 is high, the contact resistance with the source electrode 52 is reduced, and a large current can flow.
  • a source wiring layer 63 is formed of Al on the source electrode 52. Thereby, as shown in FIG. 13, the silicon carbide semiconductor device in the present embodiment can be manufactured.
  • Reference Signs List 10 silicon carbide single crystal substrate 10a first surface 10b second surface 11 silicon carbide epitaxial layer 11a surface 21 first n-type layer 22 p-type layer 23 second n-type layer 24 high-concentration p-type region 30 groove 30a Side wall 40 Gate insulating film 51 Gate electrode 52 Source electrode 52a NiSi alloy layer 53 Drain electrode 61 Interlayer insulating film 62 Barrier metal layer 120 Second n-type layer 120a Upper part of second n-type layer 120b Second n-type layer Lower part 121 First area 122 Second area

Landscapes

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Abstract

炭化珪素半導体装置は、第１導電型の炭化珪素半導体の第１層２１と、第１層２１の上の第１導電型とは異なる第２導電型の炭化珪素半導体の第２層２２と、第２層２２の上の第１導電型の炭化珪素半導体の第３層１２０と、第３層１２０、第２層２２、第１層２１の一部に側壁３０ａを有する溝３０と、を有する縦型トランジスタであって、第３層１２０は、溝３０の側壁３０ａに面した第１の領域１２１と、第１の領域１２１よりも、溝３０の側壁３０ａより離れた第２の領域１２２と、を有し、第２の領域１２２と第１の領域１２１は連続しており、第２の領域１２２は、第１の領域１２１よりも、第３層１３０の表面側から第１層２１に向かって深くまで設けられている。

Description

炭化珪素半導体装置
　本開示は、炭化珪素半導体装置に関するものである。
　本出願は、２０１８年６月２５日出願の日本特許出願第２０１８－１１９５９１号に基づく優先権を主張し、前記日本特許出願に記載された全ての記載内容を援用するものである。
　炭化珪素は、従来から半導体装置に幅広く用いられている珪素に比べてバンドギャップが広いことから、高耐圧の半導体装置等に用いられている。このような炭化珪素を用いた半導体装置では、耐圧等の観点より、基板の第１の面にソース電極、第２の面にドレイン電極が形成されているいわゆる縦型トランジスタがある。
特開２０１２－２１６７０１号公報
　本実施形態の一観点によれば、第１導電型の炭化珪素半導体の第１層と、第１層の上の第１導電型とは異なる第２導電型の炭化珪素半導体の第２層と、第２層の上の第１導電型の炭化珪素半導体の第３層と、第３層、第２層、第１層の一部に側壁を有する溝と、を有する縦型トランジスタである。また、第３層は、溝の側壁に面した第１の領域と、第１の領域よりも、溝の側壁より離れた第２の領域と、を有し、第２の領域と第１の領域は連続しており、第２の領域は、第１の領域よりも、第３層の表面側から第１層に向かって深くまで設けられている。
図１は炭化珪素半導体装置の構造図である。 図２は炭化珪素半導体装置における不純物濃度の説明図である。 図３は炭化珪素半導体装置の製造方法の工程図（１）である。 図４は炭化珪素半導体装置の製造方法の工程図（２）である。 図５は炭化珪素半導体装置の製造方法の工程図（３）である。 図６は炭化珪素半導体装置の製造方法の工程図（４）である。 図７は炭化珪素半導体装置の製造方法の工程図（５）である。 図８は炭化珪素半導体装置の製造方法の工程図（６）である。 図９は炭化珪素半導体装置の製造方法の工程図（７）である。 図１０は炭化珪素半導体装置の製造方法の工程図（８）である。 図１１は炭化珪素半導体装置の製造方法の工程図（９）である。 図１２は他の炭化珪素半導体装置の構造図である。 図１３は本開示の実施形態の炭化珪素半導体装置の構造図である。 図１４は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１）である。 図１５は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（２）である。 図１６は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（３）である。 図１７は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（４）である。 図１８は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（５）である。 図１９は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（６）である。 図２０は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（７）である。 図２１は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（８）である。 図２２は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（９）である。 図２３は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１０）である。 図２４は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１１）である。 図２５は本開示の実施形態の炭化珪素半導体装置の製造方法の工程図（１２）である。 図２６は本開示の実施形態の炭化珪素半導体装置における不純物濃度の説明図（１）である。 図２７は本開示の実施形態の炭化珪素半導体装置における不純物濃度の説明図（２）である。
　縦型トランジスタでは、ソース電極におけるコンタクト抵抗を低くするため、ソース電極は、ｎ型となる不純物元素が高い濃度でドープされているｎ領域に接触するように形成されている。しかしながら、製造プロセスの都合上、ｎ領域が表面より一部除去されると、ソース電極と接触する部分における不純物元素の濃度が低くなる場合があり、このような場合には、ソース電極とのコンタクト抵抗が高くなり、大電流を流すことができない。
　このため、ソース電極と接触する部分における不純物元素の濃度が高く、大電流を流すことのできる炭化珪素半導体装置が求められる。
　本開示によれば、炭化珪素半導体装置において、ソース電極と接触する部分における不純物元素の濃度が高く、大電流を流すことが可能となる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。ここで結晶学上の指数が負であることは、通常、数字の上に”－”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。また、本開示のエピタキシャル成長は、ホモエピタキシャル成長である。
　〔１〕　本開示の一態様に係る半導体装置は、第１導電型の炭化珪素半導体の第１層と、前記第１層の上の前記第１導電型とは異なる第２導電型の炭化珪素半導体の第２層と、前記第２層の上の前記第１導電型の炭化珪素半導体の第３層と、前記第３層、前記第２層、前記第１層の一部に側壁を有する溝と、を有する縦型トランジスタであって、前記第３層は、前記溝の側壁に面した第１の領域と、前記第１の領域よりも、前記溝の側壁より離れた第２の領域と、を有し、前記第２の領域と前記第１の領域は連続しており、前記第２の領域は、前記第１の領域よりも、前記第３層の表面側から前記第１層に向かって深くまで設けられている。
　縦型トランジスタとなる炭化珪素半導体装置を製造する際、ソース電極と接触する領域の炭化珪素半導体層が表面より除去され、実際にソース電極と接触する領域の不純物濃度が低くなり、コンタクト抵抗が高くなるため、流すことのできる電流が低くなる。これを解決する方法として、ソース電極と接する不純物元素がドープされている領域を厚くすれば、ソース電極とのコンタクト抵抗は低くすることが可能である。しかしながら、ソース電極と接する不純物元素がドープされている領域を厚くすると、炭化珪素半導体装置の全体の大幅な設計変更を余儀なくされるため、容易に行うことはできない。
　これらを踏まえ、本願発明者は、不純物元素がドープされている領域のうち、ソース電極と接する領域を他の領域よりも深く形成することに想到した。これにより、縦型の炭化珪素半導体装置の全体の大幅な設計変更をしなくとも、ソース電極と炭化珪素半導体層とのコンタクト抵抗を低くすることができるため、大電流を流すことが可能となる。
　〔２〕　前記第３層の前記第２の領域に接するソース電極を有する。
　〔３〕　前記第１層は炭化珪素基板の第１の面に形成されているものであって、前記溝の内部には、絶縁膜が設けられており、前記絶縁膜の上には、ゲート電極が設けられており、前記炭化珪素基板の前記第１の面とは反対の第２の面には、ドレイン電極が設けられている。
　〔４〕　前記ソース電極は、Ｎｉを含むものである。
　〔５〕　前記ソース電極は、Ａｌ、Ｔｉ及びＳｉを含むものである。
　〔６〕　前記第２の領域は、前記第１の領域よりも、前記第３層の表面から前記第１層に向かって０．１μｍ以上深くまで設けられている。
　〔７〕　第１導電型の炭化珪素半導体の第１層と、前記第１層の上の前記第１導電型とは異なる第２導電型の炭化珪素半導体の第２層と、前記第２層の上の前記第１導電型の炭化珪素半導体の第３層と、前記第３層、前記第２層、前記第１層の一部に側壁を有する溝と、を有する縦型トランジスタであって、前記第３層は、前記溝の側壁に面した第１の領域と、前記第１の領域よりも、前記溝の側壁より離れた第２の領域と、を有し、前記第２の領域と前記第１の領域は連続しており、前記第２の領域は、前記第１の領域よりも、前記第３層の表面側から前記第１層に向かって深くまで設けられており、前記第３層の前記第２の領域に接するソース電極を有し、前記第１層は炭化珪素基板の第１の面に形成されているものであって、前記溝の内部には、絶縁膜が設けられており、前記絶縁膜の上には、ゲート電極が設けられており、前記炭化珪素基板の前記第１の面とは反対の第２の面には、ドレイン電極が設けられており、前記ソース電極は、Ｎｉを含むものであり、前記第２の領域は、前記第１の領域よりも、前記第３層の表面から前記第１層に向かって０．１μｍ以上深くまで設けられている。
　［本開示の実施形態の詳細］
　以下、本開示の一実施形態（以下「本実施形態」と記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。
　最初に、いわゆる縦型トランジスタとなる炭化珪素半導体装置において、ソース電極と接触する領域の炭化珪素半導体層の不純物濃度が低下することについて、図１に基づき説明する。尚、以下に示す図面では、便宜上、炭化珪素半導体装置を形成している各々の層の膜厚や幅等は実際とは異なっている。
　図１に示される縦型トランジスタとなる半導体装置は、炭化珪素単結晶基板１０の第１の面１０ａの上に、第１のｎ型層２１、ｐ型層２２、第２のｎ型層２３が順に形成されている。また、第２のｎ型層２３、ｐ型層２２、第１のｎ型層２１を除去することにより溝３０が形成されている。溝３０は、断面がＶ字状に形成されており、溝３０の側壁３０ａには、第２のｎ型層２３、ｐ型層２２、第１のｎ型層２１の一部が露出している。溝３０の側壁３０ａは、ゲート絶縁膜４０に覆われており、溝３０の内部のゲート絶縁膜４０の上には、ゲート電極５１が形成されている。
　また、溝３０より離れた領域には、ｐ型となる不純物元素をイオン注入することにより、不純物濃度の高い高濃度ｐ型領域２４が形成されている。ゲート電極５１の上には、ゲート電極５１の全体を覆うように層間絶縁膜６１が形成されており、層間絶縁膜６１を覆うバリアメタル層６２が形成されている。バリアメタル層６２、第２のｎ型層２３及び高濃度ｐ型領域２４の一部の上には、Ｎｉ膜によりソース電極５２が形成されている。ソース電極５２と、Ｓｉを含む炭化珪素半導体層である第２のｎ型層２３及び高濃度ｐ型領域２４の一部と接触している部分は、熱処理をすることにより、ＮｉとＳｉとが合金化され、ＮｉＳｉ合金層５２ａが形成される。このように形成されるＮｉＳｉ合金層５２ａにより、ソース電極５２と炭化珪素半導体層の第２のｎ型層２３とのコンタクト抵抗を低くすることができる。尚、炭化珪素単結晶基板１０の第１の面１０ａとは反対の第２の面１０ｂには、ドレイン電極５３が形成されており、ソース電極５２の上には、Ａｌ（アルミニウム）によりソース配線層６３が形成されている。
　第１のｎ型層２１は、ｎ型となる不純物元素が比較的低い濃度でドープされている層でありｎ型ドリフト層である。ｐ型層２２は、ｐとなる不純物元素がドープされているｐ型ボディ層である。第２のｎ型層２３は、第１のｎ型層２１よりも、ｎ型となる不純物元素が高い濃度でドープされているｎ型層である。
　図１に示される縦型の半導体装置では、ゲート電極５１に所定の電圧が印加されると、ｐ型層２２のゲート絶縁膜４０の近傍の領域にチャネルが形成され、第１のｎ型層２１と第２のｎ型層２３との間が導通する。これにより、ソース電極５２とドレイン電極５３との間に電流が流れ、半導体装置がオンになる。尚、ゲート電極５１に所定の電圧が印加されていない場合には、ｐ型層２２にはチャネルは形成されず、ソース電極５２とドレイン電極５３との間には電流は流れないためオフ状態となる。
　図１に示される縦型の炭化珪素半導体装置は、炭化珪素単結晶基板１０の第１の面１０ａに炭化珪素エピタキシャル層が形成されている炭化珪素エピタキシャル基板が用いられている。炭化珪素エピタキシャル層にはｎ型となる不純物元素がドープされている。この炭化珪素エピタキシャル層の表面より、ｐ型となる不純物元素としてＡｌをイオン注入することによりｐ型層２２が形成され、ｎ型となる不純物元素としてＰ（リン）をイオン注入することにより第２のｎ型層２３が形成される。炭化珪素エピタキシャル層のイオン注入では、イオン注入される不純物元素のイオンの加速電圧等を変化させることにより、不純物元素のイオンがイオン注入される深さを変えることができる。このようにして、炭化珪素エピタキシャル層の表面側に第２のｎ型層２３を形成し、第２のｎ型層２３よりも深い領域にｐ型層２２が形成される。また、高濃度ｐ型領域２４は、炭化珪素エピタキシャル層の表面より、ｐ型となる不純物元素としてＡｌをイオン注入することにより形成されている。炭化珪素エピタキシャル層において、不純物元素がイオン注入されたｐ型層２２、第２のｎ型層２３、高濃度ｐ型領域２４を除く領域が、第１のｎ型層２１となる。
　具体的には、図２に示されるように、炭化珪素エピタキシャル層の表面より深さが約０．４２μｍまでＰをイオン注入することにより第２のｎ型層２３が形成されている。また、深さが約０．４２μｍから約０．８３μｍまでＡｌをイオン注入することによりｐ型層２２が形成されている。図２は、炭化珪素エピタキシャル層の表面からの深さとイオン注入される不純物元素の濃度との関係を示す。第２のｎ型層２３は、イオン注入により形成されるため、表面から深さが約０．４２μｍまでの領域が均一な不純物濃度となるように形成することは極めて困難である。従って、図２に示されるように、深さが０．０５μｍから０．３μｍまでの領域の不純物元素の濃度は１×１０１９ｃｍ－３以上となるが、０．３μｍよりも深い領域では、深くなるに伴い徐々に不純物濃度が低下する。尚、ｐ型層２２についても同様に、深さ方向に均一な濃度で形成することは極めて困難である。
　ところで、炭化珪素半導体装置は、上記のような不純物元素がイオン注入された炭化珪素エピタキシャル基板を加工することにより作製されるが、作製の工程においては、炭化珪素エピタキシャル層の表面が一部除去される場合がある。具体的には、炭化珪素エピタキシャル層の表面に酸化膜を形成する工程、成膜された層間絶縁膜６１やバリアメタル層６２を除去し、第２のｎ型層２３の表面を露出させる工程、ＮｉＳｉ合金層５２ａを形成する工程において、一部除去される。このように、炭化珪素エピタキシャル層の表面が一部除去されると、第２のｎ型層２３が薄くなり、不純物元素の濃度の低い領域が露出し、ソース電極５２とのコンタクト抵抗が高くなるため大電流を流すことができなくなる。
　より詳細に、炭化珪素半導体装置の製造工程について、図３～図１１に基づき説明する。尚、図３～図１１は、便宜上、一部形状等が図１とは一部異なっている。
　炭化珪素半導体装置は、最初に、図３に示すように、炭化珪素単結晶基板１０の上に形成された炭化珪素エピタキシャル層１１の表面１１ａより、Ａｌをイオン注入することにより、ｐ型層２２を形成し、Ｐをイオン注入することにより第２のｎ型層２３を形成する。具体的には、炭化珪素エピタキシャル基板の炭化珪素エピタキシャル層１１の表面１１ａに、不図示の注入スルー膜を成膜した後、不純物元素のイオン注入を行う。注入スルー膜は酸化シリコンやポリシリコンにより形成されており、不純物元素のイオン注入が終了した後は、エッチングにより除去する。図２は、このようにイオン注入された状態の炭化珪素エピタキシャル層１１の表面１１ａからの深さと、不純物濃度との関係を示す。
　第２のｎ型層２３は、ｎ型となる不純物元素であるＰのイオン注入により、炭化珪素エピタキシャル層１１の表面１１ａから約０．４２μｍの深さまで形成される。従って、ｎ型となる不純物元素の濃度が１×１０１９ｃｍ－３以上となる領域は、表面１１ａからの深さが、約０．０４μｍから約０．２５μｍまでの領域であり、この領域よりも浅くても深くても、ｎ型となる不純物元素の濃度は低くなる。よって、炭化珪素エピタキシャル層１１の表面１１ａからの深さが約０．２５μｍ以上となる領域では、深くなるに伴いｎ型となる不純物元素の濃度は徐々に低くなる。尚、第２のｎ型層２３においては、ｐ型となる不純物元素もドープされているが、ｐ型となる不純物元素よりもｎ型となる不純物元素の濃度が極めて高いためｎ型となる。
　また、ｐ型層２２は、ｐ型となる不純物元素となるＡｌのイオン注入により、炭化珪素エピタキシャル層１１の表面１１ａより、深さが約０．４２μｍから約０．８３μｍまでの領域に形成される。このため、深さが約０．５４μｍの近傍の領域では、ｐ型となる不純物元素の濃度は５×１０１７ｃｍ－３以上となるが、この領域よりも、浅くても深くても、ｐ型となる不純物元素の濃度は低くなる。尚、炭化珪素エピタキシャル層１１は、ｎ型となる不純物元素であるＰが約１×１０１６ｃｍ－３の濃度でドープされている。よって、炭化珪素エピタキシャル層１１において、イオン注入により形成された第２のｎ型層２３、及び、ｐ型層２２を除く領域が、第１のｎ型層２１となる。
　次に、図４に示すように、第２のｎ型層２３が形成されている面より、炭化珪素エピタキシャル層を一部除去することにより溝３０を形成し、溝３０の側壁３０ａにおいて、第２のｎ型層２３、ｐ型層２２、第１のｎ型層２１の一部を露出させる。この後、図５に示すように、溝３０の内部に、ゲート絶縁膜４０を形成し、更に、ゲート絶縁膜４０の上にゲート電極５１を形成する。以上までの工程における注入スルー膜の形成及び除去、ゲート絶縁膜４０の形成等の工程により、図２のＬ１に示されるように、第２のｎ型層２３は厚さが約０．１５μｍ失われる。
　次に、図６に示すように、ゲート電極５１及び第２のｎ型層２３の上の全面に、酸化シリコン膜を成膜することにより層間絶縁膜６１を形成する。
　次に、図７に示すように、第２のｎ型層２３の上のソース電極５２が形成される領域の層間絶縁膜６１を除去する。具体的には、層間絶縁膜６１の上にフォトレジストを塗布した後、露光装置による露光、現像を行うことにより、第２のｎ型層２３の上のソース電極５２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の層間絶縁膜６１をＲＩＥ（Reactive Ion Etching）等のドライエッチングにより除去し、第２のｎ型層２３を露出させる。この際、層間絶縁膜６１を除去し、第２のｎ型層２３を露出させた直後に、エッチングをストップすることは極めて困難であり、また、エッチングのバラツキ等もあるため、第２のｎ型層２３の一部はオーバーエッチングにより除去される。
　次に、図８に示すように、層間絶縁膜６１及び第２のｎ型層２３の上の全面に、窒化チタン膜を成膜することによりバリアメタル層６２を形成する。
　次に、図９に示すように、第２のｎ型層２３の上のソース電極５２が形成される領域のバリアメタル層６２を除去する。具体的には、バリアメタル層６２の上にフォトレジストを塗布した後、露光装置による露光、現像を行うことにより、第２のｎ型層２３の上のソース電極５２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のバリアメタル層６２をＲＩＥ等のドライエッチングにより除去し、第２のｎ型層２３を露出させる。この際、バリアメタル層６２を除去し、第２のｎ型層２３を露出させた直後に、エッチングをストップすることは極めて困難であり、また、エッチングのバラツキ等もあるため、第２のｎ型層２３の一部はオーバーエッチングにより除去される。
　従って、層間絶縁膜６１を形成する工程、及び、バリアメタル層６２を形成する工程における第２のｎ型層２３のオーバーエッチングにより、図２のＬ２に示されるように、第２のｎ型層２３は、厚さが約０．１μｍ失われる。
　次に、図１０に示すように、バリアメタル層６２及び第２のｎ型層２３の上に、ニッケル（Ｎｉ）膜を成膜し、ソース電極５２を形成する。
　次に、図１１に示すように、熱処理を行うことにより、第２のｎ型層２３のＳｉと、第２のｎ型層２３の上のソース電極５２を形成しているＮｉ膜とを合金化し、ＮｉＳｉ合金層５２ａを形成する。尚、ＮｉＳｉ合金層５２ａはＮｉＳｉ合金となっているが、ソース電極５２の一部である。
　この工程は、ＮｉＳｉ合金層５２ａを形成する際に、炭化珪素半導体におけるＳｉが用いられるため、図２のＬ３に示されるように、第２のｎ型層２３は厚さが約０．０５μｍ失われる。
　以上より、図１に示す構造の炭化珪素半導体装置を製造する際には、第２のｎ型層２３は、表面１１ａより、Ｌ１、Ｌ２、Ｌ３の和となる約０．３μｍ失われる。このため、ソース電極５２と接する第２のｎ型層２３の不純物元素の濃度は、１×１０１９ｃｍ－３よりも低い６×１０１８～７×１０１８ｃｍ－３となる。このように、ソース電極５２と接する第２のｎ型層２３の不純物元素の濃度が低いと、ＮｉＳｉ合金層５２ａとのコンタクト抵抗が高くなるため、大電流を流すことができない。
　このため、図１２に示す構造の半導体装置のように、第２のｎ型層２３の厚さを厚くすれば、上記のような問題を解決することが可能である。しかしながら、この場合、溝３０の深さ等にも影響を与え、様々な設計変更をすることを余儀なくされるため、実用的ではない。
　（炭化珪素半導体装置）
　次に、本実施形態における縦型トランジスタとなる炭化珪素半導体装置について説明する。本実施形態における炭化珪素半導体装置は、図１３に示されるように、炭化珪素単結晶基板１０の第１の面１０ａの上に、第１のｎ型層２１、ｐ型層２２、第２のｎ型層１２０が順に積層されて形成されている。第２のｎ型層１２０は、溝３０に接する第１の領域１２１と、溝３０から第１の領域１２１よりも離れた第２の領域１２２とにより形成されており、後述するように、第２の領域１２２は、第１の領域１２１よりも、第２のｎ型層１２０の表面から第１のｎ型層２１に向かって０．１μｍ以上深くまで形成されている。これにより、ソース電極５２と接する第２のｎ型層１２０の不純物元素の濃度が低くなることを防ぎ、ソース電極５２とのコンタクト抵抗が高くなることを抑制し、大電流を流すことが可能となる。
　第２のｎ型層１２０は、第１のｎ型層２１よりも、ｎ型となる不純物元素が高い濃度でドープされているｎ型層である。本実施形態における炭化珪素半導体装置では、ゲート電極５１に所定の電圧が印加されると、ｐ型層２２のゲート絶縁膜４０の近傍の領域にチャネルが形成され、第１のｎ型層２１と第２のｎ型層１２０との間が導通する。これにより、ソース電極５２とドレイン電極５３との間に電流が流れ、半導体装置がオンになる。尚、ゲート電極５１に所定の電圧が印加されていない場合には、ｐ型層２２にはチャネルは形成されず、ソース電極５２とドレイン電極５３との間には電流は流れないため、オフ状態となる。尚、本願においては、第１のｎ型層２１を第１層、ｐ型層２２を第２層、第２のｎ型層１２０を第３層と記載する場合がある。
　尚、炭化珪素単結晶基板１０は、所定の結晶面からオフ角θだけ傾斜した主面を有するものである。所定の結晶面は、（０００１）面または（０００－１）面が好ましい。炭化珪素単結晶基板１０における炭化珪素のポリタイプは４Ｈである。４Ｈのポリタイプの炭化珪素は、電子移動度、絶縁破壊電界強度等が、他のポリタイプよりも優れているからである。炭化珪素単結晶基板１０の径は、１５０ｍｍ以上（たとえば６インチ以上）である。径が大きい程、半導体装置の製造コスト削減に有利であるからである。炭化珪素単結晶基板１０は、主面が｛０００１｝面に対し、＜１１－２０＞方位に４°のオフ角θで傾斜している。本実施形態においては、オフ角θは、０°を越え、６°以下であってもよい。また、本実施形態における炭化珪素半導体装置は、ソース電極５２は、Ｎｉ膜に代えて、ＴｉＡｌＳｉ膜により形成してもよい。
　（炭化珪素半導体装置の製造方法）
　次に、本実施形態における炭化珪素半導体装置の製造工程について、図１４から図２５に基づき説明する。尚、図１４～図２５は、便宜上、一部形状等が図１３とは異なっている。
　最初に、図１４に示すように、炭化珪素単結晶基板１０の上に形成された炭化珪素エピタキシャル層１１の表面１１ａに、注入スルー膜１７１を成膜し、注入スルー膜１７１を介し、ｐ型となる不純物元素としてＡｌをイオン注入する。これにより、ｐ型層２２を形成するためのｐ型領域２２ａを形成する。ｐ型領域２２ａは、炭化珪素エピタキシャル層１１の表面１１ａより深さが０．９μｍの領域まで、Ａｌをイオン注入することにより形成される。このように形成されるｐ型領域２２ａでは、炭化珪素エピタキシャル層１１の表面１１ａより深さが約０．６μｍの領域のＡｌの濃度が４×１０１７ｃｍ－３以上となる。これにより、炭化珪素エピタキシャル層１１において、ｐ型領域２２ａ以外の領域が、第１のｎ型層２１となる。注入スルー膜１７１は、ＣＶＤや熱酸化膜により形成されており、例えば、膜厚が０．０１～０．３μｍの酸化シリコンやポリシリコンにより形成されている。
　次に、図１５に示すように、注入スルー膜１７１を介し、ｎ型となる不純物元素としてＰをイオン注入することにより、第２のｎ型層の上部１２０ａを形成する。第２のｎ型層の上部１２０ａは、炭化珪素エピタキシャル層１１の表面１１ａより深さが０．４２μｍまでがｎ型となるように、Ｐをイオン注入することにより形成する。これにより、炭化珪素エピタキシャル層１１の表面１１ａより深さが０．０４μｍから０．２５μｍまでのｎ型となる不純物元素の濃度が１×１０１９ｃｍ－３以上となる第２のｎ型層の上部１２０ａが形成される。尚、第２のｎ型層の上部１２０ａが形成される領域には、ｐ型となる不純物元素としてＡｌがイオン注入されているが、イオン注入されたｎ型となる不純物元素であるＰの方が濃度が高いためｎ型となる。本願においては、ｎ型となる不純物元素の濃度とは、ｎ型の不純物元素よりｐ型の不純物元素を相殺した濃度であり、ｐ型となる不純物元素の濃度とは、ｐ型の不純物元素よりｎ型の不純物元素を相殺した濃度である。
　次に、図１６に示すように、第２のｎ型層１２０の第２の領域１２２が形成される領域に開口部１７２ａを有する注入マスク１７２を形成し、注入スルー膜１７１を介し、Ｐをイオン注入することにより、第２のｎ型層の下部１２０ｂを形成する。注入マスク１７２はＣＶＤにより、膜厚が例えば１～３μｍの酸化シリコン等により形成されており、注入スルー膜１７１の上に、酸化シリコン膜を成膜し、成膜された酸化シリコン膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、後述する第２のｎ型層１２０の第２の領域１２２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部における酸化シリコン膜をＲＩＥ等により除去することにより、開口部１７２ａを有する注入マスク１７２を形成し、不図示のレジストパターンは、有機溶剤等により除去する。この後、注入スルー膜１７１を介し、ｎ型となる不純物元素としてＰをイオン注入することにより、第２のｎ型層の下部１２０ｂを形成する。第２のｎ型層の下部１２０ｂは、炭化珪素エピタキシャル層１１の表面１１ａより深さが０．５４μｍまでがｎ型となるように、Ｐをイオン注入することにより形成する。尚、第２のｎ型層の下部１２０ｂが形成される領域には、ｐ型となる不純物元素としてＡｌがイオン注入されているが、イオン注入されたｎ型となる不純物元素であるＰの方が濃度が高いためｎ型となる。これにより、炭化珪素エピタキシャル層１１の表面１１ａより深さが０．０４μｍから０．３４μｍまでのＰの濃度が１×１０１９ｃｍ－３以上となる第２のｎ型層の下部１２０ｂが形成される。
　次に、図１７に示すように、注入マスク１７２及び注入スルー膜１７１をドライエッチングまたはウェットエッチングにより除去する。以上の工程により、第２のｎ型層の上部１２０ａのみが形成されている第１の領域１２１と、第２のｎ型層の上部１２０ａ及び第２のｎ型層の下部１２０ｂとが形成されている第２の領域１２２とを有する第２のｎ型層１２０が形成される。尚、ｐ型領域２２ａのうち、ｐ型が維持されている領域がｐ型層２２となり、炭化珪素エピタキシャル層１１において、第２のｎ型層１２０及びｐ型層２２を除く領域が第１のｎ型層２１となる。
　図２６は、第２のｎ型層１２０の第１の領域１２１における表面からの深さと不純物濃度との関係を示し、図２７は、第２のｎ型層１２０の第２の領域１２２における表面からの深さと不純物濃度との関係を示す。図２６及び図２７に示されるように、第２のｎ型層１２０は、第１の領域１２１では炭化珪素エピタキシャル層１１の表面１１ａより、深さが０．４２μｍまで形成されており、第２の領域１２２では深さが０．５４μｍまで形成されている。従って、第２の領域１２２は、第１の領域１２１よりも、第２のｎ型層１２０の表面から第１のｎ型層２１に向かって０．１μｍ以上深くまで形成されている。
　次に、図１８に示すように、第２のｎ型層１２０が形成されている面より、炭化珪素エピタキシャル層を一部除去することにより溝３０を形成する。これにより、溝３０の側壁３０ａには、第２のｎ型層１２０の第１の領域１２１、ｐ型層２２、第１のｎ型層２１の一部が露出する。具体的には、第２のｎ型層１２０の上に、ＣＶＤにより酸化シリコン膜を成膜し、成膜された酸化シリコン膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、溝３０に対応した領域に開口部を有するレジストパターンを形成する。この後、レジストパターンの開口部において露出している酸化シリコン膜をＲＩＥ等により除去することにより、酸化シリコンにより溝３０を形成するための不図示の酸化シリコンマスクを形成する。この後、この酸化シリコンマスクにおいて露出している炭化珪素半導体層をＲＩＥ等により除去し、熱エッチングを行うことにより、溝３０を形成する。この後、酸化シリコンマスクはウェットエッチングにより除去する。この後、図１９に示すように、溝３０の内部に、熱酸化によりゲート絶縁膜４０を形成し、更に、ゲート絶縁膜４０の上にＣＶＤによりゲート電極５１を形成する。
　以上までの工程により、注入スルー膜１７１の形成、注入スルー膜１７１の除去、ゲート絶縁膜４０の形成等の工程により、図２６及び図２７のＬ１１に示されるように、第２のｎ型層１２０は厚さが約０．１５μｍ失われる。
　次に、図２０に示すように、ゲート電極５１及び第２のｎ型層１２０の上の全面に、ＣＶＤにより酸化シリコン膜を成膜することにより、層間絶縁膜６１を形成する。
　次に、図２１に示すように、第２のｎ型層１２０の第２の領域１２２の上のソース電極５２が形成される領域の層間絶縁膜６１を除去する。具体的には、層間絶縁膜６１の上にフォトレジストを塗布した後、露光装置による露光、現像を行うことにより、第２のｎ型層１２０の上のソース電極５２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の層間絶縁膜６１をＲＩＥ等のドライエッチングにより除去し、第２のｎ型層１２０を露出させる。この際、層間絶縁膜６１を除去し、第２のｎ型層１２０を露出させた直後に、エッチングをストップすることは極めて困難であり、また、エッチングのバラツキ等もあるため、第２のｎ型層１２０の一部はオーバーエッチングにより除去されてしまう。
　次に、図２２に示すように、層間絶縁膜６１及び第２のｎ型層１２０の上の全面に、スパッタリングにより窒化チタン膜を成膜することによりバリアメタル層６２を形成する。
　次に、図２３に示すように、第２のｎ型層１２０の第２の領域１２２の上のソース電極５２が形成される領域のバリアメタル層６２を除去する。具体的には、バリアメタル層６２の上にフォトレジストを塗布した後、露光装置による露光、現像を行うことにより、第２のｎ型層１２０の上のソース電極５２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のバリアメタル層６２をＲＩＥ等のドライエッチングにより除去し、第２のｎ型層１２０を露出させる。この際、バリアメタル層６２を除去し、第２のｎ型層１２０を露出させた直後に、エッチングをストップすることは極めて困難であり、また、エッチングのバラツキ等もあるため、第２のｎ型層１２０の一部はオーバーエッチングにより除去されてしまう。
　従って、層間絶縁膜６１を形成する工程、及び、バリアメタル層６２を形成する工程における第２のｎ型層１２０のオーバーエッチングにより、図２７のＬ１２に示されるように、第２の領域１２２の第２のｎ型層１２０は厚さが約０．１μｍ失われる。尚、この際、第１の領域１２１の第２のｎ型層１２０は、失われることはない。
　次に、図２４に示すように、バリアメタル層６２及び第２のｎ型層１２０の上に、ニッケル（Ｎｉ）膜を成膜し、ソース電極５２を形成する。
　次に、図２５に示すように、温度約１０００℃で熱処理を行うことにより、第２のｎ型層１２０のＳｉと、第２のｎ型層１２０の上のソース電極５２を形成しているＮｉ膜とが合金化し、ＮｉＳｉ合金層５２ａが形成される。
　このＮｉＳｉ合金層５２ａを形成する工程において、ＮｉＳｉ合金層５２ａを形成するため、図２７のＬ１３に示されるように、第２の領域１２２の第２のｎ型層１２０は、厚さが約０．１μｍ失われる。尚、この際、第１の領域１２１の第２のｎ型層１２０は、失われることはない。
　以上より、本実施形態における炭化珪素半導体装置を製造する際には、第２のｎ型層１２０は、第２の領域１２２において、表面より、Ｌ１１、Ｌ１２、Ｌ１３の和となる約０．３μｍ失われる。しかしながら、図２７に示されるように、ソース電極５２と接する第２の領域１２２における第２のｎ型層１２０の不純物元素の濃度は、１×１０１９ｃｍ－３以上である。従って、本実施形態においては、ソース電極５２と接する第２のｎ型層１２０の不純物元素の濃度が高いため、ソース電極５２とのコンタクト抵抗が低くなり、大電流を流すことが可能となる。
　この後、ソース電極５２の上に、Ａｌによりソース配線層６３を形成する。これにより、図１３に示すように、本実施形態における炭化珪素半導体装置を製造することができる。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１０　　　　炭化珪素単結晶基板
１０ａ　　　第１の面
１０ｂ　　　第２の面
１１　　　　炭化珪素エピタキシャル層
１１ａ　　　表面
２１　　　　第１のｎ型層
２２　　　　ｐ型層
２３　　　　第２のｎ型層
２４　　　　高濃度ｐ型領域
３０　　　　溝
３０ａ　　　側壁
４０　　　　ゲート絶縁膜
５１　　　　ゲート電極
５２　　　　ソース電極
５２ａ　　　ＮｉＳｉ合金層
５３　　　　ドレイン電極
６１　　　　層間絶縁膜
６２　　　　バリアメタル層
１２０　　　第２のｎ型層
１２０ａ　　第２のｎ型層の上部
１２０ｂ　　第２のｎ型層の下部
１２１　　　第１の領域
１２２　　　第２の領域

Claims (7)

  1. 　第１導電型の炭化珪素半導体の第１層と、
    　前記第１層の上の前記第１導電型とは異なる第２導電型の炭化珪素半導体の第２層と、
    　前記第２層の上の前記第１導電型の炭化珪素半導体の第３層と、
    　前記第３層、前記第２層、前記第１層の一部に側壁を有する溝と、
    　を有する縦型トランジスタであって、
    　前記第３層は、前記溝の側壁に面した第１の領域と、前記第１の領域よりも、前記溝の側壁より離れた第２の領域と、を有し、
    　前記第２の領域と前記第１の領域は連続しており、
    　前記第２の領域は、前記第１の領域よりも、前記第３層の表面側から前記第１層に向かって深くまで設けられている炭化珪素半導体装置。
  2. 　前記第３層の前記第２の領域に接するソース電極を有する請求項１に記載の炭化珪素半導体装置。
  3. 　前記第１層は炭化珪素基板の第１の面に形成されているものであって、
    　前記溝の内部には、絶縁膜が設けられており、
    　前記絶縁膜の上には、ゲート電極が設けられており、
    　前記炭化珪素基板の前記第１の面とは反対の第２の面には、ドレイン電極が設けられている請求項２に記載の炭化珪素半導体装置。
  4. 　前記ソース電極は、Ｎｉを含むものである請求項２または３に記載の炭化珪素半導体装置。
  5. 　前記ソース電極は、Ａｌ、Ｔｉ及びＳｉを含むものである請求項２または３に記載の炭化珪素半導体装置。
  6. 　前記第２の領域は、前記第１の領域よりも、前記第３層の表面から前記第１層に向かって０．１μｍ以上深くまで設けられている請求項１から５のいずれかに記載の炭化珪素半導体装置。
  7. 　第１導電型の炭化珪素半導体の第１層と、
    　前記第１層の上の前記第１導電型とは異なる第２導電型の炭化珪素半導体の第２層と、
    　前記第２層の上の前記第１導電型の炭化珪素半導体の第３層と、
    　前記第３層、前記第２層、前記第１層の一部に側壁を有する溝と、
    　を有する縦型トランジスタであって、
    　前記第３層は、前記溝の側壁に面した第１の領域と、前記第１の領域よりも、前記溝の側壁より離れた第２の領域と、を有し、
    　前記第２の領域と前記第１の領域は連続しており、
    　前記第２の領域は、前記第１の領域よりも、前記第３層の表面側から前記第１層に向かって深くまで設けられており、
    　前記第３層の前記第２の領域に接するソース電極を有し、
    　前記第１層は炭化珪素基板の第１の面に形成されているものであって、
    　前記溝の内部には、絶縁膜が設けられており、
    　前記絶縁膜の上には、ゲート電極が設けられており、
    　前記炭化珪素基板の前記第１の面とは反対の第２の面には、ドレイン電極が設けられており、
    　前記ソース電極は、Ｎｉを含むものであり、
    　前記第２の領域は、前記第１の領域よりも、前記第３層の表面から前記第１層に向かって０．１μｍ以上深くまで設けられている炭化珪素半導体装置。
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