[go: up one dir, main page]

WO2019234890A1 - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法 Download PDF

Info

Publication number
WO2019234890A1
WO2019234890A1 PCT/JP2018/021919 JP2018021919W WO2019234890A1 WO 2019234890 A1 WO2019234890 A1 WO 2019234890A1 JP 2018021919 W JP2018021919 W JP 2018021919W WO 2019234890 A1 WO2019234890 A1 WO 2019234890A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
region
semiconductor layer
type
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2018/021919
Other languages
English (en)
French (fr)
Inventor
大田　裕之
井上　智博
康太 今西
吉明 松島
良平 高倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sakai Display Products Corp
Original Assignee
Sakai Display Products Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sakai Display Products Corp filed Critical Sakai Display Products Corp
Priority to US15/734,927 priority Critical patent/US20210234048A1/en
Priority to PCT/JP2018/021919 priority patent/WO2019234890A1/ja
Priority to CN201880094419.4A priority patent/CN112292751A/zh
Publication of WO2019234890A1 publication Critical patent/WO2019234890A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon

Definitions

  • a total area of portions of the channel region that are in contact with the i-type semiconductor layer is 50% or more and 90% or less of an entire area of the channel region.
  • the poly-Si region 4p includes a first region Rs and a second region Rd, and a channel region Rc that is located between them and in which the channel of the TFT 101 is formed.
  • the channel region Rc is disposed so as to overlap the gate electrode 2 with the gate insulating layer 3 interposed therebetween.
  • the first region Rs is electrically connected to the source electrode 8s, and the second region Rd is electrically connected to the drain electrode 8d.
  • the poly-Si region 4p that is in contact with the i-type a-Si layer 10 is a non-doped polysilicon region (that is, formed without positively adding n-type impurities). Is preferred.
  • the 2DEG region 9 can be reliably formed by the junction interface between the poly-Si region 4p and the i-type a-Si layer 10.
  • various display devices can be obtained by using, as the display medium layer, a material that modulates optical properties or emits light when voltage is applied.
  • the active matrix substrate of the present embodiment is also suitably used for display devices such as organic EL display devices and inorganic EL display devices using organic or inorganic fluorescent materials as the display medium layer.
  • it can also be suitably used as an active matrix substrate used for X-ray sensors, memory elements, and the like.
  • the material of the gate electrode 2 is a single metal such as molybdenum (Mo), tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), aluminum (Al), titanium (Ti), nitrogen, A material containing oxygen or another metal, or a transparent conductive material such as indium tin oxide (ITO) may be used.
  • Mo molybdenum
  • W tungsten
  • Cu copper
  • Cr chromium
  • Ta tantalum
  • Al aluminum
  • Ti titanium
  • nitrogen A material containing oxygen or another metal, or a transparent conductive material such as indium tin oxide (ITO) may be used.
  • the a-Si film 40 for active layer can be formed by, for example, a CVD method using hydrogen gas (H 2 ) and silane gas (SiH 4 ).
  • the active layer a-Si film 40 may be a non-doped amorphous silicon film substantially free of n-type impurities.
  • the non-doped amorphous silicon film refers to an a-Si film formed without positively adding n-type impurities (for example, using a source gas not containing n-type impurities).
  • the active layer a-Si film 40 may contain an n-type impurity at a relatively low concentration.
  • the thickness of the active layer a-Si film 40 may be not less than 20 nm and not more than 70 nm (for example, 50 nm).
  • the a-Si film 40 for the active layer that becomes a channel region of the TFT is irradiated with the laser beam 30.
  • an ultraviolet laser such as a XeCl excimer laser (wavelength 308 nm) or a solid laser having a wavelength of 550 nm or less such as a second harmonic (wavelength 532 nm) of a YAG laser can be applied.
  • the region irradiated with the laser beam 30 in the active layer a-Si film 40 is heated and melted and solidified to form a poly-Si region 4p.
  • the semiconductor layer 4 including the poly-Si region 4p is obtained.
  • crystal grains grow in a columnar shape toward the upper surface of the semiconductor layer 4.
  • the a-Si film 100 for forming 2DEG can be formed using an initial growth stage by a CVD method. Thereby, a desired thin 2DEG forming a-Si film 100 can be easily formed.
  • the deposition time of the 2DEG forming a-Si film 100 by the CVD method is not particularly limited, but may be, for example, 2 seconds to 150 seconds.
  • a conductive film (thickness: about 0.3 ⁇ m, for example) for the source and drain electrodes and a resist mask M are formed on the Si film for contact layer (here, n + -type a-Si film 70).
  • the source and drain electrode conductive films can be formed using the same material as the gate conductive film and in the same manner as the gate conductive film.
  • the poly-Si region 4p may be subjected to hydrogen plasma treatment after the source / drain separation step.
  • the inorganic insulating layer 11 a silicon oxide layer, a silicon nitride layer, or the like may be used.
  • a SiNx layer thickness: about 200 nm, for example
  • the inorganic insulating layer 11 is in contact with the protective insulating layer 5 between the source electrode 8s and the drain electrode 8d (gap).
  • the semiconductor layer 4, the first contact layer Cs, and the second contact layer Cd may each be patterned in an island shape in a region where the TFT 101 is formed (TFT formation region).
  • the semiconductor layer 4, the first contact layer Cs, and the second contact layer Cd may be extended to a region other than the region where the TFT 101 is formed (TFT formation region).
  • the semiconductor layer 4 may extend so as to overlap a source bus line connected to the source electrode 8s.
  • the portion of the semiconductor layer 4 that is located in the TFT formation region only needs to include the poly-Si region 4p, and the portion that extends to the region other than the TFT formation region may be the a-Si region 4a.
  • the off-characteristics are obtained by arranging the non-2DEG region so that the 2DEG region 9 is generated in the channel region Rc and the source and drain are not connected via the 2DEG region 9. It is confirmed that the on-current can be improved while securing the above.

Landscapes

  • Thin Film Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

薄膜トランジスタは、基板に支持されたゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上のポリシリコン領域を含む半導体層であって、ポリシリコン領域は、第１領域と、第２領域と、第１領域および第２領域の間に位置するチャネル領域とを含む、半導体層と、第１領域と電気的に接続されたソース電極と、第２領域と電気的に接続されたドレイン電極と、半導体層とソース電極およびドレイン電極との間に配置された保護絶縁層と、保護絶縁層とチャネル領域との間に、チャネル領域の一部と直接接するように配置された、真性の半導体からなるｉ型半導体層と、保護絶縁層の側面に配置されたサイドウォールとを有し、ｉ型半導体層は、ポリシリコン領域よりも大きいバンドギャップを有し、基板の法線方向から見たとき、ｉ型半導体層と第１領域との間、および、ｉ型半導体層と第２領域との間において、サイドウォールは、チャネル領域と直接接している。

Description

薄膜トランジスタおよびその製造方法
　本発明は、薄膜トランジスタおよびその製造方法に関する。
　薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）は、例えば、液晶表示装置、有機ＥＬ表示装置などの表示装置のアクティブマトリクス基板においてスイッチング素子として用いられる。本明細書では、このようなＴＦＴを「画素用ＴＦＴ」と称する。画素用ＴＦＴとして、従来、アモルファスシリコン膜（以下、「ａ－Ｓｉ膜」と略す）を活性層とする非晶質シリコンＴＦＴ、多結晶シリコン（ポリシリコン）膜（以下、「ｐｏｌｙ－Ｓｉ膜」と略す）を活性層とする多結晶シリコンＴＦＴなどが広く用いられている。一般に、ｐｏｌｙ－Ｓｉ膜の電界効果移動度はａ－Ｓｉ膜の電界効果移動度よりも高いため、多結晶シリコンＴＦＴは、非晶質シリコンＴＦＴより高い電流駆動力を有する（すなわちオン電流が大きい）。
　活性層の基板側にゲート電極が配置されたＴＦＴを「ボトムゲート型ＴＦＴ」、活性層の上方（基板と反対側）にゲート電極が配置されたＴＦＴを「トップゲート型ＴＦＴ」と呼ぶ。画素用ＴＦＴとしてボトムゲート型ＴＦＴを形成すると、トップゲート型ＴＦＴを形成するよりもコスト面で有利な場合がある。
　ボトムゲート型ＴＦＴとしては、チャネルエッチ型ＴＦＴ（以下、「ＣＥ型ＴＦＴ」）およびエッチストップ型ＴＦＴ（以下、「ＥＳ型ＴＦＴ」）が知られている。ＣＥ型ＴＦＴでは、活性層上に直接導電膜を形成し、この導電膜をパターニングすることで、ソース電極およびドレイン電極を得る（ソース・ドレイン分離）。これに対し、ＥＳ型ＴＦＴでは、活性層のチャネル部分を、エッチストップとして機能する絶縁層（以下、「保護絶縁層」と呼ぶ）で覆った状態でソース・ドレイン分離工程を行う。
　多結晶シリコンＴＦＴは、通常はトップゲート型であるが、ボトムゲート型の多結晶シリコンＴＦＴも提案されている。例えば特許文献１には、ボトムゲート型（ＥＳ型）の多結晶シリコンＴＦＴが開示されている。
特開平６－１５１８５６号公報
　表示装置の大型化、高精細化に伴い、ＴＦＴのチャネル移動度をさらに高めて、オン特性を向上させることが求められている。
　本発明の一実施形態は、上記事情に鑑みてなされたものであり、その目的は、高いオン特性を有し得るボトムゲート型の薄膜トランジスタおよびその製造方法を提供することにある。
　本発明の一実施形態の薄膜トランジスタは、基板と、前記基板に支持されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された、ポリシリコン領域を含む半導体層であって、前記ポリシリコン領域は、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含む、半導体層と、前記第１領域と電気的に接続されたソース電極と、前記第２領域と電気的に接続されたドレイン電極と、前記半導体層と前記ソース電極および前記ドレイン電極との間に配置され、前記チャネル領域を覆い、かつ、前記第１領域および前記第２領域を覆わない保護部とを有し、前記保護部は、前記チャネル領域の一部と直接接するように配置された、真性の半導体からなる少なくとも１つのｉ型半導体層と、前記ｉ型半導体層上に配置された保護絶縁層と、前記保護絶縁層の側面に配置されたサイドウォールとを有し、前記ｉ型半導体層は、前記ポリシリコン領域よりも大きいバンドギャップを有し、前記基板の法線方向から見たとき、前記ｉ型半導体層と前記第１領域との間、および、前記ｉ型半導体層と前記第２領域との間において、前記サイドウォールは、前記チャネル領域と直接接している。
　ある実施形態において、前記基板の法線方向から見たとき、前記サイドウォールは、前記ｉ型半導体層を包囲している。
　ある実施形態において、前記サイドウォールは、前記保護絶縁層の前記側面および前記ｉ型半導体層の側面に配置されている。
　ある実施形態において、前記基板の法線方向から見たとき、前記チャネル領域のうち前記ｉ型半導体層に接する部分の合計面積は、前記チャネル領域全体の面積の５０％以上９０％以下である。
　ある実施形態において、前記ソース電極は、第１コンタクト層を介して前記半導体層の前記第１領域と接続され、前記ドレイン電極は、第２コンタクト層を介して前記半導体層の前記第２領域と接続され、前記第１および第２コンタクト層は、それぞれ、ｎ+型アモルファスシリコンからなるｎ+型ａ－Ｓｉ層を含む。
　ある実施形態において、前記ｉ型半導体層は、離散的に配置された複数のｉ型半導体島を含む島状構造を有する。
　ある実施形態において、前記基板の法線方向から見たとき、前記半導体層は、前記ポリシリコン領域の外側に配置されたアモルファスシリコン領域をさらに含む。
　ある実施形態において、前記ｉ型半導体層は、真性のアモルファスシリコンからなるｉ型ａ－Ｓｉ層である。
　本発明の一実施形態の表示装置は、上記のいずれかに記載の薄膜トランジスタを備えた表示装置であって、複数の画素を有する表示領域を有し、前記薄膜トランジスタは、前記複数の画素のそれぞれに配置されている。
　本発明の一実施形態の、薄膜トランジスタの製造方法は、基板に支持された薄膜トランジスタの製造方法であって、前記基板上に、ゲート電極、前記ゲート電極を覆うゲート絶縁層、およびポリシリコン領域を含む半導体層を形成する工程と、前記半導体層上に、真性の半導体からなるｉ型半導体膜および保護絶縁膜をこの順で形成する工程であって、前記ｉ型半導体膜は前記ポリシリコン領域よりも大きいバンドギャップを有する、工程と、前記ｉ型半導体膜および前記保護絶縁膜をパターニングすることにより、前記ｉ型半導体膜からｉ型半導体層を形成し、かつ、前記保護絶縁膜から保護絶縁層を形成する工程であって、前記ｉ型半導体層および前記保護絶縁層は、前記半導体層のチャネルとなる部分の一部上に位置し、かつ、前記半導体層のチャネル領域となる部分の両側に位置する第１領域および第２領域を露出する、工程と、前記半導体層、前記ｉ型半導体層および前記保護絶縁層を覆う絶縁膜を形成し、異方性エッチングを行うことにより、前記絶縁膜から、前記保護絶縁層の側面にサイドウォールを形成する工程と、前記半導体層、前記ｉ型半導体層、前記保護絶縁層および前記サイドウォールを覆うように、コンタクト層形成用シリコン膜と導電膜とをこの順で形成する工程と、前記保護絶縁層をエッチストップとして、前記コンタクト層形成用シリコン膜および前記導電膜のパターニングを行うことにより、前記コンタクト層形成用シリコン膜から、前記第１領域に接する第１コンタクト層と、前記第２領域に接する第２コンタクト層とを形成し、前記導電膜から、前記第１コンタクト層に接するソース電極と、前記第２コンタクト層に接するドレイン電極とを形成する、ソース・ドレイン分離工程とを包含する。
　ある実施形態において、ＣＶＤ法による成膜の初期成長段階を利用して、前記ｉ型半導体膜を形成する。
　ある実施形態において、前記ｉ型半導体膜は、離散的に配置された複数のｉ型半導体島を含む島状構造を有する。
　ある実施形態において、前記ｉ型半導体層は、真性のアモルファスシリコンからなるｉ型ａ－Ｓｉ層である。
　本発明の一実施形態の、表示装置の製造方法は、上記のいずれかに記載の薄膜トランジスタを備えた表示装置の製造方法であって、前記表示装置は、複数の画素を有する表示領域を有し、前記薄膜トランジスタは、前記表示領域の前記複数の画素のそれぞれに配置されており、前記製造方法は、前記薄膜トランジスタの前記半導体層を形成する半導体層形成工程を含み、前記半導体層形成工程は、前記ゲート絶縁層上に形成されたアモルファスシリコンからなる半導体膜の一部のみにレーザ光を照射して結晶化させる結晶化工程であって、前記半導体膜の前記一部に前記ポリシリコン領域を形成し、前記半導体膜のうち前記レーザ光が照射されなかった部分を非晶質のまま残す、結晶化工程を包含する。
　本発明の一実施形態によると、高いオン特性を有し得るボトムゲート型の薄膜トランジスタおよびその製造方法が提供される。
（ａ）および（ｂ）は、それぞれ、第１の実施形態のＴＦＴ１０１の模式的な平面図および断面図であり、（ｃ）は、ＴＦＴ１０１のチャネル部分の拡大断面図、（ｄ）はｉ型ａ－Ｓｉ層１０およびサイドウォールＳＷの配置例を示す拡大平面図である。 第１の実施形態のＴＦＴにおける他の保護部２０を例示する拡大平面図である。 （ａ）および（ｂ）は、第１の実施形態のＴＦＴにおける他の保護部２０を例示する拡大断面図および拡大平面図である。 （ａ）～（ｊ）は、それぞれ、ＴＦＴ１０１の製造方法の一例を説明するための模式的な工程断面図である。 （ａ）および（ｂ）は、それぞれ、参考の実施形態のＴＦＴ１０２の模式的な平面図および断面図であり、（ｃ）は、ＴＦＴ１０２のチャネル部分の拡大断面図である。 （ａ）～（ｄ）は、それぞれ、ＴＦＴ１０２の製造方法の一例を説明するための模式的な工程断面図である。 （ａ）は、参考例の薄膜トランジスタ、（ｂ）～（ｄ）は、それぞれ、比較例１～３の薄膜トランジスタを模式的に示す拡大断面図である。 参考例および比較例の薄膜トランジスタのＶ－Ｉ特性を示す図である。 （ａ）および（ｂ）は、それぞれ、ｉ型ａ－Ｓｉ層とｐｏｌｙ－Ｓｉ層との接合界面近傍のエネルギーバンド構造を示す図である。 （ａ）および（ｂ）は、それぞれ、測定に用いたヘテロ接合含有ＴＦＴ８０１およびホモ接合含有ＴＦＴ８０２を示す模式的な断面図である。 ヘテロ接合含有ＴＦＴ８０１およびホモ接合含有ＴＦＴ８０２のＣ－Ｖ特性を示す図である。 ｐｏｌｙ－Ｓｉ層とｎ+型－Ｓｉ層との接合界面近傍のエネルギーバンド構造を示す図である
　本発明者は、ＴＦＴのチャネル移動度を向上させるために、種々の構造を検討したところ、ポリシリコン層（ｐｏｌｙ－Ｓｉ層）と真性のアモルファスシリコン層（ｉ型ａ－Ｓｉ層）とが接合した界面を有するＴＦＴにおいて、高いチャネル移動度が得られることを見出した。後述するように、これは、ｐｏｌｙ－Ｓｉ層とｉ型ａ－Ｓｉ層とによってヘテロ接合が形成され、高電子移動度トランジスタ（ＨＥＭＴ）と同様に、２次元電子ガス（以下、「２ＤＥＧ」）が生成されたと考えられる。
　２ＤＥＧは、バンドギャップエネルギーの異なる２種類の半導体を接合したときに、その界面（界面近傍１０ｎｍ程度厚さの領域）に生成される電子の層（二次元に電子が分布する状態）を指す。２ＤＥＧは、ＧａＡｓ系、ＩｎＰ系、ＧａＮ系、ＳｉＧｅ系などの化合物半導体で生成されることが知られているが、ｐｏｌｙ－Ｓｉ層と、ｐｏｌｙ－Ｓｉよりもバンドギャップエネルギーの大きい他の半導体層（例えばｉ型ａ－Ｓｉ層）との接合界面で２ＤＥＧが生じ得ることは知られていなかった。
　本明細書では、バンドギャップエネルギーの異なる２つの半導体層の接合（例えばｉ型ａ－Ｓｉ層とｐｏｌｙ－Ｓｉ層との接合）を「半導体ヘテロ接合」、バンドギャップエネルギーが同程度の２つの半導体層の接合（例えばｉ型ａ－Ｓｉ層とｎ+型ａ－Ｓｉ層との接合）を「半導体ホモ接合」と呼ぶ。
　図９（ａ）および（ｂ）は、半導体ヘテロ接合の界面近傍のエネルギーバンド構造の一例を説明するための模式図である。ここでは、ボトムゲート型の多結晶シリコンＴＦＴにおいて、ノンドープのｐｏｌｙ－Ｓｉ層（活性層）上にｉ型ａ－Ｓｉ層を配置することによって形成された半導体ヘテロ接合を示す。また、図９（ａ）はゲート電圧を印加していない状態、図９（ｂ）はゲート電極（不図示）に正電圧を印加した状態のエネルギーバンド構造を例示している。
　ｐｏｌｙ－Ｓｉ層のバンドギャップエネルギーＥｇ１は約１．１ｅＶ、ｉ型ａ－Ｓｉ層のバンドギャップエネルギーＥｇ２は約１．８８ｅＶである。ｐｏｌｙ－Ｓｉ層側に空乏層が形成される。図９（ａ）では、電子の流れを矢印９１、ホールの流れを矢印９２で示している。図示するように、ｉ型ａ－Ｓｉ層とｐｏｌｙ－Ｓｉ層との界面に量子井戸ｑｗが形成され、電子が溜まることにより、２ＤＥＧが生成されると考えられる。
　ゲート電極（不図示）に正電圧を印加すると、図９（ｂ）に破線で例示するように、電界によってエネルギーバンドが曲がる。この結果、半導体ヘテロ接合界面では、例えば、伝導体下端のエネルギー準位Ｅｃがフェルミ準位Ｅｆよりも低くなる（Ｅｃ＜Ｅｆ）。これにより、量子井戸ｑｗにおける電子密度が高くなり、高密度な電子層（２ＤＥＧ）が電子伝導に寄与する。
　２ＤＥＧが生成された領域（以下、「２ＤＥＧ領域」と呼ぶ。）は、ｐｏｌｙ－Ｓｉ層よりも高い移動度を有し得る。従って、ＴＦＴのチャネル部分に半導体ヘテロ接合を形成し、高移動度な２ＤＥＧ領域を生じさせることにより、ＴＦＴのチャネル移動度を高めることが可能である。本明細書では、ＴＦＴの活性層のうちチャネルとなる部分の移動度を「チャネル移動度」と呼び、活性層の材料自体の移動度と区別する。
　なお、２ＤＥＧ領域がＴＦＴのチャネル移動度の向上に寄与するには、半導体ヘテロ接合のｐｏｌｙ－Ｓｉ層がｉ型ａ－Ｓｉ層よりもゲート電極側に位置する必要がある。また、半導体ヘテロ接合の界面に量子井戸ｑｗを生成するためには、ｐｏｌｙ－Ｓｉ層として、導電型を付与する不純物を含まない（ノンドープ）ポリシリコン層を用いることが好ましい。なお、ｐｏｌｙ－Ｓｉ層およびｉ型ａ－Ｓｉ層の接合前のフェルミ準位は、接合によって上述した量子井戸ｑｗが形成されるような関係を有していればよく、その関係を満たす範囲でｐｏｌｙ－Ｓｉ層が不純物を含んでいても構わない。
　また、上記では、ｉ型ａ－Ｓｉ層とｐｏｌｙ－Ｓｉ層との接合界面を例に説明したが、ａ－Ｓｉ以外の真性の半導体からなる層（ｉ型半導体層）とｐｏｌｙ－Ｓｉ層との接合界面にも同様の２ＤＥＧ領域が生じ得る。ｉ型半導体層は、ｐｏｌｙ－Ｓｉ層との接合界面近傍に上述した量子井戸ｑｗが形成されるようなフェルミ準位（接合前のフェルミ準位）を有していればよく、真性の酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体）などのワイドバンドギャップ半導体からなる層であってもよい。
　次に、半導体ヘテロ接合の界面に２ＤＥＧが生じ得たことを確認するために、本発明者が行った容量測定を説明する。
　図１０（ａ）および（ｂ）は、それぞれ、容量測定に用いたＥＳ型のＴＦＴ８０１、８０２を示す模式的な断面図である。ＴＦＴ８０１は、ゲート―ソース／ドレイン間に半導体ヘテロ接合を有するＴＦＴ（「ヘテロ接合含有ＴＦＴ」と呼ぶ。）であり、ＴＦＴ８０２は、ゲート―ソース／ドレイン間に半導体ホモ接合を有するＴＦＴ（「ホモ接合含有ＴＦＴ」と呼ぶ。）である。
　ヘテロ接合含有ＴＦＴ８０１は、基板上に形成されたゲート電極２と、ゲート電極２を覆うゲート絶縁層３と、ゲート絶縁層３の上に形成された半導体層（活性層）４と、半導体層４のチャネル領域を覆う保護絶縁層（エッチストップ層）５と、ソース電極８ｓおよびドレイン電極８ｄとを備える。半導体層４はポリシリコン層（ｐｏｌｙ－Ｓｉ層）である。半導体層４および保護絶縁層５とソース電極８ｓとの間、および、半導体層４および保護絶縁層５とドレイン電極８ｄとの間には、それぞれ、コンタクト層として、真性アモルファスシリコンからなるｉ型ａ－Ｓｉ層６およびｎ+型アモルファスシリコンからなるｎ+型ａ－Ｓｉ層７がこの順で配置されている。ｉ型ａ－Ｓｉ層６と半導体層４とは直接接している。ｐｏｌｙ－Ｓｉ層である半導体層４とｉ型ａ－Ｓｉ層６との接合ｇ１は、半導体ヘテロ接合である。
　一方、ホモ接合含有ＴＦＴ８０２は、半導体層４としてアモルファスシリコン層（ａ－Ｓｉ層）を用い、コンタクト層としてｎ+型ａ－Ｓｉ層７のみを用いる点以外は、ヘテロ接合含有ＴＦＴ８０１と同様の構成を有する。ａ－Ｓｉ層である半導体層４とｎ+型ａ－Ｓｉ層７との接合ｇ２は、半導体ホモ接合である。
　ヘテロ接合含有ＴＦＴ８０１およびホモ接合含有ＴＦＴ８０２に対し、ＴＦＴモニターを用いて、ゲート―ソース間に交流（１０ｋＨｚ）を印加し、ゲート－ソース間の容量Ｃの測定を行った。
　図１１は、ヘテロ接合含有ＴＦＴ８０１およびホモ接合含有ＴＦＴ８０２のＣ－Ｖ特性を示す図であり、縦軸は容量Ｃ、横軸はゲート電圧Ｖｇである。
　図１１から、ヘテロ接合含有ＴＦＴ８０１の容量変化が、ホモ接合含有ＴＦＴ８０２よりも小さくなっていることが分かる。これはキャリア濃度（電子）の差を表している。一般的にキャリア濃度が高くなるほど半導体は金属に近くなるため、容量変化が小さくなることが知られている。ヘテロ接合含有ＴＦＴ８０１では、接合ｇ１の界面に形成された量子井戸ｑｗに電子が溜まって２ＤＥＧが生じており、２ＤＥＧに分布した電子の分だけ、ホモ接合含有ＴＦＴ８０２よりもキャリア濃度が増加したからと考えられる。このことから、半導体ヘテロ接合の界面に２ＤＥＧが形成されることが確認される。なお、ゲート電圧Ｖｇに正の電圧が印加されると、ヘテロ接合含有ＴＦＴ８０１では、接合ｇ１の界面の量子井戸ｑｗに溜まった電子が半導体層４側にはき出されるため、そのキャリア濃度はホモ接合含有ＴＦＴ８０２と同程度になると考えられる。
　以下、図面を参照しながら、本願発明の実施形態を具体的に説明する。
　（第１の実施形態）
　第１の実施形態の薄膜トランジスタ（ＴＦＴ）は、エッチストップ（ＥＳ）型の多結晶シリコンＴＦＴである。本実施形態のＴＦＴは、アクティブマトリクス基板などの回路基板、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、イメージセンサ、電子機器などに適用され得る。
　図１（ａ）は、本実施形態の薄膜トランジスタ（ＴＦＴ）１０１の模式的な平面図であり、図１（ｂ）は、Ｉ－Ｉ’線に沿ったＴＦＴ１０１の断面図である。図１（ｃ）は、ＴＦＴ１０１のチャネル部分の拡大断面図である。
　ＴＦＴ１０１は、ガラス基板などの基板１に支持されており、ゲート電極２と、ゲート電極２を覆うゲート絶縁層３と、ゲート絶縁層３上に配置された半導体層（活性層）４と、半導体層４に電気的に接続されたソース電極８ｓおよびドレイン電極８ｄとを備える。半導体層４とソース電極８ｓおよびドレイン電極８ｄとの間には、保護絶縁層（エッチストップ層ともいう）５を含む保護部２０が配置されている。
　半導体層４は、ＴＦＴ１０１の活性層として機能する層であり、ポリシリコン領域（ｐｏｌｙ－Ｓｉ領域）４ｐを含む。図示するように、半導体層４は、ｐｏｌｙ－Ｓｉ領域４ｐと、非晶質シリコンを主として含むアモルファスシリコン領域（ａ－Ｓｉ領域）４ａとを含んでいてもよい。あるいは、半導体層４の全体がｐｏｌｙ－Ｓｉ領域４ｐであってもよい。
　ｐｏｌｙ－Ｓｉ領域４ｐは、第１領域Ｒｓおよび第２領域Ｒｄと、これらの間に位置し、ＴＦＴ１０１のチャネルが形成されるチャネル領域Ｒｃとを有している。チャネル領域Ｒｃは、ゲート絶縁層３を介してゲート電極２と重なるように配置されている。第１領域Ｒｓはソース電極８ｓと電気的に接続され、第２領域Ｒｄはドレイン電極８ｄと電気的に接続されている。
　保護絶縁層５は、基板１の法線方向から見たとき、チャネル領域Ｒｃの一部と重なるように配置されている。保護絶縁層５は、例えば島状の絶縁層である。保護絶縁層５と半導体層４との間には、実質的に不純物を含まない（すなわち真性の）アモルファスシリコンからなるｉ型ａ－Ｓｉ層１０が配置されている。ｉ型ａ－Ｓｉ層１０は、チャネル領域Ｒｃの上面の一部と直接接している。ｉ型ａ－Ｓｉ層１０の厚さは、保護絶縁層５の厚さよりも小さくてもよい。
　保護絶縁層５の側面には、サイドウォールＳＷが設けられている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。サイドウォールＳＷの底面の少なくとも一部は、ｐｏｌｙ－Ｓｉ領域４ｐ（チャネル領域Ｒｃ）と直接接している。
　ｉ型ａ－Ｓｉ層１０は、保護絶縁層５と同じマスクを用いてパターニングされていてもよい。この場合、ｉ型ａ－Ｓｉ層１０の側面と保護絶縁層５の側面とは整合する。また、サイドウォールＳＷは、保護絶縁層５の側面およびｉ型ａ－Ｓｉ層１０の側面の両方と直接接するように配置されてもよい。
　本明細書では、保護絶縁層５、サイドウォールＳＷおよびｉ型ａ－Ｓｉ層１０から構成される構造体２０を「保護部」と称する。保護部２０は、半導体層４のチャネル領域Ｒｃを覆い、かつ、第１領域Ｒｓおよび第２領域Ｒｄを覆わないように配置されている。
　図１（ｄ）は、保護部２０におけるｉ型ａ－Ｓｉ層１０およびサイドウォールＳＷの配置を例示する拡大平面図である。図示するように、基板１の法線方向から見たとき、ｉ型ａ－Ｓｉ層１０は、第１領域Ｒｓおよび第２領域Ｒｄの間に、第１領域Ｒｓおよび第２領域Ｒｄから間隔を空けて配置されている。サイドウォールＳＷは、ｉ型ａ－Ｓｉ層１０と第１領域Ｒｓとの間、および、ｉ型ａ－Ｓｉ層１０と第２領域Ｒｄとの間において、ｐｏｌｙ－Ｓｉ領域４ｐ（チャネル領域Ｒｃ）と直接接している。基板１の法線方向から見たとき、ｉ型ａ－Ｓｉ層１０はサイドウォールＳＷで包囲されていてもよい。
　本実施形態では、図１（ｃ）に示すように、保護部２０におけるｉ型ａ－Ｓｉ層１０と半導体層４のｐｏｌｙ－Ｓｉ領域４ｐとの接合界面に、図９を参照して前述した２次元電子ガス（２ＤＥＧ）が生じる２ＤＥＧ領域９が形成される。２ＤＥＧ領域９は、例えば、ｐｏｌｙ－Ｓｉの２倍以上の移動度を有し得る高移動度領域である。
　一方、保護部２０におけるサイドウォールＳＷは、酸化シリコン層などの絶縁層であり、サイドウォールＳＷとｐｏｌｙ－Ｓｉ領域４ｐとの接合界面には、２ＤＥＧは生成されない。本明細書では、ｐｏｌｙ－Ｓｉ領域４ｐとサイドウォールＳＷとの接合界面に位置し、２ＤＥＧが生成されない領域１９を「非２ＤＥＧ領域」と称する。基板１の法線方向から見たとき、非２ＤＥＧ領域１９は、２ＤＥＧ領域９と第１領域Ｒｓおよび第２領域Ｒｄとの間に位置している。非２ＤＥＧ領域１９は２ＤＥＧ領域９を包囲していてもよい。非２ＤＥＧ領域１９により、２ＤＥＧ領域９と第１領域Ｒｓおよび第２領域Ｒｄとが分離されるので、ソース電極８ｓとドレイン電極８ｄとが２ＤＥＧ領域９を介して導通状態となることを防ぐことが可能になる。
　チャネル領域Ｒｃにおいて、ｐｏｌｙ－Ｓｉ領域４ｐのうち少なくともｉ型ａ－Ｓｉ層１０と接する部分は、ノンドープの（すなわちｎ型不純物を積極的に添加せずに形成された）ポリシリコン領域であることが好ましい。これにより、ｐｏｌｙ－Ｓｉ領域４ｐとｉ型ａ－Ｓｉ層１０との接合界面により確実に２ＤＥＧ領域９を形成できる。
　半導体層４および保護絶縁層５とソース電極８ｓとの間に、第１コンタクト層Ｃｓが設けられ、半導体層４および保護絶縁層５とドレイン電極８ｄとの間に、第２コンタクト層Ｃｄが設けられていてもよい。ソース電極８ｓは、第１コンタクト層Ｃｓを介して半導体層４の第１領域Ｒｓと電気的に接続されている。ドレイン電極８ｄは、第２コンタクト層Ｃｄを介して半導体層４の第２領域Ｒｄと電気的に接続されている。
　第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、導電型を付与する不純物を含む不純物含有シリコン層（ａ－Ｓｉ層でもｐｏｌｙ－Ｓｉ層でもよい）を含む。第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄにおける不純物含有シリコン層は、互いに離間して配置される。この例では、不純物含有シリコン層は、ｎ型を付与する不純物が添加されたｎ+型ａ－Ｓｉ層７である。第１コンタクト層Ｃｓにおけるｎ+型ａ－Ｓｉ層７は第１領域Ｒｓと直接接し、第２コンタクト層Ｃｄにおけるｎ+型ａ－Ｓｉ層７は第２領域Ｒｄと直接接していてもよい。
　第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、単層構造を有してもよいし、積層構造を有してもよい。図示していないが、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、ｎ+型ａ－Ｓｉ層７を最下層とする積層構造を有していてもよい。または、ｉ型ａ－Ｓｉ層を下層、ｎ+型ａ－Ｓｉ層７を上層とする積層構造を有していてもよい。
　図１に示す例では、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄの不純物含有シリコン層（ここではｎ+型ａ－Ｓｉ層７）が、それぞれ、半導体層４の第１領域Ｒｓおよび第２領域Ｒｄと接するように配置されている。この構成によると、ｎ+型ａ－Ｓｉ層とｐｏｌｙ－Ｓｉ層との接合界面近傍のエネルギーバンド構造（図１２参照）から分かるように、第１領域Ｒｓおよび第２領域Ｒｄとｎ+型ａ－Ｓｉ層７との接合部分には電子が溜まりにくく、２ＤＥＧが生成されにくくなるので、２ＤＥＧに起因するゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ　Ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔ）の発生を抑制できる。
　本実施形態のＴＦＴ１０１では、チャネル領域Ｒｃに、ｐｏｌｙ－Ｓｉ領域４ｐよりも移動度の高い２ＤＥＧ領域９が配置されている。このため、ＴＦＴ１０１のチャネル移動度を向上でき、オン電流を高めることが可能になる。また、２ＤＥＧ領域９は、サイドウォールＳＷと半導体層４との接合界面に形成される非２ＤＥＧ領域１９によって第１領域Ｒｓおよび第２領域Ｒｄのいずれとも分離されており、ソース－ドレイン間を繋ぐように配置されていない。このため、２ＤＥＧ領域９に起因してオフリーク電流が増大したり、ソース－ドレイン間が導通状態になったりすることを抑制でき、オフ特性を確保できる。このように、本実施形態によると、オフ特性を維持しつつ、オン特性を高めることができるので、オンオフ比を向上できる。
　さらに、本実施形態では、ＴＦＴ１０１のチャネル移動度を２ＤＥＧ領域９を利用して制御できるので、ｐｏｌｙ－Ｓｉ領域４ｐにおける結晶粒径のばらつきに起因する特性ばらつきを抑制できる。従って、ＴＦＴ１０１の信頼性を向上できる。
　チャネル領域Ｒｃは、ｉ型ａ－Ｓｉ層１０と接する部分（２ＤＥＧ領域９が形成される部分）およびサイドウォールＳＷと接する部分（非２ＤＥＧ領域１９となる部分）を含む。チャネル領域Ｒｃは、ｉ型ａ－Ｓｉ層１０ともサイドウォールＳＷとも接していない部分をさらに含んでもよい。基板１の法線方向から見たとき、チャネル領域Ｒｃのうちｉ型ａ－Ｓｉ層１０と接する部分の合計面積の、チャネル領域Ｒｃ全体の面積に対する割合ＡＲは、例えば５０％以上９０％以下であってもよい。５０％以上であれば、チャネル移動度をより効果的に高めることができる。一方、割合ＡＲが９０％以下であれば、オフリーク電流の増大をより確実に抑制できる。
　保護部２０の構造は、図１に示す例に限定されない。例えば、保護絶縁層５およびｉ型ａ－Ｓｉ層１０の側面は整合していなくてもよい。保護絶縁層５とｉ型ａ－Ｓｉ層１０とのエッチレートが異なる場合、あるいは、保護絶縁層５とｉ型ａ－Ｓｉ層１０とを別々にパターニングする場合には、保護絶縁層５の側面よりもｉ型ａ－Ｓｉ層１０の側面が内側または外側に位置することがある。このような場合でも、ｉ型ａ－Ｓｉ層１０のソース側およびドレイン側において、ｐｏｌｙ－Ｓｉ領域４ｐと接するようにサイドウォールＳＷを形成することで、図１と同様の効果が得られる。
　また、図１では、保護絶縁層５およびｉ型ａ－Ｓｉ層１０は島状であるが、これらは島状でなくてもよい。
　図２は、保護部２０におけるｉ型ａ－Ｓｉ層１０およびサイドウォールＳＷの配置の他の例を示す拡大平面図である。図２に例示するように、保護絶縁層５（図示せず）およびｉ型ａ－Ｓｉ層１０は、半導体層４の第１領域Ｒｓおよび第２領域Ｒｄを露出する開口部ｈｓ、ｈｄを有しており、開口部ｈｓ、ｈｄの側面にサイドウォールＳＷが形成されていてもよい。
　さらに、図１に示す例では、ｉ型ａ－Ｓｉ層１０は保護絶縁層５と半導体層４との間に亘って形成されているが、ｉ型ａ－Ｓｉ層１０は、離散的に配置された複数のｉ型ａ－Ｓｉ島を含む構造（以下、「島状構造」）を有していてもよい。
　図３（ａ）および（ｂ）は、それぞれ、本実施形態における他の保護部２０を例示する断面図および拡大図である。
　この例では、半導体層４と保護絶縁層５との間に、島状構造を有するｉ型ａ－Ｓｉ層１０が配置されている。すなわち、保護絶縁層５と半導体層４との間に１つまたは複数のｉ型ａ－Ｓｉ島が形成されている。図示するように、サイズ（大きさ）が互いに異なる複数のｉ型ａ－Ｓｉ島がランダムに配置されていてもよい。例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法による初期成長段階を利用して真性のアモルファスシリコン膜を形成することで、図示するような島状構造を有するｉ型ａ－Ｓｉ層１０が得られる。この場合、上記割合ＡＲは、例えば２０％以上９０％以下、好ましくは５０％以上９０％以下であってもよい。面積割合ＡＲは、成長時間などの条件を制御することで調整され得る。
　本実施形態のＴＦＴ１０１は、例えば、表示装置などのアクティブマトリクス基板に好適に用いられ得る。アクティブマトリクス基板（または表示装置）は、複数の画素を含む表示領域と、表示領域以外の非表示領域（周辺領域ともいう）とを有する。各画素には、スイッチング素子として画素用ＴＦＴが設けられる。周辺領域には、ゲートドライバなどの駆動回路がモノリシックに形成されていてもよい。駆動回路は、複数のＴＦＴ（「回路用ＴＦＴ」と呼ぶ）を含んでいる。ＴＦＴ１０１は、画素用ＴＦＴおよび／または回路ＴＦＴとして用いられ得る。
　上記のアクティブマトリクス基板は、液晶表示装置に好適に用いられる。たとえば、対向電極およびカラーフィルタ層を設けた対向基板を用意し、上記アクティブマトリクス基板および対向基板をシール材を介して張り合わせ、これらの基板間に液晶を注入することにより、液晶表示装置が得られる。
　また、液晶表示装置に限らず、電圧が印加されることにより光学的性質が変調したり、発光したりする材料を表示媒体層として用いることで、種々の表示装置を得ることができる。例えば表示媒体層として有機あるいは無機蛍光材料を用いた有機ＥＬ表示装置や無機ＥＬ表示装置などの表示装置にも本実施形態のアクティブマトリクス基板は好適に用いられる。さらに、Ｘ線センサやメモリ素子などに用いられるアクティブマトリクス基板としても好適に用いることができる。
　＜ＴＦＴ１０１の製造方法＞
　次に、ＴＦＴ１０１の製造方法の一例を説明する。
　図４（ａ）～図４（ｊ）は、ＴＦＴ１０１の製造方法の一例を説明するための模式的な工程断面図である。
　まず、図４（ａ）に示すように、基板１上に、ゲート電極２、ゲート絶縁層３、および活性層用ａ－Ｓｉ膜４０をこの順で形成する。
　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などの絶縁性の表面を有する基板を用いることができる。
　ゲート電極２は、基板１の上に、ゲート用導電膜を形成し、これをパターニングすることにより形成される。ここでは、例えば、スパッタ法によりゲート用導電膜（厚さ：例えば約５００ｎｍ）を基板１の上に形成し、公知のフォトリソグラフィプロセスを用いて金属膜のパターニングを行う。ゲート導電膜のエッチングには例えばウェットエッチングを用いる。
　ゲート電極２の材料は、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、それらに窒素、酸素、あるいは他の金属を含有させた材料、または、インジウム錫酸化物（ＩＴＯ）などの透明導電材料であってもよい。
　ゲート絶縁層３は、ゲート電極２が形成された基板１に、例えばプラズマＣＶＤ法により形成される。ゲート絶縁層（厚さ：例えば約０．４μｍ）３として、例えば、酸化シリコン（ＳｉＯ2）層、窒化シリコン（ＳｉＮｘ）層、またはＳｉＯ2層とＳｉＮｘ層との積層膜を形成してもよい。
　活性層用ａ－Ｓｉ膜４０は、例えば、水素ガス（Ｈ2）およびシランガス（ＳｉＨ4）を用いて、ＣＶＤ法により形成され得る。活性層用ａ－Ｓｉ膜４０は、ｎ型不純物を実質的に含まないノンドープ・アモルファスシリコン膜であってもよい。ノンドープ・アモルファスシリコン膜とは、ｎ型不純物を積極的に添加せずに（例えばｎ型不純物を含まない原料ガスを用いて）形成されたａ－Ｓｉ膜を指す。なお、活性層用ａ－Ｓｉ膜４０は、比較的低い濃度でｎ型不純物を含んでいても構わない。活性層用ａ－Ｓｉ膜４０の厚さは、２０ｎｍ以上７０ｎｍ以下（例えば５０ｎｍ）であってもよい。
　次に、図４（ｂ）に示すように、活性層用ａ－Ｓｉ膜４０のうち、少なくともＴＦＴのチャネル領域となる部分にレーザ光３０を照射する。レーザ光３０としては、ＸｅＣｌエキシマレーザ（波長３０８ｎｍ）などの紫外線レーザ、ＹＡＧレーザの第２高調波（波長５３２ｎｍ）などの波長が５５０ｎｍ以下の固体レーザが適用され得る。レーザ光３０の照射により、活性層用ａ－Ｓｉ膜４０のうちレーザ光３０で照射された領域が加熱されて溶融凝固し、ｐｏｌｙ－Ｓｉ領域４ｐが形成される。これにより、ｐｏｌｙ－Ｓｉ領域４ｐを含む半導体層４を得る。ｐｏｌｙ－Ｓｉ領域４ｐでは、半導体層４の上面に向かって結晶粒が柱状に成長している。
　レーザ光３０による結晶化方法も特に限定しない。例えば、レーザ光源からのレーザ光３０を、マイクロレンズアレイを介して、活性層用ａ－Ｓｉ膜４０の一部のみにレーザ光３０を集光することにより、活性層用ａ－Ｓｉ膜４０を部分的に結晶化させてもよい。本明細書ではこの結晶化方法を「部分レーザアニール」と呼ぶ。部分レーザアニールを用いると、線状のレーザ光をａ－Ｓｉ膜全面に亘って走査する従来のレーザアニールと比べて、結晶化に要する時間を大幅に短縮できるので、量産性を高めることが可能である。
　マイクロレンズアレイは、２次元または１次元に配列されたマイクロレンズを有する。基板１上に複数のＴＦＴを形成する場合、レーザ光３０は、マイクロレンズアレイにより集光されて、活性層用ａ－Ｓｉ膜４０のうち、互いに離間した複数の所定領域（照射領域）にのみ入射する。各照射領域は、ＴＦＴのチャネル領域となる部分に対応して配置される。照射領域の位置、数、形状、サイズなどは、マイクロレンズアレイ（１ｍｍ未満のレンズに限定されるものではない）のサイズ、配列ピッチ、マイクロレンズアレイの光源側に配置するマスクの開口位置などによって制御され得る。これにより、活性層用ａ－Ｓｉ膜４０のうちレーザ光３０で照射された領域が加熱されて溶融凝固し、ｐｏｌｙ－Ｓｉ領域４ｐとなる。レーザ光で照射されなかった領域は、ａ－Ｓｉ領域４ａのまま残る。基板１の法線方向から見たとき、ａ－Ｓｉ領域４ａは、例えば、ｐｏｌｙ－Ｓｉ領域４ｐの外側に配置される。
　部分レーザアニールのより具体的な方法、部分レーザアニールに用いる装置の構成（マイクロレンズアレイ、マスクの構造を含む）について、参考のため、国際公開第２０１１／０５５６１８号、国際公開第２０１１／１３２５５９号、国際公開第２０１６／１５７３５１号、国際公開第２０１６／１７０５７１号の開示内容の全てを本願明細書に援用する。
　続いて、図４（ｃ）に示すように、活性層用ａ－Ｓｉ膜４０上に、ｉ型ａ－Ｓｉ膜（「２ＤＥＧ形成用ａ－Ｓｉ膜」と呼ぶ。）１００を形成する。２ＤＥＧ形成用ａ－Ｓｉ膜１００は、例えばＣＶＤ法によって形成される。２ＤＥＧ形成用ａ－Ｓｉ膜１００の厚さは、例えば５ｎｍ以上５０ｎｍ以下（例えば２０ｎｍ）であってもよい。５ｎｍ以上であれば、２ＤＥＧ形成用ａ－Ｓｉ膜１００とｐｏｌｙ－Ｓｉ領域４ｐとの間に２ＤＥＧ領域をより確実に生成できる。
　２ＤＥＧ形成用ａ－Ｓｉ膜１００は、ＣＶＤ法による初期成長段階を利用して形成され得る。これにより、所望の薄い２ＤＥＧ形成用ａ－Ｓｉ膜１００を容易に形成できる。ＣＶＤ法による２ＤＥＧ形成用ａ－Ｓｉ膜１００の堆積時間は、特に限定しないが、例えば２秒以上１５０秒以下であってもよい。
　また、例えば、堆積時間などの成膜条件を制御して、島状構造を有する２ＤＥＧ形成用ａ－Ｓｉ膜（厚さ：例えば２ｎｍ以上５ｎｍ以下）１００を形成してもよい（図３参照）。このときの堆積時間は、特に限定しないが、例えば０．２秒以上１．０秒以下であってもよい。１．０秒以下であれば、より確実に、２ＤＥＧ形成用ａ－Ｓｉ膜１００を島状に堆積させることができる。０．２秒以上であれば、より確実に２ＤＥＧ形成用ａ－Ｓｉ膜１００とｐｏｌｙ－Ｓｉ領域４ｐとの間に２ＤＥＧ領域９を形成できる。ＣＶＤ法の初期成長段階を利用して島状構造を有する２ＤＥＧ形成用ａ－Ｓｉ膜１００を形成する場合には、各島のサイズ、形成位置、１つのチャネル領域Ｒｃ内の数などはランダムとなる。従って、２ＤＥＧ領域９もランダムに形成される。
　なお、２ＤＥＧ形成用ａ－Ｓｉ膜１００の形成方法はＣＶＤ法に限定されず、公知の他の方法を用いてもよい。
　続いて、図４（ｄ）に示すように、半導体層４上に、保護絶縁層（エッチストップ層）となる保護絶縁膜５０を形成する。ここでは、保護絶縁膜５０として、ＣＶＤ法によりシリコン酸化膜（ＳｉＯ2膜）を形成する。保護絶縁膜５０の厚さは、例えば３０ｎｍ以上３００ｎｍ以下であってもよい。この後、図示しないが、半導体層４に対して脱水素アニール処理（例えば４５０℃、６０分）を行ってもよい。
　次いで、図４（ｅ）に示すように、レジストマスク（不図示）を用いて、保護絶縁膜５０および２ＤＥＧ形成用ａ－Ｓｉ膜１００のパターニングを行い、半導体層４のうちチャネル領域となる部分の一部を覆う保護絶縁層５およびｉ型ａ－Ｓｉ層１０を得る。チャネル領域となる部分のソース側およびドレイン側において、ｐｏｌｙ－Ｓｉ領域４ｐの一部は保護絶縁層５から露出している。
　続いて、図４（ｆ）に示すように、半導体層４、ｉ型ａ－Ｓｉ層１０および保護絶縁層５を覆うようにサイドウォール形成用の絶縁膜１５０を形成する。ここでは、ＣＶＤ法により、酸化シリコン膜（厚さ：例えば０．１μｍ）を形成する。
　この後、図４（ｇ）に示すように、基板１の全面において、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：ＲＩＥ）法などの異方性エッチングを行う。これにより、絶縁膜１５０から、保護絶縁層５およびｉ型ａ－Ｓｉ層１０の側面にサイドウォール（「側壁絶縁膜」、「サイドウォールスペーサ」ともいう。）ＳＷが形成される。サイドウォールＳＷのチャネル長方向に沿った幅は、例えば３０ｎｍ以上９０ｎｍ以下であってもよい。
　このようにして、保護絶縁層５、ｉ型ａ－Ｓｉ層１０およびサイドウォールＳＷを含む保護部２０を得る。半導体層４のうち保護部２０と接する部分はチャネル領域Ｒｃとなり、保護部２０から露出した部分は、コンタクト層Ｃｓ、Ｃｄに接続される第１領域および第２領域となる。
　続いて、図４（ｈ）に示すように、半導体層４および保護部２０を覆うように、コンタクト層用のＳｉ膜を形成する。ここでは、コンタクト層用のＳｉ膜として、プラズマＣＶＤ法により、ｎ型不純物（ここではリン）を含むｎ+型ａ－Ｓｉ膜（厚さ：例えば約０．０５μｍ）７０を堆積する。原料ガスとして、シランと水素とホスフィン（ＰＨ3）との混合ガスを用いる。
　代わりに、コンタクト層用のＳｉ膜として、プラズマＣＶＤ法により、ｉ型ａ－Ｓｉ膜（厚さ：例えば約０．１μｍ）、および、ｎ型不純物（例えばリン）を含むｎ+型ａ－Ｓｉ膜（厚さ：例えば約０．０５μｍ）を含む積層膜を形成してもよい。ｉ型ａ－Ｓｉ膜の原料ガスとして、水素ガスおよびシランガスを用いる。ｎ+型ａ－Ｓｉ膜の原料ガスとして、シランと水素とホスフィン（ＰＨ3）との混合ガスを用いる。ｎ+型ａ－Ｓｉ膜のｎ型不純物の濃度は、例えば１×１０18ｃｍ-3以上５×１０20ｃｍ-3以下である。
　次に、コンタクト層用のＳｉ膜（ここではｎ+型ａ－Ｓｉ膜７０）上に、ソースおよびドレイン電極用の導電膜（厚さ：例えば約０．３μｍ）およびレジストマスクＭを形成する。ソースおよびドレイン電極用の導電膜は、ゲート用導電膜と同様の材料を用いて、ゲート用導電膜と同様の方法で形成され得る。
　この後、レジストマスクＭを用いて、例えばドライエッチングにより、ソースおよびドレイン電極用の導電膜およびｎ+型ａ－Ｓｉ膜７０のパターニングを行う。これにより、図４（ｉ）に示すように、導電膜から、ソース電極８ｓおよびドレイン電極８ｄが形成される（ソース・ドレイン分離工程）。また、ｎ+型ａ－Ｓｉ膜７０から、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄとなるｎ+型ａ－Ｓｉ層７が離間して形成される。パターニングの際に、保護絶縁層５はエッチストップとして機能するので、半導体層４のうち保護絶縁層５で覆われた部分はエッチングされない。第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄのチャネル側の端部は、保護絶縁層５の上面に位置する。この後、レジストマスクＭを基板１から剥離する。このようにしてＴＦＴ１０１が製造される。
　なお、ｐｏｌｙ－Ｓｉ領域４ｐ中のダングリングボンドを不活性化し、欠陥密度を低減するために、ソース・ドレイン分離工程の後に、ｐｏｌｙ－Ｓｉ領域４ｐに対して水素プラズマ処理を行ってもよい。
　ＴＦＴ１０１をアクティブマトリクスマトリクス基板の画素用ＴＦＴとして用いる場合には、図４（ｊ）に示すように、ＴＦＴ１０１を覆うように層間絶縁層を形成する。ここでは、層間絶縁層として、無機絶縁層（パッシベーション膜）１１および有機絶縁層１２を形成する。
　無機絶縁層１１として、酸化珪素層、窒化珪素層などを用いてもよい。ここでは、無機絶縁層１１として、例えば、ＳｉＮｘ層（厚さ：例えば約２００ｎｍ）をＣＶＤ法で形成する。無機絶縁層１１は、ソース電極８ｓとドレイン電極８ｄとの間（ギャップ）において、保護絶縁層５と接する。
　有機絶縁層１２は、例えば、感光性樹脂材料を含む有機絶縁膜（厚さ：例えば１～３μｍ）であってもよい。この後、有機絶縁層１２のパターニングを行い、開口部を形成する。続いて、有機絶縁層１２をマスクとして無機絶縁層１１のエッチング（ドライエッチング）を行う。これにより、無機絶縁層１１および有機絶縁層１２に、ドレイン電極８ｄに達するコンタクトホールＣＨが形成される。
　続いて、有機絶縁層１２上およびコンタクトホールＣＨ内に透明導電膜を形成する。透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。ここでは、例えば、スパッタ法で、透明導電膜としてインジウム－亜鉛酸化物膜（厚さ：例えば約１００ｎｍ）を形成する。
　この後、例えばウェットエッチングにより透明導電膜のパターニングを行い、画素電極１３を得る。画素電極１３は、画素ごとに離間して配置される。各画素電極１３は、コンタクトホール内で、対応するＴＦＴのドレイン電極８ｄと接する。図示していないが、ＴＦＴ１０１のソース電極８ｓはソースバスライン（不図示）に電気的に接続され、ゲート電極２はゲートバスライン（不図示）に電気的に接続される。
　半導体層４、第１コンタクト層Ｃｓ、第２コンタクト層Ｃｄは、それぞれ、ＴＦＴ１０１が形成される領域（ＴＦＴ形成領域）において、島状にパターニングされていてもよい。あるいは、半導体層４、第１コンタクト層Ｃｓ、第２コンタクト層Ｃｄは、ＴＦＴ１０１が形成される領域（ＴＦＴ形成領域）以外の領域にも延設されていてもよい。例えば、半導体層４は、ソース電極８ｓに接続されたソースバスラインと重なるように延びていてもよい。半導体層４のうちＴＦＴ形成領域に位置する部分がｐｏｌｙ－Ｓｉ領域４ｐを含んでいればよく、ＴＦＴ形成領域以外の領域に延設された部分はａ－Ｓｉ領域４ａであってもよい。
　また、活性層用ａ－Ｓｉ膜４０の結晶化方法は、上述した部分レーザアニールに限定されない。公知の他の方法を用いて、活性層用ａ－Ｓｉ膜４０の一部または全部を結晶化してもよい。
　さらに、ｉ型ａ－Ｓｉ層１０の代わりに、他の真性の半導体（非晶質でも結晶質でもよい）からなる半導体層（ｉ型半導体層）を用いてもよい。ｉ型半導体層は、ｐｏｌｙ－Ｓｉ領域４ｐよりも大きいバンドギャップを有し、ｐｏｌｙ－Ｓｉ領域４ｐと半導体ヘテロ接合を形成する。ｉ型半導体層として、例えば、真性の酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体）などのワイドバンドギャップ半導体からなる半導体層を用いることができる。ｉ型半導体層は、ｐｏｌｙ－Ｓｉ領域４ｐとの接合界面近傍に上述した量子井戸ｑｗが形成されるようなフェルミ準位（接合前のフェルミ準位）を有する。ｉ型半導体層は、例えば、ｉ型ａ－Ｓｉ層１０と同様のプロセスで形成され得る。ｉ型半導体層は、離散的に配置された複数のｉ型半導体島を含んでもよい（図３参照）。
　ｉ型半導体層として、真性の酸化物半導体からなるｉ型酸化物半導体層を用いる場合、酸化物半導体は、非晶質でもよいし、結晶質でもよい。結晶質酸化物半導体は、例えば、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などであってもよい。非晶質または結晶質酸化物半導体の材料、構造、成膜方法などは、例えば特許第６２７５２９４号明細書に記載されている。参考のために、特許第６２７５２９４号明細書の開示内容の全てを本明細書に援用する。
　（参考の実施形態）
　以下、参考の実施形態のＴＦＴ、および、２ＤＥＧ領域を利用してＴＦＴ特性を向上できることを示す実験結果を説明する。
　参考の実施形態のＴＦＴは、チャネルエッチ（ＣＥ）型の多結晶シリコンＴＦＴである。
　図５（ａ）は、参考の実施形態の薄膜トランジスタ（ＴＦＴ）１０２の模式的な平面図であり、図５（ｂ）は、ＩＩ－ＩＩ’線に沿ったＴＦＴ１０２の断面図である。図５（ｃ）は、ＴＦＴ１０２のチャネル部分の拡大断面図である。図５では、図１と同様の構成要素には同じ参照符号を付している。以下の説明では、図１に示すＴＦＴ１０１と同様の構成については、説明を適宜省略する。
　ＴＦＴ１０２では、半導体層４とソース電極８ｓおよびドレイン電極８ｄとの間に、チャネル領域Ｒｃを覆うエッチストップ層を含む保護部（図１に示す保護部２０）が設けられていない。
　ＴＦＴ１０２においても、図５（ｃ）に示すように、チャネル領域Ｒｃにおいて、ｐｏｌｙ－Ｓｉ領域４ｐ上に少なくとも１つのｉ型ａ－Ｓｉ島６ａが配置されており、ｉ型ａ－Ｓｉ島６ａとｐｏｌｙ－Ｓｉ領域４ｐとの間に２ＤＥＧ領域９が形成される。
　無機絶縁層１１は、ソース電極８ｓとドレイン電極８ｄとの間において、ｉ型ａ－Ｓｉ島６ａ、および、半導体層４のうちｉ型ａ－Ｓｉ島６ａで覆われていない部分と直接接している。その他の構造は、図１に示すＴＦＴ１０１と同様であってもよい。
　この例では、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、例えば、半導体層４と直接接するｉ型ａ－Ｓｉ層６と、ｉ型ａ－Ｓｉ層６上に配置されたｎ+型ａ－Ｓｉ層とを含む積層構造を有してもよい。これにより、ｉ型ａ－Ｓｉ層６と同じシリコン膜を用いてｉ型ａ－Ｓｉ島６ａを形成できる。例えば、ソース・ドレイン分離工程において、ｉ型ａ－Ｓｉ層６がチャネル領域Ｒｃ上に部分的に残るような条件でエッチングを行うことで、ｉ型ａ－Ｓｉ島６ａを形成できる。この場合、ｉ型ａ－Ｓｉ島６ａは、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄのｉ型ａ－Ｓｉ層６よりも薄くなる。図示するように、大きさの異なる複数のｉ型ａ－Ｓｉ島６ａがチャネル領域Ｒｃ上にランダムに配置されてもよい。
　図６（ａ）～（ｄ）は、それぞれ、ＴＦＴ１０２の製造方法の一例を説明するための工程断面図である。以下、前述した実施形態（図４）と異なる点を主に説明する。各層の材料、厚さ、形成方法などについて、前述した実施形態と同様の場合には、適宜説明を省略する。
　まず、図６（ａ）に示すように、基板１にゲート電極２、ゲート絶縁層３および活性層用ａ－Ｓｉ膜４０を形成する。次いで、図６（ｂ）に示すように、活性層用ａ－Ｓｉ膜４０にレーザ光３０を照射することで、ｐｏｌｙ－Ｓｉ領域４ｐを含む半導体層４を得る。図示するように、部分レーザアニールにより、ｐｏｌｙ－Ｓｉ領域４ｐおよびａ－Ｓｉ領域４ａを含む半導体層４を形成してもよい。これらの工程は、前述の実施形態と同様である。
　次いで、図６（ｃ）に示すように、半導体層４を覆うように、コンタクト層用のＳｉ膜と、ソース・ドレイン電極用の導電膜８０とをこの順で形成する。ここでは、コンタクト層用のＳｉ膜として、プラズマＣＶＤ法により、ｉ型ａ－Ｓｉ膜（厚さ：例えば約０．１μｍ）６０、および、ｎ型不純物（例えばリン）を含むｎ+型ａ－Ｓｉ膜（厚さ：例えば約０．０５μｍ）７０を含む積層膜を形成する。ｎ+型ａ－Ｓｉ膜のリン濃度は、例えば１×１０18ｃｍ-3以上５×１０20ｃｍ-3以下である。ｉ型ａ－Ｓｉ膜６０の原料ガスとして、水素ガスおよびシランガスを用いる。ｎ+型ａ－Ｓｉ膜７０の原料ガスとして、シランと水素とホスフィン（ＰＨ3）との混合ガスを用いる。
　続いて、図６（ｄ）に示すように、レジストマスク（不図示）を用いて、例えばドライエッチングで、ｉ型ａ－Ｓｉ膜６０、ｎ+型ａ－Ｓｉ膜７０および導電膜８０のパターニングを行う（ソース・ドレイン分離工程）。このとき、レジストマスクで覆われていない領域（チャネル領域となる領域）では、導電膜８０およびｎ+型ａ－Ｓｉ膜７０は完全に除去され、かつ、ｉ型ａ－Ｓｉ膜６０は半導体層４上に島状に残るような条件でパターニングを行う。例えばエッチング時間を調整することにより、チャネル領域上にｉ型ａ－Ｓｉ層６を島状に残すことが可能である。このパターニング工程によって、ｉ型ａ－Ｓｉ膜６０およびｎ+型ａ－Ｓｉ膜７０から、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄが得られ、導電膜８０からソース電極８ｓおよびドレイン電極８ｄが得られる。また、ｉ型ａ－Ｓｉ膜６０からｉ型ａ－Ｓｉ島６ａが形成され得る。
　なお、上記パターニングは、ｉ型ａ－Ｓｉ膜６０のうちレジストマスクで覆われていない部分の表面部分のみが除去される（薄膜化される）条件でパターニングを行ってもよい。この場合、薄膜化されたｉ型ａ－Ｓｉ膜６０を別途島状にパターニングすることで、ｉ型ａ－Ｓｉ島６ａを形成してもよい。パターニングによってｉ型ａ－Ｓｉ島６ａを形成すると、ｉ型ａ－Ｓｉ島６ａを所定のパターンで形成できる。例えば、図３（ｂ）～（ｄ）に示すようにｉ型ａ－Ｓｉ島６ａを配置してもよい。
　あるいは、ソース・ドレイン分離工程を行った後、チャネル領域を覆うように、他のｉ型ａ－Ｓｉ膜を形成し、パターニングを行うことで、ｉ型ａ－Ｓｉ島６ａを形成してもよい。この場合、コンタクト層用のＳｉ膜としてｉ型ａ－Ｓｉ膜６０を用いなくてもよい。これにより、コンタクト層Ｃｓ、Ｃｄと半導体層４との間に２ＤＥＧが生成されないので、ＧＩＤＬを抑制できる。
　＜実験結果＞
　２ＤＥＧを利用してＴＦＴ特性を向上できることを確認するため、参考例および比較例の薄膜トランジスタを作製し、ＴＦＴ特性の測定を行ったので、その方法および結果を説明する。
　図７（ａ）は、参考例の薄膜トランジスタの模式的な拡大断面図であり、（ｂ）～（ｄ）は、それぞれ、比較例１～３の薄膜トランジスタの模式的な拡大断面図である。
　まず、図６を参照しながら前述した方法で、参考例の薄膜トランジスタｓ１、ｓ２を作製した。薄膜トランジスタｓ１、ｓ２は、図５と同様の構造を有する。
　次いで、ソース・ドレイン分離工程におけるエッチング条件（例えばエッチング時間）以外は、参考例と同様の方法で、比較例１、２の薄膜トランジスタを作製した。比較例１では、ソース電極８ｓとドレイン電極８ｄとの間において、ｉ型ａ－Ｓｉ層６の表面部分のみが除去され、チャネル領域Ｒｃの略全体を覆うようにｉ型ａ－Ｓｉ層６が残るような条件でエッチングを行い、薄膜トランジスタｓ３、ｓ４を得た。比較例２では、ソース電極８ｓとドレイン電極８ｄとの間において、ｉ型ａ－Ｓｉ層６が完全に除去され、かつ、半導体層４の表面部分がオーバーエッチングされる条件でエッチングを行い、薄膜トランジスタｓ５を得た。
　さらに、比較例３では、チャネル領域Ｒｃを保護絶縁層（ＳｉＯ2層）５で覆った状態でソース・ドレイン分離工程を行い、ＥＳ型の薄膜トランジスタｓ６を作製した。保護絶縁層５とチャネル領域Ｒｃとは直接接しており、これらの間にａ－Ｓｉ島は設けられていない。
　続いて、参考例および比較例１～３の薄膜トランジスタｓ１～ｓ６のＴＦＴ特性を評価した。
　図８は、参考例および比較例１～３の薄膜トランジスタのＶ－Ｉ（ゲート電圧Ｖｇｓ－ドレイン電流Ｉｄ）特性を示す図である。
　図８から、比較例１の薄膜トランジスタｓ３、ｓ４では、ソース－ドレイン間が導通状態となり（パンチスルー）、スイッチング素子としての機能が得られないことが分かる。これは、半導体層４とｉ型ａ－Ｓｉ層６との界面に、第１領域Ｒｓからチャネル領域Ｒｃを挟んで第２領域Ｒｄまでに亘って高移動度の２ＤＥＧ領域９が連続的に形成され、ソース電極８ｓとドレイン電極８ｄとが２ＤＥＧ領域９を介して電気的に接続されたからと推察される。
　また、比較例２の薄膜トランジスタｓ５のオン電流は、参考例の薄膜トランジスタｓ１、ｓ２よりも低くなることが分かる。これは、チャネル領域上にｉ型ａ－Ｓｉ層６が残存しないので、２ＤＥＧが生じておらず、２ＤＥＧによる高移動度効果も得られないからと考えられる。
　なお、比較例２の薄膜トランジスタｓ５のオン電流は、比較例３の薄膜トランジスタｓ６よりも低い。この理由として、薄膜トランジスタｓ５では、半導体層４の表面部分がオーバーエッチングされて多結晶シリコン層が大きく除去され、そのほとんどが結晶粒径の小さな層及びアモルファス層となったり、チャネル部がダメージを受けたり、半導体層４の厚さにばらつきが生じたため、半導体層４の表面が保護された薄膜トランジスタｓ６よりもオン電流が低くなったと考えられる。
　これに対し、参考例の薄膜トランジスタｓ１、ｓ２では、比較例２の薄膜トランジスタｓ５および比較例３の薄膜トランジスタｓ６よりも高いオン電流が得られる。参考例の薄膜トランジスタｓ１、ｓ２では、チャネル領域Ｒｃとｉ型ａ－Ｓｉ島６ａとの接合部分に高移動度の２ＤＥＧ領域９が形成されるので、ＴＦＴのチャネル移動度が高くなったからと考えられる。また、チャネル領域Ｒｃのうちｉ型ａ－Ｓｉ島６ａと接していない部分は２ＤＥＧが形成されない非２ＤＥＧ領域となる。チャネル領域Ｒｃの一部に非２ＤＥＧ領域が存在し、これにより、２ＤＥＧ領域９が第１領域Ｒｓから第２領域Ｒｄまでチャネル長方向に亘って（ソースードレイン間を繋ぐように）形成されないので、パンチスルーの発生が抑制されたと考えられる。
　このように、図８に示す結果から、チャネル領域Ｒｃに２ＤＥＧ領域９が生成され、かつ、２ＤＥＧ領域９を介してソース－ドレイン間が繋がらないように非２ＤＥＧ領域を配置することで、オフ特性を確保しつつ、オン電流を向上できることが確認される。
　ここでは、参考例の薄膜トランジスタとしてＣＥ型ＴＦＴを例に説明したが、図１に示す実施形態のＥＳ型ＴＦＴであっても、参考例と同様の効果が得られる。
　本発明のＴＦＴの構造は、図１を参照しながら前述した構造に限定されない。本発明の実施形態のＴＦＴは、チャネル部分に半導体ヘテロ接合が形成され、この接合界面に生じる２ＤＥＧ領域９を利用してオン電流を高めることの可能な構造を有していればよい。
　本発明の実施形態は、ＴＦＴを備えた装置や電子機器に広く適用可能である。例えば、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、放射線検出器、イメージセンサ等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに適用され得る。
１：基板、２：ゲート電極、３：ゲート絶縁層、４：半導体層、４ａ：ａ－Ｓｉ領域、４ｐ：ｐｏｌｙ－Ｓｉ領域、５：保護絶縁層、７：ｎ+型ａ－Ｓｉ層、８ｄ：ドレイン電極、８ｓ：ソース電極、９：２ＤＥＧ領域、１０：ｉ型ａ－Ｓｉ層、１１：無機絶縁層、１２：有機絶縁層、１３：画素電極、１９：非２ＤＥＧ領域、２０：保護部、３０：レーザ光、４０：活性層用ａ－Ｓｉ膜、５０：絶縁膜、８０：導電膜、１００：２ＤＥＧ形成用ａ－Ｓｉ膜、Ｃｓ：第１コンタクト層、Ｃｄ：第２コンタクト層、Ｍ：レジストマスク、ＳＷ：サイドウォール、Ｒｃ：チャネル領域、Ｒｄ：第２領域、Ｒｓ：第１領域

Claims (14)

  1. 　基板と、
    　前記基板に支持されたゲート電極と、
    　前記ゲート電極を覆うゲート絶縁層と、
    　前記ゲート絶縁層上に配置された、ポリシリコン領域を含む半導体層であって、前記ポリシリコン領域は、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含む、半導体層と、
    　前記第１領域と電気的に接続されたソース電極と、
    　前記第２領域と電気的に接続されたドレイン電極と、
    　前記半導体層と前記ソース電極および前記ドレイン電極との間に配置され、前記チャネル領域を覆い、かつ、前記第１領域および前記第２領域を覆わない保護部と
    を有し、
    　前記保護部は、
    　　前記チャネル領域の一部と直接接するように配置された、真性の半導体からなる少なくとも１つのｉ型半導体層と、
    　　前記ｉ型半導体層上に配置された保護絶縁層と、
    　　前記保護絶縁層の側面に配置されたサイドウォールと
    を有し、
    　前記ｉ型半導体層は、前記ポリシリコン領域よりも大きいバンドギャップを有し、
    　前記基板の法線方向から見たとき、前記ｉ型半導体層と前記第１領域との間、および、前記ｉ型半導体層と前記第２領域との間において、前記サイドウォールは、前記チャネル領域と直接接している、薄膜トランジスタ。
  2. 　前記基板の法線方向から見たとき、前記サイドウォールは、前記ｉ型半導体層を包囲している、請求項１に記載の薄膜トランジスタ。
  3. 　前記サイドウォールは、前記保護絶縁層の前記側面および前記ｉ型半導体層の側面に配置されている、請求項１または２に記載の薄膜トランジスタ。
  4. 　前記基板の法線方向から見たとき、前記チャネル領域のうち前記ｉ型半導体層に接する部分の合計面積は、前記チャネル領域全体の面積の５０％以上９０％以下である、請求項１から３のいずれかに記載の薄膜トランジスタ。
  5. 　前記ソース電極は、第１コンタクト層を介して前記半導体層の前記第１領域と接続され、前記ドレイン電極は、第２コンタクト層を介して前記半導体層の前記第２領域と接続され、
    　前記第１および第２コンタクト層は、それぞれ、ｎ+型アモルファスシリコンからなるｎ+型ａ－Ｓｉ層を含む、請求項１から４のいずれかに記載の薄膜トランジスタ。
  6. 　前記ｉ型半導体層は、離散的に配置された複数のｉ型半導体島を含む島状構造を有する、請求項１から５のいずれかに記載の薄膜トランジスタ。
  7. 　前記基板の法線方向から見たとき、前記半導体層は、前記ポリシリコン領域の外側に配置されたアモルファスシリコン領域をさらに含む、請求項１から６のいずれかに記載の薄膜トランジスタ。
  8. 　前記ｉ型半導体層は、真性のアモルファスシリコンからなるｉ型ａ－Ｓｉ層である、請求項１から７のいずれかに記載の薄膜トランジスタ。
  9. 　請求項１から８のいずれかに記載の薄膜トランジスタを備えた表示装置であって、
    　複数の画素を有する表示領域を有し、
    　前記薄膜トランジスタは、前記複数の画素のそれぞれに配置されている、表示装置。
  10. 　基板に支持された薄膜トランジスタの製造方法であって、
    　前記基板上に、ゲート電極、前記ゲート電極を覆うゲート絶縁層、およびポリシリコン領域を含む半導体層を形成する工程と、
    　前記半導体層上に、真性の半導体からなるｉ型半導体膜および保護絶縁膜をこの順で形成する工程であって、前記ｉ型半導体膜は前記ポリシリコン領域よりも大きいバンドギャップを有する、工程と、
    　前記ｉ型半導体膜および前記保護絶縁膜をパターニングすることにより、前記ｉ型半導体膜からｉ型半導体層を形成し、かつ、前記保護絶縁膜から保護絶縁層を形成する工程であって、前記ｉ型半導体層および前記保護絶縁層は、前記半導体層のチャネルとなる部分の一部上に位置し、かつ、前記半導体層のチャネル領域となる部分の両側に位置する第１領域および第２領域を露出する、工程と、
    　前記半導体層、前記ｉ型半導体層および前記保護絶縁層を覆う絶縁膜を形成し、異方性エッチングを行うことにより、前記絶縁膜から、前記保護絶縁層の側面にサイドウォールを形成する工程と、
    　前記半導体層、前記ｉ型半導体層、前記保護絶縁層および前記サイドウォールを覆うように、コンタクト層形成用シリコン膜と導電膜とをこの順で形成する工程と、
    　前記保護絶縁層をエッチストップとして、前記コンタクト層形成用シリコン膜および前記導電膜のパターニングを行うことにより、前記コンタクト層形成用シリコン膜から、前記第１領域に接する第１コンタクト層と、前記第２領域に接する第２コンタクト層とを形成し、前記導電膜から、前記第１コンタクト層に接するソース電極と、前記第２コンタクト層に接するドレイン電極とを形成する、ソース・ドレイン分離工程と
    を包含する、薄膜トランジスタの製造方法。
  11. 　ＣＶＤ法による成膜の初期成長段階を利用して、前記ｉ型半導体膜を形成する、請求項１０に記載の薄膜トランジスタの製造方法。
  12. 　前記ｉ型半導体膜は、離散的に配置された複数のｉ型半導体島を含む島状構造を有する、請求項１１に記載の薄膜トランジスタの製造方法。
  13. 　前記ｉ型半導体層は、真性のアモルファスシリコンからなるｉ型ａ－Ｓｉ層である、請求項１０から１２のいずれかに記載の薄膜トランジスタの製造方法。
  14. 　請求項１から８のいずれかに記載の薄膜トランジスタを備えた表示装置の製造方法であって、
    　前記表示装置は、複数の画素を有する表示領域を有し、前記薄膜トランジスタは、前記表示領域の前記複数の画素のそれぞれに配置されており、
    　前記製造方法は、前記薄膜トランジスタの前記半導体層を形成する半導体層形成工程を含み、
    　前記半導体層形成工程は、前記ゲート絶縁層上に形成されたアモルファスシリコンからなる半導体膜の一部のみにレーザ光を照射して結晶化させる結晶化工程であって、前記半導体膜の前記一部に前記ポリシリコン領域を形成し、前記半導体膜のうち前記レーザ光が照射されなかった部分を非晶質のまま残す、結晶化工程を包含する、表示装置の製造方法。
PCT/JP2018/021919 2018-06-07 2018-06-07 薄膜トランジスタおよびその製造方法 Ceased WO2019234890A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US15/734,927 US20210234048A1 (en) 2018-06-07 2018-06-07 Thin-film transistor and manufacturing method therefor
PCT/JP2018/021919 WO2019234890A1 (ja) 2018-06-07 2018-06-07 薄膜トランジスタおよびその製造方法
CN201880094419.4A CN112292751A (zh) 2018-06-07 2018-06-07 薄膜晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/021919 WO2019234890A1 (ja) 2018-06-07 2018-06-07 薄膜トランジスタおよびその製造方法

Publications (1)

Publication Number Publication Date
WO2019234890A1 true WO2019234890A1 (ja) 2019-12-12

Family

ID=68770198

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/021919 Ceased WO2019234890A1 (ja) 2018-06-07 2018-06-07 薄膜トランジスタおよびその製造方法

Country Status (3)

Country Link
US (1) US20210234048A1 (ja)
CN (1) CN112292751A (ja)
WO (1) WO2019234890A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022133631A1 (en) * 2020-12-21 2022-06-30 Boe Technology Group Co., Ltd. Thin film transistor, display apparatus, and method of fabricating thin film transistor

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068722A (zh) * 2020-08-04 2022-02-18 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060019433A1 (en) * 2004-07-21 2006-01-26 Au Optronics Corp. Thin film transistor structure and method of fabricating the same
WO2010147032A1 (ja) * 2009-06-18 2010-12-23 シャープ株式会社 半導体装置
JP2010287618A (ja) * 2009-06-09 2010-12-24 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板及び表示装置
WO2013118233A1 (ja) * 2012-02-06 2013-08-15 パナソニック株式会社 薄膜半導体装置の製造方法及び薄膜半導体装置
WO2017187486A1 (ja) * 2016-04-25 2017-11-02 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8174013B2 (en) * 2006-09-08 2012-05-08 Sharp Kabushiki Kaisha Semiconductor device, method for manufacturing the semiconductor device, and display device
US20140273290A1 (en) * 2013-03-15 2014-09-18 Tokyo Electron Limited Solvent anneal processing for directed-self assembly applications

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060019433A1 (en) * 2004-07-21 2006-01-26 Au Optronics Corp. Thin film transistor structure and method of fabricating the same
JP2010287618A (ja) * 2009-06-09 2010-12-24 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板及び表示装置
WO2010147032A1 (ja) * 2009-06-18 2010-12-23 シャープ株式会社 半導体装置
WO2013118233A1 (ja) * 2012-02-06 2013-08-15 パナソニック株式会社 薄膜半導体装置の製造方法及び薄膜半導体装置
WO2017187486A1 (ja) * 2016-04-25 2017-11-02 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022133631A1 (en) * 2020-12-21 2022-06-30 Boe Technology Group Co., Ltd. Thin film transistor, display apparatus, and method of fabricating thin film transistor
CN115280515A (zh) * 2020-12-21 2022-11-01 京东方科技集团股份有限公司 薄膜晶体管、显示设备和制造薄膜晶体管的方法
US12142696B2 (en) 2020-12-21 2024-11-12 Boe Technology Group Co., Ltd. Thin film transistor, display apparatus, and method of fabricating thin film transistor

Also Published As

Publication number Publication date
CN112292751A (zh) 2021-01-29
US20210234048A1 (en) 2021-07-29

Similar Documents

Publication Publication Date Title
US7923736B2 (en) Flat panel display
CN101546782B (zh) 薄膜晶体管、其制造方法及有机发光二极管显示装置
CN110660867B (zh) 薄膜晶体管、显示装置和薄膜晶体管的制造方法
US9023685B2 (en) Semiconductor device, fabrication method for the same, and display apparatus
CN112740420B (zh) 薄膜晶体管及其制造方法
US20210343878A1 (en) Thin-film transistor and method for manufacturing same
JP5442228B2 (ja) 表示装置及び表示装置の製造方法
US20190296050A1 (en) Active matrix substrate and method for manufacturing same
WO2019234892A1 (ja) 薄膜トランジスタおよびその製造方法
WO2019234890A1 (ja) 薄膜トランジスタおよびその製造方法
WO2019234893A1 (ja) 薄膜トランジスタおよびその製造方法
KR101761634B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
JP2010287645A (ja) 薄膜トランジスタおよびその製造方法
KR100811997B1 (ko) 박막트랜지스터 및 그 제조방법과 이를 포함한평판표시장치
WO2019234891A1 (ja) 薄膜トランジスタおよびその製造方法
US20210036163A1 (en) Thin film transistor and production method therefor
WO2020084708A1 (ja) 薄膜トランジスタおよびその製造方法
CN103003947A (zh) 显示装置、用于显示装置中的薄膜晶体管、及薄膜晶体管的制造方法
JP2009272534A (ja) 半導体装置、表示装置及び集積回路
US11121262B2 (en) Semiconductor device including thin film transistor and method for manufacturing the same
US11081507B2 (en) Semiconductor device and method for manufacturing same
JP2009147153A (ja) 薄膜トランジスタ構造、表示装置及びその製造方法
KR20200121478A (ko) 이중 소스층을 가지는 박막 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18921627

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18921627

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP