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WO2019049980A1 - 再構成回路 - Google Patents

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Publication number
WO2019049980A1
WO2019049980A1 PCT/JP2018/033178 JP2018033178W WO2019049980A1 WO 2019049980 A1 WO2019049980 A1 WO 2019049980A1 JP 2018033178 W JP2018033178 W JP 2018033178W WO 2019049980 A1 WO2019049980 A1 WO 2019049980A1
Authority
WO
WIPO (PCT)
Prior art keywords
switch
wiring
circuit
crossbar
lut
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2018/033178
Other languages
English (en)
French (fr)
Inventor
幸秀 辻
阪本　利司
信 宮村
竜介 根橋
あゆ香 多田
旭 白
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of WO2019049980A1 publication Critical patent/WO2019049980A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present invention relates to a reconfiguration circuit whose logic circuit can be reconfigured.
  • the programmable logic integrated circuit (also referred to as a reconfiguration circuit) can reconfigure various logic circuits by rewriting internal setting information.
  • FIG. 29 is a circuit diagram of a general reconstruction circuit 100.
  • the reconfiguration circuit 100 includes a plurality of reconfiguration circuits 101 (hereinafter, referred to as LB: Logic Block) and a plurality of routing units 102 (hereinafter, referred to as RB: Routing Block).
  • the LB includes a look-up table (hereinafter referred to as LUT) and a flip-flop FF.
  • LUT look-up table
  • FF flip-flop FF
  • the number of configurable logics can be adjusted by designing a logic block (hereinafter, CLB: Configurable Logic Block) having LBs and RBs of a certain size. And, by adjusting the number of CLBs arranged to interconnect, it is possible to manufacture a semiconductor chip including reconfiguration circuits of different circuit sizes in accordance with customer needs. In the fields of image processing and communication, various semiconductor chips including reconstruction circuits have been developed.
  • CLB Configurable Logic Block
  • SRAM switches including pass transistors and static random access memories (SRAMs) have been developed as reconfiguration circuits or CLBs.
  • SRAMs static random access memories
  • Patent Document 1 discloses a programmable logic integrated circuit having a crossbar switch including a variable resistance element and a logic circuit logically configured by the crossbar switch. According to the circuit of Patent Document 1, since the transistor and the memory can be formed in different layers by using the resistance change element, the chip area can be reduced.
  • Patent Document 2 discloses an arithmetic processing unit having two identical arithmetic units in an arithmetic processing unit and capable of performing arithmetic processing on different operand input data at the same time.
  • Patent Document 3 image values from an image signal source are sequentially stored in a frame memory, and image values stored in a frame memory are sequentially read at a speed faster than the writing speed to the frame memory and displayed on a display device.
  • An image processing apparatus is disclosed.
  • the devices of Patent Document 2 and Patent Document 3 can detect a defect caused by the aged deterioration of the element.
  • the application is interrupted due to the switching process to the alternative process in another circuit block, and the chip before and after the fault occurs. Performance degradation may occur.
  • it is necessary to simultaneously operate at least triple redundant circuits in parallel, which increases the overhead of the circuit area.
  • the object of the present invention is to solve the above-mentioned problems, and while implementing an application at a high density as a reconfiguration circuit without redundant bits, provide redundancy with a small circuit overhead to enable continuous application operation.
  • An object of the present invention is to provide a reconstruction circuit.
  • a reconfiguration circuit includes a crossbar memory configured of a crossbar switch circuit including a plurality of switch cells including complementary elements, and at least one of a plurality of signals input from the crossbar memory.
  • a first lookup table configured by a multiplexer that selects and outputs the second lookup table configured by the crossbar memory and the multiplexer; an output node of the first lookup table; And a switch connected to the output node of the second look-up table and electrically switching the output node of the first look-up table and the output node of the second look-up table to a conductive or non-conductive state.
  • a reconfiguration circuit which enables continuous application operation by providing redundancy with a small amount of circuit overhead while mounting an application at high density as a reconfiguration circuit without redundant bits. Becomes possible.
  • FIG. 1 is a block diagram showing a configuration of a reconfiguration circuit according to a first embodiment of the present invention. It is a block diagram which shows the structure of the look-up table (LUT: Lookup Table) comprised by the reconstruction circuit which concerns on the 1st Embodiment of this invention.
  • FIG. 6 is a conceptual diagram showing a configuration of a resistance change element included in a switch cell of a crossbar switch circuit for configuring a crossbar memory of a LUT included in the reconfiguration circuit according to the first embodiment of the present invention. It is a symbolic expression of the resistance change element contained in the switch cell of the crossbar switch circuit which comprises the crossbar memory of LUT contained in the reconfiguration
  • FIG. 3 is a circuit diagram showing a connection state of a crossbar switch circuit and a switching control circuit included in the reconfiguration circuit according to the first embodiment of the present invention. It is a conceptual diagram which shows the structure of the interface of the crossbar switch circuit which comprises the crossbar memory of LUT comprised by the reconfiguration
  • FIG. 1 It is a conceptual diagram which shows the structure of the interface of the crossbar switch circuit which comprises the crossbar memory of LUT comprised by the reconfiguration
  • FIG. 7 is a circuit diagram for describing a switch cell redundant in an operation (reliable mode) of the reconfiguration circuit according to the first embodiment of the present invention.
  • FIG. 2 is a conceptual view of a large scale logic integrated circuit in which logic cells (hereinafter, CLB: Configurable Logic Block) including LUTs included in the reconfiguration circuit according to the first embodiment of the present invention are arranged. It is a conceptual diagram which shows LUT using the crossbar switch circuit which made the switch cell redundant.
  • FIG. 6 is a conceptual diagram showing an example of making a LUT highly reliable using a crossbar switch circuit in which switch cells are made redundant.
  • FIG. 6 is a conceptual diagram showing a LUT in which two crossbar switch circuits are connected to make them redundant.
  • FIG. 6 is a circuit diagram showing a connection state of a crossbar switch circuit and a switching control circuit included in a reconfiguration circuit according to a second embodiment of the present invention. It is a conceptual diagram which shows the structure of LUT comprised by the reconstruction circuit which concerns on the 2nd Embodiment of this invention. It is a conceptual diagram which shows the structure of the reconfiguration
  • LUTs look-up tables
  • FIG. 1 is a block diagram showing a configuration of a reconfiguration circuit 1 configured in the reconfiguration circuit of the present embodiment.
  • the reconstruction circuit 1 includes a first LUT 10-1, a second LUT 10-2, and a switch 17.
  • the output node (first output node 15-1) of the first LUT 10-1 and the output node (second output node 15-2) of the second LUT 10-2 are mutually connected via the switch 17 Be done.
  • the LUT 10 is configured using a crossbar switch circuit.
  • the switch cells connecting the cross points of the crossbar switch circuit included in the reconfiguration circuit of the present embodiment include a resistance change element.
  • the first LUT 10-1 outputs a signal via the first output node 15-1.
  • the first LUT 10-1 is connected to the switch 17 via the first output node 15-1.
  • the second LUT 10-2 outputs a signal via the second output node 15-2.
  • the second LUT 10-2 is connected to the switch 17 via the second output node 15-2.
  • the switch 17 is connected to the first LUT 10-1 via the first output node 15-1, and connected to the second LUT 10-2 via the second output node 15-2.
  • the switch 17 has a configuration of a complementary element in which two semiconductor elements having different polarities are combined.
  • the switch 17 is realized by a selection transistor in which an NMOS (N-type Metal-Oxide-Semiconductor) and a PMOS (P-type Metal-Oxide-Semiconductor) are combined.
  • the switch 17 is connected to the first output node 15-1 of the first LUT 10-1 and the second output node 15-2 of the second LUT 10-2.
  • the switch 17 switches the first output node 15-1 of the first LUT 10-1 and the second output node 15-2 of the second LUT 10-2 to the electrically conductive or non-conductive state.
  • FIG. 2 is a block diagram showing the configuration of the LUT 10.
  • the LUT 10 includes a crossbar memory 11 and a multiplexer 13. Although only one crossbar memory 11 and one multiplexer 13 are illustrated in FIG. 2, the LUT 10 can be configured by combining an arbitrary number of crossbar memories 11 and multiplexers 13.
  • the crossbar memory 11 is a storage circuit configured using a crossbar switch circuit.
  • the crossbar memory 11 is configured as a crossbar switch circuit having a plurality of switch cells including complementary elements.
  • the crossbar memory 11 is configured by a crossbar switch circuit 12 of 2 inputs and K outputs (K is a natural number).
  • the multiplexer 13 is a selection circuit that receives a plurality of signals output from the crossbar memory 11 and selects and outputs one of the input signals. In other words, the multiplexer 13 outputs one of the plurality of signals input from the crossbar switch circuit to the output node 15 in response to the selection control signal (not shown).
  • the multiplexer 13 can be configured by combining a plurality of complementary elements in multiple stages.
  • a complementary element including a p-type metal oxide semiconductor device (PMOS) and an n-type metal oxide semiconductor device (NMOS) is exemplified.
  • the reconfiguration circuit 1 of the present embodiment is connected to the crossbar switch circuit 12 in which the crossbar memory 11 is configured, the multiplexer 13 connected to the crossbar switch circuit, and the output node 15 of at least two LUTs 10.
  • the LUT 10 is configured of a crossbar memory 11 configured using a crossbar switch circuit and a multiplexer 13.
  • the switch 17 When the switch 17 is in the ON state, one node is included in the crossbar memory 11 in which the first LUT 10-1 is configured, and one in the crossbar memory 11 in which the second LUT 10-2 is configured. Electrically connect with the node. When the switch 17 is in the off state, the switch 17 disconnects the electrical connection between the first LUT 10-1 and the second LUT 10-2.
  • FIG. 3 is a conceptual view showing a configuration of the variable resistance element 50 included in a switch cell configuring the crossbar switch circuit included in the reconfiguration circuit of the present embodiment.
  • FIG. 4 is a symbolic representation of the resistance change element 50.
  • the variable resistance element 50 includes a first wiring layer 51 (also described as T1), a solid electrolyte layer 52 (also described as IC), and a second wiring layer 53 (also described as T2). And.
  • the solid electrolyte layer 52 contains metal ions and is disposed between the first wiring layer 51 and the second wiring layer 53.
  • the resistance change element 50 can change the resistance value by applying a forward bias or a reverse bias to both terminals of the first wiring layer 51 and the second wiring layer 53.
  • variable resistance element 50 one that can change its resistance by applying a predetermined voltage or more for a predetermined time and can hold the changed resistance is used.
  • ReRAM Resistance Random Access Memory
  • NanoBridge registered trademark
  • ion conductor or the like
  • the variable resistance element 50 may include two bipolar variable resistance elements having a polarity in the application direction of the voltage for changing the resistance.
  • the variable resistance element 50 has a configuration in which two bipolar variable resistance elements are opposed and connected in series, and a switch (transistor) is disposed at a connection point of two switches. This is because the variable resistance element 50 having such a configuration has high disturbance resistance when using a signal continuously passing through.
  • the resistance change element 50 may be a resistance change element utilizing movement of metal ions and an electrochemical reaction in a solid (ion conductor) in which ions can freely move by application of an electric field or the like.
  • variable resistance element 50 can be used as a switch element that can distinguish whether or not a signal passes between electrodes because the amount of change in resistance is large.
  • the solid electrolyte layer 52 used for the resistance change element 50 receives metal ions from the first wiring layer 51 but does not receive metal ions from the second wiring layer 53.
  • the resistance value of the solid electrolyte layer 52 largely changes, and the voltage between the first wiring layer 51 and the second wiring layer 53 is changed.
  • the conduction state can be controlled.
  • FIG. 5 is a table 500 showing the correspondence between the voltage applied to both terminals of the variable resistance element 50 and the resistance state.
  • a voltage higher than that of the second wiring layer 53 is applied to the first wiring layer 51 (forward bias)
  • the variable resistance element 50 is in a low resistance state (on).
  • a voltage higher than that of the first wiring layer 51 is applied to the second wiring layer 53 (reverse bias)
  • the variable resistance element 50 is in a high resistance state (off).
  • the ratio of the resistance value in the low resistance state (on) to the high resistance state (off) is set to be larger than 10 5.
  • FIG. 6 is a symbolic representation of the switch cell 120 disposed at the cross point of the crossbar switch circuit for realizing the reconfiguration circuit of this embodiment.
  • Switch cell 120 includes a first resistance change element 125-1, a second resistance change element 125-2, and a selection transistor 126.
  • the first resistance change element 125-1 includes the solid electrolyte layer 152-1
  • the second resistance change element 125-2 includes the solid electrolyte layer 152-2.
  • Each of the first resistance change element 125-1 and the second resistance change element 125-2 has the structure of the resistance change element 50 of FIG.
  • the switch cell 120 uses one transistor (selection transistor 126) and two pairs of resistance change elements (first resistance change element 125-1 and second resistance change element 125-2). It is a switch cell of a complementary type (1T2R) structure.
  • One electrodes of the first resistance change element 125-1 and the second resistance change element 125-2 are connected to each other to form a shared node (hereinafter, common node 127).
  • the common node 127 is connected to one diffusion layer (source or drain) of the selection transistor 126.
  • the other electrode TR1 of the first resistance change element 125-1 is connected to the first signal line.
  • the resistance value of the first resistance change element 125-1 changes in accordance with the voltage applied to the electrode TR1 and the common node 127.
  • the other electrode TR2 of the second resistance change element 125-2 is connected to the second signal line.
  • the resistance value of second resistance change element 125-2 changes according to the voltage applied to electrode TR 2 and common node 127.
  • the selection transistor 126 can be configured by a general transistor. One of the diffusion layers (source or drain) of the select transistor 126 is connected to the common node 127. The other (drain or source) electrode TS of the diffusion layer of the selection transistor 126 is connected to a write control line SV described later. The gate electrode TG of the selection transistor 126 is connected to a write control line GH described later.
  • the switch cell 120 includes the first resistance change element 125-1 and the second resistance change element 125-2, which can switch the resistance state according to the applied voltage, and at least one selection transistor 126.
  • One terminal of the first resistance change element 125-1 and one terminal of the second resistance change element 125-2 are connected to one of the diffusion layers of the selection transistor 126.
  • the first resistance change element 125-1 and the second resistance change element 125-2 are bipolar type resistance change elements, and are arranged such that the resistance change polarity faces each other.
  • the first resistance change element 125-1 and the second resistance change element 125-2 include an ion conductive solid electrolyte layer.
  • FIG. 7 is a circuit diagram showing a connection relationship between the switch cell 120 and each wire.
  • the switch cell 120 is used as a switch of the crossbar switch circuit 12.
  • the switch cell 120 is a signal line RH [k] which is a wiring along the x direction (also referred to as a first direction) and a signal which is a wiring along ay direction (also referred to as a second direction). It is arranged near the cross point of line RV [j] (j, k: natural number).
  • the electrode TR1 is connected to the signal line RH [k].
  • the electrode TR2 of the second resistance change element 125-2 is connected to the signal line RV [j]. That is, the signal line RV [j] and the signal line RH [k] are connected to the electrode not shared by the first resistance change element 125-1 and the second resistance change element 125-2, respectively.
  • the write control line GH [k] is connected to the gate electrode TG of the selection transistor 126.
  • the write control line SV [j] is connected to the electrode TS of the diffusion layer (drain or source) on the side to which the first resistance change element 125-1 and the second resistance change element 125-2 are not connected. Ru.
  • the write control line GH [k] and the write control line SV [j] are wired independently of the signal line RH [k] and the signal line RV [j], and other switches positioned in the wiring direction Shared with.
  • FIG. 8 is a three-dimensional schematic view of the switch cell 120 shown in FIG. 6 and FIG.
  • the common node 127 is connected to the solid electrolyte layer 152-1 via the via 128-1, and connected to the solid electrolyte layer 152-2 via the via 128-2. In addition, the common node 127 is connected to one (source or drain) of the diffusion layer of the selection transistor 126 through the via 128-3 and the electrode 129.
  • the signal line RH [k] is located in the + z direction of the electrode TR1.
  • the signal line RH [k] and the electrode TR1 are electrically connected via the via 128-4.
  • the signal line RV [j] is electrically connected to the electrode TR2 in the same xy plane.
  • the electrode TR1 and the electrode TR2 are located in the same xy plane.
  • FIG. 9 is a circuit diagram of the crossbar switch circuit 12.
  • the crossbar switch circuit 12 shown in FIG. 9 is a crossbar switch circuit for signal switching of J input and K output (J, K: natural number).
  • FIG. 9 is a diagram including a control transistor for controlling a voltage / current source supplied from a writing power source (PS: Power Source) and a control wiring when the resistance change element is rewritten (at the time of writing). It shows.
  • the circuit configuration shown in FIG. 9 conceptually illustrates a part of the configuration of the crossbar switch circuit 12 and does not represent all.
  • the crossbar switch circuit 12 for realizing the reconstruction circuit 1 of the present embodiment is not limited to the number of elements and signal lines shown in FIG.
  • the crossbar switch circuit 12 includes switch cells 120-1 to 9.
  • Each of switch cells 120-1 to 9 includes a switch element.
  • a pair of resistance change elements are used as switch elements will be described. Further, hereinafter, when the switch cells 120-1 to 9 are not distinguished from one another, the hyphen and the number at the end are omitted and the switch cell 120 is described.
  • Switch cells 120-1 to 3 have write control line GH [k-1] (also referred to as first write control line) and signal line RH [k-1], which are wirings in the x direction (also referred to as first direction). ] (Also referred to as first wiring).
  • the write control line GH [k ⁇ 1] and the signal line RH [k ⁇ 1] are wires independent of each other.
  • the signal line RH [k ⁇ 1] is connected to one diffusion layer of the first control transistor 121 a connected to the switch cells 120-1 to 3.
  • a power supply line PS [0] (also referred to as a first power supply line) is connected to the other diffusion layer of the first control transistor 121a.
  • a write control line GSH [k ⁇ 1] (also referred to as a second write control line) is connected to the gate electrode of the first control transistor 121a.
  • the write control line GSH [k ⁇ 1] is a wiring used to change the resistance of the switch elements included in the switch cells 120-1 to 3.
  • the switch cells 120-4 to 6 share the write control line GH [k] and the signal line RH [k], which are wirings in the x direction.
  • the write control line GH [k] and the signal line RH [k] are wires independent of each other.
  • the signal line RH [k] is connected to one diffusion layer of the first control transistor 121 b connected to the switch cells 120-4 to 6.
  • the power supply line PS [0] is connected to the other diffusion layer of the first control transistor 121b.
  • the write control line GSH [k] is connected to the gate electrode of the first control transistor 121b.
  • the write control line GSH [k] is a wiring used to change the resistance of the switch elements included in the switch cells 120-4 to 6.
  • the switch cells 120-7 to 9 share the write control line GH [k + 1] and the signal line RH [k + 1], which are wirings in the x direction.
  • the write control line GH [k + 1] and the signal line RH [k + 1] are wires independent of each other.
  • the signal line RH [k + 1] is connected to one of the diffusion layers of the first control transistor 121c connected to the switch cells 120-7 to 9.
  • the power supply line PS [0] is connected to the other diffusion layer of the first control transistor 121c.
  • the write control line GSH [k + 1] is connected to the gate electrode of the first control transistor 121c.
  • the write control line GSH [k + 1] is a wiring used to change the resistance of the switch elements included in the switch cells 120-7 to 9.
  • the switch cells 120-1, 4 and 7 have the write control line SV [j-1] (also referred to as a second write control line) and the signal line RV [j], which are wirings in the y direction (also referred to as a second direction). -1] (also referred to as second wiring).
  • the write control line SV [j-1] and the signal line RV [j-1] are wires independent of each other.
  • the write control line SV [j ⁇ 1] is connected to one diffusion layer of the second control transistor 122 a connected to the switch cells 120-1, 4, 7.
  • a power supply line PS [1] (also referred to as a second power supply line) is connected to the other diffusion layer of the second control transistor 122a.
  • the driver control line PGV [j-1] is connected to the gate electrode of the second control transistor 122a. Further, the signal line RV [j ⁇ 1] is connected to one diffusion layer of the third control transistor 123 a connected to the switch cells 120-1, 4, 7.
  • a power supply line PS [2] (also referred to as a third power supply line) is connected to the other diffusion layer of the third control transistor 123a.
  • the driver control line PGV [j-1] is connected to the gate electrode of the third control transistor 123a.
  • the switch cells 120-2, 5, 8 share the write control line SV [j] and the signal line RV [j], which are wirings in the y direction.
  • the write control line SV [j] and the signal line RV [j] are wires independent of each other.
  • the write control line SV [j] is connected to one diffusion layer of the second control transistor 122 b connected to the switch cells 120-2, 5 and 8.
  • the power supply line PS [1] is connected to the other diffusion layer of the second control transistor 122b.
  • the driver control line PGV [j] is connected to the gate electrode of the second control transistor 122b.
  • the signal line RV [j] is connected to one diffusion layer of the third control transistor 123 b connected to the switch cells 120-2, 5, 8.
  • the power supply line PS [2] is connected to the other diffusion layer of the third control transistor 123b.
  • the driver control line PGV [j] is connected to the gate electrode of the third control transistor 123b.
  • the switch cells 120-3, 6, 9 share the write control line SV [j + 1] and the signal line RV [j + 1], which are wirings in the y direction.
  • the write control line SV [j + 1] and the signal line RV [j + 1] are wires independent of each other.
  • the write control line SV [j + 1] is connected to one diffusion layer of the second control transistor 122 c connected to the switch cells 120-3, 6, 9.
  • the power supply line PS [1] is connected to the other diffusion layer of the second control transistor 122c.
  • the driver control line PGV [j + 1] is connected to the gate electrode of the second control transistor 122c.
  • the signal line RV [j + 1] is connected to one diffusion layer of the third control transistor 123c connected to the switch cells 120-3, 6, 9.
  • the power supply line PS [2] is connected to the other diffusion layer of the third control transistor 123c.
  • the driver control line PGV [j + 1] is connected to the gate electrode of the third control transistor 123c.
  • FIG. 10 is a conceptual diagram showing an I / O interface, with the J input / K output crossbar switch circuit 12 as one block.
  • the signal line RV and the driver control line PGV are arranged on one side corresponding to the x direction.
  • the write control line GH, the write control line GSH, and the power supply line PS are disposed on one side corresponding to the y direction, and the signal line RH is disposed on the other side.
  • the conceptual diagram of the cross bar shown in FIG. 10 is an illustration, and does not limit the scope of the present invention.
  • FIG. 11 is a conceptual diagram showing an input / output interface of a crossbar switch circuit (crossbar memory 11) modified for memory.
  • crossbar memory 11 on one side corresponding to the x direction, a signal line RV to which each of the power supply level (VDD) or the ground level (GND) is input and a driver control line PGV are arranged.
  • the write control line GH, the write control line GSH, and the power supply line PS are disposed on one side corresponding to the y direction, and the signal line RH is disposed on the other side.
  • the crossbar memory 11 can function as a memory by inputting a power supply level (hereinafter, VDD) and a ground level (hereinafter, GND) to the two RV ports in the crossbar switch configuration. By turning on the switch cell of VDD or GND, the output level of the output node of the crossbar memory 11 can be controlled to VDD or GND.
  • VDD power supply level
  • GND ground level
  • the multiplexer 13 has a configuration in which a plurality of complementary elements (switches 130) are combined.
  • FIG. 12 shows an example in which the switches 130-1 to 6 in which a pair of CMOS and NMOS are connected in parallel are combined.
  • FIG. 12 shows an example in which six switches 130-1 to 6 are combined and subjected to two inputs, the number of switches 130 and the number of inputs are set according to the scale of the logic circuit to be configured.
  • the gate lines connected to the gate electrodes of the CMOS and NMOS of the switches 130-1 to 6 are omitted.
  • FIG. 13 is a conceptual diagram showing the configuration of the reconfiguration circuit 1 of the present embodiment.
  • an example is shown in which the output node 15 of the LUT 10 of FIG. 11 is connected via a complementary element (switch 17).
  • switch 17 the gate lines connected to the CMOS and NMOS gate electrodes of the switch 17 are omitted.
  • the reconfiguration circuit 1 can switch the mode by turning on and off the switch 17.
  • the switch 17 When the switch 17 is off (normal mode), the first output node 15-1 and the second output node 15-2 are not short-circuited.
  • the switch 17 when the switch 17 is on (high reliability mode), the first output node 15-1 and the second output node 15-2 are shorted.
  • the switch 17 when the switch 17 is off (normal mode), the first LUT 10-1 and the second LUT 10-2 execute different logical operations independently of each other. Therefore, the operation result of the first LUT 10-1 is output from the first output node 15-1, and the operation result of the second LUT 10-2 is output from the second output node 15-2.
  • the switch 17 when the switch 17 is in the on state (reliable mode), the switch 17 is shorted.
  • the reconfiguration circuit 1 executes the same logical operation as the first LUT 10-1 and the second LUT 10-2. Therefore, the same calculation result calculated by the redundant first LUT 10-1 and the second LUT 10-2 is output from the first output node 15-1 and the second output node 15-2.
  • a high reliability LUT 110 is formed in which two LUTs performing the same logical operation are redundant.
  • the switch 17 When the same logical operation is performed on the first LUT 10-1 and the second LUT 10-2 using the high reliability mode, the switch 17 is turned on to connect the two LUTs to each other. At this time, the memory state of the two LUTs 10 and the input signal are made identical and operated as one LUT to operate a desired application. As a result, in the high reliability mode, high reliability can be obtained for the holding failure of the variable resistance element 50.
  • the on / off of the switch 17 can be controlled by, for example, an IO (Input Output) pin of the chip. Further, the on / off of the switch 17 may be controlled by preparing a memory that holds the on / off state for each switch 17, for example.
  • IO Input Output
  • each node in two different LUTs 10 (FIG. 15) is electrically connected to the corresponding switch cell 120 in crossbar memory 11 via switch 130 constituting multiplexer 13. Be done.
  • One node inside the LUT 10 (FIG. 15) is pulled up to VDD or pulled down to GND through the two switch cells 120 in the on state. For this reason, even if one switch cell corresponding to the same node causes a holding failure and the state transitions, the potential of the node can be kept the same.
  • the retention failure rate of the variable resistance element when stored for 10 years at a temperature of 150 degrees is 1/6 of 10
  • the probability that the circuit malfunctions is equal to 10 6 6 before redundancy. In contrast to being 1, it can be improved to one tenth of a factor of 10 by redundancy.
  • a plurality of reconfiguration circuits 1 (hereinafter, CLBs: Configurable Logic Blocks) can be arranged side by side and connected to each other, whereby a larger scale reconfiguration circuit 1000 (also referred to as an integrated circuit) can be configured.
  • CLBs Configurable Logic Blocks
  • one memory can be configured by sharing on / off states of a plurality of switches 17 included in a plurality of CLBs.
  • the memory configured in this way is redundantly redundant and has high reliability.
  • the write control line of the crossbar memory 11 included in each reconfiguration circuit 1 is shared.
  • on / off states are shared by a plurality of switches 17 included in a plurality of CLBs, control can be performed using one memory.
  • the on / off state is shared by a plurality of switches included in a plurality of CLBs, it is desirable to use a redundant memory.
  • the output nodes of the two LUTs are connected by the switch including the complementary element.
  • the switch is turned off and each LUT is used as a different logical operation circuit.
  • the switch is turned on, and the state of the LUT memory and the input signal to the multiplexer in the LUT are the same between the two LUTs connected by the switch. Do. As a result, even if a holding failure occurs in a switch cell included in one of the LUTs and a transition is made to a high resistance state, the switch cell used in the other LUT is pulled down or pulled up. You can
  • the reconfiguration circuit of this embodiment can implement two applications while being a single circuit.
  • One is an application that implements an application at high density as a reconfigurable circuit without redundant bits.
  • the other is an application requiring high reliability that enables continuous application operation even when the resistance change element causes a holding failure.
  • the circuit area required for application operation can be suppressed as compared with high density mounting. That is, according to the present embodiment, it is possible to implement a continuous application operation by providing redundancy with a small amount of circuit overhead while mounting an application at high density as a reconfiguration circuit having no redundant bits. It becomes possible to offer.
  • the reconstruction circuit For example, three same application patterns are prepared on the reconstruction circuit, the same signal is input to each pattern, and majority decision circuit is inserted to the output node, thereby improving the retention reliability as a chip can do.
  • this method using the majority circuit it is possible to improve the reliability only by changing the switch pattern (configuration pattern) for mounting the application pattern on the reconfiguration circuit, and therefore, it is not necessary to change the circuit of the reconfiguration circuit itself.
  • the use of a majority circuit requires three times or more of the circuit area required for the application operation.
  • FIGS. 18 to 20 there is a method of connecting redundantly the number of switches of the crossbar switch circuit constituting the LUT memory to a signal switching point to make it redundant.
  • FIG. 18 and FIG. 19 are examples of multiplexing RV (VDD and GND) and PGV.
  • FIG. 20 shows an example of multiplexing the crossbar memory.
  • FIG. 21 is a conceptual diagram showing the configuration of the reconfiguration circuit 2 included in the reconfiguration circuit of the present embodiment.
  • the reconstruction circuit 2 includes a first LUT 20-1, a second LUT 20-2, and a switch 27.
  • the output node (first output node 25-1) of the first LUT 20-1 and the output node (second output node 25-2) of the second LUT 20-2 are mutually connected via the switch 27. Be done.
  • the first LUT 20-1 and the second LUT 20-2 are not distinguished from one another, they are referred to as the LUT 20.
  • the first LUT 20-1 outputs a signal via the first output node 25-1.
  • the first LUT 20-1 is connected to the switch 27 via the first output node 25-1.
  • the second LUT 20-2 outputs a signal via the second output node 25-2.
  • the second LUT 20-2 is connected to the switch 27 via the second output node 25-2.
  • the switch 27 is connected to the first LUT 20-1 through the first output node 25-1, and is output to the second LUT 20-2 through the second output node 25-2.
  • the switch 27 is similar to the switch 17 of the first embodiment.
  • FIG. 22 is a block diagram showing the configuration of the LUT 20. As shown in FIG. As shown in FIG. 22, the LUT 20 includes a first crossbar memory 21A, a second crossbar memory 21B, a first multiplexer 23, and a second multiplexer 24.
  • the first crossbar memory 21A and the second crossbar memory 21B are storage circuits configured by crossbar switch circuits.
  • the first crossbar memory 21A and the second crossbar memory 21B have nodes at the same signal level or high impedance state as the input signal.
  • the first crossbar memory 21A and the second crossbar memory 21B are realized by a two-input K-output crossbar switch circuit (K is a natural number).
  • the first multiplexer 23 is a selection circuit which receives a plurality of signals output from the first crossbar memory 21A, selects one of the input signals, and outputs the selected one.
  • the first multiplexer 23 has a configuration in which a plurality of PMOSs are combined in multiple stages, and selects at least one of the plurality of signals input from the first crossbar memory 21A.
  • the second multiplexer 24 is a selection circuit which receives a plurality of signals output from the second crossbar memory 21B as input, and selects and outputs any one of the input signals.
  • the second multiplexer 24 has a configuration in which a plurality of NMOSs are combined in multiple stages, and selects at least one of the plurality of signals input from the second crossbar memory 21B.
  • the first multiplexer 23 and the second multiplexer 24 output any one of the plurality of signals input from the crossbar switch circuit to the common output node 25 in response to a selection control signal (not shown).
  • FIG. 23 is a circuit diagram showing a circuit configuration of the crossbar switch circuit 22 included in the reconfiguration circuit of the present embodiment.
  • FIG. 23 also includes a control transistor for controlling a voltage / current source supplied from a writing power source (PS: Power Source) and a control wiring when rewriting the resistance change element (during writing). It shows.
  • the circuit configuration shown in FIG. 23 is a conceptual diagram illustrating a part of the configuration of the crossbar switch circuit 22 and does not represent all.
  • the crossbar switch circuit 22 for realizing the reconstruction circuit 2 of the present embodiment is not limited to the number of elements and signal lines shown in FIG.
  • Crossbar switch circuit 22 includes switch cells 220-1-6. Each of switch cells 220-1 to 6 includes a switch element. In the present embodiment, an example in which a pair of resistance change elements are used as switch elements will be described. Further, hereinafter, when the switch cells 220-1 to 6 are not distinguished from one another, the hyphens and numbers at the end are omitted and described as the switch cell 220.
  • the output ports of the crossbar switch circuit 22 are provided on the left and right (x direction) of the crossbar switch circuit 22.
  • the power supply line PS [0] (also referred to as a first power supply line) for writing installed along the y direction shares the switch cells 220-1 to 6 positioned on the left and right of the power supply line PS [0]. Power source.
  • Switch cells 220-1 to 3 and first control transistors 221-1 to 22-3 are arranged along the y direction between the left output port and the power supply line PS [0].
  • Switch cells 220-1 to 220-3 are write control lines GH [k-1] to GH [k + 1] (also referred to as first write control lines), which are wirings in the x direction (also referred to as the first direction), and signal lines It is connected to RH1 [k-1] to RH1 [k + 1] (also referred to as first wiring).
  • the write control lines GH [k ⁇ 1] to GH [k + 1] and the signal lines RH1 [k ⁇ 1] to RH1 [k + 1] are wires independent of each other.
  • the signal lines RH1 [k ⁇ 1] to RH1 [k + 1] are connected to one of the diffusion layers of the first control transistors 221a to 221c connected to the switch cells 220-1 to 220-3.
  • a power supply line PS [0] (also referred to as a first power supply line) is connected to the other diffusion layer of the first control transistors 221a to 221c.
  • Switch cells 220-1 to 220-3 have a write control line SV [1] (also referred to as a second write control line) and a signal line RV [1] (a second line), which are wirings in the y direction (also referred to as a second direction). Share the wiring).
  • the write control line SV [1] and the signal line RV [1] are wires independent of each other.
  • the write control line SV [1] is connected to one diffusion layer of the second control transistor 222 a connected to the switch cells 220-1 to 3.
  • a power supply line PS [1] (also referred to as a second power supply line) is connected to the other diffusion layer of the second control transistor 222a.
  • the driver control line PGV [1] is connected to the gate electrode of the second control transistor 222a.
  • the driver control line PGV [1] is shared by the first control transistors 221a, 221b, and 221c.
  • the driver control line PGV [1] is a second control transistor provided to control the power supply line for writing from the power supply line PS [1] and the power supply line PS [2] (also referred to as a third power supply line). It is shared as a gate line of 222a and the third control transistor 223a.
  • the signal line RV [1] is connected to one diffusion layer of the third control transistor 223a connected to the switch cells 220-1 to 2.
  • the power supply line PS [2] is connected to the other diffusion layer of the third control transistor 223a.
  • Switch cells 220-4 to 6 and first control transistors 221d, 221e, and 221f are disposed along the y direction between the output port on the right side and PS [0].
  • the switch cells 220-4 to 6 are connected to write control lines GH [k-1] to GH [k + 1] and signal lines RH2 [k-1] to RH2 [k + 1], which are wirings in the x direction.
  • the write control lines GH [k ⁇ 1] to GH [k + 1] are shared by the switch cells 220-1 to 3 and the switch cells 220-4 to 6, respectively.
  • the write control lines GH [k ⁇ 1] to GH [k + 1] and the signal lines RH2 [k ⁇ 1] to RH2 [k + 1] are wires independent of each other.
  • the signal lines RH2 [k-1] to RH2 [k + 1] are connected to one of the diffusion layers of the first control transistors 221d to 221f connected to the switch cells 220-4 to 6, respectively.
  • the power supply line PS [0] is connected to the other diffusion layer of the first control transistors 221d to 221f.
  • the switch cells 220-4 to 6 share the write control line SV [2] and the signal line RV [2], which are wirings in the y direction.
  • the write control line SV [2] and the signal line RV [2] are wires independent of each other.
  • the write control line SV [2] is connected to one diffusion layer of the second control transistor 222 b connected to the switch cells 220-4 to 6.
  • the power supply line PS [1] is connected to the other diffusion layer of the second control transistor 222b.
  • the driver control line PGV [2] is connected to the gate electrode of the second control transistor 222b.
  • the driver control line PGV [2] is shared by the first control transistors 221d, 221e, and 221f.
  • the driver control line PGV [2] is a second control transistor 222b and a third control transistor 223b provided to control the power supply line for writing from the power supply line PS [1] and the power supply line PS [2].
  • the signal line RV [2] is connected to one diffusion layer of the third control transistor 223b connected to the switch cells 220-4 to 6.
  • the power supply line PS [2] is connected to the other diffusion layer of the third control transistor 223b.
  • FIG. 24 is a conceptual diagram showing an input / output interface of a crossbar switch circuit (crossbar memory 21) modified for memory.
  • the signal line RV and the driver control line PGV are arranged on one side corresponding to the x direction.
  • the signal line RH1, the write control line GH, and the power supply line PS are disposed on one side corresponding to the y direction, and the signal line RH2 is disposed on the other side.
  • the crossbar memory 21 can function as a memory by inputting a power supply level (hereinafter, VDD) or a ground level (hereinafter, GND) to one RV port of the crossbar switch configuration.
  • VDD power supply level
  • GND ground level
  • the output of the crossbar memory 21 can be controlled by rewriting either the VDD or the high resistance state (High-z) switch cell.
  • the input to the crossbar switch circuit 22 is GND
  • the output to the crossbar switch circuit 22 can be controlled by rewriting either the GND or the high resistance state (High-z) switch cell.
  • FIG. 25 is a conceptual diagram showing a circuit configuration of the reconfiguration circuit 2 (FIG. 21) of the present embodiment.
  • the first output node 25-1 of the first LUT 20-1 and the second output node 25-2 of the second LUT 20-2 are connected via the complementary element (switch 27).
  • switch 27 An example of connecting
  • the first LUT 20-1 includes a first crossbar memory 21A-1, a second crossbar memory 21B-1, a first multiplexer 23-1, a second multiplexer 24-1, and a first output node 25. It has -1.
  • the first crossbar memory 21A-1 and the second crossbar memory 21B-1 are, for example, 1-input 2K-output crossbar switch circuits.
  • the first multiplexer 23-1 has a configuration in which a plurality of PMOSs are combined.
  • the second multiplexer 24-1 has a configuration in which a plurality of NMOSs are combined.
  • the first LUT 20-1 has input ports separated and disposed to the left and right across the first output node 25-1.
  • the left input port of the first LUT 20-1 is connected to one output port of the first crossbar memory 21A-1 disposed on the left.
  • the input port on the right side of the first LUT 20-1 is connected to one output port of the second crossbar memory 21B-1 disposed on the right side.
  • the input signals to the first multiplexer 23-1 and the second multiplexer 24-1 included in the first LUT 20-1 are related.
  • One conduction path is selected from each of the first multiplexer 23-1 and the second multiplexer 24-1 for the gate input signal set to the first LUT 20-1.
  • the second LUT 20-2 includes a first crossbar memory 21A-2, a second crossbar memory 21B-2, a first multiplexer 23-2, a second multiplexer 24-2, and a second output node 25. It has -2.
  • the first crossbar memory 21A-2 and the second crossbar memory 21B-2 are, for example, 1-input 2K-output crossbar switch circuits.
  • the first multiplexer 23-2 has a configuration in which a plurality of PMOSs are combined.
  • the second multiplexer 24-2 has a configuration in which a plurality of NMOSs are combined.
  • the second LUT 20-2 has input ports separated and disposed to the left and right across the second output node 25-2.
  • the left input port of the second LUT 20-2 is connected to one output port of the first crossbar memory 21A-2 disposed on the left.
  • the input port on the right side of the second LUT 20-2 is connected to one output port of the second crossbar memory 21B-2 disposed on the right side.
  • the input signals to the first multiplexer 23-2 and the second multiplexer 24-2 included in the second LUT 20-2 are related.
  • One conduction path is selected from each of the first multiplexer 23-2 and the second multiplexer 24-2 for the gate input signal set to the second LUT 20-2.
  • the method of changing the value output from the first output node 25-1 will be described.
  • the method of changing the value output from the second output node 25-2 is the same as that of the first output node 25-1, and thus the description thereof is omitted.
  • the switch cell 220 included in the first crossbar memory 21A-1 connected to the source of the PMOS included in the first multiplexer 23-1 is turned on to start the first crossbar memory 21A-1
  • the case of outputting VDD will be described.
  • the switch cell 220 in the second crossbar memory 21B-1 connected to the drain of the NMOS included in the second multiplexer 24-1 is turned off to output High-Z.
  • the VDD level is output at a node where the internal source and drain of the first multiplexer 23-1 and the second multiplexer 24-1 are connected to each other.
  • the switch cell 220 included in the first crossbar memory 21A-1 connected to the source of the PMOS included in the first multiplexer 23-1 is turned off, and the first crossbar memory 21A-1 is opened.
  • the switch cell included in the second crossbar memory 21B-1 connected to the drain of the NMOS included in the second multiplexer 24-1 is turned on to output GND.
  • the GND level can be output at the node where the sources and drains of the NMOS and PMOS inside the first multiplexer 23-1 and the second multiplexer 24-1 are connected to each other.
  • Desired logic operation is performed as a LUT by rewriting the switch cell 220 on the conduction path selected for the gate input signal set to the first LUT 20-1 and the second LUT 20-2 while paying attention to the complementarity Be done.
  • the first output node 25-1 of the first LUT 20-1 and the second of the second LUT 20-2 are connected via the switch 27 which is a complementary element. And the output node 25-2 of the
  • the switch 27 When different logical operations are performed on the first LUT 20-1 and the second LUT 20-2 in the circuit configuration of the reconstruction circuit 2 (FIG. 21) shown in FIG. 25, the switch 27 is used as shown in FIG. Turn off. When the switch 27 is turned off, desired memory states and input signals can be selected for each of the first LUT 20-1 and the second LUT 20-2, and a desired application can be operated. In this case, since the use efficiency of the LUT is high and logic can be implemented at high density, performances such as power and delay become high.
  • the switch 27 is turned on and the first LUT 20-1 and the second LUT 20-2 are mutually switched. Connect to At this time, the memory states of the first LUT 20-1 and the second LUT 20-2 and the input signals are made identical and operated as one LUT to operate a desired application.
  • each node in the first LUT 20-1 (FIG. 25) and the second LUT 20-2 (FIG. 25) passes through the first multiplexer 23 and the second multiplexer 24, respectively. It is electrically connected to the corresponding switch cell.
  • One node is pulled up to VDD or pulled down to GND through two switch cells in the on state. For this reason, even if one switch cell causes a holding failure and the state transitions, the potential of the node can be kept the same.
  • the retention failure rate of the variable resistance element when stored for 10 years at a temperature of 150 degrees is 1/6 of 10
  • the probability that the circuit malfunctions is equal to 10 6 6 before redundancy. In contrast to being 1, it can be improved to 1/12 to the tenth by redundancy.
  • the desired logic operation can be performed by rewriting the switch cells on the path selected for each gate input signal set to the LUT while paying attention to the complementarity.
  • An executable LUT can be realized.
  • the operating voltage is alternatively applied to one of the switch cells in the off state. Therefore, according to the present embodiment, the LUT (FIG. 12) using the crossbar switch circuit (FIG. 11) of the first embodiment in which operating voltages are applied to all the switch cells (2 ⁇ N) Leakage current can be reduced to 1/2 ⁇ N in comparison with.

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Abstract

冗長ビットを持たない再構成回路としてアプリケーションを高密度に実装することと、冗長性を持たせて継続的なアプリケーション動作を可能とすることを両立するために、相補型素子を含む複数のスイッチセルを有するクロスバースイッチ回路に構成されるクロスバーメモリと、クロスバーメモリから入力される複数の信号のうち少なくとも一つを選択して出力するマルチプレクサとによって構成される第１のルックアップテーブルと、クロスバーメモリとマルチプレクサとによって構成される第２のルックアップテーブルと、第１のルックアップテーブルの出力ノードと、第２のルックアップテーブルの出力ノードとに接続され、第１のルックアップテーブルの出力ノードと第２のルックアップテーブルの出力ノードとを電気的に導通もしくは非導通の状態に切り替えるスイッチとを備える再構成回路とする。

Description

再構成回路
　本発明は、論理回路が再構成可能な再構成回路に関する。
　プログラマブル論理集積回路（再構成回路とも呼ぶ）は、内部の設定情報を書き換えることにより、様々な論理回路を再構成できる。図２９は、一般的な再構成回路１００の回路図である。再構成回路１００は、複数の再構成回路１０１（以下、ＬＢ：Logic Block）と、複数のルーティング部１０２（以下、ＲＢ：Routing Block）とを備える。ＬＢは、ルックアップテーブル（以下、ＬＵＴ：Lookup Table）とフリップフロップＦＦ（Flip-Flop）とを含む。ＲＢは、ＬＢへの入出力信号の切り替えとＬＢ間の信号パスの切り替えとを行う。
　構成可能な論理数（再構成回路の回路規模）は、ある程度の規模のＬＢおよびＲＢを有する論理ブロック（以下、ＣＬＢ：Configurable Logic Block）を設計することによって調整できる。そして、相互接続するように並べられるＣＬＢの数を調整することによって、顧客ニーズに合わせて異なる回路規模の再構成回路を含む半導体チップを製造できる。画像処理や通信などの分野では、再構成回路を含む様々な半導体チップが開発されている。
　これまでに、パストランジスタやＳＲＡＭ（Static Random Access Memory）を含むＳＲＡＭスイッチが再構成回路やＣＬＢとして開発されてきた。しかしながら、一般的なＳＲＡＭでは、トランジスタとメモリとが同じ層に形成されるため、チップ面積が大きくなるという問題点があった。
　特許文献１には、抵抗変化素子を含むクロスバースイッチと、クロスバースイッチにより論理構成する論理回路とを有するプログラマブル論理集積回路について開示されている。特許文献１の回路によれば、抵抗変化素子を用いることによってトランジスタとメモリとを異なる層に形成できるため、チップ面積を低減できる。
　また、抵抗変化素子そのものではく、複数の演算器を装置内に構成し、冗長性を得ることによって装置の信頼性を向上させる技術がある。
　特許文献２には、演算処理装置内に２つの同一の演算器を持ち、同時に異なるオペランド入力データに対する演算処理が可能な演算処理装置について開示されている。
　特許文献３には、画像信号源からの画像値をフレームメモリに順次格納するとともに、フレームメモリに記憶された画像値をフレームメモリへの書き込み速度よりも速い速度で順次読み出して表示装置に表示させる画像処理装置について開示されている。
国際公開第２０１７／０３８０９５号 特開平０９－３０５４２３号公報 特開平０１－０１７０９６号公報
　特許文献１のように、抵抗変化素子を用いる再構成回路においては、図３０のように、時間の経過に伴って、セット状態（低抵抗状態）からオフ状態（高抵抗状態）に遷移し、保持不良が発生する可能性がある。例えば、スイッチ状態を書き換えてアプリケーションパターンを再構成回路上に実装したチップを製品に組み込んで出荷することが想定される。このような場合、チップ内のＬＵＴ用メモリとして使用されるクロスバースイッチを構成するスイッチ素子に保持不良が発生すると、ＬＵＴ用メモリとしてのデータが消失して論理演算ができなくなる。その結果、チップとしてもアプリケーション動作をしなくなる可能性があった。
　特許文献２および特許文献３の装置は、素子の経年劣化によって発生した不具合を検知することは可能である。しかし、特許文献２および特許文献３の装置では、不具合が発生した回路ブロックは正常に動作しなくなるため、他の回路ブロックでの代替処理への切り替え処理によるアプリケーションの中断や、不具合発生前後でチップとしての性能劣化が起こり得る。性能劣化を引き起こさない連続動作を保障するには、少なくとも３重冗長した回路を並列に同時動作させることが必要で回路面積のオーバーヘッドが大きくなってしまう。
　本発明の目的は、上述した課題を解決し、冗長ビットを持たない再構成回路としてアプリケーションを高密度に実装しつつ、少ない回路オーバーヘッドで冗長性を持たせて継続的なアプリケーション動作を可能とする再構成回路を提供することにある。
　本発明の一態様の再構成回路は、相補型素子を含む複数のスイッチセルを有するクロスバースイッチ回路に構成されるクロスバーメモリと、クロスバーメモリから入力される複数の信号のうち少なくとも一つを選択して出力するマルチプレクサとによって構成される第１のルックアップテーブルと、クロスバーメモリとマルチプレクサとによって構成される第２のルックアップテーブルと、第１のルックアップテーブルの出力ノードと、第２のルックアップテーブルの出力ノードとに接続され、第１のルックアップテーブルの出力ノードと第２のルックアップテーブルの出力ノードとを電気的に導通もしくは非導通の状態に切り替えるスイッチとを備える。
　本発明によれば、冗長ビットを持たない再構成回路としてアプリケーションを高密度に実装しつつ、少ない回路オーバーヘッドで冗長性を持たせて継続的なアプリケーション動作を可能とする再構成回路を提供することが可能になる。
本発明の第１の実施形態に係る再構成回路の構成を示すブロック図である。 本発明の第１の実施形態に係る再構成回路に構成されるルックアップテーブル（ＬＵＴ：Lookup Table）の構成を示すブロック図である。 本発明の第１の実施形態に係る再構成回路に含まれるＬＵＴのクロスバーメモリを構成するためのクロスバースイッチ回路のスイッチセルに含まれる抵抗変化素子の構成を示す概念図である。 本発明の第１の実施形態に係る再構成回路に含まれるＬＵＴのクロスバーメモリを構成するクロスバースイッチ回路のスイッチセルに含まれる抵抗変化素子のシンボリック表現である。 本発明の第１の実施形態に係る再構成回路に含まれるＬＵＴのクロスバーメモリを構成するクロスバースイッチ回路のスイッチセルに含まれる抵抗変化素子の抵抗状態の変化に関するテーブルである。 本発明の第１の実施形態に係る再構成回路に含まれるＬＵＴのクロスバーメモリを構成するクロスバースイッチ回路のスイッチセルのシンボリック表現である。 本発明の第１の実施形態に係る再構成回路に含まれるＬＵＴのクロスバーメモリを構成するクロスバースイッチ回路のスイッチセルの接続を示す回路図である。 本発明の第１の実施形態に係る再構成回路に含まれるＬＵＴのクロスバーメモリを構成するクロスバースイッチ回路のスイッチセルの構成を示す概念図である。 本発明の第１の実施形態に係る再構成回路に含まれるクロスバースイッチ回路と切換え制御回路との接続状態を示す回路図である。 本発明の第１の実施形態に係る再構成回路に構成されるＬＵＴのクロスバーメモリを構成するクロスバースイッチ回路のインターフェースの構成を示す概念図である。 本発明の第１の実施形態に係る再構成回路に構成されるＬＵＴのクロスバーメモリを構成するクロスバースイッチ回路のインターフェースの構成を示す概念図である。 本発明の第１の実施形態に係る再構成回路に構成されるＬＵＴの構成を示す概念図である。 本発明の第１の実施形態に係る再構成回路の構成を示す概念図である。 本発明の第１の実施形態に係る再構成回路の動作（ノーマルモード）に関する概念図である。 本発明の第１の実施形態に係る再構成回路の動作（高信頼モード）に関する概念図である。 本発明の第１の実施形態に係る再構成回路の動作（高信頼モード）において冗長化されたスイッチセルについて説明するための回路図である。 本発明の第１の実施形態に係る再構成回路に含まれるＬＵＴを含むロジックセル（以下、ＣＬＢ：Configurable Logic Block）を並べて構成した大規模論理集積回路の概念図である。 スイッチセルを冗長化させたクロスバースイッチ回路を用いるＬＵＴを示す概念図である。 スイッチセルを冗長化させたクロスバースイッチ回路を用いてＬＵＴを高信頼化する例を示す概念図である。 ２つのクロスバースイッチ回路を連結して冗長化させたＬＵＴを示す概念図である。 本発明の第２の実施形態に係る再構成回路の構成を示すブロック図である。 本発明の第２の実施形態に係る再構成回路に構成されるルックアップテーブル（ＬＵＴ：Lookup Table）の構成を示すブロック図である。 本発明の第２の実施形態に係る再構成回路に含まれるクロスバースイッチ回路と切換え制御回路との接続状態を示す回路図である。 本発明の第２の実施形態に係る再構成回路に構成されるＬＵＴの構成を示す概念図である。 本発明の第２の実施形態に係る再構成回路の構成を示す概念図である。 本発明の第２の実施形態に係る再構成回路の動作（ノーマルモード）に関する概念図である。 本発明の第２の実施形態に係る再構成回路の動作（高信頼モード）に関する概念図である。 本発明の第２の実施形態に係る再構成回路の動作（高信頼モード）において冗長化されたスイッチセルについて説明するための回路図である。 一般的な再構成回路の構成を示す回路図である。 一般的なクロスバースイッチ回路において保持不良が発生してＬＵＴ用メモリデータの一部が消失する例を示す概念図である。
　以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお、以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様箇所には同一符号を付す。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。また、図面中の矢印の向きは、信号の向きの一例を示すものであり、信号の向きを限定するものではない。
　（第１の実施形態）
　まず、本発明の第１の実施形態に係る再構成回路について図面を参照しながら説明する。本実施形態の再構成回路には、少なくとも二つのルックアップテーブル（以下、ＬＵＴ：Lookup Table）が構成される。
　（構成）
　図１は、本実施形態の再構成回路に構成される再構成回路１の構成を示すブロック図である。図１のように、再構成回路１は、第１のＬＵＴ１０－１、第２のＬＵＴ１０－２、スイッチ１７を備える。第１のＬＵＴ１０－１の出力ノード（第１の出力ノード１５－１）と、第２のＬＵＴ１０－２の出力ノード（第２の出力ノード１５－２）とは、スイッチ１７を介して互いに接続される。
　以下において、第１のＬＵＴ１０－１と第２のＬＵＴ１０－２とを区別しない場合は、ＬＵＴ１０と記載する。本実施形態の再構成回路には、クロスバースイッチ回路を用いてＬＵＴ１０を構成させる。また、本実施形態の再構成回路に含まれるクロスバースイッチ回路のクロスポイントを接続するスイッチセルには抵抗変化素子が含まれる。
　第１のＬＵＴ１０－１は、第１の出力ノード１５－１を介して信号を出力する。第１のＬＵＴ１０－１は、第１の出力ノード１５－１を介してスイッチ１７に接続される。また、第２のＬＵＴ１０－２は、第２の出力ノード１５－２を介して信号を出力する。第２のＬＵＴ１０－２は、第２の出力ノード１５－２を介してスイッチ１７に接続される。
　スイッチ１７は、第１の出力ノード１５－１を介して第１のＬＵＴ１０－１に接続されるとともに、第２の出力ノード１５－２を介して第２のＬＵＴ１０－２に接続される。スイッチ１７は、極性の異なる二つの半導体素子を組み合わせた相補型素子の構成を有する。例えば、スイッチ１７は、ＮＭＯＳ（N-type Metal-Oxide-Semiconductor）とＰＭＯＳ（P-type Metal-Oxide-Semiconductor）とを組み合わせた選択トランジスタによって実現される。
　言い換えると、スイッチ１７は、第１のＬＵＴ１０－１の第１の出力ノード１５－１と、第２のＬＵＴ１０－２の第２の出力ノード１５－２とに接続される。スイッチ１７は、第１のＬＵＴ１０－１の第１の出力ノード１５－１と、第２のＬＵＴ１０－２の第２の出力ノード１５－２とを電気的に導通もしくは非導通の状態に切り替える。
　図２は、ＬＵＴ１０の構成を示すブロック図である。図２のように、ＬＵＴ１０は、クロスバーメモリ１１と、マルチプレクサ１３とを含む。なお、図２には、クロスバーメモリ１１とマルチプレクサ１３とを一つずつしか図示していないが、ＬＵＴ１０には、任意の数のクロスバーメモリ１１とマルチプレクサ１３とを組み合わせて構成できる。
　クロスバーメモリ１１は、クロスバースイッチ回路を用いて構成される記憶回路である。言い換えると、クロスバーメモリ１１は、相補型素子を含む複数のスイッチセルを有するクロスバースイッチ回路に構成される。例えば、クロスバーメモリ１１は、２入力・Ｋ出力のクロスバースイッチ回路１２によって構成される（Ｋ：自然数）。
　マルチプレクサ１３は、クロスバーメモリ１１から出力される複数の信号を入力とし、入力された信号のいずれかを選択して出力する選択回路である。言い換えると、マルチプレクサ１３は、クロスバースイッチ回路から入力される複数の信号のうちいずれか一つを選択制御信号（図示しない）に応じて出力ノード１５に出力する。例えば、マルチプレクサ１３は、複数の相補型素子を多段に組み合わせて構成できる。本実施形態においては、ｐ型金属酸化膜半導体素子（ＰＭＯＳ）とｎ型金属酸化膜半導体素子（ＮＭＯＳ）とを含む相補型素子を例示する。
　すなわち、本実施形態の再構成回路１は、クロスバーメモリ１１が構成されるクロスバースイッチ回路１２と、クロスバースイッチ回路に接続されたマルチプレクサ１３と、少なくとも二つのＬＵＴ１０の出力ノード１５に接続されたスイッチ１７とを備える。ＬＵＴ１０は、クロスバースイッチ回路を用いて構成されるクロスバーメモリ１１とマルチプレクサ１３とによって構成される。
　スイッチ１７は、オン状態の場合、第１のＬＵＴ１０－１が構成されるクロスバーメモリ１１に含まれる一つのノードと、第２のＬＵＴ１０－２が構成されるクロスバーメモリ１１に含まれる一つのノードとを電気的に接続する。スイッチ１７は、オフ状態の場合、前記第１のＬＵＴ１０－１と第２のＬＵＴ１０－２との電気的な接続を切断する。
　〔抵抗変化素子〕
　ここで、本実施形態の再構成回路に含まれるクロスバースイッチ回路に含まれる抵抗変化素子について説明する。図３は、本実施形態の再構成回路に含まれるクロスバースイッチ回路を構成するスイッチセルに含まれる抵抗変化素子５０の構成を示す概念図である。図４は、抵抗変化素子５０のシンボリック表現である。
　図３のように、抵抗変化素子５０は、第１の配線層５１（Ｔ１とも記載する）と、固体電解質層５２（ＩＣとも記載する）と、第２の配線層５３（Ｔ２とも記載する）とを含む。固体電解質層５２は、金属イオンを含有し、第１の配線層５１と第２の配線層５３との間に配置される。抵抗変化素子５０は、第１の配線層５１および第２の配線層５３の両端子に、順バイアスまたは逆バイアスを印加することによって抵抗値を変えることができる。
　抵抗変化素子５０には、一定以上の電圧を所定時間印加することによって抵抗が変化し、かつ変化した抵抗を保持できるものを用いる。例えば、抵抗変化素子５０としては、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（登録商標）などを用いることができる。
　また、抵抗変化素子５０は、抵抗を変化させるための電圧の印加方向に極性を有する２つのバイポーラ型の抵抗変化素子を含むものでもよい。この場合、抵抗変化素子５０は、２つのバイポーラ型の抵抗変化素子を対向して直列に接続し、かつ２つのスイッチの接続点にスイッチ（トランジスタ）が配置されている構成が好ましい。なぜならば、このような構成を有する抵抗変化素子５０は、信号を継続的に通過させて使用する際のディスターブ耐性が高いためである。また、抵抗変化素子５０は、電界などの印加によってイオンが自由に動くことのできる固体（イオン伝導体）中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子であってもよい。
　上述の抵抗変化素子５０は、抵抗の変化量が大きいので、電極間を信号が通過するかしないかを区別できるスイッチ素子として使用できる。抵抗変化素子５０に用いられる固体電解質層５２は、第１の配線層５１からは金属イオンを受け取るが、第２の配線層５３からは金属イオンを受け取らない。その結果、抵抗変化素子５０の両端子への印加電圧の極性が変化することによって固体電解質層５２の抵抗値が大きく変化し、第１の配線層５１と第２の配線層５３との間の導通状態を制御できる。
　図５は、抵抗変化素子５０の両端子への印加電圧と抵抗状態との対応関係を示すテーブル５００である。第１の配線層５１に対して第２の配線層５３よりも高い電圧を印加する（順バイアス）と、抵抗変化素子５０は低抵抗状態（オン）となる。第２の配線層５３に対して第１の配線層５１よりも高い電圧を印加する（逆バイアス）と、抵抗変化素子５０は高抵抗状態（オフ）となる。例えば、低抵抗状態（オン）と高抵抗状態（オフ）の抵抗値の比は１０の５乗よりも大きくなるように設定される。
　〔スイッチセル〕
　図６は、本実施形態の再構成回路を実現するためのクロスバースイッチ回路のクロスポイントに配置されるスイッチセル１２０のシンボリック表現である。スイッチセル１２０は、第１の抵抗変化素子１２５－１と、第２の抵抗変化素子１２５－２と、選択トランジスタ１２６とを含む。
　第１の抵抗変化素子１２５－１は固体電解質層１５２－１を含み、第２の抵抗変化素子１２５－２は固体電解質層１５２－２を含む。第１の抵抗変化素子１２５－１および第２の抵抗変化素子１２５－２のそれぞれは、図３の抵抗変化素子５０の構造を有する。
　すなわち、スイッチセル１２０は、1つのトランジスタ（選択トランジスタ１２６）と、２つの対となる抵抗変化素子（第１の抵抗変化素子１２５－１と第２の抵抗変化素子１２５－２）とを用いた相補型（１Ｔ２Ｒ）構造のスイッチセルである。
　第１の抵抗変化素子１２５－１および第２の抵抗変化素子１２５－２の一方の電極は、相互に接続されて共通化されたノード（以下、共通ノード１２７）を形成する。共通ノード１２７は、選択トランジスタ１２６の一方の拡散層（ソースまたはドレイン）に接続される。
　第１の抵抗変化素子１２５－１の他方の電極ＴＲ１は第１の信号線に接続される。第１の抵抗変化素子１２５－１の抵抗値は、電極ＴＲ１および共通ノード１２７に印加する電圧に応じて変化する。一方、第２の抵抗変化素子１２５－２の他方の電極ＴＲ２は第２の信号線に接続される。第２の抵抗変化素子１２５－２の抵抗値は、電極ＴＲ２および共通ノード１２７に印加する電圧に応じて変化する。
　選択トランジスタ１２６は、一般的なトランジスタで構成できる。選択トランジスタ１２６の拡散層の一方（ソースまたはドレイン）は、共通ノード１２７に接続される。選択トランジスタ１２６の拡散層の他方（ドレインまたはソース）の電極ＴＳは、後述する書き込み制御線ＳＶに接続される。選択トランジスタ１２６のゲート電極ＴＧは、後述する書き込み制御線ＧＨに接続される。
　まとめると、スイッチセル１２０は、印加する電圧に応じて抵抗状態を切り替えることができる第１の抵抗変化素子１２５－１および第２の抵抗変化素子１２５－２、少なくとも一つの選択トランジスタ１２６を含む。第１の抵抗変化素子１２５－１の一方の端子と、第２の抵抗変化素子１２５－２の一方の端子とは、選択トランジスタ１２６の拡散層の一方に接続される。例えば、第１の抵抗変化素子１２５－１および第２の抵抗変化素子１２５－２は、バイポーラ型の抵抗変化素子であり、抵抗変化極性が対向するように配置される。例えば、第１の抵抗変化素子１２５－１および第２の抵抗変化素子１２５－２は、イオン電導性の固体電解質層を含む。
　図７は、スイッチセル１２０と各配線との接続関係を示す回路図である。スイッチセル１２０は、クロスバースイッチ回路１２のスイッチとして用いられる。図７において、スイッチセル１２０は、ｘ方向（第１の方向とも呼ぶ）に沿った配線である信号線ＲＨ［ｋ］と、ｙ方向（第２の方向とも呼ぶ）に沿った配線である信号線ＲＶ［ｊ］と、のクロスポイント近傍に配置される（ｊ、ｋ：自然数）。
　電極ＴＲ１は、信号線ＲＨ［ｋ］と接続される。第２の抵抗変化素子１２５－２の電極ＴＲ２は、信号線ＲＶ［ｊ］と接続される。すなわち、信号線ＲＶ［ｊ］および信号線ＲＨ［ｋ］は、それぞれ、第１の抵抗変化素子１２５－１と第２の抵抗変化素子１２５－２との間で共有されていない方の電極に接続される。
　選択トランジスタ１２６のゲート電極ＴＧには、書き込み制御線ＧＨ［ｋ］が接続される。第１の抵抗変化素子１２５－１および第２の抵抗変化素子１２５－２が接続されていない側の拡散層（ドレイン、またはソース）の電極ＴＳには、書き込み制御線ＳＶ［ｊ］が接続される。後述するが、書き込み制御線ＧＨ［ｋ］および書き込み制御線ＳＶ［ｊ］は、信号線ＲＨ［ｋ］および信号線ＲＶ［ｊ］とは独立に配線し、配線する方向に位置する他のスイッチとの間で共有される。
　図８は、図６および図７に示すスイッチセル１２０の立体的な模式図である。
　共通ノード１２７は、ビア１２８－１を介して固体電解質層１５２－１に接続されるとともに、ビア１２８－２を介して固体電解質層１５２－２に接続される。また、共通ノード１２７は、ビア１２８－３と電極１２９を介して選択トランジスタ１２６の拡散層の一方（ソースまたはドレイン）に接続される。
　信号線ＲＨ［ｋ］は、電極ＴＲ１の＋ｚ方向に位置する。信号線ＲＨ［ｋ］と電極ＴＲ１とは、ビア１２８－４を介して電気的に接続される。信号線ＲＶ［ｊ］は、同一のｘｙ平面内で電極ＴＲ２と電気的に接続される。電極ＴＲ１と電極ＴＲ２とは、同一のｘｙ平面内に位置する。
　〔クロスバースイッチ回路〕
　次に、図９を参照しながら、本実施形態のクロスバーメモリ１１を実現するためのクロスバースイッチ回路１２について説明する。図９は、クロスバースイッチ回路１２の回路図である。
　図９に示すクロスバースイッチ回路１２は、Ｊ入力・Ｋ出力の信号切り替え用のクロスバースイッチ回路である（Ｊ、Ｋ：自然数）。図９には、抵抗変化素子を書き換える際（書き込み時）に、書き込み用の電源ソース（ＰＳ：Power Source）からの供給電圧・電流源を制御するための制御トランジスタや制御用配線も含めて図示している。なお、図９に示す回路構成は、クロスバースイッチ回路１２の構成の一部を概念的に図示したものであり、全てを表すものではない。また、本実施形態の再構成回路１を実現するためのクロスバースイッチ回路１２は、図９に示す素子や信号線の数に限定されない。
　クロスバースイッチ回路１２は、スイッチセル１２０－１～９を含む。スイッチセル１２０－１～９のそれぞれは、スイッチ素子を含む。なお、本実施形態においては、一対の抵抗変化素子をスイッチ素子として用いる例について説明する。また、これ以降、スイッチセル１２０－１～９を区別しない場合は、末尾のハイフンおよび番号を省略してスイッチセル１２０と記載する。
　スイッチセル１２０－１～３は、ｘ方向（第１の方向とも呼ぶ）の配線である書き込み制御線ＧＨ［ｋ－１］（第１の書き込み制御線とも呼ぶ）および信号線ＲＨ［ｋ－１］（第１の配線とも呼ぶ）を共有する。書き込み制御線ＧＨ［ｋ－１］と信号線ＲＨ［ｋ－１］とは、互いに独立した配線である。信号線ＲＨ［ｋ－１］は、スイッチセル１２０－１～３に接続される第１制御トランジスタ１２１ａの一方の拡散層と接続される。第１制御トランジスタ１２１ａの他方の拡散層には、電源線ＰＳ［０］（第１の電源線とも呼ぶ）が接続される。第１制御トランジスタ１２１ａのゲート電極には、書き込み制御線ＧＳＨ［ｋ－１］（第２の書き込み制御線とも呼ぶ）が接続される。書き込み制御線ＧＳＨ［ｋ－１］は、スイッチセル１２０－１～３に含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
　スイッチセル１２０－４～６は、ｘ方向の配線である書き込み制御線ＧＨ［ｋ］および信号線ＲＨ［ｋ］を共有する。書き込み制御線ＧＨ［ｋ］と信号線ＲＨ［ｋ］とは、互いに独立した配線である。信号線ＲＨ［ｋ］は、スイッチセル１２０－４～６に接続される第１制御トランジスタ１２１ｂの一方の拡散層と接続される。第１制御トランジスタ１２１ｂの他方の拡散層には、電源線ＰＳ［０］が接続される。第１制御トランジスタ１２１ｂのゲート電極には、書き込み制御線ＧＳＨ［ｋ］が接続される。書き込み制御線ＧＳＨ［ｋ］は、スイッチセル１２０－４～６に含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
　スイッチセル１２０－７～９は、ｘ方向の配線である書き込み制御線ＧＨ［ｋ＋１］および信号線ＲＨ［ｋ＋１］を共有する。書き込み制御線ＧＨ［ｋ＋１］と信号線ＲＨ［ｋ＋１］とは、互いに独立した配線である。信号線ＲＨ［ｋ＋１］は、スイッチセル１２０－７～９に接続される第１制御トランジスタ１２１ｃの一方の拡散層と接続される。第１制御トランジスタ１２１ｃの他方の拡散層には、電源線ＰＳ［０］が接続される。第１制御トランジスタ１２１ｃのゲート電極には、書き込み制御線ＧＳＨ［ｋ＋１］が接続される。書き込み制御線ＧＳＨ［ｋ＋１］は、スイッチセル１２０－７～９に含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
　スイッチセル１２０－１、４、７は、ｙ方向（第２の方向とも呼ぶ）の配線である書き込み制御線ＳＶ［ｊ－１］（第２の書き込み制御線とも呼ぶ）および信号線ＲＶ［ｊ－１］（第２の配線とも呼ぶ）を共有する。書き込み制御線ＳＶ［ｊ－１］と信号線ＲＶ［ｊ－１］とは、互いに独立した配線である。書き込み制御線ＳＶ［ｊ－１］は、スイッチセル１２０－１、４、７に接続される第２制御トランジスタ１２２ａの一方の拡散層と接続される。第２制御トランジスタ１２２ａの他方の拡散層には、電源線ＰＳ［１］（第２の電源線とも呼ぶ）が接続される。第２制御トランジスタ１２２ａのゲート電極には、ドライバ制御線ＰＧＶ［ｊ－１］が接続される。さらに、信号線ＲＶ［ｊ－１］は、スイッチセル１２０－１、４、７に接続される第３制御トランジスタ１２３ａの一方の拡散層と接続される。第３制御トランジスタ１２３ａの他方の拡散層には、電源線ＰＳ［２］（第３の電源線とも呼ぶ）が接続される。第３制御トランジスタ１２３ａのゲート電極には、ドライバ制御線ＰＧＶ［ｊ－１］が接続される。
　スイッチセル１２０－２、５、８は、ｙ方向の配線である書き込み制御線ＳＶ［ｊ］および信号線ＲＶ［ｊ］を共有する。書き込み制御線ＳＶ［ｊ］と信号線ＲＶ［ｊ］とは、互いに独立した配線である。書き込み制御線ＳＶ［ｊ］は、スイッチセル１２０－２、５、８に接続される第２制御トランジスタ１２２ｂの一方の拡散層と接続される。第２制御トランジスタ１２２ｂの他方の拡散層には、電源線ＰＳ［１］が接続される。第２制御トランジスタ１２２ｂのゲート電極には、ドライバ制御線ＰＧＶ［ｊ］が接続される。さらに、信号線ＲＶ［ｊ］は、スイッチセル１２０－２、５、８に接続される第３制御トランジスタ１２３ｂの一方の拡散層と接続される。第３制御トランジスタ１２３ｂの他方の拡散層には、電源線ＰＳ［２］が接続される。第３制御トランジスタ１２３ｂのゲート電極には、ドライバ制御線ＰＧＶ［ｊ］が接続される。
　スイッチセル１２０－３、６、９は、ｙ方向の配線である書き込み制御線ＳＶ［ｊ＋１］および信号線ＲＶ［ｊ＋１］を共有する。書き込み制御線ＳＶ［ｊ＋１］と信号線ＲＶ［ｊ＋１］とは、互いに独立した配線である。書き込み制御線ＳＶ［ｊ＋１］は、スイッチセル１２０－３、６、９に接続される第２制御トランジスタ１２２ｃの一方の拡散層と接続される。第２制御トランジスタ１２２ｃの他方の拡散層には、電源線ＰＳ［１］が接続される。第２制御トランジスタ１２２ｃのゲート電極には、ドライバ制御線ＰＧＶ［ｊ＋１］が接続される。さらに、信号線ＲＶ［ｊ＋１］は、スイッチセル１２０－３、６、９に接続される第３制御トランジスタ１２３ｃの一方の拡散層と接続される。第３制御トランジスタ１２３ｃの他方の拡散層には、電源線ＰＳ［２］が接続される。第３制御トランジスタ１２３ｃのゲート電極には、ドライバ制御線ＰＧＶ［ｊ＋１］が接続される。
　図１０は、Ｊ入力・Ｋ出力のクロスバースイッチ回路１２を一つのブロックとし、入出力インターフェースを示す概念図である。図１０のように、ｘ方向に対応する一方の辺に信号線ＲＶおよびドライバ制御線ＰＧＶが配置される。また、ｙ方向に対応する一方の辺に書き込み制御線ＧＨ、書き込み制御線ＧＳＨおよび電源線ＰＳが配置され、他方の辺に信号線ＲＨが配置される。なお、図１０に示すクロスバーの概念図は、例示であり、本発明の範囲を限定するものではない。
　図１１は、メモリ用に修正されたクロスバースイッチ回路（クロスバーメモリ１１）の入出力インターフェースを示す概念図である。図１１のように、ｘ方向に対応する一方の辺に、電源レベル（ＶＤＤ）またはグランドレベル（ＧＮＤ）のそれぞれが入力される信号線ＲＶと、ドライバ制御線ＰＧＶとが配置される。また、ｙ方向に対応する一方の辺に書き込み制御線ＧＨ、書き込み制御線ＧＳＨおよび電源線ＰＳが配置され、他方の辺に信号線ＲＨが配置される。
　クロスバーメモリ１１は、クロスバースイッチ構成の２つのＲＶポートに対して、電源レベル（以下、ＶＤＤ）とグランドレベル（以下、ＧＮＤ）とをそれぞれ入力することによってメモリとして機能させることができる。ＶＤＤまたはＧＮＤのスイッチセルをオン状態にすることによって、クロスバーメモリ１１の出力ノードの出力レベルをＶＤＤまたはＧＮＤに制御できる。
　図１２は、ＬＵＴ１０の構成を示す概念図である。ＬＵＴ１０は、クロスバーメモリ１１からの出力をマルチプレクサ１３の入力ポートと接続することによって実装される。図１２の例では、クロスバーメモリ１１からの出力ノード（Ｋ＝２＾Ｎ）は、Ｎ入力のマルチプレクサ１３のＮ＾２個の入力ノードに接続されて１つのＬＵＴとして機能する（Ｎ、Ｋ：自然数）。
　マルチプレクサ１３は、複数の相補型素子（スイッチ１３０）を組み合わせた構成を有する。図１２には、一対のＣＭＯＳおよびＮＭＯＳを並列に接続したスイッチ１３０－１～６を組み合わせる例を示す。なお、図１２においては、６個のスイッチ１３０－１～６を組み合わせ、２入力する例を示すが、スイッチ１３０や入力の数は、構成する論理回路の規模に応じて設定される。なお、図１２およびこれ以降の図面においては、スイッチ１３０－１～６のＣＭＯＳおよびＮＭＯＳのゲート電極に接続されるゲート線を省略している。
　〔再構成回路〕
　図１３は、本実施形態の再構成回路１の構成を示す概念図である。本実施形態においては、相補型素子（スイッチ１７）を介して、図１１のＬＵＴ１０の出力ノード１５を接続する例を示す。なお、図１３およびこれ以降の図面においては、スイッチ１７のＣＭＯＳおよびＮＭＯＳのゲート電極に接続されるゲート線を省略している。
　再構成回路１は、スイッチ１７をオン・オフすることによって、モードを切り替えることができる。スイッチ１７がオフの状態（ノーマルモード）では、第１の出力ノード１５－１と第２の出力ノード１５－２とは短絡されない。一方、スイッチ１７がオンの状態（高信頼モード）では、第１の出力ノード１５－１と第２の出力ノード１５－２とが短絡される。
　図１４のように、スイッチ１７がオフの状態（ノーマルモード）では、第１のＬＵＴ１０－１と第２のＬＵＴ１０－２とが互いに独立して異なる論理演算を実行する。そのため、第１の出力ノード１５－１からは第１のＬＵＴ１０－１の演算結果が出力され、第２の出力ノード１５－２からは第２のＬＵＴ１０－２の演算結果が出力される。
　ノーマルモードを用いる場合、第１のＬＵＴ１０－１と第２のＬＵＴ１０－２とに対して異なる論理演算をさせる。この場合、それぞれのＬＵＴ１０に対して所望のメモリ状態と入力信号の選択を行い、所望のアプリケーションを動作させる。その結果、ノーマルモードでは、ＬＵＴの使用効率が高く、高密度で論理を実装できるため、電力や遅延に関して高い性能が得られる。
　一方、図１５のように、スイッチ１７がオンの状態（高信頼モード）では、スイッチ１７が短絡される。再構成回路１は、第１のＬＵＴ１０－１と第２のＬＵＴ１０－２とが同じ論理演算を実行する。そのため、冗長化された第１のＬＵＴ１０－１および第２のＬＵＴ１０－２によって演算された同じ演算結果が第１の出力ノード１５－１および第２の出力ノード１５－２から出力される。言い換えると、高信頼モードでは、同じ論理演算を実行する二つのＬＵＴが冗長化された高信頼ＬＵＴ１１０が形成される。
　高信頼モードを用いて第１のＬＵＴ１０－１と第２のＬＵＴ１０－２とに対して同じ論理演算をさせる場合は、スイッチ１７をオン状態にして、２つのＬＵＴを相互に接続する。このとき、２つのＬＵＴ１０のメモリ状態と入力信号とを同一にして１つのＬＵＴとして動作させ、所望のアプリケーションを動作させる。その結果、高信頼モードでは、抵抗変化素子５０の保持不良に対して高い信頼性が得られる。
　スイッチ１７のオン・オフは、例えば、チップのＩＯ（Input Output）ピンによって制御できる。また、スイッチ１７のオン・オフは、例えば、スイッチ１７ごとにオン・オフ状態を保持するメモリを用意して制御してもよい。
　図１６に示すように、２つの異なるＬＵＴ１０（図１５）の内部の各ノードは、マルチプレクサ１３を構成するスイッチ１３０を介して、クロスバーメモリ１１の内部の対応するスイッチセル１２０と電気的に接続される。ＬＵＴ１０（図１５）の内部の１つのノードは、オン状態にある２つのスイッチセル１２０を介して、ＶＤＤにプルアップされるか、ＧＮＤにプルダウンされる。このため、同一のノードに対応する１つのスイッチセルが保持不良を起こして状態が遷移しても、ノードの電位は同じ状態を保つことができる。例えば、１５０度の温度で１０年間保管した場合の抵抗変化素子の保持不良率が１０の６乗分の１であった場合、回路が誤動作する確率は、冗長化前は１０の６乗分の１であったのに対して、冗長化によって１０の１２乗分の１まで向上させることができる。
　また、図１７に示すように、複数の再構成回路１（以下、ＣＬＢ：Configurable Logic Block）を並べて相互に接続することによって、より大規模の再構成回路１０００（集積回路とも呼ぶ）を構成できる。例えば、複数のＣＬＢに含まれる複数のスイッチ１７のオン・オフ状態を共有し、１つのメモリを構成できる。このように構成したメモリは、多重に冗長化されて信頼性が高い。ただし、図１７のように再構成回路１を多重化させる場合、それぞれの再構成回路１に含まれるクロスバーメモリ１１の書き込み制御線は共有化させる。複数のＣＬＢに含まれる複数のスイッチ１７でオン・オフ状態を共有させれば、１つのメモリを使って制御できる。なお、複数のＣＬＢに含まれる複数のスイッチでオン・オフ状態を共有させる場合は、冗長化されたメモリを用いることが望ましい。
　以上のように、本実施形態においては、相補型素子を含むスイッチで二つのＬＵＴの出力ノードを接続する。論理実装密度や電力特性、遅延特性を優先するアプリケーションを効率よく実装する場合には、スイッチをオフ状態にし、それぞれのＬＵＴを異なる論理演算回路として利用する。一方、信頼性を優先するアプリケーションを実装する場合は、スイッチをオン状態にするとともに、スイッチによって接続される二つのＬＵＴ間において、ＬＵＴメモリの状態と、ＬＵＴ内のマルチプレクサへの入力信号を同じにする。その結果、一方のＬＵＴに含まれるスイッチセルに保持不良が発生して高抵抗状態に遷移しても、他方のＬＵＴで使われているスイッチセルによってプルダウンまたはプルアップされるため、不具合なくロジック動作をさせることができる。
　また、２つの４入力ＬＵＴでは、クロスバースイッチ回路に２×（１６×２＋１６＋４）個のトランジスタ、マルチプレクサに、２×（３２＋１６＋８＋４）個のトランジスタを必要とするため、合計２２４個のトランジスタを使用する。ＰＭＯＳとＮＭＯＳを１つずつ用いたスイッチを１つ追加することによるフットプリントの面積オーバーヘッドは、ＬＵＴに使用するトランジスタ数で単純化して換算すると１％以下である。このため、相補型素子を含むスイッチを１つ追加しても、スイッチがない場合と比べてアプリケーションを実装させて動作させた際のパフォーマンス（電力・遅延）の劣化は１％以下となる。
また、高信頼性が要求される用途においては、同一チップでスイッチパターン（コンフィギュレーションパターン）を変えるだけで対応できる。さらに、アプリケーション動作に必要な回路面積、すなわちアプリケーション動作に必要なＣＬＢ数とＣＬＢの面積との積を２倍に抑えることができる。
　以上のように、本実施形態の再構成回路は、単一の回路でありながら、二つの用途を実装できる。一つは、冗長ビットを持たない再構成可能回路としてアプリケーションを高密度に実装する用途である。もう一つは、抵抗変化素子が保持不良を起こした場合であっても継続的にアプリケーション動作可能な高信頼性が要求される用途である。特に、高信頼性が要求される用途においては、アプリケーション動作に必要な回路面積を高密度実装時と比べて抑えることができる。すなわち、本実施形態によれば、冗長ビットを持たない再構成回路としてアプリケーションを高密度に実装しつつ、少ない回路オーバーヘッドで冗長性を持たせて継続的なアプリケーション動作を可能とする再構成回路を提供することが可能になる。
　（関連技術）
　ここで、本実施形態の再構成回路と、関連技術を用いた再構成回路とを比較して説明する。
　例えば、同じアプリケーションパターンを再構成回路上に３つ用意し、それぞれのパターンに対して同じ信号を入力するとともに、出力ノードに対して多数決判定回路を入れることによって、チップとしての保持信頼性を向上することができる。多数決回路を用いるこの方法によれば、アプリケーションパターンを再構成回路に実装するためのスイッチパターン（コンフィギュレーションパターン）を変えるだけで信頼性を向上できるため、再構成回路そのものの回路変更が必要ない。しかしながら、多数決回路を用いると、アプリケーション動作に必要な回路面積が３倍以上必要になる。
　抵抗変化素子を用いた再構成回路でも、冗長ビットを持たせずにアプリケーションを高密度に実装する用途と、抵抗変化素子が保持不良を起こしても継続的にアプリケーション動作可能な高信頼性が要求される用途とを同一の回路で実装可能ではある。しかしながら、高信頼性が要求される用途においては、アプリケーション動作に必要な回路面積を非高信頼化時（高密度実装時）と比べて２倍以内に抑えることは困難である。
　また、図１８～図２０に示すように、ＬＵＴ用メモリを構成するクロスバースイッチ回路のスイッチ数を信号切り替えポイントに多重に接続し、冗長化する方法がある。図１８および図１９は、ＲＶ（ＶＤＤおよびＧＮＤ）とＰＧＶとを多重化する例である。図２０は、クロスバーメモリを多重化する例である。
　図１８～図２０の場合、ＬＵＴに必要なスイッチ数を２倍にするだけで済み、アプリケーション動作に必要なＣＬＢ数は同じであるため、アプリケーション動作に必要な回路面積は多くても２倍で済む。ただし、図１８～図２０に示す方法では、ＣＬＢや再構成回路そのものの物理レイアウトが大きくなり、単位面積あたりに可能な論理実装面積が低下する。そのため、図１８～図２０に示す方法では、保持信頼性よりも、論理実装密度や、電力特性、遅延特性を優先する用途に関しては、図１２のように冗長ビットのない通常の再構成回路を別途用意する必要がある。すなわち、図１８～図２０に示す方法では、チップ品種の増大による製造・設計コスト、製品管理コストなどが増大する。
　すなわち、本実施形態によれば、上述の関連技術と比べて、冗長ビットを持たない再構成可能回路としてアプリケーションを高密度に実装しつつ、抵抗変化素子に保持不良が発生しても継続的なアプリケーション動作が可能な再構成回路を低コストで提供できる。
　（第２の実施形態）
　次に、本発明の第２の実施形態に係る再構成回路について図面を参照しながら説明する。本実施形態と第１の実施形態とは、クロスバースイッチ回路のクロスポイントに配置するスイッチセルが抵抗変化素子を含む点は同じであるが、回路の構造が異なる。
　（構成）
　図２１は、本実施形態の再構成回路に含まれる再構成回路２の構成を示す概念図である。図２１のように、再構成回路２は、第１のＬＵＴ２０－１、第２のＬＵＴ２０－２、スイッチ２７を備える。第１のＬＵＴ２０－１の出力ノード（第１の出力ノード２５－１）と、第２のＬＵＴ２０－２の出力ノード（第２の出力ノード２５－２）とは、スイッチ２７を介して互いに接続される。なお、以下において、第１のＬＵＴ２０－１と第２のＬＵＴ２０－２とを区別しない場合は、ＬＵＴ２０と記載する。
　第１のＬＵＴ２０－１は、第１の出力ノード２５－１を介して信号を出力する。第１のＬＵＴ２０－１は、第１の出力ノード２５－１を介してスイッチ２７に接続される。また、第２のＬＵＴ２０－２は、第２の出力ノード２５－２を介して信号を出力する。第２のＬＵＴ２０－２は、第２の出力ノード２５－２を介してスイッチ２７に接続される。
　スイッチ２７は、第１の出力ノード２５－１を介して第１のＬＵＴ２０－１に接続されるとともに、第２の出力ノード２５－２を介して第２のＬＵＴ２０－２に出力される。スイッチ２７は、第１の実施形態のスイッチ１７と同様である。
　図２２は、ＬＵＴ２０の構成を示すブロック図である。図２２のように、ＬＵＴ２０は、第１のクロスバーメモリ２１Ａ、第２のクロスバーメモリ２１Ｂ、第１のマルチプレクサ２３、第２のマルチプレクサ２４を含む。
　第１のクロスバーメモリ２１Ａおよび第２のクロスバーメモリ２１Ｂは、クロスバースイッチ回路によって構成される記憶回路である。第１のクロスバーメモリ２１Ａおよび第２のクロスバーメモリ２１Ｂは、入力信号と同じ信号レベルまたは高インピーダンス状態となるノードを有する。例えば、第１のクロスバーメモリ２１Ａおよび第２のクロスバーメモリ２１Ｂは、２入力・Ｋ出力のクロスバースイッチ回路によって実現される（Ｋ：自然数）。
　第１のマルチプレクサ２３は、第１のクロスバーメモリ２１Ａから出力される複数の信号を入力とし、入力された信号からいずれか一つを選択して出力する選択回路である。例えば、第１のマルチプレクサ２３は、複数のＰＭＯＳを多段に組み合わせた構成を有し、第１のクロスバーメモリ２１Ａから入力される複数の信号のうち少なくとも一つを選択する。
　第２のマルチプレクサ２４は、第２のクロスバーメモリ２１Ｂから出力される複数の信号を入力とし、入力された信号からいずれか一つを選択して出力する選択回路である。例えば、第２のマルチプレクサ２４は、複数のＮＭＯＳを多段に組み合わせた構成を有し、第２のクロスバーメモリ２１Ｂから入力される複数の信号のうち少なくとも一つを選択する。
　第１のマルチプレクサ２３と第２のマルチプレクサ２４は、クロスバースイッチ回路から入力される複数の信号のうちいずれか一つを選択制御信号（図示しない）に応じて共通の出力ノード２５に出力する。
　〔クロスバースイッチ回路〕
　図２３は、本実施形態の再構成回路に含まれるクロスバースイッチ回路２２の回路構成を示す回路図である。図２３には、抵抗変化素子を書き換える際（書き込み時）に、書き込み用の電源ソース（ＰＳ：Power Source）からの供給電圧・電流源を制御するための制御トランジスタや制御用配線も含めて図示している。なお、図２３に示す回路構成は、クロスバースイッチ回路２２の構成の一部を図示した概念図であり、全てを表すものではない。また、本実施形態の再構成回路２を実現するためのクロスバースイッチ回路２２は、図２３に示す素子や信号線の数に限定されない。
　クロスバースイッチ回路２２は、スイッチセル２２０－１～６を含む。スイッチセル２２０－１～６のそれぞれは、スイッチ素子を含む。なお、本実施形態においては、一対の抵抗変化素子をスイッチ素子として用いる例について説明する。また、これ以降、スイッチセル２２０－１～６を区別しない場合は、末尾のハイフンおよび番号を省略してスイッチセル２２０と記載する。
　クロスバースイッチ回路２２の出力ポートは、クロスバースイッチ回路２２の左右（ｘ方向）に設ける。また、ｙ方向に沿って設置される書き込み用の電源線ＰＳ［０］（第１の電源線とも呼ぶ）は、電源線ＰＳ［０］の左右に位置するスイッチセル２２０－１～６の共有の電源ソースである。
　左側の出力ポートと電源線ＰＳ［０］との間には、ｙ方向に沿って、スイッチセル２２０－１～３、第１制御トランジスタ２２１－１～３が配置される。
　スイッチセル２２０－１～３は、ｘ方向（第１の方向とも呼ぶ）の配線である書き込み制御線ＧＨ［ｋ－１］～ＧＨ［ｋ＋１］（第１の書き込み制御線とも呼ぶ）、信号線ＲＨ１［ｋ－１］～ＲＨ１［ｋ＋１］（第１の配線とも呼ぶ）に接続される。書き込み制御線ＧＨ［ｋ－１］～ＧＨ［ｋ＋１］と、信号線ＲＨ１［ｋ－１］～ＲＨ１［ｋ＋１］とは、互いに独立した配線である。信号線ＲＨ１［ｋ－１］～ＲＨ１［ｋ＋１］は、スイッチセル２２０－１～３に接続される第１制御トランジスタ２２１ａ～２２１ｃの一方の拡散層と接続される。第１制御トランジスタ２２１ａ～２２１ｃの他方の拡散層には、電源線ＰＳ［０］（第１の電源線とも呼ぶ）が接続される。
　スイッチセル２２０－１～３は、ｙ方向（第２の方向とも呼ぶ）の配線である書き込み制御線ＳＶ［１］（第２の書き込み制御線とも呼ぶ）および信号線ＲＶ［１］（第２の配線とも呼ぶ）を共有する。書き込み制御線ＳＶ［１］と信号線ＲＶ［１］とは、互いに独立した配線である。書き込み制御線ＳＶ［１］は、スイッチセル２２０－１～３に接続される第２制御トランジスタ２２２ａの一方の拡散層と接続される。第２制御トランジスタ２２２ａの他方の拡散層には、電源線ＰＳ［１］（第２の電源線とも呼ぶ）が接続される。第２制御トランジスタ２２２ａのゲート電極には、ドライバ制御線ＰＧＶ［１］が接続される。ドライバ制御線ＰＧＶ［１］は、第１制御トランジスタ２２１ａ、２２１ｂ、２２１ｃに共有される。ドライバ制御線ＰＧＶ［１］は、電源線ＰＳ［１］および電源線ＰＳ［２］（第３の電源線とも呼ぶ）からの書き込み用の電源ラインを制御するために設けられた第２制御トランジスタ２２２ａおよび第３制御トランジスタ２２３ａのゲート線として共有される。さらに、信号線ＲＶ［１］は、スイッチセル２２０－１～３に接続される第３制御トランジスタ２２３ａの一方の拡散層と接続される。第３制御トランジスタ２２３ａの他方の拡散層には、電源線ＰＳ［２］が接続される。
　右側の出力ポートとＰＳ［０］との間には、ｙ方向に沿って、スイッチセル２２０－４～６、第１制御トランジスタ２２１ｄ、２２１ｅ、２２１ｆが配置される。
　スイッチセル２２０－４～６は、ｘ方向の配線である書き込み制御線ＧＨ［ｋ－１］～ＧＨ［ｋ＋１］、信号線ＲＨ２［ｋ－１］～ＲＨ２［ｋ＋１］に接続される。書き込み制御線ＧＨ［ｋ－１］～ＧＨ［ｋ＋１］は、スイッチセル２２０－１～３のそれぞれと、スイッチセル２２０－４～６のそれぞれと共有される。書き込み制御線ＧＨ［ｋ－１］～ＧＨ［ｋ＋１］と、信号線ＲＨ２［ｋ－１］～ＲＨ２［ｋ＋１］とは、互いに独立した配線である。信号線ＲＨ２［ｋ－１］～ＲＨ２［ｋ＋１］は、スイッチセル２２０－４～６に接続される第１制御トランジスタ２２１ｄ～２２１ｆの一方の拡散層と接続される。第１制御トランジスタ２２１ｄ～２２１ｆの他方の拡散層には、電源線ＰＳ［０］が接続される。
　スイッチセル２２０－４～６は、ｙ方向の配線である書き込み制御線ＳＶ［２］および信号線ＲＶ［２］を共有する。書き込み制御線ＳＶ［２］と信号線ＲＶ［２］とは、互いに独立した配線である。書き込み制御線ＳＶ［２］は、スイッチセル２２０－４～６に接続される第２制御トランジスタ２２２ｂの一方の拡散層と接続される。第２制御トランジスタ２２２ｂの他方の拡散層には、電源線ＰＳ［１］が接続される。第２制御トランジスタ２２２ｂのゲート電極には、ドライバ制御線ＰＧＶ［２］が接続される。ドライバ制御線ＰＧＶ［２］は、第１制御トランジスタ２２１ｄ、２２１ｅ、２２１ｆに共有される。また、ドライバ制御線ＰＧＶ［２］は、電源線ＰＳ［１］および電源線ＰＳ［２］からの書き込み用の電源ラインを制御するために設けられた第２制御トランジスタ２２２ｂ、第３制御トランジスタ２２３ｂのゲート線として共有される。さらに、信号線ＲＶ［２］は、スイッチセル２２０－４～６に接続される第３制御トランジスタ２２３ｂの一方の拡散層と接続される。第３制御トランジスタ２２３ｂの他方の拡散層には、電源線ＰＳ［２］が接続される。
　図２４は、メモリ用に修正されたクロスバースイッチ回路（クロスバーメモリ２１）の入出力インターフェースを示す概念図である。図２４のように、ｘ方向に対応する一方の辺に信号線ＲＶおよびドライバ制御線ＰＧＶが配置される。また、ｙ方向に対応する一方の辺に信号線ＲＨ１、書き込み制御線ＧＨおよび電源線ＰＳが配置され、他方の辺に信号線ＲＨ２が配置される。
　クロスバーメモリ２１は、クロスバースイッチ構成の１つのＲＶポートに対して、電源レベル（以下、ＶＤＤ）またはグランドレベル（以下、ＧＮＤ）を入力することによってメモリとして機能させることができる。クロスバーメモリ２１への入力がＶＤＤの場合、クロスバーメモリ２１の出力は、ＶＤＤまたは高抵抗状態（Ｈｉｇｈ－ｚ）のいずれかのスイッチセルを書き換えることによって制御できる。クロスバースイッチ回路２２への入力がＧＮＤの場合、クロスバースイッチ回路２２への出力は、ＧＮＤまたは高抵抗状態（Ｈｉｇｈ－ｚ）のいずれかのスイッチセルを書き換えることによって制御できる。
　〔論理回路〕
　図２５は、本実施形態の再構成回路２（図２１）の回路構成を示す概念図である。本実施形態においては、相補型素子（スイッチ２７）を介して、第１のＬＵＴ２０－１の第１の出力ノード２５－１と、第２のＬＵＴ２０－２の第２の出力ノード２５－２とを接続する例を示す。
　第１のＬＵＴ２０－１は、第１のクロスバーメモリ２１Ａ－１、第２のクロスバーメモリ２１Ｂ－１、第１のマルチプレクサ２３－１、第２のマルチプレクサ２４－１、第１の出力ノード２５－１を有する。
　第１のクロスバーメモリ２１Ａ－１および第２のクロスバーメモリ２１Ｂ－１は、例えば、１入力・２Ｋ出力のクロスバースイッチ回路である。第１のマルチプレクサ２３－１は、複数のＰＭＯＳを組み合わせた構成を有する。第２のマルチプレクサ２４－１は、複数のＮＭＯＳを組み合わせた構成を有する。
　図２５のように、第１のＬＵＴ２０－１は、第１の出力ノード２５－１を挟んで左右に分離されて配置された入力ポートを有する。第１のＬＵＴ２０－１の左側の入力ポートは、左側に配置された第１のクロスバーメモリ２１Ａ－１の一方の出力ポートと接続される。第１のＬＵＴ２０－１の右側の入力ポートは、右側に配置された第２のクロスバーメモリ２１Ｂ－１の一方の出力ポートと接続される。第１のＬＵＴ２０－１に含まれる第１のマルチプレクサ２３－１と第２のマルチプレクサ２４－１への入力信号は関係づけられる。第１のＬＵＴ２０－１へのゲート入力信号セットに対して、第１のマルチプレクサ２３－１および第２のマルチプレクサ２４－１からそれぞれ１つの導通パスが選択される。
　第２のＬＵＴ２０－２は、第１のクロスバーメモリ２１Ａ－２、第２のクロスバーメモリ２１Ｂ－２、第１のマルチプレクサ２３－２、第２のマルチプレクサ２４－２、第２の出力ノード２５－２を有する。
　第１のクロスバーメモリ２１Ａ－２および第２のクロスバーメモリ２１Ｂ－２は、例えば、１入力・２Ｋ出力のクロスバースイッチ回路である。第１のマルチプレクサ２３－２は、複数のＰＭＯＳを組み合わせた構成を有する。第２のマルチプレクサ２４－２は、複数のＮＭＯＳを組み合わせた構成を有する。
　図２５のように、第２のＬＵＴ２０－２は、第２の出力ノード２５－２を挟んで左右に分離されて配置された入力ポートを有する。第２のＬＵＴ２０－２の左側の入力ポートは、左側に配置された第１のクロスバーメモリ２１Ａ－２の一方の出力ポートと接続される。第２のＬＵＴ２０－２の右側の入力ポートは、右側に配置された第２のクロスバーメモリ２１Ｂ－２の一方の出力ポートと接続される。第２のＬＵＴ２０－２に含まれる第１のマルチプレクサ２３－２と第２のマルチプレクサ２４－２への入力信号は関係づけられる。第２のＬＵＴ２０－２へのゲート入力信号セットに対して、第１のマルチプレクサ２３－２および第２のマルチプレクサ２４－２からそれぞれ１つの導通パスが選択される。
　ここで、第１の出力ノード２５－１から出力される値を変化させる方法について説明する。なお、第２の出力ノード２５－２から出力される値を変化させる方法については、第１の出力ノード２５－１と同様であるので説明は省略する。
　まず、第１のマルチプレクサ２３－１に含まれるＰＭＯＳのソースに接続された第１のクロスバーメモリ２１Ａ－１に含まれるスイッチセル２２０をオン状態にして、第１のクロスバーメモリ２１Ａ－１からＶＤＤを出力させる場合について説明する。この場合、第２のマルチプレクサ２４－１に含まれるＮＭＯＳのドレインに接続された第２のクロスバーメモリ２１Ｂ－１内のスイッチセル２２０をオフ状態にしてＨｉｇｈ－Ｚを出力させる。その結果、第１のマルチプレクサ２３－１および第２のマルチプレクサ２４－１の内部のソース・ドレインが相互に接続されるノードにおいて、ＶＤＤレベルが出力される。
　次に、第１のマルチプレクサ２３－１に含まれるＰＭＯＳのソースに接続された第１のクロスバーメモリ２１Ａ－１に含まれるスイッチセル２２０をオフ状態にして、第１のクロスバーメモリ２１Ａ－１からＨｉｇｈ－Ｚを出力する場合について説明する。この場合、第２のマルチプレクサ２４－１に含まれるＮＭＯＳのドレインに接続された第２のクロスバーメモリ２１Ｂ－１内に含まれるスイッチセルをオン状態にしてＧＮＤを出力させる。その結果、第１のマルチプレクサ２３－１および第２のマルチプレクサ２４－１の内部のＮＭＯＳとＰＭＯＳのソース・ドレインが相互に接続されるノードにおいて、ＧＮＤレベルが出力できる。
　第１のＬＵＴ２０－１および第２のＬＵＴ２０－２へのゲート入力信号セットに対して選択される導通パス上のスイッチセル２２０を相補性に注意しながら書き換えることによってＬＵＴとして所望の論理演算が実行される。
　本実施形態においては、図２５に示すように、相補型素子であるスイッチ２７を介して、第１のＬＵＴ２０－１の第１の出力ノード２５－１と、第２のＬＵＴ２０－２の第２の出力ノード２５－２とを相互に接続する。
　図２５に示す再構成回路２（図２１）の回路構成において、第１のＬＵＴ２０－１と第２のＬＵＴ２０－２とに対して異なる論理演算をさせる場合は、図２６のように、スイッチ２７をオフ状態にする。スイッチ２７をオフ状態にすると、第１のＬＵＴ２０－１と第２のＬＵＴ２０－２のそれぞれに対して、所望のメモリ状態と入力信号の選択を行い、所望のアプリケーションを動作させることができる。この場合、ＬＵＴの使用効率が高く、論理を高密度で実装できるため、電力や遅延などの性能が高くなる。
　一方、抵抗変化素子の保持不良に対して高い信頼性を持たせたい場合は、図２７のように、スイッチ２７をオン状態にして第１のＬＵＴ２０－１と第２のＬＵＴ２０－２とを相互に接続する。このとき、第１のＬＵＴ２０－１と第２のＬＵＴ２０－２のメモリ状態と入力信号とを同一にして１つのＬＵＴとして動作させ、所望のアプリケーションを動作させる。
　図２８のように、第１のＬＵＴ２０－１（図２５）および第２のＬＵＴ２０－２（図２５）内の各ノードは、第１のマルチプレクサ２３と第２のマルチプレクサ２４のそれぞれを介して、対応するスイッチセルと電気的に接続される。１つのノードは、オン状態にある２つのスイッチセルを介して、ＶＤＤにプルアップされるか、ＧＮＤにプルダウンされる。このため、１つのスイッチセルが保持不良を起こして状態が遷移しても、ノードの電位は同じ状態を保つことができる。例えば、１５０度の温度で１０年間保管した場合の抵抗変化素子の保持不良率が１０の６乗分の１であった場合、回路が誤動作する確率は、冗長化前は１０の６乗分の１であったのに対して、冗長化によって１０の１２乗分の１にまで向上させることができる。
　以上のように、本実施形態の論理回路によれば、ＬＵＴへの各ゲート入力信号セットに対して選択されるパス上のスイッチセルを相補性に注意しながら書き換えることによって、所望の論理演算を実行できるＬＵＴを実現できる。本実施形態の論理回路においては、オフ状態にあるスイッチセルの１つに択一的に動作電圧が印加される。そのため、本実施形態によれば、全てのスイッチセル（２＾Ｎ個）に動作電圧が印加される第１の実施形態のクロスバースイッチ回路（図１１）をメモリとして使ったＬＵＴ（図１２）と比べて、リーク電流を１／２＾Ｎにすることができる。
　以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１７年９月１１日に出願された日本出願特願２０１７－１７４１８２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１、２　　再構成回路
　１０－１　　第１のＬＵＴ
　１０－２　　第２のＬＵＴ
　１１　　クロスバーメモリ
　１２　　クロスバースイッチ回路
　１３　　マルチプレクサ
　１５－１　　第１の出力ノード
　１５－２　　第２の出力ノード
　１７　　スイッチ
　２０－１　　第１のＬＵＴ
　２０－２　　第２のＬＵＴ
　２１Ａ　　第１のクロスバーメモリ
　２１Ｂ　　第２のクロスバーメモリ
　２２　　クロスバースイッチ回路
　２３　　第１のマルチプレクサ
　２４　　第２のマルチプレクサ
　２５－１　　第１の出力ノード
　２５－２　　第２の出力ノード
　２７　　スイッチ
　５０　　抵抗変化素子
　５１　　第１の配線層
　５２　　固体電解質層
　５３　　第２の配線層
　１２０　　スイッチセル
　１２１ａ、１２１ｂ、１２１ｃ　　第１制御トランジスタ
　１２２ａ、１２２ｂ、１２２ｃ　　第２制御トランジスタ
　１２３ａ、１２３ｂ、１２３ｃ　　第３制御トランジスタ
　１２５－１　　第１の抵抗変化素子
　１２５－２　　第２の抵抗変化素子
　１２６　　選択トランジスタ
　１２７　　共通ノード

Claims (10)

  1. 　相補型素子を含む複数のスイッチセルを有するクロスバースイッチ回路に構成されるクロスバーメモリと、前記クロスバーメモリから入力される複数の信号のうち少なくとも一つを選択制御信号に応じて選択して出力するマルチプレクサとによって構成される第１のルックアップテーブルと、
    　前記クロスバーメモリと前記マルチプレクサとによって構成される第２のルックアップテーブルと、
    　前記第１のルックアップテーブルの出力ノードと、前記第２のルックアップテーブルの出力ノードとに接続され、前記第１のルックアップテーブルの出力ノードと前記第２のルックアップテーブルの出力ノードとを電気的に導通もしくは非導通の状態に切り替えるスイッチとを備える再構成回路。
  2. 　前記スイッチは、
    　オン状態の場合、前記第１のルックアップテーブルが構成される前記クロスバーメモリに含まれる一つのノードと、前記第２のルックアップテーブルが構成される前記クロスバーメモリに含まれる一つのノードとを電気的に接続し、
    　オフ状態の場合、前記第１のルックアップテーブルと前記第２のルックアップテーブルとの電気的な接続を切断する請求項１に記載の再構成回路。
  3. 　前記クロスバースイッチ回路は、
    　第１の方向に沿って配置された複数の第１の配線と、
    　前記第１の配線に沿って配置された複数の第１の書き込み制御線と、
    　第２の方向に沿って配置された複数の第２の配線と、
    　前記第２の配線に沿って配置された複数の第２の書き込み制御線と、
    　前記第１の配線と前記第２の配線とが交差する箇所に配置され、一方の拡散層が前記第１の書き込み制御線に接続され、他方の拡散層が前記第２の書き込み制御線に接続され、前記第１の配線と前記第２の配線との電気的な接続を切り替える複数の前記スイッチセルと、
    　前記第１の配線に接続され、前記第１の配線に電力を供給する第１の電源線と前記第１の配線との電気的な接続を切り替える第１制御トランジスタと、
    　前記第１の書き込み制御線に接続され、前記第１の書き込み制御線に電力を供給する第２の電源線と前記第１の書き込み制御線との電気的な接続を切り替える第２制御トランジスタと、
    　前記第２の配線に接続され、前記第２の配線に電力を供給する第２の電源線と前記第２の配線との電気的な接続を切り替える第３制御トランジスタとを備える請求項１または２に記載の再構成回路。
  4. 　前記マルチプレクサは、
    　ｐ型金属酸化膜半導体素子とｎ型金属酸化膜半導体素子とを含む複数の相補型素子を多段に組み合わせた構成を有し、
    　前記クロスバースイッチ回路から入力される複数の信号のうちいずれか一つを前記選択制御信号に応じて出力する請求項３に記載の再構成回路。
  5. 　前記クロスバースイッチ回路は、
    　第１の方向に沿って配置された複数の第１の配線と、
    　前記第１の配線に沿って配置された複数の第１の書き込み制御線と、
    　第２の方向に沿って配置された複数の第２の配線と、
    　前記第２の配線に沿って配置された複数の第２の書き込み制御線と、
    　前記第２の方向に沿って配置され、前記第１の配線に接続された第１の電源線と、
    　前記第１の配線と前記第２の配線とが交差する箇所に前記第１の電源線を挟んで対称的に配置され、前記第１の配線と前記第２の配線との電気的な接続を切り替える複数の前記スイッチセルと、
    　前記第１の電源線と前記スイッチセルとの間において前記第１の配線に接続され、前記第１の配線に電力を供給する第１の電源線と前記第１の配線との電気的な接続を切り替える第１制御トランジスタと、
    　前記スイッチセルの一方の電極に接続される第１の書き込み制御線に接続され、前記第１の書き込み制御線に電力を供給する第２の電源線と前記第１の書き込み制御線との電気的な接続を切り替える第２制御トランジスタと、
    　前記第２の配線に接続され、前記第２の配線に電力を供給する第２の電源線と前記第２の配線との電気的な接続を切り替える第３制御トランジスタとを備える請求項１または２に記載の再構成回路。
  6. 　前記第１および第２のルックアップテーブルは、
    　入力信号と同じ信号レベルまたは高インピーダンス状態となるノードを有する第１および第２のクロスバーメモリと、
    　複数のｐ型半導体素子を多段に組み合わせた構成を有し、前記第１のクロスバーメモリから入力される複数の信号のうち少なくとも一つを選択する第１のマルチプレクサと、
    　複数のｎ型半導体素子を多段に組み合わせた構成を有し、前記第２のクロスバーメモリから入力される複数の信号のうち少なくとも一つを選択する第２のマルチプレクサとをそれぞれ有し、
    　前記第１および第２のマルチプレクサは、
    　前記クロスバースイッチ回路から入力される複数の信号のうちいずれか一つを前記選択制御信号に応じて共通の出力ノードに出力する請求項５に記載の再構成回路。
  7. 　前記スイッチセルは、
    　印加する電圧に応じて抵抗状態を切り替えることができる第１および第２の抵抗変化素子と、
    　少なくとも一つのトランジスタとを含み、
    　前記第１の抵抗変化素子の一方の端子と、前記第２の抵抗変化素子の一方の端子とが、前記トランジスタの拡散層の一方に接続される請求項１乃至６のいずれか一項に記載の再構成回路。
  8. 　前記第１および第２の抵抗変化素子は、バイポーラ型の抵抗変化素子であり、抵抗変化極性が対向するように配置される請求項７に記載の再構成回路。
  9. 　前記第１および第２の抵抗変化素子は、イオン電導性の固体電解質層を含む請求項８に記載の再構成回路。
  10. 　請求項１乃至９のいずれか一項に記載の再構成回路を複数備え、複数の前記再構成回路を相互に接続させて構成した集積回路。
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