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WO2018114807A1 - Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips - Google Patents

Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips Download PDF

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WO2018114807A1
WO2018114807A1 PCT/EP2017/083317 EP2017083317W WO2018114807A1 WO 2018114807 A1 WO2018114807 A1 WO 2018114807A1 EP 2017083317 W EP2017083317 W EP 2017083317W WO 2018114807 A1 WO2018114807 A1 WO 2018114807A1
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WO
WIPO (PCT)
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layer
contact
semiconductor region
current
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2017/083317
Other languages
English (en)
French (fr)
Inventor
Fabian Kopp
Attila Molnar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Priority to CN201780078858.1A priority Critical patent/CN110100319B/zh
Priority to US16/462,483 priority patent/US10833224B2/en
Priority to JP2019520645A priority patent/JP6911111B2/ja
Publication of WO2018114807A1 publication Critical patent/WO2018114807A1/de
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Ceased legal-status Critical Current

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    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP

Definitions

  • An optoelectronic semiconductor chip is specified.
  • the semiconductor layer sequence comprises one or more active layers for
  • the active layer has visible light like blue light.
  • Semiconductor region is preferably an n-conducting n-side and in the second semiconductor region
  • first and the second semiconductor region are each explained with this charge carrier conductivity. Likewise, the first and the second semiconductor region the reverse
  • the optoelectronic semiconductor chip is preferably a light-emitting diode, or LED for short.
  • Compound semiconductor material is, for example, a nitride compound semiconductor material such as Al n In] __ n _ m N m Ga or a phosphide compound semiconductor material such as
  • Compound semiconductor material such as Al n In ] __ n _ m Ga m As or as Al n Ga m In ] __ n _ m AskP ] __k, where each 0 ⁇ n 1, 0 ⁇ m 1 and n + m ⁇ 1 and 0 -S k ⁇ 1.
  • the semiconductor layer sequence is particularly preferably based on the AlInGaN material system.
  • the at least one active layer contains in particular at least one pn junction and / or at least one
  • a radiation generated by the active layer in operation has a wavelength maximum intensity of at least 400 nm or 425 nm and / or of at most 480 nm or 800 nm.
  • the substrate is particularly permeable to radiation generated in the active layer, preferably
  • the semiconductor layer sequence is further
  • the substrate is a growth substrate.
  • the substrate is a silicon carbide substrate, a gallium nitride substrate, a silicon substrate or
  • the active layer is preferably perpendicular to a growth direction of the semiconductor layer sequence and perpendicular to one
  • Semiconductor layer sequence is applied, oriented.
  • the at least one contact trench extends from a side of the second semiconductor region facing away from the substrate through the active layer into the first
  • the two mirror layers are preferably electrically insulating. Furthermore, the mirror layers are arranged to reflect radiation generated during operation in the active layer.
  • the mirror layers can each be formed from a single layer or from several
  • Partial layers are composed. Such partial layers preferably follow along the growth direction of
  • the mirror layers are each designed as a dielectric mirror or Distributed Bragg Reflector, DBR for short.
  • At least one power ridge is preferably a metallic web, that is, in particular, that the current ridge consists of one or more metals and is ohmic conductive.
  • the power ridge is partially or completely in the contact trench. As seen in plan view, the power ridge is preferably completely within the contact trench. In the direction parallel to
  • the current ridge can lie completely in the contact trench; the current ridge preferably projects beyond the contact trench and the contact bridge
  • the current web is set up to conduct current along the contact trench.
  • the first semiconductor region can be supplied with electric current via the current ridge.
  • the current web along a longitudinal direction preferably has a length which has an average width of the current web around at least one
  • the power bridge is elongated.
  • the power ridge dimensions of about 3 ym x 500 ym.
  • the current web has a plurality of contact fields along the longitudinal direction and a plurality of insulator fields, which are arranged alternately successively. In the isolator fields none occurs
  • the contact fields are set up to supply the semiconductor layer sequence, that is to say the first semiconductor region, with current. It is therefore not along the entire length of the current ridge a current injection in the second semiconductor region.
  • the contact layer may consist of a single layer
  • contact layer around a metallic layer which consists of one or more metals.
  • the contact layer additionally has one or more
  • transparent conductive oxides such as indium tin oxide or consists of one or more such oxides.
  • Contact layer directly to the first semiconductor region and is set up for current injection directly into the first semiconductor region.
  • the first semiconductor region is energized exclusively via the contact layer, so that no current injection into the first semiconductor region occurs through other components of the semiconductor chip.
  • the contact layer is attached directly to the current ridge. This means that a current flow takes place via the current web to the contact layer and from there into the first semiconductor region.
  • Contact layer is preferably limited to the respective contact field, a connection between adjacent
  • Electrical directly preferably refers to an ohmic conductive connection, so in the present case an electrically conductive
  • Connection via the semiconductor layer sequence is not to be regarded as a direct electrical connection.
  • the insulator fields are free of the contact layer.
  • Insulator fields is one of the mirror layers, in particular the first mirror layer, between the current ridge and the first semiconductor region. In other words, in the insulator fields an electrical insulation of the
  • Radiation generation which is located between a first and a second semiconductor region.
  • At least one contact trench extends from a side of the substrate facing away from the second semiconductor region forth through the active layer into the first semiconductor region.
  • First and second electrically insulating mirror layers are for reflecting radiation generated in operation in the active layer
  • a metallic power bar is in the
  • Mirror layer extends out of the contact trench on the active layer away on a side facing away from the substrate side of the second semiconductor region. It is one
  • sapphire volume emitters are so-called sapphire volume emitters. These are based on AlInGaN semiconductor layer sequence on a
  • These light-emitting diodes generate blue light which is emitted via side surfaces of the substrate as well as via an upper side of the substrate facing away from the semiconductor layer sequence.
  • metal contacts for current injection.
  • further layers for example mirror layers or StromaufWeitungs füren.
  • Such light emitting diodes are used for producing white light in combination with a phosphor such as YAG: Ce.
  • Reflection coefficient at the electrical metal contacts the lower sine absorption at the contacts and thus brightness losses. Furthermore, the more photo-planes are used in the production process of the optoelectronic semiconductor chip, in particular in order to increase the reflection coefficients at the contacts, the higher the manufacturing costs arise.
  • the contact layer is located only at local openings in the base of the contact trench. The contact layer is without additional
  • Photo level can be produced.
  • Such a contact layer with a preferably relatively high reflection can also be located on the contacts for the second semiconductor region, in order to enable a total high reflection at the contacts.
  • the contact layer with a preferably relatively high reflection can also be located on the contacts for the second semiconductor region, in order to enable a total high reflection at the contacts.
  • Semiconductor chip one or more busbars.
  • At least one busbar is preferably formed from one or more metals and ohmsch conductive.
  • the busbar may be a metallic busbar.
  • the busbar is set up to supply current to the second semiconductor region on a side of the second semiconductor region which faces away from the substrate.
  • the second mirror layer applied directly on the second semiconductor region.
  • the second mirror layer is applied exclusively on the second semiconductor region.
  • the second mirror layer is preferably on areas
  • busbar is attached. This applies, for example, with a tolerance of at most 5 ym or 10 ym or 20 ym, seen in plan view of the optoelectronic semiconductor chip.
  • the contact layer is additionally present in a region between the busbar and the second semiconductor region. It is the
  • Mirror layer laterally the contact layer, in particular all around. That is, the contact layer can be completely surrounded by the second mirror layer when viewed in plan view and thus be located within the second mirror layer. Furthermore, the busbar dominates the
  • Contact layer preferably laterally, seen in plan view.
  • the contact layer is composed of exactly two or exactly three or exactly four partial layers. In particular, one is
  • Semiconductor contact layer is present, which is located directly on the first semiconductor region and which is preferably formed by exactly one layer.
  • the semiconductor contact layer preferably comprises one or more of the following
  • a thickness of the semiconductor contact layer is preferably at least 0.1 nm or 0.5 nm or 1 nm and / or at most 5 nm or 30 nm or 100 nm.
  • the reflection layer preferably follows directly after the semiconductor contact layer and is preferably formed by exactly one layer.
  • the contact layer consists of the reflection layer together with the semiconductor contact layer.
  • Reflection layer and the semiconductor contact layer preferably arranged congruently one above the other.
  • the reflective layer comprises one or more of the following
  • a thickness of the reflection layer is preferably at least 10 nm or 20 nm or 30 nm and / or at most 100 nm or 200 nm or 500 nm.
  • the barrier layer is preferably mounted directly on the reflection layer, on a side facing away from the semiconductor layer sequence.
  • the optional barrier layer is preferably a metal layer.
  • the barrier layer comprises or consists of one or more of the following materials: Ti, Pt, Au, Ni, Rh, Ru.
  • the thickness of the barrier layer is preferably at least 1 nm or 4 nm or 20 nm and / or at most 200 nm or 100 nm.
  • the barrier layer is preferably composed of two partial layers, such as a Ti partial layer and a Pt partial layer, but can also have more than two partial layers.
  • the busbar is designed U-shaped in plan view.
  • the busbar is seen in plan view preferably formed an arc with an angular coverage of 180 °, the busbar is bent more in a central portion than at end portions, the busbar in the end regions can just run out.
  • the busbar may have other shapes and be designed, for example, L-shaped, N-shaped and M-shaped or fork-shaped with two or more than two fingers.
  • Power bar between the legs of the U's of the power rail can lie completely within the U 's of the busbar. If the busbar has other shapes, the busbar can also be located inside the busbar
  • Busbar are located.
  • the busbar and the power ridge are each designed L-shaped and are adjacent to each other or that the
  • the semiconductor chip in particular with regard to the electrical contacting in plan view, is designed symmetrically with respect to a longitudinal axis along which the current web runs.
  • the longitudinal axis is, in particular, that axis of symmetry or axis of the semiconductor chip which is the longest. It is possible that the longitudinal axis in plan view is the only axis of symmetry of the semiconductor chip.
  • the current ridge projects beyond the contact layer at least in places, as seen in plan view. This applies in particular in the direction perpendicular to the longitudinal direction of the current ridge. Furthermore, this preferably applies within at least one or all of the contact fields.
  • the current ridge projects beyond the contact layer laterally in the respective contact field.
  • the contact layer in places or in total, the current bridge laterally, seen in plan view and in the direction perpendicular to the longitudinal direction of the current ridge.
  • the contact layer is in at least one or all
  • the power ridge seen in plan view can be completely or partially next to the contact layer. This applies to one, to several or all of the contact fields.
  • the first one suffices
  • Mirror layer partially covers the base of the contact trench, preferably in direct contact. Side surfaces of the contact trench can, seen in cross-section, be completely or predominantly covered by the first mirror layer, wherein the mirror layer in turn preferably directly onto the Side surfaces is applied.
  • the base of the contact trench is preferably completely from the first
  • a degree of coverage of the second semiconductor region with the first mirror layer is preferably at most 10% or 5% or 2% and / or at least 0.5% or 1%.
  • Passivation layer may be formed of a single layer or of multiple sub-layers.
  • the first and second mirror layers are each partially covered by the passivation layer.
  • the passivation layer can be contiguous and continuous as a common
  • Passivation layer are covered, are preferably covered by the current bridge together with the busbar.
  • Contact layer does not passivation layer. That is, the contact layer is spaced from the passivation layer. Alternatively, the contact layer may contact the passivation layer in places. In accordance with at least one embodiment, a portion of the
  • the current ridge has a constant width across the contact fields and the insulator fields along the longitudinal direction. That is, the current ridge may extend in particular as a straight line without width variation along the contact trench.
  • the contact trench for the current ridge may have a constant, constant width and / or cross-sectional shape. Also, the contact trench preferably runs along a straight line. Alternatively, it is possible that the current ridge and / or the contact trench have a varying width. The width then decreases steadily or stepwise, for example, in the direction away from the bonding region or the width varies periodically, for example sinusoidally.
  • the first mirror layer is closer to the substrate than the second one
  • Mirror layer is located on average closer to the second mirror layer, or even that the second mirror layer is located farther away from the substrate as the first
  • the mirror layers do not overlap each other when viewed in plan view. That is, along the growth direction of the
  • the mirror layers are not stacked at any point.
  • the second one is a semiconductor layer sequence, the mirror layers are not stacked at any point.
  • the second mirror layer is located on the second
  • the contact trench is free of the second mirror layer.
  • Mirror layers constructed differently from each other. This may mean that the mirror layers have mutually different materials, material compositions and / or layer thicknesses.
  • the first and the second mirror layer are of identical construction.
  • the two mirror layers then have the same
  • Method is preferably an optoelectronic
  • the method is for producing an optoelectronic semiconductor chip and comprises the following steps, particularly preferably in the order given:
  • the semiconductor layer sequence having an active layer for generating radiation between a first and a second semiconductor region
  • Etched current spreading layer preferably etched wet-chemically.
  • the second semiconductor region at the edge of the contact trench is partially freed from the current spreading layer.
  • the second mask layer is undercut so that an etching region of the current spreading layer extends below the second mask layer. A supernatant of the second semiconductor region over the
  • Current spreading layer, toward the contact trench, after etching the current spreading layer is preferably at least 0.3 ym or 0.7 ym and / or at most 10 ym or 5 ym.
  • Figure 1 is a schematic plan view of a
  • FIGS. 1 to 7 are schematic sectional views of
  • FIG. 8 shows schematic sectional views of FIG
  • Figure 1 is an embodiment of a
  • optoelectronic semiconductor chip 1 shown.
  • four areas A, B, C, D are marked.
  • the figures 2 to 4 sectional views of these areas A, B, C, D are shown.
  • the semiconductor chip 1 in particular a
  • LED chip comprises a semiconductor layer sequence 2 on a light-transmitting substrate 3. Die
  • Semiconductor layer sequence 2 is preferably based on AlInGaN.
  • the substrate 3 is preferably a sapphire growth substrate.
  • the semiconductor chip 1 preferably generates blue light during operation.
  • a current ridge with a bonding region 66 and a current rail 8 with a bonding region 88 For supplying current to the semiconductor chip 1 there is a current ridge with a bonding region 66 and a current rail 8 with a bonding region 88.
  • the current ridge 6 is located in a contact trench 4, seen in plan view.
  • the current bridge 6 alternately directly successive contact fields 61 and insulator fields 62.
  • a current injection into the semiconductor layer sequence 2 takes place via the current ridge 6 only in the contact fields 61.
  • the busbar 8 Seen in plan view, the busbar 8 is U-shaped and the current ridge 6 with the bonding region 66 is located completely within this U's.
  • FIG. 2 shows the sectional representation of the region A from FIG. 1, which forms one of the contact fields 61.
  • the semiconductor layer sequence 2 comprises an active layer 22, for example a multi-quantum well structure, which is located between a first semiconductor region 21 and a second semiconductor region 23. At the first
  • the semiconductor region 21 is preferably an n-side and the second semiconductor region 23 is a p-side of the semiconductor layer sequence 2.
  • the contact trench 4 for the current ridge 6 is formed.
  • the contact trench 4 extends from a side facing away from the substrate 3 of the second
  • a first mirror layer 51 which extends from a base of the contact trench 4 over side surfaces of the contact trench 4 to the second semiconductor region 23.
  • the first mirror layer 51 covers only a very small part of the second semiconductor region 23.
  • Other regions of the second semiconductor region 23 are covered by a current spreading layer 83.
  • a current spreading layer 83 Furthermore, a
  • Passivation layer 9 present, which together with the
  • the contact layer 7 is located in an opening of the first mirror layer 51.
  • the contact layer 7 may slightly cover the first mirror layer 51 at its edges.
  • the current ridge 6 projects beyond the contact layer 7.
  • the contact layer 7 is completely surrounded by the first semiconductor region 21 together with the first mirror layer 51 and the current ridge 6.
  • the contact layer 7 of a semiconductor contact layer 7a, a reflective layer 7b and a barrier layer 7c is composed.
  • the semiconductor thin contact layer 7a is formed of titanium or chromium, for example.
  • the reflection layer 7b is, for example, a comparatively thick layer of Ag, Al or Rh.
  • the barrier layer 7c contains or consists in particular of titanium or platinum.
  • the current ridge 6 is formed for example of silver, copper, gold, tin and / or nickel. In the electric
  • the first mirror layer 51 preferably has a comparatively low number of layers, in particular at least two or three or four partial layers. Alternatively or additionally, the first mirror layer 51 contains at most 20 or 12 or six partial layers. Thus, the first mirror layer 51 preferably has a sequence of dielectric Layers with a low and a high refractive index. Low refractive index means in particular ⁇ 1.7, high refractive index means in particular> 1.7, based on a wavelength of maximum intensity in the
  • a thickness of the individual layers is preferably ⁇ / 4, with a lowest of these
  • a thickness of 3 ⁇ / 4 may have.
  • the electrically insulating first mirror layer 51 extends continuously between the current ridge 6 and the semiconductor layer sequence 2. Thus, no current injection takes place in the insulator field 62
  • FIG. 4 shows a sectional illustration of the region C from FIG.
  • the contact layer 7 is designed annular in plan view. Furthermore, the contact layer 7 is completely covered by the current bridge 6. The contact layer 7 encloses a circular region of the first
  • FIG. 5 shows the region D from FIG. Directly on the second semiconductor region 23 is in the field of
  • the second mirror layer 53 may have the same structure as the first mirror layer 51, is corresponding to the
  • the current spreading layer 83 is formed of ITO, for example, and has a thickness of about 80 nm.
  • Current spreading layer 83 is the busbar 8. In operation, a current distribution over the surface of the semiconductor chip 1 across the busbar 8, followed by a further current spreading over the
  • the busbar 8 is preferably formed of the same materials and with the same thickness as the current ridge. 6
  • the busbar 8 in the U-shaped arms is preferably constructed in the same way as illustrated in FIG. 5, only with reduced width.
  • the contact layer 7 is located between the second mirror layer 53 and the busbar 8. This can apply across the entire busbar 8 or only for the bond area 88.
  • the contact layer 7 is surmounted laterally by the busbar 8 and the bond area 88.
  • a corresponding design of the busbar 8, as shown in connection with Figure 5, is preferably present in all other embodiments.
  • FIG. 6 shows a further exemplary embodiment of the invention
  • Semiconductor chips 1 can, taking into account the
  • the contact layer 7 and the current bridge 6 arranged symmetrically to each other.
  • the contact layer 7 is in places in direct contact with the passivation layer 9.
  • the passivation layer 9 covers the
  • the contact layer 7 in the illustrated area completely.
  • the contact layer 7 is made of a reflective metal
  • the passivation layer 9 is, as preferred in all other embodiments, from an electrical
  • Passivation layer 9 a combination of an inner layer of alumina, as generated via atomic layer deposition, and an outer, further away from the substrate 3 located layer of silicon dioxide, such as produced by chemical vapor deposition.
  • the current ridge 6 is centered on the contact layer 7
  • the power ridge 6 is preferably narrower than the
  • the current ridge 6 can be located completely next to the opening in the first mirror layer 51, in which the contact layer 7 is in direct contact with the first semiconductor region 21. A current flow takes place via the current bridge 6 to the contact layer 7 and then into the first semiconductor region 21. By this arrangement, the current bridge 6 is shielded from incident light by the first mirror layer 51 at least for the largest areal proportion.
  • the contact layer 7 is preferably formed of a transparent material such as a transparent conductive oxide, in particular ITO, so that incident light is not significantly absorbed neither at the current ridge 6 nor in the contact layer 7. A lateral extent of the contact layer 7 is thus greater than the opening in the first
  • FIG. 8 shows an example of a production method for such an optoelectronic semiconductor chip 1
  • the semiconductor layer sequence 2 is grown on the substrate 3.
  • a first mask layer 11 is applied and patterned.
  • the second mirror layer 53 is applied.
  • the first mask layer 11 is removed and the current spreading layer 83, for example made of ITO, is applied over the whole area.
  • the current spreading layer 83 for example made of ITO
  • a second mask layer 12 is formed and patterned. With the aid of the second mask layer 12, the contact trench 4 is etched. As a result, the current spreading layer 83 in the region of the contact trench 4 is removed. In addition, a wet-chemical etching of the
  • the current spreading layer 83 wherein in this wet-chemical etching, the second mask layer 12 may remain intact.
  • the current spreading layer 83 is selectively etched back from the edges of the contact trench 4, so that the second
  • Semiconductor region 23 is exposed at the edge of the contact trench 4.
  • the second semiconductor region 23 projects beyond the current spreading layer 83 by about 1 ym, toward the contact trench 4th
  • a plasma treatment can be carried out, for example with oxygen plasma, which on the side of the second semiconductor region 23 facing away from the substrate 3 locally removes the second mask layer 12.
  • the first mirror layer 51 slightly cover this side of the second semiconductor region 23.
  • the second mask layer 12 preferably completely covers the second mirror layer 53, which is shown in FIG. 8B, so that the second mirror layer 53 is not affected by the production of the contact trench 4.
  • Mask layer 12 a third mask layer 33 applied by means of which the first mirror layer 51 in the
  • mirror layers 51, 53 may be a
  • mirror layers 51, 53 may optionally be a plasma, such as an oxygen plasma, applied to the third
  • Mask layer 13 partially remove. Thus, the opening in the third mask layer 13 increases, so that the
  • the contact layer 7 is also produced in the opened current spreading layer 83 on the second mirror layer 53.
  • the third mask layer 13 has been removed and the passivation layer 9 is applied over the whole area.
  • the passivation layer is preferably made of a first applied A ⁇ C ⁇ layer and one below
  • SiO 2 _ layer composed to be particularly impermeable to moisture.
  • a fourth mask layer 14 is applied. With the aid of the fourth mask layer 14, the passivation layer 9 is removed in places and, preferably in the same method step, the current bar 6 and the bus bar 8 are generated. The fourth mask layer 14 is then removed again.

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Abstract

In einer Ausführungsform umfasst der optoelektronische Halbleiterchip (1) eine Halbleiterschichtenfolge (2) mit einer aktiven Schicht (22) zwischen einem ersten (21) und einem zweiten Halbleiterbereich (23) auf einem lichtdurchlässigen Substrat (3). Ein Kontaktgraben (4) erstreckt sich durch die aktive Schicht (22) bis in den ersten Halbleiterbereich (21). Eine erste und eine zweite elektrisch isolierende Spiegelschicht (51, 53) sind zur Reflexion von im Betrieb in der aktiven Schicht (22) erzeugter Strahlung eingerichtet. Ein metallischer Stromsteg (6) ist in dem Kontaktgraben (4) angebracht und zu einer Stromführung entlang des Kontaktgrabens (4) sowie zu einer Bestromung des ersten Halbleiterbereichs (21) vorgesehen. Die erste Spiegelschicht (51) reicht aus dem Kontaktgraben (4) heraus über die aktive Schicht (22) hinweg bis auf eine dem Substrat (3) abgewandte Seite des zweiten Halbleiterbereichs (23). Es ist eine Kontaktschicht (7) zur Stromeinprägung direkt in den ersten Halbleiterbereich (21) und in direktem Kontakt mit dem Stromsteg (6) vorhanden.

Description

Beschreibung
Optoelektronischer Halbleiterchip und Verfahren zur
Herstellung eines optoelektronischen Halbleiterchips
Es wird ein optoelektronischer Halbleiterchip angegeben.
Darüber hinaus wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips angegeben.
Eine zu lösende Aufgabe besteht darin, einen
optoelektronischen Halbleiterchip anzugeben, der effizient herstellbar ist und der eine hohe Lichtausbeute bietet. Diese Aufgabe wird unter anderem durch einen
optoelektronischen Halbleiterchip und durch ein Verfahren mit den Merkmalen der unabhängigen Patentansprüche gelöst.
Bevorzugte Weiterbildungen sind Gegenstand der abhängigen Ansprüche .
Gemäß zumindest einer Ausführungsform weist der
optoelektronische Halbleiterchip eine
Halbleiterschichtenfolge auf. Die Halbleiterschichtenfolge umfasst eine oder mehrere aktive Schichten zur
Strahlungserzeugung, insbesondere zur Erzeugung von
sichtbarem Licht wie blauem Licht. Die aktive Schicht
befindet sich zwischen einem ersten Halbleiterbereich und einem zweiten Halbleiterbereich. Bei dem ersten
Halbleiterbereich handelt es sich bevorzugt um eine n- leitende n-Seite und bei dem zweite Halbleiterbereich
insbesondere um eine p-leitende p-Seite. Im Folgenden werden der erste und der zweite Halbleiterbereich jeweils mit dieser Ladungsträgerleitfähigkeit erläutert. Genauso können der erste und der zweite Halbleiterbereich die umgekehrten
Ladungsträgerleitfähigkeiten aufweisen .
Bei dem optoelektronischen Halbleiterchip handelt es sich bevorzugt um eine Leuchtdiode, kurz LED.
Gemäß zumindest einer Ausführungsform basiert die
Halbleiterschichtenfolge auf einem III-V-
Verbindungshalbleitermaterial . Bei dem Halbleitermaterial handelt es sich zum Beispiel um ein Nitrid- Verbindungshalbleitermaterial wie AlnIn]__n_mGamN oder um ein Phosphid-Verbindungshalbleitermaterial wie
AlnIn]__n_mGamP oder auch um ein Arsenid-
Verbindungshalbleitermaterial wie AlnIn]__n_mGamAs oder wie AlnGamIn]__n_mAskP]__k, wobei jeweils 0 ^ n 1, 0 ^ m 1 und n + m < 1 sowie 0 -S k < 1 ist. Bevorzugt gilt dabei für zumindest eine Schicht oder für alle Schichten der
Halbleiterschichtenfolge 0 < n < 0,8, 0,4 < m < 1 und n + m < 0,95 sowie 0 < k < 0,5. Dabei kann die
Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche
Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also AI, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können.
Besonders bevorzugt basiert die Halbleiterschichtenfolge auf dem Materialsystem AlInGaN.
Die mindestens eine aktive Schicht beinhaltet insbesondere wenigstens einen pn-Übergang und/oder mindestens eine
Quantentopfstruktur . Eine von der aktiven Schicht im Betrieb erzeugte Strahlung weist zum Beispiel eine Wellenlänge maximaler Intensität von mindestens 400 nm oder 425 nm und/oder von höchstens 480 nm oder 800 nm auf.
Gemäß zumindest einer Ausführungsform befindet sich die
Halbleiterschichtenfolge auf einem lichtdurchlässigen
Substrat. Das Substrat ist insbesondere für in der aktiven Schicht erzeugte Strahlung durchlässig, bevorzugt
transparent. Die Halbleiterschichtenfolge ist ferner
bevorzugt direkt auf dem Substrat aufgewachsen, sodass es sich bei dem Substrat um ein Aufwachssubstrat handelt.
Beispielsweise ist das Substrat ein Siliziumkarbidsubstrat, ein Galliumnitridsubstrat, ein Siliziumsubstrat oder
bevorzugt ein Saphirsubstrat. Hierbei befindet sich der erste Halbleiterbereich näher an dem Substrat als der zweite Halbleiterbereich. Die aktive Schicht ist bevorzugt senkrecht zu einer Wachstumsrichtung der Halbleiterschichtenfolge und senkrecht zu einer
Hauptseite des Substrats, auf der die
Halbleiterschichtenfolge aufgebracht ist, orientiert.
Gemäß zumindest einer Ausführungsform weist der
Halbleiterchip einen oder mehrere Kontaktgräben auf. Der mindestens eine Kontaktgraben erstreckt sich von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht hindurch bis in den ersten
Halbleiterbereich. Über den Kontaktgraben ist der erste
Halbleiterbereich von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her elektrisch kontaktierbar .
Gemäß zumindest einer Ausführungsform weist der
Halbleiterchip eine erste und eine zweite Spiegelschicht auf. Die beiden Spiegelschichten sind bevorzugt elektrisch isolierend. Ferner sind die Spiegelschichten zur Reflexion von im Betrieb in der aktiven Schicht erzeugter Strahlung eingerichtet. Die Spiegelschichten können je aus einer einzigen Schicht gebildet sein oder aus mehreren
Teilschichten zusammengesetzt sein. Solche Teilschichten folgen bevorzugt entlang der Wachstumsrichtung der
Halbleiterschichtenfolge direkt aufeinander. Insbesondere sind die Spiegelschichten je als dielektrischer Spiegel oder Distributed Bragg Reflector, kurz DBR, gestaltet.
Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip einen oder mehrere Stromstege. Bei dem
mindestens einen Stromsteg handelt es sich bevorzugt um einen metallischen Steg, das heißt insbesondere, dass der Stromsteg aus einem oder mehreren Metallen besteht und ohmsch leitend ist .
Gemäß zumindest einer Ausführungsform befindet sich der Stromsteg teilweise oder vollständig in dem Kontaktgraben. In Draufsicht gesehen liegt der Stromsteg bevorzugt vollständig innerhalb des Kontaktgrabens. In Richtung parallel zur
Wachstumsrichtung der Halbleiterschichtenfolge kann der Stromsteg vollständig in dem Kontaktgraben liegen, bevorzugt überragt der Stromsteg den Kontaktgraben und die
Halbleiterschichtenfolge in Richtung weg von dem Substrat.
Gemäß zumindest einer Ausführungsform ist der Stromsteg zu einer Stromführung entlang des Kontaktgrabens eingerichtet. Über den Stromsteg ist der erste Halbleiterbereich mit elektrischem Strom versorgbar. Dabei weist der Stromsteg entlang einer Längsrichtung bevorzugt eine Länge auf, die eine mittlere Breite des Stromstegs um mindestens einen
Faktor 10 oder 20 oder 30 und/oder um höchstens einen Faktor 200 oder 100 oder 50 übersteigt. Mit anderen Worten ist der Stromsteg langgestreckt geformt. Beispielsweise weist der Stromsteg Abmessungen von etwa 3 ym x 500 ym auf. Gemäß zumindest einer Ausführungsform weist der Stromsteg entlang der Längsrichtung mehrere Kontaktfelder und mehrere Isolatorfelder auf, die abwechselnd aufeinanderfolgend angeordnet sind. In den Isolatorfeldern erfolgt keine
Stromeinprägung aus dem Stromsteg heraus in die
Halbleiterschichtenfolge. Demgegenüber sind die Kontaktfelder dazu eingerichtet, die Halbleiterschichtenfolge, also den ersten Halbleiterbereich, mit Strom zu versorgen. Es erfolgt also nicht entlang der gesamten Länge des Stromstegs eine Stromeinprägung in den zweiten Halbleiterbereich.
Gemäß zumindest einer Ausführungsform ist in den
Kontaktfeldern je eine elektrische Kontaktschicht vorhanden. Die Kontaktschicht kann aus einer einzigen Schicht
hergestellt sein oder aus mehreren Teilschichten
zusammengesetzt sein. Bevorzugt handelt es sich bei der
Kontaktschicht um eine metallische Schicht, die aus einem oder mehreren Metallen besteht. Alternativ ist es möglich, dass die Kontaktschicht zusätzlich eines oder mehrere
transparente leitfähige Oxide wie Indium-Zinn-Oxid umfasst oder aus einem oder mehreren solcher Oxide besteht.
Gemäß zumindest einer Ausführungsform befindet sich die
Kontaktschicht direkt an dem ersten Halbleiterbereich und ist zur Stromeinprägung direkt in den ersten Halbleiterbereich eingerichtet. Insbesondere wird der erste Halbleiterbereich ausschließlich über die Kontaktschicht bestromt, sodass keine Stromeinprägung in den ersten Halbleiterbereich durch andere Komponenten des Halbleiterchips erfolgt. Gemäß zumindest einer Ausführungsform ist die Kontaktschicht direkt an dem Stromsteg angebracht. Das heißt, ein Stromfluss erfolgt über den Stromsteg hin zu der Kontaktschicht und von dieser aus in den ersten Halbleiterbereich. Die
Kontaktschicht ist bevorzugt auf das jeweilige Kontaktfeld begrenzt, eine Verbindung zwischen benachbarten
Kontaktfeldern erfolgt somit nicht durch ein Material der Kontaktschicht selbst, sondern elektrisch unmittelbar
bevorzugt ausschließlich über den Stromsteg. Elektrisch unmittelbar bezieht sich bevorzugt auf eine ohmsch leitende Verbindung, sodass vorliegend eine elektrisch leitende
Verbindung über die Halbleiterschichtenfolge nicht als direkte elektrische Verbindung anzusehen ist.
Gemäß zumindest einer Ausführungsform sind die Isolatorfelder frei von der Kontaktschicht. Insbesondere ist die
Kontaktschicht auf die Kontaktfelder begrenzt. In den
Isolatorfeldern befindet sich eine der Spiegelschichten, insbesondere die erste Spiegelschicht, zwischen dem Stromsteg und dem ersten Halbleiterbereich. Mit anderen Worten erfolgt in den Isolatorfeldern eine elektrische Isolierung des
Stromstegs von dem ersten Halbleiterbereich durch die
zugehörige Spiegelschicht.
In mindestens einer Ausführungsform umfasst der
optoelektronische Halbleiterchip eine
Halbleiterschichtenfolge mit einer aktiven Schicht zur
Strahlungserzeugung, die sich zwischen einem ersten und einem zweiten Halbleiterbereich befindet. Die
Halbleiterschichtenfolge befindet sich auf einem
lichtdurchlässigen Substrat. Mindestens ein Kontaktgraben erstreckt sich von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht bis in den ersten Halbleiterbereich. Eine erste und eine zweite elektrisch isolierende Spiegelschicht sind zur Reflexion von im Betrieb in der aktiven Schicht erzeugter Strahlung
eingerichtet. Ein metallischer Stromsteg ist in dem
Kontaktgraben angebracht und ist zu einer Stromführung entlang des Kontaktgrabens sowie zu einer Bestromung des ersten Halbleiterbereichs vorgesehen. Die erste
Spiegelschicht reicht aus dem Kontaktgraben heraus über die aktive Schicht hinweg bis auf eine dem Substrat abgewandte Seite des zweiten Halbleiterbereichs. Es ist eine
Kontaktschicht zur Stromeinprägung direkt in den ersten
Halbleiterbereich und in direktem Kontakt mit dem Stromsteg vorhanden .
Eine der meistproduzierten Arten von Leuchtdioden sind so genannte Saphir-Volumenemitter. Bei diesen ist eine auf AlInGaN basierende Halbleiterschichtenfolge auf einem
Saphirsubstrat aufgewachsen. Diese Leuchtdioden erzeugen blaues Licht, das über Seitenflächen des Substrats sowie über eine der Halbleiterschichtenfolge abgewandte Oberseite des Substrats emittiert wird. An der Halbleiterschichtenfolge befinden sich Metallkontakte zur Strominjektion. Zwischen einer der Halbleiterschichtenfolge zugewandten Unterseite der Metallkontakte und der Halbleiterschichtenfolge befinden sich bevorzugt weitere Schichten, zum Beispiel Spiegelschichten oder StromaufWeitungsschichten . Solche Leuchtdioden werden etwa zur Erzeugung von weißem Licht in Kombination mit einem Leuchtstoff wie YAG:Ce verwendet.
Bei solchen Leuchtdioden gilt, dass je höher ein
Reflexionskoeffizient an den elektrischen Metallkontakten ist, desto geringer sine eine Absorption an den Kontakten und damit Helligkeitsverluste. Weiterhin gilt, je mehr Fotoebenen im Herstellungsprozess des optoelektronischen Halbleiterchips verwendet werden, insbesondere um die Reflexionskoeffizienten an den Kontakten zu erhöhen, desto höhere Herstellungskosten entstehen.
Mit dem hier beschriebenen Halbleiterchip und dem hier beschriebenen Verfahren lässt sich einerseits eine hohe
Reflexion an den elektrischen Kontakten erzielen,
andererseits sind nur vier Fotoebene erforderlich, um den Halbleiterchip herzustellen. Hieraus ergibt sich ein
Halbleiterchip mit einer hohen Lichtauskoppeleffizienz bei vergleichsweise niedrigen Herstellungskosten. Dies wird insbesondere durch die Spiegelschicht erreicht, die an Seitenflächen sowie an einer Grundfläche des
Kontaktgrabens angebracht ist. Die Kontaktschicht befindet sich lediglich an lokalen Öffnungen in der Grundfläche des Kontaktgrabens. Die Kontaktschicht ist ohne zusätzliche
Fotoebene herstellbar. Eine solche Kontaktschicht mit einer bevorzugt relativ hohen Reflexion kann sich zudem an den Kontakten für den zweiten Halbleiterbereich befinden, um eine insgesamt hohe Reflexion an den Kontakten zu ermöglichen. Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip eine oder mehrere Stromschienen. Die
mindestens eine Stromschiene ist bevorzugt aus einem oder mehreren Metallen gebildet und ohmsch leitend. Mit anderen Worten kann es sich bei der Stromschiene um eine metallische Stromschiene handeln. Die Stromschiene ist zur Bestromung des zweiten Halbleiterbereichs an einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs eingerichtet. Gemäß zumindest einer Ausführungsform ist die zweite
Spiegelschicht direkt auf dem zweiten Halbleiterbereich aufgebracht. Insbesondere ist die zweite Spiegelschicht ausschließlich auf dem zweiten Halbleiterbereich aufgebracht. Die zweite Spiegelschicht ist bevorzugt auf Bereiche
begrenzt, in denen die Stromschiene angebracht ist. Dies gilt beispielsweise mit einer Toleranz von höchstens 5 ym oder 10 ym oder 20 ym, in Draufsicht auf den optoelektronischen Halbleiterchip gesehen.
Gemäß zumindest einer Ausführungsform ist in einem Bereich zwischen der Stromschiene und dem zweiten Halbleiterbereich zusätzlich die Kontaktschicht vorhanden. Dabei ist die
Kontaktschicht bevorzugt direkt auf die zweite Spiegelschicht aufgebracht. In Draufsicht gesehen überragt die zweite
Spiegelschicht die Kontaktschicht seitlich, insbesondere ringsum. Das heißt, die Kontaktschicht kann in Draufsicht gesehen vollständig von der zweiten Spiegelschicht umgeben sein und sich somit innerhalb der zweiten Spiegelschicht befinden. Weiterhin überragt die Stromschiene die
Kontaktschicht bevorzugt seitlich, in Draufsicht gesehen.
Gemäß zumindest einer Ausführungsform ist die Kontaktschicht aus genau zwei oder genau drei oder genau vier Teilschichten zusammengesetzt. Insbesondere ist eine
Halbleiterkontaktschicht vorhanden, die sich direkt an dem ersten Halbleiterbereich befindet und die bevorzugt durch genau eine Schicht gebildet ist. Die Halbleiterkontaktschicht umfasst bevorzugt eines oder mehrere der nachfolgenden
Materialien oder besteht aus einem oder mehreren dieser
Materialien: Cr, Ag, Mo, Ni, Ti, ZnO, ITO. Weiterhin beträgt eine Dicke der Halbleiterkontaktschicht bevorzugt mindestens 0,1 nm oder 0,5 nm oder 1 nm und/oder höchstens 5 nm oder 30 nm oder 100 nm.
Gemäß zumindest einer Ausführungsform umfasst die
Kontaktschicht eine Reflexionsschicht. Die Reflexionsschicht folgt bevorzugt der Halbleiterkontaktschicht direkt nach und ist bevorzugt durch genau eine Schicht gebildet. Insbesondere besteht die Kontaktschicht aus der Reflexionsschicht zusammen mit der Halbleiterkontaktschicht. Weiterhin sind die
Reflexionsschicht und die Halbleiterkontaktschicht bevorzugt deckungsgleich übereinander angeordnet. Bevorzugt umfasst die Reflexionsschicht eines oder mehrere der nachfolgenden
Materialien oder besteht aus einem oder mehreren dieser
Materialien: Ag, AI, Al:Cu, Rh, Pd, Pt, TCO-Schicht wie ITO. Eine Dicke der Reflexionsschicht beträgt bevorzugt mindestens 10 nm oder 20 nm oder 30 nm und/oder höchstens 100 nm oder 200 nm oder 500 nm.
Gemäß zumindest einer Ausführungsform enthält die
Kontaktschicht eine Barriereschicht. Die Barriereschicht ist bevorzugt unmittelbar auf der Reflexionsschicht angebracht, an einer der Halbleiterschichtenfolge abgewandten Seite. Die optionale Barriereschicht ist bevorzugt eine Metallschicht. Insbesondere umfasst die Barriereschicht eines oder mehrere der nachfolgenden Materialien oder besteht aus einem oder mehreren dieser Materialien: Ti, Pt, Au, Ni, Rh, Ru . Die Dicke der Barriereschicht liegt bevorzugt bei mindestens 1 nm oder 4 nm oder 20 nm und/oder bei höchstens 200 nm oder 100 nm. Die Barriereschicht ist bevorzugt aus zwei Teilschichten zusammengesetzt, etwa aus einer Ti-Teilschicht und einer Pt- Teilschicht, kann aber auch mehr als zwei Teilschichten aufweisen . Gemäß zumindest einer Ausführungsform ist die Stromschiene in Draufsicht gesehen U-förmig gestaltet. Das heißt, durch die Stromschiene ist in Draufsicht gesehen bevorzugt ein Bogen mit einer Winkelüberdeckung von 180° gebildet, wobei die Stromschiene in einem Mittelteil stärker gebogen ist als an Endbereichen, wobei die Stromschiene in den Endbereichen gerade auslaufen kann. Alternativ kann die Stromschiene auch andere Formen aufweisen und zum Beispiel L-förmig, n~förmig sowie m-förmig oder gabelförmig mit zwei oder mehr als zwei Fingern gestaltet sein.
Gemäß zumindest einer Ausführungsform befindet sich der
Stromsteg zwischen den Schenkeln des U' s der Stromschiene. Insbesondere kann der Stromsteg vollständig innerhalb des U' s der Stromschiene liegen. Weist die Stromschiene andere Formen auf, so kann sich der Stromsteg ebenso innerhalb der
Stromschiene befinden. Außerdem ist es alternativ möglich, dass die Stromschiene und der Stromsteg jeweils L-förmig gestaltet sind und nebeneinander liegen oder dass die
Stromschiene und der Stromsteg in Draufsicht gesehen
gabelförmig oder m-förmig mit ineinander greifenden Fingern oder Zinken geformt sind.
Gemäß zumindest einer Ausführungsform ist der Halbleiterchip insbesondere hinsichtlich der elektrischen Kontaktierung in Draufsicht gesehen symmetrisch zu einer Längsachse, entlang derer der Stromsteg verläuft, gestaltet. Bei der Längsachse handelt es sich insbesondere um diejenige Symmetrieachse oder Achse des Halbleiterchips, die am längsten ist. Es ist möglich, dass es sich bei der Längsachse in Draufsicht gesehen um die einzige Symmetrieachse des Halbleiterchips handelt . Gemäß zumindest einer Ausführungsform überragt der Stromsteg die Kontaktschicht zumindest stellenweise, in Draufsicht gesehen. Dies gilt insbesondere in Richtung senkrecht zur Längsrichtung des Stromstegs. Weiterhin gilt dies bevorzugt innerhalb zumindest eines oder aller der Kontaktfelder.
Insbesondere überragt der Stromsteg die Kontaktschicht seitlich in dem betreffenden Kontaktfeld durchgängig.
Gemäß zumindest einer Ausführungsform überragt die
Kontaktschicht stellenweise oder in Gänze den Stromsteg seitlich, in Draufsicht gesehen und in Richtung senkrecht zur Längsrichtung des Stromstegs. Mit anderen Worten ist die Kontaktschicht in zumindest einem oder in allen
Kontaktfeldern breiter als der Stromsteg.
Gemäß zumindest einer Ausführungsform befindet sich der
Stromsteg stellenweise oder in Gänze seitlich neben der
Kontaktschicht. Dies gilt in Draufsicht gesehen und in
Richtung senkrecht zur Längsrichtung des Stromstegs. Mit anderen Worten kann sich der Stromsteg in Draufsicht gesehen vollständig oder teilweise neben der Kontaktschicht befinden. Dies gilt für eines, für mehrere oder alle der Kontaktfelder.
Gemäß zumindest einer Ausführungsform reicht die erste
Spiegelschicht aus dem Kontaktgraben heraus über die aktive
Schicht hinweg bis auf eine dem Substrat abgewandte Seite des zweiten Halbleiterbereichs, insbesondere berührt die
Spiegelschicht diese Seite. Das heißt, die erste
Spiegelschicht bedeckt die Grundfläche des Kontaktgrabens teilweise, bevorzugt in direktem Kontakt. Seitenflächen des Kontaktgrabens können, im Querschnitt gesehen, vollständig oder überwiegend von der ersten Spiegelschicht bedeckt sein, wobei die Spiegelschicht wiederum bevorzugt direkt auf die Seitenflächen aufgebracht ist. Die Grundfläche des Kontaktgrabens ist bevorzugt vollständig von der ersten
Spiegelschicht zusammen mit der Kontaktschicht bedeckt. Ein Bedeckungsgrad des zweiten Halbleiterbereichs mit der ersten Spiegelschicht liegt bevorzugt bei höchstens 10 % oder 5 % oder 2 % und/oder bei mindestens 0,5 % oder 1 %.
Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip eine Passivierungsschicht . Die
Passivierungsschicht kann aus einer einzigen Schicht oder aus mehreren Teilschichten gebildet sein. Bevorzugt sind die erste und die zweite Spiegelschicht je teilweise von der Passivierungsschicht überdeckt. Die Passivierungsschicht kann sich zusammenhängend und ununterbrochen als gemeinsame
Schicht über die beiden Spiegelschichten erstrecken. In der Passivierungsschicht sind bevorzugt Ausnehmungen für den Stromsteg und die Stromschiene vorhanden. Bereiche der ersten und zweiten Spiegelschicht, die nicht von der
Passivierungsschicht überdeckt sind, sind bevorzugt von dem Stromsteg zusammen mit der Stromschiene überdeckt.
Insbesondere liegen die Spiegelschichten und/oder die
Kontaktschicht an keiner Stelle frei.
Gemäß zumindest einer Ausführungsform berührt die
Kontaktschicht die Passivierungsschicht nicht. Das heißt, die Kontaktschicht ist von der Passivierungsschicht beabstandet. Alternativ kann die Kontaktschicht die Passivierungsschicht stellenweise berühren. Gemäß zumindest einer Ausführungsform liegt ein Anteil der
Kontaktfelder an dem Stromsteg entlang der Längsrichtung bei mindestens 20 % oder 25 % oder 30 % oder 40 %. Alternativ oder zusätzlich liegt dieser Anteil bei höchstens 70 % oder 60 % oder 55 % oder 45 % oder 35 %. Insbesondere ist dieser Anteil der Kontaktfelder kleiner als der entsprechende Anteil der Isolatorfelder. Gemäß zumindest einer Ausführungsform weist der Stromsteg über die Kontaktfelder und die Isolatorfelder hinweg entlang der Längsrichtung eine gleich bleibende Breite auf. Das heißt, der Stromsteg kann sich insbesondere als gerade Linie ohne Breitenvariation entlang des Kontaktgrabens erstrecken. Gleichermaßen kann der Kontaktgraben für den Stromsteg eine gleich bleibende, konstante Breite und/oder Querschnittsform aufweisen. Auch der Kontaktgraben verläuft bevorzugt entlang einer geraden Linie. Alternativ ist es möglich, dass der Stromsteg und/oder der Kontaktgraben eine variierende Breite aufweisen. Die Breite nimmt dann zum Beispiel in Richtung weg von dem Bondbereich stetig oder stufenförmig ab oder es variiert die Breite periodisch, beispielsweise sinusförmig.
Gemäß zumindest einer Ausführungsform befindet sich die erste Spiegelschicht näher an dem Substrat als die zweite
Spiegelschicht. Es ist möglich, dass sich die erste
Spiegelschicht im Mittel näher an der zweiten Spiegelschicht befindet oder auch, dass die zweite Spiegelschicht insgesamt weiter von dem Substrat entfernt liegt als die erste
Spiegelschicht.
Gemäß zumindest einer Ausführungsform überdecken sich die Spiegelschichten in Draufsicht gesehen gegenseitig nicht. Das heißt, entlang der Wachstumsrichtung der
Halbleiterschichtenfolge sind die Spiegelschichten an keiner Stelle übereinander angeordnet. Gemäß zumindest einer Ausführungsform ist die zweite
Spiegelschicht nur außerhalb von Vertiefungen der
Halbleiterschichtenfolge aufgebracht. Insbesondere befindet sich die zweite Spiegelschicht auf dem zweiten
Halbleiterbereich, wie dieser gewachsen ist. An den Stellen, an denen die zweite Spiegelschicht aufgebracht ist, wurde somit kein Material aus der Halbleiterschichtenfolge
entfernt. Insbesondere ist der Kontaktgraben frei von der zweiten Spiegelschicht.
Gemäß zumindest einer Ausführungsform sind die
Spiegelschichten voneinander verschieden aufgebaut. Dies kann bedeuten, dass die Spiegelschichten voneinander verschiedene Materialien, Materialzusammensetzungen und/oder Schichtdicken aufweisen .
Gemäß zumindest einer Ausführungsform sind die erste und die zweite Spiegelschicht gleich aufgebaut. Insbesondere weisen die beiden Spiegelschichten dann gleiche
Materialzusammensetzungen und gleiche Schichtfolgen sowie gleiche Schichtdicken auf. Jedoch sind die Spiegelschichten in unterschiedlichen Prozessschritten aufgebracht.
Darüber hinaus wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips angegeben. Mit dem
Verfahren wird bevorzugt ein optoelektronischer
Halbleiterchip hergestellt, wie in Verbindung mit einer oder mehrerer der oben genannten Ausführungsformen angegeben.
Merkmale des Verfahrens sind daher auch für den
optoelektronischen Halbleiterchip offenbart und umgekehrt.
In mindestens einer Ausführungsform ist das Verfahren zur Herstellung eines optoelektronischen Halbleiterchips eingerichtet und umfasst die folgenden Schritte, besonders bevorzugt in der angegebenen Reihenfolge:
A) Bereitstellen eines lichtdurchlässigen Substrats und
Wachsen einer Halbleiterschichtenfolge auf dem Substrat, wobei die Halbleiterschichtenfolge eine aktive Schicht zur Strahlungserzeugung zwischen einem ersten und einem zweiten Halbleiterbereich aufweist,
B) Erzeugen einer ersten Maskenschicht auf der
Halbleiterschichtenfolge und Aufbringen einer zweiten
elektrisch isolierenden Spiegelschicht zur Reflexion von im Betrieb in der aktiven Schicht erzeugter Strahlung
stellenweise auf dem zweiten Halbleiterbereich,
C) Entfernen der ersten Maskenschicht und ganzflächiges Aufbringen einer StromaufWeitungsschicht für den zweiten Halbleiterbereich,
D) Erzeugen einer zweiten Maskenschicht auf der
Halbleiterschichtenfolge und Ätzen mindestens eines
Kontaktgrabens, der sich von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht bis in den ersten Halbleiterbereich erstreckt,
E) Aufbringen einer ersten elektrisch isolierenden
Spiegelschicht zur Reflexion von im Betrieb in der aktiven Schicht erzeugter Strahlung in dem Kontaktgraben,
F) Entfernen der zweiten Maskenschicht und Erzeugen einer dritten Maskenschicht sowie teilweises Entfernen der ersten
Spiegelschicht und Aufbringen einer Kontaktschicht zur
Stromeinprägung direkt in den ersten Halbleiterbereich,
G) Entfernen der dritten Maskenschicht sowie Aufbringen einer Passivierungsschicht und Erzeugen einer vierten Maskenschicht und außerdem Aufbringen eines metallischen Stromstegs in dem Kontaktgraben zu einer Stromführung entlang des
Kontaktgrabens und zu einer Bestromung des ersten
Halbleiterbereichs, sodass die erste Spiegelschicht aus dem Kontaktgraben heraus über die aktive Schicht hinweg bis auf eine dem Substrat abgewandte Seite des zweiten
Halbleiterbereichs reicht. Mit diesem Verfahren ist die Herstellung des
optoelektronischen Halbleiterchips mit nur genau vier
Fotoebenen, entsprechend der ersten bis vierten
Maskenschicht, möglich.
Gemäß zumindest einer Ausführungsform des Verfahrens wird in einem Schritt Dl) zwischen den Schritten D) und E) die
Stromaufweitungsschicht geätzt, bevorzugt nasschemisch geätzt. Dabei wird der zweite Halbleiterbereich am Rand des Kontaktgrabens teilweise von der Stromaufweitungsschicht befreit. Hierbei wird die zweite Maskenschicht unterätzt, sodass sich ein Ätzbereich der Stromaufweitungsschicht bis unterhalb der zweiten Maskenschicht erstreckt. Ein Überstand des zweiten Halbleiterbereichs über die
Stromaufweitungsschicht , in Richtung hin zum Kontaktgraben, liegt nach dem Ätzen der Stromaufweitungsschicht bevorzugt bei mindestens 0,3 ym oder 0,7 ym und/oder bei höchstens 10 ym oder 5 ym.
Nachfolgend werden ein hier beschriebener optoelektronischer Halbleiterchip und ein hier beschriebenes Verfahren unter
Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein. Es zeigen:
Figur 1 eine schematische Draufsicht auf ein
Ausführungsbeispiel eines hier beschriebenen optoelektronischen Halbleiterchips ,
Figuren 2 bis 7 schematische Schnittdarstellungen von
Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterchips, und
Figur 8 schematische Schnittdarstellungen von
Verfahrensschritten eines hier beschriebenen
Herstellungsverfahrens für einen hier beschriebenen optoelektronischen Halbleiterchip .
In Figur 1 ist ein Ausführungsbeispiel eines
optoelektronischen Halbleiterchips 1 gezeigt. In Figur 1 sind vier Bereiche A, B, C, D markiert. In den Figuren 2 bis 4 sind Schnittdarstellungen zu diesen Bereichen A, B, C, D dargestellt. Der Halbleiterchip 1, insbesondere ein
Leuchtdiodenchip, umfasst eine Halbleiterschichtenfolge 2 auf einem lichtdurchlässigen Substrat 3. Die
Halbleiterschichtenfolge 2 basiert bevorzugt auf AlInGaN. Bei dem Substrat 3 handelt es sich bevorzugt um ein Saphir- Aufwachssubstrat . Der Halbleiterchip 1 erzeugt im Betrieb bevorzugt blaues Licht.
Zu einer Bestromung des Halbleiterchips 1 ist ein Stromsteg mit einem Bondbereich 66 vorhanden sowie eine Stromschiene 8 mit einem Bondbereich 88. Der Stromsteg 6 befindet sich in einem Kontaktgraben 4, in Draufsicht gesehen. Entlang einer Längsrichtung weist der Stromsteg 6 abwechselnd direkt aufeinanderfolgende Kontaktfelder 61 und Isolatorfelder 62 auf. Eine Stromeinprägung in die Halbleiterschichtenfolge 2 erfolgt über den Stromsteg 6 lediglich in den Kontaktfeldern 61. In Draufsicht gesehen ist die Stromschiene 8 U-förmig gestaltet und der Stromsteg 6 mit dem Bondbereich 66 befindet sich vollständig innerhalb dieses U's.
In Figur 2 ist die Schnittdarstellung des Bereichs A aus Figur 1 dargestellt, der eines der Kontaktfelder 61 bildet. Die Halbleiterschichtenfolge 2 umfasst eine aktive Schicht 22, beispielsweise eine Multiquantentopfstruktur, die sich zwischen einem ersten Halbleiterbereich 21 und einem zweiten Halbleiterbereich 23 befindet. Bei dem ersten
Halbleiterbereich 21 handelt es sich bevorzugt um eine n- Seite und bei dem zweiten Halbleiterbereich 23 um eine p- Seite der Halbleiterschichtenfolge 2.
In der Halbleiterschichtenfolge 2 ist der Kontaktgraben 4 für den Stromsteg 6 geformt. Der Kontaktgraben 4 reicht von einer dem Substrat 3 abgewandten Seite des zweiten
Halbleiterbereichs 23 durch die aktive Schicht 22 hindurch bis in den ersten Halbleiterbereich 21. In dem Kontaktgraben 4 befindet sich eine erste Spiegelschicht 51, die von einer Grundfläche des Kontaktgrabens 4 über Seitenflächen des Kontaktgrabens 4 bis auf den zweiten Halbleiterbereich 23 reicht. Dabei bedeckt die erste Spiegelschicht 51 nur einen sehr kleinen Teil des zweiten Halbleiterbereichs 23. Übrige Bereiche des zweiten Halbleiterbereichs 23 sind durch eine Stromaufweitungsschicht 83 bedeckt. Ferner ist eine
Passivierungsschicht 9 vorhanden, die zusammen mit dem
Stromsteg 6 die Halbleiterschichtenfolge 2 im in Figur 2 dargestellten Bereich vollständig bedeckt. Außerdem ist eine Kontaktschicht 7 zwischen dem ersten
Halbleiterbereich 21 und dem Stromsteg 6 angebracht und grenzt jeweils unmittelbar an diese. Somit befindet sich die Kontaktschicht 7 in einer Öffnung der ersten Spiegelschicht 51. Die Kontaktschicht 7 kann die erste Spiegelschicht 51 an deren Rändern geringfügig bedecken. In einer seitlichen
Richtung, senkrecht zu einer Wachstumsrichtung G der
Halbleiterschichtenfolge 2, überragt der Stromsteg 6 die Kontaktschicht 7. Somit ist die Kontaktschicht 7 vollständig von dem ersten Halbleiterbereich 21 zusammen mit der ersten Spiegelschicht 51 und dem Stromsteg 6 umgeben.
Optional ist es wie auch in allen anderen
Ausführungsbeispielen möglich, dass die Kontaktschicht 7 aus einer Halbleiterkontaktschicht 7a, einer Reflexionsschicht 7b und einer Barriereschicht 7c zusammengesetzt ist. Die dünne Halbleiterkontaktschicht 7a ist beispielsweise aus Titan oder Chrom gebildet. Bei der Reflexionsschicht 7b handelt es sich etwa um eine vergleichsweise dicke Schicht aus Ag, AI oder Rh. Die Barriereschicht 7c enthält oder besteht insbesondere aus Titan oder Platin.
Der Stromsteg 6 ist beispielsweise aus Silber, Kupfer, Gold, Zinn und/oder Nickel gebildet. Bei der elektrisch
isolierenden ersten Spiegelschicht 51 handelt es sich
bevorzugt um eine mehrschichtige Spiegelschicht, die als DBR (Distributed Bragg Reflector) ausgebildet ist. Die erste Spiegelschicht 51 weist bevorzugt eine vergleichsweise niedrige Anzahl von Schichten auf, insbesondere mindestens zwei oder drei oder vier Teilschichten. Alternativ oder zusätzlich beinhaltet die erste Spiegelschicht 51 höchstens 20 oder 12 oder sechs Teilschichten. Somit weist die erste Spiegelschicht 51 bevorzugt eine Abfolge aus dielektrischen Schichten mit einem niedrigen und einem hohen Brechungsindex auf. Niedriger Brechungsindex bedeutet insbesondere < 1,7, hoher Brechungsindex bedeutet insbesondere > 1,7, bezogen auf eine Wellenlänge maximaler Intensität der in der
Halbleiterschichtenfolge 2 im Betrieb erzeugten Strahlung. Bezogen auf diese Wellenlänge liegt eine Dicke der einzelnen Schichten bevorzugt bei λ/4, wobei eine unterste dieser
Schichten, am nächsten zum Substrat 3, eine Dicke von 3 λ/4 aufweisen kann.
In dem Bereich B aus Figur 1, siehe Figur 3, ist keine
Kontaktschicht vorhanden. Die elektrisch isolierende erste Spiegelschicht 51 erstreckt sich durchgehend zwischen dem Stromsteg 6 und der Halbleiterschichtenfolge 2. Damit erfolgt in dem Isolatorfeld 62 keine Stromeinprägung in die
Halbleiterschichtenfolge 2.
In Figur 4 ist eine Schnittdarstellung des Bereichs C aus Figur 1 gezeigt. Die Kontaktschicht 7 ist in Draufsicht gesehen ringförmig gestaltet. Ferner ist die Kontaktschicht 7 vollständig von dem Stromsteg 6 bedeckt. Die Kontaktschicht 7 umschließt einen kreisförmigen Bereich der ersten
Spiegelschicht 51. Im Übrigen gilt das zur Figur 2
Beschriebene .
In Figur 5 ist der Bereich D aus Figur 1 zu sehen. Direkt auf dem zweiten Halbleiterbereich 23 ist im Gebiet der
Stromschiene 8 eine zweite Spiegelschicht 53 vorhanden. Die zweite Spiegelschicht 53 kann genauso aufgebaut sein wie die erste Spiegelschicht 51, entsprechend wird auf die
Ausführungen zur ersten Spiegelschicht 51 verwiesen. Auf der zweiten Spiegelschicht 53 befindet sich die
Stromaufweitungsschicht 83. Die StromaufWeitungsschicht 83 ist beispielsweise aus ITO gebildet und weist etwa eine Dicke von ungefähr 80 nm auf. Direkt auf der
Stromaufweitungsschicht 83 befindet sich die Stromschiene 8. Im Betrieb erfolgt eine Stromverteilung über die Fläche des Halbleiterchips 1 hinweg über die Stromschiene 8, nachfolgend erfolgt eine weitere Stromaufweitung über die
Stromaufweitungsschicht 83. Die Stromschiene 8 ist bevorzugt aus den gleichen Materialien und mit der gleichen Dicke geformt wie der Stromsteg 6.
Außerhalb des Bondbereichs 88, wie in Figur 5 illustriert, ist die Stromschiene 8 in den U-förmigen Armen bevorzugt genauso aufgebaut wie in Figur 5 illustriert, lediglich mit reduzierter Breite.
Optional befindet sich zwischen der zweiten Spiegelschicht 53 und der Stromschiene 8 die Kontaktschicht 7. Dies kann über die gesamte Stromschiene 8 hinweg gelten oder lediglich für den Bondbereich 88. Die Kontaktschicht 7 wird seitlich von der Stromschiene 8 und dem Bondbereich 88 überragt.
Eine dementsprechende Gestaltung der Stromschiene 8, wie in Verbindung mit Figur 5 gezeigt, liegt bevorzugt auch in allen anderen Ausführungsbeispielen vor.
In Figur 6 ist ein weiteres Ausführungsbeispiel des
Halbleiterchips 1 illustriert. Hierbei ist beispielhaft nur ein Kontaktfeld 61 gezeigt. Die übrigen Bereiche des
Halbleiterchips 1 können, unter Berücksichtigung der
Modifikation aus Figur 6, analog zu den Figuren 1 bis 5 gestaltet sein. Gemäß Figur 6 weist der Stromsteg 6 eine geringere Breite auf als die Kontaktschicht 7. Wie auch in Figur 2 sind die
Kontaktschicht 7 und der Stromsteg 6 symmetrisch zueinander angeordnet. Damit steht die Kontaktschicht 7 stellenweise in direktem Kontakt mit der Passivierungsschicht 9. Zusammen mit dem Stromsteg 6 bedeckt die Passivierungsschicht 9 die
Kontaktschicht 7 im dargestellten Bereich vollständig. Die Kontaktschicht 7 ist aus einem reflektierenden Metall
gebildet und lichtundurchlässig, wie bevorzugt auch gemäß der Figuren 1 bis 5.
Die Passivierungsschicht 9 ist, wie bevorzugt auch in allen anderen Ausführungsbeispielen, aus einem elektrisch
isolierenden Material gebildet und ist dicht für Feuchtigkeit und/oder Sauerstoff. Insbesondere ist die
Passivierungsschicht 9 eine Kombination aus einer inneren Schicht aus Aluminiumoxid, etwa über Atomlagenabscheidung erzeugt, und einer äußeren, sich weiter vom Substrat 3 entfernt befindlichen Schicht aus Siliziumdioxid, etwa über chemische Gasphasenabscheidung hergestellt.
Im Ausführungsbeispiel des Halbleiterchips 1 gemäß Figur 7 ist der Stromsteg 6 ausmittig zur Kontaktschicht 7
angeordnet. Der Stromsteg 6 ist bevorzugt schmaler als die
Kontaktschicht 7. Dabei kann sich der Stromsteg 6 vollständig neben der Öffnung in der ersten Spiegelschicht 51 befinden, in dem die Kontaktschicht 7 in direktem Kontakt zum ersten Halbleiterbereich 21 steht. Ein Stromfluss erfolgt über den Stromsteg 6 hindurch zur Kontaktschicht 7 und dann in den ersten Halbleiterbereich 21. Durch diese Anordnung ist der Stromsteg 6 zumindest zum größten Flächenanteil durch die erste Spiegelschicht 51 vor einfallendem Licht abgeschirmt. In diesem Fall ist die Kontaktschicht 7 bevorzugt aus einem transparenten Material wie einem transparenten leitfähigen Oxid, insbesondere ITO, gebildet, sodass einfallendes Licht weder am Stromsteg 6 noch in der Kontaktschicht 7 signifikant absorbiert wird. Eine laterale Ausdehnung der Kontaktschicht 7 ist somit größer als die Öffnung in der ersten
Spiegelschicht 51. Durch diese Anordnung ist eine besonders hohe Lichtauskoppeleffizienz erreichbar.
In Figur 8 ist ein Beispiel für ein Herstellungsverfahren für einen solchen optoelektronischen Halbleiterchip 1
illustriert. Gemäß Figur 8A wird die Halbleiterschichtenfolge 2 auf dem Substrat 3 aufgewachsen. Eine erste Maskenschicht 11 wird aufgebracht und strukturiert. In den von der ersten Maskenschicht 11 nicht bedeckten Bereiche wird die zweite Spiegelschicht 53 aufgebracht.
Nachfolgend wird, siehe Figur 8B, die erste Maskenschicht 11 entfernt und es wird ganzflächig die Stromaufweitungsschicht 83, etwa aus ITO, aufgebracht.
Daraufhin wird, siehe Figur 8C, eine zweite Maskenschicht 12 erzeugt und strukturiert. Mit Hilfe der zweiten Maskenschicht 12 wird der Kontaktgraben 4 geätzt. Hierdurch wird auch die Stromaufweitungsschicht 83 im Bereich des Kontaktgrabens 4 entfernt. Zudem erfolgt ein nasschemisches Ätzen der
Stromaufweitungsschicht 83, wobei bei diesem nasschemischen Ätzen die zweite Maskenschicht 12 intakt bleiben kann. Die Stromaufweitungsschicht 83 wird selektiv von den Kanten des Kontaktgrabens 4 zurückgeätzt, sodass der zweite
Halbleiterbereich 23 am Rand des Kontaktgrabens 4 freigelegt wird. Beispielsweise überragt der zweite Halbleiterbereich 23 die Stromaufweitungsschicht 83 um ungefähr 1 ym, in Richtung hin zum Kontaktgraben 4.
Anschließend wird die erste Spiegelschicht 51 in dem
Kontaktgraben 4 erzeugt, mit Hilfe derselben zweiten
Maskenschicht 12, siehe Figur 8D. Vor dem Aufbringen der ersten Spiegelschicht 51 kann eine Plasmabehandlung erfolgen, zum Beispiel mit Sauerstoffplasma, die an der dem Substrat 3 abgewandten Seite des zweiten Halbleiterbereichs 23 die die zweite Maskenschicht 12 lokal entfernt. Somit kann
nachfolgend die erste Spiegelschicht 51 diese Seite des zweiten Halbleiterbereichs 23 geringfügig bedecken.
Die zweite Maskenschicht 12 bedeckt die zweite Spiegelschicht 53, die in Figur 8B gezeigt ist, bevorzugt vollständig, sodass die zweite Spiegelschicht 53 von der Herstellung des Kontaktgrabens 4 nicht betroffen ist.
Gemäß Figur 8E wird nach dem Entfernen der zweiten
Maskenschicht 12 eine dritte Maskenschicht 33 aufgebracht, mit Hilfe derer die erste Spiegelschicht 51 in dem
Kontaktgraben 4 und optional die zweite Spiegelschicht 53 in dem für die Stromschiene 8 vorgesehenen Bereich, vergleiche auch Figur 5, lokal geöffnet werden. Nachfolgend wird die Kontaktschicht 7 aufgebracht.
Zum Öffnen der Spiegelschichten 51, 53 kann ein
nasschemisches oder ein trockenchemisches Ätzen verwendet werden. Ist die oder sind die Spiegelschichten 51, 53
mehrschichtig aufgebaut, so wird vorteilhafterweise
trockenchemisch geätzt, um glatte Seitenflanken zu erzeugen, da sich nasschemische Ätzraten verschiedener Dielektrika üblicherweise voneinander unterscheiden. Nach dieser Öffnung der Spiegelschichten 51, 53 kann optional ein Plasma, etwa ein Sauerstoffplasma, angewendet werden, um die dritte
Maskenschicht 13 teilweise abzutragen. Damit vergrößert sich die Öffnung in der dritten Maskenschicht 13, sodass die
Öffnung zur Halbleiterschichtenfolge 2 hin vergrößert wird und anteilig eine dem Substrat 3 abgewandte Seite der
Spiegelschichten 51, 53 offenliegt. Dies ist vorteilhaft, um die Ausdehnung der Kontaktschicht 7 für die Kontaktierung mit dem Stromsteg 6 lateral versetzt zu dieser Öffnung
anzubringen, siehe auch Figur 7.
Optional wird die Kontaktschicht 7 auch in der geöffneten Stromaufweitungsschicht 83 auf der zweiten Spiegelschicht 53 erzeugt .
Gemäß Figur 8F wurde die dritte Maskenschicht 13 entfernt und es wird ganzflächig die Passivierungsschicht 9 aufgebracht. Die Passivierungsschicht ist bevorzugt aus einer zuerst aufgebrachten A^C^-Schicht und einer nachfolgend
aufgebrachten Si02_Schicht zusammengesetzt, um gegenüber Feuchte besonders undurchlässig zu sein.
Schließlich wird, siehe Figur 8G, eine vierte Maskenschicht 14 aufgebracht. Mit Hilfe der vierten Maskenschicht 14 wird die Passivierungsschicht 9 stellenweise entfernt und es werden, bevorzugt im selben Verfahrensschritt, der Stromsteg 6 sowie die Stromschiene 8 erzeugt. Daraufhin wird die vierte Maskenschicht 14 wieder entfernt. Die in den Figuren gezeigten Komponenten folgen, sofern nicht anders kenntlich gemacht, bevorzugt in der angegebenen
Reihenfolge jeweils unmittelbar aufeinander. Sich in den Figuren nicht berührende Schichten sind voneinander beabstandet. Soweit Linien parallel zueinander gezeichnet sind, sind die entsprechenden Flächen ebenso parallel zueinander ausgerichtet. Ebenfalls soweit nicht anders kenntlich gemacht, sind die relativen Dickenverhältnisse, Längenverhältnisse und Positionen der gezeichneten
Komponenten zueinander in den Figuren korrekt wiedergegeben.
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt.
Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2016 124 847.9, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
1 optoelektronischer Halbleiterchip
2 Halbleiterschichtenfolge
21 erster Halbleiterbereich/n-Seite
22 aktive Schicht
23 zweier Halbleiterbereich/p-Seite
3 lichtdurchlässiges Substrat/Saphir
4 Kontaktgraben
51 erste Spiegelschicht
53 zweite Spiegelschicht
6 Stromsteg für die n-Seite
61 Kontaktfeld
62 Isolatorfeld
66 Bondbereich für die n-Seite
7 Kontaktschicht
8 Stromschiene für die p-Seite
83 Stromaufweitungsschicht für die p-Seite
88 Bondbereich für die p-Seite
9 Passivierungsschicht
11 erste Maskenschicht für die zweite Spiegelschicht
12 zweite Maskenschicht für den Kontaktgraben
13 dritte Maskenschicht für die Kontaktschicht
14 vierte Maskenschicht für Stromsteg und Stromschiene G Wachstumsrichtung der Halbleiterschichtenfolge

Claims

Patentansprüche
1. Optoelektronischer Halbleiterchip (1) mit
- einer Halbleiterschichtenfolge (2) mit einer aktiven
Schicht (22) zur Strahlungserzeugung zwischen einem ersten (21) und einem zweiten Halbleiterbereich (23),
- einem lichtdurchlässigen Substrat (3) , auf dem sich die Halbleiterschichtenfolge (2) befindet,
- mindestens einem Kontaktgraben (4), der sich von einer dem Substrat (3) abgewandten Seite des zweiten Halbleiterbereichs
(23) her durch die aktive Schicht (22) bis in den ersten Halbleiterbereich (21) erstreckt,
- mindestens einer metallischen Stromschiene (8) zur
Bestromung des zweiten Halbleiterbereichs (23) an einer dem Substrat (3) abgewandten Seite des zweiten Halbleiterbereichs (23) ,
- einer ersten (51) und einer zweiten elektrisch isolierenden Spiegelschicht (53) zur Reflexion von im Betrieb in der aktiven Schicht (22) erzeugter Strahlung, und
- einem metallischen Stromsteg (6), der in dem Kontaktgraben (4) angebracht ist und der zu einer Stromführung entlang des Kontaktgrabens (4) und zu einer Bestromung des ersten
Halbleiterbereichs (21) vorgesehen ist,
wobei
- die erste Spiegelschicht (51) aus dem Kontaktgraben (4) heraus über die aktive Schicht (22) hinweg bis auf eine dem Substrat (3) abgewandte Seite des zweiten Halbleiterbereichs (23) reicht und- eine Kontaktschicht (7) zur Stromeinprägung direkt in den ersten Halbleiterbereich (21) und in direktem Kontakt mit dem Stromsteg (6) vorhanden ist,
- der erste Halbleiterbereich (21) eine n-Seite und der zweite Halbleiterbereich (23) eine p-Seite der
Halbleiterschichtenfolge (2) bildet und die zweite Spiegelschicht (53) direkt auf den zweiten Halbleiterbereich (23) aufgebracht ist,
- entlang einer Längsrichtung des Stromstegs (6) abwechselnd mehrere Kontaktfelder (61) und Isolatorfelder (62) angeordnet sind,
- in den Kontaktfeldern (61) die Kontaktschicht (7) in direktem Kontakt mit dem Stromsteg (6) vorhanden ist und die Isolatorfelder (62) frei von der Kontaktschicht (7) sind, und
- sich die erste Spiegelschicht (51) zwischen dem Stromsteg (6) und dem ersten Halbleiter-bereich (21) befindet.
2. Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden Anspruch,
bei dem in einem Bereich zwischen der Stromschiene (8) und dem zweiten Halbleiterbereich (23) zusätzlich die
Kontaktschicht (7) direkt auf die zweite Spiegelschicht (53) aufgebracht ist,
wobei die zweite Spiegelschicht (53) die Kontaktschicht (7) seitlich überragt, in Draufsicht gesehen.
3. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem die Stromschiene (8) in Draufsicht gesehen U-förmig ist und sich der Stromsteg (6) zwischen Schenkeln dieses U' s liegt,
wobei der Halbleiterchip (1) in Draufsicht gesehen
symmetrisch zu einer Längsachse, entlang derer der Stromsteg (6) verläuft, gestaltet ist.
4. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem der Stromsteg (6) zumindest stellenweise die
Kontaktschicht (7) seitlich überragt, in Draufsicht gesehen und in Richtung senkrecht zur Längsrichtung des Stromstegs (6) .
5. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem die Kontaktschicht (7) zumindest stellenweise den
Stromsteg (6) seitlich überragt, in Draufsicht gesehen und in Richtung senkrecht zur Längsrichtung des Stromstegs (6).
6. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem der Stromsteg (6) zumindest stellenweise seitlich neben der Kontaktschicht (7) liegt, in Draufsicht gesehen und in Richtung senkrecht zur Längsrichtung des Stromstegs (6) .
7. Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden Anspruch,
bei dem der Stromsteg (6) in den Bereichen in den
Kontaktfeldern (61), in denen der Stromsteg (6) sich seitlich neben der Kontaktschicht (7) befindet, vollständig auf der ersten Spiegelschicht (51) liegt, in Draufsicht gesehen und in Richtung senkrecht zur Längsrichtung des Stromstegs (6) . 8. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem die erste Spiegelschicht (51) die dem Substrat (3) abgewandte Seite des zweiten Halbleiterbereichs (23) zu höchstens 5 % bedeckt. 9. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem die erste und die zweite Spiegelschicht (51, 53) teilweise von einer gemeinsamen Passivierungsschicht (9) überdeckt sind und verbleibende Bereiche der ersten und der zweiten Spiegelschicht (51, 53) von dem Stromsteg (6) zusammen mit der Stromschiene (8) überdeckt sind.
10. Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden Anspruch,
bei dem die Kontaktschicht (7) aus einem oder mehreren Metallen besteht und von der Passivierungsschicht (9) beabstandet ist.
11. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem ein Anteil der Kontaktfelder (61) an dem Stromsteg (6) entlang der Längsrichtung zwischen einschließlich 20 % und 70 % liegt,
wobei der Stromsteg (6) über die Kontaktfelder (61) und die Isolatorfelder (62) hinweg entlang der Längsrichtung eine gleichbleibende Breite aufweist.
12. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem sich die erste Spiegelschicht (51) näher an dem Substrat (3) befindet als die zweite Spiegelschicht (53) , wobei sich die Spiegelschicht (53) gegenseitig nicht überdecken, jedoch gleich aufgebaut sind, und
wobei die zweite Spiegelschicht (53) nur außerhalb von Vertiefungen der Halbleiterschichtenfolge (2) aufgebracht ist . 13. Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (1) mit den folgenden Schritten in der angegebenen Reihenfolge:
A) Bereitstellen eines lichtdurchlässigen Substrats (3) und Wachsen einer Halbleiterschichtenfolge (2) auf dem Substrat (3), wobei die Halbleiterschichtenfolge (2) eine aktive Schicht (22) zur Strahlungserzeugung zwischen einem ersten (21) und einem zweiten Halbleiterbereich (23) aufweist,
B) Erzeugen einer ersten Maskenschicht (11) auf der
Halbleiterschichtenfolge (2) und Aufbringen einer zweiten elektrisch isolierenden Spiegelschicht (53) zur Reflexion von im Betrieb in der aktiven Schicht (22) erzeugter Strahlung stellenweise auf den zweiten Halbleiterbereich (23) ,
C) Entfernen der ersten Maskenschicht (11) und ganzflächiges Aufbringen einer Stromaufweitungsschicht (83) für den zweiten Halbleiterbereich (23) ,
D) Erzeugen einer zweiten Maskenschicht (13) auf der
Halbleiterschichtenfolge (2) und Ätzen mindestens eines Kontaktgrabens (4), der sich von einer dem Substrat (3) abgewandten Seite des zweiten Halbleiterbereichs (23) her durch die aktive Schicht (22) bis in den ersten
Halbleiterbereich (21) erstreckt,
E) Aufbringen einer ersten elektrisch isolierenden
Spiegelschicht (51) zur Reflexion von im Betrieb in der aktiven Schicht (22) erzeugter Strahlung in dem Kontaktgraben (4),
F) Entfernen der zweiten Maskenschicht (12) und Erzeugen einer dritten Maskenschicht (13) sowie teilweises Entfernen der ersten Spiegelschicht (51) und Aufbringen einer
Kontaktschicht (7) zur Stromeinprägung direkt in den ersten Halbleiterbereich (21),
G) Entfernen der dritten Maskenschicht (13) sowie Aufbringen einer Passivierungsschicht (9) und Erzeugen einer vierten Maskenschicht (14) und außerdem Aufbringen eines metallischen Stromstegs (6) in dem Kontaktgraben (4) zu einer Stromführung entlang des Kontaktgrabens (4) und zu einer Bestromung des ersten Halbleiterbereichs (21),
sodass die erste Spiegelschicht (51) aus dem Kontaktgraben (4) heraus über die aktive Schicht (22) hinweg bis auf eine dem Substrat (3) abgewandte Seite des zweiten
Halbleiterbereichs (23) reicht.
14. Verfahren nach dem vorhergehenden Anspruch,
bei dem in einem Schritt Dl) zwischen den Schritten D) und E) die Stromaufweitungsschicht (83) nasschemisch geätzt wird, wobei die zweite Maskenschicht (12) unterätzt wird, sodass sich ein Ätzbereich der Stromaufweitungsschicht (83) bis unterhalb der zweiten Maskenschicht (12) erstreckt und der zweite Halbleiterbereich (23) am Rand des Kontaktgrabens (4) freigelegt wird.
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US16/462,483 US10833224B2 (en) 2016-12-19 2017-12-18 Optoelectronic semiconductor chip and method of producing an optoelectronic semiconductor chip
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017117164A1 (de) * 2017-07-28 2019-01-31 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip, Hochvolthalbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102018117018A1 (de) * 2018-07-13 2020-01-16 Osram Opto Semiconductors Gmbh Optoelektronisches halbleiterbauelement mit einer silberhaltigen stromaufweitungsstruktur und optoelektronische vorrichtung
DE102018119438A1 (de) * 2018-08-09 2020-02-13 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip, optoelektronisches bauteil und verfahren zur herstellung eines optoelektronischen bauteils
DE102019113119A1 (de) * 2019-05-17 2020-11-19 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
CN115172561B (zh) * 2021-07-22 2025-05-16 厦门三安光电有限公司 发光二极管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120241720A1 (en) * 2011-03-23 2012-09-27 Toyota Gosei Co., Ltd. Group iii nitride semiconductor light-emitting device
DE102014114674A1 (de) * 2014-10-09 2016-04-14 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip
WO2016180779A1 (de) * 2015-05-13 2016-11-17 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8097897B2 (en) * 2005-06-21 2012-01-17 Epistar Corporation High-efficiency light-emitting device and manufacturing method thereof
DE102009023849B4 (de) * 2009-06-04 2022-10-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und optoelektronischer Halbleiterchip
WO2011027418A1 (ja) * 2009-09-01 2011-03-10 株式会社 東芝 半導体発光素子及び半導体発光装置
CN108598231A (zh) * 2012-07-18 2018-09-28 世迈克琉明有限公司 半导体发光器件
DE102012107921A1 (de) * 2012-08-28 2014-03-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102012108879B4 (de) * 2012-09-20 2024-03-28 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip mit mehreren nebeneinander angeordneten aktiven Bereichen
JP2014175362A (ja) * 2013-03-06 2014-09-22 Toshiba Corp 半導体発光素子及びその製造方法
US9923121B2 (en) * 2014-08-05 2018-03-20 Seoul Viosys Co., Ltd. Light-emitting diode and manufacturing method therefor
JP6299540B2 (ja) * 2014-09-16 2018-03-28 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法
CN104409599B (zh) * 2014-11-20 2017-04-19 华灿光电股份有限公司 一种发光二极管芯片及其制造方法
JP2016115920A (ja) 2014-12-15 2016-06-23 豊田合成株式会社 発光素子
DE102016105056A1 (de) 2016-03-18 2017-09-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120241720A1 (en) * 2011-03-23 2012-09-27 Toyota Gosei Co., Ltd. Group iii nitride semiconductor light-emitting device
DE102014114674A1 (de) * 2014-10-09 2016-04-14 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip
WO2016180779A1 (de) * 2015-05-13 2016-11-17 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip

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Publication number Publication date
US20190371969A1 (en) 2019-12-05
CN110100319A (zh) 2019-08-06
CN110100319B (zh) 2022-02-15
DE102016124847A1 (de) 2018-06-21
JP6911111B2 (ja) 2021-07-28
US10833224B2 (en) 2020-11-10
JP2019531606A (ja) 2019-10-31
DE102016124847B4 (de) 2023-06-07

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