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WO2018114483A1 - Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips - Google Patents

Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips Download PDF

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Publication number
WO2018114483A1
WO2018114483A1 PCT/EP2017/082439 EP2017082439W WO2018114483A1 WO 2018114483 A1 WO2018114483 A1 WO 2018114483A1 EP 2017082439 W EP2017082439 W EP 2017082439W WO 2018114483 A1 WO2018114483 A1 WO 2018114483A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
trench
contact
current
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2017/082439
Other languages
English (en)
French (fr)
Inventor
Fabian Kopp
Attila Molnar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Priority to US16/462,349 priority Critical patent/US10777708B2/en
Priority to CN201780078859.6A priority patent/CN110114891B/zh
Publication of WO2018114483A1 publication Critical patent/WO2018114483A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10H20/835—Reflective materials

Definitions

  • An optoelectronic semiconductor chip is specified.
  • the semiconductor layer sequence comprises one or more active layers for
  • the active layer has visible light like blue light.
  • Semiconductor region is preferably an n-conducting n-side and in the second semiconductor region
  • first and the second semiconductor region are each explained with this charge carrier conductivity. Likewise, the first and the second semiconductor region the reverse
  • the optoelectronic semiconductor chip is preferably a light-emitting diode, or LED for short.
  • Compound semiconductor material is, for example, a nitride compound semiconductor material such as Al n In] __ n _ m N m Ga or a phosphide compound semiconductor material such as
  • Compound semiconductor material such as Al n In ] __ n _ m Ga m As or as Al n Ga m In ] __ n _ m AskP ] __k, where each 0 ⁇ n 1, 0 ⁇ m 1 and n + m ⁇ 1 and 0 -S k ⁇ 1.
  • the semiconductor layer sequence is particularly preferably based on the AlInGaN material system.
  • the at least one active layer contains in particular at least one pn junction and / or at least one
  • a radiation generated by the active layer in operation has a wavelength maximum intensity of at least 400 nm or 425 nm and / or of at most 480 nm or 800 nm.
  • the semiconductor layer sequence is located on a translucent
  • the substrate is particularly permeable to radiation generated in the active layer, preferably
  • the semiconductor layer sequence is furthermore preferably grown directly on the substrate, so that the substrate is a growth substrate.
  • the substrate is a silicon carbide substrate, a gallium nitride substrate, a silicon substrate, or preferably a sapphire substrate.
  • the first semiconductor region is closer to the substrate than the second semiconductor region.
  • the active layer is preferably perpendicular to a growth direction of the semiconductor layer sequence and perpendicular to one
  • Semiconductor layer sequence is applied, oriented.
  • the semiconductor chip one or more isolation trenches.
  • the at least one insulating trench extends from the side of the second semiconductor region facing away from the substrate through the active layer into the first semiconductor region.
  • the isolation trench divides the active layer, seen in plan view.
  • the isolation trench is adapted to provide electrical shorts between areas located within a frame formed by the isolation trench and outside that frame
  • the at least one contact trench extends from a side of the second semiconductor region facing away from the substrate through the active layer into the first
  • Current distribution trench is adapted to allow a lateral current distribution across the second semiconductor region.
  • the current distribution trench also extends from the side of the second semiconductor region facing away from the substrate through the active layer into the first one
  • Semiconductor chip one or more metallic current bridges.
  • the at least one power ridge is in the contact trench
  • the current ridge is a current guide along the contact trench and a current supply of the first
  • Semiconductor region is or that the current ridge is continuously spaced from the first semiconductor region. According to at least one embodiment, the
  • the mirror layer is preferably electrically insulating. Furthermore, the
  • the mirror layer for reflection of radiation generated during operation in the active layer set.
  • the mirror layer can be formed from a single layer or composed of several partial layers.
  • Partial layers preferably follow one another directly along the growth direction of the semiconductor layer sequence.
  • the mirror layer is a dielectric mirror or
  • Mirror layer is constructed, for example, as indicated in the publication WO 2016/180779 AI.
  • At least one power ridge is preferably a metallic web, that is, in particular, that the current ridge consists of one or more metals and is ohmic conductive.
  • the power ridge is partially or completely in the contact trench. As seen in plan view, the power ridge is preferably completely within the contact trench. In the direction parallel to
  • the current ridge can lie completely in the contact trench; the current ridge preferably projects beyond the contact trench and the contact bridge
  • the current web is set up to conduct current along the contact trench.
  • the first semiconductor region can be supplied with electric current via the current ridge.
  • the current web along a longitudinal direction preferably has a length which has an average width of the current web around at least one
  • the power bridge is elongated.
  • the power ridge dimensions of about 3 ym x 500 ym.
  • Semiconductor chip one or more busbars.
  • At least one busbar is preferably a metallic rail.
  • Metallic means in particular that the
  • Busbar consists of one or more metals and is ohmic conductive.
  • the busbar is, as well as the power bar, impermeable to the operation of the
  • Power rail is mounted in the power distribution trench and is for energizing the second semiconductor region
  • the contact trench is completely surrounded by the isolation trench. This means in particular that there is no continuous connection via the second semiconductor region and / or via the active layer from an area enclosed by the isolation trench to an outside area outside the frame formed by the isolation trench.
  • the contact trench and the contact trench are especially only outside the isolation trench.
  • Electrical directly preferably refers to an ohmic conductive connection, so that in the present case an electrically conductive connection via the semiconductor layer sequence is not to be regarded as a direct electrical connection.
  • the semiconductor layer sequence is located on a transparent substrate. Furthermore, the semiconductor chip comprises at least one contact trench, at least one isolation trench and at least one
  • Mirror layer is adapted to reflect radiation generated in the active layer.
  • the mirror layer is located at least in the isolation trench. At least one
  • Metallic current ridge is mounted in the contact trench and is a current guide along the contact trench and to a current supply of the first semiconductor region
  • At least one metallic bus bar is located in the power distribution trench, becoming one
  • the contact trench is completely edged by the isolation trench and the power distribution trench is located just outside the isolation trench.
  • sapphire volume emitters One of the most commonly produced types of light emitting diodes are so-called sapphire volume emitters. One of these is on
  • These light-emitting diodes generate blue light which is emitted via side surfaces of the substrate as well as via an upper side of the substrate facing away from the semiconductor layer sequence.
  • metal contacts for current injection.
  • further layers for example mirror layers or StromaufWeitungs füren.
  • Such light emitting diodes are used for producing white light in combination with a phosphor such as YAG: Ce.
  • Reflection coefficient at the electrical metal contacts the lower sine absorption at the contacts and thus brightness losses. Furthermore, the more photo-planes are used in the production process of the optoelectronic semiconductor chip, in particular in order to increase the reflection coefficients at the contacts, the higher the manufacturing costs arise.
  • Semiconductor chip having a first trench with the mirror layer, wherein the first trench in the form of the insulating trench forms a closed frame around the contact trench.
  • the contact trench comprises an electrical contact for the first semiconductor region.
  • Contact trench and the Isoliergraben is chosen to be as small as possible in order to ensure the largest possible for generating radiation surface of the active layer outside the frame.
  • the mirror layer in the isolation trench.
  • the mirror layer predominantly covers the isolation trench
  • the mirror layer is applied directly on the first semiconductor region. Via the mirror layer, the first semiconductor region is electrically insulated in the direction away from the substrate.
  • the mirror layer extends in places or over the entire surface of the mirror layer
  • the mirror layer extends out of the isolation trench up to the side facing away from the substrate Side of the second semiconductor region. In this case, this side of the second semiconductor region is only slightly different from the
  • Mirror layer covered, for example, at most 10% or 5% or 2% and / or at least 0.1% or 0.5%.
  • the electrical contact layer is at least in places in direct contact with the first semiconductor region and in direct contact with the
  • the contact layer is designed for current injection into the first semiconductor region.
  • the contact layer may be formed by a single layer or composed of several partial layers.
  • the contact layer is composed of exactly two or exactly three or exactly four partial layers. In particular, one is
  • Semiconductor contact layer is present, which is located directly on the first semiconductor region and which is preferably formed by exactly one layer.
  • the semiconductor contact layer preferably comprises one or more of the following
  • a thickness of the semiconductor contact layer is preferably at least 0.1 nm or 0.5 nm or 1 nm and / or at most 5 nm or 30 nm or 100 nm.
  • the reflection layer preferably follows directly after the semiconductor contact layer and is preferably formed by exactly one layer.
  • the contact layer is composed of the reflection layer with the semiconductor contact layer.
  • Reflection layer and the semiconductor contact layer preferably arranged congruently one above the other.
  • the reflective layer comprises one or more of the following
  • a thickness of the reflection layer is preferably at least 10 nm or 20 nm or 30 nm and / or at most 100 nm or 200 nm or 500 nm.
  • the barrier layer is preferably mounted directly on the reflection layer, on a side facing away from the semiconductor layer sequence.
  • the optional barrier layer is preferably a metal layer.
  • the barrier layer comprises or consists of one or more of the following materials: Ti, Pt, Au, Ni, Rh, Ru.
  • the thickness of the barrier layer is preferably at least 1 nm or 4 nm or 20 nm and / or at most 200 nm or
  • the barrier layer is preferably made of two
  • Partial layers composed of a Ti sublayer and a Pt sublayer, but can also more than two
  • the contact layer extends from a base of the
  • Contact layer is in particular in direct contact with the active layer and / or the second semiconductor region.
  • the contact layer is preferably a metallic one, in particular a reflective one
  • the contact layer is preferably located directly on the base surface of the contact trench, wherein the base surface is in particular only partially covered by the contact layer.
  • the contact layer is restricted to the contact trench at least along the current web. That is, along the current ridge, the contact layer is located only within the contact trench.
  • the current web has a plurality of contact fields along the longitudinal direction and a plurality of insulator fields, which are arranged alternately successively. In the isolator fields none occurs
  • the contact fields are set up to supply the semiconductor layer sequence, that is to say the first semiconductor region, with current. It is therefore not along the entire length of the current ridge a current injection in the second semiconductor region.
  • the contact layer is attached directly to the current ridge. This means that a current flow takes place via the current web to the contact layer and from there into the first semiconductor region.
  • Contact layer is preferably limited to the respective contact field, a connection between adjacent
  • connection via the semiconductor layer sequence is not to be regarded as a direct electrical connection.
  • the insulator fields are free of the contact layer.
  • Isolator fields is the mirror layer between the current ridge and the first semiconductor region.
  • a proportion of the contact fields on the current web along the longitudinal direction is at least 20% or 25% or 30% or 40%. Alternatively or additionally, this proportion is at most 70% or 60% or 55% or 45% or 35%. In particular, this proportion of the contact fields is smaller than the corresponding proportion of the insulator fields.
  • the current ridge has a constant width across the contact fields and the insulator fields along the longitudinal direction. That is, the current ridge may extend in particular as a straight line without width variation along the contact trench.
  • the contact trench for the current ridge may have a constant, constant width and / or cross-sectional shape. Also, the contact trench preferably runs along a straight line.
  • the current ridge and / or the contact trench have a varying width.
  • the width For example, it then decreases steadily or stepwise in the direction away from the bonding region, or the width varies periodically, for example sinusoidally.
  • the insulating trench, the power distribution trench and the portions of the contact trench are generated in the insulator fields in the same process step.
  • the contact trench has a different depth in the contact fields than in the contact fields
  • the contact trench in the contact fields is preferably less deep than in the insulator fields.
  • the contact trench may also be deeper in the contact pads than in the contact pads
  • the isolation trench is narrower than the contact trench, seen in plan view.
  • the isolation trench is narrower than the power distribution trench, as seen in plan view.
  • the isolation trench which surrounds the closed frame, is located
  • the busbar is designed U-shaped in plan view. That is, through the busbar is seen in plan view preferably formed an arc with an angular coverage of 180 °, the busbar is bent more in a central portion than at end portions, the busbar in the end regions can just run out.
  • the busbar may have other shapes and be designed, for example, L-shaped, N-shaped and M-shaped or fork-shaped with two or more than two fingers.
  • the power ridge can lie completely within the U 's of the busbar. If the busbar has other shapes, the busbar can also be located inside the busbar
  • Busbar are located.
  • the busbar and the power ridge are each designed L-shaped and are adjacent to each other or that the
  • the semiconductor chip viewed in plan view in particular with respect to the electrical contacting, is symmetrical about a longitudinal axis which runs the power bridge, designed.
  • the longitudinal axis is, in particular, that axis of symmetry or axis of the semiconductor chip which is the longest. It is possible that the longitudinal axis in plan view is the only axis of symmetry of the semiconductor chip.
  • the power ridge projects beyond the contact trench in places or as a whole laterally. This is seen in plan view and in the direction perpendicular to
  • the current ridge lies partially or completely in the contact trench, seen in plan view. In the direction away from the substrate, the current ridge preferably projects beyond the contact trench, but may alternatively also extend away from the substrate
  • Passivation layer may be formed of a single layer or of multiple sub-layers.
  • the Passivation layer may be formed of a single layer or of multiple sub-layers.
  • the isolation trench is partially or, preferably, completely separate from the
  • the contact trench and the current distribution trench are preferably completely of the passivation layer is covered together with the power ridge and together with the busbar. It is the
  • Method is preferably an optoelectronic
  • the method is for producing an optoelectronic semiconductor chip
  • the semiconductor layer sequence having an active layer for generating radiation between a first and a second semiconductor region
  • Stromverottisgraben extends from a side facing away from the substrate side of the second semiconductor region forth through the active layer into the first semiconductor region, so that the contact trench is completely surrounded by the Isoliergraben and the power distribution trench only outside the
  • the method between steps F) and G) comprises a step Fl).
  • the current spreading layer is etched in step F), preferably etched wet-chemically. This will be the second
  • the second mask layer is undercut so that an etching region of the current spreading layer extends below the second mask layer.
  • the mirror layer over the current spreading layer, toward the contact trench, after etching is preferably at least 0.3 ⁇ m or 0.7 ⁇ m and / or at most 10 ⁇ m or 5 ⁇ m.
  • Figure 1 is a schematic plan view of a
  • Figures 2 to 10 are schematic sectional views of
  • Figure 1 is an embodiment of a
  • optoelectronic semiconductor chip 1 shown.
  • four areas A, B, C, D, E are marked.
  • sectional views of these areas A, B, C, D, E are shown.
  • LED chip comprises a semiconductor layer sequence 2 on a light-transmitting substrate 3. Die
  • Semiconductor layer sequence 2 is preferably based on AlInGaN.
  • the substrate 3 is preferably a sapphire growth substrate.
  • the semiconductor chip 1 preferably generates blue light during operation.
  • FIG. 2 shows a section from region A of FIG.
  • an edge region of the semiconductor chip 1 there is a current ridge 6 with a bonding region 66 and a current rail 8 with a bonding region 88.
  • the current ridge 6 is located in a contact trench 41, seen in plan view.
  • the current bridge 6 alternately has directly successive contact fields 61 and insulator fields 62.
  • a current injection into the semiconductor layer sequence 2 takes place via the current ridge 6 only in the contact fields 61.
  • the busbar 8 is U-shaped and the current ridge 6 with the bonding region 66 is located completely within this U's.
  • FIG. 2 shows a section from region A of FIG.
  • an edge region of the semiconductor chip 1 there is a current ridge 6 with a bonding region 66 and a current rail 8 with a bonding region 88.
  • the current ridge 6 is located in a contact trench 41, seen in plan view.
  • the current bridge 6 alternately has directly successive contact fields 61 and insulator fields
  • the semiconductor layer sequence 2 comprises an active layer 22, for example a multi-quantum well structure, which is located between a first semiconductor region 21 and a second semiconductor region 23. At the first
  • the semiconductor region 21 is preferably an n-side and the second semiconductor region 23 is a p-side of the semiconductor layer sequence 2.
  • an edge trench 44 is formed.
  • Semiconductor region 21 is only partially present. The
  • Substrate 3 is not exposed in the edge trench 44. Furthermore, there is an electrically insulating at the edge
  • Example about 80 nm, as well as a passivation layer 9 extend completely over the edge region. Since the mirror layer 5 lies in the edge region between the first semiconductor region 21 and the current spreading layer 83, no current flow takes place in the edge region. In the edge region, the substrate 3, the first semiconductor region 21, the mirror layer 5, the current spreading layer 83 and the passivation layer 9 follow each other directly along a growth direction G of the semiconductor layer sequence 2.
  • the passivation layer 9 is, as preferred in all other embodiments, from an electrical
  • Passivation layer 9 a combination of an inner layer of alumina, as generated via atomic layer deposition, and an outer, further away from the substrate 3 located layer of silicon dioxide, such as produced by chemical vapor deposition.
  • FIG. 3 shows the region B from FIG. 1 in more detail.
  • the bonding region 88 is for the second
  • Structure with only reduced width can also be present along the U-shaped arms busbar 8.
  • Stromverottisgraben 43 preferably has the same depth as the edge trench 44 of Figure 2.
  • Stromverottisgraben 43 is the electrically insulating mirror layer 5, which covers a base and side surfaces of the power distribution trench 43 completely.
  • the current spreading layer 83 extends completely across the current distribution trench 43.
  • About the current spreading layer 83 is a lateral
  • the current spreading layer 83 is completely off the
  • the passivation layer 9 and the busbar 8 or the bonding region 88 are flush with each other.
  • FIG. 4 represents a sectional view through the current ridge 6 in the contact field 61.
  • the contact land 41 extends through the active layer 22 into the first semiconductor region 21.
  • the contact layer 7 covers a base surface and side surfaces the contact trench 41
  • the two semiconductor regions 21, 23 are short-circuited via the preferably metallic, reflective contact layer 7.
  • the contact trench 41 is located within a closed frame formed by the isolation trench 42.
  • the isolation trench 42 does not directly adjoin the contact trench 41, so that between the isolation trench 42 and the contact trench 41 the semiconductor layer sequence 2 is still completely preserved.
  • the isolation trench 42 can be deeper in extend the first semiconductor region 21, towards the substrate 3.
  • the mirror layer 5 On the mirror layer 5, from outside the frame formed by the insulating trench 42, the
  • Current spreading layer 83 is present. Coming from outside this framework, the current spreading layer 83 covers the mirror layer 5 only partially so that over the
  • Current spreading layer 83 extends across the lowest point of the isolation trench 42.
  • the current ridge 6 is located directly on the contact layer 7 and has a smaller width than the contact layer 7. Together with the passivation layer 9, the current ridge 6 covers the area around the contact trench 41 as well as around the contact trench 41
  • Embodiments possible that the contact layer 7 of a semiconductor contact layer 7a, a reflective layer 7b and a barrier layer 7c is composed.
  • the thin one is a semiconductor contact layer 7a, a reflective layer 7b and a barrier layer 7c is composed.
  • Semiconductor contact layer 7a is formed of, for example, titanium or chromium.
  • the reflection layer 7b is, for example, a comparatively thick layer of Ag, Al or Rh.
  • the barrier layer 7c contains or consists in particular of titanium or platinum.
  • the current ridge 6 is formed for example of silver, copper, gold, tin and / or nickel.
  • the mirror layer 5 it is preferably a multilayer mirror layer, which is designed as DBR (Distributed Bragg Reflector).
  • the mirror layer 5 preferably has a comparatively low number of layers,
  • the mirror layer 5 contains at most 20 or 12 or six
  • the mirror layer 5 preferably has a sequence of dielectric layers with a low and a high refractive index.
  • Low refractive index means in particular ⁇ 1.7
  • high refractive index means in particular> 1.7, based on a wavelength of maximum intensity of the radiation generated in the semiconductor layer sequence 2 during operation.
  • a thickness of the individual layers is preferably ⁇ / 4, wherein a lowermost of these layers, closest to the substrate 3, may have a thickness of 3 ⁇ / 4.
  • FIG. 5 represents a section along the current ridge in the region of the insulator fields 62.
  • the contact trench 41 has the same depth as the insulating trench 42.
  • the mirror layer 5 filled.
  • the mirror layer 5 in turn covers a base surface and side surfaces of the
  • the contact layer 7 is located between the mirror layer 5 and the current bridge 6.
  • the contact layer 7 can also be omitted from the insulator field 62.
  • the contact layer 7 is completely enclosed in the insulator field 62 by the mirror layer 5 together with the passivation layer 9 and the current ridge 6.
  • FIG. 6 shows the region E around the bonding region 66 for the first semiconductor region 21.
  • the bonding region 66 is circular in plan view. Underneath the bonding region 66 is optionally the contact layer 7, which may have a greater width than the bonding region 66
  • the first semiconductor region 21 encloses a region of the mirror layer 5 that is circular in plan view.
  • FIG. 7 shows a further exemplary embodiment of the invention
  • Words can touch the Isoliergraben 42 and the contact trench 41 according to Figure 7, so that between these trenches 41, 42 at no point the semiconductor layer sequence 2 is still completely preserved, unlike in the representation of Figures 4 and 5.
  • no contact layer is present in the bonding region 66.
  • the embodiment of FIG. 8 corresponds to that of FIG. 6.
  • Figure 9 relates to a further embodiment of the first semiconductor region 21
  • Semiconductor chips 1, shown is a sectional view in the area C at the contact fields 61.
  • the power pad 6 has a greater width than the Contact layer 7.
  • the contact layer 7 in the contact field 61 is completely enclosed by the semiconductor layer sequence 2 together with the current bridge 6 and is not in direct contact with the passivation layer 9.
  • the substrate 3 facing away from the upper side of the contact land 6 may according to a substrate 3 facing away from the top be formed of the contact layer 7 and thus at the top of a centrally in cross-section, trapezoidal and in the direction away from the substrate 3 widening recess
  • FIG. 9 corresponds to that of FIG. 4.
  • FIG. 10 shows a further exemplary embodiment of the invention
  • Passivation layer 91 is preferably produced with the same etching mask as the one
  • Passivation layer 91 is, for example, with a
  • FIG. 10 corresponds to that of FIG. 9.
  • Such a further passivation layer 91 may also be provided.
  • FIG. 11 schematically shows a production method for such a semiconductor chip 1, in particular as explained in connection with the figures 1 to 6. With this method, the semiconductor chip 1 can be produced with only three photo planes, corresponding to three mask layers 11, 12, 13.
  • FIG. 11A shows one of the contact fields 61 and one of the insulator fields 62.
  • the mirror layer 5 is applied with the aid of the same first mask layer 11.
  • this is shown only for the contact field 61, for the insulator field 62, this is done in the same way.
  • Current spreading layer 83 is applied after the first mask layer 11 has been removed.
  • a second mask layer 12 becomes
  • the contact trench 41 is generated in the contact field 61.
  • the remaining regions of the semiconductor layer sequence are covered by the second mask layer 12.
  • the contact layer 7 is applied with the aid of the same second mask layer 12.
  • the method step of FIG. 11E, that is to say the application of the contact layer 7, is optional.
  • a third mask layer 13 is formed. With the aid of the third mask layer 13, the passivation layer 9 is opened above the contact layer 7 and the current land 6 is deposited locally.
  • a wet-chemical or a dry-chemical etching can be used. If the passivation layer 9 has a multilayer structure, it is advantageously etched dry-chemically in order to produce a smooth
  • the third mask layer 13 is removed.
  • FIG. 11 only the regions C and D from FIG. 1 are described in greater detail.
  • the production process of the semiconductor chip 1 takes place in an analogous manner.

Landscapes

  • Led Devices (AREA)

Abstract

In einer Ausführungsform umfasst der optoelektronische Halbleiterchip (1) eine Halbleiterschichtenfolge (2) mit einer aktiven Schicht (22) zwischen einem ersten (21) und einem zweiten Halbleiterbereich (23) auf einem lichtdurchlässigen Substrat (3). Eine elektrisch isolierende Spiegelschicht (5) ist zur Reflexion von in der aktiven Schicht (22) erzeugter Strahlung eingerichtet. Die Spiegelschicht (5) befindet sich zumindest in einem Isoliergraben (42). Ein metallischer Stromsteg (6) ist in einem Kontaktgraben (41) angebracht und ist zu einer Stromführung entlang des Kontaktgrabens (41) und zu einer Bestromung des ersten Halbleiterbereichs (21) eingerichtet. Eine metallische Stromschiene (8) befindet sich in einem Stromverteilungsgraben (43), ist zu einer Stromführung entlang des Stromverteilungsgrabens (43) eingerichtet sowie zur Bestromung des zweiten Halbleiterbereichs (23). Der Kontaktgraben (41), der Isoliergraben (42) sowie der Stromverteilungsgraben (43) erstrecken sich durch die aktive Schicht (22) bis in den ersten Halbleiterbereich (21). Der Kontaktgraben (41) ist vollständig von dem Isoliergraben (42) umrandet und der Stromverteilungsgraben (43) liegt nur außerhalb des Isoliergrabens (42).

Description

Beschreibung
Optoelektronischer Halbleiterchip und Verfahren zur
Herstellung eines optoelektronischen Halbleiterchips
Es wird ein optoelektronischer Halbleiterchip angegeben.
Darüber hinaus wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips angegeben.
Eine zu lösende Aufgabe besteht darin, einen
optoelektronischen Halbleiterchip anzugeben, der effizient herstellbar ist und der eine hohe Lichtausbeute bietet. Diese Aufgabe wird unter anderem durch einen
optoelektronischen Halbleiterchip und durch ein Verfahren mit den Merkmalen der unabhängigen Patentansprüche gelöst.
Bevorzugte Weiterbildungen sind Gegenstand der abhängigen Ansprüche .
Gemäß zumindest einer Ausführungsform weist der
optoelektronische Halbleiterchip eine
Halbleiterschichtenfolge auf. Die Halbleiterschichtenfolge umfasst eine oder mehrere aktive Schichten zur
Strahlungserzeugung, insbesondere zur Erzeugung von
sichtbarem Licht wie blauem Licht. Die aktive Schicht
befindet sich zwischen einem ersten Halbleiterbereich und einem zweiten Halbleiterbereich. Bei dem ersten
Halbleiterbereich handelt es sich bevorzugt um eine n- leitende n-Seite und bei dem zweite Halbleiterbereich
insbesondere um eine p-leitende p-Seite. Im Folgenden werden der erste und der zweite Halbleiterbereich jeweils mit dieser Ladungsträgerleitfähigkeit erläutert. Genauso können der erste und der zweite Halbleiterbereich die umgekehrten
Ladungsträgerleitfähigkeiten aufweisen .
Bei dem optoelektronischen Halbleiterchip handelt es sich bevorzugt um eine Leuchtdiode, kurz LED.
Gemäß zumindest einer Ausführungsform basiert die
Halbleiterschichtenfolge auf einem III-V-
Verbindungshalbleitermaterial . Bei dem Halbleitermaterial handelt es sich zum Beispiel um ein Nitrid- Verbindungshalbleitermaterial wie AlnIn]__n_mGamN oder um ein Phosphid-Verbindungshalbleitermaterial wie
AlnIn]__n_mGamP oder auch um ein Arsenid-
Verbindungshalbleitermaterial wie AlnIn]__n_mGamAs oder wie AlnGamIn]__n_mAskP]__k, wobei jeweils 0 ^ n 1, 0 ^ m 1 und n + m < 1 sowie 0 -S k < 1 ist. Bevorzugt gilt dabei für zumindest eine Schicht oder für alle Schichten der
Halbleiterschichtenfolge 0 < n < 0,8, 0,4 < m < 1 und n + m < 0,95 sowie 0 < k < 0,5. Dabei kann die
Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche
Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also AI, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können.
Besonders bevorzugt basiert die Halbleiterschichtenfolge auf dem Materialsystem AlInGaN.
Die mindestens eine aktive Schicht beinhaltet insbesondere wenigstens einen pn-Übergang und/oder mindestens eine
Quantentopfstruktur . Eine von der aktiven Schicht im Betrieb erzeugte Strahlung weist zum Beispiel eine Wellenlänge maximaler Intensität von mindestens 400 nm oder 425 nm und/oder von höchstens 480 nm oder 800 nm auf.
Gemäß zumindest einer Ausführungsform befindet sich die Halbleiterschichtenfolge auf einem lichtdurchlässigen
Substrat. Das Substrat ist insbesondere für in der aktiven Schicht erzeugte Strahlung durchlässig, bevorzugt
transparent. Die Halbleiterschichtenfolge ist ferner bevorzugt direkt auf dem Substrat aufgewachsen, sodass es sich bei dem Substrat um ein Aufwachssubstrat handelt.
Beispielsweise ist das Substrat ein Siliziumkarbidsubstrat, ein Galliumnitridsubstrat, ein Siliziumsubstrat oder bevorzugt ein Saphirsubstrat. Hierbei befindet sich der erste Halbleiterbereich näher an dem Substrat als der zweite Halbleiterbereich. Die aktive Schicht ist bevorzugt senkrecht zu einer Wachstumsrichtung der Halbleiterschichtenfolge und senkrecht zu einer
Hauptseite des Substrats, auf der die
Halbleiterschichtenfolge aufgebracht ist, orientiert.
Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip einen oder mehrere Isoliergräben. Der mindestens eine Isoliergraben reicht von der dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht bis in den ersten Halbleiterbereich hinein. Insbesondere zerteilt der Isoliergraben die aktive Schicht, in Draufsicht gesehen. Der Isoliergraben ist dazu eingerichtet, elektrische Kurzschlüsse zwischen sich innerhalb eines durch den Isoliergraben gebildeten Rahmens befindlichen Gebieten und außerhalb dieses Rahmens
befindlichen Gebieten des zweiten Halbleiterbereich zu verhindern. Unter dem Isoliergraben hinweg ist eine durchgehende Verbindung innerhalb des ersten
Halbleiterbereichs gegeben. Das heißt, der Isoliergraben reicht nicht bis zu dem Substrat. Gemäß zumindest einer Ausführungsform weist der
Halbleiterchip einen oder mehrere Kontaktgräben auf. Der mindestens eine Kontaktgraben erstreckt sich von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht hindurch bis in den ersten
Halbleiterbereich. Über den Kontaktgraben ist der erste
Halbleiterbereich von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her elektrisch kontaktierbar .
Gemäß zumindest einer Ausführungsform umfasst der
optoelektronische Halbleiterchip einen oder mehrere
Stromverteilungsgräben. Der mindestens eine
Stromverteilungsgraben ist dazu eingerichtet, eine laterale Stromverteilung über den zweiten Halbleiterbereich hinweg zu ermöglichen. Auch der Stromverteilungsgraben reicht von der dem Substrat abgewandten Seite des zweiten Halbleiterbereichs durch die aktive Schicht hindurch bis in den ersten
Halbleiterbereich .
Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip einen oder mehrere metallische Stromstege. Der mindestens eine Stromsteg ist in dem Kontaktgraben
angebracht. Der Stromsteg ist zu einer Stromführung entlang des Kontaktgrabens und zu einer Bestromung des ersten
Halbleiterbereichs eingerichtet. Es ist möglich, dass der Stromsteg stellenweise in direktem Kontakt mit dem ersten
Halbleiterbereich steht oder dass der Stromsteg durchgehend von dem ersten Halbleiterbereich beabstandet ist. Gemäß zumindest einer Ausführungsform weist der
Halbleiterchip eine Spiegelschicht auf. Die Spiegelschicht ist bevorzugt elektrisch isolierend. Ferner ist die
Spiegelschicht zur Reflexion von im Betrieb in der aktiven Schicht erzeugter Strahlung eingerichtet. Die Spiegelschicht kann aus einer einzigen Schicht gebildet sein oder aus mehreren Teilschichten zusammengesetzt sein. Solche
Teilschichten folgen bevorzugt entlang der Wachstumsrichtung der Halbleiterschichtenfolge direkt aufeinander. Insbesondere ist die Spiegelschicht als dielektrischer Spiegel oder
Distributed Bragg Reflector, kurz DBR, gestaltet. Die
Spiegelschicht ist beispielsweise aufgebaut, wie in der Druckschrift WO 2016/180779 AI angegeben. Der
Offenbarungsgehalt dieser Druckschrift hinsichtlich der Spiegelschicht wird durch Rückbezug mit aufgenommen.
Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip einen oder mehrere Stromstege. Bei dem
mindestens einen Stromsteg handelt es sich bevorzugt um einen metallischen Steg, das heißt insbesondere, dass der Stromsteg aus einem oder mehreren Metallen besteht und ohmsch leitend ist .
Gemäß zumindest einer Ausführungsform befindet sich der Stromsteg teilweise oder vollständig in dem Kontaktgraben. In Draufsicht gesehen liegt der Stromsteg bevorzugt vollständig innerhalb des Kontaktgrabens. In Richtung parallel zur
Wachstumsrichtung der Halbleiterschichtenfolge kann der Stromsteg vollständig in dem Kontaktgraben liegen, bevorzugt überragt der Stromsteg den Kontaktgraben und die
Halbleiterschichtenfolge in Richtung weg von dem Substrat. Gemäß zumindest einer Ausführungsform ist der Stromsteg zu einer Stromführung entlang des Kontaktgrabens eingerichtet. Über den Stromsteg ist der erste Halbleiterbereich mit elektrischem Strom versorgbar. Dabei weist der Stromsteg entlang einer Längsrichtung bevorzugt eine Länge auf, die eine mittlere Breite des Stromstegs um mindestens einen
Faktor 10 oder 20 oder 30 und/oder um höchstens einen Faktor 200 oder 100 oder 50 übersteigt. Mit anderen Worten ist der Stromsteg langgestreckt geformt. Beispielsweise weist der Stromsteg Abmessungen von etwa 3 ym x 500 ym auf.
Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip eine oder mehrere Stromschienen. Die
mindestens eine Stromschiene ist bevorzugt eine metallische Schiene. Metallisch bedeutet insbesondere, dass die
Stromschiene aus einem oder mehreren Metallen besteht und ohmsch leitend ist. Die Stromschiene ist, ebenso wie der Stromsteg, undurchlässig für die im Betrieb des
Halbleiterchips erzeugte Strahlung. Die metallische
Stromschiene ist in dem Stromverteilungsgraben angebracht und ist zur Bestromung des zweiten Halbleiterbereichs
eingerichtet .
Gemäß zumindest einer Ausführungsform ist der Kontaktgraben vollständig von dem Isoliergraben umrandet. Dies bedeutet insbesondere, dass es keine durchgehende Verbindung über den zweiten Halbleiterbereich und/oder über die aktive Schicht von einem von dem Isoliergraben umschlossenen Bereich hin zu einem Außenbereich außerhalb des durch den Isoliergraben gebildeten Rahmens gibt. Dabei befindet sich der
Kontaktgraben innerhalb dieses umschlossenen Bereichs. Gemäß zumindest einer Ausführungsform liegt der
Stromverteilungsgraben außerhalb des Isoliergrabens,
insbesondere ausschließlich außerhalb des Isoliergrabens. Mit anderen Worten sind der Kontaktgraben und der
Stromverteilungsgraben durch den Isoliergraben voneinander separiert. Durch den Isoliergraben ist erreicht, dass keine unmittelbare elektrische Verbindung zwischen dem
Kontaktgraben und dem Stromverteilungsgraben besteht.
Elektrisch unmittelbar bezieht sich bevorzugt auf eine ohmsch leitende Verbindung, sodass vorliegend eine elektrisch leitende Verbindung über die Halbleiterschichtenfolge nicht als direkte elektrische Verbindung anzusehen ist.
In mindestens einer Ausführungsform umfasst der
optoelektronische Halbleiterchip eine
Halbleiterschichtenfolge mit einer aktiven Schicht zur
Strahlungserzeugung zwischen einem ersten und einem zweiten Halbleiterbereich. Die Halbleiterschichtenfolge befindet sich auf einem lichtdurchlässigen Substrat. Weiter umfasst der Halbleiterchip mindestens einen Kontaktgraben, mindestens einen Isoliergraben sowie mindestens einen
Stromverteilungsgraben. Eine elektrisch isolierende
Spiegelschicht ist zur Reflexion von in der aktiven Schicht erzeugter Strahlung eingerichtet. Die Spiegelschicht befindet sich zumindest in dem Isoliergraben. Mindestens ein
metallischer Stromsteg ist in dem Kontaktgraben angebracht und ist zu einer Stromführung entlang des Kontaktgrabens und zu einer Bestromung des ersten Halbleiterbereichs
eingerichtet. Mindestens eine metallische Stromschiene befindet sich in dem Stromverteilungsgraben, ist zu einer
Stromführung entlang des Stromverteilungsgrabens eingerichtet sowie zur Bestromung des zweiten Halbleiterbereichs. Der Kontaktgraben, der Isoliergraben sowie der Stromverteilungsgraben erstrecken sich je von einer dem
Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht bis in den ersten Halbleiterbereich in Richtung des Substrats. Der Kontaktgraben ist vollständig von dem Isoliergraben umrandet und der Stromverteilungsgraben liegt nur außerhalb des Isoliergrabens.
Eine der meistproduzierten Arten von Leuchtdioden sind so genannte Saphir-Volumenemitter. Bei diesen ist eine auf
AlInGaN basierende Halbleiterschichtenfolge auf einem
Saphirsubstrat aufgewachsen. Diese Leuchtdioden erzeugen blaues Licht, das über Seitenflächen des Substrats sowie über eine der Halbleiterschichtenfolge abgewandte Oberseite des Substrats emittiert wird. An der Halbleiterschichtenfolge befinden sich Metallkontakte zur Strominjektion. Zwischen einer der Halbleiterschichtenfolge zugewandten Unterseite der Metallkontakte und der Halbleiterschichtenfolge befinden sich bevorzugt weitere Schichten, zum Beispiel Spiegelschichten oder StromaufWeitungsschichten . Solche Leuchtdioden werden etwa zur Erzeugung von weißem Licht in Kombination mit einem Leuchtstoff wie YAG:Ce verwendet.
Bei solchen Leuchtdioden gilt, dass je höher ein
Reflexionskoeffizient an den elektrischen Metallkontakten ist, desto geringer sine eine Absorption an den Kontakten und damit Helligkeitsverluste. Weiterhin gilt, je mehr Fotoebenen im Herstellungsprozess des optoelektronischen Halbleiterchips verwendet werden, insbesondere um die Reflexionskoeffizienten an den Kontakten zu erhöhen, desto höhere Herstellungskosten entstehen.
Mit dem hier beschriebenen Halbleiterchip und dem hier beschriebenen Verfahren lässt sich einerseits eine hohe Reflexion an den elektrischen Kontakten erzielen, andererseits sind nur drei Fotoebene erforderlich, um den Halbleiterchip herzustellen. Hieraus ergibt sich ein
Halbleiterchip mit einer hohen Lichtauskoppeleffizienz bei vergleichsweise niedrigen Herstellungskosten.
Dies wird insbesondere dadurch erreicht, dass der
Halbleiterchip einen ersten Graben mit der Spiegelschicht aufweist, wobei der erste Graben in Form des Isoliergrabens einen geschlossenen Rahmen um den Kontaktgraben herum bildet. Der Kontaktgraben umfasst eine elektrische Kontaktierung für den ersten Halbleiterbereich. Ein Abstand zwischen dem
Kontaktgraben und dem Isoliergraben ist möglichst klein gewählt, um eine möglichst große zur Strahlungserzeugung zur Verfügung stehende Fläche der aktive Schicht außerhalb des Rahmens zu gewährleisten.
Gemäß zumindest einer Ausführungsform befindet sich die
Spiegelschicht in dem Isoliergraben. Insbesondere bedeckt die Spiegelschicht den Isoliergraben überwiegend oder
vollständig, in Draufsicht gesehen.
Gemäß zumindest einer Ausführungsform ist die Spiegelschicht direkt auf dem ersten Halbleiterbereich aufgebracht. Über die Spiegelschicht ist der erste Halbleiterbereich in Richtung weg von dem Substrat elektrisch isoliert.
Gemäß zumindest einer Ausführungsform erstreckt sich die Spiegelschicht stellenweise oder ganzflächig aus dem
Isoliergraben heraus. Dabei bedeckt die Spiegelschicht
Seitenwände des Isoliergrabens bevorzugt überwiegend oder vollständig. Insbesondere reicht die Spiegelschicht aus dem Isoliergraben heraus bis auf die dem Substrat abgewandte Seite des zweiten Halbleiterbereichs. Dabei ist diese Seite des zweiten Halbleiterbereichs nur geringfügig von der
Spiegelschicht bedeckt, beispielsweise zu höchstens 10 % oder 5 % oder 2 % und/oder zu mindestens 0,1 % oder 0,5 %.
Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip eine oder mehrere elektrische
Kontaktschichten. Die elektrische Kontaktschicht steht zumindest stellenweise in direktem Kontakt mit dem ersten Halbleiterbereich sowie in direktem Kontakt mit dem
Stromsteg. Die Kontaktschicht ist zur Stromeinprägung in den ersten Halbleiterbereich eingerichtet. Die Kontaktschicht kann durch eine einzige Schicht gebildet sein oder aus mehreren Teilschichten zusammengesetzt sein.
Gemäß zumindest einer Ausführungsform ist die Kontaktschicht aus genau zwei oder genau drei oder genau vier Teilschichten zusammengesetzt. Insbesondere ist eine
Halbleiterkontaktschicht vorhanden, die sich direkt an dem ersten Halbleiterbereich befindet und die bevorzugt durch genau eine Schicht gebildet ist. Die Halbleiterkontaktschicht umfasst bevorzugt eines oder mehrere der nachfolgenden
Materialien oder besteht aus einem oder mehreren dieser
Materialien: Cr, Ag, Mo, Ni, Ti, ZnO, ITO. Weiterhin beträgt eine Dicke der Halbleiterkontaktschicht bevorzugt mindestens 0,1 nm oder 0,5 nm oder 1 nm und/oder höchstens 5 nm oder 30 nm oder 100 nm.
Gemäß zumindest einer Ausführungsform umfasst die
Kontaktschicht eine Reflexionsschicht. Die Reflexionsschicht folgt bevorzugt der Halbleiterkontaktschicht direkt nach und ist bevorzugt durch genau eine Schicht gebildet. Insbesondere besteht die Kontaktschicht aus der Reflexionsschicht zusammen mit der Halbleiterkontaktschicht. Weiterhin sind die
Reflexionsschicht und die Halbleiterkontaktschicht bevorzugt deckungsgleich übereinander angeordnet. Bevorzugt umfasst die Reflexionsschicht eines oder mehrere der nachfolgenden
Materialien oder besteht aus einem oder mehreren dieser
Materialien: Ag, AI, Al:Cu, Rh, Pd, Pt, TCO-Schicht wie ITO. Eine Dicke der Reflexionsschicht beträgt bevorzugt mindestens 10 nm oder 20 nm oder 30 nm und/oder höchstens 100 nm oder 200 nm oder 500 nm.
Gemäß zumindest einer Ausführungsform enthält die
Kontaktschicht eine Barriereschicht. Die Barriereschicht ist bevorzugt unmittelbar auf der Reflexionsschicht angebracht, an einer der Halbleiterschichtenfolge abgewandten Seite. Die optionale Barriereschicht ist bevorzugt eine Metallschicht. Insbesondere umfasst die Barriereschicht eines oder mehrere der nachfolgenden Materialien oder besteht aus einem oder mehreren dieser Materialien: Ti, Pt, Au, Ni, Rh, Ru . Die Dicke der Barriereschicht liegt bevorzugt bei mindestens 1 nm oder 4 nm oder 20 nm und/oder bei höchstens 200 nm oder
100 nm. Die Barriereschicht ist bevorzugt aus zwei
Teilschichten zusammengesetzt, etwa aus einer Ti-Teilschicht und einer Pt-Teilschicht , kann aber auch mehr als zwei
Teilschichten aufweisen.
Gemäß zumindest einer Ausführungsform erstreckt sich die Kontaktschicht ausgehend von einer Grundfläche des
Kontaktgrabens über Seitenflächen des Kontaktgrabens hinweg bis zum zweiten Halbleiterbereich. Das heißt, die
Seitenflächen des Kontaktgrabens sind teilweise oder
vollständig direkt von der Kontaktschicht bedeckt. Die
Kontaktschicht steht insbesondere in direktem Kontakt zur aktiven Schicht und/oder zum zweiten Halbleiterbereich. Hierbei handelt es sich bei der Kontaktschicht bevorzugt um eine metallische, insbesondere um eine reflektierende
Schicht. Ferner befindet sich die Kontaktschicht bevorzugt direkt auf der Grundfläche des Kontaktgrabens, wobei die Grundfläche insbesondere nur zum Teil von der Kontaktschicht bedeckt ist.
Gemäß zumindest einer Ausführungsform ist die Kontaktschicht zumindest entlang des Stromstegs auf den Kontaktgraben beschränkt. Das heißt, entlang des Stromstegs befindet sich die Kontaktschicht nur innerhalb des Kontaktgrabens.
Gemäß zumindest einer Ausführungsform weist der Stromsteg entlang der Längsrichtung mehrere Kontaktfelder und mehrere Isolatorfelder auf, die abwechselnd aufeinanderfolgend angeordnet sind. In den Isolatorfeldern erfolgt keine
Stromeinprägung aus dem Stromsteg heraus in die
Halbleiterschichtenfolge. Demgegenüber sind die Kontaktfelder dazu eingerichtet, die Halbleiterschichtenfolge, also den ersten Halbleiterbereich, mit Strom zu versorgen. Es erfolgt also nicht entlang der gesamten Länge des Stromstegs eine Stromeinprägung in den zweiten Halbleiterbereich.
Gemäß zumindest einer Ausführungsform ist die Kontaktschicht direkt an dem Stromsteg angebracht. Das heißt, ein Stromfluss erfolgt über den Stromsteg hin zu der Kontaktschicht und von dieser aus in den ersten Halbleiterbereich. Die
Kontaktschicht ist bevorzugt auf das jeweilige Kontaktfeld begrenzt, eine Verbindung zwischen benachbarten
Kontaktfeldern erfolgt somit nicht durch ein Material der Kontaktschicht selbst, sondern elektrisch unmittelbar
bevorzugt ausschließlich über den Stromsteg. Elektrisch unmittelbar bezieht sich bevorzugt auf eine ohmsch leitende Verbindung, sodass vorliegend eine elektrisch leitende
Verbindung über die Halbleiterschichtenfolge nicht als direkte elektrische Verbindung anzusehen ist. Gemäß zumindest einer Ausführungsform sind die Isolatorfelder frei von der Kontaktschicht. Insbesondere ist die
Kontaktschicht auf die Kontaktfelder begrenzt. In den
Isolatorfeldern befindet sich die Spiegelschicht zwischen dem Stromsteg und dem ersten Halbleiterbereich. Mit anderen
Worten erfolgt in den Isolatorfeldern eine elektrische
Isolierung des Stromstegs von dem ersten Halbleiterbereich durch die Spiegelschicht.
Gemäß zumindest einer Ausführungsform liegt ein Anteil der Kontaktfelder an dem Stromsteg entlang der Längsrichtung bei mindestens 20 % oder 25 % oder 30 % oder 40 %. Alternativ oder zusätzlich liegt dieser Anteil bei höchstens 70 % oder 60 % oder 55 % oder 45 % oder 35 %. Insbesondere ist dieser Anteil der Kontaktfelder kleiner als der entsprechende Anteil der Isolatorfelder.
Gemäß zumindest einer Ausführungsform weist der Stromsteg über die Kontaktfelder und die Isolatorfelder hinweg entlang der Längsrichtung eine gleich bleibende Breite auf. Das heißt, der Stromsteg kann sich insbesondere als gerade Linie ohne Breitenvariation entlang des Kontaktgrabens erstrecken. Gleichermaßen kann der Kontaktgraben für den Stromsteg eine gleich bleibende, konstante Breite und/oder Querschnittsform aufweisen. Auch der Kontaktgraben verläuft bevorzugt entlang einer geraden Linie.
Alternativ ist es möglich, dass der Stromsteg und/oder der Kontaktgraben eine variierende Breite aufweisen. Die Breite nimmt dann zum Beispiel in Richtung weg von dem Bondbereich stetig oder stufenförmig ab oder es variiert die Breite periodisch, beispielsweise sinusförmig. Gemäß zumindest einer Ausführungsform sind der Kontaktgraben in den Isolatorfeldern, der Isoliergraben und der
Stromverteilungsgraben gleich tief. Dies wird dadurch
erreicht, dass der Isoliergraben, der Stromverteilungsgraben und die Abschnitte des Kontaktgrabens in den Isolatorfeldern im gleichen Verfahrensschritt erzeugt werden.
Gemäß zumindest einer Ausführungsform weist der Kontaktgraben in den Kontaktfeldern eine andere Tiefe auf als in den
Isolatorfeldern und/oder eine andere Tiefe als der
Isoliergraben und der Stromverteilungsgraben. Dabei ist der Kontaktgraben in den Kontaktfeldern bevorzugt weniger tief als in den Isolatorfeldern. Alternativ kann der Kontaktgraben in den Kontaktfeldern auch tiefer sein als in den
Isolatorfeldern oder auch gleich tief.
Gemäß zumindest einer Ausführungsform ist der Isoliergraben schmaler als der Kontaktgraben, in Draufsicht gesehen.
Alternativ oder zusätzlich ist der Isoliergraben schmaler als der Stromverteilungsgraben, ebenso in Draufsicht gesehen.
Gemäß zumindest einer Ausführungsform befindet sich der Isoliergraben, der den geschlossenen Rahmen um den
Kontaktgraben herum bildet, nahe an dem Kontaktgraben
und/oder vergleichsweise weit von dem Stromverteilungsgraben entfernt. Insbesondere liegt ein mittlerer und/oder ein maximaler Abstand zwischen dem Isoliergraben und dem
Kontaktgraben bei höchstens 50 ym oder 30 ym oder 20 ym oder 10 ym. Alternativ oder zusätzlich liegt ein mittlerer und/oder ein minimaler Abstand zwischen dem Isoliergraben und dem Kontaktgraben bei mindestens 0,5 ym oder 1 ym oder 4 ym. Hinsichtlich des mittleren und/oder minimalen Abstands zwischen dem Isoliergraben und dem Stromverteilungsgraben gilt alternativ oder zusätzlich, dass dieser Abstand
mindestens 30 ym oder 50 ym oder 75 ym oder 100 ym beträgt.
Gemäß zumindest einer Ausführungsform ist die Stromschiene in Draufsicht gesehen U-förmig gestaltet. Das heißt, durch die Stromschiene ist in Draufsicht gesehen bevorzugt ein Bogen mit einer Winkelüberdeckung von 180° gebildet, wobei die Stromschiene in einem Mittelteil stärker gebogen ist als an Endbereichen, wobei die Stromschiene in den Endbereichen gerade auslaufen kann. Alternativ kann die Stromschiene auch andere Formen aufweisen und zum Beispiel L-förmig, n~förmig sowie m-förmig oder gabelförmig mit zwei oder mehr als zwei Fingern gestaltet sein.
Gemäß zumindest einer Ausführungsform befindet sich der
Stromsteg zwischen den Schenkeln des U' s der Stromschiene.
Insbesondere kann der Stromsteg vollständig innerhalb des U' s der Stromschiene liegen. Weist die Stromschiene andere Formen auf, so kann sich der Stromsteg ebenso innerhalb der
Stromschiene befinden. Außerdem ist es alternativ möglich, dass die Stromschiene und der Stromsteg jeweils L-förmig gestaltet sind und nebeneinander liegen oder dass die
Stromschiene und der Stromsteg in Draufsicht gesehen
gabelförmig oder m-förmig mit ineinander greifenden Fingern oder Zinken geformt sind.
Gemäß zumindest einer Ausführungsform ist der Halbleiterchip insbesondere hinsichtlich der elektrischen Kontaktierung in Draufsicht gesehen symmetrisch zu einer Längsachse, entlang derer der Stromsteg verläuft, gestaltet. Bei der Längsachse handelt es sich insbesondere um diejenige Symmetrieachse oder Achse des Halbleiterchips, die am längsten ist. Es ist möglich, dass es sich bei der Längsachse in Draufsicht gesehen um die einzige Symmetrieachse des Halbleiterchips handelt .
Gemäß zumindest einer Ausführungsform überragt der Stromsteg den Kontaktgraben stellenweise oder insgesamt seitlich. Dies gilt in Draufsicht gesehen und in Richtung senkrecht zur
Längsrichtung des Stromstegs. Bevorzugt gilt dies entlang der Längsrichtung durchgehend in allen Kontaktfeldern.
Gemäß zumindest einer Ausführungsform liegt der Stromsteg stellenweise oder in Gänze vollständig in dem Kontaktgraben, in Draufsicht gesehen. In Richtung weg von dem Substrat überragt der Stromsteg bevorzugt den Kontaktgraben, kann alternativ aber auch in Richtung weg von dem Substrat
vollständig in dem Kontaktgraben liegen.
Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip eine Passivierungsschicht . Die
Passivierungsschicht kann aus einer einzigen Schicht oder aus mehreren Teilschichten gebildet sein. Bevorzugt ist die
Spiegelschicht teilweise von der Passivierungsschicht
überdeckt. In der Passivierungsschicht sind bevorzugt
Ausnehmungen für den Stromsteg und die Stromschiene
vorhanden . Gemäß zumindest einer Ausführungsform ist der Isoliergraben teilweise oder, bevorzugt, vollständig von der
Passivierungsschicht überdeckt. Weiterhin sind bevorzugt der Kontaktgraben und der Stromverteilungsgraben vollständig von der Passivierungsschicht zusammen mit dem Stromsteg und zusammen mit der Stromschiene überdeckt. Dabei ist die
Stromschiene bevorzugt auf den Stromverteilungsgraben
beschränkt, in Draufsicht gesehen.
Darüber hinaus wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips angegeben. Mit dem
Verfahren wird bevorzugt ein optoelektronischer
Halbleiterchip hergestellt, wie in Verbindung mit einer oder mehrerer der oben genannten Ausführungsformen angegeben.
Merkmale des Verfahrens sind daher auch für den
optoelektronischen Halbleiterchip offenbart und umgekehrt.
In mindestens einer Ausführungsform ist das Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
eingerichtet und umfasst die folgenden Schritte, besonders bevorzugt in der angegebenen Reihenfolge:
A) Bereitstellen eines lichtdurchlässigen Substrats und
Wachsen einer Halbleiterschichtenfolge auf dem Substrat, wobei die Halbleiterschichtenfolge eine aktive Schicht zur Strahlungserzeugung zwischen einem ersten und einem zweiten Halbleiterbereich aufweist,
B) Erzeugen einer ersten Maskenschicht auf der
Halbleiterschichtenfolge und Ätzen eines Isoliergrabens sowie eines Stromverteilungsgrabens,
C) Aufbringen einer elektrisch isolierenden Spiegelschicht zur Reflexion von im Betrieb in der aktiven Schicht erzeugter Strahlung in dem Isoliergraben sowie in dem
Stromverteilungsgraben,
D) Entfernen der ersten Maskenschicht und ganzflächiges Aufbringen einer StromaufWeitungsschicht für den zweiten Halbleiterbereich, E) Erzeugen einer zweiten Maskenschicht und Ätzen eines
Kontaktgrabens, der sich wie der Isoliergraben und der
Stromverteilungsgraben von einer dem Substrat abgewandten Seite des zweiten Halbleiterbereichs her durch die aktive Schicht bis in den ersten Halbleiterbereich erstreckt, sodass der Kontaktgraben vollständig von dem Isoliergraben umrandet ist und der Stromverteilungsgraben nur außerhalb des
Isoliergrabens liegt,
F) Entfernen der StromaufWeitungsschicht aus einem Gebiet direkt an dem Kontaktgraben,
G) Entfernen der zweiten Maskenschicht sowie Erzeugen einer Passivierungsschicht , und
H) Erzeugen einer dritten Maskenschicht und stellenweises Entfernen der Passivierungsschicht sowie Aufbringen eines metallischen Stromstegs in dem Kontaktgraben zu einer
Stromführung entlang des Kontaktgrabens und zu einer
Bestromung des ersten Halbleiterbereichs und gleichzeitig Aufbringen einer metallischen Stromschiene in dem
Stromverteilungsgraben zu einer Stromführung entlang des Stromverteilungsgrabens und zu einer Bestromung des zweiten Halbleiterbereichs .
Mit dem hier beschriebenen Verfahren ist es möglich, mit lediglich drei Fotoebenen eine hohe Reflektivität an beiden elektrischen Kontaktflächen für den ersten sowie für den zweiten Halbleiterbereich zu erzielen. Damit ergibt sich eine hohe Lichtauskoppeleffizienz bei gleichzeitig vergleichsweise geringen Herstellungskosten. Gemäß zumindest einer Ausführungsform umfasst das Verfahren zwischen den Schritten F) und G) einen Schritt Fl) . In diesem Schritt wird die elektrische Kontaktschicht in dem Kontaktgraben direkt auf den ersten Halbleiterbereich
aufgebracht .
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Stromaufweitungsschicht im Schritt F) geätzt, bevorzugt nasschemisch geätzt. Dabei werden der zweite
Halbleiterbereich und bevorzugt auch die Spiegelschicht teilweise von der Stromaufweitungsschicht befreit. Hierbei wird die zweite Maskenschicht unterätzt, sodass sich ein Ätzbereich der Stromaufweitungsschicht bis unterhalb der zweiten Maskenschicht erstreckt. Ein Überstand der
Spiegelschicht über die Stromaufweitungsschicht , in Richtung hin zum Kontaktgraben, liegt nach dem Ätzen bevorzugt bei mindestens 0,3 ym oder 0,7 ym und/oder bei höchstens 10 ym oder 5 ym.
Nachfolgend werden ein hier beschriebener optoelektronischer Halbleiterchip und ein hier beschriebenes Verfahren unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.
Es zeigen:
Figur 1 eine schematische Draufsicht auf ein
Ausführungsbeispiel eines hier beschriebenen optoelektronischen Halbleiterchips , Figuren 2 bis 10 schematische Schnittdarstellungen von
Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterchips, und Figur 11 schematische Schnittdarstellungen von
Verfahrensschritten eines hier beschriebenen
Herstellungsverfahrens für einen hier beschriebenen optoelektronischen Halbleiterchip .
In Figur 1 ist ein Ausführungsbeispiel eines
optoelektronischen Halbleiterchips 1 gezeigt. In Figur 1 sind vier Bereiche A, B, C, D, E markiert. In den Figuren 2 bis 6 sind Schnittdarstellungen zu diesen Bereichen A, B, C, D, E dargestellt. Der Halbleiterchip 1, insbesondere ein
Leuchtdiodenchip, umfasst eine Halbleiterschichtenfolge 2 auf einem lichtdurchlässigen Substrat 3. Die
Halbleiterschichtenfolge 2 basiert bevorzugt auf AlInGaN. Bei dem Substrat 3 handelt es sich bevorzugt um ein Saphir- Aufwachssubstrat . Der Halbleiterchip 1 erzeugt im Betrieb bevorzugt blaues Licht.
Zu einer Bestromung des Halbleiterchips 1 ist ein Stromsteg 6 mit einem Bondbereich 66 vorhanden sowie eine Stromschiene 8 mit einem Bondbereich 88. Der Stromsteg 6 befindet sich in einem Kontaktgraben 41, in Draufsicht gesehen. Entlang einer Längsrichtung weist der Stromsteg 6 abwechselnd direkt aufeinanderfolgende Kontaktfelder 61 und Isolatorfelder 62 auf. Eine Stromeinprägung in die Halbleiterschichtenfolge 2 erfolgt über den Stromsteg 6 lediglich in den Kontaktfeldern 61. In Draufsicht gesehen ist die Stromschiene 8 U-förmig gestaltet und der Stromsteg 6 mit dem Bondbereich 66 befindet sich vollständig innerhalb dieses U's. In Figur 2 ist ein Schnitt aus dem Bereich A der Figur 1 gezeigt. Somit ist in Figur 2 ein Randbereich des
optoelektronischen Halbleiterchips 1 illustriert. Die Halbleiterschichtenfolge 2 umfasst eine aktive Schicht 22, beispielsweise eine Multiquantentopfstruktur, die sich zwischen einem ersten Halbleiterbereich 21 und einem zweiten Halbleiterbereich 23 befindet. Bei dem ersten
Halbleiterbereich 21 handelt es sich bevorzugt um eine n- Seite und bei dem zweiten Halbleiterbereich 23 um eine p- Seite der Halbleiterschichtenfolge 2.
Am Rand des Halbleiterchips 1 ist ein Randgraben 44 gebildet.
In dem Randgraben 44 sind der zweite Halbleiterbereich 23 sowie die aktive Schicht 22 entfernt, der erste
Halbleiterbereich 21 ist lediglich teilweise vorhanden. Das
Substrat 3 ist in dem Randgraben 44 nicht freigelegt. Ferner befindet sich an dem Rand eine elektrisch isolierende
Spiegelschicht 5, die eine Flanke der
Halbleiterschichtenfolge 2, an der der zweite
Halbleiterbereich 23 sowie die aktive Schicht 22 frei liegen, vollständig .
Eine StromaufWeitungsschicht 83 etwa aus ITO, Dicke zum
Beispiel ungefähr 80 nm, sowie eine Passivierungsschicht 9 erstrecken sich vollständig über den Randbereich hinweg. Da in dem Randbereich die Spiegelschicht 5 zwischen dem ersten Halbleiterbereich 21 und der StromaufWeitungsschicht 83 liegt, erfolgt im Randbereich kein Stromfluss. Im Randbereich folgen das Substrat 3, der erste Halbleiterbereich 21, die Spiegelschicht 5, die StromaufWeitungsschicht 83 sowie die Passivierungsschicht 9 entlang einer Wachstumsrichtung G der Halbleiterschichtenfolge 2 jeweils unmittelbar aufeinander. Die Passivierungsschicht 9 ist, wie bevorzugt auch in allen anderen Ausführungsbeispielen, aus einem elektrisch
isolierenden Material gebildet und ist dicht für Feuchtigkeit und/oder Sauerstoff. Insbesondere ist die
Passivierungsschicht 9 eine Kombination aus einer inneren Schicht aus Aluminiumoxid, etwa über Atomlagenabscheidung erzeugt, und einer äußeren, sich weiter vom Substrat 3 entfernt befindlichen Schicht aus Siliziumdioxid, etwa über chemische Gasphasenabscheidung hergestellt.
In Figur 3 ist der Bereich B aus Figur 1 näher gezeigt. In Figur 3 ist der Bondbereich 88 für den zweiten
Halbleiterbereich 23 illustriert. Ein dementsprechender
Aufbau mit lediglich reduzierter Breite kann auch entlang der U-förmigen Arme Stromschiene 8 vorliegen.
In dem Bondbereich 88 sowie bevorzugt auch entlang der eiförmigen Arme der Stromschiene 8 ist ein
Stromverteilungsgraben 43 gebildet. Der
Stromverteilungsgraben 43 weist bevorzugt die gleiche Tiefe auf wie der Randgraben 44 aus Figur 2. In dem
Stromverteilungsgraben 43 befindet sich die elektrisch isolierende Spiegelschicht 5, die eine Grundfläche sowie Seitenflächen des Stromverteilungsgrabens 43 vollständig bedeckt. Die StromaufWeitungsschicht 83 erstreckt sich vollständig über den Stromverteilungsgraben 43 hinweg. Über die Stromaufweitungsschicht 83 erfolgt eine laterale
Stromaufweitung und Stromversorgung des zweiten
Halbleiterbereichs 23.
Die Stromaufweitungsschicht 83 ist vollständig von dem
Bondbereich 88 oder der Stromschiene 8 zusammen mit der Passivierungsschicht 9 bedeckt. Die Passivierungsschicht 9 sowie die Stromschiene 8 oder der Bondbereich 88 schließen bündig miteinander ab. Die Stromschiene 8 sowie der
Bondbereich 88 können die Halbleiterschichtenfolge 2 in
Richtung weg von dem Substrat 3 entlang der Wachstumsrichtung G überragen. Die StromaufWeitungsschicht 83 sowie die
Passivierungsschicht 9 überformen Kanten des
Stromverteilungsgrabens 43 mit der Spiegelschicht 5 formtreu, wie dies bevorzugt auch in allen anderen
Ausführungsbeispielen der Fall ist.
In Figur 4 ist der Bereich C des Stromstegs 6 gezeigt. Somit stellt Figur 4 eine Schnittdarstellung durch den Stromsteg 6 in dem Kontaktfeld 61 dar.
Der Stromsteg 6 befindet sich in einem Kontaktgraben 41. Der Kontaktgraben 41 reicht durch die aktive Schicht 22 hindurch in den ersten Halbleiterbereich 21. Optional befindet sich zwischen dem ersten Halbleiterbereich 21 und dem Stromsteg 6 eine Kontaktschicht 7. Die Kontaktschicht 7 bedeckt eine Grundfläche sowie Seitenflächen des Kontaktgrabens 41
vollständig. Somit sind an dem Kontaktgraben 41 die beiden Halbleiterbereiche 21, 23 über die bevorzugt metallische, reflektierende Kontaktschicht 7 kurzgeschlossen.
Um diesen Kurzschluss über die Kontaktschicht 7 lokal zu begrenzen, befindet sich der Kontaktgraben 41 innerhalb eines geschlossenen Rahmens, gebildet durch den Isoliergraben 42. Der Isoliergraben 42 grenzt gemäß Figur 4 nicht direkt an den Kontaktgraben 41, sodass zwischen dem Isoliergraben 42 und dem Kontaktgraben 41 die Halbleiterschichtenfolge 2 noch vollständig erhalten ist. Der Isoliergraben 42 kann tiefer in den ersten Halbleiterbereich 21 hineinreichen, in Richtung hin zu dem Substrat 3.
In dem Isoliergraben 42 befindet sich die Spiegelschicht 5. Auf der Spiegelschicht 5 ist, von außerhalb des durch den Isoliergraben 42 gebildeten Rahmens, die
Stromaufweitungsschicht 83 vorhanden. Von außerhalb dieses Rahmens kommend bedeckt die Stromaufweitungsschicht 83 die Spiegelschicht 5 lediglich teilweise, sodass über die
Stromaufweitungsschicht 83 kein elektrischer Kontakt von innerhalb des durch den Isoliergraben 42 gebildeten Rahmens nach außerhalb dieses Rahmens erfolgt. Die
Stromaufweitungsschicht 83 erstreckt sich über die tiefste Stelle des Isoliergrabens 42 hinweg.
Der Stromsteg 6 befindet sich direkt auf der Kontaktschicht 7 und weist eine geringere Breite auf als die Kontaktschicht 7. Zusammen mit der Passivierungsschicht 9 bedeckt der Stromsteg 6 den Bereich um den Kontaktgraben 41 sowie um die
Isoliergräben 42 vollständig.
Optional ist es wie auch in allen anderen
Ausführungsbeispielen möglich, dass die Kontaktschicht 7 aus einer Halbleiterkontaktschicht 7a, einer Reflexionsschicht 7b und einer Barriereschicht 7c zusammengesetzt ist. Die dünne
Halbleiterkontaktschicht 7a ist beispielsweise aus Titan oder Chrom gebildet. Bei der Reflexionsschicht 7b handelt es sich etwa um eine vergleichsweise dicke Schicht aus Ag, AI oder Rh. Die Barriereschicht 7c enthält oder besteht insbesondere aus Titan oder Platin.
Der Stromsteg 6 ist beispielsweise aus Silber, Kupfer, Gold, Zinn und/oder Nickel gebildet. Bei der Spiegelschicht 5 handelt es sich bevorzugt um eine mehrschichtige Spiegelschicht, die als DBR (Distributed Bragg Reflector) ausgebildet ist. Die Spiegelschicht 5 weist bevorzugt eine vergleichsweise niedrige Anzahl von Schichten auf,
insbesondere mindestens zwei oder drei oder vier
Teilschichten. Alternativ oder zusätzlich beinhaltet die Spiegelschicht 5 höchstens 20 oder 12 oder sechs
Teilschichten. Somit weist die Spiegelschicht 5 bevorzugt eine Abfolge aus dielektrischen Schichten mit einem niedrigen und einem hohen Brechungsindex auf. Niedriger Brechungsindex bedeutet insbesondere < 1,7, hoher Brechungsindex bedeutet insbesondere > 1,7, bezogen auf eine Wellenlänge maximaler Intensität der in der Halbleiterschichtenfolge 2 im Betrieb erzeugten Strahlung. Bezogen auf diese Wellenlänge liegt eine Dicke der einzelnen Schichten bevorzugt bei λ/4, wobei eine unterste dieser Schichten, am nächsten zum Substrat 3, eine Dicke von 3 λ/4 aufweisen kann.
Es ist möglich, dass der Isoliergraben 42, anders als in Figur 4 dargestellt, nicht nur zum Teil, sondern vollständig durch die Spiegelschicht 5 zusammen mit der
Stromaufweitungsschicht 83 und/oder der Passivierungsschicht 9 aufgefüllt ist. In Figur 5 ist die Schnittdarstellung des Bereichs D aus
Figur 1 zu sehen. Damit stellt Figur 5 einen Schnitt entlang des Stromstegs im Bereich der Isolatorfelder 62 dar.
In dem gezeigten Isolatorfeld 62 weist der Kontaktgraben 41 dieselbe Tiefe auf wie der Isoliergraben 42. Insbesondere sind der Kontaktgraben 41 im Isolatorfeld 62 sowie der
Isoliergraben 42 im selben Verfahrensschritt hergestellt und gleichermaßen mit der Spiegelschicht 5 versehen. Somit ist, abweichend von Figur 4, der Kontaktgraben 41 gemäß Figur 5 gleich tief wie der Isoliergraben 42 und zudem mit der
Spiegelschicht 5 gefüllt. Die Spiegelschicht 5 bedeckt wiederum eine Grundfläche und Seitenflächen des
Kontaktgrabens 41 in dem Isolatorfeld 62 vollständig. Die dem Substrat 3 abgewandte Seite des zweiten Halbleiterbereichs 23 ist nur geringfügig von der Spiegelschicht 5 bedeckt, wie dies bevorzugt auch in allen anderen Ausführungsbeispielen der Fall ist.
Optional befindet sich die Kontaktschicht 7 zwischen der Spiegelschicht 5 und dem Stromsteg 6. Die Kontaktschicht 7 kann aus dem Isolatorfeld 62 auch weggelassen werden. Die Kontaktschicht 7 ist in dem Isolatorfeld 62 vollständig von der Spiegelschicht 5 zusammen mit der Passivierungsschicht 9 und dem Stromsteg 6 eingeschlossen.
In Figur 6 ist der Bereich E um den Bondbereich 66 für den ersten Halbleiterbereich 21 gezeigt. Der Bondbereich 66 ist in Draufsicht gesehen kreisförmig. Unter dem Bondbereich 66 befindet sich optional die Kontaktschicht 7, die eine größere Breite aufweisen kann als der Bondbereich 66. Die
Spiegelschicht 5 weist einen in Draufsicht gesehen
kreisförmigen Ausschnitt auf, sodass die Spiegelschicht 5 im Querschnitt gesehen in drei Teile unterteilt erscheint. Der erste Halbleiterbereich 21 umschließt einen in Draufsicht kreisförmigen Bereich der Spiegelschicht 5.
In Figur 7 ist ein weiteres Ausführungsbeispiel des
Halbleiterchips 1 illustriert. Gezeigt ist der Bereich E aus Figur 1 und somit der Bondbereich 66 für den ersten
Halbleiterbereich 21. Im Unterschied zu Figur 6 sind an dem ringförmigen Ausschnitt in der Spiegelschicht 5 unterhalb des Bondbereichs 66 im Querschnitt gesehen dreieckige Ausbuchtungen des ersten Halbleiterbereichs 31 in die
Kontaktschicht 7 hinein zu erkennen. Diese dreieckförmigen Ausbuchtungen können sich über die Kontaktschicht 7 bis an eine dem Substrat 3 abgewandte Oberseite des Bondbereichs 66 fortsetzen .
Diese im Querschnitt gesehen dreieckförmigen Ausbuchtungen resultieren aus zwei Ätzschritten, einerseits für den
Kontaktgraben 41 in den Kontaktfeldern 61 und andererseits von einem Ätzschritt für den Kontaktgraben 41 sowie den
Isoliergraben 42 in den Isolatorfeldern 62. Mit anderen
Worten können sich gemäß Figur 7 der Isoliergraben 42 und der Kontaktgraben 41 berühren, sodass zwischen diesen Gräben 41, 42 an keiner Stelle die Halbleiterschichtenfolge 2 noch vollständig erhalten ist, anders als in der Darstellung der Figuren 4 und 5.
Beim Ausführungsbeispiel der Figur 8 ist in dem Bondbereich 66 keine Kontaktschicht vorhanden. Im Übrigen entspricht das Ausführungsbeispiel der Figur 8 dem der Figur 6.
Abweichend von der Darstellung in Figur 8 ist es möglich, dass auch im Querschnitt gesehen dreieckförmige Ausbuchtungen des ersten Halbleiterbereichs 21 in Richtung weg von dem Substrat 3 vorhanden sind, wie in Verbindung mit Figur 7 gezeigt, wobei die Kontaktschicht 7 dann abweichend von Figur 7 fehlt. Figur 9 betrifft ein weiteres Ausführungsbeispiel des
Halbleiterchips 1, gezeigt ist eine Schnittdarstellung im Bereich C an den Kontaktfeldern 61. Im Unterschied zu Figur 4 weist der Stromsteg 6 eine größere Breite auf als die Kontaktschicht 7. Somit ist die Kontaktschicht 7 im Kontaktfeld 61 vollständig von der Halbleiterschichtenfolge 2 zusammen mit dem Stromsteg 6 umschlossen und steht nicht in direktem Kontakt mit der Passivierungsschicht 9. Die dem Substrat 3 abgewandte Oberseite des Kontaktstegs 6 kann entsprechend einer dem Substrat 3 abgewandten Oberseite der Kontaktschicht 7 geformt sein und somit an der Oberseite eine im Querschnitt gesehen mittige, trapezförmige und sich in Richtung weg vom Substrat 3 verbreiternde Ausnehmung
aufweisen. Im Übrigen entspricht das Ausführungsbeispiel der Figur 9 dem der Figur 4.
In Figur 10 ist ein weiteres Ausführungsbeispiel des
Kontaktfelds 61 gezeigt. Zwischen der Kontaktschicht 7 und der Halbleiterschichtenfolge 2 befindet sich an den
Seitenflächen des Kontaktgrabens 41 eine weitere
Passivierungsschicht 91. Die weitere Passivierungsschicht 91 wird bevorzugt mit derselben Ätzmaske erzeugt wie der
Kontaktgraben 41 in dem Kontaktfeld 61. Die weitere
Passivierungsschicht 91 wird beispielsweise mit einem
isotropen Aufbringverfahren hergestellt und nachfolgend anisotrop geätzt, sodass die Grundfläche des Kontaktgrabens 41 frei von der weiteren Passivierungsschicht 91 ist. Im Übrigen entspricht das Ausführungsbeispiel der Figur 10 dem der Figur 9.
Eine solche weitere Passivierungsschicht 91 kann auch
vorhanden sein, wenn keine Kontaktschicht 7 vorhanden ist und der Stromsteg 6 direkt bis an die Grundfläche des
Kontaktgrabens 41 reicht.
In Figur 11 ist schematisch ein Herstellungsverfahren für einen solchen Halbleiterchip 1 dargestellt, insbesondere wie in Verbindung mit den Figuren 1 bis 6 erläutert. Mit diesem Verfahren ist der Halbleiterchip 1 mit nur drei Fotoebenen, entsprechend dreier Maskenschichten 11, 12, 13, herstellbar. In Figur IIA sind eines der Kontaktfelder 61 und eines der Isolatorfelder 62 dargestellt. Auf der
Halbleiterschichtenfolge 2 wird eine erste Maskenschicht 11 aufgebracht. Nachfolgend werden die Isoliergräben 42 erzeugt sowie nur in dem Isolatorfeld 62 der Kontaktgraben 41. Im gleichen Verfahrensschritt werden der in Figur IIA nicht gezeichnete Stromverteilungsgraben 43 und der Randgraben 44 erstellt, vergleiche die Figuren 2 und 3.
Gemäß Figur IIB wird die Spiegelschicht 5 mit Hilfe derselben ersten Maskenschicht 11 aufgebracht. In Figur IIB ist dies nur für das Kontaktfeld 61 gezeigt, für das Isolatorfeld 62 geschieht dies in gleicher Weise.
In Figur HC ist zu sehen, dass ganzflächig die
Stromaufweitungsschicht 83 aufgebracht wird, nachdem die erste Maskenschicht 11 entfernt wurde.
Gemäß Figur HD wird eine zweite Maskenschicht 12
aufgebracht. Mit Hilfe der zweiten Maskenschicht 12 wird der Kontaktgraben 41 in dem Kontaktfeld 61 erzeugt. Die übrigen Bereiche der Halbleiterschichtenfolge sind von der zweiten Maskenschicht 12 bedeckt.
Nach dem Ätzen des Kontaktgrabens 41 kann eine nasschemische Behandlung erfolgen, sodass die dem Substrat 3 abgewandte Oberseite der Halbleiterschichtenfolge 2 nahe dem
Kontaktgraben 41 bereichsweise von der
Stromaufweitungsschicht 83 zur Vermeidung von Kurzschlüssen befreit wird. Bei diesem nasschemischen Ätzen kann die zweite Maskenschicht 12 intakt bleiben. Die Stromaufweitungsschicht 83 wird bis auf die Spiegelschicht 5 zurückgeätzt, sodass die Spiegelschicht 5 die Stromaufweitungsschicht 83 um ungefähr 1 ym überragt, in Richtung hin zum Kontaktgraben 41.
Nachfolgend wird mit Hilfe derselben zweiten Maskenschicht 12 die Kontaktschicht 7 aufgebracht. Der Verfahrensschritt der Figur 11E, also das Aufbringen der Kontaktschicht 7, ist optional.
Im Verfahrensschritt der Figur 11F wird ganzflächig die
Passivierungsschicht 9 aufgebracht, nachdem die zweite
Maskenschicht 12 entfernt wurde.
Daraufhin, siehe Figur 11G, wird eine dritte Maskenschicht 13 erzeugt. Mit Hilfe der dritten Maskenschicht 13 wird die Passivierungsschicht 9 oberhalb der Kontaktschicht 7 geöffnet und der Stromsteg 6 wird lokal abgeschieden.
Zum Öffnen der Passivierungsschicht 9 kann ein nasschemisches oder ein trockenchemisches Ätzen verwendet werden. Ist die Passivierungsschicht 9 mehrschichtig aufgebaut, so wird vorteilhafterweise trockenchemisch geätzt, um glatte
Seitenflanken zu erzeugen, da sich nasschemische Ätzraten verschiedener Dielektrika üblicherweise voneinander
unterscheiden. Schließlich wird, nicht dargestellt, die dritte Maskenschicht 13 entfernt. In Figur 11 sind lediglich die Bereiche C sowie D aus Figur 1 näher beschrieben. In den übrigen Bereichen A, B, E der Figur 1 erfolgt das Herstellungsverfahren des Halbleiterchips 1 in analoger Weise. Die in den Figuren gezeigten Komponenten folgen, sofern nicht anders kenntlich gemacht, bevorzugt in der angegebenen
Reihenfolge jeweils unmittelbar aufeinander. Sich in den Figuren nicht berührende Schichten sind voneinander
beabstandet. Soweit Linien parallel zueinander gezeichnet sind, sind die entsprechenden Flächen ebenso parallel zueinander ausgerichtet. Ebenfalls soweit nicht anders kenntlich gemacht, sind die relativen Dickenverhältnisse, Längenverhältnisse und Positionen der gezeichneten
Komponenten zueinander in den Figuren korrekt wiedergegeben.
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt.
Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2016 124 860.6, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
1 optoelektronischer Halbleiterchip
2 Halbleiterschichtenfolge
21 erster Halbleiterbereich/n-Seite
22 aktive Schicht
23 zweier Halbleiterbereich/p-Seite
3 lichtdurchlässiges Substrat/Saphir
41 Kontaktgraben
42 Isoliergraben
43 Stromverteilungsgraben
44 Randgraben
5 Spiegelschicht
6 Stromsteg für die n-Seite
61 Kontaktfeld
62 Isolatorfeld
66 Bondbereich für die n-Seite
7 Kontaktschicht
8 Stromschiene für die p-Seite
83 Stromaufweitungsschicht für die p-Seite
88 Bondbereich für die p-Seite
9 Passivierungsschicht
91 weitere Passivierungsschicht
11 erste Maskenschicht für die zweite Spiegelschicht
12 zweite Maskenschicht für den Kontaktgraben
13 dritte Maskenschicht für die Kontaktschicht
G Wachstumsrichtung der Halbleiterschichtenfolge

Claims

Patentansprüche
1. Optoelektronischer Halbleiterchip (1) mit
- einer Halbleiterschichtenfolge (2) mit einer aktiven
Schicht (22) zur Strahlungserzeugung zwischen einem ersten (21) und einem zweiten Halbleiterbereich (23),
- einem lichtdurchlässigen Substrat (3) , auf dem sich die Halbleiterschichtenfolge (2) befindet,
- mindestens einem Kontaktgraben (41),
- mindestens einem Isoliergraben (42),
- mindestens einem Stromverteilungsgraben (43) ,
- einer elektrisch isolierenden Spiegelschicht (5) zur
Reflexion von in der aktiven Schicht (22) erzeugter Strahlung zumindest in dem Isoliergraben (42),
- mindestens einem metallischen Stromsteg (6) in dem
Kontaktgraben (41) zu einer Stromführung entlang des
Kontaktgrabens (41) und zu einer Bestromung des ersten
Halbleiterbereichs (21), und
- mindestens einer metallische Stromschiene (8) in dem
Stromverteilungsgraben (43) zur Bestromung des zweiten
Halbleiterbereichs (23) ,
wobei
- sich der Kontaktgraben (41), der Isoliergraben (42) und der Stromverteilungsgraben (43) je von einer dem Substrat (3) abgewandten Seite des zweiten Halbleiterbereichs (23) her durch die aktive Schicht (22) bis in den ersten
Halbleiterbereich (21) erstrecken, und
- der Kontaktgraben (41) vollständig von dem Isoliergraben (42) umrandet ist und der Stromverteilungsgraben (43) nur außerhalb des Isoliergrabens (42) liegt.
2. Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden Anspruch, bei dem der erste Halbleiterbereich (21) eine n-Seite und der zweite Halbleiterbereich (23) eine p-Seite der
Halbleiterschichtenfolge (2) bildet und die Spiegelschicht (5) direkt auf den ersten Halbleiterbereich (21) aufgebracht ist und sich stellenweise zumindest aus dem Isoliergraben
(42) heraus bis auf die dem Substrat (3) abgewandte Seite des zweiten Halbleiterbereichs (23) erstreckt,
wobei diese Seite zu höchstens 5 % von der Spiegelschicht (5) bedeckt ist. 3. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
ferner umfassend eine elektrische Kontaktschicht (7),
wobei die Kontaktschicht (7) in direktem Kontakt mit dem Stromsteg (6) und mit dem ersten Halbleiterbereich (21) steht und zur Stromeinprägung in den ersten Halbleiterbereich (21) eingerichtet ist.
4. Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden Anspruch,
bei dem die Kontaktschicht (7) eine metallische Schicht ist und von einer Grundfläche des Kontaktgrabens (41) ausgehend Seitenflächen des Kontaktgrabens (41) mindestens teilweise bedeckt und über die aktive Schicht (22) hinweg bis zum zweiten Halbleiterbereich (23) reicht,
wobei die Kontaktschicht (7) direkt auf die Grundfläche und die Seitenflächen aufgebracht ist.
5. Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden oder dem vorvorhergehenden Anspruch,
bei dem die Kontaktschicht (7) zumindest entlang des
Stromstegs (6) auf den Kontaktgraben (4) beschränkt ist.
6. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem entlang einer Längsrichtung des Stromstegs (6) abwechselnd mehrere Kontaktfelder (61) und Isolatorfelder (62) angeordnet sind,
wobei in den Kontaktfeldern (61) eine Stromeinprägung direkt in den ersten Halbleiterbereich (21) erfolgt, und
wobei in den Isolatorfeldern (62) der erste Halbleiterbereich (21) aufgrund der Spiegelschicht (5) keinen direkten
elektrischen Kontakt zu dem Stromsteg (6) aufweist.
7. Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden Anspruch,
bei dem ein Anteil der Kontaktfelder (61) an dem Stromsteg (6) entlang der Längsrichtung zwischen einschließlich 20 % und 70 % liegt,
wobei der Stromsteg (6) über die Kontaktfelder (61) und die Isolatorfelder (62) hinweg entlang der Längsrichtung eine gleichbleibende Breite aufweist.
8. Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden oder dem vorvorhergehenden Anspruch,
bei dem der Kontaktgraben (41) in den Isolatorfeldern (62), der Isoliergraben (42) und der Stromverteilungsgraben (43) gleich tief sind,
wobei der Kontaktgraben (41) in den Kontaktfeldern (61) weniger tief ist.
9. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem der Isoliergraben (42) schmäler ist als der
Kontaktgraben (41) und als der Stromverteilungsgraben (43), wobei ein mittlerer Abstand zwischen dem Isoliergraben (42) und dem Kontaktgraben (41) höchstens 20 ym beträgt und ein mittlerer Abstand zwischen dem Isoliergraben (42) und dem Stromverteilungsgraben (43) mindestens 30 ym beträgt.
10. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem die Stromschiene (8) in Draufsicht gesehen U-förmig ist und sich der Stromsteg (6) zwischen Schenkeln dieses U' s liegt,
wobei der Halbleiterchip (1) in Draufsicht gesehen
symmetrisch zu einer Längsachse, entlang derer der Stromsteg (6) verläuft, gestaltet ist.
11. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem der Stromsteg (6) zumindest stellenweise den
Kontaktgraben (4) seitlich überragt, in Draufsicht gesehen und in Richtung senkrecht zur Längsrichtung des Stromstegs (6) .
12. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem der Stromsteg (6) zumindest stellenweise vollständig in dem Kontaktgraben (41) liegt, in Draufsicht gesehen.
13. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem der Isoliergraben (42) vollständig von einer
Passivierungsschicht (9) überdeckt ist,
wobei der Kontaktgraben (41) und der Stromverteilungsgraben
(43) vollständig von dieser Passivierungsschicht (9) zusammen mit dem Stromsteg (6) und zusammen mit der Stromschiene (8) überdeckt sind .
14. Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips (1) mit den folgenden Schritten in der angegebenen Reihenfolge:
A) Bereitstellen eines lichtdurchlässigen Substrats (3) und Wachsen einer Halbleiterschichtenfolge (2) auf dem Substrat
(3), wobei die Halbleiterschichtenfolge (2) eine aktive
Schicht (22) zur Strahlungserzeugung zwischen einem ersten (21) und einem zweiten Halbleiterbereich (23) aufweist,
B) Erzeugen einer ersten Maskenschicht (11) auf der
Halbleiterschichtenfolge (2) und Ätzen eines Isoliergrabens (42) sowie eines Stromverteilungsgrabens (43),
C) Aufbringen einer elektrisch isolierenden Spiegelschicht (5) zur Reflexion von im Betrieb in der aktiven Schicht (22) erzeugter Strahlung in dem Isoliergraben (42) sowie in dem Stromverteilungsgraben (43) ,
D) Entfernen der ersten Maskenschicht (11) und ganzflächiges Aufbringen einer Stromaufweitungsschicht (83) für den zweiten Halbleiterbereich (23) ,
E) Erzeugen einer zweiten Maskenschicht (12) und Ätzen eines Kontaktgrabens (41), der sich wie der Isoliergraben (42) und der Stromverteilungsgraben (43) von einer dem Substrat (3) abgewandten Seite des zweiten Halbleiterbereichs (23) her durch die aktive Schicht (22) bis in den ersten
Halbleiterbereich (21) erstreckt,
sodass der Kontaktgraben (41) vollständig von dem
Isoliergraben (42) umrandet ist und der
Stromverteilungsgraben (43) nur außerhalb des Isoliergrabens (42) liegt,
F) Entfernen der Stromaufweitungsschicht (83) aus einem
Gebiet direkt an dem Kontaktgraben (41),
G) Entfernen der zweiten Maskenschicht (12) sowie Erzeugen einer Passivierungsschicht (9),
H) Erzeugen einer dritten Maskenschicht (13) und stellenweises Entfernen der Passivierungsschicht (9) sowie Aufbringen eines metallischen Stromstegs (6) in dem
Kontaktgraben (41) zu einer Stromführung entlang des
Kontaktgrabens (41) und zu einer Bestromung des ersten
Halbleiterbereichs (21) und gleichzeitig Aufbringen einer metallischen Stromschiene (8) in dem Stromverteilungsgraben (43) zu einer Stromführung entlang des
Stromverteilungsgrabens (43) und zu einer Bestromung des zweiten Halbleiterbereichs (23) . 15. Verfahren nach dem vorhergehenden Anspruch,
bei dem zwischen den Schritten F) und G) in einem Schritt Fl) eine elektrische Kontaktschicht (7) zur Stromeinprägung in den ersten Halbleiterbereich (21) in dem Kontaktgraben (41) direkt auf den ersten Halbleiterbereich (21) aufgebracht wird,
wobei im Schritt H) der Stromsteg (6) in direktem Kontakt mit der Kontaktschicht (7) erzeugt wird.
16. Verfahren nach einem der Ansprüche 14 oder 15,
bei dem im Schritt F) die StromaufWeitungsschicht (83) nasschemisch geätzt wird, sodass der zweite Halbleiterbereich (23) und die Spiegelschicht (5) teilweise von der
Stromaufweitungsschicht (83) befreit werden und die zweite Maskenschicht (12) unterätzt wird, sodass sich ein Ätzbereich der Stromaufweitungsschicht (83) bis unterhalb der zweiten Maskenschicht (12) erstreckt.
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