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WO2018178806A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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WO2018178806A1
WO2018178806A1 PCT/IB2018/051840 IB2018051840W WO2018178806A1 WO 2018178806 A1 WO2018178806 A1 WO 2018178806A1 IB 2018051840 W IB2018051840 W IB 2018051840W WO 2018178806 A1 WO2018178806 A1 WO 2018178806A1
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WO
WIPO (PCT)
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insulator
oxide
region
conductor
transistor
Prior art date
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Ceased
Application number
PCT/IB2018/051840
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English (en)
French (fr)
Inventor
山崎舜平
山出直人
藤木寛士
村川努
竹内敏彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Publication date
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Priority to US16/497,832 priority patent/US20200105883A1/en
Priority to DE112018001745.1T priority patent/DE112018001745T5/de
Priority to JP2019508318A priority patent/JP7086934B2/ja
Priority to CN201880020208.6A priority patent/CN110462803B/zh
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    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may include a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • the CPU has a semiconductor integrated circuit (at least a transistor and a memory) separated from the semiconductor wafer, and forms an assembly of semiconductor elements in which electrodes serving as connection terminals are formed.
  • a semiconductor circuit such as an LSI, a CPU, or a memory is mounted on a circuit board, for example, a printed wiring board, and is used as one of various electronic device components.
  • a technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has been attracting attention.
  • the transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (also simply referred to as a display device).
  • IC integrated circuit
  • image display device also simply referred to as a display device.
  • a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
  • a transistor using an oxide semiconductor has extremely small leakage current in a non-conduction state.
  • a low power consumption CPU and the like using a characteristic in which a transistor using an oxide semiconductor has low leakage current are disclosed (see Patent Document 1).
  • Patent Document 2 For the purpose of improving the carrier mobility of a transistor, a technique for stacking oxide semiconductor layers having different electron affinities (or lower conduction band levels) is disclosed (see Patent Document 2 and Patent Document 3).
  • oxide semiconductors As a semiconductor thin film applicable to a transistor, a silicon-based semiconductor material is widely known, but an oxide semiconductor has attracted attention as another material.
  • oxide semiconductors for example, not only single-component metal oxides such as indium oxide and zinc oxide but also multi-component metal oxides are known.
  • IGZO In—Ga—Zn oxide
  • Non-Patent Document 1 and Non-Patent Document 2 also disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Furthermore, Non-Patent Document 4 and Non-Patent Document 5 show that even an oxide semiconductor having lower crystallinity than the CAAC structure and the nc structure has a minute crystal.
  • Non-Patent Document 6 a transistor using IGZO as an active layer has extremely low off-state current (see Non-Patent Document 6), and an LSI and a display using the characteristics have been reported (see Non-Patent Document 7 and Non-Patent Document 8). .
  • An object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of retaining data for a long period of time.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high information writing speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high design freedom.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention is an oxide including a first region, a second region, a third region adjacent to the first region and the second region, and a fourth region adjacent to the second region.
  • a semiconductor a first insulator over the oxide semiconductor, a first conductor over the first insulator, a second over the oxide semiconductor, the first insulator, and the first conductor.
  • the third insulator through the body and the conductor, and the second region is in contact with the second insulator and overlaps with the third insulator through the second insulator.
  • the fourth region In contact with the second insulator, and overlapped with the third insulator via the second insulator and the third insulator, the fourth region is in contact with the second conductor,
  • the second insulator is a metal oxide
  • the third insulator is a semiconductor device that is a film containing hydrogen or nitrogen.
  • the second insulator may be aluminum oxide.
  • the fourth insulator may be silicon nitride.
  • the second insulator may be thinner in the region overlapping the second region than in the region overlapping the third region.
  • the thickness of the region overlapping with the third region of the second insulator is 3.0 nm or more, and the thickness of the region overlapping with the second region of the second insulator is 3.0 nm or less.
  • One embodiment of the present invention includes a first region, a second region, a third region adjacent to the first region and the second region, and a fourth region adjacent to the second region.
  • a first transistor comprising: a first oxide semiconductor; a first insulator over the first oxide semiconductor; and a first conductor over the first insulator; a fifth region;
  • a second oxide semiconductor having a fifth region, a seventh region adjacent to the fifth region and the sixth region, and an eighth region adjacent to the sixth region, and a fifth region overlapping with the fifth region
  • a second transistor having a second insulator and a second conductor over the second insulator; a first oxide semiconductor; a second oxide semiconductor; a first insulator; The third insulator on the first insulator, the third conductor on the second conductor, the side surface of the first insulator, and the side surface of the first conductor.
  • the region is in contact with the third insulator and overlaps with the sixth insulator through the third insulator and the fifth insulator, and the fourth region is in contact with the third conductor.
  • the eighth region is in contact with the fourth conductor.
  • the fifth region has a region is a single layer
  • the third insulator is a metal oxide
  • insulator sixth is a film containing hydrogen or nitrogen.
  • the third insulator is aluminum oxide.
  • the sixth insulator is silicon nitride.
  • the third insulator has a thickness in the region overlapping with the second region and the sixth region, rather than a thickness in a region overlapping with the third region and the seventh region. Is thin.
  • the thickness of the third region of the third insulator and the region overlapping with the seventh region is 3.0 nm or more, the second region of the third insulator, and The thickness of the region overlapping with the sixth region is 3.0 nm or less.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a highly productive semiconductor device can be provided.
  • a semiconductor device capable of retaining data for a long time can be provided.
  • a semiconductor device with high data writing speed can be provided.
  • a semiconductor device with a high degree of design freedom can be provided.
  • a semiconductor device that can reduce power consumption can be provided.
  • a novel semiconductor device can be provided.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a circuit diagram and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a circuit diagram and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • 6A and 6B are a circuit diagram and a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a top view of a semiconductor device according to one embodiment of the present invention.
  • 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a circuit diagram and a cross-sectional view of a memory device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a structural example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention.
  • 10A and 10B are a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention, a circuit diagram, and a timing chart illustrating an operation example of the semiconductor device.
  • FIG. 10 is a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a circuit diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention, and a timing chart illustrating an operation example of the semiconductor device.
  • FIG. 1 is a block diagram illustrating a configuration example of an AI system according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating an application example of an AI system according to one embodiment of the present invention.
  • FIG. 10 is a schematic perspective view illustrating a configuration example of an IC incorporating an AI system according to one embodiment of the present invention.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention. The figure explaining the cross-sectional TEM image of the sample which concerns on a present Example.
  • a top view also referred to as a “plan view”
  • a perspective view a perspective view, and the like
  • some components may be omitted in order to facilitate understanding of the invention.
  • description of some hidden lines may be omitted.
  • the ordinal numbers attached as the first, second, etc. are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element that enables electrical connection between X and Y for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, etc.
  • Element, light emitting element, load, etc. are not connected between X and Y
  • elements for example, switches, transistors, capacitive elements, inductors
  • resistor element for example, a diode, a display element, a light emitting element, a load, or the like.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.
  • the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conductive state (off state), and has a function of controlling whether or not to pass a current. Alternatively, the switch has a function of selecting and switching a path through which a current flows.
  • the case where X and Y are electrically connected includes the case where X and Y are directly connected.
  • a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes signal potential level, etc.), voltage source, current source, switching Circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, memory circuit, control circuit, etc.)
  • a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down
  • X and Y are functionally connected.
  • the case where X and Y are functionally connected includes the case where X and Y are directly connected and the case where X and Y are electrically connected.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel formation region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and between the source and drain via the channel formation region. It is possible to pass a current through. Note that in this specification and the like, a channel formation region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
  • the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width in a region where a channel is actually formed (hereinafter also referred to as “effective channel width”) and the channel width (hereinafter referred to as “apparent” in the top view of the transistor).
  • channel width Sometimes referred to as “channel width”).
  • the effective channel width may be larger than the apparent channel width, and the influence may not be negligible.
  • the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
  • the apparent channel width may be referred to as “surrounded channel width (SCW)”.
  • SCW surrounded channel width
  • channel width in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the impurity of a semiconductor means the thing other than the main component which comprises a semiconductor, for example.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • the impurities are included, for example, DOS (Density of States) of the semiconductor may increase or crystallinity may decrease.
  • examples of the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • water may also function as an impurity.
  • oxygen vacancies may be formed, for example, by mixing impurities.
  • impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • a silicon oxynitride film has a higher oxygen content than nitrogen as its composition.
  • oxygen is 55 atomic% to 65 atomic%
  • nitrogen is 1 atomic% to 20 atomic%
  • silicon is 25 atomic% to 35 atomic%
  • hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
  • the silicon nitride oxide film has a nitrogen content higher than that of oxygen.
  • nitrogen is 55 atomic% to 65 atomic%
  • oxygen is 1 atomic% to 20 atomic%
  • silicon is 25 atomic% to 35 atomic%
  • hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • the term “insulator” can be referred to as an insulating film or an insulating layer.
  • the term “conductor” can be restated as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • the transistors described in this specification and the like are field-effect transistors unless otherwise specified.
  • the transistors described in this specification and the like are n-channel transistors unless otherwise specified. Therefore, the threshold voltage (also referred to as “Vth”) is assumed to be greater than 0 V unless otherwise specified.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • a barrier film is a film having a function of suppressing permeation of impurities such as hydrogen and oxygen, and when the barrier film has conductivity, the barrier film is referred to as a conductive barrier film. There is.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, in the case where a metal oxide is used for an active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing as OS FET, it can be translated into a transistor including an oxide or an oxide semiconductor.
  • ⁇ Configuration example of semiconductor device> 1A, 1B, and 1C are a top view and a cross-sectional view of the transistor 200 and the periphery of the transistor 200 according to one embodiment of the present invention.
  • FIG. 1A is a top view of a semiconductor device having a transistor 200.
  • FIG. 1B and 1C are cross-sectional views of the semiconductor device.
  • FIG. 1B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 1A and also a cross-sectional view in the channel length direction of the transistor 200.
  • FIG. 1C is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. 1A and is a cross-sectional view in the channel width direction of the transistor 200.
  • some elements are omitted for clarity.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200, the insulator 210 functioning as an interlayer film, the insulator 212, and the insulator 280.
  • a conductor 203 (a conductor 203a and a conductor 203b) which is electrically connected to the transistor 200 and functions as a wiring
  • a conductor 240 (a conductor 240a and a conductor 240b) which functions as a plug are included. .
  • the conductor 203 is formed with a conductor 203a in contact with the inner wall of the opening of the insulator 212, and further a conductor 203b is formed inside.
  • the height of the upper surface of the conductor 203 and the height of the upper surface of the insulator 212 can be approximately the same.
  • the transistor 200 has a structure in which the conductor 203a and the conductor 203b are stacked, the present invention is not limited to this. For example, only the conductor 203b may be provided.
  • the conductor 240 is formed in contact with the inner wall of the opening of the insulator 280.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 280 can be approximately the same.
  • the transistor 200 has a structure in which the conductor 240 is a single layer, the present invention is not limited to this.
  • the conductor 240 may have a stacked structure of two or more layers.
  • the transistor 200 includes an insulator 214 and an insulator 216 which are disposed over a substrate (not shown), and a conductor 205 which is disposed so as to be embedded in the insulator 214 and the insulator 216.
  • the transistor 200 has a structure in which the oxide 230a, the oxide 230b, and the oxide 230c are stacked, the present invention is not limited thereto.
  • a single layer of the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230a, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of three or more layers may be provided.
  • the structure in which the conductors 260a and 260b are stacked is described; however, the present invention is not limited to this.
  • oxide 230 a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • the oxide 230 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium) It is preferable to use a metal oxide such as one or a plurality selected from hafnium, tantalum, tungsten, or magnesium. Further, as the oxide 230, an In—Ga oxide or an In—Zn oxide may be used as the oxide 230.
  • the carrier density increases when hydrogen or nitrogen is added.
  • hydrogen when hydrogen is added to the oxide semiconductor, it may react with oxygen bonded to a metal atom to be water, thereby forming an oxygen vacancy.
  • the carrier density increases.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. That is, an oxide semiconductor to which nitrogen or hydrogen is added becomes n-type and has low resistance.
  • the oxide 230 processed into an island shape has a low resistance that functions as a semiconductor region having a low carrier density and a source region or a drain region. A region can be provided.
  • FIG. 2 shows an enlarged view of a region 239 surrounded by a broken line in FIG.
  • the oxide 230b includes a region 232 between a region 234 functioning as a channel formation region of the transistor 200 and a region 231 (regions 231a and 231b) functioning as a source region or a drain region. (Region 232a and region 232b). Further, a region 236 that overlaps with the conductor 240 (region 236a and region 236b (the region 236b is a region that overlaps with the conductor 240b and is not illustrated)) may be included.
  • the region 231 functioning as a source region or a drain region is a region with high carrier density and low resistance.
  • the region 234 functioning as a channel formation region is a region having a lower carrier density than the region 231 functioning as a source region or a drain region.
  • the region 232 has a lower carrier density than the region 231 that functions as a source region or a drain region and a higher carrier density than the region 234 that functions as a channel formation region. That is, the region 232 functions as a junction region between the channel formation region and the source region or the drain region.
  • the region 232 may function as a so-called overlap region (also referred to as a Lov region) which overlaps with the conductor 260 functioning as a gate electrode.
  • a high resistance region is not formed between the region 231 functioning as a source region or a drain region and the region 234 functioning as a channel formation region, so that the on-state current of the transistor can be increased.
  • the region 236 is a region having a lower carrier resistance and a higher carrier density than the source region 231 that functions as a drain region. As the transistor is miniaturized, the contact area between the oxide 230 and the conductor 240 also decreases. By reducing the resistance of the region 236, sufficient ohmic contact between the oxide 230 and the conductor 240 can be ensured.
  • the region 236, the region 234, the region 231, and the region 232 are formed in the oxide 230b.
  • the present invention is not limited to this, and for example, these regions are formed in the oxide 230a.
  • And oxide 230c may also be formed.
  • the boundary of each region is displayed substantially perpendicular to the upper surface of the oxide 230, but this embodiment is not limited to this.
  • the region 232 may protrude to the conductor 260 side in the vicinity of the surface of the oxide 230b and recede to the conductor 240a side or the conductor 240b side in the vicinity of the lower surface of the oxide 230a.
  • a metal element that enhances conductivity such as indium
  • an impurity an element that forms oxygen vacancies, an element that is captured by oxygen vacancies, or the like may be used.
  • the element include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and a rare gas.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • the carrier density can be increased and the resistance can be reduced by increasing the content of the element that forms the above-described oxygen vacancies or the elements that are captured by the oxygen vacancies.
  • a film containing hydrogen, nitrogen, or the like may be provided in the vicinity of the region 231 functioning as the source region and the drain region of the oxide 230.
  • a film containing hydrogen, nitrogen, or the like is provided over the oxide 230 through at least the insulator 250, the insulator 252, the conductor 260, the insulator 273, the insulator 270, the insulator 271, and the insulator 275. It is preferable.
  • the resistance can be reduced by diffusing hydrogen or nitrogen into the region 231 of the oxide 230 from a film containing hydrogen, nitrogen, or the like.
  • the conductor 260 functioning as a gate electrode and the insulator 275 are interposed between the conductor 260 and the insulator 275 of the oxide 230, the region (the region 234 and the region 232) overlaps with hydrogen, and Addition of nitrogen is suppressed.
  • hydrogen or nitrogen may also diffuse into the region 234 functioning as a channel. That is, there is a problem in that the resistance is reduced to the region originally designed as the channel formation region, and the source region and the drain region become conductive.
  • impurities such as hydrogen and nitrogen included in the region 231 may diffuse to the region 234 due to the impurity addition treatment and the subsequent thermal history.
  • the insulator 275 may be provided on the side surface of the conductor 260 functioning as a gate electrode.
  • the insulator 274 as a film containing hydrogen, nitrogen, or the like through the insulator 275, addition of hydrogen and nitrogen is suppressed in a region overlapping the insulator 275 (region 232).
  • the region 232 is determined by the shape, thickness, width, and the like of the insulator 275. Therefore, by designing the insulator 275 as appropriate, the region 232 in which hydrogen and nitrogen are diffused can be controlled, and the characteristics required for the transistor 200 can be obtained.
  • a structure in which the oxide 230 and a film containing hydrogen, nitrogen, or the like are not in direct contact with each other may be used.
  • a film that suppresses diffusion of hydrogen or nitrogen is preferably provided between the oxide 230 and a film containing hydrogen, nitrogen, or the like.
  • the film that suppresses diffusion of hydrogen or nitrogen functions as a buffer layer that suppresses excessive diffusion of hydrogen or nitrogen.
  • the film thickness of the film that suppresses diffusion of hydrogen or nitrogen and the film thickness of the film containing hydrogen, nitrogen, or the like are appropriately adjusted depending on the material used, so that impurity diffusion can be achieved. Can be adjusted.
  • a film that suppresses diffusion of hydrogen or nitrogen and a film containing hydrogen, nitrogen, or the like are not necessarily removed.
  • the film can function as an interlayer film.
  • only the film containing hydrogen, nitrogen, or the like may be removed.
  • a film that suppresses diffusion of hydrogen or nitrogen as the insulator 273 between the oxide 230 and the insulator 274 that is a film containing hydrogen, nitrogen, or the like. It is good to provide.
  • excess hydrogen or nitrogen can be prevented from being added to the region 234 in the oxide 230. .
  • the insulator 273 may also function as a side barrier that protects the side surfaces of the gate electrode and the gate insulator. Note that in the case of having a function as a side barrier, as illustrated in FIGS. 1 and 2, the insulator 273 covers at least the side surface of the conductor 260, the side surface of the insulator 250, and the side surface of the insulator 252. Is provided. Therefore, impurities such as water or hydrogen can be prevented from entering the oxide 230 through the conductor 260, the insulator 250, and the insulator 252.
  • the conductor 260 can be prevented from being oxidized.
  • the film thickness for preventing diffusion of impurities as a side barrier may differ from the film thickness for diffusing impurities in an amount that reduces resistance of at least the region 231 as a buffer layer.
  • the required thickness of the insulator 273 may be different between a region functioning as a side barrier and a region functioning as a buffer layer. Therefore, the insulator 273 preferably has a film thickness in a region in contact with the insulator 274 larger than a film thickness in contact with the side surface of the conductor 260, the side surface of the insulator 250, and the side surface of the insulator 252.
  • the thickness of the insulator 273 in a region in contact with the insulator 274 can be reduced.
  • the thickness may be smaller than the thickness of the conductor 260, the insulator 250, and the insulator 252.
  • the insulator 273 is preferably in contact with the insulator 222 outside the oxide 230.
  • the oxide 230 has a structure sealed with a film that suppresses diffusion of hydrogen or nitrogen. Accordingly, excessive impurities can be prevented from entering the oxide 230 from a structure other than the insulator 274.
  • the region 232 is provided so that a high resistance region is not formed between the region 231 functioning as a source region or a drain region and the region 234 functioning as a channel formation region.
  • the region 232 is preferably provided from a region overlapping with the insulator 275 to a region on the same plane as the surface where the side surface of the conductor 260 and the insulator 273 are in contact.
  • the insulating layer 275 be provided so as to be inside the region overlapping with the conductor 260 from the region overlapping with the insulator 275.
  • a metal element or an impurity may be added to the oxide 230 using the insulator 250, the insulator 252, the conductor 260, the insulator 270, and the insulator 271 as a mask. That is, since the conductor 260 functioning as a gate electrode is used as a mask, addition of hydrogen and nitrogen is suppressed only in a region (region 234) overlapping with the conductor 260 of the oxide 230, and the region 234 is self-aligned. And a region 232 can be provided.
  • the insulator 274 which is a film containing hydrogen, nitrogen, or the like is provided.
  • the region overlapping with the insulator 275 has a lower resistance than that of the region 234 by addition of impurities using the conductor 260 functioning as a gate electrode as a mask for forming the region 234. Therefore, a junction region (region 232) having a carrier density higher than that of the region 234 and lower than that of the region 231 is formed between the region 231 and the region 234.
  • the region 232 is formed in a step after the insulator 274 is provided, so that even if there is not enough thermal history for the impurity to diffuse, the region 232 can be provided reliably.
  • the region 232 may overlap with the conductor 260 functioning as a gate electrode by diffusion of impurities. In that case, the region 232 functions as a so-called overlap region (also referred to as a Lov region).
  • an impurity may be added through the film to be the insulator 273 by an ion doping method.
  • a film to be the insulator 273 is provided so as to cover the oxide 230, the insulator 250, the conductor 260, the insulator 270, and the insulator 271. Therefore, an impurity can be added while the insulator 250 and the insulator 252 functioning as a gate insulator are protected by the insulator 273.
  • the impurity and metal element can be added by ion implantation in which ionized source gas is added by mass separation, ion doping method in which ionized source gas is added without mass separation, plasma immersion ion in Plantation methods can be used.
  • mass separation the ionic species to be added and the concentration thereof can be strictly controlled.
  • mass separation is not performed, high-concentration ions can be added in a short time.
  • an ion doping method in which atomic or molecular clusters are generated and ionized may be used.
  • the impurities and metal elements to be added may be referred to as elements, dopants, ions, donors, or acceptors.
  • impurities and metal elements may be added by plasma treatment.
  • impurities and a metal element can be added by performing plasma treatment using a plasma CVD apparatus, a dry etching apparatus, or an ashing apparatus. A plurality of the above-described processes may be combined.
  • the region 232 can be provided in a self-aligned manner even in a transistor whose channel length is reduced to about 10 nm to 30 nm by adding impurities by combining the above structure or the above steps.
  • the region 232 since the region 232 is provided, a high-resistance region is not formed between the region 231 functioning as a source region and a drain region and the region 234 where a channel is formed; thus, on-state current and mobility of the transistor Can be increased.
  • the region 232 since the region 232 includes the source region and the drain region and the gate do not overlap with each other in the channel length direction, formation of unnecessary capacitance can be suppressed.
  • leakage current at the time of non-conduction can be reduced.
  • the region 236 has a lower resistance than the region 231. By reducing the resistance of the region 236, sufficient ohmic contact between the oxide 230 and the conductor 240 can be ensured.
  • the region 236 can increase the carrier density and reduce the resistance by increasing the content ratio of the element that forms the above-described oxygen vacancies or the elements trapped by the oxygen vacancies. Further, by adding a metal element such as indium and increasing the content of metal atoms such as indium in the region 236, the electron mobility can be increased and the resistance can be reduced. Note that in the case of adding indium, the atomic ratio of indium to the element M in at least the region 236 is larger than the atomic ratio of indium to the element M in the region 234.
  • an opening from which the oxide 230 is exposed is provided in the insulator 280, the insulator 274, and the insulator 273, and the insulator 280, the insulator 274, and the insulator 273 are used as masks. Impurities or metal elements may be added.
  • the region 236 can be provided in a self-aligned manner even in a transistor whose channel length is reduced to about 10 nm to 30 nm by the above structure and the above steps.
  • the transistor 200 by providing the region 236, sufficient ohmic contact between the oxide 230 and the conductor 240 can be secured, and the on-state current and mobility of the transistor can be increased.
  • the oxide 230 can be selectively reduced in resistance by combining the above structure or the above steps.
  • the resistance of the oxide 230 is reduced in a self-aligning manner by using the conductor 260 functioning as a gate electrode or the insulator 275 as a mask. Therefore, when the plurality of transistors 200 are formed at the same time, variation in electrical characteristics between the transistors can be reduced. Further, the channel length of the transistor 200 is determined by the width of the conductor 260 and the insulator 275. By setting the width of the conductor 260 to the minimum processing dimension, the transistor 200 can be miniaturized.
  • a source electrode and a drain electrode using a metal material or the like are separately formed. A process becomes unnecessary. Therefore, it is possible to reduce the cost or the process.
  • an oxide semiconductor can be formed by a sputtering method or the like, it can be used for a transistor included in a highly integrated semiconductor device.
  • a transistor including an oxide semiconductor has extremely small leakage current (off-state current) in a non-conduction state, a semiconductor device with low power consumption can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with high on-state current can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with low off-state current can be provided.
  • the conductor 203 is extended in the channel width direction and functions as a wiring for applying a potential to the conductor 205.
  • the conductor 203 is preferably provided so as to be embedded in the insulator 214 and the insulator 216.
  • the conductor 205 is disposed so as to overlap with the oxide 230 and the conductor 260.
  • the conductor 205 is preferably provided in contact with the conductor 203.
  • the conductor 260 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 205 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without being linked.
  • the threshold voltage of the transistor 200 can be made higher than 0 V and the off-state current can be reduced. Therefore, the drain current when the voltage applied to the conductor 260 is 0 V can be reduced.
  • the conductor 205 by providing the conductor 205 over the conductor 203, the distance between the conductor 203 having a function as the first gate electrode and wiring and the conductor 203 can be appropriately designed. That is, by providing the insulator 214, the insulator 216, and the like between the conductor 203 and the conductor 260, the parasitic capacitance between the conductor 203 and the conductor 260 can be reduced and the withstand voltage can be increased.
  • the switching speed of the transistor can be improved and a transistor having high frequency characteristics can be obtained.
  • the reliability of the transistor 200 can be improved. Therefore, it is preferable to increase the thickness of the insulator 214 and the insulator 216. Note that the extending direction of the conductor 203 is not limited thereto, and the conductor 203 may be extended in the channel length direction of the transistor 200, for example.
  • the conductor 205 is provided so as to overlap with the oxide 230 and the conductor 260 as illustrated in FIG.
  • the conductor 205 is preferably provided larger than the region 234 in the oxide 230.
  • the conductor 205 is preferably extended also in a region outside the end portion in the channel width direction of the region 234 in the oxide 230b. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with an insulator outside the side surface in the channel width direction of the oxide 230b.
  • the channel formation region in the region 234 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode.
  • a transistor structure that electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the conductor 205 is formed with a conductor 205a in contact with the inner walls of the openings of the insulator 214 and the insulator 216, and further a conductor 205b is formed inside.
  • the heights of the upper surfaces of the conductors 205a and 205b and the height of the upper surface of the insulator 216 can be approximately the same.
  • the transistor 200 has a structure in which the conductors 205a and 205b are stacked, the present invention is not limited to this. For example, only the conductor 205b may be provided.
  • the conductor 205a and the conductor 203a diffuse impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2 ), a copper atom, and the like. It is preferable to use a conductive material having a function of suppressing (the above-described impurities are hardly transmitted). Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the above-mentioned oxygen hardly transmits). Note that in this specification, the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
  • the conductor 205a and the conductor 203a have a function of suppressing diffusion of oxygen
  • the conductor 205b and the conductor 203b can be prevented from being oxidized to lower the conductivity.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used. Therefore, the conductive material may be used as a single layer or a stacked layer as the conductor 205a and the conductor 203a. Accordingly, diffusion of impurities such as hydrogen and water to the transistor 200 side through the conductor 203 and the conductor 205 can be suppressed.
  • the conductor 205b is preferably formed using a conductive material mainly containing tungsten, copper, or aluminum. Note that although the conductor 205b is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above-described conductive material.
  • the conductor 203b functions as a wiring, it is preferable to use a conductor having higher conductivity than the conductor 205b.
  • a conductor having higher conductivity For example, a conductive material mainly containing copper or aluminum can be used.
  • the conductor 203b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductor 203b it is preferable to use copper for the conductor 203b. Since copper has low resistance, it is preferably used for wiring and the like. On the other hand, since copper easily diffuses, the characteristics of the transistor 200 may be deteriorated by diffusing into the oxide 230.
  • the insulator 214 can be made of copper diffusion by using a material such as aluminum oxide or hafnium oxide having low copper permeability.
  • the conductor 205 is not necessarily provided. In that case, part of the conductor 203 can function as the second gate electrode.
  • the insulator 210 and the insulator 214 preferably function as barrier insulating films that prevent impurities such as water or hydrogen from entering the transistor from the substrate side. Therefore, the insulator 210 and the insulator 214 suppress diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, and the like) and copper atoms. It is preferable to use an insulating material having a function to prevent the above impurities from being transmitted. Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the above-mentioned oxygen is difficult to transmit).
  • oxygen for example, oxygen atoms and oxygen molecules
  • the insulator 210 it is preferable to use aluminum oxide or the like as the insulator 210 and silicon nitride or the like as the insulator 214.
  • impurities such as hydrogen and water can be prevented from diffusing from the substrate side to the transistor side through the insulator 210 and the insulator 214.
  • oxygen contained in the insulator 224 or the like can be prevented from diffusing to the substrate side through the insulator 210 and the insulator 214.
  • the insulator 214 can be provided over the conductor 203.
  • the metal can be prevented from diffusing into a layer above the insulator 214.
  • the insulator 212, the insulator 216, and the insulator 280 that function as interlayer films preferably have a lower dielectric constant than the insulator 210 or the insulator 214.
  • parasitic capacitance generated between the wirings can be reduced.
  • An insulator such as strontium (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) can be used as a single layer or a stacked layer.
  • strontium (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) can be used as a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 220, the insulator 222, and the insulator 224 have a function as a gate insulator.
  • the insulator 224 in contact with the oxide 230 is preferably an oxide insulator containing oxygen in excess of the stoichiometric composition. That is, it is preferable that an excess oxygen region be formed in the insulator 224. By providing such an insulator containing excess oxygen in contact with the oxide 230, oxygen vacancies in the oxide 230 can be reduced and reliability can be improved.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen molecules is 1.0 ⁇ 10 18 molecules / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis. It is an oxide film of 0.0 ⁇ 10 19 molecules / cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules / cm 3 , or 3.0 ⁇ 10 20 molecules / cm 3 or more.
  • the surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the insulator 222 preferably has a function of suppressing diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the oxygen is difficult to transmit).
  • the insulator 222 has a function of suppressing the diffusion of oxygen, oxygen in the excess oxygen region can be efficiently supplied to the oxide 230 without diffusing to the insulator 220 side.
  • the conductor 205 can be prevented from reacting with oxygen from the excess oxygen region of the insulator 224.
  • the insulator 222 is so-called high such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST). It is preferable to use an insulator including a -k material in a single layer or a stacked layer. As transistor miniaturization and higher integration progress, problems such as leakage current may occur due to thinning of the gate insulator. By using a high-k material for the insulator functioning as a gate insulator, the physical film thickness can be maintained and the gate potential during transistor operation can be reduced.
  • an insulator including one or both oxides of aluminum and hafnium which is an insulating material having a function of suppressing diffusion of impurities and oxygen (impermeability of impurities and oxygen) is preferably used.
  • the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used. In the case of using such a material, it functions as a layer which prevents release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the peripheral portion of the transistor 200 into the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 220 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are thermally stable, a stacked structure having a high thermal stability and a high dielectric constant can be obtained by combining 222 with a high-k insulator.
  • the insulator 220, the insulator 222, and the insulator 224 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
  • the oxide 230 includes an oxide 230a, an oxide 230b on the oxide 230a, and an oxide 230c on the oxide 230b.
  • the oxide 230b By including the oxide 230b over the oxide 230a, diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230b is provided under the oxide 230c, diffusion of impurities from the structure formed above the oxide 230c to the oxide 230b can be suppressed.
  • the oxide 230 preferably has a stacked structure with oxides having different atomic ratios of metal atoms.
  • the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 230b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230c a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the energy at the lower end of the conduction band of the oxide 230a and the oxide 230c is higher than the energy at the lower end of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
  • the energy level at the lower end of the conduction band changes gently. In other words, it can be said that it is continuously changed or continuously joined.
  • the defect state density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c is preferably low.
  • the oxide 230a and the oxide 230b, and the oxide 230b and the oxide 230c have a common element (main component) in addition to oxygen, so that a mixed layer with a low density of defect states is formed.
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the main path of the carrier is the oxide 230b. Since the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced, the influence on the carrier conduction due to interface scattering is small, and a high on-current is obtained. can get.
  • the oxide 230 includes a region 231, a region 232, and a region 234. Further, the region 236 may be included. Note that at least part of the region 231 overlaps with the insulator 274 with the insulator 273 interposed therebetween, and at least one concentration of impurities such as hydrogen and nitrogen is preferably higher than that of the region 234.
  • the region 232 preferably has at least one concentration of impurities such as hydrogen and nitrogen larger than the region 234 and smaller than the region 231.
  • at least part of the region 236 is in contact with the conductor 240 and preferably has at least one concentration higher than that of the region 231 among impurities such as hydrogen and nitrogen.
  • the region 231, the region 232, and the region 236 are regions obtained by adding impurities to the metal oxide provided as the oxide 230.
  • the region 231 has higher conductivity than the region 234.
  • the region 232 has lower conductivity than the region 231 and higher conductivity than the region 234.
  • the region 236 has higher conductivity than the region 231.
  • An oxide semiconductor is reduced in resistance by adding an element that forms oxygen vacancies or an element that is trapped by oxygen vacancies.
  • elements typically include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and rare gases.
  • rare gas elements include helium, neon, argon, krypton, and xenon. Therefore, the region 231, the region 232, and the region 236 may include one or more of the above elements.
  • the transistor 200 when the resistance of the region 232 is reduced, a high resistance region is not formed between the region 231 functioning as a source region and a drain region and the region 234 where a channel is formed; Mobility can be increased.
  • the region 232 since the region 232 includes the source region and the drain region and the gate do not overlap with each other in the channel length direction, formation of unnecessary capacitance can be suppressed.
  • leakage current at the time of non-conduction can be reduced.
  • the region 236 in the transistor 200 by providing the region 236 in the transistor 200, sufficient ohmic contact between the oxide 230 and the conductor 240 can be secured, and the on-state current and mobility of the transistor can be increased.
  • the region 231a or the region 231b functions as a source region or a drain region.
  • at least part of the region 234 functions as a region where a channel is formed.
  • a curved surface is provided between the side surface of the oxide 230 and the upper surface of the oxide 230. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (hereinafter also referred to as a round shape).
  • the curved surface has a radius of curvature of 3 nm to 10 nm, preferably 5 nm to 6 nm at the end of the oxide 230b.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more is preferably used. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a large band gap.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
  • the oxide 230 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium) It is preferable to use a metal oxide such as one or a plurality selected from hafnium, tantalum, tungsten, or magnesium. Further, as the oxide 230, an In—Ga oxide or an In—Zn oxide may be used as the oxide 230.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with the upper surface of the oxide 230c.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • the amount of desorbed oxygen converted to oxygen molecules is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or more and 700 ° C. or less.
  • silicon oxide having excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and voids Silicon oxide can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the concentration of impurities such as water or hydrogen in the insulator 250 is preferably reduced.
  • the thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • the insulator 252 preferably suppresses oxygen diffusion.
  • the insulator 252 that suppresses diffusion of oxygen diffusion of excess oxygen into the conductor 260 is suppressed. That is, a decrease in the amount of excess oxygen supplied to the oxide 230 can be suppressed.
  • oxidation of the conductor 260 due to excess oxygen can be suppressed.
  • the insulator 250 and the insulator 252 may function as part of the gate insulator. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the insulator 252 is preferably formed using a metal oxide that is a high-k material with a high relative dielectric constant. By setting it as the said laminated structure, it can be set as the laminated structure stable with respect to a heat
  • EOT equivalent oxide thickness
  • the on-current can be improved without weakening the influence of the electric field from the conductor 260.
  • leakage current can be suppressed by maintaining the distance between the conductor 260 and the oxide 230 depending on the physical thickness of the insulator 250 and the insulator 252.
  • the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 can be easily increased. Can be adjusted appropriately.
  • the insulator 252 is a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium. Can be used.
  • hafnium oxide an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing one or both of aluminum and hafnium.
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat history in a later process.
  • the conductor 260 functioning as the first gate electrode includes a conductor 260a and a conductor 260b over the conductor 260a. Similar to the conductor 205a, the conductor 260a diffuses impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2, etc.), copper atoms, and the like. It is preferable to use a conductive material having a suppressing function. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (for example, oxygen atoms and oxygen molecules).
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductivity of the conductor 260b from being oxidized due to excess oxygen contained in the insulator 250 and the insulator 252 and lowering the conductivity.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used.
  • the conductor 260 functions as a wiring, a conductor having high conductivity is preferably used.
  • a conductor having high conductivity is preferably used for the conductor 260b.
  • the conductor 260b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • a conductive oxide can be used as the conductor 260a.
  • a metal oxide that can be used as the oxide 230 is preferably used.
  • oxygen can be added to the insulator 250 and the insulator 252 so that oxygen can be supplied to the region 234 in the oxide 230. It becomes. Accordingly, oxygen vacancies in the region 234 in the oxide 230 can be reduced.
  • the conductor 260a When the conductive oxide is used as the conductor 260a, it is preferable to use a conductor that can improve the conductivity of the conductor 260a by adding impurities such as nitrogen to the conductor 260a.
  • a conductor that can improve the conductivity of the conductor 260a by adding impurities such as nitrogen to the conductor 260a.
  • titanium nitride or the like is preferably used for the conductor 260b.
  • the conductor 260b may have a structure in which a metal nitride such as titanium nitride and a metal such as tungsten are stacked thereover.
  • the conductor 260 is an insulator in the region. It is preferable to overlap through 250. That is, it is preferable that the conductor 205, the insulator 250, and the conductor 260 form a stacked structure outside the side surface of the oxide 230b.
  • the channel formation region in the region 234 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. .
  • an insulator 270 that functions as a barrier film may be provided over the conductor 260b.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen is preferably used.
  • aluminum oxide or hafnium oxide is preferably used.
  • impurities such as water or hydrogen can be prevented from entering the oxide 230 through the conductor 260 and the insulator 250.
  • an insulator 271 functioning as a hard mask over the insulator 270.
  • the side surface of the conductor 260 is substantially perpendicular to the substrate surface, specifically, the angle formed between the side surface of the conductor 260 and the substrate surface is 75 degrees.
  • the angle can be not less than 100 degrees and preferably not less than 80 degrees and not more than 95 degrees.
  • the insulator 271 may also function as a barrier film by using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 270 is not necessarily provided.
  • the insulator 273 functioning as a barrier film and a buffer layer is provided in contact with the top surface and side surfaces of the oxide 230, the side surfaces of the insulator 250, the side surfaces of the insulator 252, the side surfaces of the conductor 260, and the side surfaces of the insulator 270. . Further, in the insulator 273, the region in contact with the top surface and the side surface of the oxide 230 is larger than the thickness of the region in contact with the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260, and the side surface of the insulator 270.
  • the film thickness is preferably thin.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen may be used as the insulator 273, as the insulator 273, an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen may be used.
  • impurities such as water or hydrogen and oxygen
  • aluminum oxide or hafnium oxide is preferably used.
  • the oxygen in the insulator 250 and the insulator 252 can be prevented from diffusing to the outside.
  • entry of impurities such as hydrogen and water into the oxide 230 from the end portions of the insulator 250 and the insulator 252 and the like can be suppressed. Accordingly, formation of oxygen vacancies at the interface between the oxide 230 and the insulator 250 is suppressed, and the reliability of the transistor 200 can be improved.
  • an insulator having a function of suppressing permeation of impurities such as water or hydrogen and oxygen, a side surface of the conductor 260, a side surface of the insulator 250, and a side surface of the insulator 252 are provided. Can be covered. Accordingly, impurities such as water or hydrogen can be prevented from entering the oxide 230 through the conductor 260, the insulator 250, and the insulator 252. Therefore, the insulator 273 functions as a side barrier that protects the side surfaces of the gate electrode and the gate insulator.
  • an insulator 275 is provided on the side surfaces of the conductor 260, the insulator 252, and the insulator 250 with the insulator 273 interposed therebetween.
  • an impurity element contained in the region 231 diffuses into the region 234, and the region 231a and the region 231b are electrically connected. There is a high probability of being connected to.
  • the insulator 275 By providing the insulator 275, a distance between the region 231a and the region 231b can be secured, and the source region and the drain region can be prevented from being electrically connected when the first gate potential is 0V.
  • the region 232 is provided in a region overlapping with the insulator 275, so that excess hydrogen or nitrogen in the region 231 can be prevented from diffusing into the region 234.
  • the insulator 224 is processed into an island shape, a structure in which the insulator 222 and the insulator 273 are in contact with each other outside the insulator 224 may be employed.
  • the oxide 230 is sealed with a film that suppresses diffusion of hydrogen or nitrogen. Therefore, it is possible to prevent an undesigned excessive impurity from being mixed from a structure other than the insulator 274.
  • the insulator 274 is provided over at least the region 231 of the oxide 230 with the insulator 273 interposed therebetween.
  • the thickness of the insulator 274 and the thickness of the region in contact with the top surface and the side surface of the oxide 230 of the insulator 273 may be adjusted as appropriate depending on the material used.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. be able to.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm.
  • Hafnium oxide has a lower barrier property than aluminum oxide, but the barrier property can be increased by increasing the film thickness. Therefore, by adjusting the film thickness of hafnium oxide, appropriate addition amounts of hydrogen and nitrogen can be adjusted.
  • the thickness of the region in contact with the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260, and the side surface of the insulator 270 is preferably 0.5 nm or more. Is preferably 3.0 nm or more.
  • the thickness of the region where the insulator 273 is in contact with the top surface and the side surface of the oxide 230 is preferably 3.0 nm or less.
  • an insulator containing nitrogen can be used as the insulator 274.
  • silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum nitride, aluminum nitride oxide, or the like is preferably used.
  • the silicon nitride film can release hydrogen in the silicon nitride film during the formation of the silicon nitride film or by a later thermal history.
  • an insulator 280 that functions as an interlayer film is preferably provided over the insulator 274.
  • the insulator 280 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • an insulator similar to the insulator 210 may be provided over the insulator 280.
  • the conductor 240a and the conductor 240b are disposed in the openings formed in the insulator 280 and the insulator 274.
  • the conductor 240a and the conductor 240b are provided to face each other with the conductor 260 interposed therebetween.
  • the heights of the upper surfaces of the conductors 240a and 240b may be approximately the same as the height of the upper surface of the insulator 280.
  • the conductor 240a is in contact with the region 236a that functions as one of the source region and the drain region of the transistor 200, and the conductor 240b is in contact with the region 236b that functions as the other of the source region and the drain region of the transistor 200. Therefore, the conductor 240a can function as one of the source electrode and the drain electrode, and the conductor 240b can function as the other of the source electrode and the drain electrode.
  • the contact resistance between the conductor 240a and the region 231a and the contact resistance between the conductor 240b and the region 231b can be reduced, and the on-state current of the transistor 200 can be increased.
  • a conductor 240a is formed in contact with the inner walls of the openings of the insulator 280 and the insulator 274.
  • a region 236a of the oxide 230 is located at least at a part of the bottom of the opening, and the conductor 240a is in contact with the region 236a.
  • a conductor 240b is formed in contact with the inner walls of the openings of the insulator 280 and the insulator 274.
  • a region 236b of the oxide 230 is located at least at a part of the bottom of the opening, and the conductor 240b is in contact with the region 236b.
  • the conductor 240a and the conductor 240b are preferably in contact with at least the upper surface of the oxide 230 and further in contact with the side surface of the oxide 230.
  • the conductor 240a and the conductor 240b are preferably in contact with both or one of the side surface on the A3 side and the side surface on the A4 side on the side surface intersecting the channel width direction of the oxide 230.
  • the conductor 240a and the conductor 240b may be in contact with the side surface on the A1 side (A2 side) on the side surface intersecting the channel length direction of the oxide 230.
  • the conductor 240a and the conductor 240b are in contact with the side surface of the oxide 230 in addition to the top surface of the oxide 230, whereby the conductor 240a and the contact portion between the conductor 240b and the oxide 230 are formed.
  • the contact area of the contact portion can be increased, and the contact resistance between the conductor 240a and the conductor 240b and the oxide 230 can be reduced.
  • the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
  • the conductive material 240a and the conductive material 240b are preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductors 240a and 240b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the insulator 274 and the conductor in contact with the insulator 280 have a function of suppressing transmission of impurities such as water or hydrogen, as in the conductor 205a.
  • impurities such as water or hydrogen
  • the conductor 205a is preferably used.
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, or ruthenium oxide is preferably used.
  • the conductive material having a function of suppressing permeation of impurities such as water or hydrogen may be used in a single layer or a stacked layer. By using the conductive material, impurities such as hydrogen and water from the upper layer than the insulator 280 can be prevented from entering the oxide 230 through the conductor 240a and the conductor 240b.
  • a conductor functioning as a wiring may be disposed in contact with the upper surface of the conductor 240a and the upper surface of the conductor 240b.
  • a conductive material containing tungsten, copper, or aluminum as a main component is preferably used.
  • the conductor may have a stacked structure, for example, a stack of titanium, titanium nitride, and the conductive material. Note that like the conductor 203 and the like, the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • a substrate over which the transistor 200 is formed for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • there is a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride examples include a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate examples include a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
  • a flexible substrate may be used as the substrate.
  • a method for providing a transistor over a flexible substrate there is a method in which a transistor is manufactured over a non-flexible substrate, and then the transistor is peeled and transferred to a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • the substrate may have elasticity.
  • the substrate may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
  • the substrate has a region having a thickness of, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, more preferably 15 ⁇ m to 300 ⁇ m.
  • a semiconductor device including a transistor can be reduced in weight. Further, by making the substrate thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate due to dropping or the like can be reduced. That is, a durable semiconductor device can be provided.
  • the substrate which is a flexible substrate for example, metal, alloy, resin or glass, or fiber thereof can be used. Further, as the substrate, a sheet woven with fibers, a film, a foil, or the like may be used.
  • a substrate that is a flexible substrate is preferably as the linear expansion coefficient is low because deformation due to the environment is suppressed.
  • the substrate that is a flexible substrate for example, a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic. In particular, since aramid has a low coefficient of linear expansion, it is suitable as a substrate that is a flexible substrate.
  • Insulator examples include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
  • the transistor when the transistor is miniaturized and highly integrated, problems such as leakage current may occur due to thinning of the gate insulator.
  • a high-k material for the insulator functioning as a gate insulator By using a high-k material for the insulator functioning as a gate insulator, the physical film thickness can be maintained and the voltage can be reduced.
  • a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
  • Insulators having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium. There are oxynitrides having silicon and nitrides having silicon and hafnium.
  • Insulators having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, Examples include silicon oxide or resin having holes.
  • silicon oxide and silicon oxynitride are thermally stable. Therefore, for example, by combining with a resin, a laminated structure having a thermally stable and low relative dielectric constant can be obtained.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • silicon oxide and silicon oxynitride can be combined with an insulator having a high relative dielectric constant to provide a thermally stable and high stacked dielectric structure.
  • a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. be able to.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm.
  • Hafnium oxide has a lower barrier property than aluminum oxide, but the barrier property can be increased by increasing the film thickness. Therefore, by adjusting the film thickness of hafnium oxide, appropriate addition amounts of hydrogen and nitrogen can be adjusted.
  • an insulator containing nitrogen can be used as the insulator 274.
  • silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum nitride, aluminum nitride oxide, or the like is preferably used.
  • the silicon nitride film can release hydrogen in the silicon nitride film during the formation of the silicon nitride film or by a later thermal history.
  • the insulator 224 and the insulator 250 that function as part of the gate insulator are preferably insulators having an excess oxygen region.
  • insulators having an excess oxygen region For example, by using a structure in which silicon oxide or silicon oxynitride having an excess oxygen region is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • an insulator including one or more oxides of aluminum, hafnium, and gallium can be used.
  • the insulator including one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 222 it is preferable to use silicon oxide or silicon oxynitride which is stable against heat.
  • the equivalent oxide thickness (EOT) of the gate insulator can be reduced while maintaining the physical film thickness. It becomes possible.
  • the on-current can be improved without weakening the influence of the electric field from the gate electrode. Further, leakage current can be suppressed by maintaining the distance between the gate electrode and the region where the channel is formed depending on the physical thickness of the gate insulator.
  • the insulator 212, the insulator 216, the insulator 271, the insulator 275, and the insulator 280 preferably include an insulator with a low relative dielectric constant.
  • the insulator 212, the insulator 216, the insulator 271, the insulator 275, and the insulator 280 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, and silicon oxide to which carbon is added. It is preferable to have silicon oxide to which carbon and nitrogen are added, silicon oxide having pores, or a resin.
  • the insulator 212, the insulator 216, the insulator 271, the insulator 275, and the insulator 280 are formed of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, or silicon oxide to which carbon is added. It is preferable to have a laminated structure of silicon oxide to which carbon and nitrogen are added or silicon oxide having holes and a resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen can be used.
  • the insulator 270 and the insulator 273 include aluminum oxide, hafnium oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, tantalum oxide, and silicon oxide Alternatively, silicon nitride or the like may be used.
  • Conductor a metal selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, etc.
  • a material containing one or more elements can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • the conductor functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode.
  • the above-described conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the conductor 260, the conductor 203, the conductor 205, and the conductor 240 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium
  • a material containing one or more metal elements selected from zirconium, beryllium, indium, ruthenium, and the like can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • an oxide semiconductor a metal oxide functioning as an oxide semiconductor
  • the metal oxide applicable to the oxide 230 which concerns on this invention is demonstrated.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. One or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • composition of metal oxide A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is a carrier. This function prevents electrons from flowing.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • there may be a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • it is difficult to confirm a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
  • the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is a highly crystalline metal oxide.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary in the CAAC-OS, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS since the crystallinity of the metal oxide may be reduced due to entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be a metal oxide with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the metal oxide including a CAAC-OS are stable. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • A-like OS is a metal oxide having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a transistor with high field-effect mobility can be realized by using the metal oxide for a channel formation region of the transistor.
  • a highly reliable transistor can be realized.
  • a metal oxide with low carrier density is preferably used.
  • the impurity concentration in the metal oxide film may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the metal oxide has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • the trap level density may also be low.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the metal oxide used for the semiconductor of the transistor a thin film with high crystallinity is preferably used.
  • the stability or reliability of the transistor can be improved.
  • the thin film include a single crystal metal oxide thin film and a polycrystalline metal oxide thin film.
  • a high temperature or laser heating process is required in order to form a single crystal metal oxide thin film or a polycrystalline metal oxide thin film on a substrate. Therefore, the cost of the manufacturing process increases and the throughput also decreases.
  • Non-Patent Document 1 Non-Patent Document 1
  • Non-Patent Document 2 An In—Ga—Zn oxide (referred to as CAAC-IGZO) having a CAAC structure was discovered in 2009.
  • CAAC-IGZO In—Ga—Zn oxide
  • a transistor using CAAC-IGZO has excellent electrical characteristics and reliability.
  • nc-IGZO In 2013, an In—Ga—Zn oxide having an nc structure (referred to as nc-IGZO) was discovered (see Non-Patent Document 3). Here, it is reported that nc-IGZO has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm or more and 3 nm or less), and regularity is not observed in crystal orientation between different regions. Yes.
  • Non-Patent Document 4 and Non-Patent Document 5 show the transition of the average crystal size by irradiation of electron beams with respect to the thin films of the above-mentioned CAAC-IGZO, nc-IGZO, and IGZO having low crystallinity.
  • a complete amorphous structure could not be confirmed in IGZO.
  • CAAC-IGZO thin film and the nc-IGZO thin film have higher stability against electron beam irradiation than the low crystalline IGZO thin film. Therefore, a CAAC-IGZO thin film or an nc-IGZO thin film is preferably used as a semiconductor of the transistor.
  • a transistor using a metal oxide has extremely small leakage current in a non-conducting state. Specifically, an off-current per 1 ⁇ m channel width of the transistor is on the order of yA / ⁇ m (10 ⁇ 24 A / ⁇ m).
  • yA / ⁇ m 10 ⁇ 24 A / ⁇ m.
  • Non-Patent Document 8 proposes reducing the refresh rate of the display device to reduce the number of image rewrites.
  • power consumption of the display device can be reduced by driving at a reduced refresh rate.
  • IDS idling stop
  • the discovery of the CAAC structure and the nc structure contributes to improvement in electrical characteristics and reliability of a transistor using a metal oxide having a CAAC structure or an nc structure, and a reduction in manufacturing process cost and throughput.
  • research on application of the transistor to a display device and an LSI utilizing the characteristic that the leakage current of the transistor is low is underway.
  • the concentration of silicon and carbon in the metal oxide and the concentration of silicon and carbon in the vicinity of the interface with the metal oxide are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide.
  • the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the metal oxide is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18. atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the metal oxide reacts with oxygen bonded to the metal atom to become water, so that oxygen vacancies may be formed.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor in which a metal oxide containing hydrogen is used for a channel formation region is likely to be normally on. For this reason, it is preferable that hydrogen in the metal oxide is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be imparted by using a metal oxide in which impurities are sufficiently reduced for a channel formation region of a transistor.
  • FIGS. 3 to 13 (A) in each drawing shows a top view. Moreover, (B) of each figure is sectional drawing corresponding to the site
  • a substrate (not shown) is prepared, and an insulator 210 is formed on the substrate.
  • the insulator 210 is formed by sputtering, chemical vapor deposition (CVD), molecular beam epitaxy (MBE), pulsed laser deposition (PLD), or ALD (ALD). (Atomic Layer Deposition) method or the like can be used.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high-quality film at a relatively low temperature.
  • the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can reduce plasma damage to the object to be processed.
  • ALD does not cause plasma damage during film formation, a film with few defects can be obtained.
  • some precursors used in the ALD method include impurities such as carbon. Therefore, a film provided by the ALD method may contain a larger amount of impurities such as carbon than a film provided by another film formation method.
  • the quantification of impurities can be performed using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • an aluminum oxide film is formed as the insulator 210 by a sputtering method.
  • the insulator 210 may have a multilayer structure.
  • an aluminum oxide film may be formed by a sputtering method, and the aluminum oxide film may be formed on the aluminum oxide by an ALD method.
  • an aluminum oxide film may be formed by an ALD method, and an aluminum oxide film may be formed on the aluminum oxide by a sputtering method.
  • an insulator 212 is formed on the insulator 210.
  • the insulator 212 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed as the insulator 212 by a CVD method.
  • an opening reaching the insulator 210 is formed in the insulator 212.
  • the opening includes, for example, a groove and a slit. In some cases, the opening is pointed to a region where the opening is formed.
  • the opening may be formed by wet etching, but dry etching is preferable for fine processing.
  • the insulator 210 is preferably selected from an insulator that functions as an etching stopper film when the insulator 212 is etched to form a groove.
  • the insulator 210 may be a silicon nitride film, an aluminum oxide film, or a hafnium oxide film as an insulating film functioning as an etching stopper film.
  • a conductive film to be the conductor 203a is formed.
  • the conductive film preferably includes a conductor having a function of suppressing permeation of oxygen.
  • tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductor to be the conductor 203a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 203a tantalum nitride or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method.
  • a metal nitride as the conductor 203a, it is possible to prevent the metal from diffusing out of the conductor 203a even when a metal that easily diffuses such as copper is used in the conductor 203b described later.
  • a conductive film to be the conductor 203b is formed over the conductive film to be the conductor 203a.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a low-resistance conductive material such as copper is formed as the conductive film to be the conductor 203b.
  • the conductive film to be the conductor 203a and the conductive film to be the conductor 203b are partially removed, and the insulator 212 is exposed.
  • the conductive film to be the conductor 203a and the conductive film to be the conductor 203b remain only in the opening. Accordingly, the conductor 203 including the conductor 203a and the conductor 203b having a flat upper surface can be formed (see FIG. 3). Note that part of the insulator 212 may be removed by the CMP treatment.
  • an insulator 214 is formed over the insulator 212 and the conductor 203.
  • the insulator 214 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is formed as the insulator 214 by a CVD method. In this manner, by using an insulator that does not easily transmit copper, such as silicon nitride, as the insulator 214, even if a metal that easily diffuses such as copper is used for the conductor 203b, the metal is a layer above the insulator 214. Can be prevented from diffusing.
  • an insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed as the insulator 216 by a CVD method.
  • an opening reaching the conductor 203 is formed in the insulator 214 and the insulator 216.
  • the opening may be formed by wet etching, but dry etching is preferable for fine processing.
  • the conductive film to be the conductor 205a desirably includes a conductive material having a function of suppressing permeation of oxygen.
  • a conductive material having a function of suppressing permeation of oxygen for example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductive film to be the conductor 205a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tantalum nitride is formed by a sputtering method as the conductive film to be the conductor 205a.
  • a conductive film to be the conductor 205b is formed over the conductive film to be the conductor 205a.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • titanium nitride is formed by a CVD method as a conductive film to be the conductor 205b, and tungsten is formed by a CVD method on the titanium nitride.
  • the conductive film to be the conductor 205a and a part of the conductive film to be the conductor 205b are removed, and the insulator 216 is exposed.
  • the conductive films to be the conductors 205a and 205b remain only in the openings.
  • the conductor 205 including the conductor 205a and the conductor 205b having a flat upper surface can be formed (see FIG. 3).
  • part of the insulator 212 may be removed by the CMP treatment.
  • the insulator 220 is formed over the insulator 216 and the conductor 205.
  • the insulator 220 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed as the insulator 212 by a CVD method.
  • an insulator 222 is formed on the insulator 220.
  • an insulator including one or both of aluminum and hafnium may be formed.
  • the insulator including one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • An insulator including one or both of aluminum and hafnium has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, hydrogen and water included in a structure provided around the transistor 200 do not diffuse into the transistor 200 through the insulator 222. In addition, generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film 224A is formed over the insulator 222.
  • the insulating film 224A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 3).
  • silicon oxide is formed by a CVD method as the insulator 224A.
  • heat treatment is preferably performed.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after heat treatment in a nitrogen or inert gas atmosphere.
  • treatment is performed at a temperature of 400 ° C. for one hour in a nitrogen atmosphere.
  • the heat treatment can also be performed at the timing after the insulator 220 is formed and after the insulator 222 is formed.
  • the heat treatment conditions described above can be used for the heat treatment, the heat treatment after the formation of the insulator 220 is preferably performed in an atmosphere containing nitrogen.
  • plasma treatment including oxygen may be performed in a reduced pressure state.
  • an apparatus having a power source that generates high-density plasma using microwaves for example.
  • a power source for applying RF (Radio Frequency) may be provided on the substrate side.
  • High density oxygen radicals can be generated by using high density plasma, and by applying RF to the substrate side, oxygen radicals generated by the high density plasma can be efficiently guided into the insulating film 224A.
  • plasma treatment containing oxygen may be performed to supplement oxygen that has been desorbed after performing plasma treatment containing an inert gas using this apparatus. Note that by appropriately selecting the conditions for the plasma treatment, impurities such as hydrogen and water contained in the insulating film 224A can be removed. In that case, heat treatment may not be performed.
  • an oxide film 230A to be the oxide 230a and an oxide film 230B to be the oxide 230b are sequentially formed over the insulating film 224A (see FIG. 4).
  • the oxide film is preferably formed continuously without being exposed to the atmospheric environment. By forming the film without opening to the atmosphere, impurities or moisture from the atmospheric environment can be prevented from adhering to the oxide film 230A and the oxide film 230B, and the vicinity of the interface between the oxide film 230A and the oxide film 230B can be prevented. Can be kept clean.
  • the oxide film 230A and the oxide film 230B can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
  • the oxide film 230A and the oxide film 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the oxide film is formed by a sputtering method
  • the In-M-Zn oxide target can be used.
  • the proportion of oxygen contained in the sputtering gas for the oxide film 230A may be 70% or more, preferably 80% or more, more preferably 100%.
  • an oxygen-deficient oxide semiconductor is formed when the proportion of oxygen contained in the sputtering gas is 1% to 30%, preferably 5% to 20%. It is formed.
  • a transistor including an oxygen-deficient oxide semiconductor can have a relatively high field-effect mobility.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • impurities such as hydrogen and water in the oxide film 230A and the oxide film 230B can be removed.
  • the processing is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
  • the oxide film 230A and the oxide film 230B are processed into an island shape to form an oxide 230a and an oxide 230b (see FIG. 5).
  • the oxide 230 a and the oxide 230 b are formed so that at least a part thereof overlaps with the conductor 205.
  • the side surfaces of the oxide 230 a and the oxide 230 b are preferably substantially perpendicular to the upper surface of the insulator 222. Since the side surfaces of the oxide 230a and the oxide 230b are substantially perpendicular to the upper surface of the insulator 222, when the plurality of transistors 200 are provided, the area can be reduced and the density can be increased.
  • the angle formed between the side surfaces of the oxides 230a and 230b and the top surface of the insulator 222 may be an acute angle. In that case, the angle between the side surfaces of the oxides 230a and 230b and the top surface of the insulator 222 is preferably as large as possible.
  • a curved surface is provided between the side surfaces of the oxides 230a and 230b and the upper surface of the oxide 230a. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (hereinafter also referred to as a round shape).
  • the curved surface has a radius of curvature of 3 nm to 10 nm, preferably 5 nm to 6 nm at the end of the oxide 230b.
  • the oxide film may be processed using a lithography method.
  • a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing.
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • the resist exposure mask is not necessary.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film to be a hard mask material is formed over the oxide film 230B, a resist mask is formed thereon, and a hard mask having a desired shape is formed by etching the hard mask material. can do.
  • the etching of the oxide film 230A and the oxide film 230B may be performed after the resist mask is removed, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after the oxide film is etched.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • impurities due to an etching gas or the like may adhere to or diffuse on the surface or inside of the oxide 230a and the oxide 230b.
  • impurities include fluorine and chlorine.
  • ⁇ Clean to remove the above impurities.
  • the cleaning method there are wet cleaning using a cleaning liquid, plasma processing using plasma, cleaning by heat treatment, and the like, and the above cleanings may be appropriately combined.
  • cleaning treatment may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • ultrasonic cleaning using pure water or carbonated water may be performed.
  • ultrasonic cleaning using pure water or carbonated water is performed.
  • heat treatment may be performed.
  • the heat treatment conditions the above-described heat treatment conditions can be used.
  • an oxide film 230C is formed over the insulating film 224A, the oxide 230a, and the oxide 230b.
  • the oxide film 230C can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
  • the oxide film 230C may be formed using a film formation method similar to that of the oxide film 230A or the oxide film 230B in accordance with characteristics required for the oxide 230c.
  • the oxide film 230C is processed to form an oxide 230c (see FIG. 7).
  • the insulating film 224A may be processed into an island shape.
  • the insulator 222 can be used as an etching stopper film.
  • the insulator 222 and the insulator 273 may be in contact with each other outside the insulator 224.
  • the oxide 230 is sealed with a film that suppresses diffusion of hydrogen or nitrogen. Therefore, it is possible to prevent an undesigned excessive impurity from being mixed from a structure other than the insulator 274.
  • the insulating film 250A, the insulating film 252A, the conductive film 260A, the conductive film 260B, the insulating film 270A, and the insulating film 271A are sequentially formed over the oxide 230 and the insulating film 224A (see FIG. 8).
  • an insulating film 250A is formed.
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride is preferably formed by a CVD method as the insulating film 250A.
  • the deposition temperature at the time of forming the insulating film 250A is preferably 350 ° C. or higher and lower than 450 ° C., particularly preferably around 400 ° C.
  • oxygen can be introduced into the insulating film 250A and the oxide 230 by exciting oxygen with a microwave to generate high-density oxygen plasma and exposing the insulating film 250A to the oxygen plasma.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment. Through the heat treatment, the moisture concentration and the hydrogen concentration of the insulating film 250A can be reduced.
  • an insulating film 252A is formed over the insulating film 250A.
  • an insulator containing one or both of aluminum and hafnium may be formed.
  • the insulator including one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • An insulator including one or both of aluminum and hafnium has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, hydrogen and water contained in the structure provided around the transistor 200 through the insulator 222 do not diffuse into the transistor 200. In addition, generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulating film 252A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • oxygen can be added to the insulating film 250A and an excess oxygen region can be formed in the insulating film 250A.
  • the excess oxygen added to the insulating film 250 ⁇ / b> A can compensate for oxygen vacancies by supplying oxygen to the oxide 230.
  • the target is connected to a power source and is supplied with the potential E0.
  • the substrate is given a potential E1 such as a ground potential.
  • the substrate may be electrically floating.
  • the ions in the plasma are accelerated by the potential difference E2-E0 and collide with the target, so that the sputtered particles are ejected from the target.
  • the sputtered particles adhere to and deposit on the film formation surface to form a film.
  • Some ions recoil by the target pass through a film formed as recoil ions, and may be taken into the insulating film 250A and the insulating film 224A in contact with the deposition surface.
  • ions in the plasma are accelerated by the potential difference E2-E1, and impact the film formation surface. At this time, some ions reach the inside of the insulating film 250A and the insulating film 224A.
  • An excess oxygen region can be formed by introducing excessive oxygen into the insulating film 250A and the insulating film 224A. Excess oxygen in the insulating film 250A and the insulating film 224A is supplied to the oxide 230, so that oxygen vacancies in the oxide 230 can be filled.
  • a film is formed in an oxygen gas atmosphere using a sputtering apparatus, so that oxygen is supplied to the insulating film 250A and the insulating film 224A while forming the insulating film 252A. Can be introduced.
  • excess oxygen introduced into the insulator 250 can be effectively contained.
  • a conductive film 260A and a conductive film 260B are formed.
  • the conductive film 260A and the conductive film 260B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • titanium nitride is formed by a CVD method as the conductive film 260A
  • tungsten is formed by a CVD method as the conductive film 260B.
  • heat treatment can be performed.
  • the heat treatment conditions described above can be used for the heat treatment. Note that heat treatment may not be performed.
  • excess oxygen is added from the insulating film 252A to the insulating film 250A and the insulator 224, so that an excess oxygen region can be easily formed in the insulating film 250A and the insulating film 224A.
  • the insulating film 270A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Since the insulating film 270A functions as a barrier film, an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen is used. For example, aluminum oxide or hafnium oxide is preferably used. Thereby, oxidation of the conductor 260 can be prevented. In addition, impurities such as water or hydrogen can be prevented from entering the oxide 230 through the conductor 260 and the insulator 250. In this embodiment, aluminum oxide is formed as the insulating film 270A by an ALD method.
  • the insulating film 271A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the thickness of the insulating film 271A is preferably larger than the thickness of the insulating film 272A to be formed in a later step. Accordingly, when the insulator 272 is formed in a later step, the insulator 271 can be easily left on the conductor 260.
  • silicon oxide is formed by a CVD method as the insulating film 271A.
  • the insulating film 271A is etched to form an insulator 271.
  • the insulator 271 functions as a hard mask.
  • the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260 a, the side surface of the conductor 260 b, and the side surface of the insulator 270 are formed substantially perpendicular to the substrate. Can do.
  • the insulating film 250A, the insulating film 252A, the conductive film 260A, the conductive film 260B, and the insulating film 270A are etched to form the insulator 250, the insulator 252, the conductor 260 (the conductor 260a, and the conductor 260b) and an insulator 270 are formed (see FIG. 9).
  • the insulating film 224A may be processed into an island shape. In that case, the insulator 222 can be used as an etching stopper film.
  • part of the oxide 230c may be removed in a region where the oxide 230c and the insulator 250 do not overlap with each other by the etching.
  • the thickness of the region of the oxide 230c that overlaps with the insulator 250 may be larger than the thickness of the region that does not overlap with the insulator 250.
  • the insulator 250, the insulator 252, the conductor 260, the insulator 270, and the insulator 271 are formed so that at least a part thereof overlaps with the conductor 205 and the oxide 230.
  • the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260, and the side surface of the insulator 270 are in the same plane.
  • the same surface shared by the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260, and the side surface of the insulator 270 is preferably substantially perpendicular to the substrate.
  • a cross-sectional shape of the insulator 250, the insulator 252, the conductor 260, and the side surface of the insulator 270 and an angle formed by the top surface of the oxide 230 may be an acute angle. In that case, the angle formed by the side surfaces of the insulator 250, the conductor 260, and the insulator 270 and the top surface of the oxide 230 is preferably as large as possible.
  • a post-process may be performed without removing the hard mask (insulator 271).
  • a process of adding a metal element or an impurity to the oxide 230 may be performed using the insulator 250, the insulator 252, the conductor 260, the insulator 270, and the insulator 271 as a mask (FIG. 9). (Indicated by arrows in (B)).
  • the process for adding a metal element or an impurity includes an ion implantation method in which an ionized source gas is added by mass separation, an ion doping method in which an ionized source gas is added without mass separation, and a plasma immersion ion.
  • An implantation method or the like can be used.
  • mass separation is performed, the ionic species to be added and the concentration thereof can be strictly controlled.
  • mass separation is not performed, high-concentration ions can be added in a short time.
  • an ion doping method in which atomic or molecular clusters are generated and ionized may be used.
  • the impurities and metal elements to be added may be referred to as elements, dopants, ions, donors, or acceptors.
  • impurities and metal elements may be added by plasma treatment.
  • impurities and a metal element can be added by performing plasma treatment using a plasma CVD apparatus, a dry etching apparatus, or an ashing apparatus. A plurality of the above-described processes may be combined.
  • region 234 Since the conductor 260 functioning as a gate electrode is used as a mask, addition of hydrogen and nitrogen is suppressed only in a region (region 234) of the oxide 230 overlapping with the conductor 260, and the region 234 is self-aligned. A boundary of region 232 can be provided.
  • the region 232 is formed in a step after the insulator 274 is provided, so that even if there is not enough thermal history for the impurity to diffuse, the region 232 can be provided reliably.
  • the region 232 may overlap with the conductor 260 functioning as a gate electrode by diffusion of impurities. In that case, the region 232 functions as a so-called overlap region (also referred to as a Lov region).
  • an impurity may be added through the film to be the insulator 273 by an ion doping method.
  • a film to be the insulator 273 is provided so as to cover the oxide 230, the insulator 250, the insulator 252, the conductor 260, the insulator 270, and the insulator 271. Therefore, an impurity can be added while the insulator 250 and the insulator 252 functioning as a gate insulator are protected by the insulator 273.
  • an insulating film 273A and an insulating film 275A are formed to cover the oxide 230, the insulator 250, the insulator 252, the conductor 260, the insulator 270, and the insulator 271 (see FIG. 10).
  • the insulating film 273A and the insulating film 274A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film 273A is preferably formed by an ALD method with excellent coverage.
  • an insulating film having a uniform thickness with respect to the side surfaces of the insulator 250, the insulator 252, the conductor 260, and the insulator 270 even in the step portion formed by the conductor 260 and the like. 273A can be formed.
  • a metal oxide film formed using an ALD method can be used as the insulating film 273A.
  • ALD method a dense thin film can be formed.
  • the metal oxide film preferably contains at least one selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium.
  • aluminum oxide is used as the insulator 273.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm.
  • Hafnium oxide has a lower barrier property than aluminum oxide, but the barrier property can be increased by increasing the film thickness.
  • the film thickness of the hafnium oxide can be easily controlled, and appropriate addition amounts of hydrogen and nitrogen can be adjusted.
  • the thickness of the region in contact with the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260, and the side surface of the insulator 270 is preferably 0.5 nm or more. Is preferably 3.0 nm or more.
  • the insulator to be the insulating film 273A is preferably formed by a sputtering method.
  • a sputtering method By using a sputtering method, an insulator with few impurities such as water or hydrogen can be formed.
  • a sputtering method for example, it is preferable to form a film using a facing target type sputtering apparatus.
  • the facing target type sputtering apparatus can form a film without exposing the film formation surface to a high electric field region between the facing targets, so that the film formation surface is hardly damaged by plasma. Therefore, it is preferable because film formation damage to the oxide 230 can be reduced when an insulator to be the insulating film 273A is formed.
  • a film forming method using a facing target type sputtering apparatus can be referred to as VDSP (Vapor Deposition SP) (registered trademark).
  • the insulator 275 is formed on the side surfaces of the insulator 250, the insulator 252, the conductor 260, and the insulator 270 with the insulator 273 interposed therebetween. Further, by removing the exposed surface of the insulating film 273A, part of the insulating film 273A is thinned to form the insulator 273 (see FIG. 11). Note that in the case where the insulator 273 is aluminum oxide, the thickness of the thinned region of the insulator 273 is preferably 3.0 nm or less.
  • the anisotropic etching process it is preferable to perform a dry etching process.
  • the insulator 272 can be formed in a self-aligned manner by removing the insulating film formed on the surface substantially parallel to the substrate surface.
  • the insulator 273 may be formed by etching the insulating film 273A at the same time by the above etching. Note that the insulator 273 may be formed by an etching step different from the above etching.
  • the insulating film 275A may also remain on the side surface of the oxide 230. In that case, the film property of an interlayer film formed in a later process can be improved.
  • the structure body in which the insulating film 275A remains is formed in contact with the side surface of the oxide 230, an insulator 274 containing an element serving as an impurity is formed in a later step, and a region in the oxide 230 is formed.
  • the interface region between the insulator 224 and the oxide 230 is not reduced in resistance, and thus generation of leakage current can be suppressed.
  • a region 231 and a region 232 are formed in the oxide 230.
  • the region 231 and the region 232 are regions obtained by adding impurities to the metal oxide provided as the oxide 230. Note that the region 231 has higher conductivity than at least the region 234.
  • a metal element such as indium or gallium and a dopant that is at least one of impurities may be added.
  • the dopant an element that forms oxygen vacancies described above, an element that is trapped by oxygen vacancies, or the like may be used.
  • the element include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and a rare gas.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • an insulator 274 may be formed over the region 231 with the insulator 273 interposed therebetween as a film containing a dopant.
  • the insulator 274 is preferably formed using an insulating film containing one or more of the above elements (see FIG. 12).
  • an insulator 274 including an element that becomes an impurity such as nitrogen may be formed over the oxide 230 with the insulator 273 including a metal oxide interposed therebetween.
  • An insulator containing an element that becomes an impurity such as nitrogen may extract and absorb oxygen contained in the oxide 230 in some cases.
  • oxygen vacancies are generated in the region 231 and the region 232.
  • the oxygen vacancies capture an impurity element such as hydrogen or nitrogen contained in the film formation atmosphere of the insulator 274 by the film formation of the insulator 274 or heat treatment after the film formation, so that the regions 231 and 232 have low resistance. Turn into.
  • oxygen vacancies are formed by the added impurity element centering on a region in contact with the insulator 274, and the impurity element further enters the oxygen vacancies, whereby the carrier density is increased and the resistance is reduced. Is done. At that time, it is considered that the impurity is diffused also in the region 232 which is not in contact with the insulator 274, so that the resistance is reduced.
  • the source region and the drain region can be formed in a self-aligned manner by forming the insulator 274. Therefore, a miniaturized or highly integrated semiconductor device can also be manufactured with high yield.
  • an impurity element such as nitrogen or hydrogen added to the region 231 in the oxide 230 is added to the region 234. Diffusion can be suppressed.
  • an excessive addition of an impurity element such as nitrogen or hydrogen to the oxide 230 can be suppressed.
  • an impurity element such as nitrogen or hydrogen can be contained in the conductor 260, the insulator 252 and Mixing in the insulator 250 can be prevented.
  • an impurity element such as nitrogen or hydrogen can be prevented from entering the region 234 functioning as a channel formation region of the transistor 200 through the conductor 260, the insulator 252, and the insulator 250. Therefore, the transistor 200 having favorable electrical characteristics can be provided.
  • the insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride, silicon nitride oxide, or silicon oxynitride formed by a CVD method can be used as the insulator 274.
  • silicon nitride oxide is used as the insulator 274.
  • the region 231a and the region 231b preferably have a higher concentration of at least one of hydrogen and nitrogen than the region 234.
  • the concentration of hydrogen or nitrogen may be measured using secondary ion mass spectrometry (SIMS) or the like.
  • SIMS secondary ion mass spectrometry
  • the concentration of hydrogen or nitrogen in the region 234 is approximately equal to the vicinity of the center of the region overlapping with the insulator 250 of the oxide 230b (for example, the distance from both side surfaces in the channel length direction of the insulator 250b of the oxide 230b).
  • the concentration of hydrogen or nitrogen in (part) may be measured.
  • dopant addition methods include ion implantation method in which ionized source gas is added by mass separation, ion doping method in which ionized source gas is added without mass separation, plasma immersion ion implantation method, etc. Can be used.
  • mass separation the ionic species to be added and the concentration thereof can be strictly controlled.
  • mass separation is not performed, high-concentration ions can be added in a short time.
  • an ion doping method in which atomic or molecular clusters are generated and ionized may be used.
  • the dopant may be referred to as an ion, a donor, an acceptor, an impurity, an element, or the like.
  • impurities may be added by plasma treatment.
  • plasma treatment can be performed using a plasma CVD apparatus, a dry etching apparatus, or an ashing apparatus, and a dopant can be added to the region 231 and the region 232.
  • the carrier density can be increased and the resistance can be reduced by increasing the content of the above-described elements that form oxygen vacancies and the elements trapped by the oxygen vacancies.
  • a metal element such as indium in the region 231 and increasing the content of metal atoms such as indium in the oxide 230, electron mobility can be increased and resistance can be reduced.
  • the atomic ratio of indium to the element M in at least the region 231 is larger than the atomic ratio of indium to the element M in the region 234.
  • the region 232 since the region 232 is provided, a high-resistance region is not formed between the region 231 functioning as a source region and a drain region and the region 234 where a channel is formed; thus, on-state current and mobility of the transistor Can be increased.
  • the region 232 since the region 232 includes the source region and the drain region and the gate do not overlap with each other in the channel length direction, formation of unnecessary capacitance can be suppressed.
  • leakage current at the time of non-conduction can be reduced.
  • heat treatment can be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • the added impurity diffuses into the region 232 of the oxide 230, so that the on-state current can be increased.
  • the insulator 280 is formed on the insulator 274.
  • the insulator 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a spin coating method, a dip method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used.
  • silicon oxynitride is used as the insulating film.
  • the insulator 280 is preferably formed so that the upper surface has flatness.
  • the top surface of the insulator 280 may have flatness immediately after being formed as an insulating film to be the insulator 280.
  • the insulator 280 may have flatness by removing the insulator and the like from the upper surface so as to be parallel to a reference surface such as the back surface of the substrate after film formation. Such a process is called a flattening process.
  • the planarization process include a CMP process and a dry etching process. In this embodiment, a CMP process is used as the planarization process. Note that the top surface of the insulator 280 is not necessarily flat.
  • an opening reaching the oxide 230 is formed in the insulator 280 and the insulator 274 (see FIG. 13).
  • the opening may be formed using a lithography method. Note that the opening is formed so that the side surface of the oxide 230 is exposed in the opening reaching the oxide 230 so that the conductor 240a and the conductor 240b are provided in contact with the side surface of the oxide 230.
  • treatment with adding a metal element or an impurity to the oxide 230 may be performed using the insulator 280, the insulator 274, and the insulator 273 as a mask (indicated by an arrow in FIG. 13B).
  • the region 236 can be formed in a self-aligned manner.
  • the region 236 preferably has a lower resistance than the region 231. By reducing the resistance of the region 236, sufficient ohmic contact between the oxide 230 and the conductor 240 can be ensured.
  • Examples of the treatment for adding a metal element or an impurity include an ion implantation method in which an ionized source gas is added by mass separation, an ion doping method in which an ionized source gas is added without mass separation, and a plasma immersion ion implantation.
  • the method etc. can be used.
  • mass separation is performed, the ionic species to be added and the concentration thereof can be strictly controlled.
  • mass separation is not performed, high-concentration ions can be added in a short time.
  • an ion doping method in which atomic or molecular clusters are generated and ionized may be used.
  • the impurities and metal elements to be added may be referred to as elements, dopants, ions, donors, or acceptors.
  • impurities and metal elements may be added by plasma treatment.
  • impurities and a metal element can be added by performing plasma treatment using a plasma CVD apparatus, a dry etching apparatus, or an ashing apparatus. A plurality of the above-described processes may be combined.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductor 240a and the conductor 240b having a flat upper surface can be formed by leaving the conductive film only in the opening (see FIG. 1).
  • a semiconductor device including the transistor 200 can be manufactured. As illustrated in FIGS. 3 to 13, the transistor 200 can be manufactured using the method for manufacturing the semiconductor device described in this embodiment.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a transistor with high on-state current can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a highly productive semiconductor device can be provided.
  • Each drawing (A) is a top view of a semiconductor device having a transistor 200.
  • FIG. Further, each drawing (B) and each drawing (C) are cross-sectional views of the semiconductor device.
  • each drawing (B) is a cross-sectional view of a portion indicated by an alternate long and short dash line in A1-A2 in each drawing (A), and is also a cross-sectional view in the channel length direction of the transistor 200.
  • each drawing (C) is a cross-sectional view taken along the dashed line A3-A4 in each drawing (A), and is also a cross-sectional view in the channel width direction of the transistor 200.
  • some elements are omitted for clarity.
  • the structure of the transistor 200 will be described with reference to FIGS. 14, 15, and 16. Note that also in this item, the material described in detail in ⁇ Structure example of semiconductor device> can be used as the constituent material of the transistor 200.
  • the transistor 200 illustrated in FIG. 14 is different from the semiconductor device illustrated in ⁇ Structure Example of Semiconductor Device> in that at least the insulator 273 is not provided and the insulator 272 functioning as a side barrier is provided.
  • the oxide 230 has a region in direct contact with the insulator 274.
  • the region 231 and the region 232 of the oxide 230 can be directly in contact with the oxide 230 without the insulator 273 interposed therebetween. The resistance can be reduced.
  • the insulator 272 can be formed by removing a region that does not overlap with the insulator 275 and the conductor 260 in the insulating film 273A.
  • the insulator 271 can remain even if the insulating film 273A over the insulator 270 is removed.
  • the height of the structure including the insulator 250, the insulator 252, the conductor 260, the insulator 270, and the insulator 271 is set higher than the height of the oxide 230, whereby the side surface of the oxide 230 is formed.
  • the insulating film 273A can be removed.
  • the end portions of the oxides 230a and 230b are rounded, the time for removing the insulating film 273A formed on the side surfaces of the oxides 230a and 230b through the oxide 230c is removed. And the insulator 272 can be formed more easily.
  • the insulating film 273 ⁇ / b> A may also remain on the side surface of the oxide 230. In that case, the film property of an interlayer film formed in a later process can be improved. In addition, since the insulator remains on the side surface of the oxide 230, impurities such as water or hydrogen mixed in the oxide 230 can be reduced, and oxygen can be prevented from being outwardly diffused from the oxide 230. is there.
  • a transistor 200 illustrated in FIG. 15 differs from the semiconductor device illustrated in ⁇ Structure Example of Semiconductor Device> at least in shape of an oxide 230c.
  • the side surface of the oxide 230 c may have a surface that is flush with the side surface of the conductor 260, the side surface of the insulator 250, and the side surface of the insulator 252. Good.
  • the oxide 230c may be processed using the insulator 250, the insulator 252, and the conductor 260 as a mask. By removing the oxide 230c over the region 236, the oxide 230b with high conductivity is in contact with the conductor 260, whereby sufficient ohmic contact can be ensured.
  • the transistor 200 illustrated in FIG. 16 is different from the semiconductor device illustrated in FIG. 15 in that at least an insulator 272 functioning as a side barrier and an insulator 273 functioning as a buffer layer are separately formed. Further, the shape of the oxide 230c is different.
  • the side surface of the oxide 230 c may have a surface that is flush with the side surface of the insulator 272. Further, the insulator 273 which covers the insulator 275 and the oxide 230 and functions as a buffer layer is provided.
  • the oxide 230c and the insulator 272 may be processed using the insulator 275 and the conductor 260 as masks. By removing the oxide 230c over the region 236, the oxide 230b with high conductivity is in contact with the conductor 260, whereby sufficient ohmic contact can be ensured.
  • the transistor 200 illustrated in FIG. 17 is different from the semiconductor device illustrated in FIG. 1 in the shape of at least the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260, and the side surface of the insulator 270.
  • the side surface of the edge body 250, the side surface of the insulator 252, the side surface of the conductor 260, the side surface of the insulator 270, and the top surface of the oxide 230 have a taper angle. You may do it. With this shape, the film properties of the insulator 273 and the insulator 274 can be improved.
  • ⁇ Configuration example of semiconductor device> 18A, 18B, and 18C are a top view and a cross-sectional view of the transistor 200, the capacitor 100, and the periphery of the transistor 200 according to one embodiment of the present invention. Note that in this specification, a memory device including one capacitor and at least one transistor is referred to as a cell.
  • FIG. 18A is a top view of the cell 600 including the transistor 200 and the capacitor 100.
  • 18B and 18C are cross-sectional views of the cell 600.
  • FIG. 18B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 18A and also a cross-sectional view in the channel length direction of the transistor 200.
  • FIG. 18C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 18A and is a cross-sectional view in the channel width direction of the transistor 200.
  • some elements are omitted for clarity.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200, the capacitor 100, and the insulator 280 functioning as an interlayer film.
  • a conductor 240 (a conductor 240a and a conductor 240b) which is electrically connected to the transistor 200 and functions as a plug is provided.
  • the transistor 200 and the capacitor 100 are provided in the same layer, so that part of the structure of the transistor 200 is used in combination with part of the structure of the capacitor 100. be able to. That is, part of the structure of the transistor 200 may function as part of the structure of the capacitor 100.
  • the total area of the projected area of the transistor 200 and the projected area of the capacitor 100 can be reduced.
  • a conductor 240b that functions as a plug or a wiring electrically connected to the transistor 200 and a conductor 207 (the conductor 207a and the conductor 207b) are provided below the region where the capacitor 100 and the transistor 200 overlap with each other.
  • the cell 600 can be easily miniaturized or highly integrated.
  • the conductor 207 can be formed in the same process as the conductor 205 which is a part of the structure of the transistor 200, the process can be shortened.
  • the layout of the transistor 200 and the capacitor 100 can be designed as appropriate depending on a required capacitance value.
  • the area of the capacitor element 100 is determined by the area where the region 231b of the oxide 230 overlaps with the conductor 120 with the insulator 130 interposed therebetween. Accordingly, in the case where the capacitance value necessary for the cell 600 cannot be obtained by the capacitor 100 illustrated in FIGS. 18A and 18B, the width in the A3-A4 direction in the region 231b of the oxide 230a and the oxide 230b Can be made larger than the width in the A3-A4 direction in the region 234 of the oxide 230a and the oxide 230b, whereby the capacitance value can be increased.
  • the length in the A1-A2 direction in the region 231b of the oxide 230 may be longer than the length in the A1-A2 direction in the conductor 120.
  • the conductor 240b can be embedded in the insulator 280. That is, the oxide 230 region 231b and the conductor 240b may be provided in contact with each other in a region where the oxide 230 region 231b and the conductor 120 do not overlap. Therefore, the process can be shortened by forming the conductor 240a and the conductor 240b in the same process.
  • the miniaturization or high integration is possible by having the above structure.
  • the degree of freedom in design can be increased.
  • the transistor 200 is formed in the same process as the capacitor 100. Therefore, since the process can be shortened, productivity can be improved.
  • Transistor 200 As the structure of the transistor 200, a transistor included in the semiconductor device described in the above embodiment may be used. Further, the transistor 200 illustrated in FIGS. 18A and 18B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the insulator 275 is preferably provided in the transistor 200.
  • the insulator 275 is preferably formed using a material with a low relative dielectric constant.
  • the dielectric constant of the insulator 275 is preferably less than 4, and more preferably less than 3.
  • the insulator 275 for example, silicon oxide or silicon oxynitride can be used.
  • the capacitor 100 has a structure in common with the transistor 200.
  • the region 231 b provided in the oxide 230 of the transistor 200 is described as an example of the capacitor 100 that functions as one of the electrodes of the capacitor 100.
  • the capacitor element 100 includes the region 231 b of the oxide 230, the insulator 130 on the region 231, and the conductor 120 on the insulator 130. Furthermore, it is preferable that the conductor 120 be disposed over the insulator 130 so that at least a part thereof overlaps with the region 231 b of the oxide 230.
  • the region 231 b of the oxide 230 functions as one of the electrodes of the capacitor 100, and the conductor 120 functions as the other of the electrodes of the capacitor 100.
  • the insulator 130 functions as a dielectric of the capacitor element 100.
  • the region 231b of the oxide 230 has a reduced resistance and is a conductive oxide. Therefore, it can function as one of the electrodes of the capacitor 100.
  • the insulator 130 may be provided by processing the insulator 273 and the insulator corresponding to the insulator 274 in the transistor described above.
  • the insulator 130 (the insulator corresponding to the insulator 273 and the insulator 274) may remain in contact with the transistor 200 and the insulator 224.
  • an insulator corresponding to the insulator 274 is not provided, and the insulator 130 is additionally provided as a dielectric. Good.
  • aluminum oxide or silicon oxynitride may be used in a single layer or a stacked layer.
  • the conductor 120 is preferably made of a conductive material mainly composed of tungsten, copper, or aluminum. Although not shown, the conductor 120 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the cell array can be formed by arranging the transistor 200 including the transistor 200 and the capacitor 100 illustrated in FIG. 17 in a matrix or a matrix.
  • FIG. 19A is a circuit diagram showing an embodiment in which the cells 600 shown in FIG. 17 are arranged in a matrix.
  • one of a source and a drain of a transistor included in a cell 600 adjacent in the row direction is electrically connected to a common BL (BL01, BL02, BL03).
  • the BL is also electrically connected to one of a source and a drain of a transistor included in a cell arranged in the column direction.
  • the first gates of the transistors included in the cells 600 adjacent in the row direction are electrically connected to different WLs (WL01 to WL06).
  • the transistor included in each cell 600 may be provided with the second gate BG.
  • the threshold value of the transistor can be controlled by the potential applied to BG.
  • the first electrode of the capacitor included in the cell 600 is electrically connected to the other of the source and the drain of the transistor. At this time, the first electrode of the capacitor may be formed of a part of a structure forming the transistor. In addition, the second electrode of the capacitor included in the cell 600 is electrically connected to the PL.
  • FIG. 19B illustrates a circuit 610 including the cell 600a electrically connected to WL04 and BL02 and the cell 600b electrically connected to WL03 and BL02 as part of the row in FIG. 19A. It is sectional drawing extracted.
  • FIG. 19B is a cross-sectional view of the cell 600a and the cell 600b.
  • the cell 600a includes a transistor 200a and a capacitor 100a.
  • the cell 600b includes a transistor 200b and a capacitor 100b.
  • One of the source and drain of the transistor 200a and one of the source and drain of the transistor 200b are both electrically connected to BL02.
  • the area occupied by the cell array can be further reduced by using a common wiring electrically connected to one of the source and the drain.
  • FIG. 20A is a circuit diagram showing a mode different from FIG. 19A in a circuit in which the cells 600 shown in FIG. 17 are arranged in a matrix.
  • a first gate of a transistor included in a cell 600 arranged in the row direction is electrically connected to a common WL (WL01, WL02, WL03).
  • one of a source and a drain of a transistor included in a cell arranged in the column direction is electrically connected to a common BL (BL01 to BL06).
  • the transistor included in each cell 600 may be provided with the second gate BG.
  • the threshold value of the transistor can be controlled by the potential applied to BG.
  • the first electrode of the capacitor included in the cell 600 is electrically connected to the other of the source and the drain of the transistor. At this time, the first electrode of the capacitor may be formed of a part of a structure forming the transistor. In addition, the second electrode of the capacitor included in the cell 600 is electrically connected to the PL.
  • FIG. 20B illustrates a circuit 620 including the cell 600a electrically connected to WL02 and BL03 and the cell 600b electrically connected to WL02 and BL04 as part of the row in FIG. It is sectional drawing extracted.
  • FIG. 20B is a cross-sectional view of the cell 600a and the cell 600b.
  • the cell 600a includes a transistor 200a and a capacitor 100a.
  • the cell 600b includes a transistor 200b and a capacitor 100b.
  • the memory device illustrated in FIGS. 21 and 22 includes a transistor 300, a transistor 200, and a capacitor 100.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a low off-state current, stored data can be held for a long time by using the transistor 200 for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the memory device illustrated in FIGS. 21 and 22 has a characteristic that the potential of the gate of the transistor 300 can be held, so that information can be written, held, and read as described below.
  • the potential of the wiring 1004 is set to a potential at which the transistor 200 is turned on, so that the transistor 200 is turned on. Accordingly, the potential of the wiring 1003 is applied to the node FG that is electrically connected to one of the gate of the transistor 300 and the electrode of the capacitor 100. That is, predetermined charge is supplied to the gate of the transistor 300 (writing).
  • a Low level charge and a High level charge it is assumed that one of two charges that give two different potential levels (hereinafter referred to as a Low level charge and a High level charge) is given.
  • the potential of the wiring 1004 is set to a potential at which the transistor 200 is turned off and the transistor 200 is turned off, so that charge is held at the node FG (holding).
  • the wiring 1002 takes a potential corresponding to the amount of charge held in the node FG.
  • the apparent threshold voltage V th_H when the gate of the transistor 300 is supplied with a high level charge is the low level charge applied to the gate of the transistor 300.
  • the apparent threshold voltage refers to the potential of the wiring 1005 necessary for bringing the transistor 300 into a conductive state.
  • the charge given to the node FG can be determined. For example, in writing, when a high-level charge is applied to the node FG, the transistor 300 is turned on when the potential of the wiring 1005 is V 0 (> V th_H ). On the other hand, in the case where a low-level charge is supplied to the node FG, the transistor 300 is kept off even when the potential of the wiring 1005 is V 0 ( ⁇ V th_L ). Therefore, by determining the potential of the wiring 1002, information held in the node FG can be read.
  • a memory device of one embodiment of the present invention includes a transistor 300, a transistor 200, and a capacitor 100 as illustrated in FIG.
  • the transistor 200 is provided above the transistor 300
  • the capacitor 100 is provided above the transistor 300 and the transistor 200.
  • the transistor 300 includes a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 311, a low resistance region 314a which functions as a source region or a drain region, and a low resistance region 314b. Have.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the region in which the channel of the semiconductor region 313 is formed, the region in the vicinity thereof, the low resistance region 314a that serves as the source region or the drain region, the low resistance region 314b, and the like preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • transistor 300 illustrated in FIGS. 21A and 21B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • FIG. 21 a cross-sectional view in the W width direction of the transistor 300 denoted by W1-W2 is illustrated in FIG.
  • the transistor 300 has a convex shape in a semiconductor region 313 where a channel is formed (a part of the substrate 311).
  • a conductor 316 is provided so as to cover a side surface and an upper surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be formed using a material that adjusts a work function.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulator functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are stacked in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • the insulator 322 may have a function as a planarization film that planarizes a step generated by the transistor 300 or the like provided thereunder.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 is preferably formed using a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311 or the transistor 300 into a region where the transistor 200 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the amount of desorption of hydrogen can be analyzed using, for example, a temperature programmed desorption gas analysis method (TDS).
  • TDS temperature programmed desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is calculated by converting the amount of desorption converted to hydrogen atoms per area of the insulator 324 in the range of the surface temperature of the film from 50 ° C. to 500 ° C. in TDS analysis. 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably equal to or less than 0.7 times, more preferably equal to or less than 0.6 times that of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328 that is electrically connected to the capacitor 100 or the transistor 200, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 function as plugs or wirings.
  • a conductor having a function as a plug or a wiring may be given the same reference numeral by collecting a plurality of structures. In this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • the insulator 350, the insulator 352, and the insulator 354 are each provided with a conductor 356.
  • the conductor 356 functions as a plug or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 350 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 360.
  • the conductor 366 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked.
  • a conductor 376 is formed in the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 370 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are sequentially stacked.
  • a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 380.
  • the conductor 386 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 380 having a barrier property against hydrogen.
  • An insulator 210, an insulator 212, an insulator 214, and an insulator 216 are sequentially stacked over the insulator 384. Any of the insulator 210, the insulator 212, the insulator 214, and the insulator 216 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
  • the insulator 210 and the insulator 214 are preferably formed using a film having a barrier property so that hydrogen and impurities do not diffuse from a region where the substrate 311 or the transistor 300 is provided to a region where the transistor 200 is provided. . Therefore, a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 210 and the insulator 214.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 200 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 200.
  • the insulator 212 and the insulator 216 can be formed using the same material as the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 212 and the insulator 216.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are embedded with a conductor 218, a conductor included in the transistor 200, and the like.
  • the conductor 218 functions as a plug or a wiring electrically connected to the capacitor 100 or the transistor 300.
  • the conductor 218 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 210 and the conductor 218 in a region in contact with the insulator 214 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 200 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 300 to the transistor 200 can be suppressed.
  • a transistor 200 is provided above the insulator 216. Note that as the structure of the transistor 200, a transistor included in the semiconductor device described in the above embodiment may be used.
  • the transistor 200 illustrated in FIGS. 21A and 21B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • An insulator 280 is provided above the transistor 200.
  • An insulator 282 is provided on the insulator 280.
  • the insulator 282 is preferably formed using a substance having a barrier property against oxygen or hydrogen. Therefore, the insulator 282 can be formed using a material similar to that of the insulator 214.
  • the insulator 282 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 200 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 200.
  • an insulator 286 is provided on the insulator 282.
  • the insulator 286 can be formed using a material similar to that of the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • the insulator 286, a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 286, as the insulator 286, a silicon oxide film, a silicon oxynitride film, or the like can be used.
  • a conductor 246, a conductor 248, and the like are embedded in the insulator 220, the insulator 222, the insulator 280, the insulator 282, and the insulator 286.
  • the conductor 246 and the conductor 248 function as plugs or wirings that are electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 246 and the conductor 248 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the capacitor 100 includes a conductor 110, a conductor 120, and an insulator 130.
  • the conductor 112 may be provided over the conductor 246 and the conductor 248.
  • the conductor 112 functions as a plug or a wiring electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 110 has a function as an electrode of the capacitor 100. Note that the conductor 112 and the conductor 110 can be formed at the same time.
  • the conductor 112 and the conductor 110 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-described element as a component.
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium or a metal nitride film containing the above-described element as a component.
  • titanium nitride film, molybdenum nitride film, tungsten nitride film or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 112 and the conductor 110 have a single-layer structure; however, the structure is not limited thereto, and a stacked structure of two or more layers may be used.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • an insulator 130 is provided as a dielectric of the capacitor 100 over the conductor 112 and the conductor 110.
  • the insulator 130 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, and hafnium nitride. What is necessary is just to use, and it can provide by lamination
  • the capacitor 100 includes the insulator 130, whereby the dielectric strength is improved and electrostatic breakdown of the capacitor 100 can be suppressed.
  • the conductor 120 is provided on the insulator 130 so as to overlap with the conductor 110.
  • the conductor 120 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
  • An insulator 150 is provided on the conductor 120 and the insulator 130.
  • the insulator 150 can be provided using a material similar to that of the insulator 320. Further, the insulator 150 may function as a planarization film that covers the concave and convex shapes below the insulator 150.
  • a transistor including an oxide semiconductor in a semiconductor device using a transistor including an oxide semiconductor, variation in electrical characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • FIG. 22A is a cross-sectional view of a memory device including the capacitor 100, the transistor 200, and the transistor 300.
  • the transistor 200 is different from the semiconductor device shown in ⁇ Structure of the memory device 1> in that the cell 600 described in the above embodiment is provided.
  • a cell 600 sharing a part of the configuration of the capacitor 100 and a part of the configuration of the transistor 200 is provided.
  • the cell 600 can be easily miniaturized or highly integrated.
  • the process can be shortened.
  • FIGS. 23 and 24A An example of a modification of this embodiment is illustrated in FIGS. 23 and 24A.
  • a memory cell array can be configured by integrating the memory device shown in FIG. 21 as memory cells.
  • a plurality of memory devices may be provided so that memory cells are arranged in a matrix.
  • FIG. 23 is an example of a cross-sectional view of the memory cell array in the case where the transistors 200 are integrated in the memory device illustrated in FIG.
  • 23 and 24A illustrate a memory cell array in which a memory device including the transistor 300a, the transistor 200a, and the capacitor 100a and a memory device including the transistor 300b, the transistor 200b, and the capacitor 100b are integrated.
  • the transistor 200a and the transistor 200b can be provided to overlap each other.
  • the SL line can be provided in common in the transistor 300a and the transistor 300b.
  • the semiconductor device can be reduced in area, highly integrated, and miniaturized.
  • FIG. 26 is a top view of the semiconductor device. Note that in the top view of FIG. 26, some elements are omitted for clarity of illustration.
  • FIG. 25A is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 26 and is also a cross-sectional view in the channel length direction of the transistor 200 and the transistor 400.
  • FIG. 25B is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 26 and is a cross-sectional view in the channel width direction of the transistor 200.
  • the transistor 200 and the transistor 400 formed over the substrate 201 have different structures.
  • the transistor 400 may have a smaller drain current (Icut) when the back gate potential and the top gate potential are 0 V than the transistor 200.
  • Icut refers to a drain current when the potential of a gate that controls switching operation of a transistor is 0V.
  • the transistor 400 is used as a switching element so that the potential of the back gate of the transistor 200 can be controlled. Accordingly, after the node connected to the back gate of the transistor 200 is set to a desired potential, the transistor 400 is turned off, whereby the charge of the node connected to the back gate of the transistor 200 is prevented from being lost. it can.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200, the insulator 210 functioning as an interlayer film, the insulator 212, and the insulator 280.
  • a conductor 203 (a conductor 203a and a conductor 203b) which is electrically connected to the transistor 200 and functions as a wiring
  • a conductor 240 (a conductor 240a and a conductor 240b) which functions as a plug
  • a conductor 403 (a conductor 403a and a conductor 403b) that is electrically connected to the transistor 400 and functions as a wiring
  • a conductor 440 (a conductor 440a and a conductor 440b) that functions as a plug are included. .
  • the conductor 203 and the conductor 403 are in contact with the inner wall of the opening of the insulator 212 to form the conductor 203a and the conductor 403a, and further, the conductor 203b and the conductor 403b are formed inside.
  • the heights of the upper surfaces of the conductor 203 and the conductor 403 and the height of the upper surface of the insulator 212 can be approximately the same.
  • the conductor 240 and the conductor 440 are formed in contact with the inner walls of the openings of the insulator 280, the insulator 282, and the insulator 286.
  • the heights of the upper surfaces of the conductor 240 and the conductor 440 and the height of the upper surface of the insulator 286 can be approximately the same.
  • the conductor that is concerned as a wiring or a plug is shown as a laminated structure of two layers, but the present invention is not limited to this.
  • a single layer or a stacked structure of three or more layers may be used.
  • the transistor 200 is a transistor including a metal oxide in a channel formation region, and the transistor described in the above embodiment can be used.
  • the transistor 400 is a transistor that can be manufactured in parallel with the transistor 200 described above, and is preferably formed in the same layer as the transistor 200. By manufacturing in parallel with the transistor 200, the transistor 400 can be manufactured without increasing unnecessary steps.
  • the transistor 400 includes an insulator 210 and an insulator 212 which are disposed over a substrate 201, and a conductor 405 (which is embedded in the insulator 214 and the insulator 216).
  • the oxide 430a1 and the oxide 430a2 disposed over the insulator 424, the oxide 430b1 disposed in contact with the top surface of the oxide 430a1, and the surface in contact with the top surface of the oxide 430a2.
  • Conductor 460a, conductor 460b disposed on conductor 460a, insulator 470 disposed on conductor 460b, insulator 471 disposed on insulator 470, and insulator 450, the insulator 452, the conductor 460a, and the conductor 460b, the insulator 273 that is in contact with the side surfaces of the insulator 470 and the insulator 471, and that is in contact with the oxide 430, and the conductor through the insulator 273 460 includes an insulator 475 provided on the side surface of 460 and an insulator 274 provided over
  • the oxide 430a1, the oxide 430a2, the oxide 430b1, the oxide 430b2, and the oxide 430c may be collectively referred to as an oxide 430.
  • the transistor 400 has a structure in which the conductors 460a and 460b are stacked, the present invention is not limited to this. For example, only the conductor 460b may be provided.
  • the conductor, the insulator, and the oxide included in the transistor 400 can be formed in the same step as the conductor, the insulator, and the oxide included in the transistor 200 in the same layer. Therefore, the conductor 405 (the conductor 405a and the conductor 405b) includes the conductor 205 (the conductor 205a and the conductor 205b), the oxide 430 (the oxide 430a1, the oxide 430a2, the oxide 430b1, the oxide 430b2, and The oxide 430c) is the oxide 230 (the oxide 230a, the oxide 230b, and the oxide 230c), the insulator 450 is the insulator 250, the insulator 452 is the insulator 252, and the conductor 460 (the conductor 460a and the oxide 430c).
  • the conductor 460b) corresponds to the conductor 260 (conductor 260a and conductor 260b), the insulator 470 corresponds to the insulator 270, the insulator 471 corresponds to the insulator 271, and the insulator 475 corresponds to the insulator 275. . Therefore, the conductor, the insulator, and the oxide included in the transistor 400 can be formed using a material similar to that of the transistor 200, and the structure of the transistor 200 can be referred to.
  • the oxide 430c is preferably formed so as to cover the oxide 430a1 and the oxide 430b1, and the oxide 430a2 and the oxide 430b2. Further, the side surface of the oxide 430a1 and the side surface of the oxide 430b1 are preferably substantially coincident, and the side surface of the oxide 430a2 and the side surface of the oxide 430b2 are preferably substantially coincident.
  • the oxide 430c is formed in contact with the side surfaces of the oxide 430a1 and the oxide 430a2, the top surface and side surfaces of the oxide 430b1 and the oxide 430b2, and a part of the top surface of the insulator 424.
  • the side surfaces of the oxide 430c are located on the side surfaces of the oxide 430a1 and the oxide 430b1, and outside the side surfaces of the oxide 430a2 and the oxide 430b2.
  • the oxides 430a1 and 430b1, and the oxides 430a2 and 430b2 are formed to face each other with the conductor 405, the insulator 450, the insulator 452, and the conductor 460 interposed therebetween.
  • a curved surface is provided between the side surface of the oxide 430b1 or the side surface of the oxide 430b2 and the upper surface of the oxide 430b1 or the upper surface of the oxide 430b2. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (hereinafter also referred to as a round shape).
  • the curvature radius of the curved surface at the end portion of the oxide 430b1 or the oxide 430b2 is 3 nm to 10 nm, preferably 5 nm to 6 nm.
  • the oxide 430 includes a region overlapping with the insulator 275 or the insulator 274 with the insulator 273 provided therebetween, and the region and the vicinity thereof are low resistance as in the region 231 and the region 232 of the transistor 200. It has become. Further, the oxide 430 has a region in contact with the conductor 440, and the resistance of the region is reduced as in the region 236 of the transistor 200. Thus, part of the oxide 430a1, the oxide 430b1, and the oxide 430c or part of the oxide 430a2, the oxide 430b2, and the oxide 430c can be used as any of the junction region, the source region, and the drain region of the transistor 400. Can function.
  • a region between the oxide 430a1 and the oxide 430a2 and the oxide 430b1 and the oxide 430b2 functions as a channel formation region.
  • the distance between the oxide 430a1 and the oxide 430a2 and the oxide 430b1 and the oxide 430b2 is preferably increased.
  • the distance in the channel length direction of the conductor 260 of the transistor 200 is preferably larger.
  • the oxide 430c of the transistor 400 can be formed using a material similar to that of the oxide 230c of the transistor 200. That is, the oxide 430c can be a metal oxide that can be used for the oxide 230a or the oxide 230b.
  • the oxide 430c can be a metal oxide that can be used for the oxide 230a or the oxide 230b.
  • the transistor in which the oxide 430c is used for the channel formation region preferably has different electrical characteristics from the transistor in which the oxide 230b is used for the channel formation region. Therefore, for example, in the oxide 430c and the oxide 230b, the oxide material, the content ratio of the element included in the oxide, the thickness of the oxide, or the width or length of the channel formation region formed in the oxide It is preferable that any one of them is different.
  • the oxide 430c a metal oxide with relatively high insulating properties and a relatively small atomic ratio of In is preferably used.
  • the atomic ratio of the element M in the constituent element in the oxide 430c is larger than the atomic ratio of the element M in the constituent element in the oxide 230b. can do.
  • the atomic ratio of the element M to In can be larger than the atomic ratio of the element M to In in the oxide 230b. Accordingly, the threshold voltage of the transistor 400 can be made higher than 0V, the off-current can be reduced, and the drain current when the gate voltage is 0V can be made extremely small.
  • the oxide 430c functioning as a channel formation region of the transistor 400 preferably has reduced oxygen vacancies and impurities such as hydrogen or water as in the oxide 230c of the transistor 200 and the like. Accordingly, the threshold voltage of the transistor 400 can be made higher than 0V, the off-current can be reduced, and the drain current when the gate voltage is 0V can be made extremely small.
  • the threshold voltage of the transistor 400 including the oxide 430c is preferably higher than that of the transistor 200 in which a negative potential is not applied to the second gate electrode.
  • a metal oxide used as the oxide 230b of the transistor 200 has an In atomic ratio of that used for the oxide 230a and the oxide 430c. It is preferable to use a relatively large metal oxide rather than a metal oxide.
  • the distance between the oxide 430a1 or the oxide 430b1 of the transistor 400 and the oxide 430a2 or the oxide 430b2 is preferably larger than the width of the region 234 of the transistor 200. Accordingly, since the channel length of the transistor 400 can be longer than the channel length of the transistor 200, the threshold voltage of the transistor 400 can be made larger than the threshold voltage of the transistor 200 in which a negative potential is not applied to the second gate electrode. .
  • the thickness of the oxide 430 in the channel formation region of the transistor 400 can be smaller than the thickness of the oxide 230 in the channel formation region of the transistor 200.
  • the threshold voltage of the transistor 400 can be higher than the threshold voltage of the transistor 200 in which a negative potential is not applied to the second gate electrode.
  • Capacitance element 100 may be provided over the transistor 200 and the transistor 400.
  • the capacitor 100 is formed using the conductor 110 electrically connected to the transistor 200 is described.
  • the insulator 130 is preferably provided over the conductor 110 and the plurality of conductors 112.
  • aluminum oxide or silicon oxynitride may be used in a single layer or a stacked layer.
  • the conductor 120 be disposed on the insulator 130 so that at least a part thereof overlaps the conductor 110.
  • the conductor 120 is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component, similarly to the conductor 110 or the like.
  • the conductor 120 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material. Note that the conductor 120 may be formed so as to be embedded in an opening provided in an insulator, like the conductor 203 and the like.
  • the conductor 110 functions as one of the electrodes of the capacitor 100, and the conductor 120 functions as the other of the electrodes of the capacitor 100.
  • the insulator 130 functions as a dielectric of the capacitor element 100.
  • the insulator 150 is preferably provided over the insulator 130 and the conductor 120.
  • an insulator that can be used for the insulator 280 may be used.
  • FIG. 33A is a circuit diagram illustrating an example of a connection relation of the transistor 200, the transistor 400, and the capacitor 100 in the semiconductor device described in this embodiment.
  • FIG. 33B is a cross-sectional view in which the wiring 1003 to the wiring 1010 shown in FIG. 33A correspond to FIG. 33A.
  • the transistor 200 includes a wiring 1004 at the gate, the wiring 1003 at one of the source and the drain, and one of the electrodes of the capacitor 100 at the other of the source and the drain. Electrically connected.
  • the other electrode of the capacitor 100 is electrically connected to the wiring 1005.
  • the drain of the transistor 400 is electrically connected to the wiring 1010.
  • the back gate of the transistor 200 and the source, top gate, and back gate of the transistor 400 are a wiring 1006, a wiring 1007, a wiring 1008, and a wiring 1009. It is electrically connected via.
  • the on state and the off state of the transistor 200 can be controlled.
  • the transistor 200 is turned on and a potential is applied to the wiring 1003
  • electric charge can be supplied to the capacitor 100 through the transistor 200.
  • the charge supplied to the capacitor 100 can be held by turning off the transistor 200.
  • the wiring 1005 can be controlled to have a potential at a connection portion between the transistor 200 and the capacitor 100 by capacitive coupling by applying an arbitrary potential. For example, when the ground potential is applied to the wiring 1005, the charge is easily held.
  • a negative potential is applied to the back gate of the transistor 200 through the transistor 400, the threshold voltage of the transistor 200 is made higher than 0 V, the off-state current is reduced, and the gate The drain current when the voltage is 0 V can be made very small.
  • the top gate and the back gate of the transistor 400 are connected to the source (diode connection), and the source of the transistor 400 and the back gate of the transistor 200 are connected, so that the wiring 1010
  • the back gate potential of the transistor 200 can be controlled.
  • the negative potential of the back gate of the transistor 200 is held, the potential difference between the top gate and the source of the transistor 400 and the potential difference between the back gate and the source are 0V.
  • the gate voltage of the transistor 400 is 0 V, the drain current is very small and the threshold voltage is larger than that of the transistor 200. With this configuration, the back gate of the transistor 200 is negative even without power supply to the transistor 400. The potential can be maintained for a long time.
  • the drain current when the gate voltage of the transistor 200 is 0 V can be maintained in a very small state without supplying power to the transistor 200. That is, electric charge can be held in the capacitor 100 for a long time without supplying power to the transistor 200 and the transistor 400.
  • a semiconductor device as a memory element, long-term memory retention can be performed without power supply. Therefore, a memory device that has a low refresh operation frequency or does not require a refresh operation can be provided.
  • connection relation of the transistor 200, the transistor 400, and the capacitor 100 is not limited to that illustrated in FIGS. 33A and 33B.
  • the connection relationship can be changed as appropriate according to the required circuit configuration.
  • FIGS. 27 to 32 a method for manufacturing a semiconductor device including the transistor 200 and the transistor 400 according to the present invention will be described with reference to FIGS. 27 to 32, (A) in each drawing is a cross-sectional view corresponding to the portion indicated by the one-dot chain line A1-A2 in FIG. Moreover, (B) of each figure is sectional drawing corresponding to the site
  • the substrate 201 is prepared, and the insulator 210 is formed over the substrate 201.
  • the insulator 210 is formed by sputtering, chemical vapor deposition (CVD), molecular beam epitaxy (MBE), pulsed laser deposition (PLD), or ALD (ALD). (Atomic Layer Deposition) method or the like can be used.
  • the CVD method is classified into a plasma CVD (PECVD) method using plasma, a plasma enhanced CVD (plasma enhanced CVD) method, a thermal CVD method using heat (TCVD: thermal CVD) method, a photo CVD (photo CVD) method using light, and the like. it can. Furthermore, it can be divided into a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal Organic CVD) method depending on the source gas used.
  • PECVD plasma CVD
  • plasma enhanced CVD plasma enhanced CVD
  • TCVD thermal CVD
  • photo CVD photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is a film forming method that can reduce plasma damage to an object to be processed. In addition, since the ALD method does not cause plasma damage during film formation, a film with few defects can be obtained. Note that some precursors used in the ALD method include impurities such as carbon. Therefore, a film provided by the ALD method may contain a larger amount of impurities such as carbon than a film provided by another film formation method.
  • the quantification of impurities can be performed using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • an aluminum oxide film is formed as the insulator 210 by a sputtering method.
  • the insulator 210 may have a multilayer structure.
  • an aluminum oxide film may be formed by a sputtering method, and the aluminum oxide film may be formed on the aluminum oxide by an ALD method.
  • an aluminum oxide film may be formed by an ALD method, and an aluminum oxide film may be formed on the aluminum oxide by a sputtering method.
  • the insulator 212 is formed over the insulator 210.
  • the insulator 212 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed as the insulator 212 by a CVD method.
  • an opening reaching the insulator 210 is formed in the insulator 212.
  • the opening includes, for example, a groove and a slit. In some cases, the opening is pointed to a region where the opening is formed.
  • the opening may be formed by wet etching, but dry etching is preferable for fine processing.
  • the insulator 210 is preferably selected from an insulator that functions as an etching stopper film when the insulator 212 is etched to form a groove.
  • the insulator 210 may be a silicon nitride film, an aluminum oxide film, or a hafnium oxide film as an insulating film functioning as an etching stopper film.
  • the conductive film preferably includes a conductor having a function of suppressing permeation of oxygen.
  • a conductor having a function of suppressing permeation of oxygen For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductor 203a and the conductor to be the conductor 403a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tantalum nitride or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method.
  • a conductive film to be the conductor 203b and the conductor 403b is formed over the conductive film to be the conductor 203a and the conductor 403a.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a low-resistance conductive material such as copper is formed as the conductive film to be the conductor 203b and the conductor 403b.
  • the conductive film to be the conductor 203a and the conductor 403a and the conductive film to be the conductor 203b and the conductor 403b are partly removed, and the insulator 212 is exposed.
  • the conductive film to be the conductor 203a and the conductor 403a, and the conductive film to be the conductor 203b and the conductor 403b remain only in the opening. Accordingly, the conductor 203 including the conductor 203a and the conductor 203b and the conductor 403 including the conductor 403a and the conductor 403b, which have a flat upper surface, can be formed. Note that part of the insulator 212 may be removed by the CMP treatment.
  • the insulator 214 is formed over the insulator 212, the conductor 203, and the conductor 403.
  • the insulator 214 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is formed as the insulator 214 by a CVD method. In this manner, by using an insulator that does not easily transmit copper, such as silicon nitride, as the insulator 214, even if a metal that easily diffuses such as copper is used for the conductor 203b, the metal is a layer above the insulator 214. Can be prevented from diffusing.
  • an insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed as the insulator 216 by a CVD method.
  • an opening reaching the conductor 203 and the conductor 403 is formed in the insulator 214 and the insulator 216.
  • the opening may be formed by wet etching, but dry etching is preferable for fine processing.
  • a conductive film to be the conductor 205a and the conductor 405a is formed.
  • the conductive film to be the conductor 205a and the conductor 405a preferably includes a conductive material having a function of suppressing permeation of oxygen.
  • a conductive material having a function of suppressing permeation of oxygen for example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductive film to be the conductor 205a and the conductor 405a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tantalum nitride is formed by a sputtering method as the conductive film to be the conductor 205a and the conductor 405a.
  • a conductive film to be the conductor 205b and the conductor 405b are formed over the conductive film to be the conductor 205a and the conductor 405a.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • titanium nitride is formed by a CVD method, and tungsten is formed over the titanium nitride by a CVD method.
  • the conductive film to be the conductor 205a and the conductor 405a and the conductive film to be the conductor 205b and the conductor 405b are partially removed, so that the insulator 216 is exposed.
  • the conductor 205a, the conductor 405a, the conductor 205b, and the conductive film to be the conductor 405b remain only in the opening.
  • the conductor 205 including the conductor 205a and the conductor 205b and the conductor 405 including the conductor 405a and the conductor 405b can be formed with a flat upper surface. Note that part of the insulator 212 may be removed by the CMP treatment.
  • the insulator 220 is formed over the insulator 216, the conductor 205, and the conductor 405.
  • the insulator 220 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film is formed as the insulator 220 by a CVD method.
  • the insulator 222 is formed over the insulator 220.
  • an insulator including one or both of aluminum and hafnium may be formed.
  • the insulator including one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • An insulator including one or both of aluminum and hafnium has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, hydrogen and water included in a structure provided around the transistor 200 do not diffuse into the transistor 200 through the insulator 222. In addition, generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • hafnium oxide is formed as the insulator 222 by an ALD method.
  • an insulating film to be the insulators 224 and 424 is formed over the insulator 222.
  • the insulating film to be the insulator 224 and the insulator 424 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed by a CVD method as the insulating films to be the insulator 224 and the insulator 424.
  • heat treatment is preferably performed.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the first heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more.
  • the first heat treatment may be performed in a reduced pressure state.
  • the first heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after heat treatment in a nitrogen or inert gas atmosphere. .
  • excess oxygen is added from the insulator 222 to the insulating films to be the insulator 224 and the insulator 424, so that an excess oxygen region can be easily formed in the insulating films to be the insulator 224 and the insulator 424. it can.
  • the heat treatment can also be performed at the timing after the insulator 220 is formed and after the insulator 222 is formed.
  • the heat treatment conditions described above can be used for the heat treatment, the heat treatment after the formation of the insulator 220 is preferably performed in an atmosphere containing nitrogen.
  • impurities such as hydrogen and water contained in the insulating films to be the insulators 224 and 424 can be removed.
  • plasma treatment containing oxygen may be performed in a reduced pressure state.
  • the plasma treatment including oxygen it is preferable to use an apparatus having a power source that generates high-density plasma using microwaves, for example.
  • a power source for applying RF (Radio Frequency) may be provided on the substrate side.
  • High-density oxygen radicals can be generated by using high-density plasma, and oxygen radicals generated by high-density plasma can be efficiently guided into the insulator 224 by applying RF to the substrate side.
  • plasma treatment containing oxygen may be performed to supplement oxygen that has been desorbed after performing plasma treatment containing an inert gas using this apparatus. Note that impurities such as hydrogen and water contained in the insulator 224 can be removed by appropriately selecting the conditions for the plasma treatment. In that case, heat treatment may not be performed.
  • an oxide film that becomes the oxide 230a, the oxide 430a1, and the oxide 430a2, and an oxide film that becomes the oxide 230b, the oxide 430b1, and the oxide 430b2 are formed over the insulating film that becomes the insulator 224 and the insulator 424.
  • a film is sequentially formed.
  • the oxide film is preferably formed continuously without being exposed to the atmospheric environment.
  • the oxide film that becomes the oxide 230a, the oxide 430a1, and the oxide 430a2 and the oxide film that becomes the oxide 230b, the oxide 430b1, and the oxide 430b2 can be formed from the atmospheric environment.
  • the oxide film to be the oxide 230a, the oxide 430a1, and the oxide 430a2 and the oxide film to be the oxide 230b, the oxide 430b1, and the oxide 430b2 The vicinity can be kept clean.
  • the oxide film that becomes the oxide 230a, the oxide 430a1, and the oxide 430a2, and the oxide film that becomes the oxide 230b, the oxide 430b1, and the oxide 430b2 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, or An ALD method can be used.
  • oxygen is used as a sputtering gas.
  • a mixed gas of oxygen and a rare gas is used.
  • part of oxygen contained in the sputtering gas may be supplied to the insulators 224 and 424 when the oxide films that become the oxides 230a, 430a1, and 430a2 are formed. is there.
  • the ratio of oxygen contained in the sputtering gas of the oxide film to be the oxide 230a, the oxide 430a1, and the oxide 430a2 is 70% or more, preferably 80% or more, and more preferably 100%.
  • the proportion of oxygen contained in the sputtering gas is 1% to 30%, preferably 5% to 20%.
  • an oxygen-deficient metal oxide is formed.
  • a transistor in which an oxygen-deficient metal oxide is used for a channel formation region can have a relatively high field-effect mobility.
  • each oxide film is preferably formed in accordance with characteristics required for the oxide 230 by appropriately selecting a deposition condition and an atomic ratio.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • impurities such as hydrogen and water in the oxide film to be the oxide 230a, the oxide 430a1, and the oxide 430a2, and the oxide film to be the oxide 230b, the oxide 430b1, and the oxide 430b2 are removed. And so on.
  • the processing is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
  • the oxide film that becomes the oxide 230a, the oxide 430a1, and the oxide 430a2, and the oxide film that becomes the oxide 230b, the oxide 430b1, and the oxide 430b2 are processed into island shapes, and the oxide 230a, A stacked structure of the oxide 230b, a stacked structure of the oxide 430a1, and the oxide 430b1, and a stacked structure of the oxide 430a2 and the oxide 430b2 are formed (see FIGS. 27A and 27B). . Note that in this process, part of the insulating film to be the insulator 224 and the insulator 424 may be removed.
  • the oxide 230 a and the oxide 230 b are formed so as to overlap with the conductor 205 at least partially.
  • the side surfaces of the oxide 230a and the oxide 230b are preferably substantially perpendicular to the upper surface of the insulating film to be the insulator 224. Since the side surfaces of the oxide 230a and the oxide 230b are substantially perpendicular to the top surface of the insulating film to be the insulator 224, when the plurality of transistors 200 are provided, the area and the density of the transistors 200 are reduced. Is possible.
  • the angle formed between the side surfaces of the oxides 230a and 230b and the upper surface of the insulating film to be the insulator 224 may be an acute angle. In that case, the angle between the side surfaces of the oxide 230a and the oxide 230b and the upper surface of the insulating film to be the insulator 224 is preferably as large as possible.
  • a curved surface is provided between the side surfaces of the oxides 230a and 230b and the upper surface of the oxide 230b. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (hereinafter also referred to as a round shape).
  • the curved surface has a radius of curvature of 3 nm to 10 nm, preferably 5 nm to 6 nm at the end of the oxide 230b.
  • a curved surface is provided between the side surfaces of the oxide 430a1 and the oxide 430b1, the upper surface of the oxide 430b1, the side surfaces of the oxide 430a2 and the oxide 430b2, and the upper surface of the oxide 430b2. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (hereinafter also referred to as a round shape).
  • the curvature radius of the curved surface at the end portion of the oxide 430b1 or the oxide 430b2 is 3 nm to 10 nm, preferably 5 nm to 6 nm.
  • membrane coverage in a subsequent film-forming process improves by not having a corner
  • the oxide film may be processed by a lithography method.
  • a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing.
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • the resist exposure mask is not necessary.
  • the exposed resist mask is removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film serving as a hard mask material is formed over the oxide film to be the oxide 230b, the oxide 430b1, and the oxide 430b2, and a resist mask is formed over the insulating film or the conductive film.
  • a hard mask having a desired shape can be formed by etching.
  • the oxide film to be the oxide 230a, the oxide 430a1, and the oxide 430a2, and the oxide film to be the oxide 230b, the oxide 430b1, and the oxide 430b2 may be etched after the resist mask is removed. Alternatively, the resist mask may be left.
  • the resist mask may disappear during etching.
  • the hard mask may be removed by etching after the oxide film is etched.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • impurities due to an etching gas or the like may adhere or diffuse on the surface or inside of the oxide 230a, the oxide 230b, or the like.
  • impurities include fluorine and chlorine.
  • Cleaning is performed in order to remove the impurities and the like.
  • the cleaning method there are wet cleaning using a cleaning liquid, plasma processing using plasma, cleaning by heat treatment, and the like, and the above cleanings may be appropriately combined.
  • the wet cleaning may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • ultrasonic cleaning using pure water or carbonated water may be performed.
  • ultrasonic cleaning using pure water or carbonated water is performed.
  • heat treatment may be performed.
  • the heat treatment conditions the above-described heat treatment conditions can be used.
  • the oxide film 230C is formed over the structure (see FIGS. 27C and 27D).
  • the oxide film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230C may be formed using the same conditions as those for forming the oxide film 230a. Alternatively, the oxide film 230C may be formed using the same conditions as those for the oxide film 230b. A film may be formed. Further, a film may be formed by combining these conditions.
  • the film may be formed with an oxygen ratio of 70% or more, preferably 80% or more, more preferably 100%.
  • the oxide film 230C is formed by a method similar to that for forming the oxide 230a, the oxide 430a1, and the oxide 430a2, in accordance with characteristics required for the oxide 230c and the oxide film to be the oxide 430c, or A deposition method similar to that of the oxide film to be the oxide 230b, the oxide 430b1, and the oxide 430b2 may be used.
  • the oxide film 230C is processed into an island shape to form an oxide 230 including the oxide 230c and an oxide 430c (see FIGS. 28A and 28B).
  • the oxide 230c Is preferably formed so as to cover the oxide 230a and the oxide 230b.
  • the oxide 430c is preferably formed to cover the oxide 430a1, the oxide 430b1, the oxide 430a2, and the oxide 430b2.
  • the processing may be performed using a lithography method.
  • a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing.
  • a hard mask may be used instead of the resist mask.
  • an insulating film 250A, an insulating film 252A, a conductive film 260A, a conductive film 260B, an insulating film 270A, and an insulating film 271A are formed in this order (see FIGS. 28C and 28D).
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the deposition temperature at the time of forming the insulating film 250A is preferably 350 ° C. or higher and lower than 450 ° C., particularly preferably around 400 ° C.
  • an insulator with few impurities can be formed.
  • oxygen can be introduced into the insulating film 250A, the oxide 230, and the oxide 430c by exciting oxygen with microwaves, generating high-density oxygen plasma, and exposing the insulating film 250A to the oxygen plasma. it can.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment. Through the heat treatment, the moisture concentration and the hydrogen concentration of the insulating film 250A can be reduced.
  • an insulating film 252A is formed over the insulating film 250A.
  • an insulator containing one or both of aluminum and hafnium may be formed.
  • the insulator including one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • An insulator including one or both of aluminum and hafnium has a barrier property against oxygen, hydrogen, and water. Since the insulating film 252A has barrier properties against hydrogen and water, hydrogen and water contained in the structure provided around the transistor 200 can diffuse into the transistor 200 through the insulating film 252A. In addition, generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulating film 252A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • oxygen can be added to the insulating film 250A and an excess oxygen region can be formed in the insulating film 250A.
  • the excess oxygen added to the insulating film 250 ⁇ / b> A can compensate for oxygen vacancies by supplying oxygen to the oxide 230.
  • the insulating film 252A is formed by a sputtering method
  • ions and sputtered particles exist between the target and the substrate.
  • the target is connected to a power source and is supplied with the potential E0.
  • the substrate is given a potential E1 such as a ground potential.
  • the substrate may be electrically floating.
  • the magnitude relationship between the potentials is E2> E1> E0.
  • Ions in the plasma are accelerated by the potential difference E2-E0 and collide with the target, whereby particles sputtered from the target are ejected.
  • the sputtered particles adhere to and deposit on the film formation surface to form a film.
  • Some ions recoil by the target pass through a film formed as recoil ions, and may be taken into the insulating film 250A in contact with the deposition surface.
  • ions in the plasma are accelerated by the potential difference E2-E1, and impact the film formation surface. At this time, some ions reach the inside of the insulating film 250A.
  • the ions are taken into the insulating film 250A, a region into which the ions are taken is formed in the insulating film 250A. That is, when the ions are oxygen-containing ions, an excess oxygen region is formed in the insulating film 250A.
  • An excess oxygen region can be formed by introducing excess oxygen into the insulating film 250A. Excess oxygen in the insulating film 250A is supplied to the oxide 230, so that oxygen vacancies in the oxide 230 can be filled.
  • oxygen can be introduced into the insulating film 250A while forming the insulating film 252A by forming the film in an oxygen gas atmosphere using a sputtering apparatus.
  • excess oxygen introduced into the insulator 250 can be effectively contained.
  • a conductive film 260A and a conductive film 260B are formed.
  • the conductive film 260A and the conductive film 260B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • titanium nitride is formed by a CVD method as the conductive film 260A
  • tungsten is formed by a CVD method as the conductive film 260B.
  • heat treatment can be performed.
  • the heat treatment conditions described above can be used for the heat treatment. Note that heat treatment may not be performed.
  • excess oxygen is added from the insulating film 252A to the insulating film 250A, so that an excess oxygen region can be easily formed in the insulating film 250A.
  • an insulating film 270A and an insulating film 271A are formed.
  • the insulating film 270A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Since the insulating film 270A functions as a barrier film, an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen is used. For example, aluminum oxide or hafnium oxide is preferably used. Thereby, oxidation of the conductor 260 can be prevented. In addition, impurities such as water or hydrogen can be prevented from entering the oxide 230 through the conductor 260 and the insulator 250. In this embodiment, aluminum oxide is formed as the insulating film 270A by an ALD method.
  • the insulating film 271A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the thickness of the insulating film 271A is preferably larger than the thickness of the insulating film 272A to be formed in a later step. Accordingly, when the insulator 272 is formed in a later step, the insulator 271 can be easily left on the conductor 260.
  • silicon oxide is formed by a CVD method as the insulating film 271A.
  • the insulating film 271A is etched to form an insulator 271 and an insulator 471.
  • the insulator 271 and the insulator 471 function as a hard mask.
  • the side surface of the insulator 452, the side surface of the conductor 460a, the side surface of the conductor 460b, and the side surface of the insulator 470 can be formed substantially perpendicular to the top surface of the substrate.
  • the insulating film 250A, the insulating film 252A, the conductive film 260A, the conductive film 260B, and the insulating film 270A are etched, and the insulator 250, the insulator 252 and the conductor 260 (conductor) 260a and the conductor 260b) and the insulator 270, and the insulator 450, the insulator 452, the conductor 460 (the conductor 460a and the conductor 460b), and the insulator 470 are formed (FIG. 29A). And FIG. 29B).
  • part of the oxide 230c and the oxide 430c may be removed in the region where the oxide film 230C and the insulator 250 do not overlap with each other by the etching.
  • the thickness of the region of the oxide 230c that overlaps with the insulator 250 may be larger than the thickness of the region that does not overlap with the insulator 250.
  • the thickness of the region where the oxide 430 c overlaps with the insulator 450 may be larger than the thickness of a region where the oxide 430 c does not overlap with the insulator 450.
  • the insulator 250, the insulator 252, the conductor 260a, the conductor 260b, the insulator 270, and the insulator 271 are formed so that at least a part thereof overlaps with the conductor 205, the oxide 230a, and the oxide 230b. To do.
  • the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260a, the side surface of the conductor 260b, and the side surface of the insulator 270 are preferably in the same plane.
  • the side surface of the insulator 450, the side surface of the insulator 452, the side surface of the conductor 460a, the side surface of the conductor 460b, and the side surface of the insulator 470 are preferably in the same plane.
  • the post-process may be performed without removing the hard mask (the insulator 271 and the insulator 471) even after the above processing.
  • the insulator 250, the insulator 252, the conductor 260, the insulator 270, and the insulator 271, and the insulator 450, the insulator 452, the conductor 460, the insulator 470, and the insulator 471 are used as masks.
  • the oxide 230 and a stack including the oxide 430a, the oxide 430b, and the oxide 430c (hereinafter also referred to as the oxide 430) may be subjected to treatment for adding a metal element or an impurity (see FIG. 29 (A) and FIG. 29 (B) with arrows).
  • the process for adding a metal element or an impurity includes an ion implantation method in which an ionized source gas is added by mass separation, an ion doping method in which an ionized source gas is added without mass separation, and a plasma immersion ion.
  • An implantation method or the like can be used.
  • mass separation is performed, the ionic species to be added and the concentration thereof can be strictly controlled.
  • mass separation is not performed, high-concentration ions can be added in a short time.
  • an ion doping method in which atomic or molecular clusters are generated and ionized may be used.
  • the impurities and metal elements to be added may be referred to as elements, dopants, ions, donors, or acceptors.
  • Impurities and metal elements may be added by plasma treatment.
  • impurities and a metal element can be added by performing plasma treatment using a plasma CVD apparatus, a dry etching apparatus, or an ashing apparatus. A plurality of the above-described processes may be combined.
  • the conductor 260 functioning as a gate electrode is used as a mask, addition of hydrogen and nitrogen is suppressed only in a region overlapping the conductor 260 of the oxide 230 (region 234), and the region 234 and the region are self-aligned. 232 boundaries may be provided.
  • the region 232 is formed in a step after the insulator 274 is provided, so that even if there is not enough thermal history for the impurity to diffuse, the region 232 can be provided reliably.
  • the region 232 may overlap with the conductor 260 functioning as a gate electrode by diffusion of impurities. In that case, the region 232 functions as a so-called overlap region (also referred to as a Lov region).
  • the impurity may be added through the insulating film 273A by an ion doping method.
  • the insulating film 273A includes the oxide 230, the insulator 250, the insulator 252, the conductor 260, the insulator 270, and the insulator 271, and the oxide 430, the insulator 450, the insulator 452, the conductor 460, and the insulator 470. And the insulator 471. Therefore, an impurity can be added while the insulator 250 and the insulator 252 functioning as a gate insulator are protected by the insulator 273.
  • the insulating film 273A and the insulating film 275A are formed so as to cover the oxide 230, the insulator 250, the insulator 252, the conductor 260, the insulator 270, and the insulator 271 (FIG. 29C). And FIG. 29 (D)).
  • the insulating film 273A and the insulating film 274A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film 273A is preferably formed by an ALD method with excellent coverage.
  • the ALD method even in a step portion formed by the conductor 260, the conductor 460, and the like, the thickness is uniform with respect to the side surfaces of the insulator 250, the insulator 252, the conductor 260, and the insulator 270.
  • An insulating film 273A having the above can be formed.
  • a metal oxide film formed using an ALD method can be used as the insulating film 273A.
  • ALD method a dense thin film can be formed.
  • the metal oxide film preferably contains at least one selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium.
  • aluminum oxide is used as the insulator 273.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm.
  • Hafnium oxide has a lower barrier property than aluminum oxide, but the barrier property can be increased by increasing the film thickness.
  • the film thickness of the hafnium oxide can be easily controlled, and appropriate addition amounts of hydrogen and nitrogen can be adjusted.
  • the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260, the region in contact with the side surface of the insulator 270, the side surface of the insulator 450, the insulator 452 The film thickness of the region in contact with the side surface of the conductive member 460, the side surface of the conductor 460, and the side surface of the insulator 470 is 0.5 nm or more, preferably 3.0 nm or more.
  • the insulator to be the insulating film 273A is preferably formed by a sputtering method.
  • a sputtering method By using a sputtering method, an insulator with few impurities such as water or hydrogen can be formed.
  • a sputtering method for example, it is preferable to form a film using a facing target type sputtering apparatus.
  • the facing target type sputtering apparatus can form a film without exposing the film formation surface to a high electric field region between the facing targets, so that the film formation surface is hardly damaged by plasma. Therefore, it is preferable because film formation damage to the oxide 230 can be reduced when an insulator to be the insulating film 273A is formed.
  • a film forming method using a facing target type sputtering apparatus can be referred to as VDSP (Vapor Deposition SP) (registered trademark).
  • anisotropic etching is performed on the insulating film 275 ⁇ / b> A to form the insulator 275 on the side surfaces of the insulator 250, the insulator 252, the conductor 260, and the insulator 270 with the insulator 273 interposed therebetween.
  • the insulator 475 is formed on the side surfaces of the insulator 450, the insulator 452, the conductor 460, and the insulator 470 with the insulator 273 interposed therebetween.
  • part of the insulating film 273A is thinned to form the insulator 273 (see FIGS. 30A and 30B). Note that in the case where the insulator 273 is aluminum oxide, the thickness of the thinned region of the insulator 273 is preferably 3.0 nm or less.
  • the anisotropic etching process it is preferable to perform a dry etching process.
  • the insulator 272 can be formed in a self-aligned manner by removing the insulating film formed on the surface substantially parallel to the substrate surface.
  • the insulator 273 may be formed by etching the insulating film 273A at the same time. Note that the insulator 273 may be formed by an etching step different from the above etching.
  • the insulating film 275 ⁇ / b> A may remain on the side surfaces of the oxide 230 and the side surfaces of the oxide 430. In that case, the film property of an interlayer film formed in a later process can be improved.
  • the insulator 274 including an element serving as an impurity is formed in a later step.
  • the resistance of the insulator 224 or the interface region between the insulator 424, the oxide 230, and the oxide 430 is not reduced. Can be suppressed.
  • the region 231 and the region 232 are regions obtained by adding impurities to the metal oxide provided as the oxide 230. Note that the region 231 has higher conductivity than at least the region 234.
  • a metal element such as indium or gallium and a dopant that is at least one of impurities may be added.
  • the dopant an element that forms oxygen vacancies described above, an element that is trapped by oxygen vacancies, or the like may be used.
  • the element include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and a rare gas.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • the insulator 274 may be formed as a film containing a dopant so as to overlap with a region whose resistance is to be reduced via the insulator 273.
  • the insulator 274 is preferably formed using an insulating film containing one or more of the above elements (see FIGS. 30C and 30D).
  • the insulator 274 containing an element that becomes an impurity such as nitrogen is preferably formed over the oxide 230 and the oxide 430 with the insulator 273 containing a metal oxide interposed therebetween.
  • An insulator containing an element that becomes an impurity such as nitrogen may extract and absorb oxygen contained in the oxide 230 and the oxide 430 in some cases. Oxygen deficiency occurs in a region where oxygen is extracted from the oxide 230 and the oxide 430. Due to the oxygen vacancies, an impurity element such as hydrogen or nitrogen contained in the film formation atmosphere of the insulator 274 is captured by film formation of the insulator 274 or heat treatment after the film formation, so that the oxide 230 and the oxide 430 are Selectively reduce resistance.
  • oxygen vacancies are formed by the added impurity element around the region in contact with the insulator 274, and the impurity element enters the oxygen vacancies, so that the carrier density is high. Thus, the resistance is reduced. At that time, it is considered that the impurity is diffused also in a region which is not in contact with the insulator 274, thereby reducing the resistance.
  • the source region and the drain region can be formed in a self-aligned manner by forming the insulator 274. Therefore, a miniaturized or highly integrated semiconductor device can also be manufactured with high yield.
  • the oxide 230 and the oxide 430 can be selectively low.
  • An impurity element such as nitrogen or hydrogen added to the resistance region can be prevented from diffusing into the channel formation region of each transistor.
  • an impurity element such as nitrogen or hydrogen can be formed. Excessive addition to the oxide 430 can be suppressed.
  • an impurity element such as nitrogen or hydrogen can be contained in the conductor 260, the insulator 252 and Mixing in the insulator 250 can be prevented.
  • an impurity element such as nitrogen or hydrogen can be prevented from entering the region 234 functioning as a channel formation region of the transistor 200 through the conductor 260, the insulator 252, and the insulator 250. Therefore, the transistor 200 having favorable electrical characteristics can be provided.
  • an impurity element such as nitrogen or hydrogen can be contained in the conductor 460, the insulator 452, and the insulator 450. Mixing in the insulator 450 can be prevented. Thus, an impurity element such as nitrogen or hydrogen can be prevented from entering the region functioning as the channel formation region of the transistor 400 through the conductor 460, the insulator 452, and the insulator 450. Therefore, the transistor 400 having favorable electrical characteristics can be provided.
  • the insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride, silicon nitride oxide, or silicon oxynitride formed by a CVD method can be used as the insulator 274.
  • silicon nitride oxide is used as the insulator 274.
  • the concentration of at least one of hydrogen and nitrogen be higher in the region where the resistance is reduced than in the region where the channel is formed.
  • the concentration of hydrogen or nitrogen may be measured using secondary ion mass spectrometry (SIMS) or the like.
  • SIMS secondary ion mass spectrometry
  • the concentration of hydrogen or nitrogen in the region 234 is approximately equal to the vicinity of the center of the region overlapping with the insulator 250 of the oxide 230b (for example, the distance from both side surfaces in the channel length direction of the insulator 250b of the oxide 230b).
  • the concentration of hydrogen or nitrogen in (part) may be measured.
  • dopant addition methods include ion implantation method in which ionized source gas is added by mass separation, ion doping method in which ionized source gas is added without mass separation, plasma immersion ion implantation method, etc. Can be used.
  • mass separation the ionic species to be added and the concentration thereof can be strictly controlled.
  • mass separation is not performed, high-concentration ions can be added in a short time.
  • an ion doping method in which atomic or molecular clusters are generated and ionized may be used.
  • the dopant may be referred to as an ion, a donor, an acceptor, an impurity, an element, or the like.
  • Impurities may be added by plasma treatment.
  • plasma treatment can be performed using a plasma CVD apparatus, a dry etching apparatus, or an ashing apparatus, and a dopant can be selectively added to the oxide 230 and the oxide 430.
  • the oxide 230 and the oxide 430 can increase the carrier density and selectively reduce the resistance by increasing the content of the elements that form oxygen vacancies and the elements trapped by the oxygen vacancies.
  • a metal element such as indium is selectively added to increase the content of metal atoms such as indium in the oxide 230 and the oxide 430, thereby increasing the number of electrons. Mobility can be increased and selective resistance reduction can be achieved. Note that when indium is added, the atomic ratio of indium to the element M at least in the region where the resistance is lowered is larger than the atomic ratio of indium to the element M in the region where the channel is formed.
  • the region 232 since the region 232 is provided, a high-resistance region is not formed between the region 231 functioning as a source region and a drain region and the region 234 where a channel is formed; thus, on-state current and mobility of the transistor Can be increased.
  • the region 232 since the region 232 includes the source region and the drain region and the gate do not overlap with each other in the channel length direction, formation of unnecessary capacitance can be suppressed.
  • leakage current at the time of non-conduction can be reduced.
  • heat treatment can be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • the added impurity diffuses into the region 232 of the oxide 230, so that the on-state current can be increased.
  • the insulator 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Alternatively, a spin coating method, a dip method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used. In this embodiment, silicon oxynitride is used as the insulating film.
  • the insulator 280 is preferably formed so that the upper surface has flatness.
  • the top surface of the insulator 280 may have flatness immediately after being formed as an insulating film to be the insulator 280.
  • the insulator 280 may have flatness by removing the insulator and the like from the upper surface so as to be parallel to a reference surface such as the back surface of the substrate after film formation. Such a process is called a flattening process.
  • the planarization process include a CMP process and a dry etching process. In this embodiment, a CMP process is used as the planarization process. Note that the top surface of the insulator 280 is not necessarily flat.
  • an insulator 282 is formed over the insulator 280.
  • the insulator 282 is preferably formed with a sputtering apparatus. For example, when aluminum oxide having a barrier property is used for the insulator 282, diffusion of impurities from the structure formed above the insulator 282 to the transistor 200 and the transistor 400 can be suppressed.
  • an insulator 286 is formed over the insulator 282.
  • an insulator containing oxygen such as a silicon oxide film or a silicon oxynitride film is formed by a CVD method.
  • the insulator 286 preferably has a lower dielectric constant than the insulator 282.
  • openings that reach the transistor 200, the transistor 400, the wiring, and the like are formed in the insulator 286, the insulator 282, and the insulator 280 (see FIG. 32).
  • a treatment of adding a metal element or an impurity to the oxide 230 and the oxide 430 may be performed (indicated by an arrow in FIG. 32). Show).
  • the resistance of the region such as the region 236 can be reduced in a self-aligned manner.
  • the region 236 preferably has a lower resistance than the region 231.
  • Examples of the treatment for adding a metal element or an impurity include an ion implantation method in which an ionized source gas is added by mass separation, an ion doping method in which an ionized source gas is added without mass separation, and a plasma immersion ion implantation.
  • the method etc. can be used.
  • mass separation is performed, the ionic species to be added and the concentration thereof can be strictly controlled.
  • mass separation is not performed, high-concentration ions can be added in a short time.
  • an ion doping method in which atomic or molecular clusters are generated and ionized may be used.
  • the impurities and metal elements to be added may be referred to as elements, dopants, ions, donors, or acceptors.
  • Impurities and metal elements may be added by plasma treatment.
  • impurities and a metal element can be added by performing plasma treatment using a plasma CVD apparatus, a dry etching apparatus, or an ashing apparatus. A plurality of the above-described processes may be combined.
  • a conductive film to be the conductor 240 and the conductor 440 is formed.
  • the conductor 240 and the conductive film to be the conductor 440 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductor 240 and the conductive film to be the conductor 440 are formed so as to fill an opening formed by the insulator 280 and the like. Therefore, it is preferable to use the CVD method (particularly the MOCVD method).
  • the conductive film to be the conductor 240 and the conductor 440 may have a stacked structure of titanium nitride and tungsten.
  • the conductor 240 and the conductor 440 are removed by removing part of the conductor 240 and the conductive film to be the conductor 440 until the insulator 286 is exposed by an etch-back process or a CMP process. Form.
  • the insulator 286 can also be used as a stopper layer, and the insulator 286 may be thin.
  • the conductor 112 and a conductive film to be the conductor 110 are formed over the insulator 286.
  • the conductor 112 and the conductive film to be the conductor 110 include, for example, a metal selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, and tungsten, or an alloy containing the above-described metal as a component. It can be formed using an alloy or the like combining the above metals. Further, a metal selected from one or more of manganese and zirconium may be used. Alternatively, a semiconductor typified by polycrystalline silicon doped with an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a two-layer structure in which a titanium film is stacked on an aluminum film a two-layer structure in which a titanium film is stacked on a titanium nitride film, a two-layer structure in which a tungsten film is stacked on a titanium nitride film, a tantalum nitride film, or a tungsten nitride film
  • a two-layer structure in which a tungsten film is stacked thereon, a titanium film, and a three-layer structure in which an aluminum film is stacked on the titanium film and a titanium film is further formed thereon Alternatively, an alloy film or a nitride film in which one or more metals selected from aluminum, titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium are combined may be used.
  • the conductor 112 and the conductor 110 are formed by etching the conductor 112 and the conductive film to be the conductor 110.
  • the etching process as an over-etching process, part of the insulator 286 may be removed at the same time.
  • the insulator 112 covering the conductor 112 and the side and upper surfaces of the conductor 110 is formed.
  • the insulator 130 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, hafnium nitride, or the like is used. What is necessary is just to provide by lamination or a single layer.
  • a stacked structure of a high-k material such as aluminum oxide and a material with high dielectric strength such as silicon oxynitride is preferable.
  • the capacitor element 100 can ensure a sufficient capacitance with the high-k material and the dielectric breakdown voltage is improved, so that electrostatic breakdown of the capacitor element 100 is suppressed and the reliability of the capacitor element 100 is improved. Can do.
  • a conductive film to be the conductor 120 is formed over the insulator 130.
  • the conductive film to be the conductor 120 can be formed using a material and a method similar to those of the conductor 110.
  • unnecessary portions of the conductive film to be the conductor 120 are removed by etching.
  • the conductor 120 is formed by removing the resist mask.
  • the conductor 120 is preferably provided so as to cover the side surface and the upper surface of the conductor 110 with the insulator 130 interposed therebetween. With this configuration, the side surface of the conductor 110 faces the conductor 120 with the insulator 130 interposed therebetween. Therefore, in the capacitor 100, the sum of the upper surface and the side surface of the conductor 110 functions as a capacitor, so that a capacitor with a large capacitance per projected area can be formed.
  • an insulator 150 covering the capacitor element 100 is formed (see FIG. 25).
  • the insulator to be the insulator 150 can be formed using a material and a method similar to those of the insulator 286 and the like.
  • a semiconductor device including the capacitor 100, the transistor 200, and the transistor 400 can be manufactured. As illustrated in FIGS. 27 to 32, the capacitor 100, the transistor 200, and the transistor 400 can be formed using the method for manufacturing the semiconductor device described in this embodiment.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a transistor with high on-state current can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a highly productive semiconductor device can be provided.
  • a transistor 200 illustrated in FIG. 34 is different from the semiconductor device illustrated in ⁇ Structure Example of Semiconductor Device> in that the shape of at least the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260, Is different. 34 is different from the semiconductor device described in ⁇ Structure Example of Semiconductor Device> at least the side surface of the insulator 450, the side surface of the insulator 452, the side surface of the conductor 460, and the side surface of the insulator 471. The shape is different.
  • the side surface of the insulator 250, the side surface of the insulator 252, the side surface of the conductor 260, the side surface of the insulator 271, and the top surface of the oxide 230 have a taper angle. You may do it.
  • the side surface of the insulator 450, the side surface of the insulator 452, the side surface of the conductor 460, the side surface of the insulator 471, and the top surface of the oxide 430 may have a taper angle. With this shape, the film properties of the insulator 273 and the insulator 274 can be improved.
  • a semiconductor device illustrated in FIG. 35 is a memory device including the transistor 400, the transistor 300, the transistor 200, and the capacitor 100.
  • the transistor 400 the transistor 400, the transistor 300, the transistor 200, and the capacitor 100.
  • the transistor 200 is a transistor including a metal oxide in a channel formation region, and any of the transistors described in the above embodiments can be used. Since the transistor described in any of the above embodiments can be formed with high yield even when miniaturized, the transistor 200 can be miniaturized. By using such a transistor for a memory device, the memory device can be miniaturized or highly integrated. Since the off-state current of the transistor described in any of the above embodiments is small, stored data can be held for a long time by using it for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 1007 is electrically connected to the source of the transistor 400, the wiring 1008 is electrically connected to the first gate of the transistor 400, the wiring 1009 is electrically connected to the second gate of the transistor 400, and the wiring 1010 Are electrically connected to the drain of the transistor 400.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the semiconductor device illustrated in FIG. 35 has the characteristic that the potential of the gate of the transistor 300 can be held; thus, information can be written, held, and read as described below.
  • the potential of the wiring 1004 is set to a potential at which the transistor 200 is turned on, so that the transistor 200 is turned on. Accordingly, the potential of the wiring 1003 is applied to the node FG that is electrically connected to one of the gate of the transistor 300 and the electrode of the capacitor 100. That is, predetermined charge is supplied to the gate of the transistor 300 (writing).
  • predetermined charge is supplied to the gate of the transistor 300 (writing).
  • the potential of the wiring 1004 is set to a potential at which the transistor 200 is turned off and the transistor 200 is turned off, so that charge is held at the node FG (holding).
  • the wiring 1002 takes a potential corresponding to the amount of charge held in the node FG.
  • the apparent threshold voltage V th_H when a high level charge is applied to the gate of the transistor 300 is the case where a low level charge is applied to the gate of the transistor 300 This is because it becomes lower than the apparent threshold voltage Vth_L .
  • the apparent threshold voltage refers to the potential of the wiring 1005 necessary for bringing the transistor 300 into a conductive state.
  • the charge given to the node FG can be determined. For example, in writing, when a high-level charge is applied to the node FG, the transistor 300 is turned on when the potential of the wiring 1005 is V 0 (> V th_H ). On the other hand, in the case where a low-level charge is supplied to the node FG, the transistor 300 is kept off even when the potential of the wiring 1005 is V 0 ( ⁇ V th_L ). Therefore, by determining the potential of the wiring 1002, information held in the node FG can be read.
  • FIG. 35 is a cross-sectional view of a memory device including the capacitor 100, the transistor 200, the transistor 300, and the transistor 400. 35, the structure having the same function as the structure of the semiconductor device and the memory device described in the above embodiment is denoted by the same reference numeral.
  • a memory device of one embodiment of the present invention includes a transistor 300, a transistor 200, a transistor 400, and a capacitor 100 as illustrated in FIG.
  • the transistor 200 and the transistor 400 are provided above the transistor 300, and the capacitor 100 is provided above the transistor 300, the transistor 200, and the transistor 400.
  • capacitor 100 the capacitor 100, the transistor 200, the transistor 300, and the transistor 400
  • the capacitor and the transistor included in the semiconductor device described in the above embodiment may be used.
  • the capacitor 100, the transistor 300, the transistor 200, and the transistor 400 illustrated in FIGS. 35A and 35B are examples, and the structure is not limited thereto, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • a dicing line (which may be referred to as a scribe line, a dividing line, or a cutting line) provided when a plurality of semiconductor devices are taken out in a chip shape by dividing the large area substrate into semiconductor elements will be described.
  • a dividing method for example, a groove (dicing line) for dividing a semiconductor element may first be formed on a substrate, and then cut in the dicing line to be divided (divided) into a plurality of semiconductor devices.
  • the structure 500 shown in FIG. 35 shows a cross-sectional view near the dicing line.
  • an insulator 280, an insulator 274, an insulator 273, an insulator 222, and an insulator in the vicinity of a region overlapping with a dicing line provided on the outer edge of the memory cell including the transistor 200 or the transistor 400 220, the insulator 216, the insulator 214, and the insulator 212 are provided with openings reaching the insulator 210.
  • the insulator 282 covers the insulator 280, the insulator 274, the insulator 273, the insulator 222, the insulator 220, the insulator 216, the side surfaces of the insulator 214 and the insulator 212, and the top surface of the insulator 210. Is provided.
  • the insulator 210 and the insulator 282 are in contact with each other in the opening.
  • the adhesiveness can be improved by forming the insulator 210 and the insulator 282 using the same material and the same method.
  • aluminum oxide can be used.
  • the insulator 280, the transistor 200, and the transistor 400 can be wrapped with the insulator 210 and the insulator 282. Since the oxide 360, the insulator 222, and the insulator 282 have a function of suppressing diffusion of oxygen, hydrogen, and water, a substrate is formed for each circuit region in which the semiconductor element described in this embodiment is formed. Thus, even when processed into a plurality of chips, impurities such as hydrogen or water can be prevented from being mixed into the transistor 200 or the transistor 400 from the side surface direction of the divided substrate.
  • excess oxygen in the insulator 280 can be prevented from diffusing outside the insulator 282 and the insulator 222. Accordingly, excess oxygen in the insulator 280 is efficiently supplied to the oxide in which the channel in the transistor 200 or the transistor 400 is formed. With the oxygen, oxygen vacancies in the oxide in which a channel in the transistor 200 or the transistor 400 is formed can be reduced. Thus, the oxide in which a channel is formed in the transistor 200 or the transistor 400 can be a metal oxide having low density of defect states and stable characteristics. That is, variation in electrical characteristics of the transistor 200 or the transistor 400 can be suppressed and reliability can be improved.
  • FIG. A memory cell array can be formed by arranging the transistors 200 as memory cells in a matrix.
  • the memory device illustrated in FIG. 36 is a semiconductor device which forms a memory cell array by arranging the memory devices illustrated in FIG. 35 in a matrix. Note that one transistor 400 can control the back gate voltage of the plurality of transistors 200. Therefore, the transistor 400 is preferably provided in a smaller number than the transistor 200.
  • FIG. 35 is a cross-sectional view of a part of a row extracted from the storage device shown in FIG. 35 arranged in a matrix.
  • a semiconductor region 313 where a channel is formed (a part of the substrate 311) has a convex shape.
  • a conductor 316 is provided so as to cover a side surface and an upper surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be formed using a material that adjusts a work function.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulator functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • a memory cell 650a and a memory cell 650b are arranged adjacent to each other.
  • the memory cell 650a and the memory cell 650b each include the transistor 300, the transistor 200, and the capacitor 100, and are electrically connected to the wiring 1001, the wiring 1002, the wiring 1003, the wiring 1004, the wiring 1005, and the wiring 1006.
  • a node where the gate of the transistor 300 and one of the electrodes of the capacitor 100 are electrically connected is a node FG.
  • the wiring 1002 is a wiring common to the adjacent memory cells 650a and 650b.
  • a potential at which the transistor 300 becomes “conductive” regardless of the charge applied to the node FG, that is, a potential higher than V th_L is applied to the wiring 1005 connected to the memory cell from which information is not read.
  • V th_L a potential higher than V th_L
  • a semiconductor device including a transistor including an oxide semiconductor variation in electrical characteristics can be suppressed and reliability can be improved.
  • power consumption can be reduced in a semiconductor device including a transistor including an oxide semiconductor.
  • miniaturization or high integration can be achieved in a semiconductor device including a transistor including an oxide semiconductor.
  • a miniaturized or highly integrated semiconductor device can be provided with high productivity.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • 2T type, 3T type a memory device using an OS transistor such as NOSRAM
  • OS memory a memory device using an OS transistor such as NOSRAM
  • OS memory a memory device using an OS transistor as a memory cell (hereinafter referred to as “OS memory”) is applied.
  • the OS memory is a memory that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the OS transistor is a transistor with a minimum off-state current, the OS memory has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 37 shows a configuration example of NOSRAM.
  • a NOSRAM 1600 illustrated in FIG. 37 includes a memory cell array 1610, a controller 1640, a row driver 1650, a column driver 1660, and an output driver 1670.
  • the NOSRAM 1600 is a multi-value NOSRAM that stores multi-value data in one memory cell.
  • the memory cell array 1610 includes a plurality of memory cells 1611, a plurality of word lines WWL and RWL, a bit line BL, and a source line SL.
  • the word line WWL is a write word line
  • the word line RWL is a read word line.
  • one memory cell 1611 stores 3-bit (eight values) data.
  • the controller 1640 comprehensively controls the entire NOSRAM 1600, and writes data WDA [31: 0] and reads data RDA [31: 0].
  • the controller 1640 processes command signals from the outside (for example, a chip enable signal, a write enable signal, etc.), and generates control signals for the row driver 1650, the column driver 1660, and the output driver 1670.
  • the row driver 1650 has a function of selecting a row to be accessed.
  • the row driver 1650 includes a row decoder 1651 and a word line driver 1652.
  • the column driver 1660 drives the source line SL and the bit line BL.
  • the column driver 1660 includes a column decoder 1661, a write driver 1662, and a DAC (digital-analog conversion circuit) 1663.
  • the DAC 1663 converts 3-bit digital data into analog voltage.
  • the DAC 1663 converts 32-bit data WDA [31: 0] into an analog voltage every 3 bits.
  • the write driver 1662 has a function of precharging the source line SL, a function of electrically floating the source line SL, a function of selecting the source line SL, and a write voltage generated by the DAC 1663 to the selected source line SL.
  • the output driver 1670 includes a selector 1671, an ADC (analog-digital conversion circuit) 1672, and an output buffer 1673.
  • the selector 1671 selects the source line SL to be accessed and transmits the voltage of the selected source line SL to the ADC 1672.
  • the ADC 1672 has a function of converting an analog voltage into 3-bit digital data. The voltage of the source line SL is converted into 3-bit data in the ADC 1672, and the output buffer 1673 holds data output from the ADC 1672.
  • FIG. 38A is a circuit diagram illustrating a structural example of the memory cell 1611.
  • the memory cell 1611 is a 2T type gain cell, and the memory cell 1611 is electrically connected to the word lines WWL and RWL, the bit line BL, the source line SL, and the wiring BGL.
  • the memory cell 1611 includes a node SN, an OS transistor MO61, a transistor MP61, and a capacitor C61.
  • the OS transistor MO61 is a write transistor.
  • the transistor MP61 is a read transistor, and is composed of, for example, a p-channel Si transistor.
  • the capacitive element C61 is a holding capacitor for holding the voltage of the node SN.
  • the node SN is a data holding node and corresponds to the gate of the transistor MP61 here.
  • the NOSRAM 1600 can hold data for a long time.
  • bit line BL is a common bit line for writing and reading.
  • a writing bit line WBL and a reading bit line RBL are provided. Also good.
  • FIGS. 38C to 38E show other configuration examples of the memory cell.
  • FIGS. 38C to 38E show an example in which a write bit line WBL and a read bit line RBL are provided.
  • bit lines shared by writing and reading are shown.
  • BL may be provided.
  • a memory cell 1612 shown in FIG. 38C is a modified example of the memory cell 1611 in which the read transistor is changed to an n-channel transistor (MN61).
  • the transistor MN61 may be an OS transistor or a Si transistor.
  • the OS transistor MO61 may be an OS transistor without a back gate.
  • a memory cell 1613 shown in FIG. 38D is a 3T type gain cell, and is electrically connected to the word lines WWL and RWL, the bit lines WBL and RBL, the source line SL, and the wirings BGL and PCL.
  • the memory cell 1613 includes a node SN, an OS transistor MO62, a transistor MP62, a transistor MP63, and a capacitor C62.
  • the OS transistor MO62 is a write transistor.
  • the transistor MP62 is a read transistor, and the transistor MP63 is a selection transistor.
  • a memory cell 1614 shown in FIG. 38E is a modified example of the memory cell 1613, in which the reading transistor and the selection transistor are changed to n-channel transistors (MN62, MN63).
  • the transistors MN62 and MN63 may be OS transistors or Si transistors.
  • the OS transistor provided in the memory cells 1611 to 1614 may be a transistor without a back gate or a transistor with a back gate.
  • the NOSRAM 1600 Since data is rewritten by charging / discharging the capacitive element C61, the NOSRAM 1600 has no limitation on the number of rewrites in principle, and can write and read data with low energy. Further, since the data can be held for a long time, the refresh frequency can be reduced.
  • the transistor 200 is used as the OS transistors MO61 and MO62
  • the capacitor 100 is used as the capacitors C61 and C62
  • the transistors MP61 and MN62 are used.
  • the transistor 300 can be used. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the memory device according to this embodiment can be further integrated. Thus, the storage capacity per unit area of the storage device according to this embodiment can be increased.
  • DOSRAM is described as an example of a memory device to which an OS transistor and a capacitor are applied according to one embodiment of the present invention, with reference to FIGS.
  • DOSRAM registered trademark
  • OS memory is applied to DOSRAM as well as NOSRAM.
  • FIG. 39 shows a configuration example of the DOSRAM.
  • the DOSRAM 1400 includes a controller 1405, a row circuit 1410, a column circuit 1415, a memory cell, and a sense amplifier array 1420 (hereinafter referred to as “MC-SA array 1420”).
  • MC-SA array 1420 a sense amplifier array 1420
  • the row circuit 1410 includes a decoder 1411, a word line driver circuit 1412, a column selector 1413, and a sense amplifier driver circuit 1414.
  • the column circuit 1415 includes a global sense amplifier array 1416 and an input / output circuit 1417.
  • the global sense amplifier array 1416 has a plurality of global sense amplifiers 1447.
  • the MC-SA array 1420 includes a memory cell array 4422, a sense amplifier array 1423, and global bit lines GBLL and GBLR.
  • the MC-SA array 1420 has a stacked structure in which the memory cell array 1422 is stacked on the sense amplifier array 1423.
  • Global bit lines GBLL and GBLR are stacked on the memory cell array 1422.
  • a hierarchical bit line structure in which a local bit line and a global bit line are hierarchized is adopted as the bit line structure.
  • the memory cell array 1422 includes N (N is an integer of 2 or more) local memory cell arrays 1425 ⁇ 0> -1425 ⁇ N-1>.
  • FIG. 40A shows a structural example of the local memory cell array 1425.
  • the local memory cell array 1425 includes a plurality of memory cells 1445, a plurality of word lines WL, and a plurality of bit lines BLL and BLR.
  • the structure of the local memory cell array 1425 is an open bit line type, but may be a folded bit line type.
  • FIG. 40B shows a circuit configuration example of the memory cell 1445.
  • the memory cell 1445 includes a transistor MW1, a capacitor CS1, and terminals B1 and B2.
  • the transistor MW1 has a function of controlling charging / discharging of the capacitor CS1.
  • the gate of the transistor MW1 is electrically connected to the word line, the first terminal is electrically connected to the bit line, and the second terminal is electrically connected to the first terminal of the capacitor.
  • the second terminal of the capacitive element CS1 is electrically connected to the terminal B2.
  • a constant voltage (for example, a low power supply voltage) is input to the terminal B2.
  • the transistor 200 can be used as the transistor MW1, and the capacitor 100 can be used as the capacitor CS1.
  • the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the memory device according to this embodiment can be highly integrated.
  • the storage capacity per unit area of the storage device according to this embodiment can be increased.
  • the transistor MW1 includes a back gate, and the back gate is electrically connected to the terminal B1. Therefore, the threshold voltage of the transistor MW1 can be changed by the voltage of the terminal B1.
  • the voltage at the terminal B1 may be a fixed voltage (for example, a negative constant voltage), or the voltage at the terminal B1 may be changed according to the operation of the DOSRAM 1400.
  • the back gate of the transistor MW1 may be electrically connected to the gate, source, or drain of the transistor MW1. Alternatively, a back gate is not necessarily provided in the transistor MW1.
  • the sense amplifier array 1423 includes N local sense amplifier arrays 1426 ⁇ 0> -1426 ⁇ N-1>.
  • the local sense amplifier array 1426 includes one switch array 1444 and a plurality of sense amplifiers 1446.
  • a bit line pair is electrically connected to the sense amplifier 1446.
  • the sense amplifier 1446 has a function of precharging the bit line pair, a function of amplifying the voltage difference between the bit line pair, and a function of holding this voltage difference.
  • the switch array 1444 has a function of selecting a bit line pair and bringing the selected bit line pair and the global bit line pair into a conductive state.
  • bit line pair refers to two bit lines that are simultaneously compared by the sense amplifier.
  • a global bit line pair refers to two global bit lines that are simultaneously compared by a global sense amplifier.
  • a bit line pair can be called a pair of bit lines, and a global bit line pair can be called a pair of global bit lines.
  • bit line BLL and the bit line BLR form one bit line pair.
  • Global bit line GBLL and global bit line GBLR form a pair of global bit lines.
  • bit line pair (BLL, BLR) and the global bit line pair (GBLL, GBLR) are also represented.
  • the controller 1405 has a function of controlling the overall operation of the DOSRAM 1400.
  • the controller 1405 performs a logical operation on a command signal input from the outside to determine an operation mode, and a function to generate control signals for the row circuit 1410 and the column circuit 1415 so that the determined operation mode is executed. It has a function of holding an address signal input from the outside and a function of generating an internal address signal.
  • the row circuit 1410 has a function of driving the MC-SA array 1420.
  • the decoder 1411 has a function of decoding an address signal.
  • the word line driver circuit 1412 generates a selection signal for selecting the word line WL of the access target row.
  • the column selector 1413 and the sense amplifier driver circuit 1414 are circuits for driving the sense amplifier array 1423.
  • the column selector 1413 has a function of generating a selection signal for selecting the bit line of the access target column.
  • the switch array 1444 of each local sense amplifier array 1426 is controlled by a selection signal from the column selector 1413.
  • the plurality of local sense amplifier arrays 1426 are independently driven by the control signal of the sense amplifier driver circuit 1414.
  • the column circuit 1415 has a function of controlling input of the data signal WDA [31: 0] and a function of controlling output of the data signal RDA [31: 0].
  • the data signal WDA [31: 0] is a write data signal
  • the data signal RDA [31: 0] is a read data signal.
  • the global sense amplifier 1447 is electrically connected to a global bit line pair (GBLL, GBLR).
  • the global sense amplifier 1447 has a function of amplifying a voltage difference between the global bit line pair (GBLL, GBLR) and a function of holding this voltage difference.
  • Data input / output to / from the global bit line pair (GBLL, GBLR) is performed by an input / output circuit 1417.
  • Data is written to the global bit line pair by the input / output circuit 1417.
  • Data of the global bit line pair is held by the global sense amplifier array 1416.
  • the data of the global bit line pair is written to the bit line pair of the target column by the switch array 1444 of the local sense amplifier array 1426 specified by the address signal.
  • the local sense amplifier array 1426 amplifies and holds the written data.
  • the row circuit 1410 selects the word line WL of the target row, and the data held in the local sense amplifier array 1426 is written into the memory cell 1445 of the selected row.
  • One row of the local memory cell array 1425 is designated by the address signal.
  • the word line WL in the target row is selected, and the data in the memory cell 1445 is written to the bit line.
  • the local sense amplifier array 1426 detects and holds the voltage difference between the bit line pairs in each column as data.
  • the switch array 1444 writes the data in the column specified by the address signal among the data held in the local sense amplifier array 1426 to the global bit line pair.
  • the global sense amplifier array 1416 detects and holds data of the global bit line pair. Data held in the global sense amplifier array 1416 is output to the input / output circuit 1417. This completes the read operation.
  • the DOSRAM 1400 Since data is rewritten by charging / discharging the capacitive element CS1, the DOSRAM 1400 has no restriction on the number of times of rewriting in principle, and data can be written and read with low energy. Further, since the circuit configuration of the memory cell 1445 is simple, the capacity can be easily increased.
  • the transistor MW1 is an OS transistor. Since the off-state current of the OS transistor is extremely small, leakage of charge from the capacitor CS1 can be suppressed. Therefore, the retention time of the DOSRAM 1400 is very long compared to the DRAM. Therefore, since the frequency of refresh can be reduced, the power required for the refresh operation can be reduced. Therefore, the DOSRAM 1400 is suitable for a memory device that rewrites a large amount of data at a high frequency, for example, a frame memory used for image processing.
  • the bit line can be shortened to the same length as the local sense amplifier array 1426. By shortening the bit line, the bit line capacitance can be reduced and the storage capacity of the memory cell 1445 can be reduced. Further, by providing the switch array 1444 in the local sense amplifier array 1426, the number of long bit lines can be reduced. For the above reasons, the load driven when accessing the DOSRAM 1400 is reduced, and the power consumption can be reduced.
  • an FPGA field programmable gate array
  • OS-FPGA field programmable gate array
  • FIG. 41A shows a configuration example of the OS-FPGA.
  • the OS-FPGA 3110 illustrated in FIG. 41A is capable of context switching by a multi-context structure, fine-grain power gating, and NOFF (normally off) computing.
  • the OS-FPGA 3110 includes a controller 3111, a word driver 3112, a data driver 3113, and a programmable area 3115.
  • the programmable area 3115 has two input / output blocks (IOBs) 3117 and a core 3119.
  • the IOB 3117 has a plurality of programmable input / output circuits.
  • the core 3119 includes a plurality of logic array blocks (LAB) 3120 and a plurality of switch array blocks (SAB) 3130.
  • the LAB 3120 has a plurality of programmable logic elements (PLE) 3121.
  • FIG. 41B shows an example in which the LAB 3120 is composed of five PLE 3121s.
  • the SAB 3130 includes a plurality of switch blocks (SB) 3131 arranged in an array.
  • the LAB 3120 is connected to its own input terminal and the LAB 3120 in the 4 (up / down / left / right) direction via the SAB 3130.
  • SB 3131 will be described with reference to FIGS. 42 (A) to 42 (C).
  • Data, dataab, signals context [1: 0], and word [1: 0] are input to SB3131 shown in FIG.
  • data and datab are configuration data, and data and datab have a complementary logic relationship.
  • the number of contexts of the OS-FPGA 3110 is 2, and the signal context [1: 0] is a context selection signal.
  • the signal word [1: 0] is a word line selection signal, and the wiring to which the signal word [1: 0] is input is a word line.
  • the SB 3131 includes PRSs (programmable routing switches) 3133 [0] and 3133 [1].
  • the PRSs 3133 [0] and 3133 [1] have a configuration memory (CM) that can store complementary data. Note that PRS 3133 [0] and PRS 3133 [1] are referred to as PRS 3133 when they are not distinguished. The same applies to other elements.
  • FIG. 42B shows a circuit configuration example of PRS3133 [0].
  • PRS 3133 [0] and PRS 3133 [1] have the same circuit configuration.
  • PRS 3133 [0] and PRS 3133 [1] are different in the input context selection signal and word line selection signal.
  • the signals context [0] and word [0] are input to the PRS 3133 [0]
  • the signals context [1] and word [1] are input to the PRS 3133 [1].
  • the PRS 3133 [0] becomes active.
  • PRS3133 [0] has CM3135 and Si transistor M31.
  • the Si transistor M31 is a pass transistor controlled by the CM 3135.
  • the CM 3135 includes memory circuits 3137 and 3137B.
  • the memory circuits 3137 and 3137B have the same circuit configuration.
  • the memory circuit 3137 includes a capacitor C31 and OS transistors MO31 and MO32.
  • the memory circuit 3137B includes a capacitor CB31 and OS transistors MOB31 and MOB32.
  • the transistor 200 can be used as the OS transistors MO31 and MOB31, and the capacitor 100 can be used as the capacitors C31 and CB31. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the semiconductor device according to this embodiment can be highly integrated.
  • the OS transistors MO31, MO32, MOB31, and MOB32 each have a back gate, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
  • the gate of the Si transistor M31 is the node N31
  • the gate of the OS transistor MO32 is the node N32
  • the gate of the OS transistor MOB32 is the node NB32.
  • Nodes N32 and NB32 are charge holding nodes of the CM 3135.
  • the OS transistor MO32 controls a conduction state between the node N31 and the signal line for the signal context [0].
  • the OS transistor MOB32 controls a conduction state between the node N31 and the low potential power supply line VSS.
  • the data held in the memory circuits 3137 and 3137B are in a complementary relationship. Therefore, either one of the OS transistors MO32 or MOB32 becomes conductive.
  • PRS3133 [0] is inactive while the signal context [0] is “L”. During this period, even if the input terminal (input) of the PRS 3133 [0] transits to “H”, the gate of the Si transistor M31 is maintained at “L”, and the output terminal (output) of the PRS 3133 [0] is also “L”. "Is maintained.
  • PRS 3133 [0] is active while signal context [0] is “H”.
  • the gate of the Si transistor M31 changes to “H” according to the configuration data stored in the CM 3135.
  • the OS transistor MO32 of the memory circuit 3137 is a source follower, and thus the gate voltage of the Si transistor M31 increases due to boosting. As a result, the OS transistor MO32 of the memory circuit 3137 loses drive capability, and the gate of the Si transistor M31 is in a floating state.
  • the CM 3135 also has a multiplexer function.
  • FIG. 43 shows a configuration example of the PLE 3121.
  • the PLE 3121 includes a lookup table block (LUT block) 3123, a register block 3124, a selector 3125, and a CM 3126.
  • the LUT block 3123 is configured to multiplex the output out of the internal 16-bit CM pair according to the inputs inA-inD.
  • the selector 3125 selects the output of the LUT block 3123 or the output of the register block 3124 according to the configuration stored in the CM 3126.
  • the PLE 3121 is electrically connected to the power line for the voltage VDD via the power switch 3127. On / off of the power switch 3127 is set by configuration data stored in the CM 3128. By providing a power switch 3127 for each PLE 3121, fine-grain power gating is possible. Since the fine-grained power gating function can power gating the PLE 3121 that is not used after context switching, standby power can be effectively reduced.
  • the register block 3124 is composed of a nonvolatile register.
  • the nonvolatile register in the PLE 3121 is a flip-flop (hereinafter referred to as [OS-FF]) including an OS memory.
  • the register block 3124 includes OS-FF 3140 [1] 3140 [2]. Signals user_res, load, and store are input to the OS-FFs 3140 [1] and 3140 [2].
  • the clock signal CLK1 is input to the OS-FF 3140 [1]
  • the clock signal CLK2 is input to the OS-FF 3140 [2].
  • FIG. 44A illustrates a configuration example of the OS-FF 3140.
  • the OS-FF 3140 includes an FF 3141 and a shadow register 3142.
  • the FF 3141 includes nodes CK, R, D, Q, and QB.
  • a clock signal is input to the node CK.
  • a signal user_res is input to the node R.
  • the signal user_res is a reset signal.
  • Node D is a data input node
  • node Q is a data output node.
  • Nodes Q and QB have a complementary logic relationship.
  • the shadow register 3142 functions as a backup circuit for the FF 3141.
  • the shadow register 3142 backs up the data of the nodes Q and QB according to the signal store, and writes back up the backed up data to the nodes Q and QB according to the signal load.
  • the shadow register 3142 includes inverter circuits 3188 and 3189, Si transistors M37 and MB37, and memory circuits 3143 and 3143B.
  • the memory circuits 3143 and 3143B have the same circuit configuration as the memory circuit 3137 of the PRS 3133.
  • the memory circuit 3143 includes a capacitor C36 and OS transistors MO35 and MO36.
  • the memory circuit 3143B includes a capacitor CB36, an OS transistor MOB35, and an OS transistor MOB36.
  • Nodes N36 and NB36 are gates of the OS transistor MO36 and the OS transistor MOB36, respectively, and are charge holding nodes.
  • Nodes N37 and NB37 are gates of the Si transistors M37 and MB37.
  • the transistor 200 can be used as the OS transistors MO35 and MOB35, and the capacitor 100 can be used as the capacitors C36 and CB36. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the semiconductor device according to this embodiment can be highly integrated.
  • the OS transistors MO35, MO36, MOB35, and MOB36 each have a back gate, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
  • the shadow register 3142 backs up the data in the FF 3141.
  • the node N36 becomes “L” when the data of the node Q is written, and the node NB36 becomes “H” when the data of the node QB is written. Thereafter, power gating is executed and the power switch 3127 is turned off. Although the data of the nodes Q and QB of the FF 3141 are lost, the shadow register 3142 holds the backed up data even when the power is turned off.
  • the power switch 3127 is turned on to supply power to the PLE 3121. After that, when the “H” signal load is input to the OS-FF 3140, the shadow register 3142 writes back-up data back to the FF 3141. Since the node N36 is “L”, the node N37 is maintained at “L”, and the node NB36 is “H”, so that the node NB37 is “H”. Therefore, the node Q becomes “H” and the node QB becomes “L”. That is, the OS-FF 3140 returns to the state during the backup operation.
  • the power consumption of the OS-FPGA 3110 can be effectively reduced.
  • An error that can occur in a memory circuit is a soft error due to the incidence of radiation.
  • a soft error is a secondary universe that is generated when a nuclear reaction occurs between alpha rays emitted from the materials that make up the memory and package, or primary cosmic rays incident on the atmosphere from space and atomic nuclei in the atmosphere. This is a phenomenon in which a malfunction such as inversion of data held in a memory occurs due to irradiation of a line neutron or the like to a transistor to generate an electron-hole pair.
  • An OS memory using an OS transistor has high soft error resistance. Therefore, the OS-FPGA 3110 with high reliability can be provided by installing the OS memory.
  • FIG. 45 is a block diagram illustrating a configuration example of the AI system 4041.
  • the AI system 4041 includes a calculation unit 4010, a control unit 4020, and an input / output unit 4030.
  • the calculation unit 4010 includes an analog calculation circuit 4011, a DOSRAM 4012, a NOSRAM 4013, and an FPGA 4014.
  • the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014, the DOSRAM 1400, the NOSRAM 1600, and the OS-FPGA 3110 described in the above embodiment can be used.
  • the control unit 4020 includes a CPU (Central Processing Unit) 4021, a GPU (Graphics Processing Unit) 4022, a PLL (Phase Locked Loop) 4023, and a SRAM (Static Random Access MemoryPROM 40 Memory, Memory Memory 4024).
  • the input / output unit 4030 includes an external storage control circuit 4031, an audio codec 4032, a video codec 4033, a general-purpose input / output module 4034, and a communication module 4035.
  • the calculation unit 4010 can execute learning or inference using a neural network.
  • the analog operation circuit 4011 has an A / D (analog / digital) conversion circuit, a D / A (digital / analog) conversion circuit, and a product-sum operation circuit.
  • the analog arithmetic circuit 4011 is preferably formed using an OS transistor.
  • An analog operation circuit 4011 using an OS transistor has an analog memory, and can perform a product-sum operation necessary for learning or inference with low power consumption.
  • the DOSRAM 4012 is a DRAM formed using an OS transistor, and is a memory that temporarily stores digital data sent from the CPU 4021.
  • the DOSRAM 4012 includes a memory cell including an OS transistor and a reading circuit portion including a Si transistor. Since the memory cell and the reading circuit portion can be provided in different stacked layers, the DOSRAM 4012 can reduce the entire circuit area.
  • Calculating using a neural network may have over 1000 input data.
  • the SRAM has a limited circuit area and has a small storage capacity, so the input data must be stored in small portions.
  • the DOSRAM 4012 can arrange memory cells highly integrated even with a limited circuit area, and has a larger storage capacity than an SRAM. Therefore, the DOSRAM 4012 can store the input data efficiently.
  • NOSRAM 4013 is a non-volatile memory using an OS transistor.
  • the NOSRAM 4013 consumes less power when writing data than other non-volatile memories such as flash memory, ReRAM (Resistive Random Access Memory), and MRAM (Magnetorescent Random Access Memory). Further, unlike the flash memory and the ReRAM, the element is not deteriorated when data is written, and the number of times data can be written is not limited.
  • the NOSRAM 4013 can store multi-value data of 2 bits or more in addition to 1-bit binary data.
  • the NOSRAM 4013 stores multi-value data, so that the memory cell area per bit can be reduced.
  • the NOSRAM 4013 can store analog data in addition to digital data. Therefore, the analog arithmetic circuit 4011 can also use the NOSRAM 4013 as an analog memory. Since the NOSRAM 4013 can store analog data as it is, no D / A conversion circuit or A / D conversion circuit is required. Therefore, the NOSRAM 4013 can reduce the area of the peripheral circuit.
  • analog data refers to data having a resolution of 3 bits (8 values) or more. The multi-value data described above may be included in the analog data.
  • Data and parameters used for the calculation of the neural network can be temporarily stored in the NOSRAM 4013.
  • the data and parameters may be stored in a memory provided outside the AI system 4041 via the CPU 4021.
  • the data and parameters provided by the internal NOSRAM 4013 are faster and consume less power. Can be stored.
  • the bit line of the NOSRAM 4013 can be made longer than that of the DOSRAM 4012, the storage capacity can be increased.
  • the FPGA 4014 is an FPGA using an OS transistor.
  • the AI system 4041 uses a FPGA 4014, which will be described later in hardware, a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM).
  • a neural network connection such as a deep belief network (DBN), can be constructed.
  • FPGA 4014 is an FPGA having an OS transistor.
  • the OS-FPGA can reduce the area of the memory compared to the FPGA configured with SRAM. Therefore, even if a context switching function is added, the area increase is small.
  • the OS-FPGA can transmit data and parameters at high speed by boosting.
  • the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be provided on one die (chip). Therefore, the AI system 4041 can execute neural network calculations at high speed and with low power consumption.
  • the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be manufactured through the same manufacturing process. Therefore, the AI system 4041 can be manufactured at low cost.
  • the arithmetic unit 4010 need not have all of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014.
  • One or more of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 may be selected and provided depending on the problem that the AI system 4041 wants to solve.
  • the AI system 4041 includes a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network (DBM). DBN) etc. can be performed.
  • the PROM 4025 can store a program for executing at least one of these methods. Also, a part or all of the program may be stored in the NOSRAM 4013.
  • the AI system 4041 preferably includes a GPU 4022.
  • the AI system 4041 can execute a product-sum operation that is rate-limiting among the product-sum operations used in learning and inference by the arithmetic unit 4010, and can execute other product-sum operations by the GPU 4022. By doing so, learning and inference can be performed at high speed.
  • the power supply circuit 4027 not only generates a low power supply potential for a logic circuit but also generates a potential for analog operation.
  • the power supply circuit 4027 may use an OS memory.
  • the power supply circuit 4027 can reduce power consumption by storing the reference potential in the OS memory.
  • the PMU 4028 has a function of temporarily turning off the power supply of the AI system 4041.
  • CPU 4021 and GPU 4022 preferably have OS memory as a register. Since the CPU 4021 and the GPU 4022 have the OS memory, even if the power supply is turned off, the data (logical value) can be continuously held in the OS memory. As a result, the AI system 4041 can save power.
  • the PLL 4023 has a function of generating a clock.
  • the AI system 4041 operates based on the clock generated by the PLL 4023.
  • the PLL 4023 preferably has an OS memory. Since the PLL 4023 has an OS memory, it can hold an analog potential for controlling the clock oscillation period.
  • the AI system 4041 may store data in an external memory such as a DRAM. Therefore, the AI system 4041 preferably includes a memory controller 4026 that functions as an interface with an external DRAM.
  • the memory controller 4026 is preferably arranged near the CPU 4021 or the GPU 4022. By doing so, data can be exchanged at high speed.
  • Part or all of the circuit shown in the control unit 4020 can be formed on the same die as the arithmetic unit 4010. By doing so, the AI system 4041 can execute the calculation of the neural network at high speed and with low power consumption.
  • the AI system 4041 preferably includes an external storage control circuit 4031 that functions as an interface with an external storage device.
  • the AI system 4041 has an audio codec 4032 and a video codec 4033.
  • the audio codec 4032 performs encoding (encoding) and decoding (decoding) of audio data
  • the video codec 4033 encodes and decodes video data.
  • the AI system 4041 can perform learning or inference using data obtained from an external sensor. Therefore, the AI system 4041 has a general-purpose input / output module 4034.
  • the general-purpose input / output module 4034 includes, for example, USB (Universal Serial Bus) and I2C (Inter-Integrated Circuit).
  • the AI system 4041 can perform learning or inference using data obtained via the Internet. Therefore, the AI system 4041 preferably includes a communication module 4035.
  • the analog arithmetic circuit 4011 may use a multi-value flash memory as an analog memory.
  • the flash memory has a limited number of rewritable times.
  • it is very difficult to form a multi-level flash memory in an embedded manner an arithmetic circuit and a memory are formed on the same die.
  • the analog arithmetic circuit 4011 may use ReRAM as an analog memory.
  • ReRAM has a limited number of rewritable times and has a problem in terms of storage accuracy.
  • circuit design for separating data writing and reading becomes complicated.
  • analog arithmetic circuit 4011 may use MRAM as an analog memory.
  • MRAM has a low resistance change rate and has a problem in terms of storage accuracy.
  • the analog arithmetic circuit 4011 preferably uses an OS memory as an analog memory.
  • FIG. 46A shows an AI system 4041A in which the AI system 4041 described in FIG. 45 is arranged in parallel and signals can be transmitted and received between the systems via a bus line.
  • the AI system 4041A illustrated in FIG. 46A includes a plurality of AI systems 4041_1 to 4041_n (n is a natural number).
  • the AI systems 4041_1 to 4041_n are connected to each other via a bus line 4098.
  • FIG. 46B shows an AI system 4041B in which the AI system 4041 described in FIG. 42 is arranged in parallel as in FIG. 43A, and signals can be transmitted and received between systems via a network. is there.
  • the AI system 4041B illustrated in FIG. 46B includes a plurality of AI systems 4041_1 to 4041_n.
  • the AI systems 4041_1 to 4041_n are connected to each other via a network 4099.
  • the network 4099 may have a configuration in which a communication module is provided in each of the AI system 4041_1 to the AI system 4041_n to perform wireless or wired communication.
  • the communication module can communicate via an antenna.
  • the Internet Intranet, Extranet, PAN (Personal Area Network), LAN (Local Area Network), MAN (Campure Area Network, MAN (MetropoliAwareNetwork), MAN (MetropoliAureNetwork), which are the foundations of the World Wide Web (WWW).
  • Each electronic device can be connected to a computer network such as Network) or GAN (Global Area Network) to perform communication.
  • LTE Long Term Evolution
  • GSM Global System for Mobile Communication: registered trademark
  • EDGE Enhanced Data Rates for GSM Evolvement, CDMA Emulsion, CDMA Equation
  • Communication standards such as W-CDMA (registered trademark), or specifications standardized by IEEE such as Wi-Fi (registered trademark), Bluetooth (registered trademark), ZigBee (registered trademark) can be used.
  • analog signals obtained by an external sensor or the like can be processed by separate AI systems.
  • information such as electroencephalogram, pulse, blood pressure, body temperature, etc., such as biological information
  • various sensors such as an electroencephalogram sensor, a pulse wave sensor, a blood pressure sensor, and a temperature sensor
  • analog signals can be processed by separate AI systems. it can.
  • the amount of information processing per AI system can be reduced. Therefore, signal processing or learning can be performed with a smaller amount of calculation. As a result, recognition accuracy can be increased. From the information obtained by each AI system, it can be expected that changes in biological information that change in a complex manner can be instantaneously and integratedly grasped.
  • the AI system described in the above embodiment integrates a digital processing circuit composed of Si transistors such as a CPU, an analog arithmetic circuit using OS transistors, and OS memories such as OS-FPGA, DOSRAM, and NOSRAM into one die. be able to.
  • FIG. 47 shows an example of an IC incorporating an AI system.
  • An AI system IC 7000 shown in FIG. 47 includes a lead 7001 and a circuit portion 7003.
  • the AI system IC 7000 is mounted on a printed circuit board 7002, for example. A plurality of such IC chips are combined and each is electrically connected on the printed circuit board 7002 to complete a substrate on which electronic components are mounted (a mounting substrate 7004).
  • the circuit portion 7003 is provided with the various circuits described in the above embodiment in one die.
  • the circuit portion 7003 has a stacked structure as shown in FIG. 21 in the above embodiment, and is roughly divided into a Si transistor layer 7031, a wiring layer 7032, and an OS transistor layer 7033. Since the OS transistor layer 7033 can be stacked over the Si transistor layer 7031, the AI system IC 7000 can be easily downsized.
  • QFP Quad Flat Package
  • a digital processing circuit such as a CPU, an analog arithmetic circuit using an OS transistor, and OS memories such as OS-FPGA and DOSRAM and NOSRAM can all be formed in the Si transistor layer 7031, the wiring layer 7032, and the OS transistor layer 7033. it can. That is, the elements constituting the AI system can be formed by the same manufacturing process. Therefore, the IC shown in this embodiment mode does not need to increase the manufacturing process even if the number of elements constituting the IC is increased, and the AI system can be incorporated at low cost.
  • FIG. 48 illustrates specific examples of an electronic device including the semiconductor device according to one embodiment of the present invention.
  • FIG. 48A is an external view showing an example of an automobile.
  • the automobile 2980 includes a vehicle body 2981, wheels 2982, a dashboard 2983, lights 2984, and the like.
  • the automobile 2980 includes an antenna, a battery, and the like.
  • An information terminal 2910 shown in FIG. 48B includes a housing 2911, a display portion 2912, a microphone 2917, a speaker portion 2914, a camera 2913, an external connection portion 2916, an operation switch 2915, and the like.
  • the display portion 2912 includes a display panel using a flexible substrate and a touch screen.
  • the information terminal 2910 includes an antenna, a battery, and the like inside the housing 2911.
  • the information terminal 2910 can be used as, for example, a smartphone, a mobile phone, a tablet information terminal, a tablet personal computer, an electronic book terminal, or the like.
  • a notebook personal computer 2920 shown in FIG. 48C includes a housing 2921, a display portion 2922, a keyboard 2923, a pointing device 2924, and the like.
  • the laptop personal computer 2920 includes an antenna, a battery, and the like inside the housing 2921.
  • the 48D includes a housing 2941, a housing 2942, a display portion 2944, operation switches 2944, a lens 2945, a connection portion 2946, and the like.
  • the operation switch 2944 and the lens 2945 are provided on the housing 2941
  • the display portion 2944 is provided on the housing 2942.
  • the video camera 2940 includes an antenna, a battery, and the like inside the housing 2941.
  • the housing 2941 and the housing 2942 are connected to each other by a connection portion 2946.
  • the angle between the housing 2941 and the housing 2942 can be changed by the connection portion 2946.
  • the orientation of the image displayed on the display portion 2943 can be changed, and display / non-display of the image can be switched.
  • FIG. 48E shows an example of a bangle type information terminal.
  • the information terminal 2950 includes a housing 2951, a display portion 2952, and the like.
  • the information terminal 2950 includes an antenna, a battery, and the like inside the housing 2951.
  • the display portion 2952 is supported by a housing 2951 having a curved surface. Since the display portion 2952 includes a display panel using a flexible substrate, an information terminal 2950 that is flexible, light, and easy to use can be provided.
  • FIG. 48F shows an example of a wristwatch type information terminal.
  • the information terminal 2960 includes a housing 2961, a display portion 2962, a band 2963, a buckle 2964, an operation switch 2965, an input / output terminal 2966, and the like.
  • the information terminal 2960 includes an antenna, a battery, and the like inside the housing 2961.
  • the information terminal 2960 can execute various applications such as a mobile phone, e-mail, text browsing and creation, music playback, Internet communication, and computer games.
  • the display surface of the display unit 2962 is curved, and display can be performed along the curved display surface.
  • the display portion 2962 includes a touch sensor and can be operated by touching the screen with a finger, a stylus, or the like.
  • an application can be started by touching an icon 2967 displayed on the display unit 2962.
  • the operation switch 2965 can have various functions such as power on / off operation, wireless communication on / off operation, manner mode execution and release, and power saving mode execution and release in addition to time setting. .
  • the function of the operation switch 2965 can be set by an operating system incorporated in the information terminal 2960.
  • the information terminal 2960 can execute short-range wireless communication based on the communication standard. For example, it is possible to talk hands-free by communicating with a headset capable of wireless communication. Further, the information terminal 2960 includes an input / output terminal 2966, and can directly exchange data with other information terminals via a connector. Charging can also be performed via the input / output terminal 2966. Note that the charging operation may be performed by wireless power feeding without using the input / output terminal 2966.
  • a memory device using the semiconductor device of one embodiment of the present invention can hold the above-described control information of an electronic device, a control program, and the like for a long time.
  • a highly reliable electronic device can be realized.
  • Samples prepared in this example are of two types: a sample assuming a transistor having the configuration shown in FIG. 1 and a sample assuming a transistor having the configuration shown in FIG.
  • the structure and manufacturing method of the sample prepared in this example will be described. The contents described below are common to the above-described two types of samples prepared in this example, unless otherwise specified.
  • a silicon substrate was used as a substrate for producing a sample.
  • a thermal oxide film having a thickness of 400 nm was formed on the silicon substrate, and an aluminum oxide film having a thickness of 40 nm was formed thereon by sputtering.
  • the insulator 220 was formed on the substrate.
  • a silicon oxide film having a thickness of 150 nm was formed by a CVD method.
  • an aluminum oxide film having a thickness of 20 nm was formed by an ALD method.
  • a silicon oxide film having a thickness of 30 nm was formed by a CVD method.
  • the insulator 250 over the oxide 230 was formed by dry-etching silicon oxynitride (insulating film 250A) having a thickness of 5 nm formed by a CVD method.
  • the insulator 252 over the insulator 250 was formed by dry-etching aluminum oxide (insulating film 252A) having a thickness of 5 nm formed by a sputtering method.
  • the conductor 260 (conductor 260a and 260b) over the insulator 252 includes titanium nitride (conductive film 260A) with a thickness of 10 nm formed by a sputtering method and tungsten (conductive film 260B) with a thickness of 30 nm formed thereon by a sputtering method. ) was formed by dry etching treatment.
  • the insulator 270 on the conductor 260 was formed by dry-etching aluminum oxide (insulating film 270A) having a thickness of 7 nm formed by the ALD method.
  • the insulator 271 over the insulator 270 was formed by dry-etching silicon oxide (insulating film 271A) formed to a thickness of 100 nm by a CVD method.
  • the above-described insulator 250, insulator 252, conductor 260 (conductor 260a and conductor 260b), insulator 270, and insulator 271 are formed.
  • This dry etching treatment was performed after the insulating film 250A, the conductive film 260A, the conductive film 260B, the insulating film 270A, and the insulating film 271A were sequentially formed.
  • the insulator 273 in contact with the upper surface of the body 271 was formed by dry-etching aluminum oxide (insulating film 273A) having a thickness of 5 nm formed by an ALD method. Further, an insulator 272 (see FIG.
  • the insulator 273 or the insulator 275 over the insulator 272 was formed by dry-etching silicon oxide (insulating film 275A) formed to a thickness of 50 nm by a CVD method.
  • the above-described insulator 273 (or insulator 272) and the dry etching treatment for forming the insulator 275 are performed using the insulating film 273A (or the insulating film 272A). , And the insulating film 275A were sequentially formed.
  • FIG. 49 shows a cross-sectional observation result of the sample prepared as described above.
  • 49A is a cross section of a sample assuming a transistor having the structure shown in FIG. 1
  • FIG. 49B is a cross section of a sample assuming a transistor having the structure shown in FIG. Note that the cross section observed in this example is a portion indicated by a dashed-dotted line in FIG. 1 and FIG. 14 and that corresponds to the channel length direction of the transistor 200.
  • TEM image 49 is a bright-field image (hereinafter also referred to as a TEM image) obtained by a scanning transmission electron microscope (STEM).
  • STEM scanning transmission electron microscope
  • HD-2700 manufactured by Hitachi High-Technologies Corporation was used.
  • the acceleration voltage at the time of image acquisition was 200 kV and the beam diameter was about 0.4 nm ⁇ .
  • the transistor illustrated in FIG. 1 includes the insulator 273, whereas the transistor illustrated in FIG. 14 includes the insulator 272 functioning as a side barrier instead of the insulator 273. It has different points.
  • the insulator 273 is provided to the outside of both ends of the oxide 230 (see FIG. 1B), whereas the insulator 272 is provided outside the bottom surface of the insulator 275. There is a difference (see FIG. 14B). From FIG. 49A, in the sample prepared in this example, the insulator 273 remains up to a region outside the end portion of the oxide 230, and the cross-sectional shape of the transistor illustrated in FIG. It was confirmed that the corresponding processed shape was obtained.

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Abstract

要約書 集積度の高い半導体装置を提供する。 第１の領域、第２の領域、第１の領域と第２の領域と隣接する第３の領域、及び第２の領域と隣接する第 ４の領域を有する酸化物半導体と、酸化物半導体上の第１の絶縁体と、第１の絶縁体上の第１の導電体と、 酸化物半導体、第１の絶縁体、及び第１の導電体上の第２の絶縁体と、第１の絶縁体の側面、及び第１の 導電体の側面に、第２の絶縁体を介して設けられた第３の絶縁体と、第２の絶縁体、及び第３の絶縁体上 の第４の絶縁体と、酸化物半導体と接する第２の導電体と、を有し、第１の領域は第１の絶縁体と接し、 かつ第１の絶縁体、及び導電体を介して、第３の絶縁体と重畳し、第２の領域は第２の絶縁体と接し、か つ第２の絶縁体を介して、第３の絶縁体と重畳し、第３の領域は第２の絶縁体と接し、かつ第２の絶縁体、 及び第３の絶縁体を介して、第３の絶縁体と重畳し、第４の領域は第２の導電体と接する。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが広く用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタおよびメモリ）を有し、接続端子である電極が形成された半導体素子の集合体をなす。
　ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照）。
　また、トランジスタのキャリア移動度の向上を目的として、電子親和力（または伝導帯下端準位）が異なる酸化物半導体層を積層させる技術が開示されている（特許文献２および特許文献３参照）。
　また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
また、トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照）。
特開２０１２−２５７１８７号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．　Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
　本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
　本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１の領域、第２の領域、第１の領域と第２の領域と隣接する第３の領域、および第２の領域と隣接する第４の領域を有する酸化物半導体と、酸化物半導体上の第１の絶縁体と、第１の絶縁体上の第１の導電体と、酸化物半導体、第１の絶縁体、および第１の導電体上の第２の絶縁体と、第１の絶縁体の側面、および第１の導電体の側面に、第２の絶縁体を介して設けられた第３の絶縁体と、第２の絶縁体、および第３の絶縁体上の第４の絶縁体と、酸化物半導体と接して設けられた第２の導電体と、を有し、第１の領域は、第１の絶縁体と接し、かつ第１の絶縁体、および導電体を介して、第３の絶縁体と重畳し、第２の領域は、第２の絶縁体と接し、かつ第２の絶縁体を介して、第３の絶縁体と重畳し、第３の領域は、第２の絶縁体と接し、かつ第２の絶縁体、および第３の絶縁体を介して、第３の絶縁体と重畳し、第４の領域は、第２の導電体と接し、第２の絶縁体は金属酸化物であり、第３の絶縁体は水素、または窒素を含む膜である半導体装置である。
　また、上記態様において、第２の絶縁体は、酸化アルミニウムであってもよい。
　また、上記態様において、第４の絶縁体は、窒化シリコンであってもよい。
　また、上記態様において、第２の絶縁体は、第３の領域と重畳する領域の膜厚よりも、第２の領域と重畳する領域の膜厚が薄くてもよい。
　また、上記態様において、第２の絶縁体の第３の領域と重畳する領域の膜厚は、３．０ｎｍ以上であり、第２の絶縁体の第２の領域と重畳する領域の膜厚は、３．０ｎｍ以下であってもよい。
本発明の一態様は、第１の領域、第２の領域、第１の領域と第２の領域と隣接する第３の領域、および第２の領域と隣接する第４の領域を有する第１の酸化物半導体と、第１の酸化物半導体上の第１の絶縁体と、第１の絶縁体上の第１の導電体と、を有する第１のトランジスタと、第５の領域、第６の領域、第５の領域と第６の領域と隣接する第７の領域、および第６の領域と隣接する第８の領域を有する第２の酸化物半導体と、第５の領域と重畳する第２の絶縁体と、第２の絶縁体上の第２の導電体と、を有する第２のトランジスタと、第１の酸化物半導体、第２の酸化物半導体、第１の絶縁体、第２の絶縁体、第１の導電体、および第２の導電体上の第３の絶縁体と、第１の絶縁体の側面、および第１の導電体の側面に、第３の絶縁体を介して設けられた第４の絶縁体と、第２の絶縁体の側面、および第２の導電体の側面に、第３の絶縁体を介して設けられた第５の絶縁体と、第３の絶縁体、第４の絶縁体、および第５の絶縁体上の第６の絶縁体と、を有し、第１の領域は、第１の絶縁体と接し、かつ第１の絶縁体、および第１の導電体を介して、第３の絶縁体と重畳し、第２の領域、および第６の領域は、第３の絶縁体と接し、かつ第３の絶縁体を介して、第６の絶縁体と重畳し、第３の領域は、第３の絶縁体と接し、かつ第３の絶縁体、および第４の絶縁体を介して、第６の絶縁体と重畳し、第７の領域は、第３の絶縁体と接し、かつ第３の絶縁体、および第５の絶縁体を介して、第６の絶縁体と重畳し、第４の領域は第３の導電体と接し、第８の領域は第４の導電体と接し、第５の領域は単層である領域を有し、第３の絶縁体は金属酸化物であり、第６の絶縁体は水素、または窒素を含む膜である。
また、上記態様において、第３の絶縁体は、酸化アルミニウムである。
また、上記態様において、第６の絶縁体は、窒化シリコンである。
また、上記態様において、第３の絶縁体は、第３の領域、および第７の領域と重畳する領域の膜厚よりも、第２の領域、および第６の領域と重畳する領域の膜厚が薄い。
また、上記態様において、第３の絶縁体の第３の領域、および第７の領域と重畳する領域の膜厚は、３．０ｎｍ以上であり、第３の絶縁体の第２の領域、および第６の領域と重畳する領域の膜厚は、３．０ｎｍ以下である。
　本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。本発明の一態様により、生産性の高い半導体装置を提供することができる。
　または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、データの書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の上面図、および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の回路図および断面図。 本発明の一態様に係る半導体装置の回路図および断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す回路図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る記憶装置の回路図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る記憶装置の断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示すブロック図および回路図。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示すブロック図、回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示す回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図。 本実施例に係る試料の断面ＴＥＭ像を説明する図。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
　ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ　Ｃｈａｎｎｅｌ　Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう）は、明示されている場合を除き、０Ｖよりも大きいものとする。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
　なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ　ＦＥＴと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
＜半導体装置の構成例＞
　図１（Ａ）、図１（Ｂ）、および図１（Ｃ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００周辺の上面図および断面図である。
　図１（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１（Ｂ）、および図１（Ｃ）は当該半導体装置の断面図である。ここで、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１０、絶縁体２１２、絶縁体２８０を有する。また、トランジスタ２００と電気的に接続し、配線として機能する導電体２０３（導電体２０３ａ、および導電体２０３ｂ）、およびプラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有する。
　なお、導電体２０３は、絶縁体２１２の開口の内壁に接して導電体２０３ａが形成され、さらに内側に導電体２０３ｂが形成されている。ここで、導電体２０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０３ａおよび導電体２０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３ｂのみを設ける構成にしてもよい。
　また、導電体２４０は、絶縁体２８０の開口の内壁に接して形成されている。ここで、導電体２４０の上面の高さと、絶縁体２８０の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２４０が単層である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０は、２層以上の積層構造でもよい。
［トランジスタ２００］
　図１に示すように、トランジスタ２００は、基板（図示せず）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６と導電体２０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された絶縁体２５２と、絶縁体２５２の上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、導電体２６０の上に配置された絶縁体２７０と、絶縁体２７０上に配置された絶縁体２７１と、少なくとも絶縁体２５０、および導電体２６０の側面に接し、かつ酸化物２３０と接して配置された絶縁体２７３と、絶縁体２７３を介して導電体２６０の側面に配置された絶縁体２７５と、絶縁体２７３を介して酸化物２３０上に配置された絶縁体２７４と、を有する。
　なお、トランジスタ２００では、酸化物２３０ａ、および酸化物２３０ｂ、および酸化物２３０ｃを積層する構成について示しているが、本発明はこれに限られるものではない。また、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または３層以上の積層構造を設ける構成にしてもよい。また、トランジスタ２００では、導電体２６０ａおよび導電体２６０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。
　酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　酸化物半導体は、水素、または窒素が添加されると、キャリア密度が増加する。また、酸化物半導体は、水素が添加されると、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素が添加された酸化物半導体は、ｎ型となり、低抵抗化される。
　したがって、酸化物２３０を選択的に低抵抗化することで、島状に加工した酸化物２３０は、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。
　ここで、図１（Ｂ）において破線で囲んでいる領域２３９の拡大図を図２に示す。
　図２に示すように、酸化物２３０ｂは、トランジスタ２００のチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）との間に、領域２３２（領域２３２ａ、および領域２３２ｂ）を有する。また、導電体２４０と重畳する領域２３６（領域２３６ａ、および領域２３６ｂ（領域２３６ｂは、導電体２４０ｂと重畳する領域であり、図示しない））を有していてもよい。
　ソース領域またはドレイン領域として機能する領域２３１は、キャリア密度が高い、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、キャリア密度が低い領域である。また、領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりもキャリア密度が低く、チャネル形成領域として機能する領域２３４よりもキャリア密度が高い領域である。すなわち、領域２３２は、チャネル形成領域と、ソース領域またはドレイン領域との間の接合領域（ｊｕｎｃｔｉｏｎ　ｒｅｇｉｏｎ）としての機能を有する。なお、領域２３２は、ゲート電極として機能する導電体２６０と重なる、いわゆるオーバーラップ領域（Ｌｏｖ領域ともいう）として機能する場合がある。
　接合領域を設けることで、ソース領域またはドレイン領域として機能する領域２３１と、チャネル形成領域として機能する領域２３４との間に高抵抗領域が形成されず、トランジスタのオン電流を大きくすることができる。
　また、領域２３６は、ソース領域ドレイン領域として機能する２３１よりも、キャリア密度が高い、低抵抗化した領域である。トランジスタの微細化に伴い、酸化物２３０と導電体２４０との接触面積も小さくなる。領域２３６を低抵抗化することで、酸化物２３０と導電体２４０との十分なオーミック接触を確保することができる。
　なお、図１、および図２では、領域２３６、領域２３４、領域２３１、および領域２３２が、酸化物２３０ｂに形成されているが、これに限られることなく、例えば、これらの領域は酸化物２３０ａ、および酸化物２３０ｃにも、形成されていてもよい。また、図１、および図２では、各領域の境界を、酸化物２３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３２が酸化物２３０ｂの表面近傍では導電体２６０側に張り出し、酸化物２３０ａの下面近傍では、導電体２４０ａ側または導電体２４０ｂ側に後退する形状になる場合がある。
　酸化物２３０を選択的に低抵抗化するには、例えば、インジウムなどの導電性を高める金属元素、および不純物の少なくとも一を、所望の領域に添加すればよい。なお、不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
　したがって、領域２３１は、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。
　領域２３１を低抵抗化するために、例えば、水素、または窒素などを含む膜を、酸化物２３０のソース領域、およびドレイン領域として機能する領域２３１と近接して設けるとよい。水素、または窒素などを含む膜は、少なくとも、絶縁体２５０、絶縁体２５２、導電体２６０、絶縁体２７３、絶縁体２７０、絶縁体２７１、および絶縁体２７５を介して、酸化物２３０上に設けることが好ましい。
　水素、または窒素などを含む膜から、水素、または窒素を酸化物２３０の領域２３１に拡散することで低抵抗化を図ることができる。一方、ゲート電極として機能する導電体２６０、および絶縁体２７５を介しているため、酸化物２３０の導電体２６０、および絶縁体２７５と重畳する領域（領域２３４、および領域２３２）は、水素、および窒素の添加が抑制される。
　ここで、水素、または窒素などを含む膜から、酸化物２３０に、過剰な水素、または窒素が添加された場合、チャネルとして機能する領域２３４にも、水素、または窒素が拡散する場合がある。つまり、本来、チャネル形成領域として設計した領域まで、低抵抗化し、ソース領域とドレイン領域とが導通してしまうという問題が発生する。また、不純物の添加処理、および後の熱履歴などにより、領域２３１が有する水素、および窒素などの不純物が、領域２３４まで拡散する場合がある。
　そこで、領域２３２を適宜設計することで、領域２３４に、水素、および窒素などの不純物が拡散することを抑制することができる。
　例えば、図１、および図２に示すように、絶縁体２７５をゲート電極として機能する導電体２６０の側面に設けるとよい。絶縁体２７５を介して、水素、または窒素などを含む膜として、絶縁体２７４を設けることで、絶縁体２７５と重畳する領域（領域２３２）は、水素、および窒素の添加が抑制される。また、領域２３２は、絶縁体２７５の形状、膜厚、および幅などにより、決定する。したがって、絶縁体２７５を適宜設計することで、水素、および窒素が拡散する領域２３２を制御し、トランジスタ２００に求める特性を得ることができる。
　また、不純物の過剰な添加、または拡散を抑制するために、酸化物２３０と、水素、または窒素などを含む膜が直に接しない構造としてもよい。例えば、水素、または窒素の拡散を抑制する膜を、酸化物２３０と水素、または窒素などを含む膜との間に設けるとよい。つまり、水素、または窒素の拡散を抑制する膜は、水素、または窒素の過剰な拡散を抑制するバッファ層としての機能を有する。
　上記構成とする場合、水素、または窒素の拡散を抑制する膜の膜厚、および水素、または窒素などを含む膜の膜厚は、用いた材質に応じて、適宜調整することで、不純物の拡散を調整することができる。
　なお、水素、または窒素の拡散を抑制する膜、および水素、または窒素などを含む膜は、必ずしも除去しなくともよい。例えば、水素、または窒素の拡散を抑制する膜、および水素、または窒素などを含む膜を残存させることで、層間膜として機能させることができる。また、水素、または窒素などを含む膜のみを除去してもよい。
　例えば、図１、および図２に示すように、酸化物２３０と、水素、または窒素などを含む膜である絶縁体２７４との間に、絶縁体２７３として水素、または窒素の拡散を抑制する膜を設けるとよい。絶縁体２７４を、絶縁体２７３を介して、酸化物２３０の領域２３１上に設けることで、過剰な水素、または窒素が、酸化物２３０における領域２３４へと添加されることを防止することができる。
　また、絶縁体２７３が、ゲート電極およびゲート絶縁体の側面を保護するサイドバリアとして機能を兼ねていてもよい。なお、サイドバリアとしての機能を有する場合、図１、および図２に示すように、絶縁体２７３は、少なくとも、導電体２６０の側面、絶縁体２５０の側面、および絶縁体２５２の側面を覆うように設けられる。したがって、導電体２６０、絶縁体２５０および絶縁体２５２を介して、水または水素などの不純物が酸化物２３０に混入することを防ぐことができる。
　また、サイドバリアとしては、酸素の拡散も抑制することが好ましい。酸素の拡散を抑制することで、導電体２６０が酸化することを抑制することができる。
　ここで、サイドバリアとして不純物の拡散を防止するための膜厚と、バッファ層として少なくとも領域２３１を低抵抗化する量の不純物を拡散するための膜厚が異なる場合がある。つまり、絶縁体２７３は、サイドバリアとして機能する領域と、バッファ層として機能する領域とでは、求める膜厚が異なる場合がある。したがって、絶縁体２７３は、絶縁体２７４と接する領域における膜厚は、導電体２６０の側面、絶縁体２５０の側面、および絶縁体２５２の側面と接する膜厚よりも大きいことが好ましい。
　例えば、絶縁体２７５を形成する際に、絶縁体２７３の一部を除去することで、図１、および図２に示すように、絶縁体２７３において、絶縁体２７４と接する領域における膜厚を、導電体２６０の側面、絶縁体２５０の側面、および絶縁体２５２の側面と接する膜厚よりも小さくするとよい。
　また、絶縁体２２２が、水素、または窒素の拡散を抑制する膜である場合、絶縁体２７３は、酸化物２３０の外側で、絶縁体２２２と接することが好ましい。絶縁体２２２、および絶縁体２７３が接することで、酸化物２３０は、水素、または窒素の拡散を抑制する膜で封止される構造となる。したがって、酸化物２３０へ、絶縁体２７４以外の構造体から、過剰な不純物が混入することを防止することができる。
　また、一方で、ソース領域またはドレイン領域として機能する領域２３１と、チャネル形成領域として機能する領域２３４との間に高抵抗領域が形成されないように、領域２３２を設ける。つまり、領域２３２は、絶縁体２７５と重畳する領域から、導電体２６０の側面と絶縁体２７３が接する面と同一面上となる領域まで設けることが好ましい。または、絶縁体２７５と重畳する領域から、導電体２６０と重畳する領域の内側となるように設けることが好ましい。
　そこで、例えば、絶縁体２５０、絶縁体２５２、導電体２６０、絶縁体２７０、および絶縁体２７１をマスクとして、酸化物２３０に金属元素、または不純物を添加してもよい。つまり、ゲート電極として機能する導電体２６０をマスクとしているため、酸化物２３０の導電体２６０と重畳する領域（領域２３４）のみが、水素、および窒素の添加が抑制され、自己整合的に領域２３４と領域２３２の境界を設けることができる。
　その後、絶縁体２７３、および絶縁体２７５を設けた後、水素、または窒素などを含む膜である絶縁体２７４を設ける。ここで、絶縁体２７５と重畳する領域は、領域２３４を形成するための、ゲート電極として機能する導電体２６０をマスクとした不純物の添加処理により、領域２３４よりも、低抵抗化している。したがって、領域２３１と領域２３４の間には、領域２３４よりもキャリア密度が高く、領域２３１よりもキャリア密度が低い接合領域（領域２３２）が形成される。
　上記導電体２６０をマスクとした不純物の添加処理により、例えば、絶縁体２７４を設けた後の工程で領域２３２が形成されるため、不純物が拡散するための十分な熱履歴がない場合でも、領域２３２を確実に設けることができる。なお、不純物の拡散により、領域２３２は、ゲート電極として機能する導電体２６０と重畳してもよい。その場合、領域２３２は、いわゆるオーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。
　また、例えば、絶縁体２７３となる膜を成膜した後、絶縁体２７３となる膜を介して、イオンドーピング法により、不純物を添加してもよい。絶縁体２７３となる膜は、酸化物２３０、絶縁体２５０、導電体２６０、絶縁体２７０、および絶縁体２７１を覆って設ける。したがって、ゲート絶縁体として機能する絶縁体２５０、および絶縁体２５２を、絶縁体２７３により保護しながら不純物を添加することができる。
　なお、不純物、および金属元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、添加する不純物、および金属元素を、元素、ドーパント、イオン、ドナー、またはアクセプターなどと言い換えてもよい。
　また、不純物、および金属元素は、プラズマ処理にて添加されてもよい。この場合、プラズマＣＶＤ装置、ドライエッチング装置、アッシング装置を用いてプラズマ処理を行うことで、不純物、および金属元素を添加することができる。なお、上述した処理を複数組み合わせてもよい。
　上記構成、または上記工程を組み合わせて、不純物を添加することで、チャネル長が１０ｎｍから３０ｎｍ程度に微細化されたトランジスタでも、自己整合的に、領域２３２を設けることができる。
　トランジスタ２００において、領域２３２を設けることで、ソース領域およびドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。また、領域２３２を有することで、非導通時のリーク電流を小さくすることができる。
　また、領域２３６は、領域２３１よりも、さらに、低抵抗化していることが好ましい。領域２３６を低抵抗化することで、酸化物２３０と導電体２４０との十分なオーミック接触を確保することができる。
　領域２３６は、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。また、インジウムなどの金属元素を添加し、領域２３６において、インジウムなどの金属原子の含有率を高くすることで、電子移動度を高くし、低抵抗化を図ることができる。なお、インジウムを添加する場合、少なくとも領域２３６における元素Ｍに対するインジウムの原子数比が、領域２３４の元素Ｍに対するインジウムの原子数比よりも大きくなる。
　領域２３６を低抵抗化するには、酸化物２３０が露出する開口を、絶縁体２８０、絶縁体２７４、および絶縁体２７３に設け、絶縁体２８０、絶縁体２７４、および絶縁体２７３をマスクとして、不純物、または金属元素を添加するとよい。
　上記構成、および上記工程により、チャネル長が１０ｎｍから３０ｎｍ程度に微細化されたトランジスタでも、自己整合的に、領域２３６を設けることができる。
　トランジスタ２００において、領域２３６を設けることで、酸化物２３０と導電体２４０との十分なオーミック接触を確保でき、トランジスタのオン電流、および移動度を大きくすることができる。
　上記構成、または上記工程を組み合わせることで、酸化物２３０を選択的に低抵抗化することができる。
　つまり、不純物を添加する際に、ゲート電極として機能する導電体２６０、または絶縁体２７５をマスクとすることで、自己整合的に酸化物２３０は低抵抗化する。そのため、複数のトランジスタ２００を同時に形成する場合、トランジスタ間の電気特性バラつきを小さくすることができる。また、トランジスタ２００のチャネル長は、導電体２６０の幅、および絶縁体２７５により決定され、導電体２６０の幅を最小加工寸法とすることにより、トランジスタ２００の微細化が可能となる。
　以上より、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
　また、酸化物２３０を選択的に低抵抗化し、チャネル形成領域、ソース領域、またはドレイン領域などを自己整合的に形成することで、金属材料などを用いたソース電極、およびドレイン電極を別途形成する工程が不要となる。したがって、コストの削減、または工程の短縮が可能となる。
　さらに、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置が提供できる。
　以上より、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　導電体２０３は、図１（Ａ）、および図１（Ｃ）に示すように、チャネル幅方向に延伸されており、導電体２０５に電位を印加する配線として機能する。なお、導電体２０３は、絶縁体２１４および絶縁体２１６に埋め込まれて設けることが好ましい。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、導電体２０３の上に接して設けるとよい。
　ここで、導電体２６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体２０５は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００の閾値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２６０に印加する電圧が０Ｖのときのドレイン電流を小さくすることができる。
　つまり、導電体２０３上に導電体２０５を設けることで、第１のゲート電極、および配線としての機能を有する導電体２６０と、導電体２０３との距離を適宜設計することが可能となる。つまり、導電体２０３と導電体２６０の間に絶縁体２１４および絶縁体２１６などが設けられることで、導電体２０３と導電体２６０の間の寄生容量を低減し、絶縁耐圧を高めることができる。
　また、導電体２０３と導電体２６０の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体２０３と導電体２６０の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体２０３の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
　なお、導電体２０５は、図１（Ａ）に示すように、酸化物２３０、および導電体２６０と重なるように配置する。また、導電体２０５は、酸化物２３０における領域２３４よりも、大きく設けるとよい。特に、図１（Ｃ）に示すように、導電体２０５は、酸化物２３０ｂにおける領域２３４のチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０ｂのチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。
　上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながることで、閉回路を形成し、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
　つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体２０５ａが形成され、さらに内側に導電体２０５ｂが形成されている。ここで、導電体２０５ａおよび導電体２０５ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０５ａおよび導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５ｂのみを設ける構成にしてもよい。
　ここで、導電体２０５ａおよび導電体２０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　導電体２０５ａ、および導電体２０３ａが酸素の拡散を抑制する機能を持つことにより、導電体２０５ｂおよび導電体２０３ｂが酸化して導電率が低下することを防ぐことができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５ａ、および導電体２０３ａとしては、上記導電性材料を単層または積層で用いればよい。これにより、水素、水などの不純物が、導電体２０３、および導電体２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。
　また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、導電体２０３ｂは、配線として機能するため、導電体２０５ｂより導電性が高い導電体を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２０３ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　特に、導電体２０３ｂに、銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい。一方、銅は拡散しやすいため、酸化物２３０に拡散することで、トランジスタ２００の特性を低下させる場合がある。そこで、例えば、絶縁体２１４には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いることで、銅の拡散を抑えることができる。
　なお、導電体２０５は必ずしも設けなくともよい。その場合、導電体２０３の一部が第２のゲート電極として機能することができる。
　絶縁体２１０および絶縁体２１４は、水または水素などの不純物が、基板側からトランジスタに混入するのを防ぐバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１０および絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　例えば、絶縁体２１０として酸化アルミニウムなどを用い、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１０および絶縁体２１４を介して基板側からトランジスタ側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１０および絶縁体２１４を介して基板側に、拡散するのを抑制することができる。
　また、導電体２０３の上に導電体２０５を積層して設ける構成にすることにより、導電体２０３上に絶縁体２１４を設けることができる。ここで、導電体２０３ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
　また、層間膜として機能する絶縁体２１２、絶縁体２１６、および絶縁体２８０は、絶縁体２１０、または絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　例えば、絶縁体２１２、絶縁体２１６、および絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　絶縁体２２０、絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
　ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体２２２が、酸素の拡散を抑制する機能を有することで、過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域からの酸素と反応することを抑制することができる。
　絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ち、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（不純物や酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を防ぐ層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と２２２組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ａ上に、酸化物２３０ｂを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｃ下に、酸化物２３０ｂを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　また、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　また、酸化物２３０は、領域２３１、領域２３２、および領域２３４を有する。また、領域２３６を有していてもよい。なお、領域２３１の少なくとも一部は、絶縁体２７３を介して絶縁体２７４と重畳し、水素、および窒素などの不純物のうち、少なくとも一の濃度が領域２３４よりも大きいことが好ましい。また、領域２３２は、水素、および窒素などの不純物のうち、少なくとも一の濃度が、領域２３４よりも大きく、かつ領域２３１よりも小さいことが好ましい。また、領域２３６の少なくとも一部は、導電体２４０と接し、水素、および窒素などの不純物のうち、少なくとも一の濃度が領域２３１よりも大きいことが好ましい。
　つまり、領域２３１、領域２３２、および領域２３６は、酸化物２３０として設けられた金属酸化物に、不純物を添加した領域である。なお、領域２３１は、領域２３４よりも、導電性が高い。また、領域２３２は、領域２３１よりも導電性が低く、領域２３４よりも導電性が高い。また、領域２３６は、領域２３１よりも、導電性が高い。
　酸化物半導体は、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。よって、領域２３１、領域２３２、および領域２３６は、上記元素の一つまたは複数を含む構成にすればよい。
　トランジスタ２００において、領域２３２を低抵抗化した場合、ソース領域およびドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されることを抑制できる。また、領域２３２を有することで、非導通時のリーク電流を小さくすることができる。
　また、トランジスタ２００において、領域２３６を設けることで、酸化物２３０と導電体２４０との十分なオーミック接触を確保でき、トランジスタのオン電流、および移動度を大きくすることができる。
　したがって、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
　したがって、トランジスタ２００をオンさせると、領域２３１ａ、または領域２３１ｂは、ソース領域、またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネルが形成される領域として機能する。領域２３１と、領域２３４の間に領域２３２を有することで、トランジスタ２００において、オン電流を大きくし、かつ、非導通時のリーク電流（オフ電流）を小さくすることができる。
　また、酸化物２３０の側面と、酸化物２３０の上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物２３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
　酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
　例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０が有する過剰酸素を、効率的に酸化物２３０へ供給するために、絶縁体２５２は酸素拡散を抑制することが好ましい。酸素の拡散を抑制する絶縁体２５２を設けることで、導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。
　また、絶縁体２５０、および絶縁体２５２は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、絶縁体２５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）を小さくすることが可能となる。
　上記積層構造とすることで、導電体２６０からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、絶縁体２５０と、絶縁体２５２との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、リーク電流を抑制することができる。また、絶縁体２５０、および絶縁体２５２との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
　具体的には、絶縁体２５２として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。
　第１のゲート電極として機能する導電体２６０は、導電体２６０ａ、および導電体２６０ａ上の導電体２６０ｂを有する。導電体２６０ａは、導電体２０５ａと同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０、および絶縁体２５２が有する過剰酸素により、導電体２６０ｂが酸化して導電率が低下することを防ぐことができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂに、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、例えば、導電体２６０ａとして、導電性酸化物を用いることができる。例えば、酸化物２３０として用いることができる金属酸化物を用いることが好ましい。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４：２：４．１、およびその近傍値のものを用いることが好ましい。このような導電体２６０ａを設けることで、導電体２６０ｂへの酸素の透過を抑制し、酸化によって導電体２６０ｂの電気抵抗値が増加することを防ぐことができる。
　また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体２５０、および絶縁体２５２に酸素が添加され、酸化物２３０における領域２３４に酸素を供給することが可能となる。これにより、酸化物２３０における領域２３４の酸素欠損を低減することができる。
　上記導電性酸化物を導電体２６０ａとして用いる場合、導電体２６０ｂには、導電体２６０ａに窒素などの不純物を添加し、導電体２６０ａの導電性を向上できる導電体を用いることが好ましい。例えば、導電体２６０ｂは、窒化チタンなどを用いることが好ましい。また、導電体２６０ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
　また、図１（Ｃ）に示すように、導電体２０５が、酸化物２３０ｂのチャネル幅方向の端部よりも外側の領域に延伸している場合、導電体２６０は、当該領域において、絶縁体２５０を介して、重畳していることが好ましい。つまり、酸化物２３０ｂの側面の外側において、導電体２０５と、絶縁体２５０と、導電体２６０とは、積層構造を形成することが好ましい。
　上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながることで、閉回路を形成し、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
　つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。
　また、導電体２６０ｂの上に、バリア膜として機能する絶縁体２７０を配置してもよい。絶縁体２７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、導電体２６０の酸化を防ぐことができる。また、導電体２６０および絶縁体２５０を介して、水または水素などの不純物が酸化物２３０に混入することを防ぐことができる。
　また、絶縁体２７０上に、ハードマスクとして機能する絶縁体２７１を配置することが好ましい。絶縁体２７１を設けることで、導電体２６０の加工の際、導電体２６０の側面を基板表面に対して概略垂直、具体的には、導電体２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電体をこのような形状に加工することで、次に形成する絶縁体２７３を所望の形状に形成することができる。
　なお、絶縁体２７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア膜としての機能を兼ねてもよい。その場合、絶縁体２７０は設けなくともよい。
　バリア膜、およびバッファ層として機能する絶縁体２７３は、酸化物２３０の上面および側面、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７０の側面に接して設ける。また、絶縁体２７３において、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７０の側面と接する領域の膜厚よりも、酸化物２３０の上面および側面と接する領域の膜厚の方が、薄いことが好ましい。
　ここで、絶縁体２７３として、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、または酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２５０、および絶縁体２５２中の酸素が外部に拡散することを防ぐことができる。また、絶縁体２５０、および絶縁体２５２の端部などから酸化物２３０に水素、水などの不純物が混入するのを抑制することができる。したがって、酸化物２３０と、絶縁体２５０との界面における酸素欠損の形成が抑制され、トランジスタ２００の信頼性を向上させることができる。
　また、絶縁体２７３を設けることで、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で、導電体２６０の側面、絶縁体２５０の側面、および絶縁体２５２の側面を覆うことができる。これにより、導電体２６０、絶縁体２５０および絶縁体２５２を介して、水または水素などの不純物が酸化物２３０に混入することを防ぐことができる。したがって、絶縁体２７３は、ゲート電極およびゲート絶縁体の側面を保護するサイドバリアとしての機能を有する。
　また、導電体２６０、絶縁体２５２、および絶縁体２５０の側面に、絶縁体２７３を介して、絶縁体２７５を設ける。トランジスタの微細化に伴い、例えば、設計されるチャネル長が１０ｎｍ以上３０ｎｍ以下で形成される場合、領域２３１に含まれる不純物元素が、領域２３４へ拡散し、領域２３１ａと、領域２３１ｂとが電気的に導通する蓋然性が高い。絶縁体２７５を設けることで、領域２３１ａと、領域２３１ｂとの距離を確保し、第１のゲート電位が０Ｖのときに、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。つまり、酸化物２３０において、絶縁体２７５と重畳する領域に、領域２３２を設けることで、領域２３１の過剰な水素、または窒素が、領域２３４へ拡散することを防止することができる。
　また、絶縁体２２４は島状に加工されている場合、絶縁体２２４の外側で、絶縁体２２２と絶縁体２７３が接する構造とすればよい。当該構造とすることで、酸化物２３０は、水素、または窒素の拡散を抑制する膜で封止される構造となる。したがって、絶縁体２７４以外の構造体から、設計していない過剰な不純物が混入することを防止することができる。
　また、絶縁体２７４は、絶縁体２７３を介して、少なくとも酸化物２３０の領域２３１上に設けられる。絶縁体２７４を、絶縁体２７３を介して、酸化物２３０の領域２３１上に設けることで、過剰な水素、または窒素が、酸化物２３０における領域２３４へと添加されることを防止することができる。
　したがって、絶縁体２７４の膜厚と、絶縁体２７３の酸化物２３０の上面および側面と接する領域の膜厚は、用いた材質に応じて、適宜調整するとよい。例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の適切な添加量を調整することができる。
　したがって、絶縁体２７３に酸化アルミニウムを用いる場合、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７０の側面と接する領域の膜厚は、０．５ｎｍ以上、好ましくは３．０ｎｍ以上であることが好ましい。一方、絶縁体２７３が酸化物２３０の上面および側面と接する領域の膜厚は、３．０ｎｍ以下であることが好ましい。
　例えば、絶縁体２７４として、窒素を含む絶縁体を用いることができる。例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。特に、窒化シリコン膜は、当該窒化シリコン膜の成膜中、または後の熱履歴により、窒化シリコン膜中の水素を放出することができる。
　また、絶縁体２７４の上に、層間膜として機能する絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体２８０の上に絶縁体２１０と同様の絶縁体を設けてもよい。
　また、絶縁体２８０および絶縁体２７４に形成された開口に、導電体２４０ａおよび導電体２４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。なお、導電体２４０ａおよび導電体２４０ｂの上面の高さは、絶縁体２８０の上面の高さと同程度としてもよい。
　導電体２４０ａは、トランジスタ２００のソース領域およびドレイン領域の一方として機能する領域２３６ａと接しており、導電体２４０ｂはトランジスタ２００のソース領域およびドレイン領域の他方として機能する領域２３６ｂと接している。よって、導電体２４０ａはソース電極およびドレイン電極の一方として機能でき、導電体２４０ｂはソース電極およびドレイン電極の他方として機能できる。
　領域２３６ａおよび領域２３６ｂは低抵抗化されているので、導電体２４０ａと領域２３１ａの接触抵抗、および導電体２４０ｂと領域２３１ｂの接触抵抗を低減し、トランジスタ２００のオン電流を大きくすることができる。
　なお、絶縁体２８０および絶縁体２７４の開口の内壁に接して導電体２４０ａが形成されている。当該開口の底部の少なくとも一部には酸化物２３０の領域２３６ａが位置しており、導電体２４０ａが領域２３６ａと接する。同様に、絶縁体２８０および絶縁体２７４の開口の内壁に接して導電体２４０ｂが形成されている。当該開口の底部の少なくとも一部には酸化物２３０の領域２３６ｂが位置しており、導電体２４０ｂが領域２３６ｂと接する。
　ここで、導電体２４０ａ、および導電体２４０ｂは、少なくとも酸化物２３０の上面と接し、さらに酸化物２３０の側面と接することが好ましい。特に、導電体２４０ａ、および導電体２４０ｂは、酸化物２３０のチャネル幅方向と交わる側面において、Ａ３側の側面、およびＡ４側の側面の双方または一方と接することが好ましい。また、導電体２４０ａ、および導電体２４０ｂが、酸化物２３０のチャネル長方向と交わる側面において、Ａ１側（Ａ２側）の側面と接する構成にしてもよい。このように、導電体２４０ａ、および導電体２４０ｂが酸化物２３０の上面に加えて、酸化物２３０の側面と接する構成にすることにより、導電体２４０ａ、および導電体２４０ｂと酸化物２３０のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２４０ａ、および導電体２４０ｂと酸化物２３０の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。
　導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　導電体２４０を積層構造とする場合、絶縁体２７４、および絶縁体２８０と接する導電体には、導電体２０５ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０より上層から水素、水などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。
　また、図示しないが、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、導電体２０３などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
　また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
　可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ち、低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
　また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の適切な添加量を調整することができる。
　例えば、絶縁体２７４として、窒素を含む絶縁体を用いることができる。例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。特に、窒化シリコン膜は、当該窒化シリコン膜の成膜中、または後の熱履歴により、窒化シリコン膜中の水素を放出することができる。
　例えば、ゲート絶縁体の一部として機能する絶縁体２２４および絶縁体２５０は、過剰酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
　また、例えば、ゲート絶縁体の一部として機能する絶縁体２２４および絶縁体２５２において、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を含む絶縁体を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
　例えば、絶縁体２２２には、熱に対して安定である酸化シリコンまたは酸化窒化シリコンを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高い積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚（ＥＯＴ）を小さくすることが可能となる。
　上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、チャネルが形成される領域との間の距離を保つことで、リーク電流を抑制することができる。
　絶縁体２１２、絶縁体２１６、絶縁体２７１、絶縁体２７５および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体２１２、絶縁体２１６、絶縁体２７１、絶縁体２７５および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体２１２、絶縁体２１６、絶縁体２７１、絶縁体２７５および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　絶縁体２１０、絶縁体２１４、絶縁体２７０、および絶縁体２７３としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体２７０および絶縁体２７３としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　導電体２６０、導電体２０３、導電体２０５、および導電体２４０としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
＜＜金属酸化物＞＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
［金属酸化物の構成］
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
　続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
　なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
なお、トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ）が発見された（非特許文献３参照）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、金属酸化物を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照）。
また、金属酸化物を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような、人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、非特許文献８において、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する金属酸化物を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜半導体装置の作製方法＞
　次に、本発明に係るトランジスタ２００を有する半導体装置について、作製方法を図３乃至図１３を用いて説明する。また、図３乃至図１３において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は（Ａ）に示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）は、（Ａ）にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体２１０を成膜する。絶縁体２１０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法は、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
　次に絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２として、ＣＶＤ法によって酸化シリコンを成膜する。
　次に、絶縁体２１２に、絶縁体２１０に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１２に酸化シリコン膜を用いた場合は、絶縁体２１０は、エッチングストッパ膜として機能する絶縁膜として、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
　開口の形成後に、導電体２０３ａとなる導電膜を成膜する。当該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０３ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０３ａとなる導電膜として、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体２０３ａとしてこのような金属窒化物を用いることにより、後述する導電体２０３ｂで銅など拡散しやすい金属を用いても、当該金属が導電体２０３ａから外に拡散するのを防ぐことができる。
　次に、導電体２０３ａとなる導電膜上に、導電体２０３ｂとなる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０３ｂとなる導電膜として、銅などの低抵抗導電性材料を成膜する。
　次に、化学的機械研磨（ＣＭＰ）処理を行うことで、導電体２０３ａとなる導電膜、ならびに導電体２０３ｂとなる導電膜の一部を除去し、絶縁体２１２を露出する。その結果、開口部のみに、導電体２０３ａとなる導電膜、ならびに導電体２０３ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体２０３ａおよび導電体２０３ｂを含む導電体２０３を形成することができる（図３参照）。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。
　次に、絶縁体２１２、および導電体２０３上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、導電体２０３ｂに銅など拡散しやすい金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
　次に絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化シリコンを成膜する。
　次に、絶縁体２１４および絶縁体２１６に、導電体２０３に達する開口を形成する。開口の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　開口の形成後に、導電体２０５ａとなる導電膜を成膜する。導電体２０５ａとなる導電膜は、酸素の透過を抑制する機能を有する導電性材料を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５ａとなる導電膜として、スパッタリング法によって窒化タンタルを成膜する。
　次に、導電体２０５ａとなる導電膜上に、導電体２０５ｂとなる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５ｂとなる導電膜として、ＣＶＤ法によって窒化チタンを成膜し、当該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
　次に、ＣＭＰ処理を行うことで、導電体２０５ａとなる導電膜、ならびに導電体２０５ｂとなる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５ａ、および導電体２０５ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体２０５ａおよび導電体２０５ｂを含む導電体２０５を形成することができる（図３参照）。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。
　次に、絶縁体２１６、および導電体２０５上に絶縁体２２０を成膜する。絶縁体２２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２として、ＣＶＤ法によって酸化シリコンを成膜する。
　次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水は、絶縁体２２２を介してトランジスタ２００の内側へ拡散することなく、酸化物２３０中の酸素欠損の生成を抑制することができる。
　絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体２２２上に絶縁膜２２４Ａを成膜する。絶縁膜２２４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図３参照）。本実施の形態では、絶縁体２２４Ａとして、ＣＶＤ法によって酸化シリコンを成膜する。
　続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で行ってもよい。
　本実施の形態では、加熱処理として、絶縁膜２２４Ａの成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行なう。
　上記加熱処理によって、絶縁体２２２から、絶縁膜２２４Ａに過剰酸素が添加され、絶縁膜２２４Ａに過剰酸素領域を容易に形成することができる。また、絶縁膜２２４Ａに含まれる水素や水などの不純物を除去することなどができる。
　また、加熱処理は、絶縁体２２０成膜後、および絶縁体２２２の成膜後のそれぞれのタイミングで行うこともできる。当該加熱処理は、上述した加熱処理条件を用いることができるが、絶縁体２２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
　ここで、絶縁膜２２４Ａに過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁膜２２４Ａ内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁膜２２４Ａに含まれる水素や水などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
　次に、絶縁膜２２４Ａ上に、酸化物２３０ａとなる酸化膜２３０Ａと、酸化物２３０ｂとなる酸化膜２３０Ｂを順に成膜する（図４参照）。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁膜２２４Ａに供給される場合がある。したがって、酸化膜２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
　次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化膜２３０Ａ、および酸化膜２３０Ｂを島状に加工して、酸化物２３０ａ、および酸化物２３０ｂを形成する（図５参照）。
　ここで、酸化物２３０ａ、および酸化物２３０ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ、および酸化物２３０ｂの側面は、絶縁体２２２の上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、および酸化物２３０ｂの側面が、絶縁体２２２の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。なお、酸化物２３０ａ、および酸化物２３０ｂの側面と絶縁体２２２の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物２３０ａ、および酸化物２３０ｂの側面と絶縁体２２２の上面のなす角は大きいほど好ましい。
　また、酸化物２３０ａ、および酸化物２３０ｂの側面と、酸化物２３０ａの上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物２３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、上記レジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行う、などによって除去することができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜２３０Ｂ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜２３０Ａ、および酸化膜２３０Ｂのエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。上記酸化膜のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　また、上記ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａ、および酸化物２３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
　上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウエット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウエット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。
　続いて、加熱処理を行ってもよい。加熱処理の条件は、前述の加熱処理の条件を用いることができる。
　次に、絶縁膜２２４Ａ、酸化物２３０ａ、および酸化物２３０ｂの上に、酸化膜２３０Ｃを成膜する。
　酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。酸化物２３０ｃに求める特性に合わせて、酸化膜２３０Ａ、または酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｃを成膜すればよい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する（図６参照）。
　次に、酸化膜２３０Ｃを加工して、酸化物２３０ｃを形成する（図７参照）。なお、当該工程において、絶縁膜２２４Ａを島状に加工してもよい。その場合、絶縁体２２２をエッチングストッパ膜として用いることができる。
　また、絶縁体２２４Ａを島状に加工する場合、絶縁体２２４の外側で、絶縁体２２２と絶縁体２７３が接する構造とすればよい。当該構造とすることで、酸化物２３０は、水素、または窒素の拡散を抑制する膜で封止される構造となる。したがって、絶縁体２７４以外の構造体から、設計していない過剰な不純物が混入することを防止することができる。
　続いて、酸化物２３０、および絶縁膜２２４Ａ上に、絶縁膜２５０Ａ、絶縁膜２５２Ａ、導電膜２６０Ａ、導電膜２６０Ｂ、絶縁膜２７０Ａ、および絶縁膜２７１Ａを順に成膜する（図８参照）。
　まず、絶縁膜２５０Ａを成膜する。絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。本実施例では、絶掾膜２５０Ａとして、ＣＶＤ法により、酸化窒化シリコンを成膜するとよい。なお、絶縁膜２５０Ａを成膜する際の成膜温度は、３５０℃以上４５０℃未満、特に４００℃前後とすることが好ましい。絶縁膜２５０Ａを、４００℃で成膜することで、不純物が少ない絶縁体を成膜することができる。
　なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、当該酸素プラズマに絶縁膜２５０Ａを曝すことで、絶縁膜２５０Ａ、酸化物２３０、へ酸素を導入することができる。
　また、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁膜２５０Ａの水分濃度および水素濃度を低減させることができる。
　次に、絶縁膜２５０Ａ上に絶縁膜２５２Ａを成膜する。絶縁膜２５２Ａとして、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、絶縁体２２２を介してトランジスタ２００の周辺に設けられた構造体に含まれる水素、および水は、トランジスタ２００の内側へ拡散することなく、酸化物２３０中の酸素欠損の生成を抑制することができる。
　絶縁膜２５２Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。
　また、絶縁膜２５２Ａとして金属酸化物を、酸素を含む雰囲気において、スパッタリング法を用いて成膜することで、絶縁膜２５０Ａに酸素を添加し、絶縁膜２５０Ａに過剰酸素領域を形成することができる。絶縁膜２５０Ａに添加された過剰酸素は、酸化物２３０に酸素を供給することで、酸素欠損を補償することができる。
　ここで、スパッタリング法による絶縁膜２５２Ａの成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
　プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を通過し、被成膜面と接する絶縁膜２５０Ａ、および絶縁膜２２４Ａに取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁膜２５０Ａ、および絶縁膜２２４Ａ内部まで到達する。イオンが絶縁膜２５０Ａ、および絶縁膜２２４Ａに取り込まれることにより、イオンが取り込まれた領域が絶縁膜２５０Ａ、および絶縁膜２２４Ａに形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁膜２５０Ａ、および絶縁膜２２４Ａに過剰酸素領域が形成される。
　絶縁膜２５０Ａ、および絶縁膜２２４Ａに過剰な酸素を導入することで、過剰酸素領域を形成することができる。絶縁膜２５０Ａ、および絶縁膜２２４Ａの過剰な酸素は、酸化物２３０に供給され、酸化物２３０の酸素欠損が補填することができる。
　したがって、絶縁膜２５２Ａを成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁膜２５２Ａを成膜しながら、絶縁膜２５０Ａ、および絶縁膜２２４Ａに酸素を導入することができる。特に、絶縁膜２５２Ａに、バリア性を有するアルミニウムおよびハフニウムの一方または双方の酸化物を用いることで、絶縁体２５０に導入した過剰酸素を、効果的に封じ込めることができる。
　続いて、導電膜２６０Ａ、および導電膜２６０Ｂを成膜する。導電膜２６０Ａ、および導電膜２６０Ｂは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。本実施の形態では、導電膜２６０Ａとして、ＣＶＤ法によって窒化チタンを成膜し、導電膜２６０Ｂとして、ＣＶＤ法によってタングステンを成膜する。
　続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。なお、加熱処理は行わなくてもよい場合がある。本加熱処理によって、絶縁膜２５２Ａから、絶縁膜２５０Ａ、および絶縁体２２４に過剰酸素が添加され、絶縁膜２５０Ａ、および絶縁膜２２４Ａに過剰酸素領域を容易に形成することができる。
　絶縁膜２７０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。絶縁膜２７０Ａは、バリア膜として機能するため、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いる。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、導電体２６０の酸化を防ぐことができる。また、導電体２６０および絶縁体２５０を介して、水または水素などの不純物が酸化物２３０に混入することを防ぐことができる。本実施の形態では、絶縁膜２７０Ａとして、ＡＬＤ法によって酸化アルミニウムを成膜する。
　絶縁膜２７１Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。ここで、絶縁膜２７１Ａの膜厚は、後の工程で成膜する絶縁膜２７２Ａの膜厚より厚くすることが好ましい。これにより、後の工程で絶縁体２７２を形成する際、導電体２６０の上に絶縁体２７１を、容易に残存させることができる。本実施の形態では、絶縁膜２７１Ａとして、ＣＶＤ法によって酸化シリコンを成膜する。
　次に、絶縁膜２７１Ａを、エッチングし、絶縁体２７１を形成する。ここで、絶縁体２７１は、ハードマスクとして機能する。絶縁体２７１を設けることで、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０ａの側面、導電体２６０ｂの側面、および絶縁体２７０の側面を、基板に対し、概略垂直に形成することができる。
　絶縁体２７１をマスクとして、絶縁膜２５０Ａ、絶縁膜２５２Ａ、導電膜２６０Ａ、導電膜２６０Ｂ、絶縁膜２７０Ａを、エッチングし、絶縁体２５０、絶縁体２５２、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）、および絶縁体２７０を形成する（図９参照）。また、当該工程において、絶縁膜２２４Ａを、島状に加工してもよい。その場合、絶縁体２２２をエッチングストッパ膜として用いることができる。
　なお、当該エッチングにより、酸化物２３０ｃと、絶縁体２５０とが重ならない領域において、酸化物２３０ｃの一部が除去されていてもよい。この場合、酸化物２３０ｃの絶縁体２５０と重なる領域の膜厚が、絶縁体２５０と重ならない領域の膜厚より厚くなる場合がある。
　また、絶縁体２５０、絶縁体２５２、導電体２６０、絶縁体２７０、および絶縁体２７１は、少なくとも一部が、導電体２０５および酸化物２３０と重なるように形成する。
　また、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７０の側面は、同一面内であることが好ましい。
　また、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７０の側面が共有する同一面は、基板に対し、概略垂直であることが好ましい。なお、断面形状において、絶縁体２５０、絶縁体２５２、導電体２６０、および絶縁体２７０の側面と、酸化物２３０の上面のなす角が鋭角になる構成にしてもよい。その場合、絶縁体２５０、導電体２６０、および絶縁体２７０の側面と、酸化物２３０の上面のなす角は大きいほど好ましい。
　なお、上記加工後も、当該ハードマスク（絶縁体２７１）は除去せずに後工程を進めてもよい。
　ここで、例えば、絶縁体２５０、絶縁体２５２、導電体２６０、絶縁体２７０、および絶縁体２７１をマスクとして、酸化物２３０に金属元素、または不純物を添加する処理を行ってもよい（図９（Ｂ）に矢印で示す）。
　なお、金属元素、または不純物を添加する処理としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、添加する不純物、および金属元素を、元素、ドーパント、イオン、ドナー、またはアクセプターなどと言い換えてもよい。
　また、不純物、および金属元素は、プラズマ処理にて添加されてもよい。この場合、プラズマＣＶＤ装置、ドライエッチング装置、アッシング装置を用いてプラズマ処理を行うことで、不純物、および金属元素を添加することができる。なお、上述した処理を複数組み合わせてもよい。
　ゲート電極として機能する導電体２６０をマスクとしているため、酸化物２３０の、導電体２６０と重畳する領域（領域２３４）のみが、水素、および窒素の添加が抑制され、自己整合的に領域２３４と領域２３２の境界を設けることができる。
　上記導電体２６０をマスクとした不純物の添加処理により、例えば、絶縁体２７４を設けた後の工程で領域２３２が形成されるため、不純物が拡散するための十分な熱履歴がない場合でも、領域２３２を確実に設けることができる。なお、不純物の拡散により、領域２３２は、ゲート電極として機能する導電体２６０と重畳してもよい。その場合、領域２３２は、いわゆるオーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。
　また、例えば、絶縁体２７３となる膜を成膜した後、絶縁体２７３となる膜を介して、イオンドーピング法により、不純物を添加してもよい。絶縁体２７３となる膜は、酸化物２３０、絶縁体２５０、絶縁体２５２、導電体２６０、絶縁体２７０、および絶縁体２７１を覆って設ける。したがって、ゲート絶縁体として機能する絶縁体２５０、および絶縁体２５２を、絶縁体２７３により保護しながら不純物を添加することができる。
　次に、酸化物２３０、絶縁体２５０、絶縁体２５２、導電体２６０、絶縁体２７０、および絶縁体２７１を覆って、絶縁膜２７３Ａ、および絶縁膜２７５Ａを成膜する（図１０参照）。絶縁膜２７３Ａ、および絶縁膜２７４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　絶縁膜２７３Ａとして、被覆性に優れたＡＬＤ法により成膜することが好ましい。ＡＬＤ法を用いることで、導電体２６０などにより形成された段差部においても、絶縁体２５０、絶縁体２５２、導電体２６０、および絶縁体２７０の側面に対して、均一な厚さを有する絶縁膜２７３Ａを形成することができる。
　例えば、絶縁膜２７３Ａとして、ＡＬＤ法を用いて成膜した、金属酸化膜を用いることができる。ＡＬＤ法を用いることで、緻密な薄膜を成膜することができる。金属酸化膜は、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれることが好ましい。本実施の形態では、絶縁体２７３として、酸化アルミニウムを用いる。
　なお、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。例えば、ＡＬＤ法を用いて酸化ハフニウムを成膜することで、酸化ハフニウムの膜厚の制御が容易となり、水素、および窒素の適切な添加量を調整することができる。
　したがって、絶縁膜２７３Ａに酸化アルミニウムを用いる場合、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７０の側面と接する領域の膜厚は、０．５ｎｍ以上、好ましくは３．０ｎｍ以上であることが好ましい。
　また、絶縁膜２７３Ａとなる絶縁体は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるため、被成膜面がプラズマによる損傷を受けにくく成膜することができる。このため、絶縁膜２７３Ａとなる絶縁体の成膜時に酸化物２３０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　ＳＰ）（登録商標）と呼ぶことができる。
　次に、絶縁膜２７５Ａに異方性のエッチング処理を行い、絶縁体２７３を介して、絶縁体２５０、絶縁体２５２、導電体２６０、および絶縁体２７０の側面に、絶縁体２７５を形成する。また、露出した絶縁膜２７３Ａの表面を除去することで、絶縁膜２７３Ａの一部を薄膜化し、絶縁体２７３を形成する（図１１参照）。なお、絶縁体２７３が酸化アルミニウムである場合、絶縁体２７３の薄膜化された領域の膜厚は、３．０ｎｍ以下であることが好ましい。
　上記異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に対して略平行な面に成膜された当該絶縁膜を除去して、絶縁体２７２を自己整合的に形成することができる。
　また、上記エッチングにより、絶縁膜２７３Ａを同時にエッチングし、絶縁体２７３を形成してもよい。なお、上記エッチングとは別のエッチング工程で、絶縁体２７３を形成してもよい。
　なお、図示しないが、酸化物２３０の側面にも絶縁膜２７５Ａが残存していてもよい。その場合、後の工程で成膜する層間膜などの被膜性を高めることができる。
　また、酸化物２３０の側面に接して絶縁膜２７５Ａの残存した構造体が形成されていることで、後の工程で、不純物となる元素を含む絶縁体２７４を成膜し、酸化物２３０に領域２３１ａ、および領域２３１ｂを形成する場合、絶縁体２２４と酸化物２３０との界面領域は、低抵抗化されないため、リーク電流の発生を抑制することができる。
　続いて、酸化物２３０において、領域２３１、および領域２３２を形成する。領域２３１、および領域２３２は、酸化物２３０として設けられた金属酸化物に、不純物を添加した領域である。なお、領域２３１は、少なくとも、領域２３４よりも、導電性が高い。
　領域２３１、および領域２３２に、不純物を添加するために、例えば、インジウム、またはガリウムなどの金属元素、および不純物の少なくとも一であるドーパントを添加すればよい。なお、ドーパントとしては、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
　例えば、領域２３１、および領域２３２に、不純物を添加するために、ドーパントを含む膜として、絶縁体２７４を、絶縁体２７３を介して、領域２３１上に成膜するとよい。絶縁体２７４は、上記元素の一種、または複数種を含む絶縁膜を用いることが好ましい（図１２参照）。
　具体的には、酸化物２３０に、金属酸化物を含む絶縁体２７３を介して、窒素などの不純物となる元素を含む絶縁体２７４を成膜するとよい。窒素などの不純物となる元素を含む絶縁体は、酸化物２３０に含まれる酸素を引き抜き、吸収する場合がある。酸化物２３０から、酸素が引き抜かれると、領域２３１、および領域２３２には酸素欠損が生じる。当該酸素欠損に、絶縁体２７４の成膜や成膜後の熱処理により、絶縁体２７４の成膜雰囲気に含まれる、水素または窒素などの不純物元素が捕獲され、領域２３１、および領域２３２は低抵抗化する。つまり、酸化物２３０は、絶縁体２７４と接する領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。その際、絶縁体２７４と接しない領域２３２にも不純物が拡散することで、低抵抗化すると考えられる。
　したがって、絶縁体２７４の成膜により、ソース領域およびドレイン領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
　ここで、導電体２６０の側面に、絶縁体２７３を介して、絶縁体２７５を形成することで、酸化物２３０において、領域２３１に添加された窒素、または水素などの不純物元素が、領域２３４に拡散することを抑制することができる。
　また、絶縁体２７４と酸化物２３０との間に、絶縁体２７３を形成することで、窒素、または水素などの不純物元素が、酸化物２３０に過剰に添加されることを抑制することができる。
　また、導電体２６０、絶縁体２５２および絶縁体２５０の上面および側面を、絶縁体２７５および絶縁体２７３で覆っておくことで、窒素または水素などの不純物元素が、導電体２６０、絶縁体２５２および絶縁体２５０に混入することを防ぐことができる。これにより、窒素または水素などの不純物元素が、導電体２６０、絶縁体２５２および絶縁体２５０を通って、トランジスタ２００のチャネル形成領域として機能する領域２３４に混入することを防ぐことができる。したがって、良好な電気特性を有するトランジスタ２００を提供することができる。
　絶縁体２７４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。
　例えば、絶縁体２７４として、ＣＶＤ法を用いて成膜した、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンを用いることができる。本実施の形態では、絶縁体２７４として、窒化酸化シリコンを用いる。
　絶縁体２７４として、窒化酸化シリコンを用いた場合、領域２３１ａ、および領域２３１ｂは、領域２３４より、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域２３４の水素または窒素の濃度としては、酸化物２３０ｂの絶縁体２５０と重なる領域の中央近傍（例えば、酸化物２３０ｂの絶縁体２５０のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。
　なお、上記各領域の形成は、他のドーパントの添加方法と合わせて行ってもよい。他のドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
　また、不純物は、プラズマ処理にて添加されてもよい。この場合、プラズマＣＶＤ装置、ドライエッチング装置、アッシング装置を用いてプラズマ処理を行い、領域２３１、および領域２３２にドーパントを添加することができる。なお、上述した処理を複数組み合わせて、各領域などを形成してもよい。
　例えば、領域２３１は、上述の酸素欠損を形成する元素、酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。または、例えば、領域２３１において、インジウムなどの金属元を添加し、酸化物２３０のインジウムなどの金属原子の含有率を高くすることで、電子移動度を高くし、低抵抗化を図ることができる。なお、インジウムを添加する場合、少なくとも領域２３１における元素Ｍに対するインジウムの原子数比が、領域２３４の元素Ｍに対するインジウムの原子数比よりも大きくなる。
　トランジスタ２００において、領域２３２を設けることで、ソース領域およびドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。また、領域２３２を有することで、非導通時のリーク電流を小さくすることができる。
　したがって、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
　続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。加熱処理を行うことで、添加された不純物が、酸化物２３０の領域２３２へと拡散し、オン電流を大きくすることができる。
　次に、絶縁体２７４の上に、絶縁体２８０を成膜する。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、当該絶縁膜として、酸化窒化シリコンを用いる。
　次に、絶縁体２８０の一部を除去する。絶縁体２８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体２８０は、絶縁体２８０となる絶縁膜として成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体２８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる。ただし、絶縁体２８０の上面は必ずしも平坦性を有さなくてもよい。
　次に、絶縁体２８０および絶縁体２７４に、酸化物２３０に達する開口を形成する（図１３参照）。当該開口の形成は、リソグラフィー法を用いて行えばよい。なお、導電体２４０ａ、および導電体２４０ｂが酸化物２３０の側面に接して設けられるように、酸化物２３０に達する開口において、酸化物２３０の側面が露出するように、当該開口を形成する。
　ここで、例えば、絶縁体２８０、絶縁体２７４、および絶縁体２７３をマスクとして、酸化物２３０に金属元素、または不純物を添加する処理を行ってもよい（図１３（Ｂ）に矢印で示す）。当該、金属元素、または不純物を添加する処理を行うことで、領域２３６を自己整合的に形成することができる。なお、領域２３６は、領域２３１よりも、さらに、低抵抗化していることが好ましい。領域２３６を低抵抗化することで、酸化物２３０と導電体２４０との十分なオーミック接触を確保することができる。
　金属元素、または不純物を添加する処理としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、添加する不純物、および金属元素を、元素、ドーパント、イオン、ドナー、またはアクセプターなどと言い換えてもよい。
　また、不純物、および金属元素は、プラズマ処理にて添加されてもよい。この場合、プラズマＣＶＤ装置、ドライエッチング装置、アッシング装置を用いてプラズマ処理を行うことで、不純物、および金属元素を添加することができる。なお、上述した処理を複数組み合わせてもよい。
　次に、導電体２４０ａ、および導電体２４０ｂとなる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、ＣＭＰ処理を行うことで、導電体２４０ａ、および導電体２４０ｂとなる導電膜の一部を除去し、絶縁体２８０を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体２４０ａ、および導電体２４０ｂを形成することができる（図１参照）。
　以上により、トランジスタ２００を有する半導体装置を作製することができる。図３乃至図１３に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００を作成することができる。
　本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
＜半導体装置の変形例＞
　以下では、図１４、図１５、および図１６を用いて、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
　各図（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、各図（Ｂ）、および各図（Ｃ）は当該半導体装置の断面図である。ここで、各図（Ｂ）は、各図（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、各図（Ｃ）は、各図（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。各図（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　なお、図１４、図１５、および図１６に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
　以下、トランジスタ２００の構成についてそれぞれ図１４、図１５、および図１６用いて説明する。なお、本項目においても、トランジスタ２００の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
［半導体装置の変形例１］
　図１４に示すトランジスタ２００は、＜半導体装置の構成例＞に示した半導体装置とは、少なくとも絶縁体２７３を設けず、サイドバリアとして機能する絶縁体２７２を設けた構成であることが異なる。
　具体的には、図１４に示すように、酸化物２３０は、絶縁体２７４と直接接する領域を有する。例えば、絶縁体２７４が含む不純物が少ない、または絶縁体２７４を薄く成膜した場合、絶縁体２７３を介さず、直接、酸化物２３０に接することで、酸化物２３０の領域２３１、および領域２３２を低抵抗化することができる。
　なお、絶縁体２７２は、絶縁膜２７３Ａにおいて、絶縁体２７５、および導電体２６０と重畳しない領域を除去することで形成することができる。ここで、絶縁体２７０上に絶縁体２７１を形成しておくことで、絶縁体２７０上部の絶縁膜２７３Ａが除去されても、絶縁体２７０を残存させることができる。また、絶縁体２５０、絶縁体２５２、導電体２６０、絶縁体２７０、および絶縁体２７１からなる構造体の高さを、酸化物２３０の高さよりも、高くすることで、酸化物２３０の側面の絶縁膜２７３Ａを、除去することができる。さらに、酸化物２３０ａ、酸化物２３０ｂの端部をラウンド形状にしておくと、酸化物２３０ａ、酸化物２３０ｂの側面に、酸化物２３０ｃを介して成膜された絶縁膜２７３Ａを除去するための時間が短縮され、より容易に絶縁体２７２を形成することができる。
　なお、図示しないが、酸化物２３０の側面にも絶縁膜２７３Ａが残存していてもよい。その場合、後の工程で成膜する層間膜などの被膜性を高めることができる。また、酸化物２３０の側面に絶縁体が残存することで、酸化物２３０に混入する水または水素などの不純物を低減し、酸化物２３０から酸素が外方拡散するのを防ぐことができる場合がある。
［半導体装置の変形例２］
　図１５に示すトランジスタ２００は、＜半導体装置の構成例＞に示した半導体装置とは、少なくとも酸化物２３０ｃの形状が異なる。
　具体的には、図１５に示すように、酸化物２３０ｃの側面は、導電体２６０の側面、絶縁体２５０の側面、および絶縁体２５２の側面と、同一面となる面を有していてもよい。
　なお、酸化物２３０ｃは、絶縁体２５０、絶縁体２５２、および導電体２６０をマスクとして、加工すればよい。領域２３６上の酸化物２３０ｃを除去することで、導電性が高い酸化物２３０ｂが、導電体２６０と接することで、十分なオーミック接触を確保することができる。
［半導体装置の変形例３］
　図１６に示すトランジスタ２００は、図１５に示した半導体装置とは、少なくとも、サイドバリアとして機能する絶縁体２７２、およびバッファ層として機能する絶縁体２７３を別途形成したことが異なる。また、酸化物２３０ｃの形状が異なる。
　具体的には、図１６に示すように、酸化物２３０ｃの側面は、絶縁体２７２の側面と、同一面となる面を有していてもよい。さらに、絶縁体２７５、および酸化物２３０を覆って、バッファ層として機能する絶縁体２７３を有する。
　なお、酸化物２３０ｃ、および絶縁体２７２は、絶縁体２７５、および導電体２６０をマスクとして、加工すればよい。領域２３６上の酸化物２３０ｃを除去することで、導電性が高い酸化物２３０ｂが、導電体２６０と接することで、十分なオーミック接触を確保することができる。
［半導体装置の変形例４］
　図１７に示すトランジスタ２００は、図１に示した半導体装置とは、少なくとも、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７０の側面の形状が異なる。
　具体的には、図１７に示すように、縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７０の側面と、酸化物２３０の上面とが、テーパー角を有していてもよい。当該形状とすることで、絶縁体２７３、および絶縁体２７４の被膜性を向上させることができる。
　以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
＜半導体装置の構成例＞
　図１８（Ａ）、図１８（Ｂ）、および図１８（Ｃ）は、本発明の一態様に係るトランジスタ２００、容量素子１００、およびトランジスタ２００周辺の上面図、および断面図である。なお、本明細書では、１つの容量素子、および少なくとも１つのトランジスタを有する記憶装置をセルと称する。
　図１８（Ａ）は、トランジスタ２００、および容量素子１００を有するセル６００の上面図である。また、図１８（Ｂ）、および図１８（Ｃ）はセル６００の断面図である。ここで、図１８（Ｂ）は、図１８（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１８（Ｃ）は、図１８（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
［セル６００］
　本発明の一態様の半導体装置は、トランジスタ２００と、容量素子１００、および層間膜として機能する絶縁体２８０を有する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有する。
　図１８に示すセル６００は、トランジスタ２００と、容量素子１００とを、同層に設けることで、トランジスタ２００を構成する構造の一部を、容量素子１００が構成する構造の一部と、併用することができる。つまり、トランジスタ２００の構造の一部は、容量素子１００の構造の一部として、機能する場合がある。
　また、トランジスタ２００に、容量素子１００の一部、または全体が、重畳することで、トランジスタ２００の投影面積、および容量素子１００の投影面積の合計した面積を小さくすることができる。
　また、トランジスタ２００と電気的に接続するプラグ、または配線として機能する導電体２４０ｂ、および導電体２０７（導電体２０７ａ、および導電体２０７ｂ）を、容量素子１００、およびトランジスタ２００が重畳する領域の下部に設けることで、セル６００の微細化、または高集積化が容易となる。また、導電体２０７は、トランジスタ２００の構造の一部である導電体２０５と同工程で形成できるため、工程短縮が可能となる。
　なお、容量素子１００において、必要な容量値に応じて、トランジスタ２００、および容量素子１００のレイアウトを適宜設計することができる。
　例えば、容量素子１００の面積は、酸化物２３０の領域２３１ｂと、導電体１２０が、絶縁体１３０を介して重畳する面積により決定される。したがって、セル６００に必要な容量値が図１８（Ａ）、および図１８（Ｂ）に示す容量素子１００では得られない場合、酸化物２３０ａおよび酸化物２３０ｂの領域２３１ｂにおけるＡ３−Ａ４方向の幅を、酸化物２３０ａおよび酸化物２３０ｂの領域２３４におけるＡ３−Ａ４方向の幅よりも大きくすることで、容量値を大きくすることができる。
　また、例えば、酸化物２３０の領域２３１ｂにおけるＡ１−Ａ２方向の長さを、導電体１２０におけるＡ１−Ａ２方向の長さのよりも長くしてもよい。その場合、導電体２４０ｂを、絶縁体２８０に埋め込むことができる。つまり、酸化物２３０の領域２３１ｂと、導電体２４０ｂとが、酸化物２３０の領域２３１ｂと導電体１２０とが重畳しない領域で接するように設けてもよい。したがって、導電体２４０ａ、および導電体２４０ｂを同一工程で形成することで、工程を短縮することができる。
　上記構造を有することで、微細化または高集積化が可能である。また、設計自由度を高くすることができる。また、トランジスタ２００は、容量素子１００と、同一の工程で形成する。したがって、工程を短縮することができるため、生産性を向上させることができる。
［トランジスタ２００］
　トランジスタ２００の構造は、先の実施の形態で説明した半導体装置が有するトランジスタを用いればよい。また、図１８に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　例えば、トランジスタ２００において、絶縁体２７５を設けることが好ましい。当該構成とすることで、容量素子１００の電極として機能する導電体１２０と、トランジスタ２００においてゲート電極として機能する導電体２６０とに生じる寄生容量を低減することができる。したがって、絶縁体２７５は、比誘電率の小さい材料を用いるとよい。例えば、絶縁体２７５の比誘電率は４未満が好ましく、３未満がより好ましい。絶縁体２７５としては、例えば、酸化シリコン、酸化窒化シリコンを用いることができる。寄生容量を低減することで、トランジスタ２００を高速に動作することができる。
［容量素子１００］
　図１８に示すように、容量素子１００は、トランジスタ２００と共通の構造を有する構成である。本実施の形態では、トランジスタ２００の酸化物２３０に設けられた領域２３１ｂを、容量素子１００の電極の一方として機能する容量素子１００の例について示す。
　容量素子１００は、酸化物２３０の領域２３１ｂ、領域２３１上に絶縁体１３０、絶縁体１３０上に導電体１２０を有する。さらに、絶縁体１３０の上に、少なくとも一部が酸化物２３０の領域２３１ｂと重なるように、導電体１２０が配置されることが好ましい。
　酸化物２３０の領域２３１ｂは、容量素子１００の電極の一方として機能し、導電体１２０は容量素子１００の電極の他方として機能する。絶縁体１３０は容量素子１００の誘電体として機能する。酸化物２３０の領域２３１ｂは低抵抗化されており、導電性酸化物である。したがって、容量素子１００の電極の一方として機能することができる。
　なお、上述したトランジスタにおける絶縁体２７３、および絶縁体２７４に相当する絶縁体を加工することで、絶縁体１３０を設けてもよい。また、絶縁体１３０（絶縁体２７３、および絶縁体２７４に相当する絶縁体）は、トランジスタ２００、および絶縁体２２４と接して残存していてもよい。
　また、イオンドーピング法、またはプラズマ処理などにより、酸化物２３０の領域２３１にドーパントを添加することで、絶縁体２７４に相当する絶縁体を設けず、誘電体として別途、絶縁体１３０を設けてもよい。絶縁体１３０は、例えば、酸化アルミニウムまたは酸化窒化シリコンを単層または積層で用いればよい。
　導電体１２０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体１２０は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
＜セルアレイの構造＞
　ここで、本実施の形態のセルアレイの一例を、図１９、および図２０に示す。例えば、図１７に示すトランジスタ２００、および容量素子１００を有するセル６００を、行列、またはマトリクス状に配置することで、セルアレイを構成することができる。
　図１９（Ａ）は、図１７に示すセル６００を、マトリクス状に配置した一形態を示す回路図である。図１９（Ａ）においては、行方向に隣り合うセル６００が有するトランジスタのソースおよびドレインの一方が共通のＢＬ（ＢＬ０１、ＢＬ０２、ＢＬ０３）と電気的に接続する。また、当該ＢＬは、列方向に配置されたセルが有するトランジスタのソースおよびドレインの一方とも電気的に接続する。一方、行方向に隣り合うセル６００が有するトランジスタの第１のゲートは、異なるＷＬ（ＷＬ０１乃至ＷＬ０６）と電気的に接続する。また、各セル６００が有するトランジスタには第２のゲートＢＧが設けられていてもよい。ＢＧに印加される電位により、トランジスタのしきい値を制御することができる。また、セル６００が有する容量の第１の電極は、トランジスタのソースおよびドレインの他方と電気的に接続する。この時、容量の第１の電極は、トランジスタを構成する構造の一部からなる場合がある。また、セル６００が有する容量の第２の電極は、ＰＬと電気的に接続する。
　図１９（Ｂ）は、図１９（Ａ）における、行の一部としてＷＬ０４とＢＬ０２に電気的に接続されたセル６００ａ、およびＷＬ０３とＢＬ０２に電気的に接続されたセル６００ｂを含む回路６１０を抜き出した断面図である。図１９（Ｂ）は、セル６００ａ、およびセル６００ｂの断面図を示す。
　セル６００ａは、トランジスタ２００ａおよび容量素子１００ａを有している。セル６００ｂは、トランジスタ２００ｂおよび容量素子１００ｂを有している。
　トランジスタ２００ａのソースおよびドレインの一方と、トランジスタ２００ｂのソースおよびドレインの一方は、いずれもＢＬ０２と電気的に接続している。
　上記構成より、ソースおよびドレインの一方と電気的に接続する配線を共通化することで、セルアレイの占有面積をさらに縮小することができる。
　図２０（Ａ）は、図１７に示すセル６００を、マトリクス状に配置した回路において、図１９（Ａ）と異なる形態を示す回路図である。図２０（Ａ）においては、行方向に配置されたセル６００が有するトランジスタの第１のゲートが共通のＷＬ（ＷＬ０１、ＷＬ０２、ＷＬ０３）と電気的に接続する。また、列方向に配置されたセルが有するトランジスタのソースおよびドレインの一方が、共通のＢＬ（ＢＬ０１乃至ＢＬ０６）と電気的に接続する。また、各セル６００が有するトランジスタには第２のゲートＢＧが設けられていてもよい。ＢＧに印加される電位により、トランジスタのしきい値を制御することができる。また、セル６００が有する容量の第１の電極は、トランジスタのソースおよびドレインの他方と電気的に接続する。この時、容量の第１の電極は、トランジスタを構成する構造の一部からなる場合がある。また、セル６００が有する容量の第２の電極は、ＰＬと電気的に接続する。
　図２０（Ｂ）は、図２０（Ａ）における、行の一部としてＷＬ０２とＢＬ０３に電気的に接続されたセル６００ａ、およびＷＬ０２とＢＬ０４に電気的に接続されたセル６００ｂを含む回路６２０を抜き出した断面図である。図２０（Ｂ）は、セル６００ａ、およびセル６００ｂの断面図を示す。
　セル６００ａは、トランジスタ２００ａおよび容量素子１００ａを有している。セル６００ｂは、トランジスタ２００ｂおよび容量素子１００ｂを有している。
　以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、半導体装置の一形態を、図２１乃至図２４を用いて説明する。
＜記憶装置１＞
　図２１、および図２２に示す記憶装置は、トランジスタ３００と、トランジスタ２００、および容量素子１００を有している。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
　図２１、および図２２に示す記憶装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　図２１、および図２２に示す記憶装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
　情報の書き込みおよび保持について説明する。まず、配線１００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、配線１００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のどちらかが与えられるものとする。その後、配線１００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
　トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
　次に情報の読み出しについて説明する。配線１００１に所定の電位（定電位）を与えた状態で、配線１００５に適切な電位（読み出し電位）を与えると、配線１００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を導通状態とするために必要な配線１００５の電位を指すものとする。したがって、配線１００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は導通状態となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は非導通状態のままである。このため、配線１００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
＜記憶装置１の構造＞
　本発明の一態様の記憶装置は、図２１に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図２１に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　ここで、図２１において、Ｗ１−Ｗ２で示すトランジスタ３００のＷ幅方向の断面図を、図２４（Ｂ）に示す。図２４（Ｂ）に示すように、トランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）に凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および該導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２１において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５０、および導電体３５６上に、配線層を設けてもよい。例えば、図２１において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図２１において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
　絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図２１において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
　絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体２１０、および絶縁体２１４には、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
　また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、およびトランジスタ２００を構成する導電体等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
　絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００の構造は、先の実施の形態で説明した半導体装置が有するトランジスタを用いればよい。また、図２１に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　トランジスタ２００の上方には、絶縁体２８０を設ける。
　絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
　また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体２２０、絶縁体２２２、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。
　導電体２４６、および導電体２４８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　続いて、トランジスタ２００の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。
　また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体１１０は、容量素子１００の電極としての機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
　導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図２１では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、導電体１１２、および導電体１１０上に、容量素子１００の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１００は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
＜記憶装置１の変形例１＞
　以下では、図２２を用いて、本発明の一態様に係る記憶装置の一例について説明する。
　図２２（Ａ）は、容量素子１００、トランジスタ２００、およびトランジスタ３００を有する記憶装置の断面図である。なお、図２２に示す記憶装置において、先の実施の形態、および＜記憶装置１の構造＞に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
　図２２に示すように、トランジスタ２００は、＜記憶装置１の構造＞に示した半導体装置に、先の実施の形態で説明したセル６００を設けたことが異なる。
　具体的には、図２２に示すように、容量素子１００と、トランジスタ２００の代わりに、容量素子１００の構成の一部と、トランジスタ２００の構成の一部とを共有するセル６００を有する。
　上記構造により、セル６００と、トランジスタ３００との一部、または全体が、重畳することで、記憶装置の投影面積の合計した面積を小さくすることができる。したがって、セル６００の微細化、または高集積化が容易となる。また、工程短縮が可能となる。
＜記憶装置１の変形例２＞
　また、本実施の形態の変形例の一例を、図２３、および図２４（Ａ）に示す。
　図２１に示す記憶装置を、メモリセルとして集積することで、メモリセルアレイを構成することができる。例えば、図２４（Ａ）に示す回路図において、メモリセルがマトリクス状となるように、複数の記憶装置を設けるとよい。図２３は、図２１に示す記憶装置において、トランジスタ２００を集積した場合におけるメモリセルアレイの断面図の一例である。
　図２３、および図２４（Ａ）は、トランジスタ３００ａ、トランジスタ２００ａ、および容量素子１００ａを有する記憶装置と、トランジスタ３００ｂ、トランジスタ２００ｂ、および容量素子１００ｂを有する記憶装置を集積したメモリセルアレイである。
　例えば、図２３に示すように、トランジスタ２００ａと、トランジスタ２００ｂを重畳して設けることができる。また、トランジスタ３００ａ、およびトランジスタ３００ｂにおいて、ＳＬラインを共通して設けることができる。例えば、トランジスタ３００ａ、およびトランジスタ３００ｂにおいて、ＳＬラインとして、領域３１４ａを共通に設けることで、配線やプラグの形成が不要となり、工程の短縮が可能となる。また、当該構成により、半導体装置の小面積化、高集積化、微細化が可能となる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
以下では、本発明の一態様に係る容量素子１００、トランジスタ２００、およびトランジスタ４００を有する半導体装置の一例について説明する。
＜半導体装置の構成例＞
図２５（Ａ）、および図２５（Ｂ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ４００周辺の断面図であり、図２６は当該半導体装置の上面図である。なお、図２６の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図２５（Ａ）は、図２６にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００、およびトランジスタ４００のチャネル長方向の断面図でもある。また、図２５（Ｂ）は、図２６にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図である。
基板２０１上に形成されたトランジスタ２００およびトランジスタ４００は、異なる構成を有する。例えば、トランジスタ４００は、トランジスタ２００と比較して、バックゲート電位およびトップゲート電位が０Ｖのときのドレイン電流（Ｉｃｕｔ）が小さい構成とすればよい。なお、本明細書等で、Ｉｃｕｔとは、トランジスタのスイッチング動作を制御するゲートの電位が０Ｖのときのドレイン電流のことを指す。
例えば、トランジスタ４００をスイッチング素子として、トランジスタ２００のバックゲートの電位を制御できる構成とする。これにより、トランジスタ２００のバックゲートと接続するノードを所望の電位にした後、トランジスタ４００をオフ状態にすることで、トランジスタ２００のバックゲートと接続するノードの電荷が消失することを抑制することができる。
以下、トランジスタ２００とトランジスタ４００の構成についてそれぞれ図２５、および図２６を用いて説明する。なお、トランジスタ２００とトランジスタ４００の構成材料については＜半導体装置の構成材料＞で詳細に説明している。
本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１０、絶縁体２１２、絶縁体２８０を有する。また、トランジスタ２００と電気的に接続し、配線として機能する導電体２０３（導電体２０３ａ、および導電体２０３ｂ）、およびプラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有する。また、トランジスタ４００と電気的に接続し、配線として機能する導電体４０３（導電体４０３ａ、および導電体４０３ｂ）、およびプラグとして機能する導電体４４０（導電体４４０ａ、および導電体４４０ｂ）とを有する。
なお、導電体２０３、および導電体４０３は、絶縁体２１２の開口の内壁に接して導電体２０３ａ、および導電体４０３ａが形成され、さらに内側に導電体２０３ｂ、および導電体４０３ｂが形成されている。ここで、導電体２０３、および導電体４０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。
また、導電体２４０、および導電体４４０は、絶縁体２８０、絶縁体２８２、および絶縁体２８６の開口の内壁に接して形成されている。ここで、導電体２４０、および導電体４４０の上面の高さと、絶縁体２８６の上面の高さは同程度にできる。
なお、図では、配線、またはプラグとして気のする導電体を２層からなる積層構造として示しているが、本発明はこれに限られるものではない。例えば、単層、または３層以上の積層構造としてもよい。
［トランジスタ２００］
図２５に示すように、トランジスタ２００は、チャネル形成領域に金属酸化物を有するトランジスタであり、上記実施の形態に示すトランジスタを用いることができる。
［トランジスタ４００］
次に、トランジスタ２００とは異なる電気特性を有するトランジスタ４００について説明する。トランジスタ４００は、上記のトランジスタ２００と並行して作製することができるトランジスタであり、トランジスタ２００と同じ層に形成することが好ましい。トランジスタ２００と並行して作製することで、余計な工程を増やすことなく、トランジスタ４００を作製することができる。
図２５（Ａ）に示すように、トランジスタ４００は、基板２０１の上に配置された絶縁体２１０および絶縁体２１２と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体４０５（導電体４０５ａ、および導電体４０５ｂ）と、絶縁体２１６と導電体４０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０ａ１および酸化物４３０ａ２と、酸化物４３０ａ１の上面に接して配置された酸化物４３０ｂ１と、酸化物４３０ａ２の上面に接して配置された酸化物４３０ｂ２と、絶縁体４２４の上面、酸化物４３０ａ１および酸化物４３０ａ２の側面と上面、ならびに酸化物４３０ｂ１および酸化物４３０ｂ２の側面と上面に接して配置された酸化物４３０ｃと、酸化物４３０ｃの上に配置された絶縁体４５０と、絶縁体４５０の上に配置された絶縁体４５２と、絶縁体４５２上に配置された導電体４６０ａと、導電体４６０ａの上に配置された導電体４６０ｂと、導電体４６０ｂの上に配置された絶縁体４７０と、絶縁体４７０上に配置された絶縁体４７１と、絶縁体４５０、絶縁体４５２、導電体４６０ａ、および導電体４６０ｂ、絶縁体４７０および絶縁体４７１の側面に接し、かつ酸化物４３０と接して配置された絶縁体２７３と、絶縁体２７３を介して導電体４６０の側面に配置された絶縁体４７５と、絶縁体２７３を介して酸化物４３０上に配置された絶縁体２７４と、を有する。
以下において、酸化物４３０ａ１、酸化物４３０ａ２、酸化物４３０ｂ１、酸化物４３０ｂ２、および酸化物４３０ｃをまとめて酸化物４３０という場合がある。なお、トランジスタ４００では、導電体４６０ａおよび導電体４６０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４６０ｂのみを設ける構成にしてもよい。
ここで、トランジスタ４００を構成する導電体、絶縁体、および酸化物は、同じ層のトランジスタ２００を構成する導電体、絶縁体、および酸化物と、同じ工程で形成することができる。よって、導電体４０５（導電体４０５ａおよび導電体４０５ｂ）は導電体２０５（導電体２０５ａおよび導電体２０５ｂ）と、酸化物４３０（酸化物４３０ａ１、酸化物４３０ａ２、酸化物４３０ｂ１、酸化物４３０ｂ２、および酸化物４３０ｃ）は酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、絶縁体４５０は絶縁体２５０と、絶縁体４５２は絶縁体２５２と、導電体４６０（導電体４６０ａおよび導電体４６０ｂ）は導電体２６０（導電体２６０ａおよび導電体２６０ｂ）と、絶縁体４７０は絶縁体２７０と、絶縁体４７１は絶縁体２７１と、絶縁体４７５は絶縁体２７５と、対応している。そのため、これらのトランジスタ４００を構成する導電体、絶縁体、および酸化物は、トランジスタ２００と同様の材料を用いて形成することができ、トランジスタ２００の構成を参酌することができる。
酸化物４３０ｃは、酸化物４３０ａ１および酸化物４３０ｂ１、ならびに酸化物４３０ａ２および酸化物４３０ｂ２、を覆って形成されることが好ましい。また、酸化物４３０ａ１の側面と酸化物４３０ｂ１の側面が略一致していることが好ましく、酸化物４３０ａ２の側面と酸化物４３０ｂ２の側面が略一致していることが好ましい。例えば、酸化物４３０ｃは、酸化物４３０ａ１および酸化物４３０ａ２の側面、酸化物４３０ｂ１および酸化物４３０ｂ２の上面および側面、ならびに絶縁体４２４の上面の一部に接して形成される。ここで、酸化物４３０ｃを上面から見ると、酸化物４３０ｃの側面は、酸化物４３０ａ１の側面および酸化物４３０ｂ１の側面、ならびに酸化物４３０ａ２の側面および酸化物４３０ｂ２の側面の外側に位置する。
酸化物４３０ａ１および酸化物４３０ｂ１と、酸化物４３０ａ２および酸化物４３０ｂ２は、導電体４０５、絶縁体４５０、絶縁体４５２、および導電体４６０を挟んで対向して形成される。
また、酸化物４３０ｂ１の側面、または酸化物４３０ｂ２の側面と、酸化物４３０ｂ１の上面、または酸化物４３０ｂ２の上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物４３０ｂ１、または酸化物４３０ｂ２の端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
酸化物４３０は、絶縁体２７３を介して、絶縁体２７５、または絶縁体２７４と重畳する領域を有し、当該領域およびその近傍は、トランジスタ２００の領域２３１、および領域２３２と同様に、低抵抗化されている。また、酸化物４３０は、導電体４４０と接する領域を有し、当該領域は、トランジスタ２００の領域２３６と同様に、低抵抗化されている。よって、酸化物４３０ａ１、酸化物４３０ｂ１、および酸化物４３０ｃの一部または酸化物４３０ａ２、酸化物４３０ｂ２、および酸化物４３０ｃの一部は、トランジスタ４００の接合領域、ソース領域またはドレイン領域のいずれかとして機能できる。
酸化物４３０ｃにおいて、酸化物４３０ａ１および酸化物４３０ａ２と、酸化物４３０ｂ１および酸化物４３０ｂ２とに挟まれる領域は、チャネル形成領域として機能する。ここで、酸化物４３０ａ１および酸化物４３０ａ２と、酸化物４３０ｂ１および酸化物４３０ｂ２との距離を大きくすることが好ましく、例えば、トランジスタ２００の導電体２６０のチャネル長方向の長さより大きくすることが好ましい。これにより、トランジスタ４００のオフ電流を低減することができる。
トランジスタ４００の酸化物４３０ｃは、トランジスタ２００の酸化物２３０ｃと同様の材料を用いて形成することができる。つまり、酸化物４３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を用いることができる。例えば、酸化物４３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いる場合、含まれるＩｎ、Ｇａ、Ｚｎの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、またはＩｎ：Ｇａ：Ｚｎ＝１：３：４などにすることができる。
また、酸化物４３０ｃをチャネル形成領域に用いたトランジスタは、酸化物２３０ｂをチャネル形成領域に用いたトランジスタと異なる電気特性を有することが好ましい。このため、例えば、酸化物４３０ｃと酸化物２３０ｂにおいて、酸化物の材料、酸化物に含まれる元素の含有比率、酸化物の膜厚、または、酸化物に形成されるチャネル形成領域の幅や長さ、などのいずれかが異なることが好ましい。
以下では、酸化物４３０ｃに、酸化物２３０ｃと同じ金属酸化物を用いた場合について説明する。例えば、酸化物４３０ｃとして、絶縁性が比較的高い、Ｉｎの原子数比が比較的小さい金属酸化物を用いることが好ましい。酸化物４３０ｃとして、このような金属酸化物を用いた場合、酸化物４３０ｃにおいて、構成元素中の元素Ｍの原子数比を、酸化物２３０ｂにおける、構成元素中の元素Ｍの原子数比より大きくすることができる。また、酸化物４３０ｃにおいて、Ｉｎに対する元素Ｍの原子数比を、酸化物２３０ｂにおける、Ｉｎに対する元素Ｍの原子数比より大きくすることができる。これにより、トランジスタ４００の閾値電圧を０Ｖより大きくし、オフ電流を低減し、ゲート電圧が０Ｖの時のドレイン電流を非常に小さくすることができる。
また、トランジスタ４００のチャネル形成領域として機能する酸化物４３０ｃは、トランジスタ２００の酸化物２３０ｃなどと同様に、酸素欠損が低減され、水素または水などの不純物が低減されていることが好ましい。これにより、トランジスタ４００の閾値電圧を０Ｖより大きくし、オフ電流を低減し、ゲート電圧が０Ｖの時のドレイン電流を非常に小さくすることができる。
また、酸化物４３０ｃを用いたトランジスタ４００の閾値電圧が、第２のゲート電極に負電位を印加していないトランジスタ２００より閾値電圧が大きいことが好ましい。トランジスタ４００の閾値電圧をトランジスタ２００の閾値電圧より大きくするには、例えば、トランジスタ２００の酸化物２３０ｂとして用いられる金属酸化物は、Ｉｎの原子数比が、酸化物２３０ａ、および酸化物４３０ｃに用いる金属酸化物よりも、比較的大きい金属酸化物を用いることが好ましい。
また、トランジスタ４００の酸化物４３０ａ１または酸化物４３０ｂ１と、酸化物４３０ａ２または酸化物４３０ｂ２との間の距離を、トランジスタ２００の領域２３４の幅より大きくすることが好ましい。これにより、トランジスタ４００のチャネル長をトランジスタ２００のチャネル長より長くできるので、トランジスタ４００の閾値電圧を、第２のゲート電極に負電位を印加していないトランジスタ２００の閾値電圧より大きくすることができる。
また、トランジスタ４００では、チャネル形成領域が酸化物４３０ｃに形成されるのに対して、トランジスタ２００では、チャネル形成領域が酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃに形成される。このため、トランジスタ４００のチャネル形成領域における酸化物４３０の膜厚は、トランジスタ２００のチャネル形成領域における酸化物２３０の膜厚より薄くできる。よって、トランジスタ４００の閾値電圧を、第２のゲート電極に負電位を印加していないトランジスタ２００の閾値電圧より大きくすることができる。
［容量素子１００］
また、トランジスタ２００およびトランジスタ４００の上に容量素子１００を設ける構成にしてもよい。本実施の形態では、トランジスタ２００に電気的に接続された導電体１１０を用いて、容量素子１００を形成する例について示す。
導電体１１０、および複数の導電体１１２上に絶縁体１３０を配置することが好ましい。絶縁体１３０は、例えば、酸化アルミニウムまたは酸化窒化シリコンを単層または積層で用いればよい。
さらに、絶縁体１３０の上に、少なくとも一部が導電体１１０と重なるように、導電体１２０が配置されることが好ましい。導電体１２０は、導電体１１０などと同様に、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体１２０は積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、導電体１２０は、導電体２０３などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
導電体１１０は容量素子１００の電極の一方として機能し、導電体１２０は容量素子１００の電極の他方として機能する。絶縁体１３０は容量素子１００の誘電体として機能する。
また、絶縁体１３０および導電体１２０の上に絶縁体１５０を配置するのが好ましい。絶縁体１５０は、絶縁体２８０に用いることができる絶縁体を用いればよい。
［半導体装置の回路図］
ここで、本実施の形態に示す半導体装置における、トランジスタ２００、トランジスタ４００、および容量素子１００の接続関係の一例を示した回路図を図３３（Ａ）に示す。また、図３３（Ａ）に示す配線１００３から配線１０１０などを図３３（Ａ）に対応させた断面図を図３３（Ｂ）に示す。
図３３（Ａ）、図３３（Ｂ）に示すように、トランジスタ２００は、ゲートが配線１００４と、ソースおよびドレインの一方が配線１００３と、ソースおよびドレインの他方が容量素子１００の電極の一方と電気的に接続される。また、容量素子１００の電極の他方が配線１００５と電気的に接続される。また、トランジスタ４００のドレインが配線１０１０と電気的に接続される。また、図３３（Ａ）、図３３（Ｂ）に示すように、トランジスタ２００のバックゲートと、トランジスタ４００のソース、トップゲート、およびバックゲートが、配線１００６、配線１００７、配線１００８、および配線１００９を介して電気的に接続される。
ここで、配線１００４に電位を印加することで、トランジスタ２００のオン状態、オフ状態を制御することができる。トランジスタ２００をオン状態として、配線１００３に電位を印加することで、トランジスタ２００を介して、容量素子１００に電荷を供給することができる。このとき、トランジスタ２００をオフ状態にすることで、容量素子１００に供給された電荷を保持することができる。また、配線１００５は、任意の電位を与えることで、容量結合によって、トランジスタ２００と容量素子１００の接続部分の電位を制御することができる。例えば、配線１００５に接地電位を与えると、上記電荷を保持しやすくなる。また、配線１０１０に負の電位を印加することで、トランジスタ４００を介して、トランジスタ２００のバックゲートに負の電位を与え、トランジスタ２００の閾値電圧を０Ｖより大きくし、オフ電流を低減し、ゲート電圧が０Ｖの時のドレイン電流を非常に小さくすることができる。
図３３（Ａ）に示すように、トランジスタ４００のトップゲートおよびバックゲートをソースと接続（ダイオード接続）し、トランジスタ４００のソースとトランジスタ２００のバックゲートを接続する構成にすることで、配線１０１０によって、トランジスタ２００のバックゲート電位を制御することができる。トランジスタ２００のバックゲートの負電位を保持するとき、トランジスタ４００のトップゲート−ソース間の電位差、およびバックゲート−ソース間の電位差は、０Ｖになる。トランジスタ４００のゲート電圧が０Ｖの時のドレイン電流が非常に小さく、閾値電圧がトランジスタ２００より大きいので、この構成とすることにより、トランジスタ４００に電源供給をしなくてもトランジスタ２００のバックゲートの負電位を長時間維持することができる。
さらに、トランジスタ２００のバックゲートの負電位を保持することで、トランジスタ２００に電源供給をしなくてもトランジスタ２００のゲート電圧が０Ｖの時のドレイン電流を非常に小さい状態に維持することができる。つまり、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、容量素子１００に電荷を長時間保持することができる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供することができる。
なお、トランジスタ２００、トランジスタ４００および容量素子１００の接続関係は、図３３（Ａ）、図３３（Ｂ）に示すものに限定されない。必要な回路構成に応じて適宜接続関係を変更することができる。
＜半導体装置の作製方法＞
次に、本発明に係るトランジスタ２００、およびトランジスタ４００を有する半導体装置について、作製方法を図２７乃至図３２を用いて説明する。また、図２７乃至図３２において、各図の（Ａ）は、図２６にＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｂ）は、図２６にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。
まず、基板２０１を準備し、基板２０１上に絶縁体２１０を成膜する。絶縁体２１０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法は、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
本実施の形態では、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
次に絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２として、ＣＶＤ法によって酸化シリコンを成膜する。
次に、絶縁体２１２に、絶縁体２１０に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１２に酸化シリコン膜を用いた場合は、絶縁体２１０は、エッチングストッパ膜として機能する絶縁膜として、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
開口の形成後に、導電体２０３ａ、および導電体４０３ａとなる導電膜を成膜する。当該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０３ａ、および導電体４０３ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０３ａ、および導電体４０３ａとなる導電膜として、スパッタリング法によって窒化タンタル、または窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体２０３ａ、および導電体４０３ａとしてこのような金属窒化物を用いることにより、後述する導電体２０３ｂ、および導電体４０３ｂで銅など拡散しやすい金属を用いても、当該金属が導電体２０３ａ、および導電体４０３ａを介して外に拡散するのを防ぐことができる。
次に、導電体２０３ａ、および導電体４０３ａとなる導電膜上に、導電体２０３ｂ、および導電体４０３ｂとなる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０３ｂ、および導電体４０３ｂとなる導電膜として、銅などの低抵抗導電性材料を成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０３ａ、および導電体４０３ａとなる導電膜、ならびに導電体２０３ｂ、および導電体４０３ｂとなる導電膜の一部を除去し、絶縁体２１２を露出する。その結果、開口部のみに、導電体２０３ａ、および導電体４０３ａとなる導電膜、ならびに導電体２０３ｂ、および導電体４０３ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体２０３ａおよび導電体２０３ｂを含む導電体２０３、および導電体４０３ａおよび導電体４０３ｂを含む導電体４０３を形成することができる。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。
次に、絶縁体２１２、導電体２０３、および導電体４０３上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、導電体２０３ｂに銅など拡散しやすい金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
次に絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化シリコンを成膜する。
次に、絶縁体２１４および絶縁体２１６に、導電体２０３、および導電体４０３に達する開口を形成する。開口の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
開口の形成後に、導電体２０５ａ、および導電体４０５ａとなる導電膜を成膜する。導電体２０５ａ、および導電体４０５ａとなる導電膜は、酸素の透過を抑制する機能を有する導電性材料を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５ａ、および導電体４０５ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０５ａ、および導電体４０５ａとなる導電膜として、スパッタリング法によって窒化タンタルを成膜する。
次に、導電体２０５ａ、および導電体４０５ａとなる導電膜上に、導電体２０５ｂ、および導電体４０５ｂとなる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０５ｂ、および導電体４０５ｂとなる導電膜として、ＣＶＤ法によって窒化チタンを成膜し、当該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０５ａ、および導電体４０５ａとなる導電膜、ならびに導電体２０５ｂ、および導電体４０５ｂとなる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５ａ、導電体４０５ａ、導電体２０５ｂ、および導電体４０５ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体２０５ａおよび導電体２０５ｂを含む導電体２０５、ならびに導電体４０５ａおよび導電体４０５ｂを含む導電体４０５を形成することができる。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。
次に、絶縁体２１６、導電体２０５、および導電体４０５上に絶縁体２２０を成膜する。絶縁体２２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、絶縁体２２０として、ＣＶＤ法によって酸化シリコンを成膜する。
次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水は、絶縁体２２２を介してトランジスタ２００の内側へ拡散することなく、酸化物２３０中の酸素欠損の生成を抑制することができる。
絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、絶縁体２２２として、ＡＬＤ法によって酸化ハフニウムを成膜する。
次に、絶縁体２２２上に絶縁体２２４、絶縁体４２４となる絶縁膜を成膜する。絶縁体２２４、絶縁体４２４となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、絶縁体２２４、絶縁体４２４となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜する。
続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で行ってもよい。
上記加熱処理によって、絶縁体２２２から、絶縁体２２４、絶縁体４２４となる絶縁膜に過剰酸素が添加され、絶縁体２２４、絶縁体４２４となる絶縁膜に過剰酸素領域を容易に形成することができる。
また、加熱処理は、絶縁体２２０成膜後、および絶縁体２２２の成膜後のそれぞれのタイミングで行うこともできる。当該加熱処理は、上述した加熱処理条件を用いることができるが、絶縁体２２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。また、上記加熱処理によって、絶縁体２２４、絶縁体４２４となる絶縁膜に含まれる水素や水などの不純物を除去することなどができる。
ここで、絶縁体２２４、絶縁体４２４となる絶縁膜に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水素や水などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
次に、絶縁体２２４、絶縁体４２４となる絶縁膜上に、酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜と、酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜を順に成膜する。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜、および酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜と酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜との界面近傍を清浄に保つことができる。
酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜、および酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜の成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
例えば、酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜、および酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
特に、酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜の成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４、絶縁体４２４となる絶縁膜に供給される場合がある。なお、酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜のスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
また、酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の金属酸化物が形成される。酸素欠乏型の金属酸化物をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。
本実施の形態では、酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜、および酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜、および酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜を島状に加工して、酸化物２３０ａ、および酸化物２３０ｂの積層構造、酸化物４３０ａ１、および酸化物４３０ｂ１の積層構造、ならびに酸化物４３０ａ２、および酸化物４３０ｂ２の積層構造、を形成する（図２７（Ａ）、および図２７（Ｂ）参照）。なお、当該工程において、絶縁体２２４、絶縁体４２４となる絶縁膜の一部が除去される場合がある。
ここで、酸化物２３０ａ、および酸化物２３０ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ、および酸化物２３０ｂの側面は、絶縁体２２４となる絶縁膜の上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、および酸化物２３０ｂの側面が、絶縁体２２４となる絶縁膜の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、トランジスタ２００の小面積化、高密度化が可能となる。なお、酸化物２３０ａ、および酸化物２３０ｂの側面と絶縁体２２４となる絶縁膜の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物２３０ａ、および酸化物２３０ｂの側面と絶縁体２２４となる絶縁膜の上面のなす角は大きいほど好ましい。
また、酸化物２３０ａ、および酸化物２３０ｂの側面と、酸化物２３０ｂの上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物２３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
また、酸化物４３０ａ１、および酸化物４３０ｂ１の側面と、酸化物４３０ｂ１の上面、および、酸化物４３０ａ２、および酸化物４３０ｂ２の側面と、酸化物４３０ｂ２の上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物４３０ｂ１、または酸化物４３０ｂ２の端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
なお、端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、上記レジスト露光用のマスクは不要となる。なお、露光後のレジストマスクは、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行う、などによって除去することができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜、および酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。上記酸化膜のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
また、上記ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａ、および酸化物２３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウエット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
ウエット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。
続いて、加熱処理を行ってもよい。加熱処理の条件は、前述の加熱処理の条件を用いることができる。
次に、絶縁体２２４、絶縁体４２４となる絶縁膜、酸化物２３０ａ、および酸化物２３０ｂの積層構造、酸化物４３０ａ１、および酸化物４３０ｂ１の積層構造、ならびに酸化物４３０ａ２、および酸化物４３０ｂ２の積層構造の上に、酸化膜２３０Ｃを成膜する（図２７（Ｃ）、および図２７（Ｄ）参照）。当該酸化膜の成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
酸化膜２３０Ｃは、酸化物２３０ａとなる酸化膜の成膜条件と同様の条件を用いて成膜してもよいし、酸化物２３０ｂとなる酸化膜の成膜条件と同様の条件を用いて成膜してもよい。また、これらの条件を組み合わせて成膜してもよい。
本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。このとき、酸素の割合を７０％以上、好ましくは８０％以上、より好ましくは１００％として、成膜してもよい。
なお、酸化膜２３０Ｃは、酸化物２３０ｃ、および酸化物４３０ｃとなる酸化膜に求める特性に合わせて、酸化物２３０ａ、酸化物４３０ａ１、および酸化物４３０ａ２となる酸化膜と同様の成膜方法、または酸化物２３０ｂ、酸化物４３０ｂ１、および酸化物４３０ｂ２となる酸化膜と同様の成膜方法を用いればよい。本実施の形態では、酸化物２３０ｃ、および酸化物４３０ｃとなる酸化膜として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
次に、酸化膜２３０Ｃを島状に加工し、酸化物２３０ｃを有する酸化物２３０、および酸化物４３０ｃを形成する（図２８（Ａ）、および図２８（Ｂ）参照）ここで、酸化物２３０ｃは、酸化物２３０ａおよび酸化物２３０ｂを覆って形成することが好ましい。また、酸化物４３０ｃは、酸化物４３０ａ１、酸化物４３０ｂ１、酸化物４３０ａ２、および酸化物４３０ｂ２を覆って形成することが好ましい。当該加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、リソグラフィー法において、レジストマスクの代わりにハードマスクを用いてもよい。
続いて、絶縁膜２５０Ａ、絶縁膜２５２Ａ、導電膜２６０Ａ、導電膜２６０Ｂ、絶縁膜２７０Ａ、および絶縁膜２７１Ａを順に成膜する（図２８（Ｃ）、および図２８（Ｄ）参照）。
絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。なお、絶縁膜２５０Ａを成膜する際の成膜温度は、３５０℃以上４５０℃未満、特に４００℃前後とすることが好ましい。絶縁膜２５０Ａを、４００℃で成膜することで、不純物が少ない絶縁体を成膜することができる。
なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、当該酸素プラズマに絶縁膜２５０Ａを曝すことで、絶縁膜２５０Ａ、酸化物２３０、および酸化物４３０ｃへ酸素を導入することができる。
また、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁膜２５０Ａの水分濃度および水素濃度を低減させることができる。
次に、絶縁膜２５０Ａ上に絶縁膜２５２Ａを成膜する。絶縁膜２５２Ａとして、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁膜２５２Ａが、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水は、絶縁膜２５２Ａを介してトランジスタ２００の内側へ拡散することがなく、酸化物２３０中の酸素欠損の生成を抑制することができる。
絶縁膜２５２Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。
また、絶縁膜２５２Ａとして金属酸化物を、酸素を含む雰囲気において、スパッタリング法を用いて成膜することで、絶縁膜２５０Ａに酸素を添加し、絶縁膜２５０Ａに過剰酸素領域を形成することができる。絶縁膜２５０Ａに添加された過剰酸素は、酸化物２３０に酸素を供給することで、酸素欠損を補償することができる。
ここで、スパッタリング法による絶縁膜２５２Ａの成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を通過し、被成膜面と接する絶縁膜２５０Ａに取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁膜２５０Ａ内部まで到達する。イオンが絶縁膜２５０Ａに取り込まれることにより、イオンが取り込まれた領域が絶縁膜２５０Ａに形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁膜２５０Ａに過剰酸素領域が形成される。
絶縁膜２５０Ａに過剰な酸素を導入することで、過剰酸素領域を形成することができる。絶縁膜２５０Ａの過剰な酸素は、酸化物２３０に供給され、酸化物２３０の酸素欠損が補填することができる。
したがって、絶縁膜２５２Ａを成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁膜２５２Ａを成膜しながら、絶縁膜２５０Ａに酸素を導入することができる。特に、絶縁膜２５２Ａに、バリア性を有するアルミニウムおよびハフニウムの一方または双方の酸化物を用いることで、絶縁体２５０に導入した過剰酸素を、効果的に封じ込めることができる。
続いて、導電膜２６０Ａ、および導電膜２６０Ｂを成膜する。導電膜２６０Ａ、および導電膜２６０Ｂは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。本実施の形態では、導電膜２６０Ａとして、ＣＶＤ法によって窒化チタンを成膜し、導電膜２６０Ｂとして、ＣＶＤ法によってタングステンを成膜する。
続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。なお、加熱処理は行わなくてもよい場合がある。本加熱処理によって、絶縁膜２５２Ａから、絶縁膜２５０Ａに過剰酸素が添加され、絶縁膜２５０Ａに過剰酸素領域を容易に形成することができる。
続いて、絶縁膜２７０Ａ、および絶縁膜２７１Ａを成膜する。絶縁膜２７０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。絶縁膜２７０Ａは、バリア膜として機能するため、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いる。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、導電体２６０の酸化を防ぐことができる。また、導電体２６０および絶縁体２５０を介して、水または水素などの不純物が酸化物２３０に混入することを防ぐことができる。本実施の形態では、絶縁膜２７０Ａとして、ＡＬＤ法によって酸化アルミニウムを成膜する。
絶縁膜２７１Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。ここで、絶縁膜２７１Ａの膜厚は、後の工程で成膜する絶縁膜２７２Ａの膜厚より厚くすることが好ましい。これにより、後の工程で絶縁体２７２を形成する際、導電体２６０の上に絶縁体２７１を、容易に残存させることができる。本実施の形態では、絶縁膜２７１Ａとして、ＣＶＤ法によって酸化シリコンを成膜する。
次に、絶縁膜２７１Ａを、エッチングし、絶縁体２７１、および絶縁体４７１を形成する。ここで、絶縁体２７１、および絶縁体４７１は、ハードマスクとして機能する。絶縁体２７１、および絶縁体４７１を設けることで、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０ａの側面、導電体２６０ｂの側面、および絶縁体２７０の側面、ならびに絶縁体４５０の側面、絶縁体４５２の側面、導電体４６０ａの側面、導電体４６０ｂの側面、および絶縁体４７０の側面を、基板の上面に対し、概略垂直に形成することができる。
絶縁体２７１、および絶縁体４７１をマスクとして、絶縁膜２５０Ａ、絶縁膜２５２Ａ、導電膜２６０Ａ、導電膜２６０Ｂ、絶縁膜２７０Ａを、エッチングし、絶縁体２５０、絶縁体２５２、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）、および絶縁体２７０、ならびに絶縁体４５０、絶縁体４５２、導電体４６０（導電体４６０ａ、および導電体４６０ｂ）、および絶縁体４７０を形成する（図２９（Ａ）、および図２９（Ｂ）参照）。なお、当該エッチングにより、酸化膜２３０Ｃと、絶縁体２５０とが重ならない領域において、酸化物２３０ｃ、および酸化物４３０ｃの一部が除去されていてもよい。この場合、酸化物２３０ｃの絶縁体２５０と重なる領域の膜厚が、絶縁体２５０と重ならない領域の膜厚より厚くなる場合がある。また、酸化物４３０ｃの絶縁体４５０と重なる領域の膜厚が、絶縁体４５０と重ならない領域の膜厚より厚くなる場合がある。
また、絶縁体２５０、絶縁体２５２、導電体２６０ａ、導電体２６０ｂ、絶縁体２７０、および絶縁体２７１は、少なくとも一部が、導電体２０５および酸化物２３０ａ、および酸化物２３０ｂと重なるように形成する。
また、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０ａの側面、導電体２６０ｂの側面、および絶縁体２７０の側面は、同一面内であることが好ましい。絶縁体４５０の側面、絶縁体４５２の側面、導電体４６０ａの側面、導電体４６０ｂの側面、および絶縁体４７０の側面は、同一面内であることが好ましい。
なお、上記加工後も、当該ハードマスク（絶縁体２７１、および絶縁体４７１）は除去せずに後工程を進めてもよい。
ここで、例えば、絶縁体２５０、絶縁体２５２、導電体２６０、絶縁体２７０、および絶縁体２７１、並びに絶縁体４５０、絶縁体４５２、導電体４６０、絶縁体４７０、および絶縁体４７１をマスクとして、酸化物２３０と、酸化物４３０ａ、酸化物４３０ｂ、および酸化物４３０ｃからなる積層体（以下、酸化物４３０ともいう）と、に金属元素、または不純物を添加する処理を行ってもよい（図２９（Ａ）、および図２９（Ｂ）に矢印で示す）。
なお、金属元素、または不純物を添加する処理としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、添加する不純物、および金属元素を、元素、ドーパント、イオン、ドナー、またはアクセプターなどと言い換えてもよい。
また、不純物、および金属元素は、プラズマ処理にて添加されてもよい。この場合、プラズマＣＶＤ装置、ドライエッチング装置、アッシング装置を用いてプラズマ処理を行うことで、不純物、および金属元素を添加することができる。なお、上述した処理を複数組み合わせてもよい。
ゲート電極として機能する導電体２６０をマスクとしているため、酸化物２３０の導電体２６０と重畳する領域（領域２３４）のみが、水素、および窒素の添加が抑制され、自己整合的に領域２３４と領域２３２の境界を設けることができる。
上記導電体２６０をマスクとした不純物の添加処理により、例えば、絶縁体２７４を設けた後の工程で領域２３２が形成されるため、不純物が拡散するための十分な熱履歴がない場合でも、領域２３２を確実に設けることができる。なお、不純物の拡散により、領域２３２は、ゲート電極として機能する導電体２６０と重畳してもよい。その場合、領域２３２は、いわゆるオーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。
また、例えば、絶縁膜２７３Ａを成膜した後、絶縁膜２７３Ａを介して、イオンドーピング法により、不純物を添加してもよい。絶縁膜２７３Ａは、酸化物２３０、絶縁体２５０、絶縁体２５２、導電体２６０、絶縁体２７０、および絶縁体２７１、並びに酸化物４３０、絶縁体４５０、絶縁体４５２、導電体４６０、絶縁体４７０、および絶縁体４７１を覆って設ける。したがって、ゲート絶縁体として機能する絶縁体２５０、および絶縁体２５２を、絶縁体２７３により保護しながら不純物を添加することができる。
次に、酸化物２３０、絶縁体２５０、絶縁体２５２、導電体２６０、絶縁体２７０、および絶縁体２７１を覆って、絶縁膜２７３Ａ、および絶縁膜２７５Ａを成膜する（図２９（Ｃ）、および図２９（Ｄ）参照）。絶縁膜２７３Ａ、および絶縁膜２７４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
絶縁膜２７３Ａとして、被覆性に優れたＡＬＤ法により成膜することが好ましい。ＡＬＤ法を用いることで、導電体２６０や導電体４６０などにより形成された段差部においても、絶縁体２５０、絶縁体２５２、導電体２６０、および絶縁体２７０の側面に対して、均一な厚さを有する絶縁膜２７３Ａを形成することができる。
例えば、絶縁膜２７３Ａとして、ＡＬＤ法を用いて成膜した、金属酸化膜を用いることができる。ＡＬＤ法を用いることで、緻密な薄膜を成膜することができる。金属酸化膜は、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれることが好ましい。本実施の形態では、絶縁体２７３として、酸化アルミニウムを用いる。
なお、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。例えば、ＡＬＤ法を用いて酸化ハフニウムを成膜することで、酸化ハフニウムの膜厚の制御が容易となり、水素、および窒素の適切な添加量を調整することができる。
したがって、絶縁膜２７３Ａに酸化アルミニウムを用いる場合、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７０の側面と接する領域、並びに絶縁体４５０の側面、絶縁体４５２の側面、導電体４６０の側面、および絶縁体４７０の側面と接する領域の膜厚は、０．５ｎｍ以上、好ましくは３．０ｎｍ以上であることが好ましい。
また、絶縁膜２７３Ａとなる絶縁体は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるため、被成膜面がプラズマによる損傷を受けにくく成膜することができる。このため、絶縁膜２７３Ａとなる絶縁体の成膜時に酸化物２３０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　ＳＰ）（登録商標）と呼ぶことができる。
次に、絶縁膜２７５Ａに異方性のエッチング処理を行い、絶縁体２７３を介して、絶縁体２５０、絶縁体２５２、導電体２６０、および絶縁体２７０の側面に、絶縁体２７５を形成する。同時に、絶縁体２７３を介して、絶縁体４５０、絶縁体４５２、導電体４６０、および絶縁体４７０の側面に、絶縁体４７５を形成する。また、露出した絶縁膜２７３Ａの表面を除去することで、絶縁膜２７３Ａの一部を薄膜化し、絶縁体２７３を形成する（図３０（Ａ）、および図３０（Ｂ）参照）。なお、絶縁体２７３が酸化アルミニウムである場合、絶縁体２７３の薄膜化された領域の膜厚は、３．０ｎｍ以下であることが好ましい。
上記異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に対して略平行な面に成膜された当該絶縁膜を除去して、絶縁体２７２を自己整合的に形成することができる。
また、上記エッチングにより、絶縁膜２７３Ａを同時にエッチングし、絶縁体２７３を形成してもよい。なお、上記エッチングとは別のエッチング工程で、絶縁体２７３を形成してもよい。
なお、図示しないが、酸化物２３０の側面、並びに酸化物４３０の側面にも絶縁膜２７５Ａが残存していてもよい。その場合、後の工程で成膜する層間膜などの被膜性を高めることができる。
また、酸化物２３０の側面、並びに酸化物４３０の側面に接して絶縁膜２７５Ａの残存した構造体が形成されていることで、後の工程で、不純物となる元素を含む絶縁体２７４を成膜し、酸化物２３０、および酸化物４３０に低抵抗領域を形成する場合、絶縁体２２４、または絶縁体４２４と酸化物２３０、および酸化物４３０との界面領域は、低抵抗化されないため、リーク電流の発生を抑制することができる。
続いて、酸化物２３０、および酸化物４３０において、低抵抗化された領域を形成する。領域２３１、および領域２３２は、酸化物２３０として設けられた金属酸化物に、不純物を添加した領域である。なお、領域２３１は、少なくとも、領域２３４よりも、導電性が高い。
酸化物２３０、および酸化物４３０に対し、選択的に不純物を添加するために、例えば、インジウム、またはガリウムなどの金属元素、および不純物の少なくとも一であるドーパントを添加すればよい。なお、ドーパントとしては、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
例えば、領域２３１、および領域２３２に、不純物を添加するために、ドーパントを含む膜として絶縁体２７４を、低抵抗化したい領域と、絶縁体２７３を介して重畳するように、成膜するとよい。絶縁体２７４は、上記元素の一種、または複数種を含む絶縁膜を用いることが好ましい（図３０（Ｃ）、および図３０（Ｄ）参照）。
具体的には、酸化物２３０、および酸化物４３０に、金属酸化物を含む絶縁体２７３を介して、窒素などの不純物となる元素を含む絶縁体２７４を成膜するとよい。窒素などの不純物となる元素を含む絶縁体は、酸化物２３０、および酸化物４３０に含まれる酸素を引き抜き、吸収する場合がある。酸化物２３０、および酸化物４３０から、酸素が引き抜かれた領域には、酸素欠損が生じる。当該酸素欠損に、絶縁体２７４の成膜や成膜後の熱処理により、絶縁体２７４の成膜雰囲気に含まれる、水素または窒素などの不純物元素が捕獲され、酸化物２３０、および酸化物４３０は選択的に低抵抗化する。つまり、酸化物２３０、および酸化物４３０は、絶縁体２７４と接する領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。その際、絶縁体２７４と接しない領域にも不純物が拡散することで、低抵抗化すると考えられる。
したがって、絶縁体２７４の成膜により、ソース領域およびドレイン領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
ここで、導電体２６０、および導電体４６０の側面に、絶縁体２７３を介して、絶縁体２７５、および絶縁体４７５を形成することで、酸化物２３０、および酸化物４３０において、選択的に低抵抗化された領域に添加された窒素、または水素などの不純物元素が、各トランジスタのチャネル形成領域に拡散することを抑制することができる。
また、絶縁体２７４と酸化物２３０との間、および絶縁体２７４と酸化物４３０との間に、絶縁体２７３を形成することで、窒素、または水素などの不純物元素が、酸化物２３０、および酸化物４３０に過剰に添加されることを抑制することができる。
また、導電体２６０、絶縁体２５２および絶縁体２５０の上面および側面を、絶縁体２７５および絶縁体２７３で覆っておくことで、窒素または水素などの不純物元素が、導電体２６０、絶縁体２５２および絶縁体２５０に混入することを防ぐことができる。これにより、窒素または水素などの不純物元素が、導電体２６０、絶縁体２５２および絶縁体２５０を通って、トランジスタ２００のチャネル形成領域として機能する領域２３４に混入することを防ぐことができる。したがって、良好な電気特性を有するトランジスタ２００を提供することができる。
また、導電体４６０、絶縁体４５２および絶縁体４５０の上面および側面を、絶縁体４７５および絶縁体２７３で覆っておくことで、窒素または水素などの不純物元素が、導電体４６０、絶縁体４５２および絶縁体４５０に混入することを防ぐことができる。これにより、窒素または水素などの不純物元素が、導電体４６０、絶縁体４５２および絶縁体４５０を通って、トランジスタ４００のチャネル形成領域として機能する領域に混入することを防ぐことができる。したがって、良好な電気特性を有するトランジスタ４００を提供することができる。
絶縁体２７４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜することができる。
例えば、絶縁体２７４として、ＣＶＤ法を用いて成膜した、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンを用いることができる。本実施の形態では、絶縁体２７４として、窒化酸化シリコンを用いる。
絶縁体２７４として、窒化酸化シリコンを用いた場合、低抵抗化された領域は、チャネルが形成される領域より、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域２３４の水素または窒素の濃度としては、酸化物２３０ｂの絶縁体２５０と重なる領域の中央近傍（例えば、酸化物２３０ｂの絶縁体２５０のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。
なお、上記各領域の形成は、他のドーパントの添加方法と合わせて行ってもよい。他のドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
また、不純物は、プラズマ処理にて添加されてもよい。この場合、プラズマＣＶＤ装置、ドライエッチング装置、アッシング装置を用いてプラズマ処理を行い、酸化物２３０、および酸化物４３０に対し、選択的にドーパントを添加することができる。なお、上述した処理を複数組み合わせて、各領域などを形成してもよい。
例えば、酸化物２３０、および酸化物４３０は、上述の酸素欠損を形成する元素、酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、選択的に低抵抗化を図ることができる。または、例えば、酸化物２３０、および酸化物４３０において、選択的にインジウムなどの金属元を添加し、酸化物２３０、および酸化物４３０のインジウムなどの金属原子の含有率を高くすることで、電子移動度を高くし、選択的な低抵抗化を図ることができる。なお、インジウムを添加する場合、少なくとも低抵抗化された領域における元素Ｍに対するインジウムの原子数比が、チャネルが形成される領域の元素Ｍに対するインジウムの原子数比よりも大きくなる。
トランジスタ２００において、領域２３２を設けることで、ソース領域およびドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。また、領域２３２を有することで、非導通時のリーク電流を小さくすることができる。
したがって、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。加熱処理を行うことで、添加された不純物が、酸化物２３０の領域２３２へと拡散し、オン電流を大きくすることができる。
次に、絶縁体２７４の上に、絶縁体２８０となる絶縁膜を成膜する。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、当該絶縁膜として、酸化窒化シリコンを用いる。
次に、絶縁体２８０の一部を除去する。絶縁体２８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体２８０は、絶縁体２８０となる絶縁膜として成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体２８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる。ただし、絶縁体２８０の上面は必ずしも平坦性を有さなくてもよい。
続いて、絶縁体２８０上に、絶縁体２８２を形成する。絶縁体２８２は、スパッタリング装置により成膜することが好ましい。例えば、絶縁体２８２に、バリア性を有する酸化アルミニウムを用いることで、絶縁体２８２よりも上に形成される構造体から、トランジスタ２００、およびトランジスタ４００への不純物の拡散を抑制することができる。
続いて、絶縁体２８２上に、絶縁体２８６を成膜する。例えば、絶縁体２８６として、ＣＶＤ法により、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体を形成する。絶縁体２８６は、絶縁体２８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる（図３１参照）。
続いて、絶縁体２８６、絶縁体２８２、および絶縁体２８０に、トランジスタ２００、およびトランジスタ４００、および配線などに到達する開口を形成する（図３２参照）。
ここで、例えば、絶縁体２８０、絶縁体２７４、および絶縁体２７３をマスクとして、酸化物２３０、および酸化物４３０に金属元素、または不純物を添加する処理を行ってもよい（図３２に矢印で示す）。当該、金属元素、または不純物を添加する処理を行うことで、自己整合的に、領域２３６などの領域を低抵抗化することができる。なお、領域２３６は、領域２３１よりも、さらに、低抵抗化していることが好ましい。領域２３６を低抵抗化することで、酸化物２３０と導電体２４０との十分なオーミック接触を確保することができる。また、同様に、酸化物４３０において、導電体４４０と重畳する領域を、低抵抗化することで酸化物４３０と導電体４４０との十分なオーミック接触を確保することができる。
金属元素、または不純物を添加する処理としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、添加する不純物、および金属元素を、元素、ドーパント、イオン、ドナー、またはアクセプターなどと言い換えてもよい。
また、不純物、および金属元素は、プラズマ処理にて添加されてもよい。この場合、プラズマＣＶＤ装置、ドライエッチング装置、アッシング装置を用いてプラズマ処理を行うことで、不純物、および金属元素を添加することができる。なお、上述した処理を複数組み合わせてもよい。
次に、導電体２４０、および導電体４４０となる導電膜を形成する。例えば、導電体２４０、および導電体４４０となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、導電体２４０、および導電体４４０となる導電膜は、絶縁体２８０などによって形成される開口を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＯＣＶＤ法）を用いることが好ましい。また、ＭＯＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との多層膜にすると好ましい場合がある。例えば、導電体２４０、および導電体４４０となる導電膜として、窒化チタン、およびタングステンの積層構造とするとよい。
続いて、導電体２４０、および導電体４４０となる導電膜の不要な部分を除去する。例えば、エッチバック処理、または、ＣＭＰ処理などにより、絶縁体２８６が露出するまで、導電体２４０、および導電体４４０となる導電膜の一部を除去することで導電体２４０、および導電体４４０を形成する。この際、絶縁体２８６をストッパ層として使用することもでき、絶縁体２８６が薄くなる場合がある。
次に、絶縁体２８６上に導電体１１２、および導電体１１０となる導電膜を成膜する。なお、導電体１１２、および導電体１１０となる導電膜としては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金が、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
続いて、導電体１１２、および導電体１１０となる導電膜をエッチングすることで、導電体１１２、および導電体１１０を形成する。当該エッチング処理を、オーバーエッチング処理とすることで、絶縁体２８６の一部も同時に除去してもよい。
続いて、導電体１１２、および導電体１１０の側面、および上面を覆う絶縁体１３０を成膜する。絶縁体１３０には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。
例えば、酸化アルミニウムなどのｈｉｇｈ−ｋ材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料の積層構造とすることが好ましい。当該構成により、容量素子１００は、ｈｉｇｈ−ｋ材料により十分な容量を確保でき、絶縁破壊耐圧が向上するため、容量素子１００の静電破壊を抑制し、容量素子１００の信頼性を向上させることができる。
続いて、絶縁体１３０上に導電体１２０となる導電膜を成膜する。なお、導電体１２０となる導電膜の形成は、導電体１１０と同様の材料および方法で作成することができる。続いて、導電体１２０となる導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体１２０を形成する。
導電体１２０は、絶縁体１３０を介して、導電体１１０の側面および上面を覆うように設けることが好ましい。当該構成により、導電体１１０の側面は、絶縁体１３０を介して、導電体１２０と面する。したがって、容量素子１００において、導電体１１０の上面および側面の和が容量として機能するため、投影面積当たりの容量が大きな容量素子を形成することができる。
続いて、容量素子１００を覆う絶縁体１５０を成膜する（図２５参照）。絶縁体１５０となる絶縁体は、絶縁体２８６等と同様の材料および方法により形成することができる。
以上により、容量素子１００、トランジスタ２００、およびトランジスタ４００を有する半導体装置を作製することができる。図２７乃至図３２に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、容量素子１００、トランジスタ２００、およびトランジスタ４００を作成することができる。
本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
＜半導体装置の変形例＞
以下では、図３４を用いて、本実施の形態に示すトランジスタの変形例について説明する。なお、図３４に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
図３４に示すトランジスタ２００は、＜半導体装置の構成例＞に示した半導体装置とは、少なくとも絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７１の側面の形状が異なる。また、図３４に示すトランジスタ４００は、＜半導体装置の構成例＞に示した半導体装置とは、少なくとも絶縁体４５０の側面、絶縁体４５２の側面、導電体４６０の側面、および絶縁体４７１の側面の形状が異なる。
具体的には、図３４に示すように、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、および絶縁体２７１の側面と、酸化物２３０の上面とが、テーパー角を有していてもよい。また、絶縁体４５０の側面、絶縁体４５２の側面、導電体４６０の側面、および絶縁体４７１の側面と、酸化物４３０の上面とが、テーパー角を有していてもよい。当該形状とすることで、絶縁体２７３、および絶縁体２７４の被膜性を向上させることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、半導体装置の一形態を、図３５を用いて説明する。
＜記憶装置＞
図３５に示す半導体装置は、トランジスタ４００と、トランジスタ３００と、トランジスタ２００、および容量素子１００を有する記憶装置である。以下に、記憶装置としての一形態を、図３５を用いて説明する。
トランジスタ２００は、チャネル形成領域に金属酸化物を有するトランジスタであり、上記実施の形態に示すトランジスタを用いることができる。上記実施の形態に示すトランジスタは、微細化しても歩留まり良く形成できるので、トランジスタ２００の微細化を図ることができる。このようなトランジスタを記憶装置に用いることで、記憶装置の微細化または高集積化を図ることができる。上記実施の形態に示すトランジスタは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図３５において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００の第１のゲートと電気的に接続され、配線１００９はトランジスタ４００の第２のゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、および配線１００９が電気的に接続されている。
図３５に示す半導体装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線１００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、配線１００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下、Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のどちらかが与えられるものとする。その後、配線１００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。配線１００１に所定の電位（定電位）を与えた状態で、配線１００５に適切な電位（読み出し電位）を与えると、配線１００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上の閾値電圧とは、トランジスタ３００を導通状態とするために必要な配線１００５の電位を指すものとする。したがって、配線１００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は導通状態となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は非導通状態のままである。このため、配線１００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
＜記憶装置の構造＞
図３５は、容量素子１００、トランジスタ２００、トランジスタ３００、およびトランジスタ４００を有する記憶装置の断面図である。なお、図３５に示す記憶装置において、先の実施の形態に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
本発明の一態様の記憶装置は、図３５に示すようにトランジスタ３００、トランジスタ２００、トランジスタ４００および容量素子１００を有する。トランジスタ２００およびトランジスタ４００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、トランジスタ２００およびトランジスタ４００の上方に設けられている。
なお、容量素子１００、トランジスタ２００、トランジスタ３００、およびトランジスタ４００としては、先の実施の形態で説明した半導体装置が有する容量およびトランジスタを用いればよい。なお、図３５に示す容量素子１００、トランジスタ３００、トランジスタ２００およびトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、または切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。例えば、図３５に示す構造５００は、ダイシングライン近傍の断面図を示している。
例えば、構造５００に示すように、トランジスタ２００、またはトランジスタ４００を有するメモリセルの外縁に設けられるダイシングラインと重なる領域近傍において、絶縁体２８０、絶縁体２７４、絶縁体２７３、絶縁体２２２、絶縁体２２０、絶縁体２１６、絶縁体２１４および絶縁体２１２に、絶縁体２１０に達する開口を設ける。また、絶縁体２８０、絶縁体２７４、絶縁体２７３、絶縁体２２２、絶縁体２２０、絶縁体２１６、絶縁体２１４および絶縁体２１２の側面、および絶縁体２１０の上面を覆うように、絶縁体２８２を設ける。
つまり、当該開口部において絶縁体２１０と、絶縁体２８２とが接する。このとき、絶縁体２１０と、絶縁体２８２と、を同材料および同方法を用いて形成することで、密着性を高めることができる。例えば、酸化アルミニウムを用いることができる。
当該構造により、絶縁体２１０と、絶縁体２８２で、絶縁体２８０、トランジスタ２００、およびトランジスタ４００を包み込むことができる。酸化物３６０、絶縁体２２２、絶縁体２８２は、酸素、水素、および水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素または水などの不純物が混入し、トランジスタ２００、またはトランジスタ４００に拡散することを防ぐことができる。
また、当該構造により、絶縁体２８０の過剰酸素が絶縁体２８２、および絶縁体２２２の外部に拡散することを防ぐことができる。したがって、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する金属酸化物とすることができる。つまり、トランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
以上が構成例についての説明である。本構成を用いることで、金属酸化物を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、金属酸化物を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、金属酸化物を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
＜メモリセルアレイの構造＞
本実施の形態のメモリセルアレイの一例を、図３６に示す。トランジスタ２００をメモリセルとして、マトリクス状に配置することで、メモリセルアレイを構成することができる。
なお、図３６に示す記憶装置は、図３５に示す記憶装置をマトリクス状に配置することで、メモリセルアレイを構成する半導体装置である。なお、１個のトランジスタ４００は、複数のトランジスタ２００のバックゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
したがって、図３６には、図３５に示すトランジスタ４００は省略する。図３５は、図３５に示す記憶装置を、マトリクス状に配置した場合における、行の一部を抜き出した断面図である。
また、図３５と、トランジスタ３００の構成が異なる。図３６に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
図３６に示す記憶装置では、メモリセル６５０ａとメモリセル６５０ｂが隣接して配置されている。メモリセル６５０ａおよびメモリセル６５０ｂは、トランジスタ３００、トランジスタ２００、および容量素子１００を有し、配線１００１、配線１００２、配線１００３、配線１００４、配線１００５、および配線１００６と電気的に接続される。また、メモリセル６５０ａおよびメモリセル６５０ｂにおいても、同様にトランジスタ３００のゲートと、容量素子１００の電極の一方と、が電気的に接続するノードを、ノードＦＧとする。なお、配線１００２は隣接するメモリセル６５０ａとメモリセル６５０ｂで共通の配線である。
メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、メモリセルアレイがＮＯＲ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を非導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードＦＧに与えられた電荷によらずトランジスタ３００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を、情報を読み出さないメモリセルと接続される配線１００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、例えば、メモリセルアレイがＮＡＮＤ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードＦＧに与えられた電荷によらずトランジスタ３００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を、情報を読み出さないメモリセルと接続される配線１００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、図３７および図３８を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ）、および容量素子が適用されている記憶装置の一例として、ＮＯＳＲＡＭについて説明する。ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
　ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜＜ＮＯＳＲＡＭ＞＞
　図３７にＮＯＳＲＡＭの構成例を示す。図３７に示すＮＯＳＲＡＭ１６００は、メモリセルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０、出力ドライバ１６７０を有する。なお、ＮＯＳＲＡＭ１６００は、１のメモリセルで多値データを記憶する多値ＮＯＳＲＡＭである。
　メモリセルアレイ１６１０は複数のメモリセル１６１１、複数のワード線ＷＷＬ、ＲＷＬ、ビット線ＢＬ、ソース線ＳＬを有する。ワード線ＷＷＬは書き込みワード線であり、ワード線ＲＷＬは読み出しワード線である。ＮＯＳＲＡＭ１６００では、１のメモリセル１６１１で３ビット（８値）のデータを記憶する。
　コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡ［３１：０］の書き込み、データＲＤＡ［３１：０］の読み出しを行う。コントローラ１６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０および出力ドライバ１６７０の制御信号を生成する。
　行ドライバ１６５０は、アクセスする行を選択する機能を有する。行ドライバ１６５０は、行デコーダ１６５１、およびワード線ドライバ１６５２を有する。
　列ドライバ１６６０は、ソース線ＳＬおよびビット線ＢＬを駆動する。列ドライバ１６６０は、列デコーダ１６６１、書き込みドライバ１６６２、ＤＡＣ（デジタル−アナログ変換回路）１６６３を有する。
　ＤＡＣ１６６３は３ビットのデジタルデータをアナログ電圧に変換する。ＤＡＣ１６６３は３２ビットのデータＷＤＡ［３１：０］を３ビットごとに、アナログ電圧に変換する。
　書き込みドライバ１６６２は、ソース線ＳＬをプリチャージする機能、ソース線ＳＬを電気的に浮遊状態にする機能、ソース線ＳＬを選択する機能、選択されたソース線ＳＬにＤＡＣ１６６３で生成した書き込み電圧を入力する機能、ビット線ＢＬをプリチャージする機能、ビット線ＢＬを電気的に浮遊状態にする機能等を有する。
　出力ドライバ１６７０は、セレクタ１６７１、ＡＤＣ（アナログ−デジタル変換回路）１６７２、出力バッファ１６７３を有する。セレクタ１６７１は、アクセスするソース線ＳＬを選択し、選択されたソース線ＳＬの電圧をＡＤＣ１６７２に送信する。ＡＤＣ１６７２は、アナログ電圧を３ビットのデジタルデータに変換する機能を持つ。ソース線ＳＬの電圧はＡＤＣ１６７２において、３ビットのデータに変換され、出力バッファ１６７３はＡＤＣ１６７２から出力されるデータを保持する。
＜メモリセル＞
　図３８（Ａ）はメモリセル１６１１の構成例を示す回路図である。メモリセル１６１１は２Ｔ型のゲインセルであり、メモリセル１６１１はワード線ＷＷＬ、ＲＷＬ、ビット線ＢＬ、ソース線ＳＬ、配線ＢＧＬに電気的に接続されている。メモリセル１６１１は、ノードＳＮ、ＯＳトランジスタＭＯ６１、トランジスタＭＰ６１、容量素子Ｃ６１を有する。ＯＳトランジスタＭＯ６１は書き込みトランジスタである。トランジスタＭＰ６１は読み出しトランジスタであり、例えばｐチャネル型Ｓｉトランジスタで構成される。容量素子Ｃ６１はノードＳＮの電圧を保持するための保持容量である。ノードＳＮはデータの保持ノードであり、ここではトランジスタＭＰ６１のゲートに相当する。
　メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１で構成されているため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。
　図３８（Ａ）の例では、ビット線ＢＬは、書き込みと読み出しで共通のビット線であるが、図３８（Ｂ）に示すように、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬとを設けてもよい。
　図３８（Ｃ）−図３８（Ｅ）にメモリセルの他の構成例を示す。図３８（Ｃ）−図３８（Ｅ）には、書き込みビット線ＷＢＬと読み出しビット線ＲＢＬを設けた例を示しているが、図３８（Ａ）のように書き込みと読み出しで共有されるビット線ＢＬを設けてもよい。
　図３８（Ｃ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、読み出しトランジスタをｎチャネル型トランジスタ（ＭＮ６１）に変更したものである。トランジスタＭＮ６１はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
　メモリセル１６１１、１６１２において、ＯＳトランジスタＭＯ６１はバックゲートの無いＯＳトランジスタであってもよい。
　図３８（Ｄ）に示すメモリセル１６１３は、３Ｔ型ゲインセルであり、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬ、配線ＢＧＬ、ＰＣＬに電気的に接続されている。メモリセル１６１３は、ノードＳＮ、ＯＳトランジスタＭＯ６２、トランジスタＭＰ６２、トランジスタＭＰ６３、容量素子Ｃ６２を有する。ＯＳトランジスタＭＯ６２は書き込みトランジスタである。トランジスタＭＰ６２は読み出しトランジスタであり、トランジスタＭＰ６３は選択トランジスタである。
　図３８（Ｅ）に示すメモリセル１６１４は、メモリセル１６１３の変形例であり、読み出しトランジスタおよび選択トランジスタをｎチャネル型トランジスタ（ＭＮ６２、ＭＮ６３）に変更したものである。トランジスタＭＮ６２、ＭＮ６３はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
　メモリセル１６１１−１６１４に設けられるＯＳトランジスタは、バックゲートの無いトランジスタでもよいし、バックゲートが有るトランジスタであってもよい。
　容量素子Ｃ６１の充放電によってデータを書き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。
　上記実施の形態に示す半導体装置をメモリセル１６１１、１６１２、１６１３、１６１４に用いる場合、ＯＳトランジスタＭＯ６１、ＭＯ６２としてトランジスタ２００を用い、容量素子Ｃ６１、Ｃ６２として容量素子１００を用い、トランジスタＭＰ６１、ＭＮ６２としてトランジスタ３００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
　本実施の形態では、図３９および図４０を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭについて説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適用されている。
＜＜ＤＯＳＲＡＭ１４００＞＞
　図３９にＤＯＳＲＡＭの構成例を示す。図３９に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ）を有する。
　行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０はメモリセルアレイ４４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。
（ＭＣ−ＳＡアレイ１４２０）
　ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
　メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞−１４２５＜Ｎ−１＞を有する。図４０（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図４０（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
　図４０（Ｂ）にメモリセル１４４５の回路構成例を示す。メモリセル１４４５はトランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１、Ｂ２を有する。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。トランジスタＭＷ１のゲートはワード線に電気的に接続され、第１端子はビット線に電気的に接続され、第２端子は容量素子の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電源電圧）が入力される。
　上記実施の形態に示す半導体装置をメモリセル１４４５に用いる場合、トランジスタＭＷ１としてトランジスタ２００を用い、容量素子ＣＳ１として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
　トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。
　トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。
　センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞−１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対と間を導通状態にする機能を有する。
　ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
（コントローラ１４０５）
　コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部から入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
（行回路１４１０）
　行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
　列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
（列回路１４１５）
　列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
　グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
　ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
　ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
　容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
　トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。
　ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
　本実施の形態では、図４１から図４４を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
＜＜ＯＳ−ＦＰＧＡ＞＞
　図４１（Ａ）にＯＳ−ＦＰＧＡの構成例を示す。図４１（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替え、細粒度パワーゲーティング、ＮＯＦＦ（ノーマリオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ３１１１、ワードドライバ３１１２、データドライバ３１１３、プログラマブルエリア３１１５を有する。
　プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のプログラマブルロジックエレメント（ＰＬＥ）３１２１を有する。図４１（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図４１（Ｃ）に示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
　図４２（Ａ）乃至図４２（Ｃ）を参照して、ＳＢ３１３１について説明する。図４２（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。
　ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、３１３３［１］を有する。ＰＲＳ３１３３［０］、３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
　図４２（Ｂ）にＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
　ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、３１３７Ｂを有する。メモリ回路３１３７、３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＭＯＢ３２を有する。
　上記実施の形態に示す半導体装置をＳＡＢ３１３０に用いる場合、ＯＳトランジスタＭＯ３１、ＭＯＢ３１としてトランジスタ２００を用い、容量素子Ｃ３１、ＣＢ３１として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
　ＯＳトランジスタＭＯ３１、ＭＯ３２、ＭＯＢ３１、ＭＯＢ３２はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
　ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
　メモリ回路３１３７、３１３７Ｂが保持するデータは相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＭＯＢ３２の何れか一方が導通する。
　図４２（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。
　信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子（ｉｎｐｕｔ）が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子（ｏｕｔｐｕｔ）も“Ｌ”が維持される。
　信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
　ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティングによってＳｉトランジスタＭ３１のゲート電圧は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
　マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。
　図４３にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はルックアップテーブルブロック（ＬＵＴ　ｂｌｏｃｋ）３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ−ｉｎＤに従って内部の１６ビットＣＭ対の出力ｏｕｔをマルチプレクスする構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力を選択する。
　ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
　ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ−ＦＦ］と呼ぶ）である。
　レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図４４（Ａ）にＯＳ−ＦＦ３１４０の構成例を示す。
　ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
　シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。
　シャドウレジスタ３１４２は、インバータ回路３１８８、３１８９、ＳｉトランジスタＭ３７、ＭＢ３７、メモリ回路３１４３、３１４３Ｂを有する。メモリ回路３１４３、３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ＮＢ３７は、ＳｉトランジスタＭ３７、ＭＢ３７のゲートである。
　上記実施の形態に示す半導体装置をＬＡＢ３１２０に用いる場合、ＯＳトランジスタＭＯ３５、ＭＯＢ３５としてトランジスタ２００を用い、容量素子Ｃ３６、ＣＢ３６として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
　ＯＳトランジスタＭＯ３５、ＭＯ３６、ＭＯＢ３５、ＭＯＢ３６はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
　図４４（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。
（バックアップ（Ｂａｃｋｕｐ））
　“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
（リカバリ（Ｒｅｃｏｖｅｒｙ））
　パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
　細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
　メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態９）
　本実施の形態では、図４５を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
　図４５はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
　演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、を有する。ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４として、上記実施の形態に示す、ＤＯＳＲＡＭ１４００、ＮＯＳＲＡＭ１６００、およびＯＳ−ＦＰＧＡ３１１０を用いることができる。
　制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）４０２８と、を有する。
　入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
　演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
　アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
　アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランシスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
　ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
　ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
　ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
　また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
　また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
　ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速かつ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
　ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に、プログラムを実行することができる。
　ＦＰＧＡ４０１４はＯＳトランジスタを有するＦＰＧＡである。ＯＳ−ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
　ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速かつ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
　なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
　ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも１つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
　ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
　電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
　ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
　ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
　ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
　ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
　制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速かつ低消費電力に、ニューラルネットワークの計算を実行することができる。
　ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
　ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
　ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などを含む。
　ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
　アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
　また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
　また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
　以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１０）
＜ＡＩシステムの応用例＞
　本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図４６を用いて説明を行う。
　図４６（Ａ）は、図４５で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
　図４６（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
　また図４６（Ｂ）は、図４２で説明したＡＩシステム４０４１を図４３（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
　図４６（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
　ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ　Ｗｉｄｅ　Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコルまたは通信技術として、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｍｏｂｉｌｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ　Ｄａｔａ　Ｒａｔｅｓ　ｆｏｒ　ＧＳＭ　Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
　図４６（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１１）
　本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
　上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
　図４７に、ＡＩシステムを組み込んだＩＣの一例を示す。図４７に示すＡＩシステムＩＣ７０００は、リード７００１および回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態で図２１に示すように、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
　図４７では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
　ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１２）
＜電子機器＞
　本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図４８に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
　図４８（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
　図４８（Ｂ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
　図４８（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
　図４８（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
　図４８（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
　図４８（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧および作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
　表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行および解除、省電力モードの実行および解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
　また、情報端末２９６０は、通信規格に基づく近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
　例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
　本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
　本実施例では、本発明の一態様に係るトランジスタ２００の構成が、実際に作製可能であるかどうか確認を行った。具体的には、上述した＜半導体装置の作製方法＞（図３乃至図１３）のうち、絶縁体２２０の成膜から絶縁体２７５の形成（または、その後の絶縁体２７２の形成）に至るまでの工程を行った試料を準備し、当該試料の断面観察を行うことで、上記確認を行った。
＜試料の構成と作製方法＞
　本実施例で準備した試料は、図１で示す構成を有するトランジスタを想定した試料と、図１４で示す構成を有するトランジスタを想定した試料の２種類である。以下では、本実施例で準備した試料の構成と作製方法について説明する。なお、以下で説明する内容は、明示してある場合を除き、本実施例で準備した上記２種類の試料とも共通である。
　試料を作製するための基板には、シリコン基板を用いた。当該シリコン基板上には熱酸化膜を４００ｎｍ、さらにその上にスパッタリング法によって酸化アルミニウムを４０ｎｍ成膜した。
　絶縁体２２０は、上記基板上に成膜した。絶縁体２２０として、ＣＶＤ法によって酸化シリコンを１５０ｎｍ成膜した。
　絶縁体２２０上の絶縁体２２２は、ＡＬＤ法によって酸化アルミニウムを２０ｎｍ成膜した。
　絶縁体２２２上の絶縁体２２４は、ＣＶＤ法によって酸化シリコンを３０ｎｍ成膜した。
　酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃ）は、まず、酸化物２３０ａと酸化物２３０ｂを、絶縁体２２４上にＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いたスパッタリング法によって５ｎｍ、さらにその上にＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いたスパッタリング法によって２０ｎｍ成膜（酸化膜２３０Ａ、酸化膜２３０Ｂ）した後、ドライエッチング処理を行うことで形成した。
　次に、酸化物２３０ｂ上の酸化物２３０ｃは、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いたスパッタリング法によって５ｎｍ成膜（酸化膜２３０Ｃ）した後、ドライエッチング処理を行うことで形成した。
　酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）上の絶縁体２５０は、ＣＶＤ法によって５ｎｍ成膜した酸化窒化シリコン（絶縁膜２５０Ａ）を、ドライエッチング処理することで形成した。
　絶縁体２５０上の絶縁体２５２は、スパッタリング法によって５ｎｍ成膜した酸化アルミニウム（絶縁膜２５２Ａ）を、ドライエッチング処理することで形成した。
　絶縁体２５２上の導電体２６０（導電体２６０ａ、導電体２６０ｂ）は、スパッタリング法によって１０ｎｍ成膜した窒化チタン（導電膜２６０Ａ）と、その上にスパッタリング法によって３０ｎｍ成膜したタングステン（導電膜２６０Ｂ）を、ドライエッチング処理することで形成した。
　導電体２６０上の絶縁体２７０は、ＡＬＤ法によって７ｎｍ成膜した酸化アルミニウム（絶縁膜２７０Ａ）を、ドライエッチング処理することで形成した。
絶縁体２７０上の絶縁体２７１は、ＣＶＤ法によって１００ｎｍ成膜した酸化シリコン（絶縁膜２７１Ａ）を、ドライエッチング処理することで形成した。
　なお、＜半導体装置の作製方法＞で説明したように、上述の絶縁体２５０、絶縁体２５２、導電体２６０（導電体２６０ａ、導電体２６０ｂ）、絶縁体２７０、および絶縁体２７１を形成するためのドライエッチング処理は、絶縁膜２５０Ａ、導電膜２６０Ａ、導電膜２６０Ｂ、絶縁膜２７０Ａ、及び絶縁膜２７１Ａを順次成膜した後に行った。
　絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ｃの側面、酸化物２３０ｃの上面、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、絶縁体２７０の側面、および絶縁体２７１の上面と接する絶縁体２７３（図１参照）は、ＡＬＤ法によって５ｎｍ成膜した酸化アルミニウム（絶縁膜２７３Ａ）を、ドライエッチング処理することで形成した。また、酸化物２３０ｃの上面、絶縁体２５０の側面、絶縁体２５２の側面、導電体２６０の側面、絶縁体２７０の側面、および絶縁体２７１の上面と接する絶縁体２７２（図１４参照）は、ＡＬＤ法によって５ｎｍ酸化アルミニウム（絶縁膜２７２Ａ）をドライエッチング処理することで形成した。
　絶縁体２７３、または絶縁体２７２上の絶縁体２７５は、ＣＶＤ法によって５０ｎｍ成膜した酸化シリコン（絶縁膜２７５Ａ）を、ドライエッチング処理することで形成した。
　なお、＜半導体装置の作製方法＞で説明したように、上述の絶縁体２７３（または絶縁体２７２）、および絶縁体２７５を形成するためのドライエッチング処理は、絶縁膜２７３Ａ（または絶縁膜２７２Ａ）、および絶縁膜２７５Ａを順次成膜した後に行った。
　以上が、本実施例で準備した試料の構成と作製方法である。
＜試料の断面観察＞
　上述のようにして準備した試料の断面観察結果を図４９に示す。図４９（Ａ）は、図１で示す構成を有するトランジスタを想定した試料の断面、図４９（Ｂ）は、図１４で示す構成を有するトランジスタを想定した試料の断面である。なお、本実施例で観察を行った断面は、図１および図１４においてＡ１−Ａ２の一点鎖線で示す部位、すなわちトランジスタ２００のチャネル長方向に該当する部位の一部である。
　図４９に示す各試料の断面図は、走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）により取得した明視野像（以下、ＴＥＭ画像ともいう）である。当該ＴＥＭ画像の取得には、日立ハイテクノロジーズ社製走査透過電子顕微鏡ＨＤ−２７００を用い、画像取得時の加速電圧は２００ｋＶ、ビーム径は約０．４ｎｍφとした。
　実施の形態１で説明したように、図１に示すトランジスタが絶縁体２７３を有するのに対し、図１４に示すトランジスタは、絶縁体２７３の代りに、サイドバリアとしての機能を有する絶縁体２７２を有する点が異なる。形状的には、絶縁体２７３が酸化物２３０の両端よりも外側まで設けられている（図１（Ｂ）参照）のに対し、絶縁体２７２は絶縁体２７５の底面の外側には設けられていない（図１４（Ｂ）参照）という違いを有する。図４９（Ａ）より、本実施例で準備した試料は、絶縁体２７３が酸化物２３０の端部よりも外側の領域まで残存しており、図１（Ｂ）に示すトランジスタの断面形状と概ね対応する加工形状が得られていることを確認した。また、図４９（Ｂ）より、本実施例で準備したもう一つの試料は、絶縁体２７２が絶縁体２７５の底面端部と重なる箇所で加工されており、図１４（Ｂ）に示すトランジスタの断面形状と概ね対応する加工形状が得られていることを確認した。
　以上のように、本実施例により、本発明の一態様に係るトランジスタ２００の構成が、実際に作製可能であることを確認した。
　以上、本実施例に示す構成は、他の実施例または他の実施の形態と適宜組み合わせて用いることができる。
１００　　容量素子
１００ａ　　容量素子
１００ｂ　　容量素子
１１０　　導電体
１１２　　導電体
１２０　　導電体
１３０　　絶縁体
１５０　　絶縁体
２００　　トランジスタ
２００ａ　　トランジスタ
２００ｂ　　トランジスタ
２０３　　導電体
２０３ａ　　導電体
２０３ｂ　　導電体
２０５　　導電体
２０５ａ　　導電体
２０５ｂ　　導電体
２０５Ｂ　　導電膜
２０７　　導電体
２０７ａ　　導電体
２０７ｂ　　導電体
２１０　　絶縁体
２１２　　絶縁体
２１４　　絶縁体
２１６　　絶縁体
２１８　　導電体
２２０　　絶縁体
２２２　　絶縁体
２２４　　絶縁体
２２４Ａ　　絶縁膜
２３０　　酸化物
２３０ａ　　酸化物
２３０Ａ　　酸化膜
２３０ｂ　　酸化物
２３０Ｂ　　酸化膜
２３０ｃ　　酸化物
２３０Ｃ　　酸化膜
２３１　　領域
２３１ａ　　領域
２３１ｂ　　領域
２３２　　領域
２３２ａ　　領域
２３２ｂ　　領域
２３４　　領域
２３６　　領域
２３６ａ　　領域
２３６ｂ　　領域
２３９　　領域
２４０　　導電体
２４０ａ　　導電体
２４０ｂ　　導電体
２４０ｃ　　導電体
２４６　　導電体
２４８　　導電体
２５０　　絶縁体
２５０Ａ　　絶縁膜
２５２　　絶縁体
２５２Ａ　　絶縁膜
２６０　　導電体
２６０ａ　　導電体
２６０Ａ　　導電膜
２６０ｂ　　導電体
２６０Ｂ　　導電膜
２７０　　絶縁体
２７０Ａ　　絶縁膜
２７１　　絶縁体
２７１Ａ　　絶縁膜
２７２　　絶縁体
２７２Ａ　　絶縁膜
２７３　　絶縁体
２７３Ａ　　絶縁膜
２７４　　絶縁体
２７４Ａ　　絶縁膜
２７５　　絶縁体
２７５Ａ　　絶縁膜
２８０　　絶縁体
２８２　　絶縁体
２８６　　絶縁体
３００　　トランジスタ
３１１　　基板
３１３　　半導体領域
３１４ａ　　低抵抗領域
３１４ｂ　　低抵抗領域
３１５　　絶縁体
３１６　　導電体
３２０　　絶縁体
３２２　　絶縁体
３２４　　絶縁体
３２６　　絶縁体
３２８　　導電体
３３０　　導電体
３５０　　絶縁体
３５２　　絶縁体
３５４　　絶縁体
３５６　　導電体
３６０　　絶縁体
３６２　　絶縁体
３６４　　絶縁体
３６６　　導電体
３７０　　絶縁体
３７２　　絶縁体
３７４　　絶縁体
３７６　　導電体
３８０　　絶縁体
３８２　　絶縁体
３８４　　絶縁体
３８６　　導電体
６００　　セル
６００ａ　　セル
６００ｂ　　セル
６１０　　回路
６２０　　回路
１００１　　配線
１００２　　配線
１００３　　配線
１００４　　配線
１００５　　配線
１００６　　配線
１４００　　ＤＯＳＲＡＭ
１４０５　　コントローラ
１４１０　　行回路
１４１１　　デコーダ
１４１２　　ワード線ドライバ回路
１４１３　　列セレクタ
１４１４　　センスアンプドライバ回路
１４１５　　列回路
１４１６　　グローバルセンスアンプアレイ
１４１７　　入出力回路
１４２０　　ＭＣ−ＳＡアレイ
１４２２　　メモリセルアレイ
１４２３　　センスアンプアレイ
１４２５　　ローカルメモリセルアレイ
１４２６　　ローカルセンスアンプアレイ
１４４４　　スイッチアレイ
１４４５　　メモリセル
１４４６　　センスアンプ
１４４７　　グローバルセンスアンプ
１６００　　ＮＯＳＲＡＭ
１６１０　　メモリセルアレイ
１６１１　　メモリセル
１６１２　　メモリセル
１６１３　　メモリセル
１６１４　　メモリセル
１６４０　　コントローラ
１６５０　　行ドライバ
１６５１　　行デコーダ
１６５２　　ワード線ドライバ
１６６０　　列ドライバ
１６６１　　列デコーダ
１６６２　　ドライバ
１６６３　　ＤＡＣ
１６７０　　出力ドライバ
１６７１　　セレクタ
１６７２　　ＡＤＣ
１６７３　　出力バッファ
２０００　　ＣＤＭＡ
２９１０　　情報端末
２９１１　　筐体
２９１２　　表示部
２９１３　　カメラ
２９１４　　スピーカ部
２９１５　　操作スイッチ
２９１６　　外部接続部
２９１７　　マイク
２９２０　　ノート型パーソナルコンピュータ
２９２１　　筐体
２９２２　　表示部
２９２３　　キーボード
２９２４　　ポインティングデバイス
２９４０　　ビデオカメラ
２９４１　　筐体
２９４２　　筐体
２９４３　　表示部
２９４４　　操作スイッチ
２９４５　　レンズ
２９４６　　接続部
２９５０　　情報端末
２９５１　　筐体
２９５２　　表示部
２９６０　　情報端末
２９６１　　筐体
２９６２　　表示部
２９６３　　バンド
２９６４　　バックル
２９６５　　操作スイッチ
２９６６　　入出力端子
２９６７　　アイコン
２９８０　　自動車
２９８１　　車体
２９８２　　車輪
２９８３　　ダッシュボード
２９８４　　ライト
３１１０　　ＯＳ−ＦＰＧＡ
３１１１　　コントローラ
３１１２　　ワードドライバ
３１１３　　データドライバ
３１１５　　プログラマブルエリア
３１１７　　ＩＯＢ
３１１９　　コア
３１２０　　ＬＡＢ
３１２１　　ＰＬＥ
３１２３　　ＬＵＴブロック
３１２４　　レジスタブロック
３１２５　　セレクタ
３１２６　　ＣＭ
３１２７　　パワースイッチ
３１２８　　ＣＭ
３１３０　　ＳＡＢ
３１３１　　ＳＢ
３１３３　　ＰＲＳ
３１３５　　ＣＭ
３１３７　　メモリ回路
３１３７Ｂ　　メモリ回路
３１４０　　ＯＳ−ＦＦ
３１４１　　ＦＦ
３１４２　　シャドウレジスタ
３１４３　　メモリ回路
３１４３Ｂ　　メモリ回路
３１８８　　インバータ回路
３１８９　　インバータ回路
４０１０　　演算部
４０１１　　アナログ演算回路
４０１２　　ＤＯＳＲＡＭ
４０１３　　ＮＯＳＲＡＭ
４０１４　　ＦＰＧＡ
４０２０　　制御部
４０２１　　ＣＰＵ
４０２２　　ＧＰＵ
４０２３　　ＰＬＬ
４０２５　　ＰＲＯＭ
４０２６　　メモリコントローラ
４０２７　　電源回路
４０２８　　ＰＭＵ
４０３０　　入出力部
４０３１　　外部記憶制御回路
４０３２　　音声コーデック
４０３３　　映像コーデック
４０３４　　汎用入出力モジュール
４０３５　　通信モジュール
４０４１　　ＡＩシステム
４０４１＿ｎ　　ＡＩシステム
４０４１＿１　　ＡＩシステム
４０４１Ａ　　ＡＩシステム
４０４１Ｂ　　ＡＩシステム
４０９８　　バス線
４０９９　　ネットワーク
７０００　　ＡＩシステムＩＣ
７００１　　リード
７００３　　回路部
７０３１　　Ｓｉトランジスタ層
７０３２　　配線層
７０３３　　ＯＳトランジスタ層

Claims (8)

  1. 　第１の領域、第２の領域、前記第１の領域と前記第２の領域と隣接する第３の領域、および前記第２の領域と隣接する第４の領域を有する酸化物半導体と、
    　前記酸化物半導体上の第１の絶縁体と、
    　前記第１の絶縁体上の第１の導電体と、
    　前記酸化物半導体、前記第１の絶縁体、および前記第１の導電体上の第２の絶縁体と、
    　前記第１の絶縁体の側面、および前記第１の導電体の側面に、前記第２の絶縁体を介して設けられた第３の絶縁体と、
    　前記第２の絶縁体、および前記第３の絶縁体上の第４の絶縁体と、
    　前記酸化物半導体と接して設けられた第２の導電体と、を有し、
    　前記第１の領域は、前記第１の絶縁体、および前記第１の導電体を介して、前記第４の絶縁体と重畳し、
    　前記第２の領域は、前記第２の絶縁体を介して、前記第４の絶縁体と重畳し、
    　前記第３の領域は、前記第２の絶縁体、および前記第３の絶縁体を介して、前記第４の絶縁体と重畳し、
    　前記第４の領域は、前記第２の導電体と重畳し、
    　前記第２の絶縁体は金属酸化物であり、
    　前記第２の絶縁体は、前記第３の領域と重畳する領域の膜厚よりも、前記第２の領域と重畳する領域の膜厚が薄く、
    　前記第４の絶縁体は水素、または窒素を含む膜であることを特徴とする半導体装置。
  2. 　請求項１において、
    　前記第２の絶縁体は、酸化アルミニウムであることを特徴とする半導体装置。
  3. 　請求項１において、
    　前記第４の絶縁体は、窒化シリコンであることを特徴とする半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第２の絶縁体の前記第３の領域と重畳する領域の膜厚は、３．０ｎｍ以上であり、前記第２の絶縁体の前記第２の領域と重畳する領域の膜厚は、３．０ｎｍ以下であることを特徴とする半導体装置。
  5. 　第１の領域、第２の領域、前記第１の領域と前記第２の領域と隣接する第３の領域、および前記第２の領域と隣接する第４の領域を有する第１の酸化物半導体と、前記第１の酸化物半導体上の第１の絶縁体と、前記第１の絶縁体上の第１の導電体と、を有する第１のトランジスタと、
    　第５の領域、第６の領域、前記第５の領域と前記第６の領域と隣接する第７の領域、および、および前記第６の領域と隣接する第８の領域を有する第２の酸化物半導体と、前記第５の領域と重畳する第２の絶縁体と、前記第２の絶縁体上の第２の導電体と、を有する第２のトランジスタと、
    　前記第１の酸化物半導体、前記第２の酸化物半導体、前記第１の絶縁体、前記第２の絶縁体、前記第１の導電体、および前記第２の導電体上の第３の絶縁体と、
    　前記第１の絶縁体の側面、および前記第１の導電体の側面に、前記第３の絶縁体を介して設けられた第４の絶縁体と、
    　前記第２の絶縁体の側面、および前記第２の導電体の側面に、前記第３の絶縁体を介して設けられた第５の絶縁体と、
    　前記第３の絶縁体、前記第４の絶縁体、および前記第５の絶縁体上の第６の絶縁体と、を有し、
    　前記第１の領域は、前記第１の絶縁体、および前記第１の導電体を介して、前記第３の絶縁体と重畳し、
    　前記第２の領域、および前記第６の領域は、前記第３の絶縁体を介して、前記第６の絶縁体と重畳し、
    　前記第３の領域は、前記第３の絶縁体、および前記第４の絶縁体を介して、前記第６の絶縁体と重畳し、
    　前記第７の領域は、前記第３の絶縁体、および前記第５の絶縁体を介して、前記第６の絶縁体と重畳し、
    　前記第４の領域は第３の導電体と接し、
    　前記第８の領域は第４の導電体と接し、
    　前記第５の領域は単層である領域を有し、
    　前記第３の絶縁体は金属酸化物であり、
    　前記第３の絶縁体は、前記第３の領域、および前記第７の領域と重畳する領域の膜厚よりも、前記第２の領域、および前記第６の領域と重畳する領域の膜厚が薄く、
    　前記第６の絶縁体は水素、または窒素を含む膜であることを特徴とする半導体装置。
  6. 　請求項５において、
    　前記第３の絶縁体は、酸化アルミニウムであることを特徴とする半導体装置。
  7. 　請求項５において、
    　前記第６の絶縁体は、窒化シリコンであることを特徴とする半導体装置。
  8. 　請求項５乃至請求項７のいずれか一において、
    　前記第３の絶縁体の前記第３の領域、および前記第７の領域と重畳する領域の膜厚は、３．０ｎｍ以上であり、前記第３の絶縁体の前記第２の領域、および前記第６の領域と重畳する領域の膜厚は、３．０ｎｍ以下であることを特徴とする半導体装置。
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