[go: up one dir, main page]

WO2018003445A1 - キャパシタ - Google Patents

キャパシタ Download PDF

Info

Publication number
WO2018003445A1
WO2018003445A1 PCT/JP2017/021240 JP2017021240W WO2018003445A1 WO 2018003445 A1 WO2018003445 A1 WO 2018003445A1 JP 2017021240 W JP2017021240 W JP 2017021240W WO 2018003445 A1 WO2018003445 A1 WO 2018003445A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
capacitor
substrate
lower electrode
terminal electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2017/021240
Other languages
English (en)
French (fr)
Inventor
真臣 原田
泉谷　淳子
武史 香川
宣博 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2018525004A priority Critical patent/JPWO2018003445A1/ja
Publication of WO2018003445A1 publication Critical patent/WO2018003445A1/ja
Priority to US16/221,789 priority patent/US11101072B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors (thin- or thick-film circuits; capacitors without a potential-jump or surface barrier specially adapted for integrated circuits, details thereof, multistep manufacturing processes therefor)
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/714—Electrodes having non-planar surfaces, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
    • H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components

Definitions

  • the present invention relates to a capacitor.
  • MIM Metal Insulator Metal
  • the MIM capacitor is a capacitor having a parallel plate type structure in which an insulator is sandwiched between a lower electrode and an upper electrode.
  • Patent Document 1 discloses a technique for providing a thin film MIM capacitor that prevents deterioration of insulation characteristics and leakage current characteristics.
  • the thin film MIM capacitor described in Patent Document 1 is formed on a substrate, a lower electrode made of a noble metal formed on the substrate, a dielectric layer thin film formed on the lower electrode, and the dielectric thin film. And an upper electrode made of a noble metal.
  • the capacitor includes terminal electrodes for electrically connecting the upper electrode and the lower electrode to the outside.
  • the terminal electrode connected to the upper electrode extends beyond the region where the lower electrode is formed, the terminal electrode connected to the upper electrode and the lower electrode may approach and capacitively couple with the substrate interposed therebetween.
  • a stray capacitance composed of the upper electrode, the substrate, and the lower electrode connected in parallel with the true capacitance composed of the upper electrode, the dielectric film, and the lower electrode is generated.
  • a stray capacitance composed of an upper electrode, a substrate, and a lower electrode is called a substrate capacitance.
  • the capacitor cannot store a desired charge, and the electronic circuit on which the capacitor is mounted malfunctions.
  • a desired charge may not be stored if the substrate capacitance greatly fluctuates in comparison with the true capacitance or stray capacitance at the operating frequency. As a result, the electronic circuit on which the capacitor is mounted malfunctions.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a capacitor that prevents generation of a substrate capacity composed of an upper electrode, a substrate, and a lower electrode.
  • a capacitor according to one aspect of the present invention includes a substrate, a lower electrode formed on the substrate, a dielectric film formed on the lower electrode, an upper electrode formed on a part of the dielectric film, A first terminal electrode connected to the upper electrode, and the upper electrode and the first terminal electrode are formed in a formation region of the lower electrode in a plan view of the capacitor viewed from the first terminal electrode side.
  • the present invention it is possible to prevent the generation of the substrate capacity composed of the upper electrode, the substrate, and the lower electrode.
  • FIG. 1 is a plan view showing a formation region of components of a capacitor according to this embodiment.
  • FIG. 2 is a cross-sectional view of the capacitor according to the present embodiment.
  • An insulating film 2 is formed on the substrate 1, and a lower electrode 3 is formed on the insulating film 2.
  • a dielectric film 4 that covers the lower electrode 3 is formed on the insulating film 2 and the lower electrode 3.
  • An upper electrode 5 is formed on a part of the dielectric film 4.
  • a protective layer 6 is formed on the dielectric film 4 and the upper electrode 5, and an opening 6 a that exposes the upper electrode 5 and an opening 6 b that exposes a part of the lower electrode 3 are formed in the protective layer 6.
  • a first terminal electrode 7a and a second terminal electrode 7b are formed on the protective layer 6 so as to fill the openings 6a and 6b of the protective layer 6, respectively.
  • the first terminal electrode 7 a is connected to the upper electrode 5, and the second terminal electrode 7 b is connected to the lower electrode 3. In addition, when it is not necessary to distinguish the 1st terminal electrode 7a and the 2nd terminal electrode 7b, it is only called the terminal electrode 7.
  • FIG. 7 when it is not necessary to distinguish the 1st terminal electrode 7a and the 2nd terminal electrode 7b, it is only called the terminal electrode 7.
  • the upper electrode 5 and the first terminal electrode 7a are formed in the formation region of the lower electrode 3 in a plan view of the capacitor viewed from the terminal electrode 7 side (FIG. 1).
  • the second terminal electrode 7b is also formed in the formation region of the lower electrode 3 in a plan view when the capacitor is viewed from the terminal electrode 7 side.
  • the upper electrode 5 is formed in the formation region of the first terminal electrode 7a in a plan view of the capacitor viewed from the terminal electrode 7 side.
  • the material of the substrate 1 is not limited, but a semiconductor substrate such as a silicon substrate or a gallium arsenide substrate, or an insulating substrate such as glass or alumina is preferable.
  • the long side length of the substrate 1 is 200 ⁇ m to 600 ⁇ m, and the short side length is 100 ⁇ m to 300 ⁇ m.
  • substrate 5 micrometers or more and 300 micrometers or less are preferable. When the thickness of the substrate is less than 5 ⁇ m, the mechanical strength of the substrate is weakened, and thus the wafer is cracked or chipped at the time of back grinding or dicing in the manufacture of the capacitor described later.
  • the total thickness of the capacitor including the substrate is preferably 10 ⁇ m or more and 300 ⁇ m or less.
  • the material of the insulating film 2 is not limited, but an insulating film made of SiO 2 , SiN, Al 2 O 3 , HfO 2 , Ta 2 O 5 , ZrO 2 or the like is preferable.
  • an insulating film made of SiO 2 , SiN, Al 2 O 3 , HfO 2 , Ta 2 O 5 , ZrO 2 or the like is preferable.
  • the thickness of the insulating film it is sufficient that the substrate and the capacitor formed on the substrate can be insulated, and the thickness is preferably 0.05 ⁇ m or more.
  • the material of the lower electrode 3 is not limited, but a metal made of Cu, Ag, Au, Al, Ni, Cr, Ti or the like or a conductor containing these metals is preferable.
  • the thickness of the lower electrode is not limited, but is preferably 0.5 ⁇ m or more and 10 ⁇ m or less, and more preferably 2 ⁇ m or more and 6 ⁇ m or less. When the thickness of the lower electrode is less than 0.5 ⁇ m, the resistance of the electrode increases, which affects the high frequency characteristics of the capacitor. When the thickness of the lower electrode is larger than 10 ⁇ m, the mechanical strength of the element is weakened by the stress of the electrode, and the capacitor may be distorted.
  • the material of the dielectric film 4 is not limited, but oxides and nitrides such as SiO 2 , SiN, Al 2 O 3 , HfO 2 , Ta 2 O 5 , and ZrO 2 are preferable.
  • the thickness of the dielectric film is not particularly limited, but is preferably 0.1 ⁇ m or more and 1.5 ⁇ m or less.
  • the material of the upper electrode 5 is not limited, but a metal made of Cu, Ag, Au, Al, Ni, Cr, Ti, or a conductor containing these metals is preferable.
  • the thickness of the upper electrode 5 is not limited, but is preferably 0.5 ⁇ m or more and 10 ⁇ m or less, and more preferably 2 ⁇ m or more and 6 ⁇ m or less for the same reason as the lower electrode 3. Further, the thickness of the lower electrode 3 is preferably thicker than the thickness of the upper electrode 5. The length of the lower electrode 3 is longer than the length of the upper electrode 5. For this reason, when the thickness of the lower electrode 3 is thin, the equivalent series resistance (ESR) is increased.
  • ESR equivalent series resistance
  • the material of the protective layer 6 is not particularly limited, but a resin material such as polyimide is preferable.
  • the thickness of the protective layer 6 is not limited, but is preferably 1 ⁇ m or more and 20 ⁇ m or less. When the thickness of the protective layer is less than 1 ⁇ m, the capacitance between the first terminal electrode 7a and the lower electrode 3 with the protective layer 6 interposed therebetween is the capacitance between the lower electrode 3 and the upper electrode 5 with the dielectric film 4 interposed therebetween. The voltage fluctuation and frequency characteristics of the capacitor across the protective layer 6 affect the entire capacitor. If the thickness of the protective layer 6 is to be made larger than 20 ⁇ m, a high-viscosity protective layer material is required, which makes it difficult to control the thickness and causes variations in capacitor capacity.
  • peripheral edge of the protective layer 6 may be between the end of the diced substrate 1 and the side wall of the dielectric film 4 covering the lower electrode 3 when viewed from above.
  • the dielectric film thickness of the side wall portion of the lower electrode 3 may be thin or may not be deposited at the stepped portion.
  • the material of the terminal electrode 7 is not limited, but a material having a lower resistivity than the material of the lower electrode 3 and the upper electrode 5 is preferable, and a metal made of Cu, Al, or the like is preferable. This is because the resistance can be lowered. Further, the outermost surface of the terminal electrode 7 may be Au or Sn.
  • the upper electrode 5 and the first terminal electrode 7a are formed in the formation region of the lower electrode 3 in a plan view of the capacitor viewed from the terminal electrode 7 side (FIG. 1).
  • the upper electrode 5 and the first terminal electrode 7a are formed only in a region defined by the periphery of the lower electrode 3 in a plan view of the capacitor as viewed from above.
  • the lines of electric force generated from the upper electrode 5 and the first terminal electrode 7a pass through the dielectric film 4 and the protective layer 6, and in the cross-sectional view of FIG. And enters the lower electrode 3 formed below the first terminal electrode 7a. Since the first terminal electrode 7 a is not formed outside the lower electrode 3, the upper electrode 5 and the lower electrode 3 are not capacitively coupled with the substrate 1 interposed therebetween.
  • the first terminal electrode 7a extends beyond the formation region of the lower electrode 3. For this reason, when a voltage is applied, a part of the electric lines of force that emerge from the upper electrode 5 and the first terminal electrode 7 a pass through the dielectric film 4, the protective layer 6, the insulating film 2 and the substrate 1 and enter the lower electrode 3. .
  • a substrate capacitance Ca which is a floating capacitance composed of the upper electrode 5, the substrate 1, and the lower electrode 3, which is connected in parallel with a true capacitance composed of the upper electrode 5, the dielectric film 4 and the lower electrode 3, is generated.
  • the fluctuation of the substrate capacitance Ca becomes obvious.
  • the capacitor cannot store a desired charge, and the electronic circuit on which the capacitor is mounted malfunctions.
  • a desired charge may not be stored if the substrate capacitance greatly fluctuates in comparison with the true capacitance or stray capacitance at the operating frequency. As a result, the electronic circuit on which the capacitor is mounted malfunctions.
  • the upper electrode 5 and the lower electrode 3 do not perform capacitive coupling with the substrate 1 sandwiched therebetween, so that variation in substrate capacitance does not affect the overall capacitance when a voltage is applied.
  • the substrate capacitance since the substrate capacitance is not manifested by adopting the structure of the present embodiment, the substrate capacitance does not affect the frequency characteristics of the overall capacitor capacitance.
  • the terminal electrode 7 since the terminal electrode 7 is not formed on the side wall portion of the protective layer 6, it has a flat shape.
  • the metal film forming the terminal electrode 7 is interrupted at the step on the side wall, or the electric field is concentrated when a voltage is applied, which adversely affects the insulation resistance of the capacitor.
  • the insulation resistance of the capacitor can be improved.
  • the upper electrode 5 is formed in the formation region of the first terminal electrode 7a in a plan view of the capacitor viewed from the terminal electrode 7 side.
  • the presence of the extended portion of the upper electrode 5 increases the equivalent series resistance (ESR) and the equivalent series inductance (ESL) connected in series with the true capacitance.
  • ESR equivalent series resistance
  • ESL equivalent series inductance
  • the Q value decreases.
  • the equivalent series resistance (ESR) and the equivalent series inductance (ESL) can be reduced, and the Q value is improved. be able to.
  • an insulating film 2 is formed on the substrate 1.
  • the insulating film 2 is preferably an insulating film made of SiO 2 , SiN, or Al 2 O 3 .
  • the insulating film 2 can be formed by a sputtering method or a CVD (chemical vapor deposition) method.
  • the thickness of the insulating film 2 is preferably 0.1 ⁇ m or more.
  • a pattern of the lower electrode 3 is formed on the insulating film 2.
  • the lower electrode 3 for example, a metal made of Cu, Ag, Au, or Al or a conductor containing these is deposited.
  • the thickness of the lower electrode 3 is preferably 0.5 ⁇ m or more and 10 ⁇ m or less, and more preferably 2 to 6 ⁇ m.
  • the method for forming the pattern of the lower electrode 3 is not limited.
  • a seed layer is formed by sputtering or electroless plating, a resist pattern that opens a part of the seed layer is formed by photolithography technology, a lower electrode material is formed in the opening by electroless plating, The resist is peeled off, and finally the seed layer in a portion where the lower electrode material is not formed is removed.
  • a dielectric film 4 is formed on the entire surface of the substrate including the region of the lower electrode 3, and patterning is performed to form an opening 4 a that exposes a part of the dielectric film 4.
  • the dielectric film 4 for example, an oxide or nitride such as SiO 2 , SiN, Al 2 O 3 , HfO 2 , Ta 2 O 5 is formed with a thickness of 0.1 ⁇ m or more and 1.5 ⁇ m or less.
  • the dielectric film 4 can be formed by a sputtering method or a CVD method.
  • the patterning is performed by, for example, photolithography and etching.
  • a pattern of the upper electrode 5 is formed on a part of the dielectric film 4.
  • the upper electrode 5 for example, a metal made of Cu, Ag, Au, or Al or a conductor containing these is deposited.
  • the thickness of the upper electrode 5 is preferably 0.5 ⁇ m or more and 10 ⁇ m or less, and more preferably 2 to 6 ⁇ m.
  • the method of forming the pattern of the upper electrode 5 is not limited, but, for example, a semi-additive construction method is used in the same manner as the lower electrode 3.
  • a protective layer 6 is deposited and patterned to form an opening 6a for exposing the upper electrode 5 to the protective layer 6 and an opening 6b for exposing the dielectric film 4.
  • a resin material such as polyimide is deposited as the protective layer 6.
  • the thickness of the protective layer 6 is preferably 1 to 20 ⁇ m.
  • a resist pattern is formed on the protective layer 6 by photolithography, and unnecessary portions of the protective layer 6 are etched using the resist pattern as a mask.
  • the first terminal electrode 7 a and the second terminal electrode 7 b that embed the openings 6 a and 6 b of the protective layer 6 are formed.
  • the first terminal electrode 7 a and the second terminal electrode 7 b are formed only in the formation region of the lower electrode 3. Further, it is preferable that the first terminal electrode 7 a and the second terminal electrode 7 b are formed only on the upper surface of the protective layer 6, and the first terminal electrode 7 a and the second terminal electrode 7 b are not formed on the sidewall of the protective layer 6. Further, it is preferable to pattern the first terminal electrode 7a so as to be connected to the entire surface of the upper electrode 5 as much as possible. For example, Cu or Al is used as the terminal electrode 7.
  • the terminal electrode 7 made of Cu or Al can be formed by sputtering or plating.
  • the terminal electrode 7 is preferably plated with Ni / Au.
  • a semi-additive construction method is used in the same manner as the lower electrode 3.
  • the capacitor according to this embodiment is manufactured as described above.
  • FIG. 10 is a cross-sectional view of the capacitor according to the second embodiment.
  • a plurality of trenches are formed in the region of the substrate 1 where the lower electrode 3 is formed, thus forming an uneven structure.
  • An insulating film 2, a lower electrode 3, a dielectric film 4, and an upper electrode 5 are sequentially formed so as to cover the trench of the substrate 1.
  • the surface area of the lower electrode 3 that is capacitively coupled can be increased.
  • the capacitance value can be increased.
  • the capacitor according to the second embodiment is manufactured as follows. First, a resist pattern is formed on the substrate 1, and a plurality of trenches 1a are formed on the substrate 1 by anisotropic dry etching using the resist pattern as a mask. Thereafter, the steps shown in FIGS. 4 to 9 may be performed as in the first embodiment.
  • FIG. 11 is a cross-sectional view of a capacitor according to the third embodiment.
  • a pyramidal texture structure is formed on the substrate 1.
  • the insulating film 2, the lower electrode 3, the dielectric film 4, and the upper electrode 5 are formed in order so that the slope of the pyramid of the board
  • the surface area of the lower electrode 3 that is capacitively coupled can be increased.
  • the capacitance value of can be increased.
  • the texture structure formed on the substrate 1 can be formed by immersing a (100) plane silicon substrate in an alkaline solution such as NaOH or KOH to expose the (111) plane.
  • an alkaline solution such as NaOH or KOH
  • the angle ⁇ 1 between the two sides forming the slope of the pyramid in FIG. 11 is about 110 °.
  • the steps shown in FIGS. 4 to 9 may be performed as in the first embodiment.
  • the capacitor 10 according to the present embodiment is formed on the substrate 1, the lower electrode 3 formed on the substrate 1, the dielectric film 4 formed on the lower electrode 3, and a part on the dielectric film 4.
  • the upper electrode 5 and the first terminal electrode 7a connected to the upper electrode 5 are provided, and the upper electrode 5 and the first terminal electrode 7a are lower in plan view when the capacitor 10 is viewed from the first terminal electrode 7a side. It is formed in the formation region of the electrode 3 (FIG. 2).
  • the lines of electric force generated from the upper electrode 5 and the first terminal electrode 7a pass through the dielectric film 4 and the protective layer 6, and in the cross-sectional view of FIG. 2, the upper electrode 5 and the first terminal electrode 7a. Enters the lower electrode 3 formed below.
  • the upper electrode 5 and the lower electrode 3 are not capacitively coupled with the substrate 1 interposed therebetween.
  • the upper electrode 5 and the lower electrode 3 do not perform capacitive coupling with the substrate 1 interposed therebetween, fluctuations in the substrate capacitance do not affect the overall capacitance when a voltage is applied.
  • the substrate capacitance since the substrate capacitance is not manifested by adopting the structure of the present embodiment, the substrate capacitance does not affect the frequency characteristics of the overall capacitor capacitance.
  • a second terminal electrode 7b connected to the lower electrode 3 is further provided, and the second terminal electrode 7b is formed in a formation region of the lower electrode 3 in a plan view when the capacitor 10 is viewed from the first terminal electrode 7a side. (FIG. 2).
  • both the first terminal electrode 7a and the second terminal electrode 7b are formed in the formation region of the lower electrode 3, so that the flat terminal electrode 7 is obtained without being affected by the underlying step.
  • the upper electrode 5 is formed in a region where the first terminal electrode 7a is formed in a plan view of the capacitor 10 viewed from the first terminal electrode 7a side (FIG. 2).
  • ESR equivalent series resistance
  • ESL equivalent series inductance
  • a trench 1a is formed in the region of the substrate 1 where the lower electrode 3 is formed (FIG. 10).
  • the surface area of the lower electrode 3 to be capacitively coupled can be increased, and the capacitance value of the capacitor can be increased.
  • the inner wall of the trench 1b has a tapered shape (FIG. 11).
  • the stress of the lower electrode 3 and the upper electrode 5 which are formed so that the inner wall of a trench may be covered is reduced.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Ceramic Capacitors (AREA)

Abstract

上部電極、基板、下部電極からなる基板容量の発生を防止したキャパシタを提供する。　本発明の一側面に係るキャパシタは、基板と、基板上に形成された下部電極と、下部電極上に形成された誘電体膜と、誘電体膜上の一部に形成された上部電極と、上部電極に接続する第１端子電極と、を備え、上部電極及び第１端子電極は、第１端子電極側からキャパシタを見た平面視において、下部電極の形成領域内に形成されている。

Description

キャパシタ
　本発明は、キャパシタに関する。
　半導体集積回路に用いられる代表的なキャパシタ素子として、例えばＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）キャパシタがよく知られている。ＭＩＭキャパシタは、絶縁体を下部電極と上部電極とで挟んだ平行平板型の構造を有するキャパシタである。
　例えば特許文献１には、絶縁特性及びリーク電流特性の劣化を防止する薄膜ＭＩＭキャパシタを提供する技術について開示されている。特許文献１に記載の薄膜ＭＩＭキャパシタは、基板と、該基板上に形成された貴金属からなる下部電極と、該下部電極上に形成された誘電体層薄膜と、該誘電体薄膜上に形成された貴金属からなる上部電極と、を有する。
特開２０１０－１０９０１４号公報
　キャパシタは、上部電極及び下部電極を、外部と電気的に接続させるための端子電極を備える。しかしながら、上部電極に接続する端子電極が下部電極の形成領域を超えて延在した場合、上部電極に繋がる端子電極と下部電極が接近し、基板を挟んで容量結合する場合がある。この結果、上部電極、誘電体膜、下部電極からなる真正容量と並列接続した、上部電極、基板、下部電極からなる浮遊容量が生じる。上部電極、基板、下部電極からなる浮遊容量を基板容量という。
　上部電極と下部電極との間に電圧が印加されたときに基板容量の変動が顕在化する。容量変動が起こると、キャパシタが所望の電荷を貯めることができないため、キャパシタが実装された電子回路が動作不良となる。また、電子回路を複数の周波数で動作させる場合、動作周波数で基板容量が真正容量や浮遊容量と比較して大きく変動すると、所望の電荷を貯めることができないことがある。この結果、キャパシタが実装された電子回路が動作不良となる。
　本発明はこのような事情に鑑みてなされたものであり、上部電極、基板、下部電極からなる基板容量の発生を防止したキャパシタを提供することを目的とする。
　本発明の一側面に係るキャパシタは、基板と、基板上に形成された下部電極と、下部電極上に形成された誘電体膜と、誘電体膜上の一部に形成された上部電極と、上部電極に接続する第１端子電極と、を備え、上部電極及び第１端子電極は、第１端子電極側からキャパシタを見た平面視において、下部電極の形成領域内に形成されている。
　本発明によれば、上部電極、基板、下部電極からなる基板容量の発生を防止することができる。
本実施形態に係るキャパシタの構成要素の形成領域を示す平面図である。 本実施形態に係るキャパシタの断面図である。 比較例のキャパシタの断面図である。 本実施形態に係るキャパシタの工程断面図である。 本実施形態に係るキャパシタの工程断面図である。 本実施形態に係るキャパシタの工程断面図である。 本実施形態に係るキャパシタの工程断面図である。 本実施形態に係るキャパシタの工程断面図である。 本実施形態に係るキャパシタの工程断面図である。 第２実施形態に係るキャパシタの断面図である。 第３実施形態に係るキャパシタの断面図である。
（第１実施形態）
　図１は、本実施形態に係るキャパシタの構成要素の形成領域を示す平面図である。図２は、本実施形態に係るキャパシタの断面図である。
　基板１上には絶縁膜２が形成されており、絶縁膜２上に下部電極３が形成されている。絶縁膜２及び下部電極３上には、下部電極３を被覆する誘電体膜４が形成されている。誘電体膜４上の一部には上部電極５が形成されている。誘電体膜４及び上部電極５上には保護層６が形成されており、保護層６には上部電極５を露出させる開口部６ａと、下部電極３の一部を露出させる開口部６ｂが形成されている。保護層６の開口部６ａ，６ｂをそれぞれ埋め込むように保護層６上には第１端子電極７ａ及び第２端子電極７ｂが形成されている。第１端子電極７ａは上部電極５に接続されており、第２端子電極７ｂは下部電極３に接続されている。なお、第１端子電極７ａ及び第２端子電極７ｂを区別する必要がない場合には、単に端子電極７という。
　本実施形態では、上部電極５及び第１端子電極７ａは、端子電極７側からキャパシタを見た平面視において（図１）、下部電極３の形成領域内に形成されている。また、第２端子電極７ｂも、端子電極７側からキャパシタを見た平面視において、下部電極３の形成領域内に形成されている。また、上部電極５は、端子電極７側からキャパシタを見た平面視において、第１端子電極７ａの形成領域内に形成されている。以下、本実施形態のキャパシタを構成する各層の材料及び厚さの一例について説明する。
　基板１の材料に限定はないが、シリコン基板やガリウム砒素基板等の半導体基板、ガラスやアルミナ等の絶縁性基板が好ましい。例えば、基板１の長辺の長さは２００μｍ～６００μｍ、短辺の長さは１００μｍ～３００μｍである。また、基板の厚さに限定はないが、５μｍ以上３００μｍ以下が好ましい。基板の厚さが５μｍより薄い場合、基板の機械的強度が弱くなるため、後述するキャパシタの製造において、バックグラインドやダイシング時にウエハに割れや欠けが生じる。基板の厚さが３００μｍより厚い場合、キャパシタの縦、横の長さよりも厚くなってしまい、キャパシタの実装時のハンドリングが難しくなる。
また、基板を含めたキャパシタ全体の厚さは、１０μｍ以上３００μｍ以下が好ましい。
　絶縁膜２の材料に限定はないが、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２等からなる絶縁膜が好ましい。絶縁膜の厚さに限定はないが、基板とその上部に形成されるキャパシタが絶縁できればよく、０．０５μｍ以上であることが好ましい。
　下部電極３の材料に限定はないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｃｒ、Ｔｉ等からなる金属又はこれらの金属を含む導電体が好ましい。下部電極の厚さに限定はないが、０．５μｍ以上１０μｍ以下が好ましく、２μｍ以上６μｍ以下がさらに好ましい。下部電極厚が０．５μｍより薄い場合、電極の抵抗が大きくなり、キャパシタの高周波特性に影響を及ぼす。下部電極厚が１０μｍより厚い場合、電極の応力によって素子の機械的強度が弱くなり、キャパシタが歪む可能性がある。
　誘電体膜４の材料に限定はないが、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２等の酸化物、窒化物が好ましい。誘電体膜の厚さは、特に限定はないが、０．１μｍ以上１．５μｍ以下が好ましい。
　上部電極５の材料に限定はないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｃｒ、Ｔｉ等からなる金属又はこれらの金属を含む導電体が好ましい。上部電極５の厚さは、限定はないが、下部電極３と同様の理由から、０．５μｍ以上１０μｍ以下が好ましく、２μｍ以上６μｍ以下がさらに好ましい。また、下部電極３の厚さは上部電極５の厚さよりも厚いことが好ましい。下部電極３の長さは上部電極５の長さより長い。このため、下部電極３の厚さが薄い場合、等価直列抵抗（ＥＳＲ）が大きくなるためである。
　保護層６の材料に特に限定はないが、ポリイミド等の樹脂材料が好ましい。保護層６の厚さに限定はないが、１μｍ以上２０μｍ以下が好ましい。保護層の厚さが１μｍより薄い場合、保護層６を挟んだ第１端子電極７ａと下部電極３の間の容量が、誘電体膜４を挟んだ下部電極３と上部電極５の間の容量と比較して大きくなり、保護層６を挟んだ容量の電圧変動や周波数特性がキャパシタ全体に影響を及ぼす。保護層６の厚さを２０μｍより厚くしようとすると、高粘度の保護層材料が必要となり、厚さの制御が難しく、キャパシタ容量にばらつきを生じる要因となる。また、保護層６の周縁は、上面から見た場合、ダイシングした基板１の端部と下部電極３を覆う誘電体膜４の側壁の間にあってもよい。下部電極３の側壁部の誘電体膜厚は薄くなったり、段差部分で堆積していないことがあり、本実施形態に係るキャパシタが、はんだ実装される際に、はんだと下部電極３が接触することを回避することができる。
　端子電極７の材料に限定はないが、下部電極３及び上部電極５の材料よりも抵抗率の低い材料であることが好ましく、ＣｕやＡｌ等からなる金属であることが好ましい。これにより抵抗を下げることが可能となるからである。また、端子電極７の最表面は、ＡｕやＳｎであってもよい。
　本実施形態では、上部電極５及び第１端子電極７ａは、端子電極７側からキャパシタを見た平面視において、下部電極３の形成領域内に形成されている（図１）。換言すれば、上部電極５及び第１端子電極７ａは、キャパシタを上から見た平面視において、下部電極３の周縁で画定される領域内にのみ形成されている。このような構造にすることによって、電圧印加時に、上部電極５と第１端子電極７ａから出る電気力線は、誘電体膜４と保護層６を通って、図２の断面図において上部電極５と第１端子電極７ａの下方に形成される下部電極３に入る。第１端子電極７ａは下部電極３の外側に形成されていないため、上部電極５と下部電極３は基板１を挟んだ容量結合をしない。
　これに対して図３に示す比較例の構造では、第１端子電極７ａは下部電極３の形成領域を超えて延在している。このため、電圧印加時に、上部電極５と第１端子電極７ａから出る電気力線の一部が、誘電体膜４、保護層６、絶縁膜２及び基板１を通って、下部電極３に入る。この結果、上部電極５、誘電体膜４、下部電極３からなる真正容量と並列接続した、上部電極５、基板１、下部電極３からなる浮遊容量である基板容量Ｃａが生じる。上部電極５と下部電極３との間に電圧が印加されたときに基板容量Ｃａの変動が顕在化する。容量変動が起こると、キャパシタが所望の電荷を貯めることができないため、キャパシタが実装された電子回路が動作不良となる。また、電子回路を複数の周波数で動作させる場合、動作周波数で基板容量が真正容量や浮遊容量と比較して大きく変動すると、所望の電荷を貯めることができないことがある。この結果、キャパシタが実装された電子回路が動作不良となる。
　本実施形態によれば、上述したように、上部電極５と下部電極３は基板１を挟んだ容量結合をしないため、電圧が印加されたときに基板容量の変動が全体の容量に影響しない。また、本実施形態の構造とすることによって、基板容量が顕在化しないため、基板容量が全体のキャパシタ容量の周波数特性に影響しない。
　また、本実施形態では、端子電極７は保護層６の側壁部分に形成されていないため、平坦な形状をしている。端子電極７が保護層６の側壁に形成される場合、端子電極７を形成する金属膜が側壁の段差で途切れたり、電圧印加時に電界が集中して、キャパシタの絶縁耐性に悪影響がある。保護層６の上面にのみ平坦な端子電極７を形成することにより、キャパシタの絶縁耐性を向上させることができる。
　さらに、本実施形態では、上部電極５は、端子電極７側からキャパシタを見た平面視において、第１端子電極７ａの形成領域内に形成されている。上部電極５が端子電極７の形成領域を超えて延在すると、上部電極５の延在部の存在により、真正容量に直列接続される等価直列抵抗（ＥＳＲ）や等価直列インダクタンス（ＥＳＬ）が大きくなり、Ｑ値が低下する。本実施形態によれば、上部電極５は第１端子電極７ａの形成領域内に形成されていることから、等価直列抵抗（ＥＳＲ）や等価直列インダクタンス（ＥＳＬ）を低減でき、Ｑ値を向上させることができる。
　次に、本実施形態に係るキャパシタの製造方法について図４～図９を参照して説明する。
　図４に示すように、基板１上に絶縁膜２を形成する。絶縁膜２は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３からなる絶縁膜が好ましい。絶縁膜２は、スパッタリング法やＣＶＤ（化学的気相堆積）法で形成することができる。絶縁膜２の厚さは、０．１μｍ以上であることが好ましい。
　次に、図５に示すように、絶縁膜２上に下部電極３のパターンを形成する。下部電極３として、例えば、Ｃｕ、Ａｇ、Ａｕ、Ａｌからなる金属又はこれらを含む導電体を堆積する。下部電極３の厚さは、０．５μｍ以上１０μｍ以下が好ましく、２～６μｍがさらに好ましい。下部電極３のパターン形成の方法に限定はないが、例えばセミアディティブ工法を使用する。セミアディティブ工法では、スパッタリングや無電解めっきによりシード層を成膜し、フォトリソグラフィ技術によりシード層の一部を開口するレジストパターンを形成し、無電解めっきにより開口部に下部電極材料を形成し、レジストを剥離し、最後に下部電極材料が形成されていない部位のシード層を除去する。
　次に、図６に示すように、下部電極３の領域を含む基板全面に誘電体膜４を形成し、パターニングを行って、誘電体膜４の一部を露出させる開口部４ａを形成する。誘電体膜４として、例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５等の酸化物又は窒化物を０．１μｍ以上１．５μｍ以下の厚さで形成する。誘電体膜４は、スパッタリング法やＣＶＤ法で形成することができる。パターニングは、例えばフォトリソグラフィ及びエッチングにより行う。
　次に、図７に示すように、誘電体膜４の一部に上部電極５のパターンを形成する。上部電極５として、例えば、Ｃｕ、Ａｇ、Ａｕ、Ａｌからなる金属又はこれらを含む導電体を堆積する。上部電極５の厚さは、０．５μｍ以上１０μｍ以下が好ましく、２～６μｍがさらに好ましい。上部電極５のパターン形成の方法に限定はないが、下部電極３と同様に、例えばセミアディティブ工法を使用する。
　次に、図８に示すように、保護層６を堆積し、パターニングを行って、保護層６に上部電極５を露出させる開口部６ａと、誘電体膜４を露出させる開口部６ｂとを形成する。例えば、保護層６として、ポリイミド等の樹脂材料を堆積する。保護層６の厚さは、１～２０μｍが好ましい。パターニングでは、フォトリソグラフィ技術により保護層６上にレジストパターンを形成し、レジストパターンをマスクとして保護層６の不要な部分をエッチングする。
　次に、図９に示すように、保護層６の開口部６ａ，６ｂをそれぞれ埋め込む第１端子電極７ａ及び第２端子電極７ｂのパターンを形成する。本実施形態では、第１端子電極７ａ及び第２端子電極７ｂを下部電極３の形成領域内にのみ形成する。また、保護層６の上面のみに第１端子電極７ａ及び第２端子電極７ｂを形成し、保護層６の側壁に第１端子電極７ａ及び第２端子電極７ｂを形成しないことが好ましい。また、できるだけ上部電極５の全面に接続するように第１端子電極７ａをパターン形成することが好ましい。端子電極７として、例えばＣｕ又はＡｌを用いる。Ｃｕ又はＡｌからなる端子電極７は、スパッタリングやめっきで形成することができる。また、端子電極７はＮｉ／Ａｕをめっきすることが好ましい。端子電極７のパターン形成の方法に限定はないが、下部電極３と同様に、例えばセミアディティブ工法を使用する。
　以上のようにして本実施形態に係るキャパシタが製造される。
（第２実施形態）
　第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
　図１０は、第２実施形態に係るキャパシタの断面図である。
　第２実施形態では、下部電極３が形成される基板１の領域には、複数のトレンチが形成されており、凹凸構造をなしている。基板１のトレンチを被覆するように、絶縁膜２、下部電極３、誘電体膜４、上部電極５が順に形成されている。
　第２実施形態によれば、下部電極３が形成される基板１の領域には、複数のトレンチが形成されていることから、容量結合する下部電極３の表面積を増大させることができ、キャパシタの容量値を増大させることができる。
　第２実施形態に係るキャパシタは、下記のようにして製造される。まず、基板１上にレジストパターンを形成し、当該レジストパターンをマスクとした異方性ドライエッチングにより、基板１に複数のトレンチ１ａを形成する。その後、第１実施形態と同様に図４～図９に示した工程を経ればよい。
（第３実施形態）
　図１１は、第３実施形態に係るキャパシタの断面図である。
　第３実施形態では、基板１にピラミッド形状のテクスチャ構造が形成されている。これにより、第３実施形態では、基板１のピラミッドの斜面を被覆するように、絶縁膜２、下部電極３、誘電体膜４、上部電極５が順に形成されている。
　第３実施形態によれば、下部電極３が形成される基板１の領域には、複数のピラミッド構造が形成されていることから、容量結合する下部電極３の表面積を増大させることができ、キャパシタの容量値を増大させることができる。
　第３実施形態に係るキャパシタを製造するには、基板材料としてシリコン基板を使用することが好ましい。基板１に形成されるテクスチャ構造は、（１００）面のシリコン基板をＮａＯＨやＫＯＨ等のアルカリ溶液に浸漬し、（１１１）面を露出させることで形成することができる。（１１１）面が出ると、図１１内のピラミッドの斜面をなす二辺の間の角θ１は、１１０°程度となる。
その後、第１実施形態と同様に図４～図９に示した工程を経ればよい。
　以上、本発明の例示的な実施形態について説明した。
　本実施形態に係るキャパシタ１０は、基板１と、基板１上に形成された下部電極３と、下部電極３上に形成された誘電体膜４と、誘電体膜４上の一部に形成された上部電極５と、上部電極５に接続する第１端子電極７ａと、を備え、上部電極５及び第１端子電極７ａは、第１端子電極７ａ側からキャパシタ１０を見た平面視において、下部電極３の形成領域内に形成されている（図２）。これにより、電圧印加時に、上部電極５と第１端子電極７ａから出る電気力線は、誘電体膜４と保護層６を通って、図２の断面図において上部電極５と第１端子電極７ａの下方に形成される下部電極３に入る。第１端子電極７ａは下部電極３の外側に形成されていないため、上部電極５と下部電極３は基板１を挟んだ容量結合をしない。このように、上部電極５と下部電極３は基板１を挟んだ容量結合をしないため、電圧が印加されたときに基板容量の変動が全体の容量に影響しない。また、本実施形態の構造とすることによって、基板容量が顕在化しないため、基板容量が全体のキャパシタ容量の周波数特性に影響しない。
　例えば、下部電極３に接続する第２端子電極７ｂをさらに備え、第２端子電極７ｂは、第１端子電極７ａ側からキャパシタ１０を見た平面視において、下部電極３の形成領域内に形成されている（図２）。このように、第１端子電極７ａ及び第２端子電極７ｂの双方が下部電極３の形成領域内に形成されることにより、下地の段差の影響を受けずに平坦な端子電極７となる。この結果、端子電極７を形成する金属膜が側壁の段差で途切れたり、電圧印加時に電界が集中して、キャパシタの絶縁耐性が低下することを防止できる。
　好ましくは、上部電極５は、第１端子電極７ａ側からキャパシタ１０を見た平面視において、第１端子電極７ａの形成領域内に形成されている（図２）。これにより、真正容量に直列接続される等価直列抵抗（ＥＳＲ）や等価直列インダクタンス（ＥＳＬ）を低減でき、Ｑ値を向上させることができる。
　好ましくは、下部電極３が形成される基板１の領域には、トレンチ１ａが形成されている（図１０）。これにより、容量結合する下部電極３の表面積を増大させることができ、キャパシタの容量値を増大させることができる。
　例えば、トレンチ１ｂの内壁はテーパー形状をなしている（図１１）。これにより、トレンチの内壁が垂直な場合と比べて、トレンチの内壁を被覆するように形成される下部電極３及び上部電極５の応力が低減される。
　なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。さらに、図面の寸法比率は図示の比率に限られるものではない。また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。
１…基板
１ａ，１ｂ…トレンチ
２…絶縁膜
３…下部電極
４…誘電体膜
４ａ…開口部
５…上部電極
６…保護層
６ａ，６ｂ…開口部
７…端子電極
７ａ…第１端子電極
７ｂ…第２端子電極
１０，１０ａ…キャパシタ

Claims (5)

  1. 　基板と、
    　前記基板上に形成された下部電極と、
    　前記下部電極上に形成された誘電体膜と、
    　前記誘電体膜上の一部に形成された上部電極と、
    　前記上部電極に接続する第１端子電極と、
    を備え、
    　前記上部電極及び前記第１端子電極は、前記第１端子電極側からキャパシタを見た平面視において、前記下部電極の形成領域内に形成されている、
    キャパシタ。
  2. 　前記下部電極に接続する第２端子電極をさらに備え、
    　前記第２端子電極は、前記第１端子電極側からキャパシタを見た平面視において、前記下部電極の形成領域内に形成されている、
    請求項１に記載のキャパシタ。
  3. 　前記上部電極は、前記第１端子電極側からキャパシタを見た平面視において、前記第１端子電極の形成領域内に形成されている、
    請求項１又は２に記載のキャパシタ。
  4. 　前記下部電極が形成される前記基板の領域には、トレンチが形成されている、
    請求項１～３のいずれか一項に記載のキャパシタ。
  5. 前記下部電極が形成される前記基板の領域には、ピラミッド構造が形成されている、
    請求項１～３のいずれか一項に記載のキャパシタ。
PCT/JP2017/021240 2016-06-28 2017-06-08 キャパシタ Ceased WO2018003445A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018525004A JPWO2018003445A1 (ja) 2016-06-28 2017-06-08 キャパシタ
US16/221,789 US11101072B2 (en) 2016-06-28 2018-12-17 Capacitor with limited substrate capacitance

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016128047 2016-06-28
JP2016-128047 2016-06-28

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/221,789 Continuation US11101072B2 (en) 2016-06-28 2018-12-17 Capacitor with limited substrate capacitance

Publications (1)

Publication Number Publication Date
WO2018003445A1 true WO2018003445A1 (ja) 2018-01-04

Family

ID=60785215

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/021240 Ceased WO2018003445A1 (ja) 2016-06-28 2017-06-08 キャパシタ

Country Status (3)

Country Link
US (1) US11101072B2 (ja)
JP (2) JPWO2018003445A1 (ja)
WO (1) WO2018003445A1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019203054A1 (ja) * 2018-04-18 2019-10-24 株式会社村田製作所 キャパシタおよびその製造方法
JP2020004825A (ja) * 2018-06-27 2020-01-09 太陽誘電株式会社 トレンチキャパシタ
JP2020170782A (ja) * 2019-04-03 2020-10-15 株式会社村田製作所 キャパシタ
JPWO2020235175A1 (ja) * 2019-05-21 2020-11-26
JPWO2019208221A1 (ja) * 2018-04-27 2021-03-18 株式会社村田製作所 キャパシタ集合体
CN113841211A (zh) * 2019-05-13 2021-12-24 株式会社村田制作所 电容器
JP2023129809A (ja) * 2022-03-07 2023-09-20 住友電工デバイス・イノベーション株式会社 キャパシタおよびその製造方法
JP2024517103A (ja) * 2021-05-03 2024-04-19 キョーセラ・エーブイエックス・コンポーネンツ・コーポレーション 金属酸化物半導体コンデンサおよび埋め込まれた金属酸化物半導体コンデンサを含む回路基板
JP2024541186A (ja) * 2021-11-01 2024-11-08 キョーセラ・エーブイエックス・コンポーネンツ・コーポレーション Ｍｏｓ／ｍｉｓ組合せコンデンサアセンブリ

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021149688A1 (ja) * 2020-01-20 2021-07-29 株式会社村田製作所 半導体装置及び容量装置
WO2022004014A1 (ja) * 2020-06-29 2022-01-06 Tdk株式会社 薄膜キャパシタ及びこれを備える電子回路基板
JP7647880B2 (ja) * 2021-05-10 2025-03-18 株式会社村田製作所 半導体装置
US20240234591A9 (en) * 2022-10-21 2024-07-11 KYOCERA AVX Components Corporation Metal-Oxide-Semiconductor Capacitor
KR102734566B1 (ko) * 2023-08-18 2024-11-25 삼성전기주식회사 커패시터 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172154A (ja) * 2002-11-15 2004-06-17 Fujitsu Media Device Kk 高周波キャパシタ
JP2007299939A (ja) * 2006-04-28 2007-11-15 Renesas Technology Corp 半導体装置
JP2008251972A (ja) * 2007-03-30 2008-10-16 Tdk Corp 薄膜コンデンサ
WO2008149622A1 (ja) * 2007-05-30 2008-12-11 Kyocera Corporation キャパシタ，共振器、フィルタ装置，通信装置、並びに電気回路

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4423087A (en) 1981-12-28 1983-12-27 International Business Machines Corporation Thin film capacitor with a dual bottom electrode structure
JPH07115032A (ja) * 1993-10-19 1995-05-02 Shimada Phys & Chem Ind Co Ltd 薄膜コンデンサおよび薄膜コンデンサを含む半導体集積回路の製造方法
JPH08241830A (ja) 1995-03-07 1996-09-17 Sumitomo Metal Ind Ltd 薄膜コンデンサ
EP0837504A3 (en) * 1996-08-20 1999-01-07 Ramtron International Corporation Partially or completely encapsulated ferroelectric device
JP4177560B2 (ja) 2001-03-16 2008-11-05 株式会社ルネサステクノロジ 薄膜コンデンサ及び受動素子内蔵電子部品と高周波対応モジュール
JP2003224033A (ja) * 2002-01-30 2003-08-08 Kyocera Corp 薄膜コンデンサ
US6818469B2 (en) * 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
JP3918675B2 (ja) * 2002-08-01 2007-05-23 日本電気株式会社 薄膜キャパシタ、それを内蔵した配線基板、それを搭載した半導体集積回路および電子機器システム
JP3995619B2 (ja) * 2003-03-12 2007-10-24 富士通株式会社 薄膜キャパシタ素子、その製造方法及び電子装置
JP4641396B2 (ja) * 2004-09-02 2011-03-02 Ｏｋｉセミコンダクタ株式会社 薄膜コンデンサとその製造方法
JP4461386B2 (ja) * 2005-10-31 2010-05-12 Ｔｄｋ株式会社 薄膜デバイスおよびその製造方法
US8361811B2 (en) * 2006-06-28 2013-01-29 Research In Motion Rf, Inc. Electronic component with reactive barrier and hermetic passivation layer
JP4738299B2 (ja) 2006-09-20 2011-08-03 富士通株式会社 キャパシタ、その製造方法、および電子基板
JP4370340B2 (ja) 2007-03-26 2009-11-25 Ｔｄｋ株式会社 電子部品
JP2009246180A (ja) * 2008-03-31 2009-10-22 Tdk Corp 薄膜コンデンサ
JP2009295925A (ja) * 2008-06-09 2009-12-17 Tdk Corp トレンチ型コンデンサ及びその製造方法
JP5369519B2 (ja) * 2008-07-09 2013-12-18 株式会社村田製作所 コンデンサ
JP2010045297A (ja) * 2008-08-18 2010-02-25 Tdk Corp トレンチ型コンデンサ及びその製造方法
US8680649B2 (en) * 2008-08-22 2014-03-25 Stmicroelectronics (Tours) Sas Multi-layer film capacitor with tapered film sidewalls
JP5455352B2 (ja) 2008-10-28 2014-03-26 太陽誘電株式会社 薄膜ｍｉｍキャパシタ及びその製造方法
JP5589617B2 (ja) * 2010-06-30 2014-09-17 Ｔｄｋ株式会社 薄膜コンデンサ及びその製造方法
KR101422923B1 (ko) * 2012-09-28 2014-07-23 삼성전기주식회사 커패시터 및 이의 제조 방법
JP2015192037A (ja) 2014-03-28 2015-11-02 株式会社東芝 Ｍｉｍキャパシタ
JP6520085B2 (ja) * 2014-12-05 2019-05-29 Tdk株式会社 薄膜キャパシタ
US10607779B2 (en) * 2016-04-22 2020-03-31 Rohm Co., Ltd. Chip capacitor having capacitor region directly below external electrode

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172154A (ja) * 2002-11-15 2004-06-17 Fujitsu Media Device Kk 高周波キャパシタ
JP2007299939A (ja) * 2006-04-28 2007-11-15 Renesas Technology Corp 半導体装置
JP2008251972A (ja) * 2007-03-30 2008-10-16 Tdk Corp 薄膜コンデンサ
WO2008149622A1 (ja) * 2007-05-30 2008-12-11 Kyocera Corporation キャパシタ，共振器、フィルタ装置，通信装置、並びに電気回路

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7067616B2 (ja) 2018-04-18 2022-05-16 株式会社村田製作所 キャパシタおよびその製造方法
WO2019203054A1 (ja) * 2018-04-18 2019-10-24 株式会社村田製作所 キャパシタおよびその製造方法
US11271074B2 (en) 2018-04-18 2022-03-08 Murata Manufacturing Co., Ltd. Capacitor and method for manufacturing the same
JPWO2019203054A1 (ja) * 2018-04-18 2021-03-11 株式会社村田製作所 キャパシタおよびその製造方法
JP7156369B2 (ja) 2018-04-27 2022-10-19 株式会社村田製作所 キャパシタ集合体
US11545304B2 (en) 2018-04-27 2023-01-03 Murata Manufacturing Co., Ltd. Capacitor cluster having capacitors with different shapes
JPWO2019208221A1 (ja) * 2018-04-27 2021-03-18 株式会社村田製作所 キャパシタ集合体
JP2020004825A (ja) * 2018-06-27 2020-01-09 太陽誘電株式会社 トレンチキャパシタ
JP7178187B2 (ja) 2018-06-27 2022-11-25 太陽誘電株式会社 トレンチキャパシタ
JP7318279B2 (ja) 2019-04-03 2023-08-01 株式会社村田製作所 キャパシタ
JP2020170782A (ja) * 2019-04-03 2020-10-15 株式会社村田製作所 キャパシタ
CN113841211B (zh) * 2019-05-13 2023-04-14 株式会社村田制作所 电容器
US12327689B2 (en) 2019-05-13 2025-06-10 Murata Manufacturing Co., Ltd. Capacitor having a through-hole exposing an electrode and at least one protrusion in the through-hole
CN113841211A (zh) * 2019-05-13 2021-12-24 株式会社村田制作所 电容器
CN113841230A (zh) * 2019-05-21 2021-12-24 株式会社村田制作所 电容器
WO2020235175A1 (ja) * 2019-05-21 2020-11-26 株式会社村田製作所 キャパシタ
JP7484903B2 (ja) 2019-05-21 2024-05-16 株式会社村田製作所 キャパシタ
JPWO2020235175A1 (ja) * 2019-05-21 2020-11-26
US12432945B2 (en) 2019-05-21 2025-09-30 Murata Manufacturing Co., Ltd. Capacitor
JP2024517103A (ja) * 2021-05-03 2024-04-19 キョーセラ・エーブイエックス・コンポーネンツ・コーポレーション 金属酸化物半導体コンデンサおよび埋め込まれた金属酸化物半導体コンデンサを含む回路基板
JP2024541186A (ja) * 2021-11-01 2024-11-08 キョーセラ・エーブイエックス・コンポーネンツ・コーポレーション Ｍｏｓ／ｍｉｓ組合せコンデンサアセンブリ
JP2023129809A (ja) * 2022-03-07 2023-09-20 住友電工デバイス・イノベーション株式会社 キャパシタおよびその製造方法
JP7758341B2 (ja) 2022-03-07 2025-10-22 住友電工デバイス・イノベーション株式会社 キャパシタおよびその製造方法

Also Published As

Publication number Publication date
JP2020115587A (ja) 2020-07-30
US20190122820A1 (en) 2019-04-25
US11101072B2 (en) 2021-08-24
JPWO2018003445A1 (ja) 2019-03-07

Similar Documents

Publication Publication Date Title
US11101072B2 (en) Capacitor with limited substrate capacitance
JP6579502B2 (ja) キャパシタ
JP6372640B2 (ja) キャパシタ
KR20030072145A (ko) 인덕터와 캐패시터를 갖는 소자 및 그의 제작방법
WO2019026771A1 (ja) キャパシタ
CN110875424A (zh) 半导体装置结构的制造方法
JP6788847B2 (ja) キャパシタ
CN110098054B (zh) 电容器组件
US11271074B2 (en) Capacitor and method for manufacturing the same
JP2020188091A (ja) キャパシタ
WO2018088265A1 (ja) 電子部品
US20070293014A1 (en) Method for forming metal-insulator-metal capacitor of semiconductor device
US8222968B2 (en) Microstrip transmission line device including an offset resistive region extending between conductive layers and method of manufacture
TWI407547B (zh) 薄膜元件
CN102169860A (zh) 具有被动组件结构的半导体结构及其制造方法
US20220059646A1 (en) Capacitor
KR100644525B1 (ko) 반도체 소자의 금속-절연체-금속 커패시터의 제조 방법
CN118475230B (zh) 半导体器件及其制备方法
CN114823640B (zh) Tddb性能提升的金属电容结构及其制造方法
US20240275387A1 (en) Logic device and manufacturing method thereof
CN112151494B (zh) 一种半导体器件及其形成方法
KR100781446B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
TWI419297B (zh) 具有被動元件結構之半導體結構及其製造方法
CN121264190A (zh) 半导体装置
US8502328B2 (en) Micro electronic mechanical system structure

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2018525004

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17819810

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17819810

Country of ref document: EP

Kind code of ref document: A1