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WO2018066320A1 - スイッチ素子および記憶装置ならびにメモリシステム - Google Patents

スイッチ素子および記憶装置ならびにメモリシステム Download PDF

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WO2018066320A1
WO2018066320A1 PCT/JP2017/032811 JP2017032811W WO2018066320A1 WO 2018066320 A1 WO2018066320 A1 WO 2018066320A1 JP 2017032811 W JP2017032811 W JP 2017032811W WO 2018066320 A1 WO2018066320 A1 WO 2018066320A1
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WO
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switch
atomic
memory
layer
switch layer
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PCT/JP2017/032811
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English (en)
French (fr)
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宏彰 清
大場　和博
曽根　威之
誠二 野々口
五十嵐　実
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Priority to US16/329,294 priority patent/US11183633B2/en
Priority to JP2018543807A priority patent/JP7079201B2/ja
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    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Definitions

  • the present disclosure relates to a switch element having a chalcogenide layer between electrodes, a storage device including the switch element, and a memory system.
  • the cross-point type memory cell is provided with a selection element (switch element) for cell selection.
  • the switch element include a PN diode, an avalanche diode, or a switch element configured using a metal oxide (for example, see Non-Patent Documents 1 and 2).
  • a switch element Ovonic Threshold Switch (OTS) element
  • OTS Oxidizing Threshold Switch
  • the stability of the threshold voltage of the switch element is required in order to realize a large capacity.
  • a switch element includes a first electrode, a second electrode disposed to face the first electrode, and a switch layer provided between the first electrode and the second electrode.
  • the switch layer includes at least one first chalcogen element selected from tellurium (Te), selenium (Se) and sulfur (S), and at least one first selected from phosphorus (P) and arsenic (As).
  • a storage device includes a plurality of memory cells, and each memory cell includes a memory element and the switch element according to the embodiment of the present disclosure directly connected to the memory element.
  • a memory system includes a host computer including a processor, a memory configured by a memory cell array including a plurality of memory cells, and a memory controller that performs request control on the memory according to a command from the host computer.
  • the plurality of memory cells each include the memory element and the switch element according to the embodiment of the present disclosure directly connected to the memory element.
  • the switch layer is at least one selected from tellurium (Te), selenium (Se), and sulfur (S).
  • a chalcogen element at least one first element selected from phosphorus (P) and arsenic (As), at least one second element selected from boron (B) and carbon (C), and aluminum (Al),
  • the structure includes at least one element of at least one third element selected from gallium (Ga) and indium (In).
  • the switch layer is formed using the above elements. Stabilize. Therefore, the stability of the threshold voltage can be improved.
  • FIG. 2 is a diagram illustrating an example of a schematic configuration of a memory cell array according to the first embodiment of the present disclosure.
  • FIG. FIG. 6 is a cross-sectional view illustrating an example of a configuration of a memory cell illustrated in FIG. 5.
  • FIG. 5 is a diagram illustrating an example of a schematic configuration of a memory cell illustrated in FIG. 5.
  • FIG. 6 is a cross-sectional view illustrating another example of the configuration of the memory cell illustrated in FIG. 5.
  • FIG. 6 is a cross-sectional view illustrating another example of the configuration of the memory cell illustrated in FIG. 5.
  • FIG. 4 is a diagram illustrating an example of IV characteristics in the memory element illustrated in FIG. 1.
  • FIG. 6 is a diagram illustrating an example of IV characteristics in the memory cell illustrated in FIG. 5.
  • FIG. 6 is a diagram illustrating an example of IV characteristics in the memory cell illustrated in FIG. 5.
  • FIG. 10 is a diagram illustrating an example of IV characteristics in a general memory cell array. It is a sectional view showing an example of composition of a switch element concerning a 2nd embodiment of this indication.
  • FIG. 16 is a diagram illustrating another example of a schematic configuration of a memory cell array according to Modification 2 of the present disclosure.
  • FIG. 16 is a diagram illustrating another example of a schematic configuration of a memory cell array according to Modification 2 of the present disclosure.
  • FIG. 16 is a diagram illustrating another example of a schematic configuration of a memory cell array according to Modification 2 of the present disclosure.
  • FIG. 16 is a diagram illustrating another example of a schematic configuration of a memory cell array according to Modification 2 of the present disclosure. It is a block diagram showing the composition of the data storage system provided with the memory system of this indication.
  • FIG. 10 is a characteristic diagram illustrating a change in threshold voltage after each cycle in Experiment 1. It is a characteristic view showing the relationship between the cycle number in Experiment 1 and a threshold voltage. It is a characteristic view showing the relationship between the cycle number in Experiment 2, and a threshold voltage.
  • First embodiment an example in which the switch layer includes a chalcogen element, at least one element of P and As, and at least one element of B and C
  • Configuration of switch element 1-2 Configuration of memory cell array 1-3.
  • FIG. 1 illustrates an example of a cross-sectional configuration of the switch element (switch element 20A) according to the first embodiment of the present disclosure.
  • the switch element 20A selectively operates, for example, an arbitrary storage element (memory element 30; FIG. 5) among a plurality of arranged in the memory cell array 1 having a so-called cross-point array structure shown in FIG. Is for.
  • the switch element 20A (switch element 20; FIG. 5) is connected in series to the memory element 30 (specifically, the memory layer 31), and includes a lower electrode 21 (first electrode), a switch layer 22 and an upper electrode 23 ( 2nd electrode) in this order.
  • the lower electrode 21 is a wiring material used in a semiconductor process, for example, tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), copper (Cu), aluminum (Al), molybdenum (Mo ), Tantalum (Ta), tantalum nitride (TaN), silicide, and the like.
  • a single layer film or a laminated film of, for example, 1 nm to 30 nm made of W, WN, TiN, TiW, TaN, carbon (C), etc. is formed between the lower electrode 21 and the switch layer 22. Also good. Thereby, a favorable interface is formed between the lower electrode 21 and the switch layer 22.
  • the switch layer 22 changes to a low resistance state by increasing the applied voltage to a predetermined threshold voltage (switching threshold voltage) or higher, and has a high resistance by decreasing the applied voltage to a voltage lower than the above threshold voltage (switching threshold voltage). It changes to a state. That is, the switch layer 22 has a negative differential resistance characteristic, and when the voltage applied to the switch element 20A exceeds a predetermined threshold voltage (switching threshold voltage), the current flows several orders of magnitude. Is. Further, the switch layer 22 has a stable amorphous structure constituting the switch layer 22 regardless of the application of a voltage pulse or a current pulse through a lower electrode 21 and an upper electrode 23 from a power supply circuit (pulse applying means) (not shown). It is maintained. Note that the switch layer 22 does not perform a memory operation such that a conduction path formed by the movement of ions by applying a voltage is maintained even after the applied voltage is erased.
  • the switch layer 22 includes an element belonging to Group 16 of the periodic table, specifically, at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S).
  • the switch element 20 having the OTS (Ovonic Threshold Switch) phenomenon it is desirable that the amorphous structure constituting the switch layer 22 is stably maintained even when a voltage bias for switching is applied, and the amorphous structure is stable. Thus, the OTS phenomenon can be stably generated.
  • the switch layer 22 of the present embodiment includes at least one element (first element) selected from phosphorus (P) and arsenic (As) in addition to the chalcogen element. Further, the switch layer 22 includes at least one element (second element) selected from boron (B) and carbon (C).
  • the first elements, phosphorus (P) and arsenic (As), are easy to bind to the chalcogen element. Therefore, by adding at least one of phosphorus (P) and arsenic (As) as a constituent element of the switch layer 22, the chalcogen element in the switch layer 22 is bonded to phosphorus (P) and arsenic (As). Stabilizes the amorphous structure.
  • Boron (B) is low in conductivity even if it is a single metal among the metalloids. Therefore, when boron (B) is contained in the switch layer 22, the resistance value of the switch layer 22 is increased. Further, since boron (B) has a smaller atomic radius than the chalcogen element, the amorphous structure of the switch layer 22 is stabilized and the OTS phenomenon is stabilized by containing boron (B) in the switch layer 22. Expressed.
  • Carbon (C) can increase the resistance of the switch layer 22 except for the structure having sp2 orbits found in graphite or the like. Further, since carbon (C) has a smaller ionic radius than the chalcogen element, the amorphous structure of the switch layer 22 is stabilized and the OTS phenomenon is stably expressed.
  • the switch layer 22 includes a chalcogen element, at least one first element selected from phosphorus (P) and arsenic (As), and at least one second element selected from boron (B) and carbon (C). Is preferably included in the following range.
  • the chalcogen element is preferably contained in the range of 20 atomic% to 70 atomic%.
  • the first element is preferably contained in the range of 3 atomic% to 40 atomic%.
  • the second element is preferably contained in the range of 3 atomic% to 50 atomic%.
  • the switch layer 22 may further contain at least one of nitrogen (N) and oxygen (O) in addition to the above elements. Furthermore, the switch layer may include at least one of silicon (Si) and germanium (Ge). When the switch layer 22 contains nitrogen (N) or oxygen (O), the switch layer 22 has the first element with the total composition ratio excluding nitrogen (N) and oxygen (O) as 100 atomic%. It is preferable that the second element is contained in the above range.
  • Nitrogen (N) is easy to bond with boron (B), carbon (C), silicon (Si) or the like. Therefore, when the switch layer 22 contains nitrogen (N) and boron (B), carbon (C), or silicon (Si) in the switch layer 22, the resistance value of the switch layer 22 is increased.
  • the band gap of a-BN in which nitrogen (N) and boron (B) are bonded is 5 or more even in an amorphous state.
  • the resistance value of the switch layer 22 is larger than when the switch layer 22 does not contain nitrogen (N). Therefore, the leakage current is suppressed. Further, the combination of nitrogen (N), boron (B), carbon (C), and silicon (Si) is dispersed in the switch layer 22, thereby stabilizing the amorphous structure.
  • BAsTe, BAsTeN, BAsTeO, BCAsTe, BCAsTeN, BCAsTeO, BPAsTe, BPAsTeN, BPAsTeO, BCPAsTe, BCPAsTeN, BCPAsTeO, BAsSe, BAsSeN, BAsSeO, BCAsSe, BCAsSeN, BCAsSeO, BPAsSe, BPAsSeN, BPAsSeO, BCPAsSe, BCPAsSeN , BCPAsSeO is preferably formed of any elemental structure.
  • switch layer 22 may contain elements other than these as long as the effects of the present disclosure are not impaired.
  • a known semiconductor wiring material can be used similarly to the lower electrode 21, but a stable material that does not react with the switch layer 22 even after post-annealing is preferable.
  • the switch element 20A of the present embodiment has a high resistance value in the initial state (high resistance state (off state)), and is low (low resistance state (on state)) at a certain voltage (switching threshold voltage) when a voltage is applied. ) Has a switching characteristic. Further, the switch element 20A returns to the high resistance state when the applied voltage is lowered below the switching threshold voltage or when the voltage application is stopped, and the ON state is not maintained. That is, the switch element 20A has a phase change (amorphous phase (amorphous phase) of the switch layer 22 by applying a voltage pulse or a current pulse through a lower electrode 21 and an upper electrode 23 from a power supply circuit (pulse applying means) (not shown). ) And a crystalline phase).
  • the switch element 20 of the present embodiment can have the following configuration in addition to the configuration of the switch element 20A.
  • the switch element 20 ⁇ / b> B shown in FIG. 2 has a high resistance layer 24 provided between the lower electrode 21 and the switch layer 22.
  • the high resistance layer 24 has, for example, higher insulation than the switch layer 22 and includes, for example, an oxide or nitride of a metal element or a nonmetal element, or a mixture thereof. 2 shows an example in which the high resistance layer 24 is provided on the lower electrode 21 side, the present invention is not limited to this, and the high resistance layer 24 may be provided on the upper electrode 23 side. Further, the high resistance layer 24 may be provided on both the lower electrode 21 side and the upper electrode 23 side with the switch layer 22 interposed therebetween. Furthermore, a multilayer structure in which a plurality of sets of switch layers 22 and high resistance layers 24 are stacked may be employed.
  • the switch layer 22 includes the above elements and is formed as a stacked structure of a first layer 22A and a second layer 22B having different compositions.
  • a two-layer structure is used, but three or more layers may be stacked.
  • the switch layer 22 is formed as a stacked structure of a first layer 22A containing the above elements and a third layer 22C including elements other than the above elements. .
  • the order of stacking the first layer 22A and the third layer 22C is not particularly limited, and the third layer 22C may be provided on the upper electrode 23 side.
  • the third layer 22C may include a plurality of layers containing elements other than the above elements and having different compositions.
  • the first layer 22A may also include a plurality of layers containing the above elements and having different compositions.
  • a structure in which these layers are alternately stacked may be employed.
  • FIG. 5 is a perspective view showing an example of the configuration of the memory cell array 1.
  • the memory cell array 1 corresponds to a specific example of “storage device” of the present disclosure.
  • the memory cell array 1 has a so-called cross-point array structure.
  • one memory line WL and one bit line BL are located one at a position (cross point) facing each other.
  • a cell 10 is provided. That is, the memory cell array 1 includes a plurality of word lines WL, a plurality of bit lines BL, and a plurality of memory cells 10 arranged one for each cross point.
  • a plurality of memory cells 10 can be arranged in a plane (two-dimensional, XY plane direction).
  • Each word line WL extends in a common direction.
  • Each bit line BL is in a direction different from the extending direction of the word line WL (for example, a direction orthogonal to the extending direction of the word line WL) and extends in a common direction.
  • the plurality of word lines WL are arranged in one or a plurality of layers. For example, as shown in FIG. 18, the word lines WL may be arranged in a plurality of layers.
  • the plurality of bit lines BL are arranged in one or a plurality of layers, and may be arranged in a plurality of layers as shown in FIG. 18, for example, like the word lines WL.
  • the memory cell array 1 includes a plurality of memory cells 10 that are two-dimensionally arranged on a substrate.
  • the substrate includes, for example, a wiring group electrically connected to each word line WL and each bit line BL, a circuit for connecting the wiring group and an external circuit, and the like.
  • the memory cell 10 includes a memory element 30 and a switch element 20 that is directly connected to the memory element 30. Specifically, the memory layer 31 constituting the memory element 30 and the switch layer 22 constituting the switch element 20 are stacked via the intermediate electrode 41.
  • the switch element 20 corresponds to a specific example of “switch element” of the present disclosure.
  • the memory element 30 corresponds to a specific example of “memory element” of the present disclosure.
  • the memory element 30 is disposed, for example, near the bit line BL, and the switch element 20 is disposed, for example, near the word line WL.
  • the memory element 30 may be disposed near the word line WL, and the switch element 20 may be disposed near the bit line BL. Further, when the memory element 30 is arranged near the bit line BL and the switch element 20 is arranged near the word line WL in a certain layer, the memory element 30 is connected to the word line in the layer adjacent to the layer.
  • the switch element 20 may be disposed near the bit line BL. In each layer, the memory element 30 may be formed on the switch element 20, and conversely, the switch element 20 may be formed on the memory element 30.
  • FIG. 6 illustrates an example of a cross-sectional configuration of the memory cell 10 in the memory cell array 1.
  • the memory element 30 includes a lower electrode, an upper electrode 32 disposed to face the lower electrode, and a memory layer 31 provided between the lower electrode and the upper electrode 32.
  • the memory layer 31 has, for example, a stacked structure in which a resistance change layer 31B and an ion source layer 31A are stacked from the lower electrode side.
  • the intermediate electrode 41 provided between the memory layer 31 constituting the memory element 30 and the switch layer 22 constituting the switch element 20 also serves as the lower electrode of the memory element 30. ing.
  • the ion source layer 31A includes a movable element that forms a conduction path in the resistance change layer 31B by application of an electric field.
  • This movable element is, for example, a transition metal element, aluminum (Al), copper (Cu), or a chalcogen element.
  • the chalcogen element include tellurium (Te), selenium (Se), and sulfur (S).
  • the transition metal element include elements of Groups 4 to 6 of the periodic table. For example, titanium (Ti), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum ( Ta), chromium (Cr), molybdenum (Mo), tungsten (W), and the like.
  • the ion source layer 31A includes one or more of the movable elements.
  • the ion source layer 31A includes oxygen (O), nitrogen (N), elements other than the movable elements (for example, manganese (Mn), cobalt (Co), iron (Fe), nickel (Ni), or platinum ( Pt)) or silicon (Si) may be contained.
  • the resistance change layer 31 ⁇ / b> B is made of, for example, an oxide of a metal element or a nonmetal element, or a nitride of a metal element or a nonmetal element, and applies a predetermined voltage between the intermediate electrode 41 and the upper electrode 32.
  • the resistance value of the resistance change layer 31B changes.
  • the transition metal element contained in the ion source layer 31A moves into the resistance change layer 31B to form a conduction path, thereby forming the resistance change layer. 31B reduces resistance.
  • a structural defect such as an oxygen defect or a nitrogen defect occurs in the resistance change layer 31B to form a conduction path, and the resistance change layer 31B has a low resistance.
  • the conduction path is cut or the conductivity is changed, so that the resistance change layer Increases resistance.
  • the metal element and the non-metal element included in the resistance change layer 31B do not necessarily have to be in an oxide state, or may be in a partially oxidized state.
  • the initial resistance value of the resistance change layer 31B is only required to realize an element resistance of, for example, several M ⁇ to several hundred G ⁇ , and the optimum value varies depending on the size of the element and the resistance value of the ion source layer.
  • the film thickness is preferably about 1 nm to 10 nm, for example.
  • the switch element 20 includes, for example, a switch layer 22 provided between a lower electrode 21 and an upper electrode, and any one of the switch elements 20A, 20B, 20C, and 20D shown in FIGS. It has a configuration. In addition, the configuration of the switch elements 50 and 60 described later can also be applied.
  • the intermediate electrode 41 provided between the memory layer 31 constituting the memory element 30 and the switch layer 22 constituting the switch element 20 also serves as the upper electrode.
  • the lower electrode 21 may also serve as the bit line BL or may be provided separately from the bit line BL. When the lower electrode 21 is provided separately from the bit line BL, the lower electrode 21 is electrically connected to the bit line BL.
  • the lower electrode 21 may also serve as the word line WL, or may be provided separately from the word line WL.
  • the lower electrode 21 is electrically connected to the word line WL.
  • the intermediate electrode 41 may also serve as an electrode of the switch element 20 (for example, the upper electrode 23), or may be provided separately from the electrode of the switch element 20.
  • the upper electrode 32 of the memory element 30 may also serve as the word line WL or the bit line BL, or may be provided separately from the word line WL and the bit line BL. When the upper electrode 32 is provided separately from the word line WL and the bit line BL, the upper electrode 32 is electrically connected to the word line WL or the bit line BL.
  • the upper electrode 32 is made of a wiring material used in a semiconductor process.
  • the upper electrode 32 is made of, for example, tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), copper (Cu), aluminum (Al), molybdenum (Mo), tantalum (Ta), or nitride. It is made of tantalum (TaN), titanium tungsten (TiW), silicide, or the like.
  • the intermediate electrode 41 is preferably made of, for example, a material that prevents the chalcogen element contained in the switch layer 22 and the ion source layer 31A from diffusing due to application of an electric field. This is because, for example, the ion source layer 31A includes a transition metal element as an element that performs a memory operation and maintains a write state. However, when the transition metal element diffuses into the switch layer 22 by application of an electric field, the switch characteristics deteriorate. This is because there is a fear. Therefore, it is preferable that the intermediate electrode 41 includes a barrier material having a barrier property that prevents the diffusion and ion conduction of the transition metal element.
  • barrier material examples include tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), molybdenum (Mo), tantalum (Ta), tantalum nitride (TaN), and titanium tungsten (TiW). Or silicide.
  • the intermediate electrode 41 is formed as a single layer film or a laminated film using one or more of the above materials.
  • the memory cell 10 can have the following configuration in addition to the configuration shown in FIG.
  • the memory element 30 has a configuration in which a resistance change layer 31 ⁇ / b> B is provided between the ion source layer 31 ⁇ / b> A and the upper electrode 32.
  • the intermediate electrode 41 is omitted, and the switch layer 22 and the ion source layer 31A have a configuration in which the resistance change layer 31B is stacked therebetween.
  • the switch element 20 is shown as an example of the configuration of the switch element 20A shown in FIG. 1.
  • the present invention is not limited to this, and the switch element 20 is shown in FIGS. Any configuration of the switch elements 20B, 20C, and 20D may be used.
  • the structure of the switch elements 50 and 60 mentioned later may be sufficient.
  • the switch element 20 may have a configuration in which a plurality of the memory elements 30 are alternately stacked, for example.
  • the memory element 30 is, for example, an OTP (One Time Programmable) memory that can be written only once using a fuse or an antifuse, or a unipolar phase change memory.
  • OTP One Time Programmable
  • any memory form such as PCRAM or a magnetic memory using a magnetoresistive change element can be adopted.
  • the capacity can be increased by increasing the number of cross points.
  • the threshold voltage variation of the switching elements arranged at each cross point is large, the variation in voltage that causes a resistance change in the memory cell in which the memory element and the switching element are combined becomes large, and the high resistance state of the memory cell The range (read margin) of the read voltage in the low resistance state is reduced.
  • a rewritable memory is required to have a long repeated life.
  • the switching elements constituting the memory are also required to have stability with respect to a larger number of repeated operations.
  • the characteristics of the switching elements are degraded by repeated operation. This deterioration of the characteristic decreases or increases the threshold voltage, and causes variation in the threshold voltage between a plurality of switch elements constituting the memory.
  • the variation of the threshold voltage for each switching element due to the repeated operation reduces the read margin as described above, and makes it difficult to operate the cross-point type memory cell array having the switching element for each cross point. Therefore, in order to realize a large capacity of the cross-point type memory cell array, the stability of the threshold voltage in the repeated operation of the switch element is required.
  • IV characteristics of memory cells 9 to 12 show the relationship between the voltage applied to the memory cell 10 during writing (for example, forward bias) and erasing (for example, reverse bias) and the value of the current flowing through the electrode.
  • the solid line represents the IV characteristics when a voltage is applied
  • the dotted line represents the IV characteristics when the applied voltage is swept in a decreasing direction.
  • FIG. 9 shows the IV characteristics of the switch element 20.
  • a forward bias in this case, a write voltage
  • the current increases with an increase in the applied voltage in the switch element 20 and when a certain threshold voltage (switching threshold voltage) is exceeded, an OTS operation occurs.
  • the current suddenly increases or the resistance decreases, and the device is turned on.
  • the applied voltage is decreased, the value of the current flowing through the electrode of the switch element 20 gradually decreases.
  • H1 in FIG. 9 is a selection ratio of the switch element 20.
  • FIG. 10 shows IV characteristics of the memory element 30.
  • the current value increases as the applied voltage increases, and a write operation is performed by forming a conduction path in the resistance change layer of the memory layer 31 at a certain threshold voltage. 31 changes to a low resistance state and current increases. That is, the memory element 30 is brought into a low resistance state by application of a write voltage, and this low resistance state is maintained even after the applied voltage is stopped.
  • FIG. 11 shows the IV characteristics of the memory cell 10.
  • the switching behavior of the current value at the start and stop of application of the write voltage to the memory cell 10 is the IV curve C1 of FIG.
  • the read voltage (Vread) of the memory cell 10 is between the voltages at which two steep resistance changes on the IV curve C ⁇ b> 1 (see FIG. 11).
  • the voltage of the range of arrow A) is set, and Vread / 2 is set to half the voltage of Vread. This increases the selection ratio (on / off ratio) defined by the current ratio between the Vread bias and the Vread / 2 bias.
  • the IV curve C1 of the memory cell 10 is a combination of the IV curve A1 of the switch element 20 and the IV curve B1 of the memory element 30, so that the resistance change before and after the threshold of the switch element 20 As the (or current change) increases, the selection ratio (on / off ratio) increases. Further, since the larger the selection ratio, the larger the read margin, the crosspoint array size can be increased without erroneous reading, and the memory cell array 1 can be further increased in capacity.
  • FIG. 12 shows the IV characteristics of the memory cell 10 as in FIG. As described above, in the cross point array, many bits are connected to the same bit line BL or word line WL as the target memory cell 10. For this reason, as shown in FIG. 12, if the leak current at the time of non-selection biased to Vwrite / 2, which is indicated by the intersection of the Vwrite / 2 and the dotted IV line of the IV curve C1, is large, There is a risk of erroneous writing in the selected memory cell 10.
  • the write voltage Vwrite is set to a voltage at which a current required for writing the memory element 30 can be obtained, and the non-selected memory cell 10 biased to Vwrite / 2 does not cause erroneous writing. It is necessary to suppress the leakage current to the extent. That is, the smaller the non-selection leak current biased to Vwrite / 2, the larger the crosspoint array can be operated without erroneous writing. Therefore, increasing the on / off ratio of the switch element 20 even during the write operation leads to an increase in the capacity of the memory cell array 1.
  • the change in the current value when the erasing voltage is applied to the switch element 20 exhibits the same behavior as when the writing voltage is applied (IV curve A2 in FIG. 9).
  • the change in the current value when the erase voltage is applied to the memory element 30 changes from the low resistance state to the high resistance state by applying a voltage higher than the erase threshold voltage (IV curve B2 in FIG. 10).
  • the change in the current value when the erase voltage is applied to the memory cell 10 is a combination of the IV curve A2 of the switch element 20 and the IV curve B2 of the memory element 30 as in the case of applying the write voltage (FIG. 11). Or IV curve C2) of FIG.
  • V / 2 bias method for example, even when the read bias is set on the write side, a leakage current at the time of erasing with the Vreset / 2 bias becomes a problem. That is, when the leakage current is large, there is a risk that unintended erroneous erasure occurs. Accordingly, as in the case of applying a positive bias, the larger the on / off ratio of the switch element 20 and the smaller the leakage current at the off time, the more advantageous the scale-up of the cross-point array. That is, the capacity of the memory cell array 1 is increased.
  • the switch element 20, the memory element 30, and the memory cell 10 can obtain the same IV curve when the erase voltage is applied as when the write voltage is applied. . That is, the switch element 20, the memory element 30, and the memory cell 10 have bidirectional characteristics. The IV characteristics of the switch element 20, the memory element 30, and the memory cell 10 actually vary from element to element. Therefore, the plurality of (for example, 120) memory cells 10 included in the memory cell array 1 have a threshold voltage variation as schematically illustrated in FIG. In FIG. 13, a blackened portion indicates that there is a variation in the IV curve for each element.
  • the steep change in the current value on the right IV curve represents a state in which the memory element 30 is switched from the off state to the on state when the switch element 20 is in the on state. Yes. That is, ⁇ Vth2 represents the threshold voltage variation of the memory element 30. Further, in the IV characteristic at the time of writing in FIG. 13, the steep change in the current value on the left IV curve indicates that the switch element 20 returns from the on state to the off state when the memory element 30 is in the on state. Represents. That is, ⁇ Vth1 represents the threshold voltage variation of the switch element 20.
  • a gap between the right IV curve and the left IV curve is the read margin RM. That is, it can be seen that the read margin RM in the memory cell array becomes narrower as ⁇ Vth1 and ⁇ Vth2 are larger.
  • Non-Patent Document 3 a switch element including a switch layer made of SiGeAsTe is exemplified. In this switch element, a variation of about 40% of the threshold voltage value is obtained at a threshold voltage of about 1.2V. Is confirmed.
  • the threshold voltage is as large as about 3.5 V, and even a resistance change memory element with a write voltage of about 2.5 V is sufficient. Operation is possible. Furthermore, since the variation in threshold voltage can be relatively suppressed, it is easy to secure an operation window. However, when this switch element is repeatedly operated, the tendency that the threshold voltage decreases due to deterioration or the like is confirmed.
  • the switch layer 22 includes at least one chalcogen element selected from tellurium (Te), selenium (Se) and sulfur (S), phosphorus (P) and It is configured to include at least one first element selected from arsenic (As) and at least one second element selected from boron (B) and carbon (C).
  • the switch layer 22 includes the chalcogen element, at least one element selected from phosphorus (P) and arsenic (As), boron (B), and carbon ( Since it is configured to include at least one element selected from C), the stability of the threshold voltage in the repetitive operation is improved. Therefore, it is possible to realize a large capacity and long life of the cross-point type memory cell array.
  • FIG. 14 illustrates an example of a cross-sectional configuration of a switch element (switch element 50) according to the second embodiment of the present disclosure. Similar to the switch element 20 (20A, 20B, 20C, 20D) in the first embodiment, for example, a plurality of the switch elements 50 are provided in the memory cell array 1 having a so-called cross point array structure shown in FIG. This is for selectively operating an arbitrary storage element (memory element 30).
  • the switch element 50 has a lower electrode 21 (first electrode), a switch layer 52, and an upper electrode 23 (second electrode) in this order.
  • the lower electrode 21 and the upper electrode 23 are made of the materials described in the first embodiment, for example, tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), copper (Cu), It is made of aluminum (Al), molybdenum (Mo), tantalum (Ta), tantalum nitride (TaN), silicide, or the like.
  • a single-layer film or a laminated film of, for example, 1 nm to 30 nm made of W, WN, TiN, TiW, TaN, carbon (C), or the like is formed between the lower electrode 21 and the switch layer 52. Also good. Thereby, a good interface is formed between the lower electrode 21 and the switch layer 52.
  • the switch layer 52 of the present embodiment is similar to the switch layer 22 of the first embodiment, and includes elements of group 16 of the periodic table, specifically tellurium (Te), selenium (Se), and sulfur. It comprises at least one chalcogen element selected from (S).
  • the switch layer 52 needs to stably maintain the amorphous structure even when a voltage bias for switching is applied. The more stable the amorphous structure, the more stable the OTS. A phenomenon can be caused.
  • the switch layer 52 includes at least one element (first element) selected from phosphorus (P) and arsenic (As) in addition to the chalcogen element.
  • the switch layer 52 includes at least one element (third element) selected from aluminum (Al), gallium (Ga), and indium (In).
  • Phosphorus (P) and arsenic (As) are likely to bind to the chalcogen element. Therefore, a chalcogen element, an element belonging to Group 13 of the periodic table other than B such as gallium (Ga), phosphorus (P), and arsenic (As) are easily bonded to each other to form an amorphous structure.
  • the switch layer 52 includes at least one selected from a chalcogen element, at least one first element selected from phosphorus (P) and arsenic (As), and aluminum (Al), gallium (Ga), and indium (In).
  • the third element is preferably contained in the following range.
  • the chalcogen element is preferably contained in the range of 20 atomic% to 70 atomic%.
  • the first element is preferably contained in the range of 3 atomic% to 40 atomic%.
  • the third element is preferably contained in the range of 3 atomic% to 40 atomic%.
  • the switch layer 22 may further contain at least one of nitrogen (N) and oxygen (O) in addition to the above elements.
  • Nitrogen (N) combines with aluminum, (Al), or gallium (Ga) to form a high resistance compound.
  • the switch layer 22 includes nitrogen (N) or oxygen (O)
  • the switch layer 22 includes a chalcogen element with a total composition ratio excluding nitrogen (N) and oxygen (O) as 100 atomic%, The first element and the third element are preferably included in the above range.
  • the switch layer 22 includes, for example, GaPTe, GaPSe, GaPTeO, GaPSeO, GaPTeN, GaPSeN, AlAsTe, AlAsSe, GaAsTe, GaAsSe, AlAsTeO, AlAsSeO, GaAsTeO, GaAsSeO, AlAsTeN, AlAsSeN, GaAsTeN, GaAsTeN, and GaAsTeN It is preferable that it is formed by.
  • the switch layer 52 may include at least one of silicon (Si) and germanium (Ge).
  • silicon (Si), germanium (Ge), or the like nitrogen (N) combines with these elements to form a high resistance compound. That is, by configuring the switch layer 52 using a third element such as aluminum (Al) or gallium (Ga), silicon (Si) or germanium (Ge), and nitrogen (N), a high resistance value is obtained.
  • the switch layer 52 can be formed.
  • the band gap of a compound of nitrogen (N) and aluminum (Al) is around 6.2. Thereby, generation
  • the switch layer 52 containing a third element such as aluminum (Al) or gallium (Ga), silicon (Si) or germanium (Ge), and nitrogen (N) includes a compound in which these are bonded to each other. To be distributed. Thereby, the amorphous structure is stabilized.
  • the switch layer 22 is made of, for example, GaGeAsTe, GaGeAsSe, GaGeAsTeO, GaGeAsSeO, GaGeAsTeN, GaGeAsSeN, GaSiAsSe, GaSiAsSe, GaSiAsTeO, GaSiAsSeO, or GaSiAsTeN, which is preferably formed of GaSiAsTe.
  • the switch layer 52 is more preferably an element configuration of, for example, GaGeAsSeN.
  • the composition ratio of each element in this element configuration is desirably in the following range, for example, excluding nitrogen (N).
  • the selenium (Se) of the chalcogen element is preferably 40 atomic% or more and 60 atomic% or less.
  • Arsenic (As) of the first element is preferably 20 atomic percent or more and 40 atomic percent or less.
  • the third element gallium (Ga) is preferably 3 atomic percent or more and 10 atomic percent or less.
  • germanium (Ge) is 5 atomic% or more and 15 atomic% or less.
  • the addition amount of nitrogen (N) is preferably 5 atomic percent or more and 20 atomic percent or less with respect to all constituent elements.
  • the stability of the amorphous structure is lowered and the heat resistance is slightly lowered.
  • the first element arsenic (As) is less than the above range, the repeated durability is slightly lowered.
  • the third element gallium (Ga) is larger than the above range, the leakage current value slightly increases.
  • the third element gallium (Ga) is less than the above range, the effect of gallium (Ga) is reduced, the chemical stability is lowered, and the process durability is slightly lowered.
  • germanium (Ge) is out of the above range, the stability of the amorphous structure is lowered and the drift index is slightly deteriorated.
  • the drift is a phenomenon in which the threshold voltage in the next switch operation varies as time (interval time) elapses after the last switch operation occurs.
  • the interval time of each switch element is usually different, when the influence of drift is large, the operation threshold voltage between the switch elements varies, causing an operation error. Therefore, in order to realize a large capacity of the cross-point type memory cell array, it is required to reduce a change in threshold voltage due to an interval time of the switch element.
  • the switch layer 22 is made of at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S), phosphorus (P), and arsenic (As). It is configured to include at least one selected first element and at least one third element selected from aluminum (Al), gallium (Ga) and indium (In). This makes it possible to realize a stable amorphous structure that is unlikely to undergo structural changes or atomic mutations even when an electric field associated with a switch operation is applied to the switch layer 52. Therefore, drift can be reduced.
  • the switch layer 22 includes at least one selected from the chalcogen element, phosphorus (P) and arsenic (As), aluminum (Al), gallium (Ga) and It is configured to include at least one selected from indium (In).
  • FIG. 16 illustrates an example of a cross-sectional configuration of a switch element (switch element 60) according to the third embodiment of the present disclosure.
  • This switch element 60 is, for example, the so-called switch element 20 (20A, 20B, 20C, 20D) in the first embodiment and the switch element 50 in the second embodiment shown in FIG. This is for selectively operating an arbitrary storage element (memory element 30) among a plurality provided in the memory cell array 1 having a cross-point array structure.
  • the switch element 60 has a lower electrode 21 (first electrode), a switch layer 62, and an upper electrode 23 (second electrode) in this order.
  • the lower electrode 21 and the upper electrode 23 are made of the materials described in the first embodiment, for example, tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), copper (Cu), It is made of aluminum (Al), molybdenum (Mo), tantalum (Ta), tantalum nitride (TaN), silicide, or the like.
  • a single layer film or a laminated film of, for example, 1 nm to 30 nm made of W, WN, TiN, TiW, TaN, carbon (C), etc. is formed between the lower electrode 21 and the switch layer 62. Also good. As a result, a good interface is formed between the lower electrode 21 and the switch layer 62.
  • the switch layer 62 of the present embodiment is a group 16 element of the periodic table, specifically tellurium (Te), selenium (Se), and sulfur. It comprises at least one chalcogen element selected from (S).
  • the switch layer 52 needs to stably maintain the amorphous structure even when a voltage bias for switching is applied. The more stable the amorphous structure, the more stable the OTS. A phenomenon can be caused.
  • the switch layer 52 includes at least one element selected from phosphorus (P) and arsenic (As) (first element), boron (B), and carbon (C). Element (second element) and at least one third element selected from aluminum (Al), gallium (Ga) and indium (In).
  • the switch layer 62 includes a chalcogen element, at least one first element selected from phosphorus (P) and arsenic (As), and at least one second element selected from boron (B) and carbon (C). It is preferable that at least one third element selected from aluminum (Al), gallium (Ga) and indium (In) is included in the following range.
  • the chalcogen element is preferably contained in the range of 20 atomic% to 70 atomic%.
  • the first element is preferably contained in the range of 3 atomic% to 40 atomic%.
  • the second element is preferably contained in the range of 3 atomic% to 50 atomic%.
  • the third element is preferably contained in the range of 3 atomic% to 40 atomic%.
  • the switch layer 62 may further contain at least one of nitrogen (N) and oxygen (O) in addition to the above elements.
  • Nitrogen (N) combines with aluminum, (Al), or gallium (Ga) to form a high resistance compound.
  • the switch layer 62 contains nitrogen (N) or oxygen (O)
  • the switch layer 62 has a chalcogen element with a total composition ratio excluding nitrogen (N) and oxygen (O) as 100 atomic%, It is preferable that the first element, the second element, and the third element are included in the above range.
  • the switch layer 62 may include at least one of silicon (Si) and germanium (Ge).
  • silicon (Si), germanium (Ge), or the like nitrogen (N) combines with these elements to form a high resistance compound. That is, by configuring the switch layer 62 using a third element such as aluminum (Al) or gallium (Ga), silicon (Si) or germanium (Ge), and nitrogen (N), a high resistance value is obtained.
  • the switch layer 62 can be formed. For example, the band gap of a compound of nitrogen (N) and aluminum (Al) is around 6.2. Thereby, generation
  • the switch layer 62 containing a third element such as aluminum (Al) or gallium (Ga), silicon (Si) or germanium (Ge), and nitrogen (N) has a compound in which these are bonded to each other. To be distributed. Thereby, the amorphous structure is stabilized.
  • the switch layer 62 includes, for example, BGaPTe, BGaAsTe, BGaPTeN, BGaAsTeN, BGaPTeO, BGaAsTeO, BGaCPTe, BGaCAsTe, BGaCPSNe, BGaCASTe, BGaCPTeO, BGaCAsTe, BGaPSe, BGaPSe, , BGaCPSeO and BGaCAsSeO are preferably used.
  • BAlGaPTe BAlGaAsTe, BAlGaPTeN, BAlGaAsTeN, BAlGaPTeO, BAlGaAsTeO, BAlGaCPTe, BAlGaCAsTe, BAlGaCPTeN, BAlGaCAsTeN, BAlGaCPTeO, BAlGaCAsTeO, BAlGaPSe, BAlGaAsSe, BAlGaPSeN, BAlGaAsSeN, BAlGaPSeO, BAlGaAsSeO, BAlGaCPSe, BAlGaCAsSe, BAlGaCPSeN, BAlGaCAsSeN, BAlGaCPSeO, It is preferable to be formed by any elemental structure of BAlGaCAsSeO.
  • BGaInPTe BGaInAsTe, BGaInPTeN, BGaInAsTeN, BGaInPTeO, BGaInAsTeO, BGaInCPTe, BGaInCAsTe, BGaInCPTeN, BGaInCAsTeN, BGaInCPTeO, BGaInCAsTeO, BGaInPSe, BGaInAsSe, BGaInPSeN, BGaInAsSeN, BGaInPSeO, BGaInAsSeO, BGaInCPSe, BGaInCAsSe, BGaInCPSeN, BGaInCAsSeN, BGaInCPSeO, It is preferable to be formed of any elemental structure of BGaInCAsSeO.
  • the switch layer 62 may have the following configuration.
  • the switch layer 62 when phosphorus (P) is included as the first element and boron (B) and carbon (C) are included as the second element, the switch layer 62 preferably has an element configuration of BGaPCTeN.
  • the composition ratio of each element is in the following range, excluding nitrogen (N).
  • the chalcogen element is preferably 45 atomic% or more and 55 atomic% or less. It is preferable that phosphorus (P) of the first element is 5 atomic% or more and 15 atomic% or less.
  • the total amount of boron (B) and carbon (C) as the second elements is preferably 20 atomic% or more and 30 atomic% or less.
  • the third element, gallium (Ga) is preferably 8 atomic% or more and 18 atomic% or less. Further, the addition amount of nitrogen (N) is preferably 5 atomic% or more and 15 atomic% or less with respect to all constituent elements.
  • the third element gallium (Ga) When the third element gallium (Ga) is less than the above range, the effect of gallium (Ga) is reduced, the chemical stability is lowered, and the process durability is slightly lowered. Increase.
  • the amount of nitrogen (N) added is larger than the above range, the stability of the amorphous structure is lowered and the repeated durability is slightly lowered.
  • the amount of nitrogen (N) added is less than the above range, the repeated durability slightly decreases.
  • the switch layer 62 may have an elemental structure of BGaInCPTeN.
  • Gallium (Ga) and indium (In) have the same valence and similar properties, but have different atomic (ion) radii.
  • the amorphous structure can be further stabilized by adjusting the content of each element, and repeated operation It is possible to improve the characteristics such as.
  • the composition ratio of each element in this element configuration is desirably in the following range, for example, excluding nitrogen (N).
  • the chalcogen element is preferably 55 atom% or more and 65 atom% or less.
  • the phosphorus (P) of the first element is preferably 8 atomic% or more and 18 atomic% or less.
  • the total amount of boron (B) and carbon (C) as the second elements is preferably 10 atomic percent or more and 20 atomic percent or less.
  • the third element, gallium (Ga), is preferably 5 atomic percent or more and 20 atomic percent or less, and indium (In) is preferably 5 atomic percent or more and 20 atomic percent or less.
  • the addition amount of nitrogen (N) is preferably 5 atomic% or more and 15 atomic% or less with respect to all constituent elements.
  • the third elements gallium (Ga) and indium (In) are less than the above range, the effect of gallium (Ga) and indium (In) is reduced, the chemical stability is lowered, and the process durability is reduced. Slightly lower, for example, damage due to dry etching increases.
  • the third elements gallium (Ga) and indium (In) are larger than the above ranges, the repeated resistance is slightly lowered.
  • the amount of nitrogen (N) added is less than the above range, the repeated durability slightly decreases.
  • the amount of nitrogen (N) added is larger than the above range, the stability of the amorphous structure is lowered and the repeated durability is slightly lowered.
  • the switch layer 62 may have an elemental structure of BGaCGePTeN.
  • germanium (Ge) By adding germanium (Ge), it is possible to improve the variation in threshold voltage.
  • the composition ratio of each element in this element configuration is desirably in the following range, for example, excluding nitrogen (N).
  • the chalcogen element is preferably 50 atomic% or more and 60 atomic% or less.
  • the phosphorus (P) of the first element is preferably 3 atomic percent or more and 10 atomic percent or less.
  • the total amount of boron (B) and carbon (C) as the second elements is preferably 20 atomic% or more and 30 atomic% or less.
  • the third element, gallium (Ga), is preferably 3 atomic percent or more and 10 atomic percent or less. It is preferable that germanium (Ge) is 8 atomic% or more and 20 atomic% or less.
  • the addition amount of nitrogen (N) is preferably 3 atomic percent or more and 10 atomic percent or less with
  • the third element gallium (Ga) When the third element gallium (Ga) is less than the above range, the effect of gallium (Ga) is reduced, the chemical stability is lowered, and the process durability is slightly lowered. Increase. Even when germanium (Ge) is more than the above range, the stability of the amorphous structure is lowered and the variation in threshold voltage is slightly increased. When germanium (Ge) is less than the above range, the stability of the amorphous structure is lowered and the variation in threshold voltage is slightly increased. When the amount of nitrogen added is larger than the above range, the stability of the amorphous structure is lowered and the repeated durability is slightly lowered. When the amount of nitrogen added is less than the above range, the repeated durability slightly decreases.
  • the switch layer 62 may use arsenic (As) instead of phosphorus (P) as the first element, and have an element configuration of BGaCAsTeN.
  • the composition ratio of each element in this element configuration is desirably in the following range, for example, excluding nitrogen (N).
  • the chalcogen element is preferably 30 atomic percent or more and 50 atomic percent or less.
  • Arsenic (As) of the first element is preferably 12 atomic percent or more and 22 atomic percent or less.
  • the total amount of boron (B) and carbon (C) as the second element is preferably 15 atomic% or more and 35 atomic% or less.
  • the third element, gallium (Ga) is preferably 15 atomic percent or more and 25 atomic percent or less. Moreover, it is preferable that it is 3 atomic% or more and 15 atomic% or less with respect to all the structural elements as addition amount of nitrogen (N).
  • the repeated resistance slightly decreases.
  • the third element gallium (Ga) is less than the above range, the effect of gallium (Ga) is reduced, the chemical stability is lowered, and the process durability is slightly lowered. Increase.
  • the amount of nitrogen added is larger than the above range, the stability of the amorphous structure is lowered and the repeated durability is slightly lowered.
  • the switch layer 62 may have an element configuration of BGaCSiAsTeN.
  • silicon Si
  • the composition ratio of each element in this element configuration is desirably in the following range, for example, excluding nitrogen (N).
  • the chalcogen element is preferably 25 atomic percent or more and 35 atomic percent or less.
  • Arsenic (As) of the first element is preferably 12 atomic percent or more and 22 atomic percent or less.
  • the total amount of boron (B) and carbon (C) as the second element is preferably 17 atomic percent or more and 27 atomic percent or less.
  • the third element, gallium (Ga) is preferably 16 atomic percent or more and 26 atomic percent or less.
  • Silicon (Si) is preferably 5 atomic% or more and 15 atomic% or less. Moreover, it is preferable that it is 3 atomic% or more and 15 atomic% or less with respect to all the structural elements as addition amount of nitrogen (N).
  • the third element gallium (Ga) When the third element gallium (Ga) is less than the above range, the effect of gallium (Ga) is reduced, the chemical stability is lowered, and the process durability is slightly lowered. Increase. Even when there is more silicon (Si) than the above range, the stability of the amorphous structure is lowered and the variation in threshold voltage is slightly increased. When silicon (Si) is less than the above range, the stability of the amorphous structure is lowered, and the variation in threshold voltage is slightly increased. When the amount of nitrogen added is larger than the above range, the stability of the amorphous structure is lowered and the repeated durability is slightly lowered. When the amount of nitrogen added is less than the above range, the repeated durability slightly decreases.
  • the switch layer 62 may have an elemental structure of BGaCGeAsTeN.
  • germanium Ge
  • the composition ratio of each element in this element configuration is desirably in the following range, for example, excluding nitrogen (N).
  • the chalcogen element is preferably 25 atomic percent or more and 35 atomic percent or less.
  • Arsenic (As) of the first element is preferably 15 atomic percent or more and 25 atomic percent or less.
  • the total amount of boron (B) and carbon (C) as the second elements is preferably 10 atomic percent or more and 20 atomic percent or less.
  • the third element, gallium (Ga) is preferably 20 atomic percent or more and 30 atomic percent or less.
  • germanium (Ge) is 8 atomic% or more and 20 atomic% or less. Moreover, it is preferable that it is 3 atomic% or more and 15 atomic% or less with respect to all the structural elements as addition amount of nitrogen (N).
  • the third element gallium (Ga) When the third element gallium (Ga) is less than the above range, the effect of gallium (Ga) is reduced, the chemical stability is lowered, and the process durability is slightly lowered. Increase. Even when germanium (Ge) is more than the above range, the stability of the amorphous structure is lowered and the variation in threshold voltage is slightly increased. When germanium (Ge) is less than the above range, the stability of the amorphous structure is lowered and the variation in threshold voltage is slightly increased. When the amount of nitrogen added is larger than the above range, the stability of the amorphous structure is lowered and the repeated durability is slightly lowered. When the amount of nitrogen added is less than the above range, the repeated durability slightly decreases.
  • the switch layer 62 may use selenium (Se) of the same family instead of tellurium (Te) as a chalcogen element.
  • Se selenium
  • the switch layer 62 has a larger band gap than when tellurium (Te) is used. Therefore, the use of selenium (Se) increases the resistance of the switch layer and causes leakage current. The value can be reduced. Since selenium (Se) and tellurium (Te) are in the same family, the composition ratio of each element in the element structure is the same as in the case of tellurium (Te).
  • selenium (Se) is 20 atomic% to 70 atomic% and arsenic (As) as the first element is 3 atomic% to 40 atomic% and is the second element.
  • boron (B) and carbon (C) are contained in a range of 3 atomic% to 50 atomic% and the third element gallium (Ga) is contained in a range of 40 atomic% or less.
  • the amount of nitrogen (N) added is preferably 0 atomic percent or more and 30 atomic percent or less with respect to all constituent elements.
  • the switch layer 62 using selenium (Se) preferably has an elemental structure of BGaCAsSeN.
  • the composition ratio of each element in this element configuration is desirably in the following range, for example, excluding nitrogen (N).
  • the selenium (Se) of the chalcogen element is preferably 40 atomic% or more and 60 atomic% or less.
  • Arsenic (As) of the first element is preferably 30 atomic percent or more and 40 atomic percent or less.
  • the third element gallium (Ga) is preferably 3 atomic percent or more and 10 atomic percent or less.
  • boron (B) and carbon (C) are 3 atomic% or more and 15 atomic% or less.
  • the addition amount of nitrogen (N) is preferably 5 atomic percent or more and 20 atomic percent or less with respect to all constituent elements.
  • the switch layer 62 may be configured as BGaCSiAsSeN containing silicon (Si). In that case, silicon (Si) is preferably 3 atomic% or more and 20 atomic% or less.
  • switch layer 62 may contain elements other than these as long as the effects of the present disclosure are not impaired.
  • the variation in threshold voltage can be further improved by adding zinc (Zn), for example, ZnBCGaPTeN.
  • Zn zinc
  • the composition ratio of each element in this element configuration is desirably in the following range, for example, excluding nitrogen (N).
  • the chalcogen element is preferably 55 atom% or more and 65 atom% or less. It is preferable that phosphorus (P) of the first element is 5 atomic% or more and 15 atomic% or less.
  • the total amount of boron (B) and carbon (C) as the second elements is preferably 10 atomic percent or more and 20 atomic percent or less.
  • the third element, gallium (Ga) is preferably 5 atomic percent or more and 15 atomic percent or less. It is preferable that zinc (Zn) is 5 atomic% or more and 15 atomic% or less. Moreover, it is preferable that it is 3 atomic% or more and 15 atomic% or less with respect to all the structural elements as addition amount of nitrogen (N).
  • the third element gallium (Ga) When the third element gallium (Ga) is less than the above range, the effect of gallium (Ga) is reduced, the chemical stability is lowered, and the process durability is slightly lowered. Increase. Even when the amount of zinc (Zn) is larger than the above range, the stability of the amorphous structure is lowered and the variation in the threshold voltage is slightly increased. When zinc (Zn) is less than the above range, the stability of the amorphous structure is lowered and the variation in threshold voltage is slightly increased. When the amount of nitrogen added is larger than the above range, the stability of the amorphous structure is lowered and the repeated durability is slightly lowered. When the amount of nitrogen added is less than the above range, the repeated durability slightly decreases.
  • the switch layer 22 is made of at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S), phosphorus (P), and arsenic (As). At least one first element selected, at least one second element selected from boron (B) and carbon (C), and at least selected from aluminum (Al), gallium (Ga) and indium (In).
  • chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S), phosphorus (P), and arsenic (As).
  • B boron
  • C carbon
  • Al aluminum
  • Ga gallium
  • In indium
  • the chalcogen element at least one selected from phosphorus (P) and arsenic (As), at least one selected from boron (B) and carbon (C),
  • the switch layer 62 is formed using at least one selected from aluminum (Al), gallium (Ga), and indium (In).
  • FIG. 14 and FIG. 16 are given as examples of the configuration of the switch element 50 and the switch element 60, respectively, but are not limited thereto.
  • the switch element 50 and the switch element 60 may have a laminated structure of the switch elements 20B, 20C, and 20D shown in FIGS. 2 to 4 as another example of the switch element 20A in the first embodiment.
  • FIG. 17 is a perspective view illustrating an example of the configuration of the memory cell array 2 according to the modification of the present disclosure. Similar to the memory cell array 1, the memory cell array 2 has a so-called cross-point array structure.
  • the memory element 31 has a memory layer 31 extending along each bit line BL extending in a common direction.
  • the switch layer 22 extends along a word line WL extending in a direction different from the extending direction of the bit line BL (for example, a direction orthogonal to the extending direction of the bit line BL). .
  • the switch layer 22 and the memory layer 31 are stacked via the intermediate electrode 41.
  • the switch element 20 and the memory element 30 are configured to extend not only in the cross point but also in the extending direction of the word line WL and the extending direction of the bit line BL, respectively.
  • a switch element layer or a memory element layer can be formed at the same time as a layer to be the bit line BL or the word line WL, and shape processing by a photolithography process can be performed collectively. Therefore, it is possible to reduce process steps.
  • switch element 20 of the memory cell array 2 shown in FIG. 17 can be replaced with the switch elements 50 and 60 of the second embodiment and the third embodiment.
  • each word line WL extends in a common direction.
  • Each bit line BL is in a direction different from the extending direction of the word line WL (for example, a direction orthogonal to the extending direction of the word line WL) and extends in a common direction.
  • the plurality of word lines WL and the plurality of bit lines BL are arranged in a plurality of layers, respectively.
  • the first layer in which the plurality of word lines WL are arranged and the first layer in which the plurality of word lines WL are arranged are adjacent to each other.
  • a plurality of bit lines BL are arranged in a layer between the second layer.
  • the third layer in which the plurality of bit lines BL are arranged and the third layer in which the plurality of bit lines BL are arranged are adjacent to each other.
  • a plurality of word lines WL are arranged in a layer between the fourth layer.
  • the plurality of word lines WL are arranged in a plurality of layers and the plurality of bit lines BL are arranged in a plurality of layers
  • the plurality of word lines WL and the plurality of bit lines BL are arranged in the memory cell array. Are alternately arranged in the stacking direction.
  • the memory cell array of this modification has a vertical cross-point structure in which one of the word line WL or the bit line BL is provided in parallel with the Z-axis direction and the other is provided in parallel with the XY plane direction.
  • a plurality of word lines WL are extended in the X-axis direction
  • a plurality of bit lines BL are extended in the Z-axis direction
  • memory cells 10 are arranged at respective cross points. Also good.
  • the memory cells 10 may be arranged on both surfaces of the cross points of the plurality of word lines WL and the plurality of bit lines BL extending in the X-axis direction and the Z-axis direction, respectively. Good.
  • FIG. 18 shows a vertical cross-point structure in which one of the word line WL or the bit line BL is provided in parallel with the Z-axis direction and the other is provided in parallel with the XY plane direction.
  • the configuration may include a plurality of bit lines BL extending in the Z-axis direction and two types of word lines WL extending in two directions of the X-axis direction or the Y-axis direction.
  • the plurality of word lines WL and the plurality of bit lines BL are not necessarily extended in one direction.
  • the plurality of bit lines BL extend in the Z-axis direction
  • the plurality of word lines WL bend in the Y-axis direction while extending in the X-axis direction, It may be bent in the axial direction and extended in a so-called U shape in the XY plane.
  • the memory cell array according to the present disclosure has a three-dimensional structure in which a plurality of memory cells 10 are arranged in a plane (two-dimensional, XY plane direction) and stacked in the Z-axis direction.
  • a large-capacity storage device can be provided.
  • FIG. 22 shows a data storage system (data storage system 500) including a nonvolatile memory system (memory system 400) having the memory cell array 1 (or memory cell arrays 2 to 5) including the memory cell 10 described in the above embodiment.
  • the data storage system 500 includes a host computer 100, a memory controller 200, and a memory 300.
  • the memory system 400 includes a memory controller 200 and a memory 300.
  • the host computer 100 issues commands to the memory 300 for instructing data read processing and write processing, processing related to error correction, and the like.
  • the host computer 100 includes a processor 110 that executes processing as the host computer 100 and a controller interface 101 for performing exchanges with the memory controller 200.
  • the memory controller 200 performs request control for the memory 300 in accordance with a command from the host computer 100.
  • the memory controller 200 includes a control unit 210, an ECC processing unit 220, a data buffer 230, a host interface 201, and a memory interface 202.
  • the control unit 210 controls the entire memory controller 200.
  • the control unit 210 interprets a command instructed from the host computer 100 and requests a necessary request from the memory 300.
  • the ECC processing unit 220 generates an error correction code (ECC) for data recorded in the memory 300 and performs error detection and correction processing for data read from the memory 300.
  • ECC error correction code
  • the data buffer 230 is a buffer for temporarily storing the write data received from the host computer 100, the read data received from the memory 300, and the like.
  • the host interface 201 is an interface for exchanging with the host computer 100.
  • the memory interface 202 is an interface for performing exchanges with the memory 300.
  • the memory 300 includes a control unit 310, a memory cell array 320, and a controller interface 301.
  • the control unit 310 controls the entire memory 300 and controls access to the memory cell array 320 in accordance with a request received from the memory controller 200.
  • the controller interface 301 is an interface for performing exchanges with the memory controller 200.
  • the memory cell array 320 includes a plurality of word lines WL, a plurality of bit lines BL, and a memory cell array 1 having a cross-point array structure including a plurality of memory cells 10 arranged one for each cross point at each intersection. (Or 2 to 5) are used.
  • the memory cell 10 includes the switch element 20 (switch elements 20A, 20B, 20C, and 20D) described in the above embodiment and a memory element.
  • this memory element is a resistance change memory (memory element 30) having a stacked structure of a resistance change layer and an ion source layer including a movable element that forms a conduction path in the resistance change layer by application of an electric field. It is.
  • ReRAM Resistive Ramdom Access Memory
  • OTP One Time Programmable
  • NVM non-volatile memory
  • Each memory cell 10 constituting the memory cell array 320 includes a data area 321 and an ECC area 322.
  • the data area 321 is an area for storing normal data.
  • cross-point type memory cell array 1 (or the memory cell arrays 2 to 5) including the switch element 20 of the present disclosure in the memory system, it is possible to improve performance such as operation speed.
  • Example 1 First, the lower electrode made of TiN was cleaned by reverse sputtering. Next, a switch layer made of BCTeN is formed on TiN by reactive sputtering while flowing nitrogen into the film forming chamber, and then W is formed to a thickness of 30 nm to form the upper electrode and did. Thereafter, patterning and heat treatment at 320 ° C. for 2 hours were carried out to produce a 1-transistor-1 switch element (Experimental Example 1-1).
  • Table 1 shows the constituent elements of the switch layer of Experimental Example 1-1 and the threshold voltage difference ( ⁇ Vth 10th-1E6 (indicated as Vth in Table 1 ⁇ )) between the 10th and 1E6 times described later. .
  • the measurement conditions were a limiting current of 100 ⁇ Am, a pulse width of 1 ⁇ s, and a pulse stress with an applied voltage of 6V.
  • FIG. 23 summarizes the measurement results.
  • the switch element always operates at a constant threshold voltage regardless of how many times it is operated, and it is required to suppress the variation of the threshold voltage depending on the driving method and constituent materials of the switch element.
  • the threshold voltage (Vth) was maintained at a substantially constant 3.6 V until immediately after 1E3 times, but gradually decreased thereafter.
  • ⁇ Vth 10th-1E6 the difference between the 10th and 1E6th threshold voltages.
  • the value of ⁇ Vth 10th-1E6 in Experimental Example 1-1 was 0.6 V, and it was found that the threshold voltage decreased as the number of repeated operations increased.
  • FIG. 24 summarizes the results.
  • the average of the threshold voltages after the repeated operation of Experimental Example 1-1 in 300 repeated operations was about 3.6 V, and the difference between the maximum value and the minimum value was about 0.7 V.
  • Example 2 Eight types of switch elements were fabricated using the same method as in Experiment 1 except that the switch layer was formed using the elements listed in the above embodiment (Experimental Example 2-1 to Experimental Example 2- 8). Thereafter, similarly to Experimental Example 1-1, the difference in threshold voltage ( ⁇ Vth 10th-1E6 ) between the 10th time and the 1E6th time was calculated and summarized in Table 2 together with the configuration of each switch layer.
  • the variation width ⁇ Vth 10th-1E6 of the threshold voltage (Vth) after the 10th and 1E6th repeated operations is 0.6V of Experimental Example 1-1. Compared to, it was smaller than 0.2V.
  • the configuration of the switch layer in Experimental Example 1-1 and Experimental Example 2-1 is different in the presence or absence of gallium (Ga) and phosphorus (P).
  • the configuration of the switch layer in Experimental Example 1-1 and Experimental Example 2-7 is different in the presence or absence of arsenic (As). Further, it was found from the comparison between Experimental Example 2-1 and Experimental Example 2-2 and the comparison between Experimental Example 2-7 and Experimental Example 2-8 that nitrogen (N) may not be contained.
  • FIG. 25 summarizes the results.
  • the threshold voltage after repeated operation in Experimental Example 2-1 was approximately constant at about 3.0 V up to 300 times.
  • the difference between the maximum value and the minimum value was about 0.15V.
  • the ratio of the variation of the threshold voltage to the threshold voltage is calculated by dividing the difference between the maximum value and the minimum value of the threshold voltage by the average value of the threshold voltage. It was set as an index (variable index).
  • the variation index in Experimental Example 1-1 was 0.24, whereas the variation index in Experimental Example 2-1 was 0.05, which was 0.19 smaller than that of Experimental Example 1-1. Similarly, the variation index in Experimental Example 2-7 was 0.06, which was 0.18 smaller than that of Experimental Example 1-1. Therefore, it was found that the variation of the threshold voltage in the repetitive operation was greatly improved in the switch elements in Experimental Example 2-1 and Experimental Example 2-7. That is, it was found that the read margin RM could be widened. This result is considered to be due to the simultaneous presence of boron (B) or carbon (C) and phosphorus (P) or arsenic (As) in the switch layer. Alternatively, it is considered that boron (B) or carbon (C) and phosphorus (P) or arsenic (As) and gallium (Ga) are present simultaneously. The reason will be described below.
  • boron (B) and carbon (C) have a smaller atomic radius than phosphorus (P), arsenic (As), tellurium (Te), and the like.
  • P phosphorus
  • As arsenic
  • Te tellurium
  • the difference between the atomic radius of B and C and the atomic radius of other elements is large, so that it is difficult to take a crystal structure. Therefore, it is presumed that the amorphous structure is more stable than a switch layer made of As, P, Te, or the like that does not contain B or C.
  • B and C have strong covalent bonding properties, thereby stabilizing the chalcogen element in the amorphous. Therefore, it is presumed that the amorphous structure constituting the switch layer is stabilized by using one or both of B and C.
  • Arsenic (As) and homologous phosphorus (P) form chalcogenide glass with chalcogen elements such as tellurium (Te) and selenium (Se), for example.
  • Arsenic (As) and homologous phosphorus (P) form a compound having a higher melting point than chalcogen elements such as As 2 Te 3 and As 2 Se 3 . From this, it is speculated that arsenic (As) and phosphorus (P), tellurium (Te) and selenium (Se) have strong bonds between atoms. Therefore, it is speculated that by using one or both of As and P, the chalcogen element in the switch layer is stabilized, and the amorphous structure constituting the switch layer is stabilized.
  • Gallium (Ga) forms a stable compound such as GaP or GaAs with phosphorus (P) or arsenic (As). Further, gallium (Ga) forms a compound such as GaTe or Ga 2 Te 3 together with the chalcogen element. Furthermore, for example, arsenic (As) is likely to bind to the chalcogen element as described above. Therefore, it can be estimated that gallium (Ga), phosphorus (P) or arsenic (As), and the chalcogen element are easily bonded to each other to form an amorphous structure.
  • a compound such as InTe is formed with the chalcogen element. Therefore, it can be easily estimated that the same effect can be obtained by using not only gallium (Ga) but also aluminum (Al) or indium (In). Furthermore, even when two or more Group 13 elements of the periodic table selected from aluminum (Al), gallium (Ga), and indium (In) are used, it is estimated that the same effect can be obtained.
  • the switch characteristic of the switch element of this indication is based on the well-known OTS characteristic by a chalcogen element
  • chalcogen elements seleninium (Se) and sulfur (S)
  • Te sulfur
  • S sulfur
  • Te tellurium
  • Se selenium
  • S sulfur
  • P phosphorus
  • As arsenic
  • B carbon
  • C carbon
  • each element becomes stable and the melting point and crystallization temperature rise. It is estimated that a stable amorphous structure can be obtained.
  • at least one element selected from aluminum (Al), gallium (Ga), and indium (In) is added to form an amorphous structure in which these elements are homogeneously mixed, each element becomes stable.
  • a stable amorphous structure with an increased melting point and crystallization temperature can be obtained.
  • diffusion of constituent elements to other layers and structural alteration due to electric field and heat when repeated switching operations are less likely to occur.
  • the threshold voltage for the repetitive operation is stabilized.
  • Nitrogen (N) and oxygen (O) are considered to contribute to stabilization of the amorphous structure by combining with constituent elements. Thereby, it is presumed that the switching element characteristics such as reducing the leakage current simultaneously with the repetition characteristics are improved.
  • Example 3 Subsequently, the composition ratio of elements constituting the switch layer was examined.
  • 24 types of switch elements having switch layers with different constituent elements or composition ratios were produced (Experimental Example 3-1 to Experimental Example 3-24). Thereafter, each switch element characteristic was measured, and the threshold voltage difference ( ⁇ Vth 10th-1E6 ) between the 10th time and the 1E6th time and the variation index of the threshold voltage in the repetitive operation were calculated in the same manner as in Experimental Example 2-1. . Further, the composition ratios of Experimental Examples 3-1 to 3-24 were analyzed by RBS / NRA composition analysis.
  • the numerical value calculated here is a value in the state except nitrogen (N) and oxygen (O).
  • Table 3 shows the configuration of each switch layer in each of Experimental Examples 3-1 to 3-24, the composition ratio of the constituent elements in the state excluding nitrogen (N) and oxygen (O), the 0th time and the 1E6th time.
  • the threshold voltage difference ( ⁇ Vth 10th-1E6 ) and the threshold voltage variation index are summarized.
  • the switch element did not operate.
  • the chalcogen element is the most important element for obtaining characteristics as a switching element. For this reason, in Experimental Example 3-3, it is presumed that the switch characteristics could not be obtained because the content of the chalcogen element was relatively small.
  • the chalcogen element content was 74 atomic%, film peeling occurred during the process. This is because the film quality deteriorates due to too much chalcogen element. From this, it was found that the chalcogen element is preferably contained in the range of 20 atomic% to 70 atomic%.
  • ⁇ Vth 10th-1E6 was as large as 0.8.
  • the variation index was as large as 0.30 as compared with other experimental examples.
  • the switch element did not operate. This is probably because the first element contained in the switch layer was too much. From this, it was found that the first element is preferably contained in the range of 3 atomic% to 40 atomic%.
  • Example 3-1 which does not include the third element, ⁇ Vth 10th-1E6 is 0.4, and the threshold voltage variation index is 0.19, which is different from that in Experimental Example 1-1. Improved. That is, it has been found that the effect of the present disclosure can be obtained by using only the chalcogen element, the first element, and the second element in the switch layer. On the other hand, in Example 3-9 in which the content of the third element was 45 atomic%, the element did not operate as a switch element. This is presumably because the third element contained in the switch layer was too much. From this, it was found that the third element is preferably contained in the range of 0 atomic% to 40 atomic%.
  • the switch layer constituting the switch element of the present disclosure has tellurium (Te), selenium (Se), and sulfur when the total of elements excluding nitrogen (N) and oxygen (O) is 100.
  • at least one chalcogen element selected from (S) is preferably contained in an amount of 20 atomic% to 70 atomic%.
  • at least one first element selected from phosphorus (P) and arsenic (As) is preferably contained in the range of 3 atomic% to 40 atomic%.
  • at least one second element selected from boron (B) and carbon (C) is preferably contained in a range of 3 atomic% to 50 atomic%.
  • at least one third element selected from aluminum (Al), gallium (Ga), and indium (In) is preferably contained in the range of 0 atomic% to 40 atomic%.
  • nitrogen (N) was added in the range of 3 atomic% to 30 atomic% with respect to all constituent elements. Furthermore, although not shown here, in the switch element to which nitrogen (N) is added in an amount of more than 30 atomic%, the operation failure, the characteristic failure, or the film peeling of the switch layer is likely to occur. Furthermore, it was found from the results of Experiment 2 that nitrogen (N) may or may not be added. From these facts, composition ratios other than those shown in Experiment 3 and switch elements including switch layers containing other additive elements cannot necessarily be stated, but nitrogen (N) for all constituent elements constituting the switch layers is It can be said that it is preferable to contain in the range of 30 atomic% or less.
  • oxygen (O) may or may not be added. Furthermore, it has been found that nitrogen (N) and oxygen (O) may be added simultaneously. Furthermore, although not shown here, when oxygen (O) is added instead of nitrogen (N) to the switch elements having the elemental configurations shown in Experimental Example 2 and Experimental Example 3, nitrogen (N) and When both oxygen (O) are added, if the content of oxygen (O) with respect to all the constituent elements constituting the switch layer exceeds 30 atomic%, the switch layer becomes highly resistive, and characteristics as a switch element are obtained. I can't.
  • composition ratios other than the configuration shown in Experiment 3 and a switch element having a switch layer containing other additive elements cannot necessarily be stated, but oxygen (O) for all the constituent elements constituting the switch layer is: It can be said that it is preferable to contain in the range of 30 atomic% or less.
  • phosphorus (P) and arsenic (As) used as the first element in the switching element of the present disclosure belong to the same group on the periodic table, but arsenic (As) is compared with phosphorus (P). It is easy to make a group 16 chalcogen element and compound. From this, it is presumed that the optimum composition ratio with other elements constituting the arsenic (As) switching element is larger than that of phosphorus (P). Thus, it is estimated that the optimal composition range in which a preferable characteristic is acquired changes with the combination of a structural element.
  • a more preferable range of the composition ratio is a composition excluding nitrogen (N)
  • the ratio of the chalcogen element is 45 atomic% to 55 atomic%
  • the first element phosphorus (P) is 5 atomic% to 15 atomic%
  • the second element boron (B) and carbon (C) is 20 in total.
  • the atomic% is 30 atomic% or less
  • the third element gallium (Ga) is 8 atomic% or more and 18 atomic% or less.
  • the amount of nitrogen (N) added is preferably 5 atomic% or more and 15 atomic% or less with respect to all the constituent elements.
  • the switching element including indium (In) in addition to gallium (Ga) as the third element and made of BCGaInPTeN improves the characteristics such as repetitive operation. This is because gallium (Ga) and indium (In) have the same valence and similar properties, but have different atomic (ion) radii. It can be inferred that it was stabilized.
  • a more preferable range of the composition ratio is a composition ratio excluding nitrogen (N), the chalcogen element is 55 atomic% or more and 65 atomic% or less, and the first element phosphorus (P) is 8 atom% or more and 18 atom% or less, the total of the second element boron (B) and carbon (C) is 10 atom% or more and 20 atom% or less, and the third element gallium (Ga) is 5 atom% or more and 20 atom% or less.
  • N nitrogen
  • the chalcogen element is 55 atomic% or more and 65 atomic% or less
  • the first element phosphorus (P) is 8 atom% or more and 18 atom% or less
  • the total of the second element boron (B) and carbon (C) is 10 atom% or more and 20 atom% or less
  • the third element gallium (Ga) is 5 atom% or more and 20 atom% or less.
  • indium (In) as the third element was 5 atomic% or more and 20
  • the switch layer may be formed to include Si or Ge that forms a strong bond with B or C as other additive elements based on the results of Experimental Examples 3-18 and 3-24, for example. I understood it. By adding these elements, the amorphous structure may be further stabilized. Further, the switch layer may use nitrogen (N) or oxygen (O) simultaneously with silicon (Si) or germanium (Ge). By simultaneously adding silicon (Si) or germanium (Ge) and nitrogen (N) or oxygen (O), it is possible to improve switching element characteristics such as reduction of leakage current as well as repetition characteristics.
  • a more preferable range of the composition ratio is a composition ratio excluding nitrogen (N), the chalcogen element is 50 atomic% to 60 atomic%, and the first element phosphorus (P) is 3 atom% or more and 10 atom% or less, the total of the second element boron (B) and carbon (C) is 20 atom% or more and 30 atom% or less, and the third element gallium (Ga) is 3 atom% or more and 10 atom% or less.
  • germanium (Ge) were found to be 8 atomic% to 20 atomic%. It was found that the amount of nitrogen (N) added is preferably 3 atomic percent or more and 10 atomic percent or less with respect to all constituent elements.
  • a more preferable range of the composition ratio is nitrogen (N)
  • the chalcogen element is 30 atomic% to 50 atomic%
  • the first element arsenic (As) is 12 atomic% to 22 atomic%
  • the second element boron (B) and carbon (C) It was found that the total amount of was 15 atomic percent to 35 atomic percent and the third element gallium (Ga) was 15 atomic percent to 25 atomic percent. It was found that the addition amount of nitrogen (N) is preferably 3 atomic% or more and 15 atomic% or less with respect to all the constituent elements.
  • a more preferable range of the composition ratio is a composition ratio excluding nitrogen (N), the chalcogen element is 25 atomic% to 35 atomic%, and the first element arsenic (As) is 12 atom% or more and 22 atom% or less, the total of boron (B) and carbon (C) of the second element is 17 atom% or more and 27 atom% or less, and the third element gallium (Ga) is 16 atom% or more and 26 atom%
  • the addition amount of nitrogen (N) is preferably 3 atomic% or more and 15 atomic% or less with respect to all the constituent elements.
  • a more preferable range of the composition ratio is a composition ratio excluding nitrogen (N), the chalcogen element is 25 atomic% to 35 atomic%, and the first element arsenic (As) is 15 atom% or more and 25 atom% or less, the total of boron (B) and carbon (C) of the second element is 10 atom% or more and 20 atom% or less, and the third element gallium (Ga) is 20 atom% or more and 30 atom%.
  • the following and other elements, germanium (Ge) were found to be 8 atomic% to 20 atomic%. It was found that the addition amount of nitrogen (N) is preferably 3 atomic% or more and 15 atomic% or less with respect to all the constituent elements.
  • a more preferable range of the composition ratio is a composition ratio excluding nitrogen (N), the chalcogen element is 55 atomic% or more and 65 atomic% or less, and the first element phosphorus (P) is 5 atom% or more and 15 atom% or less, the total of the second element boron (B) and carbon (C) is 10 atom% or more and 20 atom% or less, and the third element gallium (Ga) is 5 atom% or more and 15 atom% or less.
  • the following and other elements, zinc (Zn) were found to be 5 atomic% to 15 atomic%. It was found that the addition amount of nitrogen (N) is preferably 3 atomic% or more and 15 atomic% or less with respect to all the constituent elements.
  • a threshold voltage is also applied to a switching element composed of BGaCAsSeN containing selenium (Se) as the chalcogen element, arsenic (As) as the first element, and gallium (Ga) as the third element.
  • the more preferable range of the composition ratio is the composition ratio excluding nitrogen (N), the chalcogen element selenium (Se) is 20 atomic% or more and 70 atomic% or less, and the first element arsenic (As) is 3 atomic% to 40 atomic%, the total of the second element boron (B) and carbon (C) is 3 atomic% to 50 atomic%, and the third element gallium (Ga) is 3 atomic%. It was found that the content was 40 atomic% or less. It was found that the amount of nitrogen (N) added is preferably 0 atomic percent or more and 30 atomic percent or less with respect to all the constituent elements.
  • the switch layer may be configured as BGaCSiAsSeN containing silicon (Si) as in Experimental Example 3-24. In this case, it was found that silicon (Si) is preferably 3 atomic percent or more and 20 atomic percent or less.
  • Example 4 First, the lower electrode made of TiN was cleaned by reverse sputtering. Next, a switch layer made of BCTeN is formed on the TiN film with a thickness of 5 nm to 50 nm by reactive sputtering while flowing nitrogen into the film formation chamber, and then W is formed with a thickness of 30 nm to form the upper electrode and did. Thereafter, patterning and heat treatment at 320 ° C. for 2 hours were performed to fabricate a 1-transistor-1 switch element (Experimental Example 4-1). Table 4 shows the constituent elements of the switch layer and the drift index described later in Experimental Example 4-1.
  • the threshold voltage at which the switch operation of the switch element occurs is affected by the length of time (interval time) since the last switch operation (drift).
  • the switch element has a tendency that the threshold voltage in the next switch operation increases as the interval time from the previous switch operation increases.
  • the threshold voltage is always constant and does not change regardless of the length of the interval time. Therefore, in order to evaluate how much the threshold voltage has increased along with the length of the interval time from the previous switch operation, measurement was performed by defining a “drift index” and evaluating drift.
  • a pulse voltage is applied to the switch element to surely perform the switching operation (time 0), and after 100 ms have passed as an interval time thereafter (time 100 ms), a pulse for performing the switching operation again is applied,
  • the amount of change in threshold voltage from time 0 was measured.
  • the amount of change in the threshold voltage was used as a drift index.
  • the drift index was 0.50V.
  • the drift index was 0.25 or less, which was less than half compared to 0.50 V in Experimental Example 4-1.
  • the configurations of the switch layers in Experimental Example 4-1 and Experimental Example 5-1 differ in the presence or absence of arsenic (As). That is, it has been found that drift can be improved by making the switch layer an elemental structure composed of boron (B), carbon (C), arsenic (As), tellurium (Te), and nitrogen (N). In Experimental Example 5-2, nitrogen (N) is omitted from the configuration of the switch layer in Experimental Example 5-1.
  • drift can be improved by configuring the switch layer with a chalcogen element such as selenium, (Se), tellurium (Te), arsenic (As), boron (B), or carbon (C). all right. Furthermore, it has been found that the drift can be greatly improved by constituting the switch layer with a chalcogen element such as selenium, (Se) or tellurium (Te), arsenic (As), and gallium (Ga).
  • chalcogen element such as selenium, (Se), tellurium (Te), arsenic (As), and gallium (Ga).
  • arsenic (As) forms chalcogenide glass with tellurium (Te) or selenium (Se) to form chalcogenide glass.
  • Arsenic (As) forms a compound having a higher melting point than chalcogen elements such as As 2 Te 3 and As 2 Se 3 . Therefore, it is presumed that arsenic (As) forms a strong bond between atoms with the chalcogen element and stabilizes the chalcogen element. This is presumed to improve the stability of the amorphous structure.
  • arsenic (As) and P (phosphorus) in the same family are presumed to have similar properties.
  • the switch layer using arsenic (As) and gallium (Ga) together with the chalcogen element, even when an electric field is applied to the switch layer due to the switch element operation, structural change and atomic displacement are unlikely to occur. It is considered that a stable amorphous structure can be realized, and the change over time of the switching threshold voltage can be suppressed.
  • gallium (Ga) is known to form a stable compound such as GaP or GaAs with phosphorus (P) or arsenic (As).
  • the chalcogen element and gallium (Ga) form a compound such as GaTe or Ga 2 Te 3 .
  • arsenic (As) is likely to bind to a chalcogen element. From this, it can be inferred that gallium (Ga), phosphorus (P) or arsenic (As), and the chalcogen element are easily bonded to each other to form an amorphous structure.
  • gallium (Ga) can form a stable bond with a chalcogen element and a arsenic (As) or phosphorus (P) nictogen element, and forms an amorphous structure. Therefore, the switch layer contains gallium (Ga) together with a chalcogen element, phosphorus (P), and arsenic (As), so that even when an electric field is applied due to the operation of the switch element, a structural change or atomic displacement occurs particularly. It is considered that a stable amorphous structure that is difficult to achieve can be realized, and that the change over time of the switching threshold voltage can be suppressed.
  • Al and indium (In) which belong to the same group 13 of the periodic table as gallium (Ga) and have similar properties, such as phosphorus (P), arsenic (As), AlAs, and InP, are also examples.
  • a compound such as InTe is formed with the chalcogen element. Therefore, it can be easily estimated that the same effect can be obtained by using not only gallium (Ga) but also aluminum (Al) or indium (In). Further, it is presumed that the same effect can be obtained even when two or more Group 13 elements of the periodic table selected from aluminum (Al), gallium (Ga) and indium (In) are used.
  • boron (B) and carbon (C) have a smaller atomic radius than phosphorus (P), arsenic (As), tellurium (Te), and the like. Therefore, in a switch layer containing boron (B) or carbon (C), phosphorus (P) or arsenic (As), and a chalcogen element such as tellurium (Te), boron (B) or carbon (C) Since the difference between the atomic radius and the atomic radius of other elements is large, it becomes difficult to take a crystal structure.
  • the switch layer containing boron (B) or carbon (C), phosphorus (P) or arsenic (As), and a chalcogen element such as tellurium (Te) contains boron (B) or carbon (C). It is presumed that the amorphous structure is more stable than a switch layer made of phosphorus (P) or arsenic (As) and a chalcogen element such as tellurium (Te). Further, since boron (B) and carbon (C) have strong covalent bonds, they are stabilized by forming a covalent bond with the chalcogen element in the amorphous.
  • the amorphous structure constituting the switch layer is stabilized, and even when an electric field is applied due to the operation of the switch element, structural change and atomic displacement are not caused. It is considered that a stable amorphous structure that is unlikely to occur can be realized, and the change over time of the switching threshold voltage can be suppressed.
  • the switch characteristic of the switch element of this indication is based on the well-known OTS characteristic by a chalcogen element
  • chalcogen elements seleninium (Se) and sulfur (S)
  • Te sulfur
  • S sulfur
  • nitrogen (N) or oxygen (O) may be added to the above constituent elements in the switch layer.
  • Nitrogen (N) and oxygen (O) are considered to contribute to the stabilization of the amorphous structure by combining with constituent elements, and even when an electric field associated with the operation of the switch element is applied, the structural change and atomic displacement are not likely to occur. It is considered that a stable amorphous structure can be realized and drift that is a change with time of the switching threshold voltage can be suppressed.
  • silicon (Si) or germanium (Ge) may be added to the switch layer as an additional element. By adding these elements, the amorphous structure may be further stabilized.
  • the switch layer may use nitrogen (N) or oxygen (O) simultaneously with silicon (Si) or germanium (Ge). By adding silicon (Si) or germanium (Ge) and nitrogen (N) or oxygen (O) at the same time, even when an electric field associated with the operation of the switch element is applied, a stable amorphous material that is unlikely to undergo structural changes or atomic displacement. It is considered that the structure can be realized and the drift that is a change with time of the switching threshold voltage can be suppressed.
  • the switch operation is performed when the chalcogen element is 20 atomic% or less. It was found that the necessary chalcogen element was insufficient and the switch could not be operated. It was also found that when the amount of chalcogen element was 70 atomic% or more, the film quality deteriorated and film peeling occurred during the process. Furthermore, when the content of the first element was 3 atomic% or less, the drift index deteriorated due to the lack of the first element, and when the content was 40 atomic% or more, the content ratio of the first element was too high, resulting in malfunction.
  • the switch layer 22 preferably contains the chalcogen element in the range of 20 atomic% to 70 atomic%, and preferably contains the first element in the range of 3 atomic% to 40 atomic%. It was found that the third element is preferably contained in the range of 3 atomic% to 40 atomic%.
  • the composition range in the above-described element configuration is that the chalcogen element selenium (Se) is 40 atomic% to 60 atomic% and the first element arsenic (As). 30 atomic% to 40 atomic%, the third element gallium (Ga) is 3 atomic% to 10 atomic%, and boron (B) and carbon (C) are 3 atomic% to 15 atomic%. Was found to be preferable. Further, it was found that the amount of nitrogen (N) added is preferably 5 atomic percent or more and 20 atomic percent or less with respect to all constituent elements.
  • the switch element is, for example, GaGeAsSeN.
  • the composition range in the above-described element configuration is that the chalcogen element selenium (Se) is 40 atomic% to 60 atomic% and the first element arsenic (As). 20 atomic% to 40 atomic%, the third element gallium (Ga) is preferably 3 atomic% to 10 atomic%, and germanium (Ge) is preferably 5 atomic% to 15 atomic%. I understood. Further, it was found that the amount of nitrogen (N) added is preferably 5 atomic percent or more and 20 atomic percent or less with respect to all constituent elements.
  • the constituent elements of the switch layer are selected from at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S), phosphorus (P), and arsenic (As). It has been found that the variation in threshold voltage in the repetitive operation can be improved by including at least one first element selected from the above and at least one second element selected from boron (B) and carbon (C). .
  • Te tellurium
  • Se selenium
  • S sulfur
  • P phosphorus
  • As arsenic
  • the first element and at least one third element selected from aluminum (Al), gallium (Ga), and indium (In) drift can be improved and variation in threshold voltage between elements can be improved.
  • the chalcogen element, the first element, the second element, and the third element as in Experiment Example 5-4 of Experiment 5, the threshold voltage variation between elements due to the variation in threshold voltage and the drift in repetitive operations is achieved. It can be easily guessed that both variations can be improved.
  • this indication can take the following composition.
  • a first electrode A second electrode disposed opposite to the first electrode; A switch layer provided between the first electrode and the second electrode; The switch layer includes at least one chalcogen element selected from tellurium (Te), selenium (Se) and sulfur (S), and at least one first element selected from phosphorus (P) and arsenic (As).
  • the switch layer is not accompanied by a phase change between an amorphous phase and a crystalline phase, and is changed to a low resistance state by setting the applied voltage to a predetermined threshold voltage or higher, and to a high resistance state by lowering the threshold voltage.
  • (3) The switch layer contains 20 atomic% to 70 atomic% of the chalcogen element, 3 atomic% to 40 atomic% of the first element, and 3 atomic% of at least one of the second element and the third element.
  • the switch layer contains the second element, the upper limit of the content is 50 atomic% or less, according to the above (3).
  • the switch layer contains the third element the upper limit of the content is 40 atomic% or less, according to the above (3).
  • the switch element according to any one of (1) to (5), wherein the switch layer further includes at least one of nitrogen (N) and oxygen (O).
  • the switch layer when the total composition ratio excluding nitrogen (N) or oxygen (O) is 100 atomic%, the chalcogen element is 20 atomic% or more and 70 atomic% or less, and the first element is 3 atomic%.
  • the switch element according to any one of (1) to (6), which includes 40 atomic% or less and at least one of the second element and the third element is 3 atomic% or more.
  • the switch layer contains the second element the upper limit of the content is 50 atomic% or less, according to the above (7).
  • the switch layer contains the third element the upper limit of the content is 40 atomic% or less, according to the above (7).
  • the switch layer is made of GaPTe, GaPSe, GaPTeO, GaPSeO, GaPTeN, GaPSeN, AlAsTe, AlAsSe, GaAsTe, GaAsSe, AlAsTeO, AlAsSeO, GaAsTeO, GaAsSeO, AlAsTeS, AlAsSeN, GaAsTeN, GaAsTeN.
  • a plurality of memory cells Each of the plurality of memory cells includes a memory element and a switch element directly connected to the memory element;
  • the switch element is A first electrode;
  • a second electrode disposed opposite to the first electrode;
  • a switch layer provided between the first electrode and the second electrode;
  • the switch layer includes at least one chalcogen element selected from tellurium (Te), selenium (Se) and sulfur (S), and at least one first element selected from phosphorus (P) and arsenic (As).
  • a host computer including a processor; A memory configured by a memory cell array including a plurality of memory cells; A memory controller that performs request control on the memory in accordance with a command from the host computer,
  • Each of the plurality of memory cells includes a memory element and a switch element directly connected to the memory element;
  • the switch element is A first electrode; A second electrode disposed opposite to the first electrode; A switch layer provided between the first electrode and the second electrode;
  • the switch layer includes at least one chalcogen element selected from tellurium (Te), selenium (Se) and sulfur (S), and at least one first element selected from phosphorus (P) and arsenic (As).
  • at least one second element selected from boron (B) and carbon (C) and at least one third element selected from aluminum (Al), gallium (Ga) and indium (In) And at least one of the memory systems.
  • SYMBOLS 1-6 Memory cell array, 10 ... Memory cell, 20 ... Switch element, 21 ... Lower electrode, 22 ... Switch layer, 23, 32 ... Upper electrode, 24 ... High resistance layer, 30 ... Memory element, 31 ... Memory layer, 31A ... Ion source layer, 31B ... Resistance change layer, 41 ... Intermediate electrode, BL ... Bit line, RM ... Read margin, WL ... Word line, [Delta] Vth1 ... Switch element threshold voltage variation, [Delta] Vth2 ... Memory element threshold voltage variation.

Landscapes

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Abstract

【解決手段】本開示の一実施形態のスイッチ素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備え、スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素とを含み、さらに、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素との少なくとも一方を含む。

Description

スイッチ素子および記憶装置ならびにメモリシステム
　本開示は、電極間にカルコゲナイド層を有するスイッチ素子およびこれを備えた記憶装置ならびにメモリシステムに関する。
　近年、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）（登録商標）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかし、現行のアクセストランジスタを用いた抵抗変化型メモリでは、単位セルあたりのフロア面積が大きくなる。このため、例えばＮＡＮＤ型等のフラッシュメモリと比較すると、同じ設計ルールを用いて微細化しても大容量化が容易ではなかった。これに対して、交差する配線間の交点（クロスポイント）にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。
　クロスポイント型のメモリセルには、メモリ素子のほかにセル選択用の選択素子（スイッチ素子）が設けられる。スイッチ素子としては、例えばＰＮダイオードやアバランシェダイオードあるいは金属酸化物を用いて構成されたスイッチ素子が挙げられる（例えば、非特許文献１，２参照）。また、その他に、例えばカルコゲナイド材料を用いたスイッチ素子（オボニック閾値スイッチ（ＯＴＳ；Ovonic Threshold Switch）素子）が挙げられる（例えば、特許文献１，２および非特許文献３参照）。
特開２００６－８６５２６号公報 特開２０１０－１５７３１６号公報
Ｊｉｕｎ－Ｊｉａ　Ｈｕａｎｇ他，2011 IEEE IEDM11-733～736 Ｗｏｏｔａｅ　Ｌｅｅ他，2012 IEEE VLSI Technology symposium p.37～38 Ｍｙｏｕｎｇ－Ｊａｅ　Ｌｅｅ他，2012 IEEE IEDM 2.6.1～2.6.4
　ところで、クロスポイント型のメモリセルアレイでは、大容量化を実現するために、スイッチ素子の閾値電圧の安定性が求められている。
　閾値電圧の安定性を向上させることが可能なスイッチ素子およびこれを備えた記憶装置ならびにメモリシステムを提供することが望ましい。
　本開示の一実施形態のスイッチ素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備えたものであり、スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素とを含み、さらに、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素との少なくとも一方を含む。
　本開示の一実施形態の記憶装置は、複数のメモリセルを備えたものであり、各メモリセルは、メモリ素子およびメモリ素子に直接接続された上記本開示の一実施形態のスイッチ素子を含む。
　本開示の一実施形態のメモリシステムは、プロセッサを含むホストコンピュータと、複数のメモリセルを含むメモリセルアレイによって構成されたメモリと、ホストコンピュータからのコマンドに従ってメモリに対してリクエスト制御を行うメモリコントローラとを備えたものであり、複数のメモリセルは、それぞれ、メモリ素子およびメモリ素子に直接接続された上記本開示の一実施形態のスイッチ素子を含む。
　本開示の一実施形態のスイッチ素子および一実施形態の記憶装置ならびに一実施形態のメモリシステムでは、スイッチ層を、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素と、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素ならびにアルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素の少なくとも一方の元素とを含む構成とするようにした。これにより、スイッチ層を構成するアモルファス構造が安定化し、閾値電圧の変動を抑制することが可能となる。
　本開示の一実施形態のスイッチ素子および一実施形態の記憶装置ならびに一実施形態のメモリシステムによれば、上記元素を用いてスイッチ層を形成するようにしたので、スイッチ層を構成するアモルファス構造が安定化する。よって閾値電圧の安定性を向上させることが可能となる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本開示の第１の実施の形態に係るスイッチ素子の構成の一例を表す断面図である。 本開示の第１の実施の形態に係るスイッチ素子の構成の他の例を表す断面図である。 本開示の第１の実施の形態に係るスイッチ素子の構成の他の例を表す断面図である。 本開示の第１の実施の形態に係るスイッチ素子の構成の他の例を表す断面図である。 本開示の第１の実施の形態に係るメモリセルアレイの概略構成の一例を表す図である。 図５に示したメモリセルの構成の一例を表す断面図である。 図５に示したメモリセルの構成の他の例を表す断面図である。 図５に示したメモリセルの構成の他の例を表す断面図である。 図１に示したスイッチ素子におけるＩＶ特性の一例を表す図である。 図１に示したメモリ素子におけるＩＶ特性の一例を表す図である。 図５に示したメモリセルにおけるＩＶ特性の一例を表す図である。 図５に示したメモリセルにおけるＩＶ特性の一例を表す図である。 一般的なメモリセルアレイにおけるＩＶ特性の一例を重ねて表す図である。 本開示の第２の実施の形態に係るスイッチ素子の構成の一例を表す断面図である。 ドリフトを説明するインターバル時間と閾値電圧との関係を表す特性図である。 本開示の第３の実施の形態に係るスイッチ素子の構成の一例を表す断面図である。 本開示の変形例１におけるメモリセルアレイの概略構成を表す図である。 本開示の変形例２におけるメモリセルアレイの概略構成の一例を表す図である。 本開示の変形例２におけるメモリセルアレイの概略構成の他の例を表す図である。 本開示の変形例２におけるメモリセルアレイの概略構成の他の例を表す図である。 本開示の変形例２におけるメモリセルアレイの概略構成の他の例を表す図である。 本開示のメモリシステムを備えたデータ記憶システムの構成を表すブロック図である。 実験１における各サイクル後の閾値電圧の変化を表す特性図である。 実験１におけるサイクル数と閾値電圧との関係を表す特性図である。 実験２におけるサイクル数と閾値電圧との関係を表す特性図である。
　以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
　１．第１の実施の形態
（スイッチ層が、カルコゲン元素と、ＰおよびＡｓのうちの少なくとも１種の元素と、ＢおよびＣのうちの少なくとも１種の元素とを含む例）
　　　１－１．スイッチ素子の構成
　　　１－２．メモリセルアレイの構成
　　　１－３．作用・効果
　２．第２の実施の形態
（スイッチ層が、カルコゲン元素と、ＰおよびＡｓのうちの少なくとも１種の元素と、Ａｌ、Ｇａ、Ｉｎのうちの少なくとも１種の元素とを含む例）
　　　２－１．スイッチ素子の構成
　　　２－２．作用・効果
　３．第３の実施の形態
（スイッチ層が、カルコゲン元素と、ＰおよびＡｓのうちの少なくとも１種の元素と、ＢおよびＣのうちの少なくとも１種の元素と、Ａｌ、Ｇａ、Ｉｎのうちの少なくとも１種の元素とを含む例）
　　　３－１．スイッチ素子の構成
　　　３－２．作用・効果
　４．変形例
　　　４－１．変形例１（平面構造を有するメモリセルアレイの他の例）
　　　４－２．変形例２（３次元構造を有するメモリセルアレイの例）
　５．適用例（データ記憶システム）
　６．実施例
＜１．第１の実施の形態＞
（１－１．スイッチ素子の構成）
　図１は、本開示の第１の実施の形態に係るスイッチ素子（スイッチ素子２０Ａ）の断面構成の一例を表したものである。このスイッチ素子２０Ａは、例えば、図５に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意の記憶素子（メモリ素子３０；図５）を選択的に動作させるためのものである。スイッチ素子２０Ａ（スイッチ素子２０；図５）は、メモリ素子３０（具体的にはメモリ層３１）に直列に接続されており、下部電極２１（第１電極）、スイッチ層２２および上部電極２３（第２電極）をこの順に有するものである。
　下部電極２１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ），炭素（Ｃ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。なお、下部電極２１とスイッチ層２２との間には、Ｗ、ＷＮ，ＴｉＮ，ＴｉＷ，ＴａＮ、炭素（Ｃ）等からなる、例えば１ｎｍ～３０ｎｍの単層膜あるいは積層膜を形成するようにしてもよい。これにより、下部電極２１とスイッチ層２２との間に良好な界面が形成される。
　スイッチ層２２は、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものである。即ち、スイッチ層２２は負性微分抵抗特性を有するものであり、スイッチ素子２０Ａに印加される電圧が所定の閾値電圧（スイッチング閾値電圧）を超えたときに、電流を数桁倍流すようになるものである。また、スイッチ層２２は、図示しない電源回路（パルス印加手段）から下部電極２１および上部電極２３を介した電圧パルスあるいは電流パルスの印加によらず、スイッチ層２２を構成するアモルファス構造が安定して維持されるものである。なお、スイッチ層２２は、電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしない。
　スイッチ層２２は、周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。ＯＴＳ（Ovonic Threshold Switch）現象を有するスイッチ素子２０では、スイッチングのための電圧バイアスを印加してもスイッチ層２２を構成するアモルファス構造が安定して維持されることが望ましく、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。本実施の形態のスイッチ層２２は、上記カルコゲン元素の他に、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の元素（第１元素）を含んで構成されている。更に、スイッチ層２２は、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の元素（第２元素）を含んで構成されている。
　第１元素であるリン（Ｐ）およびヒ素（Ａｓ）は、カルコゲン元素と結合しやすい。従って、スイッチ層２２の構成元素としてリン（Ｐ）およびヒ素（Ａｓ）の少なくとも一方を添加することで、スイッチ層２２内のカルコゲン元素はリン（Ｐ）およびヒ素（Ａｓ）と互いに結合して、アモルファス構造を安定化させる。
　比較的原子半径の大きな元素に比較的原子半径の小さな元素が添加されると、構成元素の原子半径の差が大きくなり、結晶構造を形成することが容易ではなくなり、アモルファス構造が安定化しやすくなる。よって、スイッチ層２２のように、原子半径の比較的大きなＴｅ等のカルコゲン元素を含む層内に比較的原子半径の小さなホウ素（Ｂ）等の元素が添加されている場合には、層内には原子半径の異なる複数の元素が存在することとなり、アモルファス構造が安定化する。
　ホウ素（Ｂ）は、半金属のなかでも単体でも導電性が低いので、スイッチ層２２内にホウ素（Ｂ）が含まれることにより、スイッチ層２２の抵抗値が高くなる。また、ホウ素（Ｂ）は、カルコゲン元素と比較して原子半径が小さいので、スイッチ層２２内にホウ素（Ｂ）が含まれることにより、スイッチ層２２のアモルファス構造が安定化し、ＯＴＳ現象が安定して発現する。
　炭素（Ｃ）は、グラファイト等で見られるｓｐ２軌道をとる構造以外では、スイッチ層２２を高抵抗化することができる。また、炭素（Ｃ）は、カルコゲン元素と比較してイオン半径が小さいので、スイッチ層２２のアモルファス構造が安定化し、ＯＴＳ現象が安定して発現する。
　スイッチ層２２は、カルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素と、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素とを以下の範囲で含むことが好ましい。カルコゲン元素は、２０原子％以上７０原子％以下の範囲で含むことが好ましい。第１元素は、３原子％以上４０原子％以下の範囲で含むことが好ましい。第２元素は、３原子％以上５０原子％以下の範囲で含むことが好ましい。
　スイッチ層２２は、上記元素のほかに、さらに窒素（Ｎ）および酸素（Ｏ）のうちの少なくとも１種を含んでいてもよい。更に、スイッチ層は、ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種を含んでいてもよい。なお、スイッチ層２２が窒素（Ｎ）や酸素（Ｏ）を含む場合には、スイッチ層２２は、窒素（Ｎ）および酸素（Ｏ）を除いた組成比の合計を１００原子％として第１元素および第２元素を上記範囲で含むことが好ましい。
　窒素（Ｎ）は、ホウ素（Ｂ）、炭素（Ｃ）、またはケイ素（Ｓｉ）等と結合しやすい。そのため、スイッチ層２２内に、窒素（Ｎ）と、ホウ素（Ｂ）、炭素（Ｃ）またはケイ素（Ｓｉ）とがスイッチ層２２に含まれることにより、スイッチ層２２の抵抗値が高くなる。例えば、窒素（Ｎ）とホウ素（Ｂ）とが結合したａ－ＢＮのバンドギャップは、アモルファス状態でも５以上となっている。このように、スイッチ層２２内に、窒素（Ｎ）が含まれている場合には、スイッチ層２２内に窒素（Ｎ）が含まれていない場合と比べて、スイッチ層２２の抵抗値が大きいので、リーク電流が抑制される。また、窒素（Ｎ）、ホウ素（Ｂ）、炭素（Ｃ）、ケイ素（Ｓｉ）との結合物がスイッチ層２２内に分散することにより、アモルファス構造が安定化する。
　スイッチ層２２は、ＢＡｓＴｅ、ＢＡｓＴｅＮ、ＢＡｓＴｅＯ、ＢＣＡｓＴｅ、ＢＣＡｓＴｅＮ、ＢＣＡｓＴｅＯ、ＢＰＡｓＴｅ，ＢＰＡｓＴｅＮ、ＢＰＡｓＴｅＯ、ＢＣＰＡｓＴｅ、ＢＣＰＡｓＴｅＮ、ＢＣＰＡｓＴｅＯ、ＢＡｓＳｅ、ＢＡｓＳｅＮ、ＢＡｓＳｅＯ、ＢＣＡｓＳｅ、ＢＣＡｓＳｅＮ、ＢＣＡｓＳｅＯ、ＢＰＡｓＳｅ，ＢＰＡｓＳｅＮ、ＢＰＡｓＳｅＯ、ＢＣＰＡｓＳｅ、ＢＣＰＡｓＳｅＮ、ＢＣＰＡｓＳｅＯのうちのいずれかの元素構成により形成されていることが好ましい。
　なお、スイッチ層２２は、本開示の効果を損なわない範囲でこれら以外の元素を含んでいてもかまわない。
　上部電極２３は、下部電極２１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもスイッチ層２２と反応しない安定な材料が好ましい。
　本実施の形態のスイッチ素子２０Ａは、初期状態ではその抵抗値は高く（高抵抗状態（オフ状態））、電圧を印加すると、ある電圧（スイッチング閾値電圧）において低く（低抵抗状態（オン状態））なるスイッチ特性を有する。また、スイッチ素子２０Ａは、印加電圧をスイッチング閾値電圧より下げる、あるいは、電圧の印加を停止すると高抵抗状態に戻るものであり、オン状態が維持されない。即ち、スイッチ素子２０Ａは、図示しない電源回路（パルス印加手段）から下部電極２１および上部電極２３を介して電圧パルスあるいは電流パルスの印加によって、スイッチ層２２の相変化（非晶質相（アモルファス相）と結晶相）を生じることによるメモリ動作がないものである。
　本実施の形態のスイッチ素子２０は、上記スイッチ素子２０Ａの構成の他に、以下の構成をとることができる。
　図２に示したスイッチ素子２０Ｂは、下部電極２１とスイッチ層２２との間に、高抵抗層２４を設けたものである。高抵抗層２４は、例えば、スイッチ層２２よりも絶縁性が高く、例えば、金属元素あるいは非金属元素の酸化物や窒化物、またはこれらの混合物を含んで構成されている。なお、図２では、高抵抗層２４を下部電極２１側に設けた例を示したが、これに限らず、上部電極２３側に設けられていてもかまわない。また、高抵抗層２４は、スイッチ層２２を挟んで、下部電極２１側および上部電極２３側の両方に設けられていてもかまわない。更に、スイッチ層２２および高抵抗層２４をそれぞれ複数組積層した多層構造としてもよい。
　図３に示したスイッチ素子２０Ｃは、スイッチ層２２を、上記元素を含んで構成されると共に、互いに組成の異なる第１層２２Ａと第２層２２Ｂとの積層構造として形成したものである。なお、図３では、２層構造としたが、３層以上が積層されていてもかまわない。
　図４に示したスイッチ素子２０Ｄは、スイッチ層２２を、上記元素を含む第１層２２Ａと、上記元素以外の元素も含んで構成された第３層２２Ｃとの積層構造として形成したものである。なお、第１層２２Ａと第３層２２Ｃとの積層順は、特に問わず、第３層２２Ｃが上部電極２３側に設けられていてもかまわない。また、第３層２２Ｃは、上記元素以外の元素を含み、互いに組成の異なる複数の層から構成されていてもよい。第１層２２Ａも、上記元素を含み、互いに組成の異なる複数の層から構成されていてもよい。更に、第１層２２Ａおよび第３層２２Ｃを、それぞれ複数の層を用いて構成する場合には、これらが交互に積層された構造としてもよい。
（１－２．メモリセルアレイの構成）
　図５は、メモリセルアレイ１の構成の一例を斜視的に表したものである。メモリセルアレイ１は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図５に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセル１０を備えている。つまり、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセル１０とを備えている。このように、本実施の形態のメモリセルアレイ１では、複数のメモリセル１０を平面（２次元，ＸＹ平面方向）に配置した構成とすることができる。
　各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。なお、複数のワード線ＷＬは、１または複数の層内に配置されており、例えば、図１８に示したように、複数の階層に分かれて配置されていてもよい。複数のビット線ＢＬは、１または複数の層内に配置されており、ワード線ＷＬと同様に、例えば、図１８に示したように、複数の階層に分かれて配置されていてもよい。
メモリセルアレイ１は、基板上に２次元配置された複数のメモリセル１０を備えている。基板は、例えば、各ワード線ＷＬおよび各ビット線ＢＬと電気的に接続された配線群や、その配線群と外部回路とを連結するための回路等を有している。メモリセル１０は、メモリ素子３０と、メモリ素子３０に直接接続されたスイッチ素子２０とを含んで構成されている。具体的には、メモリ素子３０を構成するメモリ層３１と、スイッチ素子２０を構成するスイッチ層２２とが、中間電極４１を介して積層された構成を有する。スイッチ素子２０は、本開示の「スイッチ素子」の一具体例に相当する。メモリ素子３０、本開示の「メモリ素子」の一具体例に相当する。
　メモリ素子３０は、例えば、ビット線ＢＬ寄りに配置され、スイッチ素子２０が、例えば、ワード線ＷＬ寄りに配置されている。なお、メモリ素子３０がワード線ＷＬ寄りに配置され、スイッチ素子２０がビット線ＢＬ寄りに配置されていてもよい。また、ある層内において、メモリ素子３０がビット線ＢＬ寄りに配置され、スイッチ素子２０がワード線ＷＬ寄りに配置されている場合に、その層に隣接する層内において、メモリ素子３０がワード線ＷＬ寄りに配置され、スイッチ素子２０がビット線ＢＬ寄りに配置されていてもよい。また、各層において、メモリ素子３０がスイッチ素子２０上に形成されていてもよいし、その逆に、スイッチ素子２０がメモリ素子３０上に形成されていてもよい。
（メモリ素子）
　図６は、メモリセルアレイ１におけるメモリセル１０の断面構成の一例を表したものである。メモリ素子３０は、下部電極と、下部電極に対向配置された上部電極３２と、下部電極および上部電極３２の間に設けられたメモリ層３１とを有している。メモリ層３１は、例えば、下部電極側から抵抗変化層３１Ｂおよびイオン源層３１Ａが積層された積層構造を有する。なお、本実施の形態では、メモリ素子３０を構成するメモリ層３１と、スイッチ素子２０を構成するスイッチ層２２との間に設けられている中間電極４１が、上記メモリ素子３０の下部電極を兼ねている。
　イオン源層３１Ａは、電界の印加によって抵抗変化層３１Ｂ内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば、遷移金属元素、アルミニウム（Ａｌ）、銅（Ｃｕ）またはカルコゲン元素である。カルコゲン元素としては、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、または硫黄（Ｓ）が挙げられる。遷移金属元素としては、周期律表第４族～第６族の元素であり、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）またはタングステン（Ｗ）等が挙げられる。イオン源層３１Ａは、上記可動元素を１種あるいは２種以上含んで構成されている。また、イオン源層３１Ａは、酸素（Ｏ）、窒素（Ｎ）、上記可動元素以外の元素（例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、または白金（Ｐｔ））またはケイ素（Ｓｉ）等を含んでいてもかまわない。
　抵抗変化層３１Ｂは、例えば、金属元素もしくは非金属元素の酸化物、または、金属元素もしくは非金属元素の窒化物によって構成されており、中間電極４１および上部電極３２の間に所定の電圧を印加した場合に抵抗変化層３１Ｂの抵抗値が変化するものである。例えば、中間電極４１および上部電極３２の間に電圧が印加されると、イオン源層３１Ａに含まれる遷移金属元素が抵抗変化層３１Ｂ内に移動して伝導パスが形成され、これにより抵抗変化層３１Ｂが低抵抗化する。また、抵抗変化層３１Ｂ内で酸素欠陥や窒素欠陥等の構造欠陥が生じて伝導パスが形成され、抵抗変化層３１Ｂが低抵抗化する。また、抵抗変化層３１Ｂが低抵抗化するときに印加される電圧の向きとは逆方向の電圧が印加されることによって、伝導パスが切断されるか、または導電性が変化し、抵抗変化層は高抵抗化する。
　なお、抵抗変化層３１Ｂに含まれる金属元素および非金属元素は、必ずしも全てが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、抵抗変化層３１Ｂの初期抵抗値は、例えば数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層の抵抗値によってもその最適値が変化するが、その膜厚は例えば１ｎｍ～１０ｎｍ程度が好ましい。
（スイッチ素子）
　スイッチ素子２０は、例えば、下部電極２１と上部電極との間にスイッチ層２２が設けられたものであり、上記図１～図４に示したスイッチ素子２０Ａ，２０Ｂ，２０Ｃ，２０Ｄのいずれかの構成を有するものである。この他、後述するスイッチ素子５０，６０の構成も適用できる。本実施の形態では、メモリ素子３０を構成するメモリ層３１と、スイッチ素子２０を構成するスイッチ層２２との間に設けられている中間電極４１が、上記上部電極を兼ねている。また、下部電極２１は、ビット線ＢＬを兼ねていてもよいし、ビット線ＢＬとは別体で設けられていてもよい。下部電極２１がビット線ＢＬとは別体で設けられている場合には、下部電極２１は、ビット線ＢＬと電気的に接続されている。なお、スイッチ素子２０がワード線ＷＬ寄りに設けられている場合には、下部電極２１は、ワード線ＷＬを兼ねていてもよいし、ワード線ＷＬとは別体で設けられていてもよい。ここで、下部電極２１がワード線ＷＬとは別体で設けられている場合には、下部電極２１は、ワード線ＷＬと電気的に接続されている。
　中間電極４１は、スイッチ素子２０の電極（例えば、上部電極２３）を兼ねていてもよいし、スイッチ素子２０の電極とは別体で設けられていてもよい。メモリ素子３０の上部電極３２は、ワード線ＷＬまたはビット線ＢＬを兼ねていてもよいし、ワード線ＷＬおよびビット線ＢＬとは別体で設けられていてもよい。上部電極３２がワード線ＷＬおよびビット線ＢＬとは別体で設けられている場合には、上部電極３２は、ワード線ＷＬまたはビット線ＢＬと電気的に接続されている。上部電極３２は、半導体プロセスに用いられる配線材料によって構成されている。上部電極３２は、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等により構成されている。
　中間電極４１は、例えば、電界の印加によってスイッチ層２２およびイオン源層３１Ａに含まれるカルコゲン元素が拡散することを防ぐ材料によって構成されていることが好ましい。これは、例えば、イオン源層３１Ａにはメモリ動作し書き込み状態を保持させる元素として遷移金属元素が含まれているが、遷移金属元素が電界の印加によってスイッチ層２２に拡散するとスイッチ特性が劣化する虞があるためである。従って、中間電極４１は、遷移金属元素の拡散およびイオン伝導を防止するバリア性を有するバリア材料を含んで構成されていることが好ましい。バリア材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等が挙げられる。中間電極４１は、上記材料１種または複数を用いた単層膜あるいは積層膜として形成される。
　また、メモリセル１０は、図６に示した構成以外に以下の構成をとることができる。
　図７に示したメモリセル１０では、メモリ素子３０は、イオン源層３１Ａと上部電極３２との間に抵抗変化層３１Ｂが設けられた構成を有する。図８に示したメモリセル１０では、中間電極４１が省略され、スイッチ層２２およびイオン源層３１Ａが、抵抗変化層３１Ｂを間に積層された構成を有する。なお、図６～図８に示したメモリセル１０では、スイッチ素子２０は、図１に示したスイッチ素子２０Ａの構成を例に示したが、これに限らず、図２～図４に示したスイッチ素子２０Ｂ，２０Ｃ，２０Ｄのいずれの構成であってもよい。また、後述するスイッチ素子５０，６０の構成であってもよい。更に、スイッチ素子２０はメモリ素子３０、例えば交互に、複数積層された構成としてもよい。
　また、本実施の形態のメモリセルアレイ１では、メモリ素子３０は、例えば、ヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なＯＴＰ（One Time Programable）メモリ、単極性の相変化メモリである、例えばＰＣＲＡＭ、あるいは磁気抵抗変化素子を用いた磁気メモリ等、いずれのメモリ形態を採ることが可能である。
（１－３．作用・効果）
　前述したように、クロスポイント型のメモリセルアレイでは、クロスポイントの数を増やすことにより、大容量化を実現することができる。しかし、クロスポイント毎に配置されるスイッチ素子の閾値電圧のバラつきが大きいと、メモリ素子とスイッチ素子とを組み合わせたメモリセルにおいて抵抗変化が生じる電圧のバラつきが大きくなり、メモリセルの高抵抗状態と低抵抗状態の読み出し電圧の範囲（読み出しマージン）が小さくなる。
　また、書き換え可能なメモリでは、繰り返し寿命の長さが求められている。このため、メモリを構成するスイッチ素子にもより多くの繰り返し動作回数に対する安定性が求められるが、一般に、スイッチ素子は、繰り返し動作させることによって特性が劣化していく。この特性の劣化は、閾値電圧を減少あるいは増加させ、メモリを構成する複数のスイッチ素子間の閾値電圧のバラつきを生じさせる。この繰り返し動作によるスイッチ素子毎の閾値電圧のバラつきは、上記のように読み出しマージンを減少させ、クロスポイント毎にスイッチ素子を有するクロスポイント型のメモリセルアレイの動作を困難にする。このことから、クロスポイント型のメモリセルアレイの大容量化を実現するためには、スイッチ素子の繰り返し動作における閾値電圧の安定性が求められている。
（メモリセルのＩＶ特性）
　図９～図１２は、メモリセル１０の書き込み時（例えば、順バイアス）および消去時（例えば、逆バイアス）における印加電圧と、電極に流れる電流値との関係を表したものである。実線は電圧印加時におけるＩＶ特性を、点線は印加電圧を減少方向に掃引した際のＩＶ特性を表している。
　図９は、スイッチ素子２０のＩＶ特性を表したものである。スイッチ素子２０に順バイアス（ここでは、書き込み電圧）が印加されると、スイッチ素子２０では、印加電圧の増加に伴って電流が上昇し、ある閾値電圧（スイッチング閾値電圧）を超えるとＯＴＳ動作により急激に電流が増大、あるいは抵抗が低くなり、オン状態となる。この後、印加電圧を減少させていくと、スイッチ素子２０の電極に流れる電流値は徐々に減少する。例えば、スイッチ素子２０を構成する材料および形成条件にもよるが、増加時とほぼ同等の閾値電圧で急激に抵抗が上昇してオフ状態となる。なお、図９中のＨ１がスイッチ素子２０の選択比である。
　図１０は、メモリ素子３０のＩＶ特性を表したものである。図１０からわかるように、メモリ素子３０では、印加電圧の増加に伴って電流値が上昇し、ある閾値電圧においてメモリ層３１の抵抗変化層における伝導パスの形成による書き込み動作が行われ、メモリ層３１が低抵抗状態へと変化して電流が増大する。即ち、メモリ素子３０は、書き込み電圧の印加によって低抵抗状態となり、この低抵抗状態は印加電圧停止後も維持される。
　図１１は、メモリセル１０のＩＶ特性を表したものである。メモリセル１０の書き込み電圧の印加開始および停止における電流値のスイッチング挙動は、スイッチ素子２０およびメモリ素子３０のＩＶ曲線Ａ１，Ｂ１を合わせた図１１のＩＶ曲線Ｃ１となる。このようなメモリセル１０では、例えば、Ｖ／２バイアス方式において、メモリセル１０の読み出し電圧（Ｖread）がＩＶ曲線Ｃ１上の、２か所の急峻な抵抗変化を迎える電圧の間（図１１の矢印Ａの範囲）の電圧に設定され、Ｖread／２がＶreadの半分の電圧に設定される。これにより、ＶreadバイアスとＶread／２バイアスとの電流比で定義される選択比（オン／オフ比）が大きくなる。また、上記のように、メモリセル１０のＩＶ曲線Ｃ１は、スイッチ素子２０のＩＶ曲線Ａ１と、メモリ素子３０のＩＶ曲線Ｂ１とを合わせたものであるので、スイッチ素子２０の閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比（オン／オフ比）が大きくなる。また、選択比が大きければ大きいほど読み出しマージンが大きくなるため、誤読み出しすることなくクロスポイントアレイサイズを大きくすることが可能となり、メモリセルアレイ１の更なる大容量化が可能となる。
　これは、読み出し動作だけでなく、書き込み動作についても同様である。図１２は、図１１と同様に、メモリセル１０のＩＶ特性を表したものである。上述したように、クロスポイントアレイでは、対象のメモリセル１０と同じビット線ＢＬあるいはワード線ＷＬに多数のビットが接続されている。このため、図１２に示したように、Ｖwrite／２とＩＶ曲線Ｃ１の点線のＳｅｔ状態のＩＶループの交点で示される、Ｖwrite／２にバイアスされた非選択時のリーク電流が大きいと、非選択のメモリセル１０で誤書き込みを生じる虞がある。よって、書き込み動作では、メモリ素子３０を書き込む際に必要な電流が得られる電圧に書き込み電圧Ｖwriteが設定されたうえで、Ｖwrite／２にバイアスされた非選択のメモリセル１０が誤書き込みを生じない程度のリーク電流に抑える必要がある。即ち、Ｖwrite／２にバイアスされた非選択時のリーク電流が小さければ小さいほど、大規模なクロスポイントアレイを誤書き込みなく動作させることができる。従って、書き込み動作時もスイッチ素子２０のオン／オフ比を大きくすることが、メモリセルアレイ１の大容量化につながる。
　一方、逆バイアス（ここでは消去電圧）が印加されると、スイッチ素子２０の消去電圧印加時における電流値の変化は、書き込み電圧を印加した際と同様の挙動を示す（図９のＩＶ曲線Ａ２）。これに対して、メモリ素子３０の消去電圧印加時における電流値の変化は、消去閾値電圧よりも大きな電圧の印加によって、低抵抗状態から高抵抗状態へと変化する（図１０のＩＶ曲線Ｂ２）。更に、メモリセル１０の消去電圧印加時における電流値の変化は、書き込み電圧印加時と同様に、スイッチ素子２０のＩＶ曲線Ａ２とメモリ素子３０のＩＶ曲線Ｂ２とを合わせたものとなる（図１１または図１２のＩＶ曲線Ｃ２）。
　なお、Ｖ／２バイアス方式では、例えば、読み出しバイアスが書き込み側に設定された場合でも、Ｖreset／２バイアスでの消去時のリーク電流が問題となる。即ち、リーク電流が大きい場合は、意図しない誤消去が生じる恐れがある。従って、正バイアスを印加する場合と同様に、スイッチ素子２０のオン／オフ比を大きく、オフ時のリーク電流を小さくするほど、クロスポイントアレイの大規模化に有利となる。即ち、メモリセルアレイ１の大容量化につながる。
　ところで、図９～図１２からわかるように、スイッチ素子２０、メモリ素子３０およびメモリセル１０は、消去電圧が印加されたときにも、書き込み電圧が印加されたときと同様のＩＶカーブが得られる。つまり、スイッチ素子２０、メモリ素子３０およびメモリセル１０は、双方向特性を有している。スイッチ素子２０、メモリ素子３０およびメモリセル１０のＩＶ特性は、実際には、素子ごとにバラつきを持っている。そのため、メモリセルアレイ１に含まれる複数の（例えば１２０個の）メモリセル１０は、例えば、図１３に模式的に示したような、閾値電圧バラつきを有している。なお、図１３において、黒塗りした箇所は、素子ごとのＩＶカーブにバラつきが存在していることを示している。
　図１３の書き込み時のＩＶ特性において、右側のＩＶカーブにある急峻な電流値の変化は、スイッチ素子２０がオン状態であるときにメモリ素子３０がオフ状態からオン状態にスイッチした様子を表している。つまり、ΔＶｔｈ２は、メモリ素子３０の閾値電圧バラつきを表している。また、図１３の書き込み時のＩＶ特性において、左側のＩＶカーブにある急峻な電流値の変化は、メモリ素子３０がオン状態であるときにスイッチ素子２０がオン状態からオフ状態に戻った様子を表している。つまり、ΔＶｔｈ１は、スイッチ素子２０の閾値電圧バラつきを表している。図１３の書き込み時のＩＶ特性において、右側のＩＶカーブと、左側のＩＶカーブとの間の隙間が、読み出しマージンＲＭである。即ち、ΔＶｔｈ１およびΔＶｔｈ２が大きいほど、メモリセルアレイにおける読み出しマージンＲＭが狭くなることがわかる。
　このように、クロスポイント型のメモリセルアレイの大容量化には、スイッチ素子の繰り返し動作における閾値電圧の安定性が重要である。しかしながら、カルコゲナイド材料を用いたスイッチ素子では、一般的に閾値電圧のバラつきや繰り返し動作による特性の劣化が課題と認知されている。例えば、前述した非特許文献３では、ＳｉＧｅＡｓＴｅからなるスイッチ層を備えたスイッチ素子が例示されているが、このスイッチ素子では、閾値電圧約１．２Ｖにおいて、閾値電圧値の約４０％ほどのバラつきが確認される。
　一方、後述する実施例の実験１－１において挙げたＢＣＴｅＮ材料からなるスイッチ素子では、閾値電圧は約３．５Ｖと大きく、書き込み電圧が２．５Ｖ程度の抵抗変化メモリ素子であっても十分に動作が可能である。更に、閾値電圧のバラつきを比較的に抑制することができるため、動作ウィンドウの確保がしやすい。しかしながら、このスイッチ素子には、繰り返し動作させた際に、劣化等により閾値電圧が低下していく傾向が確認される。
　これに対して、本実施の形態のスイッチ素子２０では、スイッチ層２２を、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素と、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素とを含んで構成するようにした。これにより、スイッチ層２２を構成するアモルファス構造が安定化され、繰り返し動作による閾値電圧の変動が減少し、バラつきが低減される。即ち、繰り返し動作における閾値電圧の安定性を向上させることが可能となる。
　以上のことから、本実施の形態のスイッチ素子２０では、スイッチ層２２を、カルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の元素と、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の元素とを含んで構成するようにしたので、繰り返し動作における閾値電圧の安定性が向上する。よって、クロスポイント型のメモリセルアレイの大容量化および高寿命化を実現することが可能となる。
　次に、本開示の第２の実施の形態および第３の実施の形態ならびに変形例について説明する。以下では、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．第２の実施の形態＞
（２－１．スイッチ素子の構成）
　図１４は、本開示の第２の実施の形態に係るスイッチ素子（スイッチ素子５０）の断面構成の一例を表したものである。このスイッチ素子５０は、上記第１の実施の形態におけるスイッチ素子２０（２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ）と同様に、例えば、図５に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意の記憶素子（メモリ素子３０）を選択的に動作させるためのものである。スイッチ素子５０は、下部電極２１（第１電極）、スイッチ層５２および上部電極２３（第２電極）をこの順に有するものである。
　下部電極２１および上部電極２３は、上記第１の実施の形態において挙げた材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ），炭素（Ｃ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。なお、下部電極２１とスイッチ層５２との間には、Ｗ、ＷＮ，ＴｉＮ，ＴｉＷ，ＴａＮ、炭素（Ｃ）等からなる、例えば１ｎｍ～３０ｎｍの単層膜あるいは積層膜を形成するようにしてもよい。これにより、下部電極２１とスイッチ層５２との間に良好な界面が形成される。
　本実施の形態のスイッチ層５２は、上記第１の実施の形態におけるスイッチ層２２と同様に、周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。ＯＴＳ現象を有するスイッチ素子２０では、スイッチングのための電圧バイアスを印加してもスイッチ層５２はアモルファス構造を安定して維持することが必要であり、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。スイッチ層５２は、上記カルコゲン元素の他に、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の元素（第１元素）を含んで構成されている。更に、スイッチ層５２は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の元素（第３元素）を含んで構成されている。
　第３元素であるガリウム（Ｇａ）等のホウ素（Ｂ）を除く周期律表第１３族の元素は、カルコゲン元素と、例えば、ＧａＴｅや、Ｇａ2Ｔｅ3のような安定な化合物を形成する。ガリウム（Ｇａ）は、リン（Ｐ）やヒ素（Ａｓ）とも、ＧａＰやＧａＡｓのような安定な化合物を形成する。リン（Ｐ）およびヒ素（Ａｓ）は、カルコゲン元素と結合しやすい。従って、カルコゲン元素と、ガリウム（Ｇａ）等のＢを除く周期律表第１３族の元素と、リン（Ｐ）およびヒ素（Ａｓ）は、互いに結合して、アモルファス構造をとりやすくなる。
　スイッチ層５２は、カルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素とを以下の範囲で含むことが好ましい。カルコゲン元素は、２０原子％以上７０原子％以下の範囲で含むことが好ましい。第１元素は、３原子％以上４０原子％以下の範囲で含むことが好ましい。第３元素は３原子％以上４０原子％以下の範囲で含むことが好ましい。
　スイッチ層２２は、上記元素のほかに、さらに窒素（Ｎ）および酸素（Ｏ）のうちの少なくとも１種を含んでいてもよい。窒素（Ｎ）は、アルミニウムや（Ａｌ）やガリウム（Ｇａ）と結合して高抵抗な化合物を形成する。なお、スイッチ層２２が窒素（Ｎ）や酸素（Ｏ）を含む場合には、スイッチ層２２は、窒素（Ｎ）および酸素（Ｏ）を除いた組成比の合計を１００原子％としてカルコゲン元素、第１元素および第３元素を上記範囲で含むことが好ましい。
　スイッチ層２２は、例えば、ＧａＰＴｅ、ＧａＰＳｅ、ＧａＰＴｅＯ、ＧａＰＳｅＯ、ＧａＰＴｅＮ、ＧａＰＳｅＮ、ＡｌＡｓＴｅ、ＡｌＡｓＳｅ、ＧａＡｓＴｅ、ＧａＡｓＳｅ、ＡｌＡｓＴｅＯ、ＡｌＡｓＳｅＯ、ＧａＡｓＴｅＯ、ＧａＡｓＳｅＯ、ＡｌＡｓＴｅＮ、ＡｌＡｓＳｅＮ、ＧａＡｓＴｅＮ、ＧａＡｓＳｅＮのうちのいずれかの元素構成により形成されていることが好ましい。
　また、スイッチ層５２は、ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種を含んでいてもよい。スイッチ層５２にケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）等が含まれる場合には、窒素（Ｎ）は、これらの元素とも結合して高抵抗な化合物を形成する。即ち、アルミニウム（Ａｌ）やガリウム（Ｇａ）等の第３元素と、ケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）と、窒素（Ｎ）とを用いてスイッチ層５２を構成することにより、高い抵抗値を有するスイッチ層５２を形成することが可能となる。例えば、窒素（Ｎ）とアルミニウム（Ａｌ）との化合物のバンドギャップは、６．２前後となっている。これにより、窒素（Ｎ）を含まない場合と比較して、リーク電流の発生が抑制される。アルミニウム（Ａｌ）やガリウム（Ｇａ）等の第３元素と、ケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）と、窒素（Ｎ）とを含むスイッチ層５２は、層内に、これらが互いに結合した化合物が分散するようになる。これにより、アモルファス構造が安定化する。
　スイッチ層２２は、例えば、ＧａＧｅＡｓＴｅ、ＧａＧｅＡｓＳｅ、ＧａＧｅＡｓＴｅＯ、ＧａＧｅＡｓＳｅＯ、ＧａＧｅＡｓＴｅＮ、ＧａＧｅＡｓＳｅＮ、ＧａＳｉＡｓＴｅ、ＧａＳｉＡｓＳｅ、ＧａＳｉＡｓＴｅＯ、ＧａＳｉＡｓＳｅＯ、ＧａＳｉＡｓＴｅＮ、ＧａＳｉＡｓＳｅＮのいずれかの元素構成により形成されていることが好ましい。
　上記元素構成の中でも、スイッチ層５２は、例えばＧａＧｅＡｓＳｅＮの元素構成であることがより好ましい。この元素構成における各元素の組成比は、例えば、窒素（Ｎ）を除いた状態で、以下の範囲となっていることが望ましい。カルコゲン元素のセレン（Ｓｅ）は、４０原子％以上６０原子％以下であることが好ましい。第１元素のヒ素（Ａｓ）は、２０原子％以上４０原子％以下であることが好ましい。第３元素のガリウム（Ｇａ）は、３原子％以上１０原子％以下であることが好ましい。また、ゲルマニウム（Ｇｅ）は５原子％以上１５原子％以下であることが好ましい。窒素（Ｎ）の添加量としては全構成元素に対して５原子％以上２０原子％以下であることが好ましい。
　上記元素構成において、第１元素のヒ素（Ａｓ）が上記範囲よりも多い場合には、アモルファス構造の安定性が低下して耐熱性がやや低下する。第１元素のヒ素（Ａｓ）が上記範囲よりも少ない場合には、繰り返し耐久性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲より多い場合には、リーク電流値がやや増加する。第３元素のガリウム（Ｇａ）が上記範囲よりも少ない場合には、ガリウム（Ｇａ）の効果が小さくなり、化学的安定性が低下してプロセス耐久性がやや低下する。ゲルマニウム（Ｇｅ）が上記範囲から外れる場合には、アモルファス構造の安定性が低下してドリフト指標がやや悪化する。窒素（Ｎ）の添加量が上記範囲より多い場合には、アモルファス構造の安定性が低下してドリフト指標がやや悪化する。窒素（Ｎ）の添加量が上記範囲より少ない場合には、繰り返し動作の耐久性がやや低下する。
（２－２．作用・効果）
　スイッチ素子の閾値電圧のバラつきの原因としては、上述した繰り返し動作による特性の劣化の他に、経時変化による閾値電圧の変動がある（ドリフト）。ドリフトとは、例えば、図１５に示したように、最後のスイッチ動作が起きてから時間（インターバル時間）の経過と共に次のスイッチ動作における閾値電圧が変動していく現象のことである。メモリセルアレイでは、各々のスイッチ素子のインターバル時間は通常異なるため、ドリフトの影響が大きい場合、スイッチ素子間の動作閾値電圧にバラつきが生じ、動作エラーの原因となる。従って、クロスポイント型のメモリセルアレイの大容量化を実現するためには、スイッチ素子のインターバル時間による閾値電圧の変化を低減することが求められる。
　これに対して、本実施の形態では、スイッチ層２２をテルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素とを含んで構成するようにした。これにより、スイッチ動作に伴う電界がスイッチ層５２に印加された場合でも、構造変化や原子変異が生じにくい安定なアモルファス構造を実現することが可能となる。よって、ドリフトを低減することが可能となる。
　以上のことから、本実施の形態のスイッチ素子５０では、スイッチ層２２をカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種とを含んで構成するようにした。これにより、ドリフトが低減され、スイッチ素子５０のインターバル時間による閾値電圧のバラつきが低減され、閾値電圧の安定性を向上させることが可能となる。よって、クロスポイント型のメモリセルアレイの大容量化および高寿命化を実現することが可能となる。
＜３．第３の実施の形態＞
（３－１．スイッチ素子の構成）
　図１６は、本開示の第３の実施の形態に係るスイッチ素子（スイッチ素子６０）の断面構成の一例を表したものである。このスイッチ素子６０は、上記第１の実施の形態におけるスイッチ素子２０（２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ）および第２の実施の形態におけるスイッチ素子５０と同様に、例えば、図５に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意の記憶素子（メモリ素子３０）を選択的に動作させるためのものである。スイッチ素子６０は、下部電極２１（第１電極）、スイッチ層６２および上部電極２３（第２電極）をこの順に有するものである。
　下部電極２１および上部電極２３は、上記第１の実施の形態において挙げた材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ），炭素（Ｃ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。なお、下部電極２１とスイッチ層６２との間には、Ｗ、ＷＮ，ＴｉＮ，ＴｉＷ，ＴａＮ、炭素（Ｃ）等からなる、例えば１ｎｍ～３０ｎｍの単層膜あるいは積層膜を形成するようにしてもよい。これにより、下部電極２１とスイッチ層６２との間に良好な界面が形成される。
　本実施の形態のスイッチ層６２は、上記第１の実施の形態におけるスイッチ層２２と同様に、周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。ＯＴＳ現象を有するスイッチ素子２０では、スイッチングのための電圧バイアスを印加してもスイッチ層５２はアモルファス構造を安定して維持することが必要であり、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。スイッチ層５２は、上記カルコゲン元素の他に、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の元素（第１元素）、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の元素（第２元素）およびアルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素を含んで構成されている。
　スイッチ層６２は、カルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素と、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素とを以下の範囲で含むことが好ましい。カルコゲン元素は、２０原子％以上７０原子％以下の範囲で含むことが好ましい。第１元素は、３原子％以上４０原子％以下の範囲で含むことが好ましい。第２元素は、３原子％以上５０原子％以下の範囲で含むことが好ましい。第３元素は３原子％以上４０原子％以下の範囲で含むことが好ましい。
　スイッチ層６２は、上記元素のほかに、さらに窒素（Ｎ）および酸素（Ｏ）のうちの少なくとも１種を含んでいてもよい。窒素（Ｎ）は、アルミニウムや（Ａｌ）やガリウム（Ｇａ）と結合して高抵抗な化合物を形成する。なお、スイッチ層６２が窒素（Ｎ）や酸素（Ｏ）を含む場合には、スイッチ層６２は、窒素（Ｎ）および酸素（Ｏ）を除いた組成比の合計を１００原子％としてカルコゲン元素、第１元素、第２元素および第３元素を上記範囲で含むことが好ましい。
　また、スイッチ層６２は、ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種を含んでいてもよい。スイッチ層６２にケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）等が含まれる場合には、窒素（Ｎ）は、これらの元素とも結合して高抵抗な化合物を形成する。即ち、アルミニウム（Ａｌ）やガリウム（Ｇａ）等の第３元素と、ケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）と、窒素（Ｎ）とを用いてスイッチ層６２を構成することにより、高い抵抗値を有するスイッチ層６２を形成することが可能となる。例えば、窒素（Ｎ）とアルミニウム（Ａｌ）との化合物のバンドギャップは、６．２前後となっている。これにより、窒素（Ｎ）を含まない場合と比較して、リーク電流の発生が抑制される。アルミニウム（Ａｌ）やガリウム（Ｇａ）等の第３元素と、ケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）と、窒素（Ｎ）とを含むスイッチ層６２は、層内に、これらが互いに結合した化合物が分散するようになる。これにより、アモルファス構造が安定化する。
　スイッチ層６２は、例えば、ＢＧａＰＴｅ、ＢＧａＡｓＴｅ、ＢＧａＰＴｅＮ、ＢＧａＡｓＴｅＮ、ＢＧａＰＴｅＯ、ＢＧａＡｓＴｅＯ、ＢＧａＣＰＴｅ、ＢＧａＣＡｓＴｅ、ＢＧａＣＰＴｅＮ、ＢＧａＣＡｓＴｅＮ、ＢＧａＣＰＴｅＯ、ＢＧａＣＡｓＴｅＯ、ＢＧａＰＳｅ、ＢＧａＡｓＳｅ、ＢＧａＰＳｅＮ、ＢＧａＡｓＳｅＮ、ＢＧａＰＳｅＯ、ＢＧａＡｓＳｅＯ、ＢＧａＣＰＳｅ、ＢＧａＣＡｓＳｅ、ＢＧａＣＰＳｅＮ、ＢＧａＣＡｓＳｅＮ、ＢＧａＣＰＳｅＯ、ＢＧａＣＡｓＳｅＯのうちのいずれかの元素構成により形成されていることが好ましい。あるいは、例えば、ＢＡｌＧａＰＴｅ、ＢＡｌＧａＡｓＴｅ、ＢＡｌＧａＰＴｅＮ、ＢＡｌＧａＡｓＴｅＮ、ＢＡｌＧａＰＴｅＯ、ＢＡｌＧａＡｓＴｅＯ、ＢＡｌＧａＣＰＴｅ、ＢＡｌＧａＣＡｓＴｅ、ＢＡｌＧａＣＰＴｅＮ、ＢＡｌＧａＣＡｓＴｅＮ、ＢＡｌＧａＣＰＴｅＯ、ＢＡｌＧａＣＡｓＴｅＯ、ＢＡｌＧａＰＳｅ、ＢＡｌＧａＡｓＳｅ、ＢＡｌＧａＰＳｅＮ、ＢＡｌＧａＡｓＳｅＮ、ＢＡｌＧａＰＳｅＯ、ＢＡｌＧａＡｓＳｅＯ、ＢＡｌＧａＣＰＳｅ、ＢＡｌＧａＣＡｓＳｅ、ＢＡｌＧａＣＰＳｅＮ、ＢＡｌＧａＣＡｓＳｅＮ、ＢＡｌＧａＣＰＳｅＯ、ＢＡｌＧａＣＡｓＳｅＯのうちのいずれかの元素構成により形成されていることが好ましい。また、例えば、ＢＧａＩｎＰＴｅ、ＢＧａＩｎＡｓＴｅ、ＢＧａＩｎＰＴｅＮ、ＢＧａＩｎＡｓＴｅＮ、ＢＧａＩｎＰＴｅＯ、ＢＧａＩｎＡｓＴｅＯ、ＢＧａＩｎＣＰＴｅ、ＢＧａＩｎＣＡｓＴｅ、ＢＧａＩｎＣＰＴｅＮ、ＢＧａＩｎＣＡｓＴｅＮ、ＢＧａＩｎＣＰＴｅＯ、ＢＧａＩｎＣＡｓＴｅＯ、ＢＧａＩｎＰＳｅ、ＢＧａＩｎＡｓＳｅ、ＢＧａＩｎＰＳｅＮ、ＢＧａＩｎＡｓＳｅＮ、ＢＧａＩｎＰＳｅＯ、ＢＧａＩｎＡｓＳｅＯ、ＢＧａＩｎＣＰＳｅ、ＢＧａＩｎＣＡｓＳｅ、ＢＧａＩｎＣＰＳｅＮ、ＢＧａＩｎＣＡｓＳｅＮ、ＢＧａＩｎＣＰＳｅＯ、ＢＧａＩｎＣＡｓＳｅＯのうちのいずれかの元素構成により形成されていることが好ましい。
　この他、スイッチ層６２は、以下の構成を用いてもよい。例えば、第１元素としてリン（Ｐ）を含み、第２元素としてホウ素（Ｂ）と炭素（Ｃ）を含む場合には、スイッチ層６２は、ＢＧａＰＣＴｅＮの元素構成をとることが好ましい。この元素構成では、各元素の組成比が、窒素（Ｎ）を除いた状態で、以下の範囲となっていることが望ましい。カルコゲン元素は、４５原子％以上５５原子％以下であることが好ましい。第１元素のリン（Ｐ）は、５原子％以上１５原子％以下であることが好ましい。第２元素であるホウ素（Ｂ）および炭素（Ｃ）は、合計２０原子％以上３０原子％以下であることが好ましい。第３元素であるガリウム（Ｇａ）は、８原子％以上１８原子％以下であることが好ましい。また、窒素（Ｎ）の添加量としては全構成元素に対して５原子％以上１５原子％以下であることが好ましい。
　上記元素構成において、第１元素のリン（Ｐ）が上記範囲より多い場合には、アモルファス構造の安定性が低下して耐熱性がやや低下する。第１元素のリン（Ｐ）が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より多い場合には、閾値電圧のバラつきが増加する傾向にある。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より少ない場合には、強固な結合を形成するホウ素（Ｂ）や炭素（Ｃ）が減少することで耐熱性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲より多い場合には、繰り返し耐性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲よりも少ない場合には、ガリウム（Ｇａ）の効果が小さくなり、化学的安定性が低下してプロセス耐久性がやや低下し、例えばドライエッチによるダメージが増大する。窒素（Ｎ）の添加量が上記範囲より多い場合には、アモルファス構造の安定性が低下して繰り返し耐久性がやや低下する。窒素（Ｎ）の添加量が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。
　また、スイッチ層６２は、ＢＧａＩｎＣＰＴｅＮの元素構成としてもよい。ガリウム（Ｇａ）およびインジウム（Ｉｎ）は同じ価数をとり、また、性質も似ているが、原子（イオン）半径が異なる。上記のように、第３元素としてガリウム（Ｇａ）だけでなく、インジウム（Ｉｎ）も含む場合には、それぞれの含有量を調整することで、アモルファス構造をより安定化することができ、繰り返し動作等の特性を改善することが可能となる。この元素構成における各元素の組成比は、例えば、窒素（Ｎ）を除いた状態で、以下の範囲となっていることが望ましい。カルコゲン元素は、５５原子％以上６５原子％以下であることが好ましい。第１元素のリン（Ｐ）は、８原子％以上１８原子％以下であることが好ましい。第２元素であるホウ素（Ｂ）および炭素（Ｃ）は、合計１０原子％以上２０原子％以下であることが好ましい。第３元素であるガリウム（Ｇａ）は、５原子％以上２０原子％以下であることが好ましく、インジウム（Ｉｎ）は、５原子％以上２０原子％以下であることが好ましい。また、窒素（Ｎ）の添加量としては全構成元素に対して５原子％以上１５原子％以下であることが好ましい。
　上記元素構成において、第１元素のリン（Ｐ）が上記範囲より多い場合には、アモルファス構造の安定性が低下して耐熱性がやや低下する。第１元素のリン（Ｐ）が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より少ない場合には、強固な結合を形成するホウ素（Ｂ）や炭素（Ｃ）が減少することで耐熱性がやや低下する。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より多い場合には、閾値電圧のバラつきが増加する傾向にある。第３元素のガリウム（Ｇａ）およびインジウム（Ｉｎ）が上記範囲よりも少ない場合には、ガリウム（Ｇａ）およびインジウム（Ｉｎ）の効果が小さくなり、化学的安定性が低下してプロセス耐久性がやや低下し、例えばドライエッチによるダメージが増大する。第３元素のガリウム（Ｇａ）およびインジウム（Ｉｎ）が上記範囲より多い場合には、繰り返し耐性がやや低下する。窒素（Ｎ）の添加量が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。窒素（Ｎ）の添加量が上記範囲より多い場合には、アモルファス構造の安定性が低下して繰り返し耐久性がやや低下する。
　また、スイッチ層６２は、ＢＧａＣＧｅＰＴｅＮの元素構成としてもよい。ゲルマニウム（Ｇｅ）を追加することにより、閾値電圧のバラつきを改善することが可能となる。この元素構成における各元素の組成比は、例えば、窒素（Ｎ）を除いた状態で、以下の範囲となっていることが望ましい。カルコゲン元素は、５０原子％以上６０原子％以下であることが好ましい。第１元素のリン（Ｐ）は、３原子％以上１０原子％以下であることが好ましい。第２元素であるホウ素（Ｂ）および炭素（Ｃ）は、合計２０原子％以上３０原子％以下であることが好ましい。第３元素であるガリウム（Ｇａ）は、３原子％以上１０原子％以下であることが好ましい。ゲルマニウム（Ｇｅ）は、８原子％以上２０原子％以下であることが好ましい。また、窒素（Ｎ）の添加量としては全構成元素に対して３原子％以上１０原子％以下であることが好ましい。
　上記元素構成において、第１元素のリン（Ｐ）が上記範囲より多い場合には、アモルファス構造の安定性が低下して耐熱性がやや低下する。第１元素のリン（Ｐ）が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より多い場合には、閾値電圧のバラつきが増加する傾向にある。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より少ない場合には、強固な結合を形成するホウ素（Ｂ）や炭素（Ｃ）が減少することで耐熱性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲より多い場合には、繰り返し耐性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲よりも少ない場合には、ガリウム（Ｇａ）の効果が小さくなり、化学的安定性が低下してプロセス耐久性がやや低下し、例えばドライエッチによるダメージが増大する。ゲルマニウム（Ｇｅ）が上記範囲より多い場合にもアモルファス構造の安定性が低下して閾値電圧のバラつきがやや大きくなる。ゲルマニウム（Ｇｅ）が上記範囲より少ない場合には、アモルファス構造の安定性が低下して閾値電圧のバラつきがやや大きくなる。窒素の添加量が上記範囲より多い場合には、アモルファス構造の安定性が低下して繰り返し耐久性がやや低下する。窒素の添加量が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。
　また、スイッチ層６２は、第１元素として、リン（Ｐ）の代わりにヒ素（Ａｓ）を用い、ＢＧａＣＡｓＴｅＮの元素構成としてもよい。この元素構成における各元素の組成比は、例えば、窒素（Ｎ）を除いた状態で、以下の範囲となっていることが望ましい。カルコゲン元素は、３０原子％以上５０原子％以下であることが好ましい。第１元素のヒ素（Ａｓ）は、１２原子％以上２２原子％以下であることが好ましい。第２元素であるホウ素（Ｂ）および炭素（Ｃ）は、合計１５原子％以上３５原子％以下であることが好ましい。第３元素であるガリウム（Ｇａ）は、１５原子％以上２５原子％以下であることが好ましい。また、窒素（Ｎ）の添加量としては全構成元素に対して３原子％以上１５原子％以下であることが好ましい。
　上記元素構成において、第１元素のヒ素（Ａｓ）が上記範囲より多い場合には、アモルファス構造の安定性が低下して耐熱性がやや低下する。第１元素のヒ素（Ａｓ）が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。窒素の添加量が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より多い場合には、閾値電圧のバラつきが増加する傾向にある。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より少ない場合には、強固な結合を形成するホウ素（Ｂ）や炭素（Ｃ）が減少することで耐熱性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲より多い場合には、繰り返し耐性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲よりも少ない場合には、ガリウム（Ｇａ）の効果が小さくなり、化学的安定性が低下してプロセス耐久性がやや低下し、例えばドライエッチによるダメージが増大する。窒素の添加量が上記範囲より多い場合には、アモルファス構造の安定性が低下して繰り返し耐久性がやや低下する。
　また、スイッチ層６２は、ＢＧａＣＳｉＡｓＴｅＮの元素構成としてもよい。ケイ素（Ｓｉ）を追加することにより、閾値電圧のバラつきを改善することが可能となる。この元素構成における各元素の組成比は、例えば、窒素（Ｎ）を除いた状態で、以下の範囲となっていることが望ましい。カルコゲン元素は、２５原子％以上３５原子％以下であることが好ましい。第１元素のヒ素（Ａｓ）は、１２原子％以上２２原子％以下であることが好ましい。第２元素であるホウ素（Ｂ）および炭素（Ｃ）は、合計１７原子％以上２７原子％以下であることが好ましい。第３元素であるガリウム（Ｇａ）は、１６原子％以上２６原子％以下であることが好ましい。ケイ素（Ｓｉ）は、５原子％以上１５原子％以下であることが好ましい。また、窒素（Ｎ）の添加量としては全構成元素に対して３原子％以上１５原子％以下であることが好ましい。
　上記元素構成において、第１元素のヒ素（Ａｓ）が上記範囲より多い場合には、アモルファス構造の安定性が低下して耐熱性がやや低下する。第１元素のヒ素（Ａｓ）が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より多い場合には、閾値電圧のバラつきが増加する傾向にある。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より少ない場合には、強固な結合を形成するホウ素（Ｂ）や炭素（Ｃ）が減少することで耐熱性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲より多い場合には、繰り返し耐性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲よりも少ない場合には、ガリウム（Ｇａ）の効果が小さくなり、化学的安定性が低下してプロセス耐久性がやや低下し、例えばドライエッチによるダメージが増大する。ケイ素（Ｓｉ）が上記範囲より多い場合にもアモルファス構造の安定性が低下して閾値電圧のバラつきがやや大きくなる。ケイ素（Ｓｉ）が上記範囲より少ない場合には、アモルファス構造の安定性が低下して閾値電圧のバラつきがやや大きくなる。窒素の添加量が上記範囲より多い場合には、アモルファス構造の安定性が低下して繰り返し耐久性がやや低下する。窒素の添加量が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。
　また、スイッチ層６２は、ＢＧａＣＧｅＡｓＴｅＮの元素構成としてもよい。ゲルマニウム（Ｇｅ）を追加することにより、閾値電圧のバラつきを改善することが可能となる。この元素構成における各元素の組成比は、例えば、窒素（Ｎ）を除いた状態で、以下の範囲となっていることが望ましい。カルコゲン元素は、２５原子％以上３５原子％以下であることが好ましい。第１元素のヒ素（Ａｓ）は、１５原子％以上２５原子％以下であることが好ましい。第２元素であるホウ素（Ｂ）および炭素（Ｃ）は、合計１０原子％以上２０原子％以下であることが好ましい。第３元素であるガリウム（Ｇａ）は、２０原子％以上３０原子％以下であることが好ましい。ゲルマニウム（Ｇｅ）は、８原子％以上２０原子％以下であることが好ましい。また、窒素（Ｎ）の添加量としては全構成元素に対して３原子％以上１５原子％以下であることが好ましい。
　上記元素構成において、第１元素のヒ素（Ａｓ）が上記範囲より多い場合には、アモルファス構造の安定性が低下して耐熱性がやや低下する。第１元素のヒ素（Ａｓ）が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より多い場合には、閾値電圧のバラつきが増加する傾向にある。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より少ない場合には、強固な結合を形成するホウ素（Ｂ）や炭素（Ｃ）が減少することで耐熱性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲より多い場合には、繰り返し耐性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲よりも少ない場合には、ガリウム（Ｇａ）の効果が小さくなり、化学的安定性が低下してプロセス耐久性がやや低下し、例えばドライエッチによるダメージが増大する。ゲルマニウム（Ｇｅ）が上記範囲より多い場合にもアモルファス構造の安定性が低下して閾値電圧のバラつきがやや大きくなる。ゲルマニウム（Ｇｅ）が上記範囲より少ない場合には、アモルファス構造の安定性が低下して閾値電圧のバラつきがやや大きくなる。窒素の添加量が上記範囲より多い場合には、アモルファス構造の安定性が低下して繰り返し耐久性がやや低下する。窒素の添加量が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。
　また、スイッチ層６２は、カルコゲン元素としてテルル（Ｔｅ）の代わりに同族のセレン（Ｓｅ）を用いてもよい。セレン（Ｓｅ）を用いた場合、スイッチ層６２はテルル（Ｔｅ）を用いた場合と比較してバンドギャップが大きくなるため、セレン（Ｓｅ）を用いることでスイッチ層がより高抵抗化してリーク電流値を小さくすることが可能となる。なお、セレン（Ｓｅ）とテルル（Ｔｅ）は同族であるため、元素構成における各元素の組成比は、テルル（Ｔｅ）の場合と同様になる。即ち、窒素（Ｎ）を除いた状態で、セレン（Ｓｅ）は２０原子％以上７０原子％以下、第１元素であるヒ素（Ａｓ）は３原子％以上４０原子％以下、第２元素であるホウ素（Ｂ）と炭素（Ｃ）は３原子％以上５０原子％以下、第３元素であるガリウム（Ｇａ）は、４０原子％以下の範囲で含むことが好ましい。また、窒素（Ｎ）の添加量としては全構成元素に対して０原子％以上３０原子％以下であることが好ましい。
　セレン（Ｓｅ）を用いたスイッチ層６２としては、例えばＢＧａＣＡｓＳｅＮの元素構成とすることが好ましい。この元素構成における各元素の組成比は、例えば、窒素（Ｎ）を除いた状態で、以下の範囲となっていることが望ましい。カルコゲン元素のセレン（Ｓｅ）は、４０原子％以上６０原子％以下であることが好ましい。第１元素のヒ素（Ａｓ）は、３０原子％以上４０原子％以下であることが好ましい。第３元素のガリウム（Ｇａ）は、３原子％以上１０原子％以下であることが好ましい。また、ホウ素（Ｂ）および炭素（Ｃ）は３原子％以上１５原子％以下であることが好ましい。窒素（Ｎ）の添加量としては全構成元素に対して５原子％以上２０原子％以下であることが好ましい。
　上記元素構成において、第１元素のヒ素（Ａｓ）が上記範囲よりも多い場合には、アモルファス構造の安定性が低下して耐熱性がやや低下する。第１元素のヒ素（Ａｓ）が上記範囲よりも少ない場合には、繰り返し耐久性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲より多い場合には、リーク電流値がやや増加する。第３元素のガリウム（Ｇａ）が上記範囲よりも少ない場合には、ガリウム（Ｇａ）の効果が小さくなり、化学的安定性が低下してプロセス耐久性がやや低下する。ホウ素（Ｂ）および炭素（Ｃ）が上記範囲よりも多い場合には、繰り返し動作における閾値電圧のバラつきがやや増加する。ホウ素（Ｂ）および炭素（Ｃ）が上記範囲よりも少ない場合には、耐熱性がやや低下する。窒素（Ｎ）の添加量が上記範囲より多い場合には、アモルファス構造の安定性が低下してドリフトがやや悪化する。窒素（Ｎ）の添加量が上記範囲より少ない場合には、繰り返し動作の耐久性がやや低下する。更に、スイッチ層６２は、ケイ素（Ｓｉ）を含んだＢＧａＣＳｉＡｓＳｅＮのような構成としてもよい。その場合には、ケイ素（Ｓｉ）は３原子％以上２０原子％以下であることが好ましい。
　なお、スイッチ層６２は、本開示の効果を損なわない範囲でこれら以外の元素を含んでいてもかまわない。
　例えば、第１元素としてリン（Ｐ）を有する場合、例えばＺｎＢＣＧａＰＴｅＮのように亜鉛（Ｚｎ）を添加することで、閾値電圧のバラつきをさらに改善することができる。この元素構成における各元素の組成比は、例えば、窒素（Ｎ）を除いた状態で、以下の範囲となっていることが望ましい。カルコゲン元素は、５５原子％以上６５原子％以下であることが好ましい。第１元素のリン（Ｐ）は、５原子％以上１５原子％以下であることが好ましい。第２元素であるホウ素（Ｂ）および炭素（Ｃ）は、合計１０原子％以上２０原子％以下であることが好ましい。第３元素であるガリウム（Ｇａ）は、５原子％以上１５原子％以下であることが好ましい。亜鉛（Ｚｎ）は、５原子％以上１５原子％以下であることが好ましい。また、窒素（Ｎ）の添加量としては全構成元素に対して３原子％以上１５原子％以下であることが好ましい。
　上記元素構成において、第１元素のリン（Ｐ）が上記範囲より多い場合には、アモルファス構造の安定性が低下して耐熱性がやや低下する。第１元素のリン（Ｐ）が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より多い場合には、閾値電圧のバラつきが増加する傾向にある。第２元素であるホウ素（Ｂ）および炭素（Ｃ）が上記範囲より少ない場合には、強固な結合を形成するホウ素（Ｂ）や炭素（Ｃ）が減少することで耐熱性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲より多い場合には、繰り返し耐性がやや低下する。第３元素のガリウム（Ｇａ）が上記範囲よりも少ない場合には、ガリウム（Ｇａ）の効果が小さくなり、化学的安定性が低下してプロセス耐久性がやや低下し、例えばドライエッチによるダメージが増大する。亜鉛（Ｚｎ）が上記範囲より多い場合にもアモルファス構造の安定性が低下して閾値電圧のバラつきがやや大きくなる。亜鉛（Ｚｎ）が上記範囲より少ない場合には、アモルファス構造の安定性が低下して閾値電圧のバラつきがやや大きくなる。窒素の添加量が上記範囲より多い場合には、アモルファス構造の安定性が低下して繰り返し耐久性がやや低下する。窒素の添加量が上記範囲より少ない場合には、繰り返し耐久性がやや低下する。
（３－２．作用・効果）
　前述したように、スイッチ素子の閾値電圧のバラつきには、繰り返し動作による特性の劣化によって生じるバラつきと、経時変化による閾値電圧の変動（ドリフト）によるバラつきの２つがある。クロスポイント型のメモリセルアレイの大容量化を実現するためには、繰り返し動作による閾値電圧のバラつきおよび経時変化による閾値電圧のバラつきの両方を低減することが望ましい。
　これに対して、本実施の形態では、スイッチ層２２をテルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素と、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素とを含んで構成するようにした。これにより、スイッチ層６２を構成するアモルファス構造が安定化され、繰り返し動作による閾値電圧の変動および経時変化による閾値電圧の変動を減少させることが可能となる。即ち、繰り返し動作および経時変化に対する閾値電圧の安定性を向上させることが可能となる。
　以上、本実施の形態のスイッチ素子６０では、カルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種と、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種とを用いてスイッチ層６２を形成するようにした。これにより、繰り返し動作による閾値電圧のバラつきおよび経時変化による閾値電圧のバラつきの両方を低減することが可能となり、閾値電圧の安定性をより向上させることが可能となる。よって、クロスポイント型のメモリセルアレイの大容量化および高寿命化を実現することが可能となる。
　なお、上記第２の実施の形態および第３の実施の形態では、スイッチ素子５０およびスイッチ素子６０の構成の一例として、それぞれ、図１４および図１６を挙げたがこれに限らない。例えば、スイッチ素子５０およびスイッチ素子６０は、上記第１の実施の形態におけるスイッチ素子２０Ａの他の例として図２～図４に挙げたスイッチ素子２０Ｂ，２０Ｃ，２０Ｄの積層構造としてもよい。
＜４．変形例＞
（４－１．変形例１）
　図１７は、本開示の変形例に係るメモリセルアレイ２の構成の一例を斜視的に表したものである。このメモリセルアレイ２は、上記メモリセルアレイ１と同様に、所謂クロスポイントアレイ構造を備えたものである。本変形例では、メモリ素子３０は、互いに共通の方向に延在する各ビット線ＢＬに沿ってメモリ層３１が延在している。スイッチ素子２０は、ビット線ＢＬの延在方向とは異なる方向（例えば、ビット線ＢＬの延在方向と直交する方向）に延在するワード線ＷＬに沿ってスイッチ層２２が延在している。複数のワード線ＷＬと、複数のビット線ＢＬとのクロスポイントでは、中間電極４１を介して、スイッチ層２２とメモリ層３１とが積層された構成となっている。
　このように、スイッチ素子２０およびメモリ素子３０が、クロスポイントだけでなく、それぞれ、ワード線ＷＬの延在方向およびビット線ＢＬの延在方向に延在して設けられた構成とすることにより、ビット線ＢＬあるいはワード線ＷＬとなる層と同時にスイッチ素子層あるいはメモリ素子層を成膜し、一括してフォトリソグラフィのプロセスによる形状加工を行うことができる。よって、プロセス工程を削減することが可能となる。
　なお、図１７に示したメモリセルアレイ２のスイッチ素子２０は、上記第２の実施の形態および第３の実施の形態のスイッチ素子５０，６０に置き換えることができる。
（４－２．変形例２）
　図１８～図２１は、本開示の変形例に係る３次元構造を有するメモリセルアレイ３～６の構成の一例を斜視的に表したものである。３次元構造を有するメモリセルアレイでは、各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。更に、複数のワード線ＷＬおよび複数のビット線ＢＬは、それぞれ、複数の層内に配置されている。
　複数のワード線ＷＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬが配置された第１の層と、複数のワード線ＷＬが配置された、第１の層に隣接する第２の層との間の層内に、複数のビット線ＢＬが配置されている。複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のビット線ＢＬが配置された第３の層と、複数のビット線ＢＬが配置された、第３の層に隣接する第４の層との間の層内に、複数のワード線ＷＬが配置されている。複数のワード線ＷＬが複数の階層に分かれて配置されるとともに、複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイの積層方向において交互に配置されている。
　本変形例のメモリセルアレイでは、ワード線ＷＬもしくはビット線ＢＬのどちから一方がＺ軸方向に平行に備わり、残りのもう一方がＸＹ平面方向に平行に備わった、縦型のクロスポイント構造を有する。例えば、図１８に示したように、複数のワード線ＷＬはそれぞれＸ軸方向に、複数のビット線ＢＬはそれぞれＺ軸方向に延伸し、それぞれのクロスポイントにメモリセル１０が配置された構成としてもよい。また、図１９に示したように、Ｘ軸方向およびＺ軸方向にそれぞれ延伸する複数のワード線ＷＬおよび複数のビット線ＢＬのクロスポイントの両面に、それぞれメモリセル１０が配置された構成としてもよい。更に、図２０に示したように、Ｚ軸方向に延伸する複数のビット線ＢＬと、Ｘ軸方向またはＹ軸方向の２方向に延伸する２種類の複数のワード線ＷＬとを有する構成としてもよい。更にまた、複数のワード線ＷＬおよび複数のビット線ＢＬは必ずしも一方向に延伸する必要はない。例えば、図２１に示したように、例えば、複数のビット線ＢＬはＺ軸方向に延伸し、複数のワード線ＷＬは、Ｘ軸方向に延伸する途中でＹ軸方向に屈曲し、さらに、Ｘ軸方向に屈曲し、ＸＹ平面において、いわゆるＵの字状に延伸するようにしてもよい。
　以上のように、本開示のメモリセルアレイは、複数のメモリセル１０を平面（２次元，ＸＹ平面方向）に配置し、さらにＺ軸方向に積層させた３次元構造とするで、より高密度且つ大容量な記憶装置を提供することができる。
＜５．適用例＞
　図２２は、上記実施の形態において説明したメモリセル１０を含むメモリセルアレイ１（またはメモリセルアレイ２～５）を有する不揮発性メモリシステム（メモリシステム４００）を備えたデータ記憶システム（データ記憶システム５００）の構成を表したものである。このデータ記憶システム５００は、ホストコンピュータ１００と、メモリコントローラ２００と、メモリ３００とから構成されている。メモリシステム４００は、メモリコントローラ２００と、メモリ３００とから構成されている。
　ホストコンピュータ１００は、メモリ３００に対してデータのリード処理およびライト処理や、エラー訂正に関する処理等を指令するコマンドを発行するものである。このホストコンピュータ１００は、ホストコンピュータ１００としての処理を実行するプロセッサ１１０と、メモリコントローラ２００との間のやりとりを行うためのコントローラインターフェース１０１とを備える。
　メモリコントローラ２００は、ホストコンピュータ１００からのコマンドに従って、メモリ３００に対するリクエスト制御を行うものである。このメモリコントローラ２００は、制御部２１０と、ＥＣＣ処理部２２０と、データバッファ２３０と、ホストインターフェース２０１と、メモリンターフェース２０２とを備える。
　制御部２１０は、メモリコントローラ２００全体の制御を行うものである。この制御部２１０は、ホストコンピュータ１００から指令されたコマンドを解釈して、メモリ３００に対して必要なリクエストを要求する。
　ＥＣＣ処理部２２０は、メモリ３００に記録されるデータのエラー訂正コード（ＥＣＣ：Error Correcting Code）の生成およびメモリ３００から読み出したデータのエラー検出および訂正処理を実行するものである。
　データバッファ２３０は、ホストコンピュータ１００から受け取ったライトデータや、メモリ３００から受け取ったリードデータ等を転送する際に一時的に保持するためのバッファである。
　ホストインターフェース２０１は、ホストコンピュータ１００との間のやりとりを行うためのインターフェースである。メモリンターフェース２０２は、メモリ３００との間のやりとりを行うためのインターフェースである。
　メモリ３００は、制御部３１０と、メモリセルアレイ３２０と、コントローラインターフェース３０１とを備えている。制御部３１０は、メモリ３００全体の制御を行うものであり、メモリコントローラ２００から受け取った要求に従って、メモリセルアレイ３２０に対するアクセスを制御する。コントローラインターフェース３０１は、メモリコントローラ２００との間のやりとりを行うためのインターフェースである。
　メモリセルアレイ３２０は、複数のワード線ＷＬと、複数のビット線ＢＬと、各々の交点にあるクロスポイントごとに１つずつ配置された複数のメモリセル１０を備えたクロスポイントアレイ構造のメモリセルアレイ１（または２～５）が用いられている。メモリセル１０は、上記実施の形態において説明したスイッチ素子２０（スイッチ素子２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ）と、メモリ素子とから構成されている。このメモリ素子は、上述したように、抵抗変化層と、電界の印加によってその抵抗変化層に伝導パスを形成する可動元素を含むイオン源層との積層構造を有する抵抗変化メモリ（メモリ素子３０）である。この他、例えば、金属酸化物を用いたＲｅＲＡＭ（Resistive Ramdom Access Memory）やヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なＯＴＰ（One Time Programable）メモリ、単極性の相変化メモリＰＣＲＡＭ、あるいは磁気抵抗変化素子を用いた磁気メモリ等の不揮発メモリ（ＮＶＭ：Non-Volatile Memory）を用いてもよい。
　メモリセルアレイ３２０を構成する各メモリセル１０は、データ領域３２１、ＥＣＣ領域３２２を含む。データ領域３２１は、通常のデータを記憶するための領域である。
　このように、本開示のスイッチ素子２０を含むクロスポイント型のメモリセルアレイ１（またはメモリセルアレイ２～５）をメモリシステムに用いることにより、動作速度等のパフォーマンスを向上させることが可能である。
＜６．実施例＞
　以下、本開示の具体的な実施例について説明する。
（実験１）
　まず、ＴｉＮよりなる下部電極を逆スパッタによってクリーニングした。次に、成膜チャンバー内に窒素を流しながらリアクティブスパッタによってＴｉＮ上にＢＣＴｅＮからなるスイッチ層を２０ｎｍ～５０ｎｍの膜厚で成膜したのち、Ｗを３０ｎｍの膜厚で形成して上部電極とした。この後、パターニングおよび３２０℃、２時間の熱処理を行い、１トランジスタ－１スイッチ素子を作製した（実験例１－１）。表１は、実験例１－１のスイッチ層の構成元素および後述する１０回目と１Ｅ６回目との閾値電圧の差（ΔＶｔｈ10th-1E6（表１Δでは、Ｖｔｈと表記））を記したものである。続いて、１Ｅ６回繰り返し動作を行い、所定のサイクル後の閾値電圧を測定した。測定条件は、制限電流を１００μＡｍ、パルス幅を１μ秒とし、印加電圧６Ｖのパルスストレスとした。図２３は、その測定結果をまとめたものである。
Figure JPOXMLDOC01-appb-T000001
　スイッチ素子は、何度繰り返し動作させても常に一定の閾値電圧で動作することが望ましく、スイッチ素子の駆動方法や構成材料により閾値電圧の変動を抑えることが求められている。実験例１－１では、閾値電圧（Ｖｔｈ）は、１Ｅ３回直後まではほぼ一定の３．６Ｖを保っていたが、それ以降は徐々に低下していった。ここで、１０回目と１Ｅ６回目の閾値電圧の差をΔＶｔｈ10th-1E6（式１）と定義する。実験例１－１におけるΔＶｔｈ10th-1E6の値は０．６Ｖであり、繰り返し動作回数が多くなるほど、閾値電圧が低下することがわかった。
　　（数１）

　　　ΔVth10th-1E6＝Vth(after 1E6 cycle)－Vth(after 10 cycle)・・・・（１）
　次に、実験例１－１において、３００回繰り返し動作を行った際の閾値電圧のバラつきを測定した。図２４は、その結果をまとめたものである。３００回繰り返し動作における実験例１－１の繰り返し動作後の閾値電圧の平均は約３．６Ｖであり、その最大値と最小値との差は約０．７Ｖであった。
（実験２）
　次に、スイッチ層を上記実施の形態で挙げた元素を用いて形成した以外は、実験１と同様の方法を用いて８種類のスイッチ素子を作製した（実験例２－１～実験例２－８）。その後、実験例１－１と同様に、１０回目と１Ｅ６回目との閾値電圧の差（ΔＶｔｈ10th-1E6）を算出し、各スイッチ層の構成と共に、表２にまとめた。
Figure JPOXMLDOC01-appb-T000002
　表２から、実験例２－１～実験例２－８では、１０回目および１Ｅ６回目の繰り返し動作後の閾値電圧（Ｖｔｈ）の変動幅ΔＶｔｈ10th-1E6が、実験例１－１の０．６Ｖと比較して、０．２Ｖ以下と小さくなった。実験例１－１および実験例２－１のスイッチ層の構成には、ガリウム（Ｇａ）およびリン（Ｐ）の有無に違いがある。実験例１－１および実験例２－７のスイッチ層の構成には、ヒ素（Ａｓ）の有無に違いがある。また、実験例２－１と実験例２－２の比較、および実験例２－７と実験例２－８の比較から、窒素（Ｎ）は含まなくてもよいことがわかった。実験例２－３から、窒素（Ｎ）の代わりに酸素（Ｏ）でもよいことがわかった。更に、実験例２－４から、リン（Ｐ）の代わりにヒ素（Ａｓ）を用いてもよいことがわかった。更にまた、実験例２－５および実験例２－６から、炭素（Ｃ）を含んでいれば、ホウ素（Ｂ）を含まなくてもよいことがわかった。以上のことから、繰り返し動作による閾値電圧の変動幅ΔＶｔｈ10th-1E6は、スイッチ層を、ホウ素（Ｂ）あるいは炭素（Ｃ）と、リン（Ｐ）あるいはヒ素（Ａｓ）と、テルル（Ｔｅ）を含んだ構成することで改善できることがわかった。また、ホウ素（Ｂ）あるいは炭素（Ｃ）と、リン（Ｐ）あるいはヒ素（Ａｓ）と、ガリウム（Ｇａ）と、テルル（Ｔｅ）を含んだ構成とすることで改善できることがわかった。
　次に、実験１と同様の方法を用いて、実験例２－１において、３００回繰り返し動作を行った際の閾値電圧のバラつきの測定を行った。図２５は、その結果をまとめたものである。実験例２－１における繰り返し動作後の閾値電圧は、３００回まで約３．０Ｖでほぼ一定であった。また、その最大値と最小値との差は約０．１５Ｖであった。ここで、閾値電圧の大きさに対するバラつきの大きさの割合を、閾値電圧の最大値と最小値との差を閾値電圧の平均値で割って算出し、これを繰り返し動作における閾値電圧のバラつきの指標（バラつき指標）とした。
　実験例１－１におけるバラつき指標は０．２４であるのに対して、実験例２－１におけるバラつき指標は０．０５であり、実験例１－１と比較して０．１９小さかった。同様に、実験例２－７におけるバラつき指標は０．０６であり、実験例１－１と比較して０．１８小さかった。従って、実験例２－１および実験例２－７におけるスイッチ素子は、繰り返し動作における閾値電圧のバラつきが大きく改善されていることがわかった。即ち、読み出しマージンＲＭを広げることができたことがわかった。この結果は、スイッチ層内に、ホウ素（Ｂ）あるいは炭素（Ｃ）およびリン（Ｐ）あるいはヒ素（Ａｓ）が同時に存在することによると考えられる。または、ホウ素（Ｂ）あるいは炭素（Ｃ）およびリン（Ｐ）あるいはヒ素（Ａｓ）ならびにガリウム（Ｇａ）が同時に存在することによると考えられる。以下にその理由を説明する。
　ホウ素（Ｂ）および炭素（Ｃ）は、上述したように、リン（Ｐ）、ヒ素（Ａｓ）、テルル（Ｔｅ）等と比較して原子半径が小さい。ＢおよびＣと、Ｐ、Ａｓ、Ｔｅ等とが同時に含まれるスイッチ層においては、ＢおよびＣの原子半径と、他元素の原子半径との差が大いため、結晶構造をとりにくくなる。よって、ＢやＣを含まないＡｓやＰとＴｅ等からなるスイッチ層よりも、アモルファス構造が安定化すると推測される。また、ＢおよびＣは共有結合性が強く、これにより、アモルファス中のカルコゲン元素は安定化する。従って、ＢおよびＣの一方またはその両方を用いることでスイッチ層を構成するアモルファス構造が安定化すると推測される。
　ヒ素（Ａｓ）や同族のリン（Ｐ）は、例えば、テルル（Ｔｅ）やセレン（Ｓｅ）等のカルコゲン元素とカルコゲナイドガラスを形成する。また、ヒ素（Ａｓ）や同族のリン（Ｐ）は、Ａｓ2Ｔｅ3やＡｓ2Ｓｅ3のようなカルコゲン元素よりも高融点な化合物を形成する。このことから、ヒ素（Ａｓ）およびリン（Ｐ）とテルル（Ｔｅ）およびセレン（Ｓｅ）とは、原子間の結合も強いと推測される。よって、ＡｓおよびＰの一方またはその両方を用いることでスイッチ層内のカルコゲン元素が安定化され、スイッチ層を構成するアモルファス構造が安定化すると推測される。
　ガリウム（Ｇａ）は、リン（Ｐ）やヒ素（Ａｓ）と、例えばＧａＰやＧａＡｓのような安定な化合物を形成する。また、ガリウム（Ｇａ）は、カルコゲン元素とも、例えばＧａＴｅやＧａ2Ｔｅ3のような化合物を形成する。更に、例えばヒ素（Ａｓ）は、上記のように、カルコゲン元素と結合しやすい。従って、ガリウム（Ｇａ）と、リン（Ｐ）あるいはヒ素（Ａｓ）と、カルコゲン元素とは、互いに結合してアモルファス構造を形成しやすいと推測できる。なお、ガリウム（Ｇａ）と同じ周期律表第１３族に属し、同様な性質を持つアルミニウム（Ａｌ）やインジウム（Ｉｎ）も、例えば、リン（Ｐ）やヒ素（Ａｓ）とＡｌＡｓやＩｎＰのような化合物を形成する。また、カルコゲン元素と、例えば、ＩｎＴｅのような化合物を形成する。従って、ガリウム（Ｇａ）に限らず、アルミニウム（Ａｌ）またはインジウム（Ｉｎ）を用いることでも同様の効果が得られることは容易に推測できる。更に、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる周期律表第１３族元素を２種類以上用いた場合でも、同様の効果が得られると推測される。
　なお、本開示のスイッチ素子のスイッチ特性は、カルコゲン元素による公知のＯＴＳ特性が元になっているため、Ｔｅ以外のカルコゲン元素（セレン（Ｓｅ）および硫黄（Ｓ））を１種あるいは複数種類用いた場合についても同様の結果が得られることは容易に推測される。
　以上のことから、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の元素と、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の元素とを選択し、これらが均質に混ざり合ったアモルファス構造を形成した場合、各々の元素が安定となって融点や結晶化温度が上昇した安定なアモルファス構造が得られると推測される。更に、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の元素を加え、これらが均質に混ざり合ったアモルファス構造を形成した場合にも、各々の元素が安定となって融点や結晶化温度が上昇した安定なアモルファス構造が得られると推測される。安定なアモルファス構造では、繰り返しスイッチ動作させた場合の電界や熱による構成元素の他の層への拡散や構造変質が起きにくくなる。その結果、繰り返し動作に対する閾値電圧が安定化すると推測される。
　また、本実験からスイッチ層には、窒素（Ｎ）や酸素（Ｏ）を添加してもよいことがわかった。窒素（Ｎ）および酸素（Ｏ）は、構成元素と結合してアモルファス構造の安定化に寄与すると考えられている。これにより、繰り返し特性と同時にリーク電流を低減させる等のスイッチ素子特性が改善されると推測される。
（実験３）
　続いて、スイッチ層を構成する元素の組成比について調べた。まず、実験１，２と同様の方法を用いて、それぞれ構成元素あるいは組成比の異なるスイッチ層を有する２４種類のスイッチ素子を作製した（実験例３－１～実験例３－２４）。その後、各スイッチ素子特性を測定すると共に、実験例２－１等と同様に、１０回目と１Ｅ６回目との閾値電圧の差（ΔＶｔｈ10th-1E6）および繰り返し動作における閾値電圧のバラつき指標を算出した。また、ＲＢＳ／ＮＲＡ組成分析で各実験例３－１～実験例３－２４の組成比を分析した。ここで、構成元素のうち、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の元素（第１元素）、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種のカルコゲン元素、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の元素（第２元素）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の元素（第３元素）およびその他の元素の含有比（原子量比）の合計を１００として各元素（カルコゲン元素、第１元素、第２元素、第３元素およびその他の元素）の組成比を算出した。なお、ここで算出された数値は、窒素（Ｎ）および酸素（Ｏ）を除いた状態での値である。表３は、各実験例３－１～実験例３－２４における各スイッチ層の構成、窒素（Ｎ）および酸素（Ｏ）を除いた状態での構成元素の組成比、０回目と１Ｅ６回目との閾値電圧の差（ΔＶｔｈ10th-1E6）および閾値電圧のバラつき指標をまとめたものである。
Figure JPOXMLDOC01-appb-T000003
　まず、カルコゲン元素（ここでは、Ｔｅ）の含有量に注目した。カルコゲン元素の含有量が１３原子％の実験例３－３では、スイッチ素子として動作しなかった。カルコゲン元素は、スイッチ素子としての特性を得るために最も重要な元素である。このため、実験例３－３では、相対的にカルコゲン元素の含有量が少なかったため、スイッチ特性が得られなかったと推測される。一方、カルコゲン元素の含有量が７４原子％の実験例３－１１では、プロセス中に膜剥がれが生じた。これは、カルコゲン元素が多すぎて膜質が悪化したからである。このことから、カルコゲン元素は、２０原子％以上７０原子％以下の範囲で含有することが好ましいことがわかった。
　次に、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる第１元素の含有量に注目した。第１元素の含有量が１原子％の実験例３－２では、ΔＶｔｈ10th-1E6が０．８と大きかった。また、他の実験例と比較して、バラつき指標も０．３０と大きかった。第１元素の含有量が４７原子％の実験例３－１０では、スイッチ素子として動作しなかった。これは、スイッチ層に含まれる第１元素が多すぎたためと考えられる。このことから、第１元素は３原子％以上４０原子％以下の範囲で含有することが好ましいことがわかった。
　続いて、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる第２元素の含有量に注目した。第２元素の含有量が１原子％の実験例３－１２では、ΔＶｔｈ10th-1E6が１．０と大きく、また、閾値電圧のバラつき指標も０．３６と、他の実験例と比較して大きかった。第２元素の含有量が６０原子％の実験例３－１５では、スイッチ素子として動作しなかった。これは、スイッチ層に含まれる第１元素が多すぎたためと考えられる。このことから、第２元素は３原子％以上５０原子％以下の範囲で含有することが好ましいことがわかった。
　次に、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる第３元素の含有量に注目した。第３元素を含まない実験例３－１では、ΔＶｔｈ10th-1E6が０．４であり、また、閾値電圧のバラつき指標が０．１９と、実験例１－１と比較して閾値電圧のバラつきが改善した。即ち、スイッチ層は、カルコゲン元素、第１元素および第２元素のみで、本開示の効果が得られることがわかった。これに対して、第３元素の含有量が４５原子％の実験例３－９では、スイッチ素子として動作しなかった。これは、スイッチ層に含まれる第３元素が多すぎたためと考えられる。このことから、第３元素は０原子％以上４０原子％以下の範囲で含有することが好ましいことがわかった。
　以上のことから、本開示のスイッチ素子を構成するスイッチ層は、窒素（Ｎ）および酸素（Ｏ）を除いた元素の合計を１００としたときに、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素は２０原子％以上７０原子％以下で含有することが好ましいといえる。リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素は、３原子％以上４０原子％以下の範囲で含有することが好ましいといえる。ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素は、３原子％以上５０原子％以下の範囲で含有することが好ましいといえる。アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素は、０原子％以上４０原子％以下の範囲で含有することが好ましいといえる。
　また、実験例３－１～実験例３－２４では、窒素（Ｎ）を全構成元素に対して３原子％以上３０原子％以下の範囲で添加した。更に、ここでは示していないが、窒素（Ｎ）を３０原子％より多く添加したスイッチ素子では、動作不良や特性不良、あるいはスイッチ層の膜剥れが生じやすかった。更にまた、窒素（Ｎ）は、実験２の結果から、添加してもしなくてもよいことがわかった。これらのことから、実験３で示した構成以外の組成比や、他の添加元素を含むスイッチ層を備えたスイッチ素子では必ずしも断言できないが、スイッチ層を構成する全構成元素に対する窒素（Ｎ）は、３０原子％以下での範囲で含有することが好ましいといえる。また、酸素（Ｏ）についても、実験２の結果から、添加してもしなくてもよいことがわかった。更に、窒素（Ｎ）と酸素（Ｏ）が同時に添加されていてもよいことがわかっている。更にまた、ここでは示していないが、実験例２や実験例３に示した元素構成のスイッチ素子に対して窒素（Ｎ）の代わりに酸素（Ｏ）を添加した場合や、窒素（Ｎ）および酸素（Ｏ）の両方を添加した場合には、スイッチ層を構成する全構成元素に対する酸素（Ｏ）の含有量が３０原子％を超えるとスイッチ層が高抵抗化し、スイッチ素子としての特性が得られなくなった。このことから、実験３で示した構成以外の組成比や、他の添加元素を含むスイッチ層を備えたスイッチ素子では必ずしも断言できないが、スイッチ層を構成する全構成元素に対する酸素（Ｏ）は、３０原子％以下での範囲で含有することが好ましいといえる。
　更に、本開示のスイッチ素子において第１元素として用いられるリン（Ｐ）およびヒ素（Ａｓ）は周期律表上で同じ族に属しているが、ヒ素（Ａｓ）はリン（Ｐ）と比較して１６族のカルコゲン元素と化合物を作りやすい。このことから、ヒ素（Ａｓ）のスイッチ素子を構成する他の元素との最適な組成比は、リン（Ｐ）よりも多くなると推測される。このように、好ましい特性が得られる最適な組成範囲は、構成元素の組み合わせによって異なることが推測される。
　例えば、実験例３－１６～実験例３－２４のスイッチ素子では、ΔＶｔｈ10th-1E6およびバラつき指標共に比較的良好な値を示した。従って、本開示のスイッチ素子では、実験例３－１６～実験例３－２４の元素構成および組成範囲がより好適であると推測できる。
　例えば、例えば実験例３－１６のように、第１元素としてリン（Ｐ）を含み、ＢＣＧａＰＴｅＮから構成されているスイッチ素子では、その組成比としてより好ましい範囲は、窒素（Ｎ）を除いた組成比で、カルコゲン元素は４５原子％以上５５原子％以下、第１元素のリン（Ｐ）は５原子％以上１５原子％以下、第２元素のホウ素（Ｂ）および炭素（Ｃ）の合計は２０原子％以上３０原子％以下および第３元素のガリウム（Ｇａ）は８原子％以上１８原子％以下であることがわかった。窒素（Ｎ）の添加量は、全構成元素に対して５原子％以上１５原子％以下であることが好ましいことがわかった。
　実験例３－１７のように、第３元素としてガリウム（Ｇａ）に加えてインジウム（Ｉｎ）も含み、ＢＣＧａＩｎＰＴｅＮから構成されているスイッチ素子では、繰り返し動作等の特性が改善することがわかった。これは、ガリウム（Ｇａ）とインジウム（Ｉｎ）とが、同じ価数および似た性質を有するものの、原子（イオン）半径が異なるため、それぞれの含有量を調整することで、アモルファスの構造をより安定化することができたからと推測できる。この元素構成を有するスイッチ素子では、その組成比としてより好ましい範囲は、窒素（Ｎ）を除いた組成比で、カルコゲン元素は５５原子％以上６５原子％以下、第１元素のリン（Ｐ）は８原子％以上１８原子％以下、第２元素のホウ素（Ｂ）および炭素（Ｃ）の合計は１０原子％以上２０原子％以下および第３元素のガリウム（Ｇａ）は５原子％以上２０原子％以下、同じく、第３元素のインジウム（Ｉｎ）は５原子％以上２０原子％以下であることがわかった。窒素（Ｎ）の添加量は、全構成元素に対して５原子％以上１５原子％以下であることが好ましいことがわかった。
　また、スイッチ層は、例えば、実験例３－１８や実験例３－２４の結果から、その他の添加元素として、ＢやＣと強い結合を作るＳｉやＧｅを含んで形成するようにしてもよいことがわかった。これら元素を添加することで、アモルファス構造がより安定化する可能性がある。更に、スイッチ層は、ケイ素（Ｓｉ）やゲルマニウム（Ｇｅ）と同時に窒素（Ｎ）や酸素（Ｏ）を用いてもよい。ケイ素（Ｓｉ）やゲルマニウム（Ｇｅ）と窒素（Ｎ）や酸素（Ｏ）を同時に添加することで、繰り返し特性と同時にリーク電流を低減させる等のスイッチ素子特性を改善することができる。
　実験例３－１８のように、その他の元素としてゲルマニウム（Ｇｅ）を加えたＢＣＧａＧｅＰＴｅＮから構成されているスイッチ素子では、閾値電圧のバラつきが改善した。この元素構成を有するスイッチ素子では、その組成比としてより好ましい範囲は、窒素（Ｎ）を除いた組成比で、カルコゲン元素は５０原子％以上６０原子％以下、第１元素のリン（Ｐ）は３原子％以上１０原子％以下、第２元素のホウ素（Ｂ）および炭素（Ｃ）の合計は２０原子％以上３０原子％以下、第３元素のガリウム（Ｇａ）は３原子％以上１０原子％以下およびその他の元素であるゲルマニウム（Ｇｅ）は８原子％以上２０原子％以下あることがわかった。窒素（Ｎ）の添加量は、全構成元素に対して３原子％以上１０原子％以下であることが好ましいことがわかった。
　実験例３－１９のように、第１元素としてリン（Ｐ）の代わりにヒ素（Ａｓ）に用いたＢＣＧａＡｓＴｅＮから構成されているスイッチ素子では、その組成比としてより好ましい範囲は、窒素（Ｎ）を除いた組成比で、カルコゲン元素は３０原子％以上５０原子％以下、第１元素のヒ素（Ａｓ）は１２原子％以上２２原子％以下、第２元素のホウ素（Ｂ）および炭素（Ｃ）の合計は１５原子％以上３５原子％以下および第３元素のガリウム（Ｇａ）は１５原子％以上２５原子％以下であることがわかった。窒素（Ｎ）の添加量は、全構成元素に対して３原子％以上１５原子％以下であることが好ましいことがわかった。
　実験例３－２０のように、その他の元素としてケイ素（Ｓｉ）を加えたＢＣＧａＳｉＡｓＴｅＮから構成されているスイッチ素子では、閾値電圧のバラつきが改善することがわかった。この元素構成を有するスイッチ素子では、その組成比としてより好ましい範囲は、窒素（Ｎ）を除いた組成比で、カルコゲン元素は２５原子％以上３５原子％以下、第１元素のヒ素（Ａｓ）は１２原子％以上２２原子％以下、第２元素のホウ素（Ｂ）および炭素（Ｃ）の合計は１７原子％以上２７原子％以下、第３元素のガリウム（Ｇａ）は１６原子％以上２６原子％以下およびその他の元素であるケイ素（Ｓｉ）は５原子％以上１５原子％以下であることがわかった。窒素（Ｎ）の添加量は、全構成元素に対して３原子％以上１５原子％以下であることが好ましいことがわかった。
　実験例３－２１のように、その他の元素としてゲルマニウム（Ｇｅ）を加えたＢＣＧａＧｅＡｓＴｅＮから構成されているスイッチ素子では、閾値電圧のバラつきが改善することがわかった。この元素構成を有するスイッチ素子では、その組成比としてより好ましい範囲は、窒素（Ｎ）を除いた組成比で、カルコゲン元素は２５原子％以上３５原子％以下、第１元素のヒ素（Ａｓ）は１５原子％以上２５原子％以下、第２元素のホウ素（Ｂ）および炭素（Ｃ）の合計は１０原子％以上２０原子％以下、第３元素のガリウム（Ｇａ）は２０原子％以上３０原子％以下およびその他の元素であるゲルマニウム（Ｇｅ）は８原子％以上２０原子％以下であることがわかった。窒素（Ｎ）の添加量は、全構成元素に対して３原子％以上１５原子％以下であることが好ましいことがわかった。
　実験例３－２２のように、その他の元素としてケイ素（Ｓｉ）やゲルマニウム（Ｇｅ）の他に、亜鉛（Ｚｎ）を加えたＺｎＢＣＧａＰＴｅＮから構成されているスイッチ素子でも、閾値電圧のバラつきが改善することがわかった。この元素構成を有するスイッチ素子では、その組成比としてより好ましい範囲は、窒素（Ｎ）を除いた組成比で、カルコゲン元素は５５原子％以上６５原子％以下、第１元素のリン（Ｐ）は５原子％以上１５原子％以下、第２元素のホウ素（Ｂ）および炭素（Ｃ）の合計は１０原子％以上２０原子％以下、第３元素のガリウム（Ｇａ）は５原子％以上１５原子％以下およびその他の元素である亜鉛（Ｚｎ）は５原子％以上１５原子％以下であることがわかった。窒素（Ｎ）の添加量は、全構成元素に対して３原子％以上１５原子％以下であることが好ましいことがわかった。
　実験例３－２３のように、カルコゲン元素としてセレン（Ｓｅ）、第１元素としてヒ素（Ａｓ）と共に、第３元素としてガリウム（Ｇａ）を含有するＢＧａＣＡｓＳｅＮから構成されているスイッチ素子でも、閾値電圧のバラつきが改善することがわかった。この元素構成を有するスイッチ素子では、その組成比としてより好ましい範囲は、窒素（Ｎ）を除いた組成比で、カルコゲン元素セレン（Ｓｅ）は２０原子％以上７０原子％以下、第１元素のヒ素（Ａｓ）は３原子％以上４０原子％以下、第２元素のホウ素（Ｂ）および炭素（Ｃ）の合計は３原子％以上５０原子％以下および第３元素のガリウム（Ｇａ）は３原子％以上４０原子％以下であることがわかった。窒素（Ｎ）の添加量は、全構成元素に対して０原子％以上３０原子％以下であることが好ましいことがわかった。また、スイッチ層は、実験例３－２４のように、ケイ素（Ｓｉ）を含んだＢＧａＣＳｉＡｓＳｅＮのような構成としてもよい。この場合、ケイ素（Ｓｉ）は３原子％以上２０原子％以下であることが好ましいことがわかった。
（実験４）
　まず、ＴｉＮよりなる下部電極を逆スパッタによってクリーニングした。次に、成膜チャンバー内に窒素を流しながらリアクティブスパッタによってＴｉＮ上にＢＣＴｅＮからなるスイッチ層を５ｎｍ～５０ｎｍの膜厚で成膜したのち、Ｗを３０ｎｍの膜厚で形成して上部電極とした。この後、パターニングおよび３２０℃、２時間の熱処理を行い、１トランジスタ－１スイッチ素子を作製した（実験例４－１）。表４は、実験例４－１のスイッチ層の構成元素および後述するドリフト指標を記したものである。
Figure JPOXMLDOC01-appb-T000004
　スイッチ素子のスイッチ動作がおきる閾値電圧は、最後にスイッチ動作させてからの時間（インターバル時間）の長さに影響を受けることが知られている（ドリフト）。一般的に、スイッチ素子は、前回のスイッチ動作からのインターバル時間が長いほど、次のスイッチ動作における閾値電圧が上昇する傾向にある。理想的なスイッチ素子としては、インターバル時間の長さにかかわらず常に閾値電圧が一定で変化しないことが望ましい。そこで、前回のスイッチ動作からのインターバル時間の長さと共に、閾値電圧がどのくらい上昇したかを評価するために、「ドリフト指標」を定義して測定を行い、ドリフトを評価した。具体的には、スイッチ素子に対してパルス電圧を印加して確実にスイッチ動作をさせ（時刻０）、その後のインターバル時間として１００ｍｓ経過した後に（時刻１００ｍｓ）再度スイッチ動作をさせるパルスを印加し、時刻０からの閾値電圧の変化量を測定した。この閾値電圧の変化量をドリフト指標とした。実験例４－１では、ドリフト指標は０．５０Ｖであった。
（実験５）
　次に、実験４と同様の方法を用いて９種類のスイッチ素子を作製した（実験例５－１～実験例５－９）。その後、実験例４－１と同様に、ドリフト指標を測定し、各スイッチ層の構成と共に、表５にまとめた。
Figure JPOXMLDOC01-appb-T000005
　表５から、実験例５－１～実験例５－９ではドリフト指標がいずれも０．２５以下であり、実験例４－１の０．５０Ｖと比較して半分以下となった。実験例４－１および実験例５－１のスイッチ層の構成には、ヒ素（Ａｓ）の有無に違いがある。即ち、ドリフトは、スイッチ層をホウ素（Ｂ）、炭素（Ｃ）、ヒ素（Ａｓ）、テルル（Ｔｅ）および窒素（Ｎ）からなる元素構成とすることで改善できることがわかった。実験例５－２は、実験例５－１のスイッチ層の構成から窒素（Ｎ）を省いたものである。実験例５－３は、実験例５－１のスイッチ層の構成から炭素（Ｃ）を省くと共に、テルル（Ｔｅ）の代わりにセレン（Ｓｅ）を用いたものである。これら実験例５－１～実験例５－３の結果から、ドリフトは、スイッチ層を、少なくとも、ホウ素（Ｂ）あるいは炭素（Ｃ）と、ヒ素（Ａｓ）と、セレン（Ｓｅ）あるいはテルル（Ｔｅ）とからなる元素構成とすることで改善できることがわかった。
　更に、ガリウム（Ｇａ）を用いた実験例５－４～実験例５－９では、ドリフト指標がさらに改善された。実験例５－５および実験例５－６の結果から、少なくとも、ガリウム（Ｇａ）、ヒ素（Ａｓ）およびセレン（Ｓｅ）からなる構成とすることでドリフト指標改善された。実験例５－８は実験例５－６の構成にさらにゲルマニウム（Ｇｅ）を添加したものであり、実験例５－９は実験例５－８のゲルマニウム（Ｇｅ）の代わりにケイ素（Ｓｉ）を添加したものである。これらも実験例５－６および実験例５－８と同様にドリフト指標が改善した。また、ここでは示していないが、ＡｓＳｅやＡｓＳｅＮのみの構成ではプロセス後のアニール工程後に膜浮きや膜剥がれ等が発生し、ドリフト指標も含む諸特性が大幅に悪化した。従って、ドリフトは、スイッチ層をセレンや（Ｓｅ）やテルル（Ｔｅ）等のカルコゲン元素と、ヒ素（Ａｓ）と、ホウ素（Ｂ）あるいは炭素（Ｃ）とを用いて構成することで改善できることがわかった。更に、ドリフトは、スイッチ層をセレンや（Ｓｅ）やテルル（Ｔｅ）等のカルコゲン元素と、ヒ素（Ａｓ）と、ガリウム（Ｇａ）とを用いて構成することでより大きく改善できることがわかった。
　ドリフトが改善される理由としては以下のことが考えられる。例えば、ヒ素（Ａｓ）はテルル（Ｔｅ）やセレン（Ｓｅ）とカルコゲナイドガラスを形成し、カルコゲナイドガラスを形成する。また、ヒ素（Ａｓ）は、Ａｓ2Ｔｅ3やＡｓ2Ｓｅ3のようなカルコゲン元素よりも高融点な化合物を形成する。従って、ヒ素（Ａｓ）はカルコゲン元素との原子間に強い結合を形成し、カルコゲン元素を安定化させると推測される。これにより、アモルファス構造の安定性が向上すると推測される。また、ヒ素（Ａｓ）と同族のＰ（リン）も、同様の性質を持つと推定される。よって、カルコゲン元素と共に、ヒ素（Ａｓ）およびガリウム（Ｇａ）を用いてスイッチ層を構成することで、スイッチ層にスイッチ素子動作に伴う電界が印加された場合でも、構造変化や原子変位が生じにくい安定なアモルファス構造を実現でき、スイッチング閾値電圧の経時変化を抑制することができると考えられる。
　また、ガリウム（Ｇａ）は、リン（Ｐ）やヒ素（Ａｓ）と、例えばＧａＰやＧａＡｓのような安定な化合物を形成することが知られている。更に、カルコゲン元素とガリウム（Ｇａ）は、例えばＧａＴｅやＧａ2Ｔｅ3のような化合物を形成する。また、例えばヒ素（Ａｓ）はカルコゲン元素と結合しやすい。このことから、ガリウム（Ｇａ）と、リン（Ｐ）あるいはヒ素（Ａｓ）と、カルコゲン元素とは、互いに結合してアモルファス構造を形成しやすいと推測できる。即ち、ガリウム（Ｇａ）はカルコゲン元素とも、ヒ素（Ａｓ）やリン（Ｐ）のニクトゲン元素とも安定な結合を形成することができ、且つ、アモルファス構造を形成する。従って、スイッチ層は、カルコゲン元素とリン（Ｐ）やヒ素（Ａｓ）と共にガリウム（Ｇａ）を同時に含むことで、スイッチ素子動作に伴う電界が印加された場合でも、構造変化や原子変位が特に生じにくい安定なアモルファス構造を実現でき、スイッチング閾値電圧の経時変化を抑制することができると考えられる。
　なお、ガリウム（Ｇａ）と同じ周期律表第１３族に属し、同様な性質を持つアルミニウム（Ａｌ）やインジウム（Ｉｎ）も、例えば、リン（Ｐ）やヒ素（Ａｓ）とＡｌＡｓやＩｎＰのような化合物を形成する。また、カルコゲン元素と、例えば、ＩｎＴｅのような化合物を形成する。従って、ガリウム（Ｇａ）に限らず、アルミニウム（Ａｌ）またはインジウム（Ｉｎ）を用いることでも同様の効果が得られることは容易に推測できる。また、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる周期律表第１３族元素を２種類以上用いた場合でも、同様の効果が得られると推測される。
　上述したように、ホウ素（Ｂ）および炭素（Ｃ）は、リン（Ｐ）、ヒ素（Ａｓ）、テルル（Ｔｅ）等と比較して原子半径が小さい。このため、ホウ素（Ｂ）あるいは炭素（Ｃ）と、リン（Ｐ）あるいはヒ素（Ａｓ）と、テルル（Ｔｅ）等のカルコゲン元素とを含むスイッチ層では、ホウ素（Ｂ）あるいは炭素（Ｃ）の原子半径と、他元素の原子半径との差が大いため結晶構造をとりにくくなる。よって、ホウ素（Ｂ）あるいは炭素（Ｃ）と、リン（Ｐ）あるいはヒ素（Ａｓ）と、テルル（Ｔｅ）等のカルコゲン元素とを含むスイッチ層は、ホウ素（Ｂ）や炭素（Ｃ）を含まず、リン（Ｐ）あるいはヒ素（Ａｓ）と、テルル（Ｔｅ）等のカルコゲン元素とからなるスイッチ層よりも、アモルファス構造が安定化すると推測される。また、ホウ素（Ｂ）および炭素（Ｃ）は共有結合性が強いため、アモルファス中のカルコゲン元素と共有結合を形成して安定化する。従って、ホウ素（Ｂ）および炭素（Ｃ）の一方またはその両方を用いることでスイッチ層を構成するアモルファス構造が安定化し、スイッチ素子動作に伴う電界が印加された場合でも、構造変化や原子変位が生じにくい安定なアモルファス構造を実現でき、スイッチング閾値電圧の経時変化を抑制することができると考えられる。
　なお、本開示のスイッチ素子のスイッチ特性は、カルコゲン元素による公知のＯＴＳ特性が元になっているため、Ｔｅ以外のカルコゲン元素（セレン（Ｓｅ）および硫黄（Ｓ））を１種あるいは複数種類用いた場合についても同様の結果が得られることは容易に推測される。
　以上のことから、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素とを用い、これらが均質に混ぜ合わせることで互いに安定な結合が形成され、融点や結晶化温度が上昇した安定なアモルファス構造が得られると推測される。即ち、上記元素構成とすることで、スイッチ素子動作に伴う電界が印加された場合でも、これらの構成で特に構造変化や原子変位が生じにくい安定なアモルファス構造を有するスイッチ層を実現でき、スイッチング閾値電圧の経時変化を抑制することができると考えられる。
　また、スイッチ層には、上記の構成元素に対して、窒素（Ｎ）や酸素（Ｏ）を添加してもよい。窒素（Ｎ）および酸素（Ｏ）は、構成元素と結合してアモルファス構造の安定化に寄与すると考えられ、スイッチ素子動作に伴う電界が印加された場合でも、構造変化や原子変位が生じにくい安定なアモルファス構造を実現でき、スイッチング閾値電圧の経時変化であるドリフトを抑制することができると考えられる。
　更に、スイッチ層は、その他に添加元素として、ケイ素（Ｓｉ）やゲルマニウム（Ｇｅ）を添加するようにしてもよい。これら元素を添加することで、アモルファス構造がより安定化する可能性がある。更に、スイッチ層は、ケイ素（Ｓｉ）やゲルマニウム（Ｇｅ）と同時に窒素（Ｎ）や酸素（Ｏ）を用いてもよい。ケイ素（Ｓｉ）やゲルマニウム（Ｇｅ）と窒素（Ｎ）や酸素（Ｏ）を同時に添加することで、スイッチ素子動作に伴う電界が印加された場合でも、構造変化や原子変位が生じにくい安定なアモルファス構造を実現でき、スイッチング閾値電圧の経時変化であるドリフトを抑制することができると考えられる。
　また、実験３および実験５、また、ここでは具体的には示していないが同じ元素構成で様々な組成のスイッチ素子のドリフト指標を測定した結果、カルコゲン元素が２０原子％以下になるとスイッチ動作に必要なカルコゲン元素が不足してスイッチ動作しなくなることがわかった。また、カルコゲン元素が７０原子％以上になると、膜質が悪化してプロセス中に膜剥がれが生じることがわかった。更に、第１元素の含有量が３原子％以下になると第１元素の不足によりドリフト指標が悪化し、４０原子％以上になると第１元素の含有割合が多すぎて動作不良となった。同様に、第３元素も３原子％以下になると第３元素の不足によりドリフト指標が悪化し、４０原子％以上になると第３元素の含有割合が多すぎて動作不良となった。従って、スイッチ層２２は、カルコゲン元素を２０原子％以上７０原子％以下の範囲で含むことが好ましく、第１元素を３原子％以上４０原子％以下の範囲で含むことが好ましいことがわかった。第３元素を３原子％以上４０原子％以下の範囲で含むことが好ましいことがわかった。
　更に、実験例５－４の結果から、より好ましいスイッチ素子の元素構成としては、例えば、ＢＧａＣＡｓＳｅＮであることがわかった。この元素構成とすることで、アモルファス構造がより安定化し、大きなドリフト改善効果が得られたと推定される。ここでは具体的な実験結果は示していないが、上記元素構成における組成範囲としては、カルコゲン元素であるセレン（Ｓｅ）が４０原子％以上６０原子％以下、第１元素であるヒ素（Ａｓ）が３０原子％以上４０原子％以下、第３元素であるガリウム（Ｇａ）が３原子％以上１０原子％以下、さらにホウ素（Ｂ）および炭素（Ｃ）が３原子％以上１５原子％以下であることが好ましいことがわかった。また、窒素（Ｎ）の添加量としては全構成元素に対して５原子％以上２０原子％以下であることが好ましいことがわかった。
　同様に、実験例５－６の結果から、より好ましいスイッチ素子の元素構成としては、例えば、ＧａＧｅＡｓＳｅＮであることがわかった。ここでは具体的な実験結果は示していないが、上記元素構成における組成範囲としては、カルコゲン元素であるセレン（Ｓｅ）が４０原子％以上６０原子％以下、第１元素であるヒ素（Ａｓ）が２０原子％以上４０原子％以下、第３元素であるガリウム（Ｇａ）が３原子％以上１０原子％以下であり、さらにゲルマニウム（Ｇｅ）が５原子％以上１５原子％以下であることが好ましいことがわかった。また、窒素（Ｎ）の添加量としては全構成元素に対して５原子％以上２０原子％以下であることが好ましいことがわかった。
　更に、上述したように、スイッチ層の構成元素として、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素と、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素を含むことで、繰り返し動作における閾値電圧のバラつきを改善することができることがわかった。また、スイッチ層の構成元素として、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素を含むことで、ドリフトを改善し、素子間の閾値電圧のバラつきを改善することができることがわかった。従って、実験５の実験例５－４のようにカルコゲン元素、第１元素、第２元素および第３元素を含んで構成することで、繰り返し動作における閾値電圧バラつきおよびドリフト改善による素子間の閾値電圧バラつきの両方を改善することができることは容易に推測できる。
　以上、第１～第３の実施の形態およびその変形例を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示内容が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　第１電極と、
　前記第１電極と対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられたスイッチ層とを備え、
　前記スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素とを含み、さらに、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素との少なくとも一方を含む
　スイッチ素子。
（２）
　前記スイッチ層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、前記（１）に記載のスイッチ素子。
（３）
　前記スイッチ層には、カルコゲン元素が２０原子％以上７０原子％以下、前記第１元素が３原子％以上４０原子％以下、前記第２元素および前記第３元素の少なくとも一方を３原子％以上含む、前記（１）または（２）に記載のスイッチ素子。
（４）
　前記スイッチ層が前記第２元素を含む場合には、その含有量の上限は５０原子％以下である、前記（３）に記載のスイッチ素子。
（５）
　前記スイッチ層が前記第３元素を含む場合には、その含有量の上限は４０原子％以下である、前記（３）に記載のスイッチ素子。
（６）
　前記スイッチ層は、さらに窒素（Ｎ）および酸素（Ｏ）のうちの少なくとも１種を含む、前記（１）乃至（５）のうちのいずれかに記載のスイッチ素子。
（７）
　前記スイッチ層には、窒素（Ｎ）または酸素（Ｏ）を除いた組成比の合計を１００原子％とした場合、カルコゲン元素が２０原子％以上７０原子％以下、前記第１元素が３原子％以上４０原子％以下、前記第２元素および前記第３元素の少なくとも一方を３原子％以上含む、前記（１）乃至（６）のうちのいずれかに記載のスイッチ素子。
（８）
　前記スイッチ層が前記第２元素を含む場合には、その含有量の上限は５０原子％以下である、前記（７）に記載のスイッチ素子。
（９）
　前記スイッチ層が前記第３元素を含む場合には、その含有量の上限は４０原子％以下である、前記（７）に記載のスイッチ素子。
（１０）
　前記スイッチ層は、ＢＡｓＴｅ、ＢＡｓＴｅＮ、ＢＡｓＴｅＯ、ＢＣＡｓＴｅ、ＢＣＡｓＴｅＮ、ＢＣＡｓＴｅＯ、ＢＰＡｓＴｅ，ＢＰＡｓＴｅＮ、ＢＰＡｓＴｅＯ、ＢＣＰＡｓＴｅ、ＢＣＰＡｓＴｅＮ、ＢＣＰＡｓＴｅＯ、ＢＡｓＳｅ、ＢＡｓＳｅＮ、ＢＡｓＳｅＯ、ＢＣＡｓＳｅ、ＢＣＡｓＳｅＮ、ＢＣＡｓＳｅＯ、ＢＰＡｓＳｅ，ＢＰＡｓＳｅＮ、ＢＰＡｓＳｅＯ、ＢＣＰＡｓＳｅ、ＢＣＰＡｓＳｅＮ、ＢＣＰＡｓＳｅＯのうちのいずれかの組成を含む、前記（１）乃至（９）のうちのいずれかに記載のスイッチ素子。
（１１）
　前記スイッチ層は、ＢＧａＰＴｅ、ＢＧａＡｓＴｅ、ＢＧａＰＴｅＮ、ＢＧａＡｓＴｅＮ、ＢＧａＰＴｅＯ、ＢＧａＡｓＴｅＯ、ＢＧａＣＰＴｅ、ＢＧａＣＡｓＴｅ、ＢＧａＣＰＴｅＮ、ＢＧａＣＡｓＴｅＮ、ＢＧａＣＰＴｅＯ、ＢＧａＣＡｓＴｅＯ、ＢＧａＰＳｅ、ＢＧａＡｓＳｅ、ＢＧａＰＳｅＮ、ＢＧａＡｓＳｅＮ、ＢＧａＰＳｅＯ、ＢＧａＡｓＳｅＯ、ＢＧａＣＰＳｅ、ＢＧａＣＡｓＳｅ、ＢＧａＣＰＳｅＮ、ＢＧａＣＡｓＳｅＮ、ＢＧａＣＰＳｅＯ、ＢＧａＣＡｓＳｅＯのうちのいずれかの組成を含む、前記（１）乃至（９）のうちのいずれかに記載のスイッチ素子。
（１２）
　前記スイッチ層は、ＢＡｌＧａＰＴｅ、ＢＡｌＧａＡｓＴｅ、ＢＡｌＧａＰＴｅＮ、ＢＡｌＧａＡｓＴｅＮ、ＢＡｌＧａＰＴｅＯ、ＢＡｌＧａＡｓＴｅＯ、ＢＡｌＧａＣＰＴｅ、ＢＡｌＧａＣＡｓＴｅ、ＢＡｌＧａＣＰＴｅＮ、ＢＡｌＧａＣＡｓＴｅＮ、ＢＡｌＧａＣＰＴｅＯ、ＢＡｌＧａＣＡｓＴｅＯ、ＢＡｌＧａＰＳｅ、ＢＡｌＧａＡｓＳｅ、ＢＡｌＧａＰＳｅＮ、ＢＡｌＧａＡｓＳｅＮ、ＢＡｌＧａＰＳｅＯ、ＢＡｌＧａＡｓＳｅＯ、ＢＡｌＧａＣＰＳｅ、ＢＡｌＧａＣＡｓＳｅ、ＢＡｌＧａＣＰＳｅＮ、ＢＡｌＧａＣＡｓＳｅＮ、ＢＡｌＧａＣＰＳｅＯ、ＢＡｌＧａＣＡｓＳｅＯのうちのいずれかの組成を含む、前記（１）乃至（９）のうちのいずれかに記載のスイッチ素子。
（１３）
　前記スイッチ層は、ＢＧａＩｎＰＴｅ、ＢＧａＩｎＡｓＴｅ、ＢＧａＩｎＰＴｅＮ、ＢＧａＩｎＡｓＴｅＮ、ＢＧａＩｎＰＴｅＯ、ＢＧａＩｎＡｓＴｅＯ、ＢＧａＩｎＣＰＴｅ、ＢＧａＩｎＣＡｓＴｅ、ＢＧａＩｎＣＰＴｅＮ、ＢＧａＩｎＣＡｓＴｅＮ、ＢＧａＩｎＣＰＴｅＯ、ＢＧａＩｎＣＡｓＴｅＯ、ＢＧａＩｎＰＳｅ、ＢＧａＩｎＡｓＳｅ、ＢＧａＩｎＰＳｅＮ、ＢＧａＩｎＡｓＳｅＮ、ＢＧａＩｎＰＳｅＯ、ＢＧａＩｎＡｓＳｅＯ、ＢＧａＩｎＣＰＳｅ、ＢＧａＩｎＣＡｓＳｅ、ＢＧａＩｎＣＰＳｅＮ、ＢＧａＩｎＣＡｓＳｅＮ、ＢＧａＩｎＣＰＳｅＯ、ＢＧａＩｎＣＡｓＳｅＯのうちのいずれかの組成を含む、前記（１）乃至（９）のうちのいずれかに記載のスイッチ素子。
（１４）
　前記スイッチ層は、ＧａＰＴｅ、ＧａＰＳｅ、ＧａＰＴｅＯ、ＧａＰＳｅＯ、ＧａＰＴｅＮ、ＧａＰＳｅＮ、ＡｌＡｓＴｅ、ＡｌＡｓＳｅ、ＧａＡｓＴｅ、ＧａＡｓＳｅ、ＡｌＡｓＴｅＯ、ＡｌＡｓＳｅＯ、ＧａＡｓＴｅＯ、ＧａＡｓＳｅＯ、ＡｌＡｓＴｅＮ、ＡｌＡｓＳｅＮ、ＧａＡｓＴｅＮ、ＧａＡｓＳｅＮ、ＧａＧｅＡｓＴｅ、ＧａＧｅＡｓＳｅ、ＧａＧｅＡｓＴｅＯ、ＧａＧｅＡｓＳｅＯ、ＧａＧｅＡｓＴｅＮ、ＧａＧｅＡｓＳｅＮ、ＧａＳｉＡｓＴｅ、ＧａＳｉＡｓＳｅ、ＧａＳｉＡｓＴｅＯ、ＧａＳｉＡｓＳｅＯ、ＧａＳｉＡｓＴｅＮ、ＧａＳｉＡｓＳｅＮのうちのいずれかの組成を含む、前記（１）乃至（９）のうちのいずれかに記載のスイッチ素子。
（１５）
　前記スイッチ層は、ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種を含む、前記（１）乃至（１４）のうちのいずれかに記載のスイッチ素子。
（１６）
　複数のメモリセルを備え、
　前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
　前記スイッチ素子は、
　第１電極と、
　前記第１電極と対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられたスイッチ層とを備え、
　前記スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素とを含み、さらに、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素との少なくとも一方を含む
　記憶装置。
（１７）
　前記メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、前記（１６）に記載の記憶装置。
（１８）
　前記複数のメモリセルは、２つ以上積層されている、前記（１６）または（１７）に記載の記憶装置。
（１９）
　プロセッサを含むホストコンピュータと、
　複数のメモリセルを含むメモリセルアレイによって構成されたメモリと、
　前記ホストコンピュータからのコマンドに従って前記メモリに対してリクエスト制御を行うメモリコントローラとを備え、
　前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
　前記スイッチ素子は、
　第１電極と、
　前記第１電極と対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられたスイッチ層とを備え、
　前記スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素とを含み、さらに、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素との少なくとも一方を含む
　メモリシステム。
　１～６…メモリセルアレイ、１０…メモリセル、２０…スイッチ素子、２１…下部電極、２２…スイッチ層、２３，３２…上部電極、２４…高抵抗層、３０…メモリ素子、３１…メモリ層、３１Ａ…イオン源層、３１Ｂ…抵抗変化層、４１…中間電極、ＢＬ…ビット線、ＲＭ…読み出しマージン、ＷＬ…ワード線、ΔＶｔｈ１…スイッチ素子の閾値電圧バラつき、ΔＶｔｈ２…メモリ素子の閾値電圧バラつき。

Claims (19)

  1. 　第１電極と、
    　前記第１電極と対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられたスイッチ層とを備え、
    　前記スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素とを含み、さらに、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素との少なくとも一方を含む
    　スイッチ素子。
  2. 　前記スイッチ層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、請求項１に記載のスイッチ素子。
  3. 　前記スイッチ層には、カルコゲン元素が２０原子％以上７０原子％以下、前記第１元素が３原子％以上４０原子％以下、前記第２元素および前記第３元素の少なくとも一方を３原子％以上含む、請求項１に記載のスイッチ素子。
  4. 　前記スイッチ層が前記第２元素を含む場合には、その含有量の上限は５０原子％以下である、請求項３に記載のスイッチ素子。
  5. 　前記スイッチ層が前記第３元素を含む場合には、その含有量の上限は４０原子％以下である、請求項３に記載のスイッチ素子。
  6. 　前記スイッチ層は、さらに窒素（Ｎ）および酸素（Ｏ）のうちの少なくとも１種を含む、請求項１に記載のスイッチ素子。
  7. 　前記スイッチ層には、窒素（Ｎ）または酸素（Ｏ）を除いた組成比の合計を１００原子％とした場合、カルコゲン元素が２０原子％以上７０原子％以下、前記第１元素が３原子％以上４０原子％以下、前記第２元素および前記第３元素の少なくとも一方を３原子％以上含む、請求項１に記載のスイッチ素子。
  8. 　前記スイッチ層が前記第２元素を含む場合には、その含有量の上限は５０原子％以下である、請求項７に記載のスイッチ素子。
  9. 　前記スイッチ層が前記第３元素を含む場合には、その含有量の上限は４０原子％以下である、請求項７に記載のスイッチ素子。
  10. 　前記スイッチ層は、ＢＡｓＴｅ、ＢＡｓＴｅＮ、ＢＡｓＴｅＯ、ＢＣＡｓＴｅ、ＢＣＡｓＴｅＮ、ＢＣＡｓＴｅＯ、ＢＰＡｓＴｅ，ＢＰＡｓＴｅＮ、ＢＰＡｓＴｅＯ、ＢＣＰＡｓＴｅ、ＢＣＰＡｓＴｅＮ、ＢＣＰＡｓＴｅＯ、ＢＡｓＳｅ、ＢＡｓＳｅＮ、ＢＡｓＳｅＯ、ＢＣＡｓＳｅ、ＢＣＡｓＳｅＮ、ＢＣＡｓＳｅＯ、ＢＰＡｓＳｅ，ＢＰＡｓＳｅＮ、ＢＰＡｓＳｅＯ、ＢＣＰＡｓＳｅ、ＢＣＰＡｓＳｅＮ、ＢＣＰＡｓＳｅＯのうちのいずれかの組成を含む、請求項１に記載のスイッチ素子。
  11. 　前記スイッチ層は、ＢＧａＰＴｅ、ＢＧａＡｓＴｅ、ＢＧａＰＴｅＮ、ＢＧａＡｓＴｅＮ、ＢＧａＰＴｅＯ、ＢＧａＡｓＴｅＯ、ＢＧａＣＰＴｅ、ＢＧａＣＡｓＴｅ、ＢＧａＣＰＴｅＮ、ＢＧａＣＡｓＴｅＮ、ＢＧａＣＰＴｅＯ、ＢＧａＣＡｓＴｅＯ、ＢＧａＰＳｅ、ＢＧａＡｓＳｅ、ＢＧａＰＳｅＮ、ＢＧａＡｓＳｅＮ、ＢＧａＰＳｅＯ、ＢＧａＡｓＳｅＯ、ＢＧａＣＰＳｅ、ＢＧａＣＡｓＳｅ、ＢＧａＣＰＳｅＮ、ＢＧａＣＡｓＳｅＮ、ＢＧａＣＰＳｅＯ、ＢＧａＣＡｓＳｅＯのうちのいずれかの組成を含む、請求項１に記載のスイッチ素子。
  12. 　前記スイッチ層は、ＢＡｌＧａＰＴｅ、ＢＡｌＧａＡｓＴｅ、ＢＡｌＧａＰＴｅＮ、ＢＡｌＧａＡｓＴｅＮ、ＢＡｌＧａＰＴｅＯ、ＢＡｌＧａＡｓＴｅＯ、ＢＡｌＧａＣＰＴｅ、ＢＡｌＧａＣＡｓＴｅ、ＢＡｌＧａＣＰＴｅＮ、ＢＡｌＧａＣＡｓＴｅＮ、ＢＡｌＧａＣＰＴｅＯ、ＢＡｌＧａＣＡｓＴｅＯ、ＢＡｌＧａＰＳｅ、ＢＡｌＧａＡｓＳｅ、ＢＡｌＧａＰＳｅＮ、ＢＡｌＧａＡｓＳｅＮ、ＢＡｌＧａＰＳｅＯ、ＢＡｌＧａＡｓＳｅＯ、ＢＡｌＧａＣＰＳｅ、ＢＡｌＧａＣＡｓＳｅ、ＢＡｌＧａＣＰＳｅＮ、ＢＡｌＧａＣＡｓＳｅＮ、ＢＡｌＧａＣＰＳｅＯ、ＢＡｌＧａＣＡｓＳｅＯのうちのいずれかの組成を含む、請求項１に記載のスイッチ素子。
  13. 　前記スイッチ層は、ＢＧａＩｎＰＴｅ、ＢＧａＩｎＡｓＴｅ、ＢＧａＩｎＰＴｅＮ、ＢＧａＩｎＡｓＴｅＮ、ＢＧａＩｎＰＴｅＯ、ＢＧａＩｎＡｓＴｅＯ、ＢＧａＩｎＣＰＴｅ、ＢＧａＩｎＣＡｓＴｅ、ＢＧａＩｎＣＰＴｅＮ、ＢＧａＩｎＣＡｓＴｅＮ、ＢＧａＩｎＣＰＴｅＯ、ＢＧａＩｎＣＡｓＴｅＯ、ＢＧａＩｎＰＳｅ、ＢＧａＩｎＡｓＳｅ、ＢＧａＩｎＰＳｅＮ、ＢＧａＩｎＡｓＳｅＮ、ＢＧａＩｎＰＳｅＯ、ＢＧａＩｎＡｓＳｅＯ、ＢＧａＩｎＣＰＳｅ、ＢＧａＩｎＣＡｓＳｅ、ＢＧａＩｎＣＰＳｅＮ、ＢＧａＩｎＣＡｓＳｅＮ、ＢＧａＩｎＣＰＳｅＯ、ＢＧａＩｎＣＡｓＳｅＯのうちのいずれかの組成を含む、請求項１に記載のスイッチ素子。
  14. 　前記スイッチ層は、ＧａＰＴｅ、ＧａＰＳｅ、ＧａＰＴｅＯ、ＧａＰＳｅＯ、ＧａＰＴｅＮ、ＧａＰＳｅＮ、ＡｌＡｓＴｅ、ＡｌＡｓＳｅ、ＧａＡｓＴｅ、ＧａＡｓＳｅ、ＡｌＡｓＴｅＯ、ＡｌＡｓＳｅＯ、ＧａＡｓＴｅＯ、ＧａＡｓＳｅＯ、ＡｌＡｓＴｅＮ、ＡｌＡｓＳｅＮ、ＧａＡｓＴｅＮ、ＧａＡｓＳｅＮ、ＧａＧｅＡｓＴｅ、ＧａＧｅＡｓＳｅ、ＧａＧｅＡｓＴｅＯ、ＧａＧｅＡｓＳｅＯ、ＧａＧｅＡｓＴｅＮ、ＧａＧｅＡｓＳｅＮ、ＧａＳｉＡｓＴｅ、ＧａＳｉＡｓＳｅ、ＧａＳｉＡｓＴｅＯ、ＧａＳｉＡｓＳｅＯ、ＧａＳｉＡｓＴｅＮ、ＧａＳｉＡｓＳｅＮのうちのいずれかの組成を含む、請求項１に記載のスイッチ素子。
  15. 　前記スイッチ層は、ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種を含む、請求項１に記載のスイッチ素子。
  16. 　複数のメモリセルを備え、
    　前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
    　前記スイッチ素子は、
    　第１電極と、
    　前記第１電極と対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられたスイッチ層とを備え、
    　前記スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素とを含み、さらに、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素との少なくとも一方を含む
    　記憶装置。
  17. 　前記メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、請求項１６に記載の記憶装置。
  18. 　前記複数のメモリセルは、２つ以上積層されている、請求項１６に記載の記憶装置。
  19. 　プロセッサを含むホストコンピュータと、
    　複数のメモリセルを含むメモリセルアレイによって構成されたメモリと、
    　前記ホストコンピュータからのコマンドに従って前記メモリに対してリクエスト制御を行うメモリコントローラとを備え、
    　前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
    　前記スイッチ素子は、
    　第１電極と、
    　前記第１電極と対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられたスイッチ層とを備え、
    　前記スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の第１元素とを含み、さらに、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の第２元素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の第３元素との少なくとも一方を含む
    　メモリシステム。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020043131A (ja) * 2018-09-06 2020-03-19 キオクシア株式会社 半導体記憶装置
JP2020083683A (ja) * 2018-11-21 2020-06-04 マイクロン テクノロジー，インク． カルコゲナイドメモリデバイスの構成要素及び組成物
US10727405B2 (en) 2017-03-22 2020-07-28 Micron Technology, Inc. Chalcogenide memory device components and composition
WO2020213321A1 (ja) * 2019-04-17 2020-10-22 ソニーセミコンダクタソリューションズ株式会社 スパッタリングターゲット及びその製造方法、メモリ装置の製造方法
CN112599663A (zh) * 2019-09-17 2021-04-02 爱思开海力士有限公司 硫族化物材料、可变电阻存储器件和电子设备
US11152427B2 (en) 2017-03-22 2021-10-19 Micron Technology, Inc. Chalcogenide memory device components and composition
JP2022505743A (ja) * 2018-10-24 2022-01-14 マイクロン テクノロジー，インク． ３ｄ積層集積回路によって実装される機能ブロック
JP2022075571A (ja) * 2020-11-03 2022-05-18 三星電子株式会社 カルコゲン化合物層を含む半導体素子、及びそれを含む半導体装置
US11424290B2 (en) 2019-09-18 2022-08-23 Kioxia Corporation Variable resistance element
WO2022201744A1 (ja) * 2021-03-23 2022-09-29 ソニーセミコンダクタソリューションズ株式会社 不揮発性記憶装置
WO2023167029A1 (ja) * 2022-03-02 2023-09-07 ソニーセミコンダクタソリューションズ株式会社 スパッタリングターゲット、カルコゲナイド膜の成膜方法及びメモリ装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113169271A (zh) * 2018-11-26 2021-07-23 美光科技公司 硫族化物存储器装置组件和组合物
CN111223507B (zh) * 2018-11-27 2023-11-14 美光科技公司 硫族化物存储器装置组件和组合物
CN112703592B (zh) * 2019-02-15 2024-03-12 铠侠股份有限公司 非易失性半导体存储装置及其制造方法
JP2021022711A (ja) * 2019-07-30 2021-02-18 キオクシア株式会社 半導体記憶装置
US11289540B2 (en) 2019-10-15 2022-03-29 Macronix International Co., Ltd. Semiconductor device and memory cell
FR3102884B1 (fr) * 2019-11-04 2021-11-12 Commissariat Energie Atomique Dispositif memoire non volatile selecteur et procede de lecture associe
EP4495935A3 (en) * 2019-11-15 2025-03-12 Kim, Jun-sung Composition for memory cell containing chalcogen compound, structure thereof, method for manufacturing same, and method for operating same
US11158787B2 (en) * 2019-12-17 2021-10-26 Macronix International Co., Ltd. C—As—Se—Ge ovonic materials for selector devices and memory devices using same
JP2021103749A (ja) * 2019-12-25 2021-07-15 キオクシア株式会社 抵抗変化素子
US11362276B2 (en) 2020-03-27 2022-06-14 Macronix International Co., Ltd. High thermal stability SiOx doped GeSbTe materials suitable for embedded PCM application
CN111584710B (zh) * 2020-04-10 2023-09-26 中国科学院上海微系统与信息技术研究所 一种ots材料、选通器单元及其制备方法
KR20220021550A (ko) * 2020-08-14 2022-02-22 삼성전자주식회사 정보 저장 물질 패턴 및 셀렉터 물질 패턴을 포함하는 반도체 장치
CN113571635B (zh) * 2020-09-16 2024-10-29 中国科学院上海微系统与信息技术研究所 选通管材料、选通管单元及制备方法、存储器结构
JP2022051104A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 スイッチング素子
US11545499B2 (en) 2020-10-06 2023-01-03 International Business Machines Corporation Read-only memory with vertical transistors
KR102866071B1 (ko) * 2020-11-03 2025-09-29 삼성전자주식회사 칼코겐 화합물층을 포함하는 반도체 소자 및 이를 포함한 반도체 장치
KR102866070B1 (ko) * 2020-11-10 2025-09-26 삼성전자주식회사 칼코겐 화합물 및 이를 포함하는 반도체 소자
US11631811B2 (en) * 2021-05-07 2023-04-18 Micron Technology, Inc. WSiGe electrode structures for memory devices, and associated devices and systems
CN114203901B (zh) * 2021-12-07 2025-05-13 中国科学院上海微系统与信息技术研究所 一种开关器件及存储器
US11997937B2 (en) * 2022-02-21 2024-05-28 Micron Technology, Inc. Chalcogenide memory device compositions
US12310031B2 (en) 2022-07-08 2025-05-20 Macronix International Co., Ltd. Multi-layer ovonic threshold switch (OTS) for switching devices and memory devices using the same
KR102581503B1 (ko) 2022-10-31 2023-09-21 한국과학기술원 상변화 메모리 장치 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009534835A (ja) * 2006-04-20 2009-09-24 オボニックス インク． メモリまたはｆｐｌａとして使用するための通常は単相のカルコゲナイド材料のプログラミング
JP2012219330A (ja) * 2011-04-08 2012-11-12 Ulvac Japan Ltd 相変化メモリの形成装置、及び相変化メモリの形成方法
WO2015107945A1 (ja) * 2014-01-17 2015-07-23 ソニー株式会社 スイッチ素子および記憶装置
WO2016129306A1 (ja) * 2015-02-10 2016-08-18 ソニー株式会社 選択素子およびメモリセルならびに記憶装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967344B2 (en) * 2003-03-10 2005-11-22 Energy Conversion Devices, Inc. Multi-terminal chalcogenide switching devices
US7323707B2 (en) * 2004-06-30 2008-01-29 Intel Corporation Initializing phase change memories
US7687830B2 (en) * 2004-09-17 2010-03-30 Ovonyx, Inc. Phase change memory with ovonic threshold switch
US7767992B2 (en) * 2005-08-09 2010-08-03 Ovonyx, Inc. Multi-layer chalcogenide devices
US20080042119A1 (en) * 2005-08-09 2008-02-21 Ovonyx, Inc. Multi-layered chalcogenide and related devices having enhanced operational characteristics
US7511984B2 (en) * 2006-08-30 2009-03-31 Micron Technology, Inc. Phase change memory
KR20090009652A (ko) * 2007-07-20 2009-01-23 삼성전자주식회사 탄소함유 상변화 물질과 이를 포함하는 메모리 소자 및 그동작 방법
KR100905420B1 (ko) * 2007-08-06 2009-07-02 재단법인서울대학교산학협력재단 저항변화기록소자, 그 제조방법, 정보기록방법 및정보판독방법
KR20090020938A (ko) * 2007-08-24 2009-02-27 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
KR100990215B1 (ko) * 2008-07-17 2010-10-29 한국전자통신연구원 상변화 메모리 소자 및 그 제조 방법
KR100985184B1 (ko) * 2008-07-23 2010-10-05 삼성전자주식회사 전기 소자 및 그 형성 방법
US8148707B2 (en) * 2008-12-30 2012-04-03 Stmicroelectronics S.R.L. Ovonic threshold switch film composition for TSLAGS material
US20100165716A1 (en) 2008-12-30 2010-07-01 Stmicroelectronics S.R.L. Nonvolatile memory with ovonic threshold switches
US9082954B2 (en) * 2010-09-24 2015-07-14 Macronix International Co., Ltd. PCRAM with current flowing laterally relative to axis defined by electrodes
US20120181499A1 (en) * 2011-01-19 2012-07-19 Macronix International Co., Ltd. QUATERNARY GALLIUM TELLURIUM ANTIMONY (M-GaTeSb) BASED PHASE CHANGE MEMORY DEVICES
KR20130062211A (ko) * 2011-12-03 2013-06-12 에스케이하이닉스 주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US20130320286A1 (en) * 2012-06-05 2013-12-05 Dong-Soo Lee Switching elements and devices, memory devices and methods of manufacturing the same
JP2014033041A (ja) * 2012-08-02 2014-02-20 Tokyo Electron Ltd スイッチ素子およびそれを用いたクロスバー型メモリアレイ
US8963116B2 (en) * 2012-10-30 2015-02-24 Globalfoundries Singapore Pte. Ltd. Wrap around phase change memory
US9252359B2 (en) * 2013-03-03 2016-02-02 Adesto Technologies Corporation Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
US9082964B2 (en) * 2013-03-15 2015-07-14 Globalfoundries Singapore Pte. Ltd. Nonvolative memory with filament
JP6151650B2 (ja) * 2014-01-17 2017-06-21 ソニーセミコンダクタソリューションズ株式会社 記憶装置
US9318531B1 (en) * 2014-10-16 2016-04-19 Intermolecular, Inc. SiC—Si3N4 nanolaminates as a semiconductor for MSM snapback selector devices
KR102532201B1 (ko) * 2016-07-22 2023-05-12 삼성전자 주식회사 메모리 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009534835A (ja) * 2006-04-20 2009-09-24 オボニックス インク． メモリまたはｆｐｌａとして使用するための通常は単相のカルコゲナイド材料のプログラミング
JP2012219330A (ja) * 2011-04-08 2012-11-12 Ulvac Japan Ltd 相変化メモリの形成装置、及び相変化メモリの形成方法
WO2015107945A1 (ja) * 2014-01-17 2015-07-23 ソニー株式会社 スイッチ素子および記憶装置
WO2016129306A1 (ja) * 2015-02-10 2016-08-18 ソニー株式会社 選択素子およびメモリセルならびに記憶装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114615B2 (en) 2017-03-22 2021-09-07 Micron Technology, Inc. Chalcogenide memory device components and composition
US11152427B2 (en) 2017-03-22 2021-10-19 Micron Technology, Inc. Chalcogenide memory device components and composition
US10727405B2 (en) 2017-03-22 2020-07-28 Micron Technology, Inc. Chalcogenide memory device components and composition
JP7068110B2 (ja) 2018-09-06 2022-05-16 キオクシア株式会社 半導体記憶装置
JP2020043131A (ja) * 2018-09-06 2020-03-19 キオクシア株式会社 半導体記憶装置
JP2022505743A (ja) * 2018-10-24 2022-01-14 マイクロン テクノロジー，インク． ３ｄ積層集積回路によって実装される機能ブロック
JP2020083683A (ja) * 2018-11-21 2020-06-04 マイクロン テクノロジー，インク． カルコゲナイドメモリデバイスの構成要素及び組成物
JP2022009165A (ja) * 2018-11-21 2022-01-14 マイクロン テクノロジー，インク． カルコゲナイドメモリデバイスの構成要素及び組成物
WO2020213321A1 (ja) * 2019-04-17 2020-10-22 ソニーセミコンダクタソリューションズ株式会社 スパッタリングターゲット及びその製造方法、メモリ装置の製造方法
CN112599663A (zh) * 2019-09-17 2021-04-02 爱思开海力士有限公司 硫族化物材料、可变电阻存储器件和电子设备
US11424290B2 (en) 2019-09-18 2022-08-23 Kioxia Corporation Variable resistance element
JP2022075571A (ja) * 2020-11-03 2022-05-18 三星電子株式会社 カルコゲン化合物層を含む半導体素子、及びそれを含む半導体装置
WO2022201744A1 (ja) * 2021-03-23 2022-09-29 ソニーセミコンダクタソリューションズ株式会社 不揮発性記憶装置
WO2023167029A1 (ja) * 2022-03-02 2023-09-07 ソニーセミコンダクタソリューションズ株式会社 スパッタリングターゲット、カルコゲナイド膜の成膜方法及びメモリ装置

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Publication number Publication date
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KR102389106B1 (ko) 2022-04-21
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CN109716507A (zh) 2019-05-03
US20190252609A1 (en) 2019-08-15

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