WO2017049660A1

WO2017049660A1 - 扫描驱动电路及具有该电路的液晶显示装置

Info

Publication number: WO2017049660A1
Application number: PCT/CN2015/091069
Authority: WO
Inventors: 赵莽
Original assignee: Shenzhen China Star Optoelectronics Technology Co Ltd; Wuhan China Star Optoelectronics Technology Co Ltd
Current assignee: Wuhan China Star Optoelectronics Technology Co Ltd; TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2015-09-23
Filing date: 2015-09-29
Publication date: 2017-03-30
Anticipated expiration: 2018-03-23
Also published as: CN105096900A; US9799295B2; US20170169780A1; CN105096900B

Abstract

一种扫描驱动电路（1）及液晶显示装置，所述扫描驱动电路（1）包括输入模块（100），对上级控制信号（Q(N-1)）、第一及第二时钟信号(XCK1,CK1)进行运算以获得第一控制信号；复位模块（200），根据复位信号（Reset）对控制信号点（Q(N)）进行清零；锁存模块（300），对第一控制信号、第一及第二时钟信号(XCK1,CK1)进行运算以获得第二控制信号；逻辑处理模块（400），对第二控制信号及第三时钟信号（CK2）进行逻辑运算以获得逻辑控制信号；输出模块（500），对逻辑控制信号进行运算以获得扫描驱动信号；扫描线（Gate），接收扫描驱动信号并传输至像素单元，以此实现控制信号点（Q(N)）及扫描驱动信号的复位清零，进而避免造成扫描驱动电路（1）的失效。

Description

扫描驱动电路及具有该电路的液晶显示装置

【技术领域】

本发明涉及显示技术领域，特别是涉及一种扫描驱动电路及具有该电路的液晶显示装置。

【背景技术】

目前的液晶显示装置中采用扫描驱动电路，也就是利用现有薄膜晶体管液晶显示器阵列制程将扫描驱动电路制作在阵列基板上，实现对逐行扫描的驱动方式。现有的扫描驱动电路在工作之前需要利用复位信号对控制信号点及扫描驱动信号进行复位清零，如果控制信号点在上一帧工作时有正电荷的残留，那么会造成控制信号点维持高电平，使得控制信号点控制的薄膜晶体管与复位信号控制的薄膜晶体管形成竞争，造成复位信号不能正常工作，控制信号点及扫描驱动信号不能进行正常的复位清零，进而可能造成扫描驱动电路失效。

【发明内容】

本发明主要解决的技术问题是提供一种扫描驱动电路及具有该电路的液晶显示装置，能够实现控制信号点及扫描驱动信号的复位清零，避免造成扫描驱动电路的失效。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种扫描驱动电路，包括：

输入模块，用于接收上级控制信号、第一及第二时钟信号并对所述上级控制信号、所述第一及第二时钟信号进行运算以获得第一控制信号并对所述第一控制信号进行输出；

复位模块，连接所述输入模块，用于接收复位信号并根据所述复位信号对所述扫描驱动电路的控制信号点进行清零；

锁存模块，用于接收所述输入模块输出的第一控制信号及接收所述第一及第二时钟信号并对所述第一控制信号、所述第一及第二时钟信号进行运算以获得第二控制信号并对所述第二控制信号进行锁存及输出；

逻辑处理模块，连接所述锁存模块，用于接收所述锁存模块输出的第二控制信号及接收第三时钟信号并对所述第二控制信号及所述第三时钟信号进行逻辑运算以获得逻辑控制信号并将所述逻辑控制信号输出；

输出模块，连接所述逻辑处理模块，用于接收所述逻辑处理模块输出的逻辑控制信号并对所述逻辑控制信号进行运算以获得扫描驱动信号，并将所述扫描驱动信号输出；及

扫描线，连接所述输出模块，用于将所述输出模块输出的扫描驱动信号传输至像素单元。

其中，所述输入模块包括第一至第四可控开关及第一反相器，所述第一可控开关的控制端连接所述第一时钟信号，所述第一可控开关的输入端连接所述开启电压端，所述第一可控开关的输出端连接所述第二可控开关的输入端，所述第二可控开关的控制端连接所述上级控制信号及所述第三可控开关的控制端，所述第二可控开关的输出端连接所述复位模块、所述锁存模块及所述第三可控开关的输出端，所述第三可控开关的输入端连接所述第四可控开关的输出端，所述第四可控开关的输入端连接关闭电压端，所述第四可控开关的控制端连接所述第二时钟信号，所述第一反相器的输入端连接所述第二时钟信号，所述第一反相器的输出端连接所述第一时钟信号。

其中，所述复位模块包括第五可控开关，所述第五可控开关的控制端连接所述复位信号，所述第五可控开关的输入端连接所述开启电压端，所述第五可控开关的输出端连接所述第二及第三可控开关的输出端及所述锁存模块。

其中，所述锁存模块包括第六至第十可控开关及反相器，所述第六可控开关的控制端连接所述第二时钟信号，所述第六可控开关的输入端连接所述开启电压端，所述第六可控开关的输出端连接所述第七可控开关的输入端，所述第七可控开关的控制端连接所述第八可控开关的控制端、所述控制信号点及所述逻辑处理模块，所述第七可控开关的输出端连接所述第八可控开关的输出端、所述第五可控开关的输出端及所述第二可控开关的输出端，所述第八可控开关的输入端连接所述第九可控开关的输出端，所述第九可控开关的输入端连接所述关闭电压端，所述第九可控开关的控制端连接所述第十可控开关的输出端，所述第十可控开关的控制端连接所述复位信号，所述第十可控开关的输入端连接所述第一可控开关，所述第二反相器的输入端连接所述第五可控开关的输出端，所述第二反相器的输出端连接所述控制信号点、所述第七及第八可控开关的控制端及所述逻辑处理模块。

其中，所述锁存模块包括第六至第十可控开关及第二反相器，所述第六可控开关的控制端连接所述第二时钟信号，所述第六可控开关的输入端连接所述开启电压端，所述第六可控开关的输出端连接所述第七可控开关的输入端，所述第七可控开关的控制端连接所述第八可控开关的控制端、所述控制信号点及所述逻辑处理模块，所述第七可控开关的输出端连接所述第八可控开关的输出端、所述第五可控开关的输出端及所述第二可控开关的输出端，所述第八可控开关的输入端连接所述第九可控开关的输出端，所述第九可控开关的输入端连接所述第十可控开关的输入端，所述第九可控开关的控制端连接所述第一时钟端，所述第十可控开关的控制端连接所述复位信号，所述第十可控开关的输入端连接所述关闭电压端，所述第二反相器的输入端连接所述第五可控开关的输出端，所述第二反相器的输出端连接所述控制信号点、所述第七及第八可控开关的控制端及所述逻辑处理模块。

其中，所述锁存模块包括第六至第九可控开关及与门，所述第六可控开关的控制端连接所述第二时钟信号，所述第六可控开关的输入端连接所述开启电压端，所述第六可控开关的输出端连接所述第七可控开关的输入端，所述第七可控开关的控制端连接所述第八可控开关的控制端、所述控制信号点及所述逻辑处理模块，所述第七可控开关的输出端连接所述第八可控开关的输出端、所述第五可控开关的输出端及所述第二可控开关的输出端，所述第八可控开关的输入端连接所述第九可控开关的输出端，所述第九可控开关的输入端连接所述关闭电压端，所述第九可控开关的控制端连接所述与门的输出端，所述与门的第一输入端连接所述复位信号，所述与门的第二输入端连接所述第一时钟信号，所述第二反相器的输入端连接所述第五可控开关的输出端，所述第二反相器的输出端连接所述控制信号点、所述第七及第八可控开关的控制端及所述逻辑处理模块。

其中，所述逻辑处理模块包括第十一至第十四可控开关，所述第十一可控开关的输入端连接所述第十二可控开关的输入端，所述第十一可控开关的控制端连接所述控制点及所述第十三可控开关的控制端，所述第十一可控开关的输出端连接所述第十二可控开关的输出端、所述输出模块及所述第十三可控开关的输入端，所述第十二可控开关的控制端连接所述第三时钟信号及所述第十四可控开关的控制端，所述第十三可控开关的输出端连接所述第十四可控开关的输入端，所述第十四可控开关的输入端连接所述关闭电压端。

其中，所述输出模块包括第三至第五反相器，所述第三反相器的输入端连接所述第十一及第十三可控开关的输出端，所述第三反相器的输出端连接所述第四反相器的输入端，所述第四反相器的输出端连接所述第五反相器的输入端，所述第五反相器的输出端连接所述扫描线。

其中，所述第一可控开关、所述第二可控开关、所述第五至第七可控开关、所述第十一可控开关及所述第十二可控开关为PMOS型薄膜晶体管，所述第三可控开关、所述第四可控开关、所述第八至第十可控开关、所述第十三可控开关及所述第十四可控开关为NMOS型薄膜晶体管。

为解决上述技术问题，本发明采用的另一个技术方案是：提供一种液晶显示装置，包括如上所述任一所述的扫描驱动电路。

本发明的有益效果是：区别于现有技术的情况，本发明的扫描驱动电路在所述复位模块工作时，所述复位信号为低电平，从而控制所述第五可控开关导通，所述此时无论所述控制信号点及所述第一时钟信号的电位如何，均能使得所述关闭电压端不被提供给所述控制信号点，以此实现所述控制信号点及所述扫描驱动信号的复位清零，进而避免造成所述扫描驱动电路的失效。

【附图说明】

图1是本发明的第一实施例的扫描驱动电路的结构示意图；

图2是本发明的第二实施例的扫描驱动电路的结构示意图；

图3是本发明的第三实施例的扫描驱动电路的结构示意图；

图4是本发明的扫描驱动电路避免竞争风险点的工作时序图；

图5是本发明的扫描驱动电路的工作时序图；

图6是本发明的液晶显示装置的示意图。

【具体实施方式】

请参阅图1，是本发明第一实施例的扫描驱动电路的结构示意图。如图1所示，本发明的扫描驱动电路1包括输入模块100，用于接收上级控制信号、第一及第二时钟信号并对所述上级控制信号、所述第一及第二时钟信号进行运算以获得第一控制信号并对所述第一控制信号进行输出；复位模块200，连接所述输入模块100，用于接收复位信号并根据所述复位信号对所述扫描驱动电路的控制信号点进行清零；锁存模块300，用于接收所述输入模块100输出的第一控制信号及接收所述第一及第二时钟信号并对所述第一控制信号、所述第一及第二时钟信号进行运算以获得第二控制信号并对所述第二控制信号进行锁存及输出；逻辑处理模块400，连接所述锁存模块300，用于接收所述锁存模块300输出的第二控制信号及接收第三时钟信号并对所述第二控制信号及所述第三时钟信号进行逻辑运算以获得逻辑控制信号并将所述逻辑控制信号输出；输出模块500，连接所述逻辑处理模块400，用于接收所述逻辑处理模块400输出的逻辑控制信号并对所述逻辑控制信号进行运算以获得扫描驱动信号，并将所述扫描驱动信号输出；及扫描线，连接所述输出模块500，用于将所述输出模块500输出的扫描驱动信号传输至像素单元。

所述输入模块100包括第一至第四可控开关T1-T4及第一反相器U1，所述第一可控开关T1的控制端连接所述第一时钟信号，所述第一可控开关T1的输入端连接所述开启电压端VGH，所述第一可控开关T1的输出端连接所述第二可控开关T2的输入端，所述第二可控开关T2的控制端连接所述上级控制信号及所述第三可控开关T3的控制端，所述第二可控开关T2的输出端连接所述复位模块200、所述锁存模块300及所述第三可控开关T3的输出端，所述第三可控开关T3的输入端连接所述第四可控开关T4的输出端，所述第四可控开关T4的输入端连接关闭电压端VGL，所述第四可控开关T4的控制端连接所述第二时钟信号，所述第一反相器U1的输入端连接所述第二时钟信号，所述第一反相器U1的输出端连接所述第一时钟信号。

所述复位模块200包括第五可控开关T5，所述第五可控开关T5的控制端连接所述复位信号，所述第五可控开关T5的输入端连接所述开启电压端VGH，所述第五可控开关T5的输出端连接所述第二及第三可控开关T2、T3的输出端及所述锁存模块300。

所述锁存模块300包括第六至第十可控开关T6-T10及反相器U2，所述第六可控开关T6的控制端连接所述第二时钟信号，所述第六可控开关T6的输入端连接所述开启电压端VGH，所述第六可控开关T6的输出端连接所述第七可控开关T7的输入端，所述第七可控开关T7的控制端连接所述第八可控开关T8的控制端、所述控制信号点及所述逻辑处理模块400，所述第七可控开关T7的输出端连接所述第八可控开关T8的输出端、所述第五可控开关T5的输出端及所述第二可控开关T2的输出端，所述第八可控开关T8的输入端连接所述第九可控开关T9的输出端，所述第九可控开关T9的输入端连接所述关闭电压端VGL，所述第九可控开关T9的控制端连接所述第十可控开关T10的输出端，所述第十可控开关T10的控制端连接所述复位信号，所述第十可控开关T10的输入端连接所述第一可控开关XCK1，所述第二反相器U2的输入端连接所述第五可控开关T5的输出端，所述第二反相器U2的输出端连接所述控制信号点、所述第七及第八可控开关T7、T8的控制端及所述逻辑处理模块400。

所述逻辑处理模块400包括第十一至第十四可控开关T11-T14，所述第十一可控开关T11的输入端连接所述第十二可控开关T12的输入端，所述第十一可控开关T11的控制端连接所述控制点及所述第十三可控开关T13的控制端，所述第十一可控开关T11的输出端连接所述第十二可控开关T12的输出端、所述输出模块500及所述第十三可控开关T13的输入端，所述第十二可控开关T12的控制端连接所述第三时钟信号及所述第十四可控开关T14的控制端，所述第十三可控开关T13的输出端连接所述第十四可控开关T14的输入端，所述第十四可控开关T14的输入端连接所述关闭电压端VGL。

所述输出模块500包括第三至第五反相器U3-U5，所述第三反相器U3的输入端连接所述第十一及第十三可控开关T11、T13的输出端，所述第三反相器U3的输出端连接所述第四反相器U4的输入端，所述第四反相器U4的输出端连接所述第五反相器U5的输入端，所述第五反相器U5的输出端连接所述扫描线。

所述实施例中仅以一个扫描驱动电路为例进行说明，其中，所述上级控制信号为上级控制信号Q（N-1），所述第一时钟信号为第一时钟信号XCK1，所述第二时钟信号为第二时钟信号CK1，所述复位信号为复位信号Reset，所述第三时钟信号为第三时钟信号CK2，所述控制信号点为控制信号点Q（N），所述扫描线为扫描线Gate。

所述第一实施例的扫描驱动电路1的工作原理如下：

当所述复位模块200工作时，所述复位信号Reset为低电平，所述第五可控开关T5的控制端接收所述低电平信号而导通，所述第十可控开关T10的控制端接收所述低电平信号而截止，所述第一时钟信号XCK1的高电平不能作用于所述第九可控开关T9的控制端，所述第九可控开关T9截止，此时即使所述控制点Q（N）的高电平控制所述第八可控开关T8导通，所述关闭电压端VGL也不能被提供到所述控制信号点Q（N），因此所述控制信号点Q（N）的高电平不会影响所述复位信号Reset的正常工作，所述控制信号点Q（N）会在所述复位信号Reset的低平来临时变成低电位，从而对所述控制信号点Q（N）点及所述扫描驱动信号完成复位清零。

请参阅图2，是本发明第二实施例的扫描驱动电路的结构示意图。如图2所示，所述第二实施例的扫描驱动电路与所述第一实施例的扫描驱动电路的区别之处在于：所述锁存模块300包括第六至第十可控开关T6-T10及第二反相器U2，所述第六可控开关T6的控制端连接所述第二时钟信号，所述第六可控开关T6的输入端连接所述开启电压端VGH，所述第六可控开关T6的输出端连接所述第七可控开关T7的输入端，所述第七可控开关T7的控制端连接所述第八可控开关T8的控制端、所述控制信号点及所述逻辑处理模块400，所述第七可控开关T7的输出端连接所述第八可控开关T8的输出端、所述第五可控开关T5的输出端及所述第二可控开关T2的输出端，所述第八可控开关T8的输入端连接所述第九可控开关T9的输出端，所述第九可控开关T9的输入端连接所述第十可控开关T10的输入端，所述第九可控开关T9的控制端连接所述第一时钟端，所述第十可控开关T10的控制端连接所述复位信号，所述第十可控开关T10的输入端连接所述关闭电压端VGL，所述第二反相器U2的输入端连接所述第五可控开关T5的输出端，所述第二反相器U2的输出端连接所述控制信号点、所述第七及第八可控开关T7、T8的控制端及所述逻辑处理模块400。

所述第二实施例的扫描驱动电路1的工作原理如下：

当所述复位模块200工作时，所述复位信号Reset为低电平，所述第五可控开关T5的控制端接收所述低电平信号而导通，所述第十可控开关T10的控制端接收所述低电平信号而截止，此时即使所述控制信号点Q（N）及所述第一时钟信号XCK1的高电平控制所述第八可控开关T8及所述第九可控开关T9导通，所述关闭电压端VGL也不能被提供到所述控制信号点Q（N），因此所述控制信号点Q（N）的高电平不会影响所述复位信号Reset的正常工作，所述控制信号点Q（N）会在所述复位信号Reset的低平来临时变成低电位，从而对所述控制信号点Q（N）点及所述扫描驱动信号完成复位清零。

请参阅图3，是本发明第三实施例的扫描驱动电路的结构示意图。如图3所示，所述第三实施例的扫描驱动电路与所述第一实施例的扫描驱动电路的区别之处在于：所述锁存模块300包括第六至第九可控开关T6-T9及与门Y1，所述第六可控开关T6的控制端连接所述第二时钟信号，所述第六可控开关T6的输入端连接所述开启电压端VGH，所述第六可控开关T6的输出端连接所述第七可控开关T7的输入端，所述第七可控开关T7的控制端连接所述第八可控开关T8的控制端、所述控制信号点及所述逻辑处理模块400，所述第七可控开关T7的输出端连接所述第八可控开关T8的输出端、所述第五可控开关T5的输出端及所述第二可控开关T2的输出端，所述第八可控开关T8的输入端连接所述第九可控开关T9的输出端，所述第九可控开关T9的输入端连接所述关闭电压端VGL，所述第九可控开关T9的控制端连接所述与门Y1的输出端，所述与门Y1的第一输入端连接所述复位信号，所述与门Y1的第二输入端连接所述第一时钟信号，所述第二反相器的输入端连接所述第五可控开关T5的输出端，所述第二反相器U2的输出端连接所述控制信号点、所述第七及第八可控开关T7、T8的控制端及所述逻辑处理模块400。

所述第三实施例的扫描驱动电路1的工作原理如下：

当所述复位模块200工作时，所述复位信号Reset为低电平，所述第五可控开关T5的控制端接收所述低电平信号而导通，所述与门Y1的第一输入端接收所述低电平信号，此时无论所述与门Y1的第二输入端接收到的所述第一时钟信号XCK1为高电平或低电平，所述与门Y1的输出端都输出低电平信号给所述第九可控开关T9的控制端，以控制所述第九可控开关T9截止，此时即使所述控制信号点Q（N）的高电平控制所述第八可控开关T8导通，所述关闭电压端VGL也不能被提供到所述控制信号点Q（N），因此所述控制信号点Q（N）的高电平不会影响所述复位信号Reset的正常工作，所述控制信号点Q（N）会在所述复位信号Reset的低平来临时变成低电位，从而对所述控制信号点Q（N）点及所述扫描驱动信号完成复位清零。

所述第一可控开关T1、所述第二可控开关T2、所述第五至第七可控开关T5-T7、所述第十一可控开关T11及所述第十二可控开关T12为PMOS型薄膜晶体管，所述第三可控开关T3、所述第四可控开关T4、所述第八至第十可控开关T8-T10、所述第十三可控开关T13及所述第十四可控开关T14为NMOS型薄膜晶体管。

请参阅图4及图5，图4是本发明扫描驱动电路1避免竞争风险点的时序图。图5是本发明扫描驱动电路1的工作时序图。根据图4及图5分析可知，在所述复位模块200工作时，所述复位信号Reset为低电平，因此所述关闭电压端VGL不会被提供给所述控制信号点Q（N）（即不存在竞争关系），控制信号点Q（N）和扫描驱动信号能够进行正常的下拉，在所述扫描驱动电路1正常工作前，所有工作点的状态都能保持在正常的电位，因此所述扫描驱动电路1不会出现失效的风险。

请参阅图6，为本发明一种液晶显示装置的示意图。所述液晶显示装置包括前述的扫描驱动电路1，所述扫描驱动电路1设置在所述液晶显示装置的两端。

本发明的扫描驱动电路在所述复位模块工作时，所述复位信号为低电平，从而控制所述第五可控开关导通，所述此时无论所述控制信号点及所述第一时钟信号的电位如何，均能使得所述关闭电压端不被提供给所述控制信号点，以此实现所述控制信号点及所述扫描驱动信号的复位清零，进而避免造成所述扫描驱动电路的失效。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims

一种扫描驱动电路，其中，所述扫描驱动电路包括：

输入模块（100），用于接收上级控制信号、第一及第二时钟信号并对所述上级控制信号、所述第一及第二时钟信号进行运算以获得第一控制信号并对所述第一控制信号进行输出；

复位模块（200），连接所述输入模块（100），用于接收复位信号并根据所述复位信号对所述扫描驱动电路的控制信号点进行清零；

锁存模块（300），用于接收所述输入模块（100）输出的第一控制信号及接收所述第一及第二时钟信号并对所述第一控制信号、所述第一及第二时钟信号进行运算以获得第二控制信号并对所述第二控制信号进行锁存及输出；

逻辑处理模块（400），连接所述锁存模块（300），用于接收所述锁存模块（300）输出的第二控制信号及接收第三时钟信号并对所述第二控制信号及所述第三时钟信号进行逻辑运算以获得逻辑控制信号并将所述逻辑控制信号输出；

输出模块（500），连接所述逻辑处理模块（400），用于接收所述逻辑处理模块（400）输出的逻辑控制信号并对所述逻辑控制信号进行运算以获得扫描驱动信号，并将所述扫描驱动信号输出；及

扫描线，连接所述输出模块（500），用于将所述输出模块（500）输出的扫描驱动信号传输至像素单元。
根据权利要求1所述的扫描驱动电路，其中，所述输入模块（100）包括第一至第四可控开关（T1-T4）及第一反相器（U1），所述第一可控开关（T1）的控制端连接所述第一时钟信号，所述第一可控开关（T1）的输入端连接所述开启电压端（VGH），所述第一可控开关（T1）的输出端连接所述第二可控开关（T2）的输入端，所述第二可控开关（T2）的控制端连接所述上级控制信号及所述第三可控开关（T3）的控制端，所述第二可控开关（T2）的输出端连接所述复位模块（200）、所述锁存模块（300）及所述第三可控开关（T3）的输出端，所述第三可控开关（T3）的输入端连接所述第四可控开关（T4）的输出端，所述第四可控开关（T4）的输入端连接关闭电压端（VGL），所述第四可控开关（T4）的控制端连接所述第二时钟信号，所述第一反相器（U1）的输入端连接所述第二时钟信号，所述第一反相器（U1）的输出端连接所述第一时钟信号。
根据权利要求2所述的扫描驱动电路，其中，所述复位模块（200）包括第五可控开关（T5），所述第五可控开关（T5）的控制端连接所述复位信号，所述第五可控开关（T5）的输入端连接所述开启电压端（VGH），所述第五可控开关（T5）的输出端连接所述第二及第三可控开关（T2、T3）的输出端及所述锁存模块（300）。
根据权利要求3所述的扫描驱动电路，其中，所述锁存模块（300）包括第六至第十可控开关（T6-T10）及反相器（U2），所述第六可控开关（T6）的控制端连接所述第二时钟信号，所述第六可控开关（T6）的输入端连接所述开启电压端（VGH），所述第六可控开关（T6）的输出端连接所述第七可控开关（T7）的输入端，所述第七可控开关（T7）的控制端连接所述第八可控开关（T8）的控制端、所述控制信号点及所述逻辑处理模块（400），所述第七可控开关（T7）的输出端连接所述第八可控开关（T8）的输出端、所述第五可控开关（T5）的输出端及所述第二可控开关（T2）的输出端，所述第八可控开关（T8）的输入端连接所述第九可控开关（T9）的输出端，所述第九可控开关（T9）的输入端连接所述关闭电压端（VGL），所述第九可控开关（T9）的控制端连接所述第十可控开关（T10）的输出端，所述第十可控开关（T10）的控制端连接所述复位信号，所述第十可控开关（T10）的输入端连接所述第一可控开关（XCK1），所述第二反相器（U2）的输入端连接所述第五可控开关（T5）的输出端，所述第二反相器（U2）的输出端连接所述控制信号点、所述第七及第八可控开关（T7、T8）的控制端及所述逻辑处理模块（400）。
根据权利要求4所述的扫描驱动电路，其中，所述逻辑处理模块（400）包括第十一至第十四可控开关（T11-T14），所述第十一可控开关（T11）的输入端连接所述第十二可控开关（T12）的输入端，所述第十一可控开关（T11）的控制端连接所述控制点及所述第十三可控开关（T13）的控制端，所述第十一可控开关（T11）的输出端连接所述第十二可控开关（T12）的输出端、所述输出模块（500）及所述第十三可控开关（T13）的输入端，所述第十二可控开关（T12）的控制端连接所述第三时钟信号及所述第十四可控开关（T14）的控制端，所述第十三可控开关（T13）的输出端连接所述第十四可控开关（T14）的输入端，所述第十四可控开关（T14）的输入端连接所述关闭电压端（VGL）。
根据权利要求3所述的扫描驱动电路，其中，所述锁存模块（300）包括第六至第十可控开关（T6-T10）及第二反相器（U2），所述第六可控开关（T6）的控制端连接所述第二时钟信号，所述第六可控开关（T6）的输入端连接所述开启电压端（VGH），所述第六可控开关（T6）的输出端连接所述第七可控开关（T7）的输入端，所述第七可控开关（T7）的控制端连接所述第八可控开关（T8）的控制端、所述控制信号点及所述逻辑处理模块（400），所述第七可控开关（T7）的输出端连接所述第八可控开关（T8）的输出端、所述第五可控开关（T5）的输出端及所述第二可控开关（T2）的输出端，所述第八可控开关（T8）的输入端连接所述第九可控开关（T9）的输出端，所述第九可控开关（T9）的输入端连接所述第十可控开关（T10）的输入端，所述第九可控开关（T9）的控制端连接所述第一时钟端，所述第十可控开关（T10）的控制端连接所述复位信号，所述第十可控开关（T10）的输入端连接所述关闭电压端（VGL），所述第二反相器（U2）的输入端连接所述第五可控开关（T5）的输出端，所述第二反相器（U2）的输出端连接所述控制信号点、所述第七及第八可控开关（T7、T8）的控制端及所述逻辑处理模块（400）。
根据权利要求6所述的扫描驱动电路，其中，所述逻辑处理模块（400）包括第十一至第十四可控开关（T11-T14），所述第十一可控开关（T11）的输入端连接所述第十二可控开关（T12）的输入端，所述第十一可控开关（T11）的控制端连接所述控制点及所述第十三可控开关（T13）的控制端，所述第十一可控开关（T11）的输出端连接所述第十二可控开关（T12）的输出端、所述输出模块（500）及所述第十三可控开关（T13）的输入端，所述第十二可控开关（T12）的控制端连接所述第三时钟信号及所述第十四可控开关（T14）的控制端，所述第十三可控开关（T13）的输出端连接所述第十四可控开关（T14）的输入端，所述第十四可控开关（T14）的输入端连接所述关闭电压端（VGL）。
根据权利要求3所述的扫描驱动电路，其中，所述锁存模块（300）包括第六至第九可控开关（T6-T9）及与门（Y1），所述第六可控开关（T6）的控制端连接所述第二时钟信号，所述第六可控开关（T6）的输入端连接所述开启电压端（VGH），所述第六可控开关（T6）的输出端连接所述第七可控开关（T7）的输入端，所述第七可控开关（T7）的控制端连接所述第八可控开关（T8）的控制端、所述控制信号点及所述逻辑处理模块（400），所述第七可控开关（T7）的输出端连接所述第八可控开关（T8）的输出端、所述第五可控开关（T5）的输出端及所述第二可控开关（T2）的输出端，所述第八可控开关（T8）的输入端连接所述第九可控开关（T9）的输出端，所述第九可控开关（T9）的输入端连接所述关闭电压端（VGL），所述第九可控开关（T9）的控制端连接所述与门（Y1）的输出端，所述与门（Y1）的第一输入端连接所述复位信号，所述与门（Y1）的第二输入端连接所述第一时钟信号，所述第二反相器的输入端连接所述第五可控开关（T5）的输出端，所述第二反相器（U2）的输出端连接所述控制信号点、所述第七及第八可控开关（T7、T8）的控制端及所述逻辑处理模块（400）。
根据权利要求8所述的扫描驱动电路，其中，所述逻辑处理模块（400）包括第十一至第十四可控开关（T11-T14），所述第十一可控开关（T11）的输入端连接所述第十二可控开关（T12）的输入端，所述第十一可控开关（T11）的控制端连接所述控制点及所述第十三可控开关（T13）的控制端，所述第十一可控开关（T11）的输出端连接所述第十二可控开关（T12）的输出端、所述输出模块（500）及所述第十三可控开关（T13）的输入端，所述第十二可控开关（T12）的控制端连接所述第三时钟信号及所述第十四可控开关（T14）的控制端，所述第十三可控开关（T13）的输出端连接所述第十四可控开关（T14）的输入端，所述第十四可控开关（T14）的输入端连接所述关闭电压端（VGL）。
根据权利要求9所述的扫描驱动电路，其中，所述输出模块（500）包括第三至第五反相器（U3-U5），所述第三反相器（U3）的输入端连接所述第十一及第十三可控开关（T11、T13）的输出端，所述第三反相器（U3）的输出端连接所述第四反相器（U4）的输入端，所述第四反相器（U4）的输出端连接所述第五反相器（U5）的输入端，所述第五反相器（U5）的输出端连接所述扫描线。
根据权利要求9所述的扫描驱动电路，其中，所述第一可控开关（T1）、所述第二可控开关（T2）、所述第五至第七可控开关（T5-T7）、所述第十一可控开关（T11）及所述第十二可控开关（T12）为PMOS型薄膜晶体管，所述第三可控开关（T3）、所述第四可控开关（T4）、所述第八至第十可控开关（T8-T10）、所述第十三可控开关（T13）及所述第十四可控开关（T14）为NMOS型薄膜晶体管。
一种液晶显示装置，其中，所述液晶显示装置包括扫描驱动电路，所述扫描驱动电路包括：

输入模块（100），用于接收上级控制信号、第一及第二时钟信号并对所述上级控制信号、所述第一及第二时钟信号进行运算以获得第一控制信号并对所述第一控制信号进行输出；

复位模块（200），连接所述输入模块（100），用于接收复位信号并根据所述复位信号对所述扫描驱动电路的控制信号点进行清零；

锁存模块（300），用于接收所述输入模块（100）输出的第一控制信号及接收所述第一及第二时钟信号并对所述第一控制信号、所述第一及第二时钟信号进行运算以获得第二控制信号并对所述第二控制信号进行锁存及输出；

逻辑处理模块（400），连接所述锁存模块（300），用于接收所述锁存模块（300）输出的第二控制信号及接收第三时钟信号并对所述第二控制信号及所述第三时钟信号进行逻辑运算以获得逻辑控制信号并将所述逻辑控制信号输出；

输出模块（500），连接所述逻辑处理模块（400），用于接收所述逻辑处理模块（400）输出的逻辑控制信号并对所述逻辑控制信号进行运算以获得扫描驱动信号，并将所述扫描驱动信号输出；及

扫描线，连接所述输出模块（500），用于将所述输出模块（500）输出的扫描驱动信号传输至像素单元。
根据权利要求12所述的液晶显示装置，其中，所述输入模块（100）包括第一至第四可控开关（T1-T4）及第一反相器（U1），所述第一可控开关（T1）的控制端连接所述第一时钟信号，所述第一可控开关（T1）的输入端连接所述开启电压端（VGH），所述第一可控开关（T1）的输出端连接所述第二可控开关（T2）的输入端，所述第二可控开关（T2）的控制端连接所述上级控制信号及所述第三可控开关（T3）的控制端，所述第二可控开关（T2）的输出端连接所述复位模块（200）、所述锁存模块（300）及所述第三可控开关（T3）的输出端，所述第三可控开关（T3）的输入端连接所述第四可控开关（T4）的输出端，所述第四可控开关（T4）的输入端连接关闭电压端（VGL），所述第四可控开关（T4）的控制端连接所述第二时钟信号，所述第一反相器（U1）的输入端连接所述第二时钟信号，所述第一反相器（U1）的输出端连接所述第一时钟信号。
根据权利要求13所述的液晶显示装置，其中，所述复位模块（200）包括第五可控开关（T5），所述第五可控开关（T5）的控制端连接所述复位信号，所述第五可控开关（T5）的输入端连接所述开启电压端（VGH），所述第五可控开关（T5）的输出端连接所述第二及第三可控开关（T2、T3）的输出端及所述锁存模块（300）。
根据权利要求14所述的液晶显示装置，其中，所述锁存模块（300）包括第六至第十可控开关（T6-T10）及反相器（U2），所述第六可控开关（T6）的控制端连接所述第二时钟信号，所述第六可控开关（T6）的输入端连接所述开启电压端（VGH），所述第六可控开关（T6）的输出端连接所述第七可控开关（T7）的输入端，所述第七可控开关（T7）的控制端连接所述第八可控开关（T8）的控制端、所述控制信号点及所述逻辑处理模块（400），所述第七可控开关（T7）的输出端连接所述第八可控开关（T8）的输出端、所述第五可控开关（T5）的输出端及所述第二可控开关（T2）的输出端，所述第八可控开关（T8）的输入端连接所述第九可控开关（T9）的输出端，所述第九可控开关（T9）的输入端连接所述关闭电压端（VGL），所述第九可控开关（T9）的控制端连接所述第十可控开关（T10）的输出端，所述第十可控开关（T10）的控制端连接所述复位信号，所述第十可控开关（T10）的输入端连接所述第一可控开关（XCK1），所述第二反相器（U2）的输入端连接所述第五可控开关（T5）的输出端，所述第二反相器（U2）的输出端连接所述控制信号点、所述第七及第八可控开关（T7、T8）的控制端及所述逻辑处理模块（400）。
根据权利要求14所述的液晶显示装置，其中，所述锁存模块（300）包括第六至第十可控开关（T6-T10）及第二反相器（U2），所述第六可控开关（T6）的控制端连接所述第二时钟信号，所述第六可控开关（T6）的输入端连接所述开启电压端（VGH），所述第六可控开关（T6）的输出端连接所述第七可控开关（T7）的输入端，所述第七可控开关（T7）的控制端连接所述第八可控开关（T8）的控制端、所述控制信号点及所述逻辑处理模块（400），所述第七可控开关（T7）的输出端连接所述第八可控开关（T8）的输出端、所述第五可控开关（T5）的输出端及所述第二可控开关（T2）的输出端，所述第八可控开关（T8）的输入端连接所述第九可控开关（T9）的输出端，所述第九可控开关（T9）的输入端连接所述第十可控开关（T10）的输入端，所述第九可控开关（T9）的控制端连接所述第一时钟端，所述第十可控开关（T10）的控制端连接所述复位信号，所述第十可控开关（T10）的输入端连接所述关闭电压端（VGL），所述第二反相器（U2）的输入端连接所述第五可控开关（T5）的输出端，所述第二反相器（U2）的输出端连接所述控制信号点、所述第七及第八可控开关（T7、T8）的控制端及所述逻辑处理模块（400）。
根据权利要求14所述的液晶显示装置，其中，所述锁存模块（300）包括第六至第九可控开关（T6-T9）及与门（Y1），所述第六可控开关（T6）的控制端连接所述第二时钟信号，所述第六可控开关（T6）的输入端连接所述开启电压端（VGH），所述第六可控开关（T6）的输出端连接所述第七可控开关（T7）的输入端，所述第七可控开关（T7）的控制端连接所述第八可控开关（T8）的控制端、所述控制信号点及所述逻辑处理模块（400），所述第七可控开关（T7）的输出端连接所述第八可控开关（T8）的输出端、所述第五可控开关（T5）的输出端及所述第二可控开关（T2）的输出端，所述第八可控开关（T8）的输入端连接所述第九可控开关（T9）的输出端，所述第九可控开关（T9）的输入端连接所述关闭电压端（VGL），所述第九可控开关（T9）的控制端连接所述与门（Y1）的输出端，所述与门（Y1）的第一输入端连接所述复位信号，所述与门（Y1）的第二输入端连接所述第一时钟信号，所述第二反相器的输入端连接所述第五可控开关（T5）的输出端，所述第二反相器（U2）的输出端连接所述控制信号点、所述第七及第八可控开关（T7、T8）的控制端及所述逻辑处理模块（400）。
根据权利要求17所述的液晶显示装置，其中，所述逻辑处理模块（400）包括第十一至第十四可控开关（T11-T14），所述第十一可控开关（T11）的输入端连接所述第十二可控开关（T12）的输入端，所述第十一可控开关（T11）的控制端连接所述控制点及所述第十三可控开关（T13）的控制端，所述第十一可控开关（T11）的输出端连接所述第十二可控开关（T12）的输出端、所述输出模块（500）及所述第十三可控开关（T13）的输入端，所述第十二可控开关（T12）的控制端连接所述第三时钟信号及所述第十四可控开关（T14）的控制端，所述第十三可控开关（T13）的输出端连接所述第十四可控开关（T14）的输入端，所述第十四可控开关（T14）的输入端连接所述关闭电压端（VGL）。
根据权利要求18所述的液晶显示装置，其中，所述输出模块（500）包括第三至第五反相器（U3-U5），所述第三反相器（U3）的输入端连接所述第十一及第十三可控开关（T11、T13）的输出端，所述第三反相器（U3）的输出端连接所述第四反相器（U4）的输入端，所述第四反相器（U4）的输出端连接所述第五反相器（U5）的输入端，所述第五反相器（U5）的输出端连接所述扫描线。
根据权利要求18所述的液晶显示装置，其中，所述第一可控开关（T1）、所述第二可控开关（T2）、所述第五至第七可控开关（T5-T7）、所述第十一可控开关（T11）及所述第十二可控开关（T12）为PMOS型薄膜晶体管，所述第三可控开关（T3）、所述第四可控开关（T4）、所述第八至第十可控开关（T8-T10）、所述第十三可控开关（T13）及所述第十四可控开关（T14）为NMOS型薄膜晶体管。