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WO2016016098A1 - Verfahren zur herstellung von optoelektronischen halbleiterchips - Google Patents

Verfahren zur herstellung von optoelektronischen halbleiterchips Download PDF

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WO2016016098A1
WO2016016098A1 PCT/EP2015/066919 EP2015066919W WO2016016098A1 WO 2016016098 A1 WO2016016098 A1 WO 2016016098A1 EP 2015066919 W EP2015066919 W EP 2015066919W WO 2016016098 A1 WO2016016098 A1 WO 2016016098A1
Authority
WO
WIPO (PCT)
Prior art keywords
sacrificial layer
semiconductor layer
intermediate carrier
layer sequence
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2015/066919
Other languages
English (en)
French (fr)
Inventor
Lorenzo Zini
Alexander Frey
Joachim Hertkorn
Berthold Hahn
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Priority to US15/327,697 priority Critical patent/US10411155B2/en
Publication of WO2016016098A1 publication Critical patent/WO2016016098A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/018—Bonding of wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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    • H—ELECTRICITY
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    • H10H20/01—Manufacture or treatment
    • H10H20/036—Manufacture or treatment of packages
    • H10H20/0364—Manufacture or treatment of packages of interconnections

Definitions

  • the optoelectronic semiconductor chips having no carrier and no growth substrate can be efficiently produced.
  • the method comprises the step of growing a semiconductor layer sequence on a growth substrate.
  • the growth substrate is, depending on a semiconductor material of the
  • Semiconductor layer sequence such as sapphire, silicon carbide, silicon, gallium arsenide or gallium phosphide.
  • the semiconductor layer sequence is preferably based on a III-V compound semiconductor material.
  • the semiconductor material is, for example, a nitride compound semiconductor material such as Al n In] __ n _ m Ga m N or a phosphide compound semiconductor material such as Al n In] __ n _ m Ga m P or an arsenide compound semiconductor material such as Al n In ] __ n _ m Ga m As, where each 0 ⁇ n 1, 0 ⁇ m 1 and n + m ⁇ 1.
  • the semiconductor layer sequence is, for example, a nitride compound semiconductor material such as Al n In] __ n _ m Ga m N or a phosphide compound semiconductor material such as Al n In] __ n _ m Ga m P or
  • Semiconductor layer sequence that is, Al, As, Ga, In, N or P, indicated, although these may be partially replaced by small amounts of other substances and / or supplemented.
  • Semiconductor layer sequence at least one active zone for generating electromagnetic radiation in the finished
  • the method is then used in particular for the production of light-emitting diodes or of
  • Laser diodes or photodiodes are Laser diodes or photodiodes.
  • the method comprises the step of applying one or more
  • the metallization is preferably adapted to a current expansion and / or current injection in the
  • the metallization has one or more
  • the intermediate carrier is preferably mechanically stable and mechanically rigid, so that the intermediate carrier then in the
  • the intermediate carrier extends contiguous and mechanically stable over the entire semiconductor layer sequence produced on the growth substrate.
  • a sacrificial layer is applied between the intermediate carrier and the semiconductor layer sequence.
  • the sacrificial layer is set up in the
  • Sacrificial layer is not or not present in a significant proportion in the finished semiconductor chip.
  • the sacrificial layer serves as a temporary one
  • the method comprises the step of detaching the growth substrate from the
  • This method step is preferably carried out only after the intermediate carrier has been attached to the semiconductor layer sequence.
  • the detachment from the growth substrate is, for example, a laser lift-off process, or laser lift-off process.
  • the method has the step of structuring the semiconductor layer sequence into individual chip regions.
  • each of the semiconductor layer sequence has the step of structuring the semiconductor layer sequence into individual chip regions.
  • Chip areas provided for exactly one of the semiconductor chips are also possible that a plurality of chip areas are provided for a single semiconductor chip and that these individual chip areas are set up for a series electrical connection or series connection.
  • the intermediate carrier is removed. Before and / or when removing the intermediate carrier, the sacrificial layer is partially or
  • Subcarrier and the semiconductor layer sequence reduced, so that a subsequent removal of the intermediate carrier is made possible in particular mechanically.
  • the sacrificial layer is not dissolved in such a way that the adhesion
  • the intermediate carrier and the semiconductor layer sequence disappears entirely by the intended, such as chemical dissolution of the sacrificial layer entirely.
  • the intermediate carrier still adheres to the
  • the method produces an optoelectronic semiconductor chip, such as a light-emitting diode, and the method comprises at least the following steps, preferably in the order indicated:
  • Sacrificial layer is a mechanical separation of the
  • the intermediate carrier is temperature resistant and chemically resistant. Temperature resistant can mean that the subcarrier up to a
  • the intermediate carrier is an inorganic carrier, for example one
  • Semiconductor material such as silicon or germanium or to a metallic carrier such as a molybdenum alloy.
  • the sacrificial layer is applied in a structured manner or after application
  • predetermined breaking points and / or discards are generated.
  • junctions are then broken or removed by a further etching step and / or weakened.
  • the etching step is then broken or removed by a further etching step and / or weakened.
  • Carrier films remain organic residues, in particular
  • Chip areas to each other until the removal of the intermediate carrier not. In other words, the individual chip areas do not slip or twist relative to one another.
  • the sacrificial layer is applied over the whole area over the semiconductor layer sequence. That is to say, when viewed on the semiconductor layer sequence, the semiconductor layer sequence is then completely covered by the sacrificial layer. This can also apply to all other layers applied to the semiconductor layer sequence.
  • the sacrificial layer is applied directly to the metallization.
  • the metallization is then in direct, physical contact with the
  • the sacrificial layer can be applied over the whole area or in places to the metallization.
  • the sacrificial layer is selectively etchable with respect to the metallization. This means, for example, that an etching rate of the sacrificial layer relative to the metallization is increased by at least a factor of 10 or 100 or 1000 or 10000.
  • the dissolution of the sacrificial layer then takes place by means of a dry-chemical and / or wet-chemical etching.
  • the individual chip regions are attached to a temporary carrier foil and / or to a carrier foil
  • Chip positioning tool chips positioning tool, english handler, attached.
  • the carrier film is preferably only on one of
  • Procedural steps are required more.
  • no further layers are to be attached to the chip areas via vapor deposition or epitaxy or vapor deposition.
  • the sacrificial layer in the step of removing the intermediate carrier, is still partially present. In some cases, it may mean that the sacrificial layer when removing the subcarrier an area of
  • this area fraction is at least 0.1% or 1% or 3% or 10%. Due to this comparatively small area occupation share of
  • Sacrificial layer adhesion between the subcarrier and the semiconductor layer sequence is greatly reduced, so that a mechanical removal is possible, for example by means of breaking.
  • the sacrificial layer is in the step of removing the intermediate carrier or
  • the sacrificial layer then still exists locally as an intact layer, in particular in many inseptiform, mutually separated regions.
  • Step of removing the subcarrier achievable It can be present per chip area exactly one soap-shaped area.
  • the sacrificial layer is completely removed from the chip regions. This step of removing the remaining parts of the sacrificial layer is preferred
  • mean distance between the elevations is preferably smaller than a mean edge length of the finished
  • a lateral extent of the elevations is preferably at most 10% or 5% or 2% of the mean edge length of the finished semiconductor chips and / or the chip areas.
  • Corresponding lateral dimensions, viewed in plan view of the intermediate carrier, can alternatively or additionally also for the soap-like regions of
  • the sacrificial layer is applied directly to the intermediate carrier.
  • the sacrificial layer is applied to the intermediate carrier by a gas phase deposition process. The application of the
  • Sacrificial layer on the intermediate carrier can be done before connecting the intermediate carrier with the semiconductor layer sequence or simultaneously with the step of connecting the intermediate carrier with the semiconductor layer sequence.
  • the sacrificial layer can first be produced on the semiconductor layer sequence and only then becomes the intermediate carrier
  • the elevations are immediately after the step of applying the
  • Subcarrier on the semiconductor layer sequence partially or completely free of the sacrificial layer, seen in plan view from the side of the semiconductor layer sequence ago.
  • the sacrificial layer does not extend or not entirely on the surveys. It is possible that an average thickness of the sacrificial layer or a maximum thickness of the sacrificial layer is smaller than a height of the protrusions.
  • the elevations may extend beyond the sacrificial layer. Alternatively, the elevations can be flush with the sacrificial layer or can be surmounted by the sacrificial layer.
  • the elevations are formed integrally with the intermediate carrier.
  • the intermediate carrier by an etching or a
  • the elevations are formed from a different material from the intermediate carrier.
  • the elevations are then formed from islands of another material.
  • the sacrificial layer is selectively etchable to this further material, so that remain in a dissolution of the sacrificial layer, the surveys. The same applies preferably, if the surveys
  • the sacrificial layer is preceded by the step of removing the intermediate carrier
  • Subcarrier then no longer contributes to the sacrificial layer to a mechanical connection between the intermediate carrier and the semiconductor layer sequence.
  • the intermediate carrier is connected to the semiconductor layer sequence by means of at least one
  • the sacrificial layer is preferably etchable selectively relative to the solder layer or to at least one of the solder layers or to all solder layers.
  • the sacrificial layer is in direct contact with the solder layer or with at least one of the solder layers or also with two solder layers, between which the sacrificial layer is located.
  • the sacrificial layer can directly adjoin two solder layers, which lie on mutually opposite main sides of the solder layer
  • Sacrificial layer are located.
  • the attachment side is designed so that the finished semiconductor chips via the attachment side electrically and / or mechanically
  • the attachment side is at least in places to one
  • the electrical contact surfaces or at least one electrical contact surface are located on an underside of that solder layer which is furthest in the finished semiconductor chips
  • solder layer sequence is removed.
  • the solder layer and, alternatively or additionally, the metallization is structured into a plurality of regions which may be electrically separated from one another.
  • Electrical contacting of the semiconductor layer sequence can be designed in particular, as in connection with the
  • the sacrificial layer is applied only in places directly to the layer which forms the contact surfaces.
  • the sacrificial layer is then applied in particular directly to parts of the solder layer or directly to parts of the metallization.
  • the electrical contact surfaces preferably in places or completely not directly covered by the sacrificial layer.
  • Sacrificial layer covered by a covering material is preventable that a material of
  • the cover material is formed by a photoresist, which is removable residue on a ashing.
  • the sacrificial layer is applied in a structured manner.
  • the sacrificial layer then covers, viewed in projection on the semiconductor layer sequence, only partially the semiconductor layer sequence.
  • a degree of coverage of the semiconductor layer sequence with the sacrificial layer is to
  • the sacrificial layer is regularly structured and applied not only distributed statistically.
  • the sacrificial layer has a thickness of at least 200 nm or 500 nm or 1 ⁇ m or 5 ⁇ m and / or of at most 20 ⁇ m or 10 ⁇ m.
  • Sacrificial layer then due to their thickness as a species
  • FIGS 1 to 5 are schematic sectional views of
  • FIG. 1 schematically shows method steps for
  • an intermediate carrier 6 with a solder layer 7 is provided. Further, a growth substrate 2
  • a semiconductor layer sequence 3 is epitaxially grown.
  • a metallization 4 is applied to the semiconductor layer sequence 3.
  • the solder layer 7 is connected to the sacrificial layer 5. Subsequently, in a step, not shown, the
  • the solder layer 7 is first applied to the sacrificial layer 5 with a bottom side 75 facing the semiconductor layer sequence 3, and that the intermediate carrier 6 without solder layer 7 is provided separately.
  • the solder layer 7 can then be located on the sacrificial layer 5 before attaching the intermediate carrier 6.
  • the semiconductor layer sequence 3 is preferably based on AlInGaN and preferably has at least one active zone provided for generating a radiation.
  • the finished optoelectronic semiconductor chip is then in particular a light-emitting diode.
  • the metallization 4 is preferably made up of several
  • the mirror layer is made of aluminum or silver, for example.
  • a thickness of the entire metallization 4 is for example at least 50 nm or 70 nm or 100 nm and / or at
  • the sacrificial layer 5 is made in particular of a metal oxide such as zinc oxide.
  • the sacrificial layer 5 can, for example have a thickness of at least 0.2 ym or 0.8 ym or 1.5 ym and / or of at most 5 ym or 10 ym or 20 ym.
  • the solder layer 7 is, for example, an AuSn solder or a NiSn solder.
  • a thickness of the solder layer 7 is preferably at least 1 ⁇ m or 2 ⁇ m or 5 ⁇ m and / or at most 20 ⁇ m or 10 ⁇ m or 5 ⁇ m.
  • an AuSn solder layer having a thickness of 2.7 ⁇ m or a NiSn solder layer having a thickness of 3.56 ⁇ m is used. This information can also apply to all solder layers in all other embodiments.
  • the individual layers 3, 4, 5, 7 are preferred.
  • Subcarrier 6 applied. That is, the individual
  • Chip areas 33 is divided. Each of the chip areas 33 is set up for one of the finished optoelectronic semiconductor chips. It is possible that the semiconductor chips each have the semiconductor layer sequence 3 as a supporting component. Mean lateral dimensions of the
  • Intermediate carrier 6 seen are preferably at least 250 ym or 500 ym or 750 ym.
  • the lateral dimensions of the finished semiconductor chips differ from the lateral ones
  • the sacrificial layer 5 is partially dissolved, see FIG. 1C.
  • the dissolution of the sacrificial layer 5 preferably takes place with an etching which takes place selectively with respect to the metallization 4 and to the solder layer 7.
  • the semiconductor layer sequence 3 may be provided with a non-subscribed passivation layer, such as silicon nitride.
  • the selective etching of the sacrificial layer 5, which is, for example, a ZnO layer, can be effected by means of a gaseous
  • Etching agent 58 such as hydrogen gas, take place, symbolized in Figure IC by arrows. In this case, the etching is stopped when island-shaped regions of the sacrificial layer 5 are formed between the chip regions 33 and the intermediate carrier 6.
  • inseiform regions of the sacrificial layer 5 are projected beyond the chip regions 33 and the metallization 4 in the lateral direction, ie in the left-right direction according to FIG. 1C.
  • An extension of the insular regions of the sacrificial layer 5 is, for example, in the lateral direction at least 10% or 20% or 30% and / or at most 70% or 50% of a mean edge length of the chip regions 33.
  • Adhesion is present over the insular regions of the sacrificial layer 5 the chip areas 33 to the intermediate carrier 6 indeed still given, however, these inseibörmigen areas are destroyed destructible by breaking, without destroying the chip areas 33.
  • FIG. 1D shows that the intermediate carrier 6 with the solder layer 7 has been broken off from the chip regions 33.
  • the individual chip areas 33 are preferably at one
  • Carrier film 8 attached so that the individual chip areas 33 are handled together.
  • the carrier film 8 is no longer present on the finished semiconductor chips.
  • Chip areas 33 a liquid etchant 58 in one
  • a gaseous etchant 58 for example by hydrogen gas.
  • ⁇ tzstoffbad 59 is about the semiconductor layer sequence 3 protected by the etchant 58, as well as the carrier film eighth
  • FIG. 2 shows a further possibility of how controlled removal with the sacrificial layer 5 can be realized.
  • the intermediate carrier 6 has a plurality of elevations 63, preferably a plurality of elevations per in Figure 2 not drawn chip area.
  • the sacrificial layer 5 is mounted between the elevations 63, wherein the elevations 63 the
  • Projecting sacrificial layer 5 or, unlike shown, also flush with the sacrificial layer 5 can complete, in the direction perpendicular to the growth substrate. 2
  • the sacrificial layer 5 is mechanically connected via a first solder layer 7a and via two barrier layers 57 and via a second solder layer 7b to the metallization 4 and the semiconductor layer sequence 3.
  • solder layers 7a, 7b can also be present in all other embodiments. It is possible that the solder layers 7a, 7b of different
  • Processing temperatures have.
  • a processing temperature of the second solder layer 7b may be higher than a processing temperature of the first solder layer 7a.
  • the two solder layers are formed, for example, from an AuSn solder.
  • the barrier layers 57 can be layers which prevent diffusion of solder material between the solder layers 7a, 7b and in particular the diffusion of solder material from the second solder layer 7b into the solder layer
  • Barrier layers 57 made of a titanium alloy or a
  • Tungsten alloy shaped, for example, are titanium tungsten nitride layers.
  • the barrier layers 57 may have platinum or platinum.
  • the growth substrate 2 is removed before the sacrificial layer 5 is dissolved.
  • the intermediate carrier 6 is removed; in particular, a carrier foil is applied beforehand, as in FIG.
  • the protrusions 63 are formed of a different material than the intermediate carrier 6.
  • the protrusions 63 are formed of a nitride such as silicon nitride or aluminum nitride or also of an oxide such as aluminum oxide or silicon oxide.
  • the sacrificial layer 5 is selectively etchable to the material of the protrusions 63. According to FIG. 3, the sacrificial layer 5 has a greater thickness than the elevations 63.
  • Lot slaughter 7a thus extends into the sacrificial layer 5 into and up to the elevations 63 zoom.
  • cover material 95 is formed, for example, by a lacquer, which can then be removed by ashing.
  • cavities also referred to as air voids, can be formed at the locations of the cover material 95.
  • the cover material 95 is thus a contamination of the
  • a material of the sacrificial layer 5 partially remains on the finished semiconductor chip 1.
  • the dissolution of the sacrificial layer 5 takes place, for example, as indicated in connection with FIG.
  • elevations may also be present in the method according to FIG. 4, as illustrated in connection with FIGS. 2 and 3.
  • the sacrificial layer 5 is structured
  • the sacrificial layer 5 has a comparatively large thickness t, for example at least 500 nm. Due to the large thickness t of the sacrificial layer 5 is prevented when attaching the intermediate carrier 6 at the
  • the sacrificial layer 5 functions as a solder stop layer with respect to the second solder layer 7b due to its large thickness t.
  • the structuring of the sacrificial layer 5 in FIG. 5 thus corresponds to the use of the cover material 95 in FIG. 4.
  • the sacrificial layer 5 can be dissolved, as illustrated in connection with FIG. 1C or alternatively the elevations 63

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Abstract

Das Verfahren ist zur Herstellung von optoelektronischen Halbleiterchips (1) eingerichtet und umfasst die Schritte: - Aufwachsen einer Halbleiterschichtenfolge (3) auf einem Aufwachssubstrat (2), - Aufbringen zumindest einer Metallisierung (4) an einer dem Aufwachssubstrat (2) abgewandten Kontaktseite (34) der Halbleiterschichtenfolge (3), - Anbringen eines Zwischenträgers (6) an der Halbleiterschichtenfolge (3), wobei eine Opferschicht (5) zwischen dem Zwischenträger (6) und der Halbleiterschichtenfolge (3) angebracht wird, - Ablösen des Aufwachssubstrats (2) von der Halbleiterschichtenfolge (3), - Strukturieren der Halbleiterschichtenfolge (3) zu einzelnen Chipbereichen (33), - mindestens teilweises Auflösen der Opferschicht (5), und - nachfolgend Entfernen des Zwischenträgers (6)..

Description

Beschreibung
Verfahren zur Herstellung von optoelektronischen
Halbleiterchips
Es wird ein Verfahren zur Herstellung von optoelektronischen Halbleiterchips angegeben.
Eine zu lösende Aufgabe besteht darin, ein Verfahren
anzugeben, mit dem optoelektronische Halbleiterchips, die keinen Träger und kein Aufwachssubstrat aufweisen, effizient herstellbar sind.
Diese Aufgabe wird unter anderem durch ein Verfahren mit den Merkmalen des unabhängigen Patentanspruchs gelöst. Bevorzugte Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Aufwachsens einer Halbleiterschichtenfolge auf einem Aufwachssubstrat . Bei dem Aufwachssubstrat handelt es sich, abhängig von einem Halbleitermaterial der
Halbleiterschichtenfolge, etwa um Saphir, Siliziumcarbid, Silizium, Galliumarsenid oder Galliumphosphid . Die Halbleiterschichtenfolge basiert bevorzugt auf einem III- V-Verbindungshalbleitermaterial . Bei dem Halbleitermaterial handelt es sich zum Beispiel um ein Nitrid- Verbindungshalbleitermaterial wie AlnIn]__n_mGamN oder um ein Phosphid-Verbindungshalbleitermaterial wie AlnIn]__n_mGamP oder auch um ein Arsenid-Verbindungshalbleitermaterial wie AlnIn]__n_mGamAs, wobei jeweils 0 ^ n 1, 0 ^ m 1 und n + m < 1 ist. Dabei kann die Halbleiterschichtenfolge
Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen
Bestandteile des Kristallgitters der
Halbleiterschichtenfolge, also AI, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können.
Gemäß zumindest einer Ausführungsform umfasst die
Halbleiterschichtenfolge mindestens eine aktive Zone zur Erzeugung elektromagnetischer Strahlung in dem fertig
hergestellten Halbleiterchip. Das Verfahren dient dann insbesondere zur Herstellung von Leuchtdioden oder von
Laserdioden oder auch von Fotodioden.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Aufbringens einer oder mehrerer
Metallisierungen an einer dem Aufwachssubstrat abgewandten Kontaktseite der Halbleiterschichtenfolge. Die Metallisierung ist bevorzugt dazu eingerichtet, zu einer Stromaufweitung und/oder einer Stromeinprägung in die
Halbleiterschichtenfolge zu dienen. Alternativ oder
zusätzlich kann es sich bei der Metallisierung um einen
Spiegel für eine im Betrieb des fertigen Halbleiterchips in der Halbleiterschichtenfolge erzeugte Strahlung handeln.
Bevorzugt weist die Metallisierung eine oder mehrere
metallische Teilschichten auf.
Gemäß zumindest einer Ausführungsform wird an der
Halbleiterschichtenfolge ein Zwischenträger angebracht. Der Zwischenträger ist bevorzugt mechanisch stabil und mechanisch starr, sodass sich der Zwischenträger dann im
bestimmungsgemäßen Herstellungsverfahren für die
Halbleiterchips nicht oder nicht signifikant verbiegt.
Insbesondere erstreckt sich der Zwischenträger zusammenhängend und mechanisch stabil über die gesamte an dem Aufwachssubstrat erzeugte Halbleiterschichtenfolge.
Gemäß zumindest einer Ausführungsform wird eine Opferschicht zwischen den Zwischenträger und die Halbleiterschichtenfolge angebracht. Die Opferschicht ist dazu eingerichtet, im
Verlauf des späteren Herstellungsverfahrens teilweise oder vollständig entfernt zu werden. Insbesondere ist die
Opferschicht nicht oder nicht zu einem signifikanten Anteil in den fertig hergestellten Halbleiterchip vorhanden.
Insbesondere dient die Opferschicht als eine temporäre
Verbindungsschicht zwischen dem Zwischenträger und der
Halbleiterschichtenfolge, wobei die Opferschicht bevorzugt nicht in direktem Kontakt zu der Halbleiterschichtenfolge steht. Über die Opferschicht ist zeitweise während des
Herstellungsverfahrens der Zwischenträger mechanisch fest mit der Halbleiterschichtenfolge verbunden.
Gemäß zumindest einer Ausführungsform weist das Verfahren den Schritt des Ablösens des Aufwachssubstrats von der
Halbleiterschichtenfolge auf. Dieser Verfahrensschritt wird bevorzugt erst durchgeführt, nachdem der Zwischenträger an der Halbleiterschichtenfolge angebracht ist. Bei dem Ablösen von dem Aufwachssubstrat handelt es sich beispielsweise um ein Laserabhebeverfahren, englisch Laser-Lift-Off-Prozess .
Gemäß zumindest einer Ausführungsform weist das Verfahren den Schritt des Strukturierens der Halbleiterschichtenfolge zu einzelnen Chipbereichen auf. Bevorzugt ist jeder der
Chipbereiche für genau einen der Halbleiterchips vorgesehen. Es ist jedoch auch möglich, dass mehrere Chipbereiche für einen einzigen Halbleiterchip vorgesehen sind und dass diese einzelnen Chipbereiche zu einer elektrischen Serienschaltung oder Reihenschaltung eingerichtet sind.
Gemäß zumindest einer Ausführungsform des Verfahrens wird der Zwischenträger entfernt. Vor und/oder beim Entfernen des Zwischenträgers wird die Opferschicht teilweise oder
vollständig aufgelöst. Durch das zumindest teilweise Auflösen der Opferschicht wird eine Haftung zwischen dem
Zwischenträger und der Halbleiterschichtenfolge reduziert, sodass ein nachfolgendes Entfernen des Zwischenträgers insbesondere mechanisch ermöglicht ist. Bevorzugt wird die Opferschicht nicht derart aufgelöst, dass die Haftung
zwischen dem Zwischenträger und der Halbleiterschichtenfolge alleine durch das bestimmungsgemäße, etwa chemische Auflösen der Opferschicht gänzlich verschwindet. Mit anderen Worten haftet der Zwischenträger nach dem Schritt des mindestens teilweisen Auflösens der Opferschicht noch an der
Halbleiterschichtenfolge . In mindestens einer Ausführungsform wird mit dem Verfahren ein optoelektronischer Halbleiterchip wie einer Leuchtdiode hergestellt und es umfasst das Verfahren mindestens die folgenden Schritte, bevorzugt in der angegebenen Reihenfolge:
- Aufwachsen einer Halbleiterschichtenfolge auf einem
Aufwachssubstrat ,
- Aufbringen zumindest einer Metallisierung an einer dem Aufwachssubstrat abgewandten Kontaktseite der
Halbleiterschichtenfolge,
- Anbringen eines Zwischenträgers an der
Halbleiterschichtenfolge, wobei in oder vor diesem Schritt eine Opferschicht zwischen dem Zwischenträger und der
Halbleiterschichtenfolge angebracht wird, - Ablösen des Aufwachssubstrats von der
Halbleiterschichtenfolge,
- Strukturieren der Halbleiterschichtenfolge zu einzelnen Chipbereichen,
- mindestens teilweises Auflösen der Opferschicht, und
- Entfernen des Zwischenträgers.
Zur Herstellung von substratfreien und trägerlosen
Halbleiterchips wie Leuchtdiodenchips, kurz LED-Chips, werden häufig thermisch entfernbare Trägerfolien, englisch thermal release films, eingesetzt. An solchen Folien angebracht sind die vereinzelten Halbleiterchips ohne das Aufwachssubstrat weiter verarbeitbar. Jedoch durch die Verwendung solcher Folien ist eine weitere chemische oder thermische Bearbeitung der Halbleiterchips eingeschränkt, da solche Folien
üblicherweise auf Polymeren basieren und daher nur
eingeschränkt chemisch und thermisch stabil sind.
Bei dem hier beschriebenen Verfahren wird eine Opferschicht zwischen einer Halbleiterschichtenfolge und einem
Trägersubstrat angebracht. Durch ein Entfernen der
Opferschicht ist ein mechanisches Separieren der
Halbleiterchips von dem Trägersubstrat mit einem deutlich reduzierten Kraftaufwand möglich. Andererseits ist durch den Verzicht auf eine thermisch entfernbare Trägerfolie ein
Durchführen von Prozessschritten an der
Halbleiterschichtenfolge auf dem Zwischenträger ermöglicht.
Gemäß zumindest einer Ausführungsform ist der Zwischenträger temperaturbeständig und chemiebeständig. Temperaturbeständig kann bedeuten, dass der Zwischenträger bis zu einer
Temperatur von mindestens 400 °C oder 500 °C oder 600 °C dauerhaft verwendbar ist, ohne nachhaltig beschädigt zu werden oder in seiner Einsatzdauer signifikant reduziert zu werden. Beispielsweise handelt es sich bei dem Zwischenträger um einen anorganischen Träger, etwa aus einem
Halbleitermaterial wie Silizium oder Germanium oder auch um einen metallischen Träger etwa aus einer Molybdänlegierung.
Gemäß zumindest einer Ausführungsform wird die Opferschicht strukturiert aufgebracht oder nach einem Aufbringen
strukturiert, sodass Sollbruchstellen und/oder Ablegestellen erzeugt werden. Durch solche Sollbruchstellen und/oder
Ablagestellen ist es möglich, die vereinzelten
Halbleiterchips durch ein mechanisches Brechen von dem Träger abzunehmen. Dabei ist es möglich, dass die Opferschicht nur teilweise geätzt wird, sodass vergleichsweise kleine
Verbindungsstellen zwischen der Halbleiterschichtenfolge und dem Zwischenträger verbleiben. Durch solche
Verbindungsstellen oder Ablegestellen sind die
Halbleiterchips und/oder Chipbereiche sowie die
Halbleiterschichtenfolge auf dem Zwischenträger
stabilisierbar. Beim Abheben der Halbleiterchips und/oder der Chipbereiche von dem Zwischenträger können diese
Verbindungsstellen dann gebrochen oder durch einen weiteren Ätzschritt entfernt und/oder geschwächt werden. Gemäß zumindest einer Ausführungsform lässt sich die
Opferschicht rückstandsfrei ablösen. Insbesondere bei der Verwendung von organischen, thermisch entfernbaren
Trägerfolien bleiben organische Reste, insbesondere
Kohlenstoff enthaltende Reste, an den Halbleiterchips und/oder Chipbereichen zurück. Solche Rückstände können zu einer Verunreinigung von elektrischen Kontaktstellen führen und damit eine Zuverlässigkeit eines Anbringens der fertigen Halbleiterchips auf einen externen Träger wie einer Leiterplatte herabsetzen. Insbesondere Kohlenstoffrückstände sind durch die Verwendung einer anorganischen,
kohlenstofffreien Opferschicht vermeidbar. Gemäß zumindest einer Ausführungsform verändern sich die relativen Positionen der Halbleiterchips und/oder der
Chipbereiche zueinander bis zum Entfernen des Zwischenträgers nicht. Mit anderen Worten verrutschen oder verdrehen sich die einzelnen Chipbereiche dann nicht, relativ zueinander.
Hierdurch ist eine höhere Präzision beim Herstellen
erzielbar .
Gemäß zumindest einer Ausführungsform wird die Opferschicht ganzflächig über der Halbleiterschichtenfolge aufgebracht. Das heißt, in Projektion auf die Halbleiterschichtenfolge gesehen, ist die Halbleiterschichtenfolge dann vollständig von der Opferschicht bedeckt. Dies kann auch für alle anderen an der Halbleiterschichtenfolge aufgebrachten Schichten gelten .
Gemäß zumindest einer Ausführungsform wird die Opferschicht direkt auf die Metallisierung aufgebracht. Die Metallisierung steht dann in direktem, physischem Kontakt zu der
Opferschicht. Dabei kann die Opferschicht ganzflächig oder stellenweise auf die Metallisierung aufgebracht werden.
Gemäß zumindest einer Ausführungsform ist die Opferschicht selektiv gegenüber der Metallisierung ätzbar. Dies bedeutet zum Beispiel, dass eine Ätzrate der Opferschicht gegenüber der Metallisierung um mindestens einen Faktor 10 oder 100 oder 1000 oder 10000 erhöht ist. Insbesondere erfolgt dann das Auflösen der Opferschicht durch ein trockenchemisches und/oder durch ein nasschemisches Ätzen. Gemäß zumindest einer Ausführungsform sind die einzelnen Chipbereiche im Schritt des Entfernens des Zwischenträgers an einer temporären Trägerfolie und/oder an einem
Chippositionierwerkzeug, englisch die handler, befestigt. Dabei wird die Trägerfolie bevorzugt nur an einer der
Metallisierung abgewandten Seite der Halbleiterschichtenfolge aufgebracht, sodass die Trägerfolie die Metallisierung nicht berührt. Bevorzugt sind beim Schritt des Entfernens des
Zwischenträgers die einzelnen Chipbereiche sowie die
optoelektronischen Halbleiterchips bereits weitgehend oder vollständig gefertigt, sodass keine weiteren
Verfahrensschritte mehr erforderlich sind. Insbesondere sind nach dem Schritt des Entfernens des Zwischenträgers keine weiteren Schichten über Gasphasenabscheidung oder Epitaxie oder Aufdampfen an den Chipbereichen anzubringen.
Gemäß zumindest einer Ausführungsform ist im Schritt des Entfernens des Zwischenträgers die Opferschicht noch zum Teil vorhanden. Zum Teil kann bedeuten, dass die Opferschicht beim Entfernen des Zwischenträgers einen Flächenanteil von
höchstens 25 % oder 10 % oder 5 % oder 1 % oder 0,5 % der Halbleiterschichtenfolge bedeckt, in Draufsicht gesehen.
Alternativ oder zusätzlich liegt dieser Flächenanteil bei mindestens 0,1 % oder 1 % oder 3 % oder 10 %. Durch diesen vergleichsweise kleinen Flächenbelegungsanteil der
Opferschicht ist eine Haftung zwischen dem Zwischenträger und der Halbleiterschichtenfolge stark reduziert, sodass ein mechanisches Entfernen etwa mittels Brechen ermöglicht ist.
Gemäß zumindest einer Ausführungsform ist die Opferschicht beim Schritt des Entfernens des Zwischenträgers oder
unmittelbar vor diesem Schritt stellenweise in ihrer Dicke nicht reduziert. Mit anderen Worten ist dann die Opferschicht lokal noch als intakte Schicht vorhanden, insbesondere in vielen inseiförmigen, voneinander separierten Bereichen.
Hierdurch ist eine Stabilisierung der
Halbleiterschichtenfolge an dem Zwischenträger bis zum
Schritt des Entfernens des Zwischenträgers erzielbar. Es kann pro Chipbereich genau ein inseiförmiger Bereich vorhanden sein . Gemäß zumindest einer Ausführungsform wird die Opferschicht nach dem Entfernen des Zwischenträgers von den Chipbereichen vollständig entfernt. Dieser Schritt des Entfernens der verbleibenden Teile der Opferschicht wird bevorzugt
durchgeführt, solange die Chipbereiche relativ zueinander noch fixiert sind, also beispielsweise mit Hilfe des
Chippositionierwerkzeugs oder der temporären Trägerfolie.
Gemäß zumindest einer Ausführungsform weist der
Zwischenträger eine Vielzahl von Erhebungen auf. Ein
mittlerer Abstand zwischen den Erhebungen ist dabei bevorzugt kleiner als eine mittlere Kantenlänge der fertig
hergestellten Halbleiterchips. Beispielsweise ist ein
mittlerer Abstand zwischen den Erhebungen um mindestens einen Faktor 2 oder 4 oder 6 oder 10 kleiner als eine mittlere Kantenlänge der fertig hergestellten Halbleiterchips und/oder der Chipbereiche. Eine laterale Ausdehnung der Erhebungen liegt bevorzugt bei höchstens 10 % oder 5 % oder 2 % der mittleren Kantenlänge der fertigen Halbleiterchips und/oder der Chipbereiche. Entsprechende laterale Abmessungen, in Draufsicht auf den Zwischenträger gesehen, können alternativ oder zusätzlich auch für die inseiförmigen Bereiche der
Opferschicht gelten. Gemäß zumindest einer Ausführungsform wird die Opferschicht direkt auf dem Zwischenträger aufgebracht. Beispielsweise wird die Opferschicht durch ein Gasphasenabscheideverfahren auf den Zwischenträger aufgebracht. Das Aufbringen der
Opferschicht auf den Zwischenträger kann vor dem Verbinden des Zwischenträgers mit der Halbleiterschichtenfolge erfolgen oder auch gleichzeitig mit dem Schritt des Verbindens des Zwischenträgers mit der Halbleiterschichtenfolge. Alternativ kann die Opferschicht zuerst an der Halbleiterschichtenfolge erzeugt werden und erst dann wird der Zwischenträger
angebracht .
Gemäß zumindest einer Ausführungsform sind die Erhebungen unmittelbar nach dem Schritt des Aufbringens des
Zwischenträgers an der Halbleiterschichtenfolge teilweise oder vollständig frei von der Opferschicht, in Draufsicht von der Seite der Halbleiterschichtenfolge her gesehen. Mit anderen Worten erstreckt sich dann die Opferschicht nicht oder nicht ganz auf die Erhebungen. Es ist möglich, dass eine mittlere Dicke der Opferschicht oder eine maximale Dicke der Opferschicht kleiner ist als eine Höhe der Erhebungen. Mit anderen Worten können die Erhebungen die Opferschicht überragen. Alternativ können die Erhebungen bündig mit der Opferschicht abschließen oder auch von der Opferschicht überragt werden.
Gemäß zumindest einer Ausführungsform sind die Erhebungen einstückig mit dem Zwischenträger ausgebildet. Beispielsweise ist dann der Zwischenträger durch ein Ätzen oder ein
mechanisches Abtragen von Material so strukturiert, dass sich die Erhebungen ausbilden. Gemäß zumindest einer Ausführungsform sind die Erhebungen aus einem von dem Zwischenträger verschiedenen Material geformt. Beispielsweise sind die Erhebungen dann aus Inseln eines weiteren Materials geformt. Bevorzugt ist die Opferschicht selektiv zu diesem weiteren Material ätzbar, sodass bei einem Auflösen der Opferschicht die Erhebungen erhalten bleiben. Entsprechendes gilt bevorzugt, falls die Erhebungen
einstückig mit dem Zwischenträger ausgebildet sind. Gemäß zumindest einer Ausführungsform wird die Opferschicht vor dem Schritt des Entfernens des Zwischenträgers
vollständig aufgelöst. Das heißt, beim Entfernen des
Zwischenträgers trägt dann die Opferschicht nicht mehr zu einer mechanischen Verbindung zwischen dem Zwischenträger und der Halbleiterschichtenfolge bei.
Gemäß zumindest einer Ausführungsform ist nach dem
vollständigen Auflösen der Opferschicht eine mechanische Verbindung zwischen der Halbleiterschichtenfolge und dem Zwischenträger über die Erhebungen, bevorzugt ausschließlich über die Erhebungen, hergestellt. Hierdurch ist der
Zwischenträger besonders kontrolliert von der
Halbleiterschichtenfolge entfernbar, da eine Struktur der Erhebungen unabhängig von der Opferschicht einstellbar ist.
Gemäß zumindest einer Ausführungsform ist der Zwischenträger an der Halbleiterschichtenfolge mittels zumindest einer
Lotschicht befestigt. Dabei ist bevorzugt die Opferschicht selektiv gegenüber der Lotschicht oder gegenüber mindestens einer der Lotschichten oder gegenüber allen Lotschichten ätzbar . Gemäß zumindest einer Ausführungsform steht die Opferschicht in direktem Kontakt zu der Lotschicht oder zu zumindest einer der Lotschichten oder auch zu zwei Lotschichten, zwischen denen sich die Opferschicht befindet. Mit anderen Worten kann die Opferschicht unmittelbar an zwei Lotschichten grenzen, die sich an einander gegenüberliegenden Hauptseiten der
Opferschicht befinden.
Gemäß zumindest einer Ausführungsform befinden sich
elektrische Kontaktflächen zu einer externen elektrischen Kontaktierung der fertig hergestellten Halbleiterchips an einer der Halbleiterschichtenfolge abgewandten
Befestigungsseite der Metallisierung. Die Befestigungsseite ist dazu eingerichtet, dass die fertigen Halbleiterchips über die Befestigungsseite elektrisch und/oder mechanisch
kontaktiert werden, etwa über ein Löten. Insbesondere ist die Befestigungsseite zumindest stellenweise zu einer
Oberflächenmontage, auch als SMT bezeichnet, eingerichtet. Gemäß zumindest einer Ausführungsform befinden sich die elektrischen Kontaktflächen oder zumindest eine elektrische Kontaktfläche an einer Unterseite derjenigen Lotschicht, die in den fertigen Halbleiterchips am weitesten von der
Halbleiterschichtenfolge entfernt ist. Hierbei ist es möglich, dass die Lotschicht und alternativ oder zusätzlich die Metallisierung in mehrere Bereiche strukturiert sind, die elektrisch voneinander separiert sein können. Eine
elektrische Kontaktierung der Halbleiterschichtenfolge kann insbesondere gestaltet sein, wie in Verbindung mit den
Figuren 1 bis 3 in der Druckschrift DE 10 2007 019 775 AI gezeigt, wobei ein Träger weggelassen wird. Der
Offenbarungsgehalt dieser Druckschrift hinsichtlich der
Kontaktierung wird hiermit durch Rückbezug mit aufgenommen. Gemäß zumindest einer Ausführungsform wird die Opferschicht nur stellenweise direkt auf diejenige Schicht aufgebracht, die die Kontaktflächen bildet. Die Opferschicht wird dann also insbesondere direkt auf Teile der Lotschicht oder direkt auf Teile der Metallisierung aufgebracht. Dabei sind jedoch die elektrischen Kontaktflächen bevorzugt stellenweise oder vollständig nicht direkt von der Opferschicht bedeckt. Gemäß zumindest einer Ausführungsform sind die elektrischen Kontaktflächen vor dem Schritt des Anbringens der
Opferschicht durch ein Deckmaterial abgedeckt. Durch das Deckmaterial ist verhinderbar, dass ein Material der
Opferschicht die elektrischen Kontaktflächen verunreinigt. Beispielsweise ist das Deckmaterial durch einen Fotolack gebildet, der über ein Veraschen rückstandfrei entfernbar ist .
Gemäß zumindest einer Ausführungsform wird die Opferschicht strukturiert aufgebracht. Die Opferschicht bedeckt dann, in Projektion auf die Halbleiterschichtenfolge gesehen, nur zum Teil die Halbleiterschichtenfolge. Ein Bedeckungsgrad der Halbleiterschichtenfolge mit der Opferschicht liegt zum
Beispiel bei mindestens 5 % oder 10 % oder 40 % oder 60 % und/oder bei höchstens 80 % oder 50 % oder 30 %. Bevorzugt ist die Opferschicht dabei regelmäßig strukturiert und nicht nur statistisch verteilt aufgebracht.
Gemäß zumindest einer Ausführungsform weist die Opferschicht eine Dicke von mindestens 200 nm oder 500 nm oder 1 ym oder 5 ym auf und/oder von höchstens 20 ym oder 10 ym. Durch eine solche, vergleichsweise große Dicke der Opferschicht wird verhindert, dass insbesondere beim Anbringen des Trägersubstrats ein Fließen von Lot aus der Lotschicht direkt an dem Trägersubstrat auf die elektrischen Kontaktflächen der Chipbereiche auftritt. Mit anderen Worten dient die
Opferschicht dann aufgrund ihrer Dicke als eine Art
Lötstoppschicht.
Nachfolgend wird ein hier beschriebenes Verfahren unter
Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein. Es zeigen:
Figuren 1 bis 5 schematische Schnittdarstellungen von
Verfahrensschritten eines hier beschriebenen
Verfahrens zur Herstellung von optoelektronischen Halbleiterchips.
In Figur 1 sind schematisch Verfahrensschritte zur
Herstellung von optoelektronischen Halbleiterchips gezeigt. Gemäß Figur 1A wird ein Zwischenträger 6 mit einer Lotschicht 7 bereitgestellt. Ferner wird ein Aufwachssubstrat 2
bereitgestellt, auf dem eine Halbleiterschichtenfolge 3 epitaktisch aufgewachsen ist. An einer dem Aufwachssubstrat 2 abgewandten Kontaktseite 34 ist eine Metallisierung 4 auf die Halbleiterschichtenfolge 3 aufgebracht. An einer
Befestigungsseite 45 der Metallisierung 4, die dem
Aufwachssubstrat 2 abgewandt ist, befindet sich eine
Opferschicht 5. Im Verfahrensschritt, wie in Figur 1B gezeigt, wird die Lotschicht 7 mit der Opferschicht 5 verbunden. Anschließend wird in einem nicht dargestellten Schritt das
Aufwachssubstrat 2 von der Halbleiterschichtenfolge 3 entfernt.
Anders als in Figur 1A gezeigt ist es auch möglich, dass die Lotschicht 7 zuerst mit einer der Halbleiterschichtenfolge 3 zugewandten Unterseite 75 auf der Opferschicht 5 aufgebracht wird und dass der Zwischenträger 6 ohne Lotschicht 7 separat bereitgestellt wird. Mit anderen Worten kann sich dann die Lotschicht 7 vor dem Anbringen des Zwischenträgers 6 an der Opferschicht 5 befinden. Wie auch in allen anderen Ausführungsbeispielen basiert die Halbleiterschichtenfolge 3 bevorzugt auf AlInGaN und weist bevorzugt mindestens eine zu einer Strahlungserzeugung vorgesehene aktive Zone auf. Mit anderen Worten handelt es sich dann bei dem fertig hergestellten optoelektronischen Halbleiterchip insbesondere um eine Leuchtdiode.
Die Metallisierung 4 ist bevorzugt aus mehreren
Metallschichten zusammengesetzt. Beispielsweise befindet sich eine dünne Platinschicht und/oder Titanschicht zwischen der Halbleiterschichtenfolge 3 und einer metallischen
Spiegelschicht der Metallisierung 4. Die Spiegelschicht ist beispielsweise aus Aluminium oder Silber gefertigt. Eine Dicke der gesamten Metallisierung 4 liegt zum Beispiel bei mindestens 50 nm oder 70 nm oder 100 nm und/oder bei
höchstens 500 nm oder 300 nm oder 200 nm.
Die Opferschicht 5 ist insbesondere aus einem Metalloxid wie Zinkoxid hergestellt. Die Opferschicht 5 kann zum Beispiel eine Dicke von mindestens 0,2 ym oder 0,8 ym oder 1,5 ym und/oder von höchstens 5 ym oder 10 ym oder 20 ym aufweisen.
Bei der Lotschicht 7 handelt es sich beispielsweise um ein AuSn-Lot oder um ein NiSn-Lot. Eine Dicke der Lotschicht 7 liegt bevorzugt bei mindestens 1 ym oder 2 ym oder 5 ym und/oder bei höchstens 20 ym oder 10 ym oder 5 ym.
Beispielsweise wird eine AuSn-Lotschicht mit einer Dicke von 2,7 ym oder eine NiSn-Lotschicht mit einer Dicke von 3,56 ym verwendet. Diese Angaben können auch für alle Lotschichten in allen anderen Ausführungsbeispielen gelten.
Die einzelnen Schichten 3, 4, 5, 7 werden bevorzugt
ganzflächig über das Aufwachssubstrat 3 sowie dem
Zwischenträger 6 aufgebracht. Das heißt, die einzelnen
Schichten 3, 4, 5, 7 sind dann unstrukturiert und homogen über dem Aufwachssubstrat 2 sowie dem Zwischenträger 6 gefertigt und angebracht. In Figur IC ist gezeigt, dass nach dem Ablösen des
Aufwachssubstrats 2 die Halbleiterschichtenfolge 3 und bevorzugt auch die Metallisierung 4 zu einzelnen
Chipbereichen 33 zerteilt wird. Jeder der Chipbereiche 33 ist für einen der fertigen optoelektronischen Halbleiterchips eingerichtet. Es ist möglich, dass die Halbleiterchips als tragende Komponente jeweils die Halbleiterschichtenfolge 3 aufweisen. Mittlere laterale Abmessungen der
Halbleiterschichtenfolge 3, in Draufsicht auf den
Zwischenträger 6 gesehen, liegen bevorzugt bei mindestens 250 ym oder 500 ym oder 750 ym. Die lateralen Abmessungen der fertigen Halbleiterchips weichen von den lateralen
Abmessungen der Chipbereiche bevorzugt um höchstens 10 % oder 3 % ab . Verfahrensschritte wie das Aufbringen von elektrischen
Stromverteilungsstrukturen an einer dem Zwischenträger 6 abgewandten Seite der Halbleiterschichtenfolge 3 oder das Erzeugen von Passivierungsschichten auf Seitenflächen der Halbleiterschichtenfolge 3, die durch das Strukturieren zu den Chipbereichen 33 entstehen, sind zur Vereinfachung der Darstellung in den Figuren nicht gezeigt. Nach dem Strukturieren der Halbleiterschichtenfolge 3 und der Metallisierung 4 wird die Opferschicht 5 teilweise aufgelöst, siehe Figur IC. Das Auflösen der Opferschicht 5 erfolgt bevorzugt mit einem Ätzen, das selektiv zu der Metallisierung 4 und zu der Lotschicht 7 erfolgt. Wie vorhergehend
angemerkt, kann die Halbleiterschichtenfolge 3 mit einer nicht gezeichneten Passivierungsschicht versehen sein, etwa aus Siliziumnitrid.
Das selektive Ätzen der Opferschicht 5, die beispielsweise eine ZnO-Schicht ist, kann mittels eines gasförmigen
Ätzmittels 58, etwa Wasserstoffgas , erfolgen, in Figur IC symbolisiert durch Pfeile. Dabei wird das Ätzen gestoppt, wenn inselförmige Bereiche der Opferschicht 5 zwischen den Chipbereichen 33 und dem Zwischenträger 6 gebildet sind.
Diese inseiförmigen Bereiche der Opferschicht 5 werden in lateraler Richtung, gemäß Figur IC also in Links-Rechts- Richtung, von den Chipbereichen 33 und der Metallisierung 4 überragt. Eine Ausdehnung der inseiförmigen Bereiche der Opferschicht 5 liegt beispielsweise in lateraler Richtung bei mindestens 10 % oder 20 % oder 30 % und/oder bei höchstens 70 % oder 50 % einer mittleren Kantenlänge der Chipbereiche 33. Über die inseiförmigen Bereiche der Opferschicht 5 ist ein Anhaften der Chipbereiche 33 an den Zwischenträger 6 zwar noch gegeben, jedoch sind diese inseiförmigen Bereiche durch ein Brechen kontrolliert zerstörbar, ohne die Chipbereiche 33 zu zerstören. In Figur 1D ist gezeigt, dass der Zwischenträger 6 mit der Lotschicht 7 von den Chipbereichen 33 abgebrochen ist. Dabei sind die einzelnen Chipbereiche 33 bevorzugt an einer
Trägerfolie 8 angebracht, sodass die einzelnen Chipbereiche 33 gemeinsam handhabbar sind. Die Trägerfolie 8 ist an den fertigen Halbleiterchips nicht mehr vorhanden.
In den Figuren IE sowie 1F sind alternative
Verfahrensschritte zum Entfernen der verbleibenden
Opferschicht 5 gezeigt. Gemäß Figur IE werden die
Chipbereiche 33 einem flüssigen Ätzmittel 58 in einem
Ätzmittelbad 59 ausgesetzt. Gemäß Figur 1F erfolgt das
Entfernen der Opferschicht 5 durch ein gasförmiges Ätzmittel 58, beispielsweise durch Wasserstoffgas . Über das
Ätzmittelbad 59 ist etwa die Halbleiterschichtenfolge 3 von dem Ätzmittel 58 geschützt, ebenso wie die Trägerfolie 8.
Durch das vollständige Entfernen der Opferschicht 5
resultieren die fertigen Halbleiterchips 1. Alternativ ist es auch möglich, dass die Opferschicht 5 zum Teil an den
Halbleiterchips 1 verbleibt, sodass die Verfahrensschritte gemäß Figur IE oder 1F nicht durchgeführt werden. Etwa im Falle einer elektrisch leitfähigen Opferschicht 5 kann so eine verbesserte Stromaufweitung erzielt werden. In Figur 2 ist eine weitere Möglichkeit dargestellt, wie ein kontrolliertes Entfernen mit der Opferschicht 5 realisierbar ist. Der Zwischenträger 6 weist mehrere Erhebungen 63 auf, bevorzugt mehrere Erhebungen pro in Figur 2 nicht gezeichnetem Chipbereich. Die Opferschicht 5 ist zwischen den Erhebungen 63 angebracht, wobei die Erhebungen 63 die
Opferschicht 5 überragen oder, anders als dargestellt, auch bündig mit der Opferschicht 5 abschließen können, in Richtung senkrecht zu dem Aufwachssubstrat 2.
Die Opferschicht 5 ist über eine erste Lotschicht 7a und über zwei Sperrschichten 57 sowie über eine zweite Lotschicht 7b mit der Metallisierung 4 und der Halbleiterschichtenfolge 3 mechanisch verbunden.
Ein solcher Aufbau aus mehreren Lotschichten 7a, 7b und die Verwendung von Sperrschichten 57 kann auch in allen anderen Ausführungsbeispielen vorhanden sein. Es ist dabei möglich, dass die Lotschichten 7a, 7b aus unterschiedlichen
Materialien geformt sind und unterschiedliche
Verarbeitungstemperaturen aufweisen. So kann insbesondere eine Verarbeitungstemperatur der zweiten Lotschicht 7b höher liegen als eine Verarbeitungstemperatur der ersten Lotschicht 7a. Die beiden Lotschichten sind beispielsweise aus einem AuSn-Lot geformt.
Bei den Sperrschichten 57 kann es sich um Schichten handeln, die eine Diffusion von Lotmaterial zwischen den Lotschichten 7a, 7b verhindern und insbesondere die eine Diffusion von Lotmaterial aus der zweiten Lotschicht 7b in die
Metallisierung 4 unterbinden. Beispielsweise sind die
Sperrschichten 57 aus einer Titanlegierung oder einer
Wolframlegierung geformt, beispielsweise handelt es sich um Titanwolframnitridschichten. Ebenso können die Sperrschichten 57 Platin aufweisen oder aus Platin bestehen. Zum Ablösen des Zwischenträgers 6 wird die Opferschicht 5 vollständig entfernt. Eine mechanische Verbindung zwischen dem Zwischenträger 6 und der Halbleiterschichtenfolge 3 besteht dann lediglich noch in kontrollierter Weise über die Erhebungen 63, sodass die Halbleiterschichtenfolge 3 nur noch an wenigen Punkten an dem Zwischenträger 6 haftet.
Die verbleibenden Verfahrensschritte können erfolgen, wie in Verbindung mit Figur 1 dargestellt. Insbesondere wird das Aufwachssubstrat 2 entfernt, bevor die Opferschicht 5 aufgelöst wird. Nach dem Auflösen der Opferschicht 5 wird der Zwischenträger 6 entfernt, insbesondere wird zuvor wie in Figur 1 eine Trägerfolie angebracht. Beim Verfahren, wie in Verbindung mit Figur 3 gezeigt, sind die Erhebungen 63 aus einem anderen Material gebildet als der Zwischenträger 6. Insbesondere sind die Erhebungen 63 aus einem Nitrid wie Siliziumnitrid oder Aluminiumnitrid oder auch aus einem Oxid wie Aluminiumoxid oder Siliziumoxid geformt. Die Opferschicht 5 ist selektiv zu dem Material der Erhebungen 63 ätzbar. Gemäß Figur 3 weist die Opferschicht 5 eine größere Dicke auf als die Erhebungen 63. Die erste
Lotschicht 7a reicht damit in die Opferschicht 5 hinein und bis an die Erhebungen 63 heran.
Im Übrigen entspricht das Verfahren gemäß Figur 3 dem
Verfahren gemäß Figur 2.
Beim Verfahren, wie in Figur 4 illustriert, ist lediglich eine Sperrschicht 57 zwischen der Metallisierung 4 und der ersten Lotschicht 7a vorhanden. Unmittelbar zwischen den beiden Lotschichten 7a, 7b befindet sich die Opferschicht 5. An einer der Halbleiterschichtenfolge 3 abgewandten Seite der ersten Lotschicht 7a befinden sich elektrische Kontaktflächen 9 zu einer elektrischen oder auch mechanischen Kontaktierung der fertig hergestellten Halbleiterchips 1. Diese
elektrischen Kontaktflächen 9 sind von einem Deckmaterial 95 bedeckt. Das Deckmaterial 95 ist beispielsweise durch einen Lack gebildet, das anschließend über Veraschen entfernt werden kann.
Dadurch können an den Stellen des Deckmaterials 95 Kavitäten, auch als Air Voids bezeichnet, gebildet werden. Durch das Deckmaterial 95 ist damit eine Kontaminierung der
elektrischen Kontaktflächen 9 etwa mit einem Material der Opferschicht 5 verhinderbar. Dies ist insbesondere
vorteilhaft, falls ein Material der Opferschicht 5 teilweise an den fertigen Halbleiterchips 1 verbleibt. Das Auflösen der Opferschicht 5 erfolgt beispielsweise, wie in Verbindung mit Figur IC angegeben. Alternativ können auch beim Verfahren gemäß Figur 4 Erhebungen vorhanden sein, wie in Verbindung mit den Figuren 2 und 3 dargestellt.
Gemäß Figur 5 wird die Opferschicht 5 strukturiert
aufgebracht. Die Opferschicht 5 weist eine vergleichsweise große Dicke t auf, beispielsweise mindestens 500 nm. Durch die große Dicke t der Opferschicht 5 ist verhindert, dass bei einem Anbringen des Zwischenträgers 6 an der
Halbleiterschichtenfolge 3 ein Lotmaterial aus der zweiten Lotschicht 7b, die sich direkt an dem Zwischenträger 6 befindet, zu den von der Opferschicht 5 unbedeckten
elektrischen Kontaktflächen 9 gelangt. Mit anderen Worten fungiert die Opferschicht 5 aufgrund deren großer Dicke t als Lötstoppschicht hinsichtlich der zweiten Lotschicht 7b. Die Strukturierung der Opferschicht 5 in Figur 5 entspricht hinsichtlich deren Wirkung also dem Einsatz des Deckmaterials 95 in Figur 4. Im Übrigen kann die Opferschicht 5 aufgelöst werden, wie in Verbindung mit Figur IC dargestellt oder es können alternativ oder zusätzlich die Erhebungen 63
eingesetzt werden, wie in Verbindung mit den Figuren 2 und 3 erläutert .
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt.
Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist .
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2014 110 884.1, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
1 optoelektronischer Halbleiterchip
2 AufwachsSubstrat
3 Halbleiterschichtenfolge
33 Chipbereich der Halbleiterschichtenfolge
34 Kontaktseite der Halbleiterschichtenfolge
4 Metallisierung
45 Befestigungsseite der Metallisierung
5 Opferschicht
57 Sperrschicht
58 Ätzmittel
59 Ätzmittelbad
6 Zwischenträger
63 Erhebung am Zwischenträger
7 Lotschicht
75 Unterseite der Lotschicht
8 Trägerfolie
9 elektrische Kontaktfläche
95 Deckmaterial t Dicke der Opferschicht

Claims

Patentansprüche
1. Verfahren zur Herstellung von optoelektronischen
Halbleiterchips (1) mit den Schritten:
- Aufwachsen einer Halbleiterschichtenfolge (3) auf einem Aufwachssubstrat (2),
- Aufbringen zumindest einer Metallisierung (4) an einer dem Aufwachssubstrat (2) abgewandten Kontaktseite (34) der Halbleiterschichtenfolge (3),
- Anbringen eines Zwischenträgers (6) an der
Halbleiterschichtenfolge (3) , wobei eine Opferschicht (5) zwischen dem Zwischenträger (6) und der
Halbleiterschichtenfolge (3) angebracht wird,
- Ablösen des Aufwachssubstrats (2) von der
Halbleiterschichtenfolge (3) ,
- Strukturieren der Halbleiterschichtenfolge (3) zu einzelnen Chipbereichen (33) ,
- mindestens teilweises Auflösen der Opferschicht (5) , und
- nachfolgend Entfernen des Zwischenträgers (6), wobei
- im Schritt des Entfernens des Zwischenträgers (6) die Opferschicht (5) noch zum Teil vorhanden ist,
- das Entfernen des Zwischenträgers (6) ein
mechanisches Brechen verbliebener Bereiche der
Opferschicht (5) beinhaltet, und
- die Opferschicht nach dem Entfernens des
Zwischenträgers (6) vollständig entfernt wird.
2. Verfahren nach dem vorhergehenden Anspruch,
bei dem die Opferschicht (5) ganzflächig und direkt auf die Metallisierung (4) aufgebracht wird,
wobei die Opferschicht (5) selektiv gegenüber der Metallisierung (4) ätzbar ist und das Auflösen der Opferschicht (5) ein trockenchemisches und/oder ein nasschemisches Ätzen ist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Chipbereiche (33) im Schritt des Entfernens des Zwischenträgers (6) an einer temporären Trägerfolie (8) und/oder an einem Chippositionierwerkzeug befestigt sind .
Verfahren nach einem der vorhergehenden Ansprüche, wobei
- der Zwischenträger (6) mit einer Lotschicht (7) bereitgestellt,
- die Lotschicht (7) mit der Opferschicht (5) verbunden wird und anschließend das Aufwachssubstrat (2) von der Halbleiterschichtenfolge (3) entfernt wird,
- die Metallisierung (4) aus mehreren Metallschichten zusammengesetzt ist und eine Spiegelschicht aus
Aluminium oder Silber umfasst,
- eine Dicke der gesamten Metallisierung (4) bei mindestens 70 nm und bei höchstens 500 nm liegt,
- die Opferschicht (5) aus einem Metalloxid hergestellt ist und eine Dicke von mindestens 0,8 ym und von höchstens 10 ym aufweist,
- eine Dicke der Lotschicht (7) bei mindestens 2 ym und höchstens 10 ym liegt und aus AuSn oder NiSn
hergestellt wird,
- die Halbleiterschichtenfolge (3) , die Metallisierung (4), die Opferschicht (5) und die Lotschicht (7) ganzflächig über das Aufwachssubstrat (3) sowie dem Zwischenträger (6) aufgebracht werden, und
- nach dem Ablösen des Aufwachssubstrats (2) die Halbleiterschichtenfolge (3) und die Metallisierung (4) zu einzelnen Chipbereichen (33) zerteilt werden und jeder der Chipbereiche (33) für einen
optoelektronischen Halbleiterchip (1) eingerichtet ist.
Verfahren zur Herstellung von optoelektronischen
Halbleiterchips (1) mit den Schritten:
- Aufwachsen einer Halbleiterschichtenfolge (3) auf einem Aufwachssubstrat (2),
- Aufbringen zumindest einer Metallisierung (4) an einer dem Aufwachssubstrat (2) abgewandten Kontaktseite (34) der Halbleiterschichtenfolge (3),
- Anbringen eines Zwischenträgers (6) an der
Halbleiterschichtenfolge (3) , wobei eine Opferschicht
(5) zwischen dem Zwischenträger (6) und der
Halbleiterschichtenfolge (3) angebracht wird,
- Ablösen des Aufwachssubstrats (2) von der
Halbleiterschichtenfolge (3) ,
- Strukturieren der Halbleiterschichtenfolge (3) zu einzelnen Chipbereichen (33) ,
- mindestens teilweises Auflösen der Opferschicht (5) , und
- nachfolgend Entfernen des Zwischenträgers (6), wobei
- der Zwischenträger (6) eine Vielzahl von Erhebungen (63) aufweist,
- die Opferschicht (5) direkt auf dem Zwischenträger
(6) aufgebracht wird, und
- die Erhebungen (63) unmittelbar nach dem Schritt des Aufbringen des Zwischenträgers (6) an der
Halbleiterschichtenfolge (3) mindestens zum Teil frei von der Opferschicht (5) sind, in Draufsicht von der Seite der Halbleiterschichtenfolge (3) her gesehen. Verfahren nach dem vorhergehenden Anspruch,
wobei die Erhebungen (63) entweder einstückig mit dem Zwischenträger (6) ausgebildet sind oder die Erhebungen (63) aus einem vom Zwischenträger (6) verschiedenen Material geformt werden und die Opferschicht (5) selektiv zu diesem Material ätzbar ist.
Verfahren nach einem der Ansprüche 5 oder 6,
bei dem die Opferschicht (5) vor dem Entfernen des Zwischenträgers (6) vollständig aufgelöst wird,
wobei nach dem Auflösen der Opferschicht (5) eine mechanische Verbindung zwischen der
Halbleiterschichtenfolge (3) und dem Zwischenträger (6) ausschließlich durch die Erhebungen (63) gegeben ist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Zwischenträger (6) mittels zumindest einer Lotschicht (7) an der Halbleiterschichtenfolge (3) befestigt wird,
wobei die Opferschicht (5) selektiv gegenüber der mindestens einen Lotschicht (7) ätzbar ist, und
wobei die Opferschicht (5) in direktem Kontakt zu der oder zu mindestens einer der Lotschichten (7) steht.
Verfahren nach dem vorhergehenden Anspruch,
bei dem die Opferschicht (5) unmittelbar vor dem
Schritt des Entfernens des Zwischenträgers (6) an zwei einander gegenüberliegenden Hauptseiten jeweils direkt an eine der Lotschichten (7) grenzt.
Verfahren nach einem Ansprüche 8 oder 9,
bei dem sich an einer der Halbleiterschichtenfolge (3) abgewandten Befestigungsseite (45) der Metallisierung (4) oder an einer der Halbleiterschichtenfolge (3) abgewandten Unterseite (75) derjenigen Lotschicht (7), die in Richtung hin zu der Halbleiterschichtenfolge (3) der Opferschicht (5) unmittelbar vor dem Schritt des Entfernens des Zwischenträgers (6) am nächsten ist, elektrische Kontaktflächen (9) zu einer externen elektrischen Kontaktierung des fertig hergestellten Halbleiterchips (1) befinden.
11. Verfahren nach dem vorhergehenden Anspruch,
bei dem die Opferschicht (5) stellenweise direkt auf die Kontaktflächen (9) bildende Lotschicht (7) oder
Metallisierung (4) aufgebracht wird,
wobei die elektrischen Kontaktflächen (9) vor dem
Anbringen der Opferschicht (5) durch ein Deckmaterial (95) abgedeckt werden, sodass ein Material der
Opferschicht (5) nicht unmittelbar an die elektrischen
Kontaktflächen (9) gelangt.
12. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem die Opferschicht (5) strukturiert aufgebracht wird, sodass sich die Opferschicht (5), in Projektion auf die Halbleiterschichtenfolge (3) gesehen, nur zum
Teil über die Halbleiterschichtenfolge (3) erstreckt.
13. Verfahren nach den Ansprüchen 9, 10 und 12,
bei dem die Opferschicht (5) stellenweise unmittelbar auf die die elektrischen Kontaktflächen (9) bildende Lotschicht (7) oder Metallisierung (4) aufgebracht wird, wobei die elektrischen Kontaktflächen (9) frei von der Opferschicht (7) bleiben, und
wobei eine Dicke (t) der Opferschicht (7) mindestens 500 nm beträgt, sodass beim Schritt des Anbringens des Trägersubstrats (6) ein Fließen von Lot aus der
Lotschicht (7), die sich an einer der Halbleiterschichtenfolge (3) abgewandten Seite der Opferschicht (5) befindet, auf die elektrischen
Kontaktflächen (9) verhindert wird.
14. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem
- die Halbleiterschichtenfolge (3) auf AlInGaN basiert,
- die Metallisierung (4) Ag umfasst,
- die Opferschicht (5) aus ZnO geformt wird,
- die mindestens eine Lotschicht (7) Sn und/oder Au umfasst, und
- sich zwischen der Opferschicht (5) und der
Metallisierung (4) zumindest eine Sperrschicht aus einer TiW-Legierung befindet.
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