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WO2016006510A1 - バリスタ機能付き積層型半導体セラミックコンデンサ - Google Patents

バリスタ機能付き積層型半導体セラミックコンデンサ Download PDF

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WO2016006510A1
WO2016006510A1 PCT/JP2015/068974 JP2015068974W WO2016006510A1 WO 2016006510 A1 WO2016006510 A1 WO 2016006510A1 JP 2015068974 W JP2015068974 W JP 2015068974W WO 2016006510 A1 WO2016006510 A1 WO 2016006510A1
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WO
WIPO (PCT)
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semiconductor ceramic
internal electrode
ceramic capacitor
mol
capacitor
Prior art date
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Ceased
Application number
PCT/JP2015/068974
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English (en)
French (fr)
Inventor
光俊 川本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of WO2016006510A1 publication Critical patent/WO2016006510A1/ja
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Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer semiconductor ceramic capacitor having a varistor function, and more particularly to a multilayer semiconductor ceramic capacitor having a varistor function using an SrTiO 3 -based grain boundary insulating semiconductor ceramic.
  • semiconductor elements such as various ICs and LSIs are increasingly used in order to realize downsizing and multi-functionalization of electronic devices, and accordingly, noise resistance of electronic devices is decreasing.
  • a film capacitor, a multilayer ceramic capacitor, a multilayer semiconductor ceramic capacitor, and the like are arranged as a bypass capacitor in the power line of the semiconductor element, thereby ensuring noise resistance of electronic equipment.
  • a Zener diode 105 is connected in parallel to a capacitor 104 connected to a power supply line 103 that connects an external terminal 101 and a semiconductor element (IC) 102.
  • ESD countermeasures are taken by connecting a varistor 106 in parallel to the capacitor 104.
  • SrTiO 3 -based grain boundary insulation type multilayer semiconductor ceramic capacitors are known to have varistor characteristics, and a large current flows when a voltage exceeding a certain voltage is applied. Is also attracting attention.
  • this type of multilayer semiconductor ceramic capacitor has resistance to ESD and can also protect the semiconductor element 102, as shown in FIG. 5, instead of the Zener diode 105 and the varistor 106 of FIG. It can be covered with only one multilayer semiconductor ceramic capacitor 107. As a result, the number of parts and the cost can be reduced, the design can be easily standardized, and a capacitor having added value can be provided.
  • the laminated body which is formed along the interface between the several semiconductor ceramic layer laminated
  • the semiconductor ceramic layer has a specific surface area of 4.0 m 2 / g or more.
  • SrTiO 3 -based grain boundary insulation type semiconductor ceramic capacitors formed by sintering ceramic powders having a 90% cumulative particle size D90 of 1.2 ⁇ m or less and no greater than 0 m 2 / g have been proposed.
  • Patent Document 1 has a problem that even if the initial insulating property is good, when ESD repeatedly occurs, the insulating property may be remarkably deteriorated and the reliability is lacking.
  • the inventor has investigated the cause, and it has been found that when the distance between the end face and side face of the semiconductor ceramic layer and the end face and side face of the internal electrode layer becomes extremely narrow, the ESD resistance is lowered.
  • this type of multilayer semiconductor ceramic capacitor is usually manufactured as follows by a so-called multi-cavity method.
  • a conductive film having a predetermined pattern and a ceramic green sheet are alternately laminated on a large ceramic green sheet to prepare a large laminate, and then the large film is formed so that one end of the conductive film has a lead portion.
  • the laminate is cut into a predetermined size and separated into individual pieces to produce a green laminate.
  • the green laminate is subjected to primary firing and secondary firing to produce a component body in which a semiconductor ceramic layer and an internal electrode layer having one end having an extraction portion are alternately laminated, and then the component body External electrodes are formed at both ends.
  • the multilayer semiconductor ceramic capacitor is manufactured by a multi-cavity method, when obtaining a green multilayer body by dividing a large-sized multilayer body into individual pieces, the end surfaces and side surfaces of the semiconductor ceramic layer and the internal electrode layers are formed. A dimensional error may occur in the distance between the end face and the side face, and the distance may be extremely narrow.
  • the present invention has been made in view of such circumstances, and is a multilayer semiconductor ceramic capacitor with a varistor function that can suppress a decrease in insulation even when repeated ESD occurs and can secure desired electrical characteristics.
  • the purpose is to provide.
  • the present inventor conducted earnest research to achieve the above object, and as a result, the distance between the end surface of the internal electrode layer opposite to the lead portion and the end surface of the component body (hereinafter, this distance is referred to as “end surface distance”).
  • layer thickness the thickness of the semiconductor ceramic layer
  • multilayer semiconductor ceramic capacitor with a varistor function according to the present invention
  • multilayer semiconductor ceramic capacitor is an SrTiO 3 -based grain boundary insulation.
  • the internal electrode layer has a lead-out portion that is led out to one of the one end face and the other end face of the component element body, and An interval (end surface interval) a between an end surface opposite to the lead portion and an end surface of the component element body, an interval (side interval) b between the internal electrode layer and the side surface of the component element body,
  • the thickness (layer thickness) t of the semiconductor ceramic layer is characterized in that the relations 2 ⁇ a / t ⁇ 10 and 2 ⁇ b
  • the semiconductor ceramic has a compounding molar ratio m of Sr sites to Ti sites of 0.990 ⁇ m ⁇ 1.010, and the donor element is dissolved in the crystal particles.
  • the acceptor element is preferably present in the grain boundary layer in a range of 0.7 mol or less (excluding 0 mol) with respect to 100 mol of the Ti element.
  • the acceptor element is at least one element of Mn, Co, Ni, and Cr.
  • the donor element is at least one element selected from La, Nd, Sm, Dy, Nb, and Ta.
  • the low melting point oxide is contained in a range of 0.1 mol or less with respect to 100 mol of the Ti element.
  • the low melting point oxide is SiO 2 .
  • the internal electrode has Ni as a main component.
  • the multilayer semiconductor ceramic capacitor a component element body in which a plurality of semiconductor ceramic layers and a plurality of internal electrode layers formed with SrTiO 3 -based grain boundary insulation type semiconductor ceramics are alternately laminated, and the component element In a multilayer semiconductor ceramic capacitor having a pair of external electrodes electrically connected to the internal electrode layer at both ends of the body, the internal electrode layer is one of the one end surface and the other end surface of the component body. And a relationship of 2 ⁇ a / t ⁇ 10 and 2 ⁇ b / t ⁇ 5 between the end surface interval a, the side surface interval b, and the layer thickness t.
  • the functions of the capacitor and the Zener diode can be realized by a single multilayer semiconductor ceramic capacitor, the number of parts can be reduced, the cost can be reduced, the design can be easily standardized, and the ESD resistance can be improved. It is possible to realize a laminated semiconductor ceramic capacitor having good added value with excellent reliability.
  • FIG. 1 is a perspective view schematically showing an embodiment of a multilayer semiconductor ceramic capacitor according to the present invention.
  • FIG. 2 is a cross-sectional view taken along line AA in FIG. 1.
  • FIG. 3 is a cross-sectional view taken along the line BB in FIG. It is an electric circuit diagram when a Zener diode or a varistor is connected in parallel to a bypass capacitor arranged on a power supply line.
  • FIG. 5 is an electric circuit diagram when a multilayer semiconductor ceramic capacitor having a varistor function is connected to a power supply line.
  • FIG. 1 is a perspective view schematically showing an embodiment of a multilayer semiconductor ceramic capacitor according to the present invention
  • FIG. 2 is a cross-sectional view taken along the line AA in FIG. 1, and FIG. It is arrow sectional drawing.
  • the multilayer semiconductor ceramic capacitor includes a component body 1 and external electrodes 2a and 2b formed at both ends of the component body 1.
  • Component body 1 length L, a width W, has a rectangular shape having a thickness T, a plurality of semiconductor ceramic layers made of a semiconductor ceramic 3 -based grain boundary insulation type SrTiO 3 and a plurality of internal electrode layers 4 ( 4a and 4b) are alternately laminated and sintered.
  • the internal electrode layer 4 a has a lead portion 7 drawn to one end face 5 of the component element body 1, and the lead portion 7 is electrically connected to the external electrode 2 a.
  • the internal electrode layer 4b has a lead portion 8 drawn to the other end face 6 of the component element body 1, and the lead portion 8 is electrically connected to the external electrode 2b.
  • the main component of the semiconductor ceramic layer 3 is an SrTiO 3 -based material, the donor element is dissolved in the crystal grains, and the acceptor element is present in the grain boundary layer. That is, microscopically, the semiconductor ceramic layer 3 is composed of a plurality of crystal grains made of semiconductor ceramic and a grain boundary layer formed around the crystal grains (not shown). Capacitance is formed via A desired capacitance is obtained as a whole by connecting in series or in parallel between the opposing surfaces of the internal electrode layers 4 facing each other through the semiconductor ceramic layer 3.
  • the internal electrode material used for the internal electrode layer 4 is not particularly limited, but a base metal material mainly composed of Ni having good conductivity at a low cost is preferably used.
  • the external electrode material used for the external electrodes 2a and 2b is not particularly limited, and Ni, Cr, Cu, Ga, In, and alloys containing them can be used.
  • the external electrodes 2a and 2b can be formed into a single layer structure or a multilayer structure using these external electrode materials, and it is also preferable to form an Ag layer on them, and further to form an underlying electrode.
  • a plating film made of Ni, Sn, or the like may be formed as the external electrodes 2a and 2b.
  • the multilayer semiconductor ceramic capacitor has an end face interval a (the distance between the end face 9 on the opposite side of the lead portion 7 and the end face 6 of the component body 1, the end face 10 on the opposite side of the lead portion 8 and the part body 1.
  • the relationship of mathematical formulas (1) and (2) is established.
  • the end face spacing a, the side face spacing b, and the layer thickness t satisfy the formulas (1) and (2), so that insulation can be secured even if ESD repeatedly occurs.
  • a multilayer semiconductor ceramic capacitor excellent in durability and reliability can be obtained.
  • a multilayer semiconductor ceramic capacitor is usually manufactured by a so-called multi-cavity method. That is, a conductive film having a predetermined pattern is formed on a large-sized ceramic green sheet, and a large-sized laminate is manufactured by stacking the ceramic green sheets on which the conductive film is formed. After the large-sized laminate is cut into pieces so as to have dimensions, firing processing (primary firing and secondary firing) is performed.
  • the ratio a / t between the end face spacing a and the layer thickness t exceeds 10
  • the end face spacing a becomes too large, and the facing area between the internal electrode 4a and the internal electrode 4b is reduced, resulting in the capacitance. If it is attempted to secure a desired capacitance, it may lead to an increase in size of the component.
  • the ratio a / t between the end face spacing a and the layer thickness t is set to 2 to 10.
  • Ratio b / t between side face distance b and layer thickness t The ratio b / t between the side face distance b and the layer thickness t is also important for obtaining good ESD resistance.
  • the ratio b / t is less than 2
  • the side face distance b is excessively smaller than the layer thickness t, and therefore, the current to be discharged between the internal electrode layers 4a and 4b is similar to the above.
  • the ratio a / t between the side surface distance b and the layer thickness t is set to 2 to 5.
  • the end face distance a, the side face distance b, and the layer thickness t satisfy Formulas (1) and (2).
  • b does not cause a discharge, and can be discharged between the internal electrode 4a and the internal electrode 4b. This makes it possible to suppress a decrease in insulation, and has excellent durability with desired electrical characteristics.
  • a laminated semiconductor ceramic capacitor can be obtained.
  • an insulation resistance IR of 1.0 ⁇ 10 8 ⁇ or more can be secured even if a voltage of 30 kV is repeatedly applied 1000 times in the forward and reverse directions, and a decrease in insulation can be suppressed. It becomes possible.
  • the functions of the capacitor and the Zener diode can be realized by a single multilayer semiconductor ceramic capacitor, the number of parts can be reduced, the cost can be reduced, the design can be easily standardized, and the ESD resistance can be improved. It is possible to realize a laminated semiconductor ceramic capacitor having good added value with excellent reliability.
  • the blending molar ratio m between the Sr site and the Ti site is 0.990 ⁇ m ⁇ 1.010.
  • the blending molar ratio m exceeds 1.010, the precipitation of Sr not dissolved in the crystal particles to the crystal grain boundary increases, the thickness of the grain boundary insulating layer becomes excessively thick, and the capacitance is increased. There is a risk of excessive degradation.
  • the blending molar ratio m is less than 0.990, the molar content of Ti becomes excessive, and the crystal grains tend to be coarsened, which may cause a decrease in insulation.
  • the blending molar ratio m is 0.990 ⁇ m ⁇ 1.010.
  • the donor element is solid-solved in the crystal particles in order to convert the ceramic into a semiconductor by performing a firing process in a reducing atmosphere, but the content thereof is not particularly limited.
  • the donor element is less than 0.2 mol with respect to 100 mol of Ti element, there is a risk of causing an excessive decrease in capacitance.
  • the donor element exceeds 1.2 mol with respect to 100 mol of Ti element, the allowable temperature range of the firing temperature may be narrowed.
  • the molar amount of the donor element is 0.2 to 1.2 mol, preferably 0.4 to 1.0 mol, per 100 mol of Ti element.
  • donor element it is not specifically limited, For example, La, Nd, Sm, Dy, Nb, Ta etc. can be used, for example.
  • the acceptor element is present in the grain boundary insulating layer as described above.
  • the grain boundary insulating layer is an stacked layer type that has an electrically active energy level (grain boundary level) to promote the formation of a Schottky barrier, thereby improving insulation resistance and good insulation.
  • a semiconductor ceramic capacitor can be obtained.
  • the molar amount of the acceptor element exceeds 0.7 mol with respect to 100 mol of Ti element, the ESD withstand voltage is lowered, which is not preferable.
  • the molar content of the acceptor element is 0.7 mol or less (excluding 0 mol) with respect to 100 mol of Ti element, preferably 0.3 to 0.5 mol.
  • Mn Mn, Co, Ni, Cr etc.
  • Mn Mn, Co, Ni, Cr etc.
  • a low melting point oxide in the semiconductor ceramic layer 3 in a range of 0.1 mol or less with respect to 100 moles of Ti element.
  • the crystallinity of the acceptor element can be promoted and the segregation of the acceptor element can be promoted.
  • the content of the low melting point oxide is within the above range because when the content exceeds 0.1 mol with respect to 100 mol of Ti element, the electrostatic capacity is excessively lowered, and the desired electrical properties are reduced. This is because characteristics may not be obtained.
  • the low-melting-point oxide is not particularly limited, SiO 2, B and alkali metal element (K, Li, Na, etc.) glass ceramic containing copper - may be used tungsten salt However, SiO 2 is preferably used.
  • an Sr compound such as SrCO 3 as a ceramic raw material, a donor compound containing a donor element such as La or Sm, and TiO having a specific surface area of 10 m 2 / g or more (average particle size: about 0.1 ⁇ m or less), for example.
  • a fine Ti compound such as 2 and weigh a predetermined amount.
  • a dispersant is added to 100 parts by weight of the weighed product, and the mixture is put into a ball mill together with a grinding medium such as PSZ (Partially Stabilized Zirconia) balls and pure water. Then, the slurry is sufficiently wet-mixed in the ball mill.
  • a grinding medium such as PSZ (Partially Stabilized Zirconia) balls and pure water.
  • this slurry is evaporated to dryness, and then calcined at a predetermined temperature (eg, 1350 ° C. to 1450 ° C.) for about 2 hours in an air atmosphere to produce a calcined powder in which the donor element is dissolved. .
  • a predetermined temperature eg, 1350 ° C. to 1450 ° C.
  • an acceptor compound containing an acceptor element such as Mn or Co is weighed, and a predetermined amount of a low melting point oxide such as SiO 2 is weighed if necessary.
  • the acceptor compound and the low melting point oxide are mixed with the calcined powder, and further, a predetermined amount of a dispersant and pure water are added, and the mixture is again put into the ball mill together with the grinding medium. Mix to obtain a mixture.
  • the dispersant is added to avoid agglomeration of crystal particles in the mixture, and the type of the dispersant is not particularly limited, but usually organic such as ammonium polycarboxylate.
  • a system dispersant can be preferably used.
  • the mixture is evaporated and dried, and then heat-treated at a predetermined temperature (for example, 500 to 700 ° C.) for about 5 hours in an air atmosphere to produce heat-treated powder.
  • a predetermined temperature for example, 500 to 700 ° C.
  • an organic solvent such as toluene and alcohol, an organic binder, a plasticizer, a surfactant, and the like are appropriately added to the heat-treated powder, and mixed sufficiently wet, thereby obtaining a ceramic slurry.
  • the ceramic slurry is formed using a forming method such as a doctor blade method, a lip coater method, or a die coater method to produce a large ceramic green sheet.
  • a forming method such as a doctor blade method, a lip coater method, or a die coater method to produce a large ceramic green sheet.
  • the ceramic paste is subjected to transfer using a screen printing method, a gravure printing method, a vacuum deposition method, a sputtering method or the like on a ceramic green sheet using a conductive paste for internal electrodes mainly composed of Ni or the like, and the ceramic A conductive film having a predetermined pattern is formed on the surface of the green sheet.
  • a plurality of ceramic green sheets having conductive films formed thereon are laminated in a predetermined direction, and a ceramic green sheet for exterior use without a conductive film is laminated and subjected to thermocompression bonding, and then end face spacing a and side spacing b After the firing, the layer thickness t is cut into a predetermined size so as to satisfy the above (1) and (2), so that a green laminate is produced.
  • the body is made into a semiconductor to produce a laminated sintered body.
  • the firing temperature (1200 to 1250 ° C.) in the primary firing treatment lower than the calcining temperature (1350 to 1450 ° C.) in the calcining treatment, grain growth of crystal grains is promoted in the primary firing treatment. It is possible to suppress the coarsening of the crystal particles, and the average particle diameter Dave of the crystal particles can be easily reduced to 1.0 ⁇ m or less in combination with the mixing molar ratio m of Sr and Ti.
  • the semiconductor ceramic layer 3 can be thinned.
  • the laminated sintered body is subjected to secondary firing at a low temperature of 600 to 900 ° C. for about 1 hour in an air atmosphere to re-oxidize the semiconductor ceramic, thereby diffusing oxygen to the crystal grain boundaries.
  • the crystal grain boundary becomes an insulating layer (grain boundary insulating layer)
  • a Schottky barrier is formed at the crystal grain boundary, the insulation can be improved, and the component body 1 in which the internal electrode 4 is embedded. Is produced.
  • a conductive paste for external electrodes is applied to both ends of the component element body 1 and subjected to a baking treatment to form external electrodes 2a and 2b, whereby a multilayer semiconductor ceramic capacitor is manufactured.
  • the present invention is not limited to the above embodiment.
  • the solid solution is produced by the solid phase method, but the production method of the solid solution is not particularly limited.
  • hydrothermal synthesis method, sol-gel method, hydrolysis method, coprecipitation Any method such as a method can be used.
  • this slurry was evaporated to dryness, and then calcined in an air atmosphere at a calcining temperature of 1400 ° C. for 2 hours to obtain a calcined powder in which La was dissolved in crystal particles.
  • MnCO 3 is weighed so that the content of Mn element as an acceptor element is 0.3 mol with respect to 100 mol of Ti element, and the content mol of Si is 0.1 with respect to 100 mol of Ti element.
  • SiO 2 is weighed so as to have a mole, and these weighed products are added to the calcined powder, and the polycarboxylic acid ammonium salt as a dispersant is 3 parts by weight with respect to 100 parts by weight of the calcined powder. And added to the calcined powder.
  • MnCO 3 is added to the calcined powder, but a MnCl 2 solution or a Mn sol solution may be added.
  • the mixture was evaporated to dryness, and heat treatment was performed at 600 ° C. for 5 hours in an air atmosphere to remove organic components such as a dispersant to obtain heat treated powder.
  • an organic solvent such as toluene and alcohol, and an appropriate amount of a dispersant were added to the heat-treated powder, and again put into a ball mill together with a PSZ ball having a diameter of 2 mm, and wet mixed in the ball mill for 16 hours.
  • a dispersant such as toluene and alcohol
  • PVB polyvinyl butyral
  • DOP dioctyl phthalate
  • a cationic surfactant are added in an appropriate amount, followed by a wet mixing process for 1.5 hours. A rally was made.
  • a lip coater method was used to form the ceramic slurry, and a large ceramic green sheet was prepared so that the thickness after firing was 25 ⁇ m.
  • the conductive film was formed in various patterns such that the ratio a / t between the end face spacing a and the layer thickness t after firing and the ratio b / t between the side face spacing b and the layer thickness t were as shown in Table 1.
  • this large laminate was cut into a predetermined size and separated into individual pieces to obtain a green laminate, and then the binder was treated in a nitrogen atmosphere at a temperature of 375 ° C. for 2 hours. .
  • re-oxidation is performed by performing secondary firing at 700 ° C. for 1 hour in an air atmosphere, thereby dispersing oxygen at the grain boundaries to form a grain boundary insulating layer, and then polishing the end faces.
  • a component body was produced.
  • samples Nos. 1 to 11 were obtained.
  • the outer diameter dimensions of the samples were length L: 1.0 mm, width W: 0.5 mm, and thickness T: 0.5 mm.
  • sample evaluation Six samples of sample numbers 1 to 11 were prepared.
  • the remaining three samples are held in such a posture that the length (L) direction is along the vertical direction, the periphery of the sample is hardened with resin, and is defined by the width W and thickness T of the sample.
  • the WT surface was exposed from the resin. Thereafter, the WT surface of each sample is polished by a polishing machine, each sample is polished to a depth of about 1 ⁇ 2 of the length (L) direction, and further, the polishing surface is ion milled to prevent the internal electrode from extending. Thus, a cross section of each sample was obtained.
  • ⁇ Measurement of layer thickness t> For each of the three samples Nos. 1 to 11 with the LT section exposed, a center line C perpendicular to the semiconductor ceramic layer was drawn at a substantially central portion of the LT section. Then, using a scanning electron microscope (SEM), the layer thickness t of the semiconductor ceramic layer on the center line C was measured for all 10 layers of each of the three samples, and the average value was calculated. The average value of the layer thickness t was 25.0 ⁇ m.
  • Table 1 shows the ratio a / t, the ratio b / t, the capacitance, the initial insulation resistance IR 0 , and the insulation resistance IR after contact discharge in the samples of sample numbers 1 to 11.
  • the insulation resistance IR is indicated by a common logarithm (logIR).
  • the ratio a / t is as small as 1.5 and the facing area between the internal electrode layers is large. Therefore, although the capacitance is as large as 1.65 nF, the initial value of the insulation resistance logIR is 8.5.
  • the insulation resistance logIR was lowered to 5.8 by one forward and reverse contact discharge. This is because the end face spacing a is excessively small compared to the layer thickness t, and therefore, when a voltage of 30 kV is applied, discharge occurs between the end face spacings a, without discharging between the internal electrode layers. It seems that fine cracks were generated in the semiconductor ceramic layer at the time of discharge, which caused a decrease in the insulation resistance logIR.
  • Sample No. 7 has a small ratio b / t of 1.5, and in this case as well, since the facing area between the internal electrode layers is large, the capacitance is as large as 1.71 nF, but the initial value of the insulation resistance logIR is 8.4. In contrast, when the voltage of 30 kV was applied, the insulation resistance logIR was reduced to 5.9 after one forward and reverse contact discharge. This is because the side face distance b is excessively small compared to the layer thickness t, and when a voltage of 30 kV is applied, the discharge occurs between the side face distances b without discharging between the internal electrode layers. It is considered that fine cracks were generated in the semiconductor ceramic layer at the time of carrying out the process, leading to a decrease in the insulation resistance logIR.
  • Sample No. 8 had a large ratio a / t of 15, and the facing area between the internal electrode layers was small, so the capacitance was reduced to 0.51 nF.
  • Sample No. 9 has a large ratio b / t of 8 and, like Sample No. 8, the facing area between the internal electrode layers was reduced, so the capacitance was reduced to 0.42 nF.
  • Sample Nos. 8 and 9 are not preferable because the facing area between the internal electrode layers is small, and thus the capacitance decreases, and the size of the parts is increased in order to obtain a desired capacitance.
  • the ratios a / t and b / t are as small as 1.75, respectively, and also in this case, the facing area between the internal electrode layers is large, so that the capacitances are 2.05 nF and 2.13 nF, respectively. large.
  • the insulation resistance logIR is 8.2 and 8.3 in the forward and reverse contact discharges when the voltage of 30 kV is applied, whereas the insulation resistance logIR is 5. 7 and 5.4. This is because the end face interval a or the side face interval b is not sufficiently larger than the layer thickness t, and when a 30 kV voltage is applied, when contact discharge is performed 100 times forward and reverse, the end face is not discharged between the internal electrode layers. It seems that discharge occurred between the intervals a or between the side intervals b, and fine cracks were generated in the semiconductor ceramic layer, which caused a decrease in the insulation resistance logIR.
  • Sample Nos. 1 to 5 have a ratio a / t of 2 to 10 and a ratio b / t of 2 to 5, both within the scope of the present invention. Therefore, the capacitance was 0.75 to 1.83 nF. Even if the contact discharge is performed 1000 times forward and backward by applying a voltage of 30 kV while maintaining a good value, the insulation resistance logIR is 8.4 to 9.0, which is comparable to the initial insulation resistance value, It was found to have good ESD resistance.
  • the desired insulation can be secured, the desired electrical characteristics and good durability, and a highly reliable multilayer semiconductor ceramic capacitor with a varistor function can be realized. It can be carried by one element.

Landscapes

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Abstract

　ＳｒＴｉＯ３系粒界絶縁型の半導体セラミックで形成された半導体セラミック層３と内部電極層４ａ、４ｂとが交互に積層されてなる部品素体１と、部品素体１の両端部に内部電極層４ａ、４ｂと電気的に接続された外部電極２ａ、２ｂとを有する。内部電極層４ａ、４ｂは、部品素体１の一方の端面５又は他方の端面６に引き出された引出部７、８を有する。内部電極層４ａ、４ｂの端面９、１０と部品素体１の端面５、６との間隔ａ、内部電極層４ａ、４ｂの側面１３、１４と部品素体１の側面１５、１６との間隔ｂ、及び半導体セラミック層３の厚みｔとの間には、２≦ａ／ｔ≦１０、及び２≦ｂ／ｔ≦５の関係が成立する。これにより繰り返しＥＳＤが生じても絶縁性の低下を抑制でき、所望の電気特性を確保できる信頼性に優れたバリスタ機能付き積層型半導体セラミックコンデンサを実現する。

Description

バリスタ機能付き積層型半導体セラミックコンデンサ
　本発明はバリスタ機能付き積層型半導体セラミックコンデンサに関し、より詳しくはＳｒＴｉＯ３系粒界絶縁型の半導体セラミックを利用したバリスタ機能を有する積層型半導体セラミックコンデンサに関する。
　近年のエレクトロニクス技術の発展に伴い、携帯電話、ノート型パソコン等の携帯用電子機器や、自動車などに搭載される車載用電子機器の普及と共に、電子機器の小型化、多機能化が求められている。
　一方、電子機器の小型化、多機能化を実現するために、各種ＩＣ、ＬＳＩなどの半導体素子が多く用いられるようになってきており、それに伴って電子機器のノイズ耐力が低下しつつある。
　このため半導体素子の電源ラインにバイパスコンデンサとしてフィルムコンデンサ、積層型セラミックコンデンサ、積層型半導体セラミックコンデンサなどを配し、これにより電子機器のノイズ耐力を確保することが行われている。
　特に、カーナビやカーオーディオ、車載ＥＣＵ等では、静電容量が１ｎＦ程度のコンデンサを外部端子に接続し、これにより高周波ノイズを吸収することが広く行われている。
　しかしながら、これらのコンデンサは、高周波ノイズの吸収に対しては優れた性能を示すが、コンデンサ自体は高電圧パルスや静電気を吸収する機能を有さない。このため斯かる高電圧パルスや静電気が電子機器内に侵入すると、電子機器の誤動作や半導体素子の破損を招くおそれがある。特に、静電容量が１ｎＦ程度の低容量になると、ＥＳＤ（Electro-Static Discharge：「静電気放電」）耐圧が極端に低くなり(例えば、２ｋＶ～４ｋＶ程度)、コンデンサそのものの破損を招くおそれがある。
　そこで、従来では、図４（ａ）に示すように、外部端子１０１と半導体素子（ＩＣ）１０２とを接続する電源ライン１０３に接続されたコンデンサ１０４に対し、ツェナーダイオード１０５を並列に接続したり、或いは図４（ｂ）に示すように、前記コンデンサ１０４に対し、バリスタ１０６を並列に接続することにより、ＥＳＤ対策を講じている。
　しかしながら、このようにコンデンサ１０４に対しツェナーダイオード１０５やバリスタ１０６を並列接続した場合は、部品個数が増加しコスト高を招く上に、設置スペースを確保しなければならず、デバイスの大型化を招くおそれがある。
　一方、ＳｒＴｉＯ３系粒界絶縁型の積層型半導体セラミックコンデンサは、バリスタ特性を有することが知られており、一定の電圧以上の電圧が印加されると大きな電流が流れることから、ＥＳＤ対策品としても注目されている。
　したがって、この種の積層型半導体セラミックコンデンサが、ＥＳＤに対する耐性を有し、半導体素子１０２の保護をも担うことができれば、図４のツェナーダイオード１０５やバリスタ１０６に代え、図５に示すように、１個の積層型半導体セラミックコンデンサ１０７のみで賄うことができる。そしてこれにより、部品点数の削減や低コスト化と共に、設計の標準化も容易となり、付加価値を有するコンデンサの提供が可能となる。
　そして、特許文献１では、積層されている複数の半導体セラミック層と、前記半導体セラミック層間の界面に沿って形成されており、Ｎｉを主成分とする複数の内部電極と、を有する積層体と、前記積層体の両端部に設けられ、前記内部電極と電気的に接続されている外部電極と、を備える半導体セラミックコンデンサにおいて、前記半導体セラミック層は、比表面積が４．０ｍ２／ｇ以上８．０ｍ２／ｇ以下であり、累積９０％粒径Ｄ９０が１．２μｍ以下のセラミック粉末が焼結してなるＳｒＴｉＯ３系粒界絶縁型の半導体セラミックコンデンサが提案されている。
　この特許文献１では、上記熱処理粉末を使用することにより、焼成後の結晶粒子が粗大化するのを抑制することができ、これにより良好なＥＳＤ耐圧を有する半導体セラミックコンデンサを得ようとしている。
国際公開２０１２／１７６７１４号（請求項１～３、段落番号〔００４０〕～〔００４９〕）
　しかしながら、特許文献１では、初期の絶縁性は良好であってもＥＳＤが繰り返し生じると、絶縁性が顕著に低下する場合があり、信頼性に欠けるという問題があった。
　本発明者は、その原因を究明したところ、半導体セラミック層の端面や側面と内部電極層の端面や側面のそれぞれの間隔が極端に狭くなると、ＥＳＤ耐性の低下を招くことが判明した。
　すなわち、この種の積層型半導体セラミックコンデンサは、通常、いわゆる多数個取り方式により以下のようにして製造される。
　まず、大判のセラミックグリーンシート上に所定パターンの導電膜とセラミックグリーンシートとを交互に積層し、大判の積層体を作製し、次いで、前記導電膜の一端が引出部を有するように前記大判の積層体を所定寸法に切断して個片化し、グリーン積層体を作製する。次いで、このグリーン積層体に一次焼成及び二次焼成を施し、半導体セラミック層と一端が引出部を有する内部電極層とが交互に積層された部品素体を作製し、その後、該部品素体の両端部に外部電極を形成している。
　このように上記積層型半導体セラミックコンデンサは、多数個取り方式で製造されるため、大判の積層体を個片化してグリーン積層体を得る際に、半導体セラミック層の端面や側面と内部電極層の端面や側面のそれぞれの間隔に寸法誤差が生じ、これらの間隔が極端に狭くなってしまうことがある。
　そして、これらの間隔が極端に狭くなって半導体セラミック層の厚みよりも小さくなってしまうと、静電気放電時に本来内部電極間に流れるべき電流が、内部電極の端面と外部電極との間に流れてしまい、このため部品にクラックが発生して絶縁性が低下し、ＥＳＤ耐性の低下を招くことが分かった。
　本発明はこのような事情に鑑みなされたものであって、繰り返しＥＳＤが生じても絶縁性の低下を抑制でき、所望の電気特性を確保できる信頼性に優れたバリスタ機能付き積層型半導体セラミックコンデンサを提供することを目的とする。
　本発明者は、上記目的を達成するために鋭意研究を行ったところ、内部電極層の引出部とは反対側の端面と部品素体の端面との間隔（以下、この間隔を「端面間隔」という。）ａ、内部電極の側面と部品素体の側面との間隔（以下、この間隔を「側面間隔」という。）ｂ、及び半導体セラミック層の厚み（以下、この厚みを「層厚み」という。）ｔとが一定の関係を有するように、端面間隔ａ及び側面間隔ｂの寸法を管理することにより、ＥＳＤを多数回繰り返しても絶縁性の低下を抑制でき、これにより所望の電気特性を確保できると共に、信頼性に優れた積層型半導体セラミックコンデンサを得ることができるという知見を得た。
　本発明はこのような知見に基づきなされたものであって、本発明に係るバリスタ機能付き積層型半導体セラミックコンデンサ（以下、単に「積層型半導体セラミックコンデンサ」という。）は、ＳｒＴｉＯ３系粒界絶縁型の半導体セラミック形成された複数の半導体セラミック層と複数の内部電極層とが交互に積層されてなる部品素体と、該部品素体の両端部に前記内部電極層と電気的に接続された一対の外部電極とを有する積層型半導体セラミックコンデンサにおいて、前記内部電極層は、前記部品素体の一方の端面及び他方の端面のうちのいずれかの端面に引き出された引出部を有すると共に、前記引出部とは反対側の端面と前記部品素体の端面との間隔（端面間隔）ａ、前記内部電極層と前記部品素体の側面との間隔（側面間隔）ｂ、及び前記半導体セラミック層の厚み（層厚み）ｔとの間には、２≦ａ／ｔ≦１０、及び２≦ｂ／ｔ≦５の関係が成立することを特徴としている。
　また、本発明の積層型半導体セラミックコンデンサは、前記半導体セラミックは、ＳｒサイトとＴｉサイトとの配合モル比ｍは０．９９０≦ｍ≦１．０１０であり、ドナー元素が結晶粒子中に固溶されると共に、アクセプタ元素が、前記Ｔｉ元素１００モルに対し０．７モル以下（ただし、０モルを含まず。）の範囲で粒界層中に存在しているのが好ましい。
　また、本発明の積層型半導体セラミックコンデンサは、前記アクセプタ元素が、Ｍｎ、Ｃｏ、Ｎｉ、及びＣｒのうちの少なくとも１種の元素であるのが好ましい。
　また、本発明の積層型半導体セラミックコンデンサは、前記ドナー元素が、Ｌａ、Ｎｄ、Ｓｍ、Ｄｙ、Ｎｂ、及びＴａ中から選択された少なくとも１種の元素であるのが好ましい。
　また、本発明の積層型半導体セラミックコンデンサは、低融点酸化物が、前記Ｔｉ元素１００モルに対し０．１モル以下の範囲で含有されているのが好ましい。
　さらに、本発明の積層型半導体セラミックコンデンサは、前記低融点酸化物が、ＳｉＯ２であるのが好ましい。
　また、本発明の積層型半導体セラミックコンデンサは、前記内部電極が、Ｎｉを主成分とするのが好ましい。
　上記積層型半導体セラミックコンデンサによれば、ＳｒＴｉＯ３系粒界絶縁型の半導体セラミック形成された複数の半導体セラミック層と複数の内部電極層とが交互に積層されてなる部品素体と、該部品素体の両端部に前記内部電極層と電気的に接続された一対の外部電極とを有する積層型半導体セラミックコンデンサにおいて、前記内部電極層は、前記部品素体の一方の端面及び他方の端面のいずれかの端面に引き出された引出部を有すると共に、端面間隔ａ、側面間隔ｂ、及び層厚みｔとの間には、２≦ａ／ｔ≦１０、及び２≦ｂ／ｔ≦５の関係が成立するので、繰り返しＥＳＤが生じても、端面間隔ａや側面間隔ｂで放電が生じることもなく、内部電極間で放電させることができ、これにより絶縁性の低下を抑制することが可能となり、所望の電気特性を有する耐久性に優れた積層型半導体セラミックコンデンサを得ることができる。
　そしてその結果、コンデンサとツェナーダイオードの機能を１個の積層型半導体セラミックコンデンサで実現することが可能となり、部品点数が削減され、低コスト化が可能となり、設計の標準化も容易となり、ＥＳＤ耐性が良好で信頼性に優れた付加価値を有する積層型半導体セラミックコンデンサを実現することが可能となる。
本発明に係る積層型半導体セラミックコンデンサの一実施の形態を模式的に示す斜視図である。 図１のＡ－Ａ矢視断面図である。 図１のＢ－Ｂ矢視断面図である。 電源ラインに配されたバイパスコンデンサにツェナーダイオード又はバリスタを並列接続した場合の電気回路図である。 コンデンサにバリスタ機能を持たせた積層型半導体セラミックコンデンサを電源ラインに接続した場合の電気回路図である。
　次に、本発明の実施の形態を詳説する。
　図１は本発明に係る積層型半導体セラミックコンデンサの一実施の形態を模式的に示す斜視図であり、図２は図１のＡ－Ａ矢視断面図、図３は図１のＢ－Ｂ矢視断面図である。
　この積層型半導体セラミックコンデンサは、部品素体１と、該部品素体１の両端部に形成された外部電極２ａ、２ｂとを備えている。
　部品素体１は、長さＬ、幅Ｗ、厚みＴの方形形状を有し、ＳｒＴｉＯ３系粒界絶縁型の半導体セラミックで形成された複数の半導体セラミック層３と複数の内部電極層４（４ａ、４ｂ）とが交互に積層されて焼結されてなる。
　内部電極層４のうち、内部電極層４ａは、部品素体１の一方の端面５に引き出された引出部７を有し、該引出部７は外部電極２ａに電気的に接続されている。また、内部電極層４ｂは、部品素体１の他方の端面６に引き出された引出部８を有し、該引出部８は外部電極２ｂに電気的に接続されている。
　半導体セラミック層３は、主成分がＳｒＴｉＯ３系材料からなり、ドナー元素が結晶粒子中に固溶されると共に、アクセプタ元素が、粒界層中に存在している。すなわち、半導体セラミック層３は、微視的には半導体セラミックからなる複数の結晶粒子と、結晶粒子の周囲に形成される粒界層とからなり（図示せず）、結晶粒子同士が粒界層を介して静電容量を形成する。そしてこれら半導体セラミック層３を介して対抗する内部電極層４の対向面間で直列に、或いは並列に繋がることで、全体として所望の静電容量を得ている。
　尚、内部電極層４に使用される内部電極材料は、特に限定されるものではないが、通常は低コストで良導電性を有するＮｉを主成分とした卑金属材料が好んで使用される。
　また、外部電極２ａ、２ｂに使用される外部電極材料も、特に限定されるものではなく、Ｎｉ、Ｃｒ、Ｃｕ、Ｇａ、Ｉｎやこれらを含有した合金類を使用することができる。外部電極２ａ、２ｂは、これらの外部電極材料を使用して単層構造又は多層構造に形成することができ、また、これらの上にＡｇ層を形成するのも好ましく、さらにはこれらを下地電極としてＮｉやＳｎ等からなるめっき皮膜を形成し、外部電極２ａ、２ｂとしてもよい。
　そして、本積層型半導体セラミックコンデンサは、端面間隔ａ（引出部７の反対側の端面９と部品素体１の端面６との間隔、引出部８の反対側の端面１０と部品素体１の端面５との間隔）、側面間隔ｂ（内部電極層４ａ、４ｂの側面１３、１４と部品素体１の側面１５、１６との間隔）、及び層厚みｔ（半導体セラミック層３の厚み）との間には、数式（１）、（２）の関係が成立する。
　２≦ａ／ｔ≦１０　...（１）
　２≦ｂ／ｔ≦５　　...（２）
　すなわち、本積層型半導体セラミックコンデンサは、端面間隔ａ、側面間隔ｂ及び層厚みｔが数式（１）、（２）を満足しており、これにより繰り返しＥＳＤが発生しても絶縁性を確保できる耐久性・信頼性に優れた積層型半導体セラミックコンデンサを得ることができる。
　以下、端面間隔ａ、側面間隔ｂ及び層厚みｔが数式（１）、（２）を満足するようにした理由を詳述する。
（１）端面間隔ａと層厚みｔとの比ａ／ｔ
　〔発明が解決しようとする課題〕の項でも述べたように、積層型半導体セラミックコンデンサは、通常、いわゆる多数個取り方式により製造される。すなわち、大判のセラミックグリーンシート上に所定パターンの導電膜を形成し、導電膜の形成されたセラミックグリーンシートを積層して大判の積層体を作製し、その後、端面間隔ａ及び側面間隔ｂが所定寸法を有するように大判の積層体を切断して個片化した後、焼成処理（一次焼成及び二次焼成）を行っている。
　しかしながら、端面間隔ａと層厚みｔとの比ａ／ｔが２未満になると、端面間隔ａが層厚みｔに比べて過度に小さくなり、このため内部電極層４ａ、４ｂ間で放電されるべき電流が、内部電極層４ａの端面９と部品素体１の端面６との間や、内部電極層４ｂの端面１０と部品素体１の端面５との間で放電してしまい、それが原因で部品素体１にクラックが発生し、絶縁性の低下を招くおそれがある。
　一方、端面間隔ａと層厚みｔとの比ａ／ｔが１０を超えると、端面間隔ａが大きくなりすぎ、内部電極４ａと内部電極４ｂとの間の対向面積が減少して静電容量の低下を招き、所望の静電容量を確保しようとすると部品の大型化を招くおそれがある。
　そこで、本実施の形態では、端面間隔ａと層厚みｔとの比ａ／ｔを２～１０に設定している。
（２）側面間隔ｂと層厚みｔとの比ｂ／ｔ
　側面間隔ｂと層厚みｔとの比ｂ／ｔも、良好なＥＳＤ耐性を得る上で重要である。
　すなわち、上記比ｂ／ｔが２未満になると、側面間隔ｂが層厚みｔに比べて過度に小さくなり、このため上述と同様、内部電極層４ａ、４ｂ間で放電されるべき電流が、内部電極層４ａ、４ｂの側面１３、１４と部品素体１の側面１５、１６との間で放電してしまい、それが原因で部品素体１にクラックが発生し、絶縁性の低下を招くおそれがある。
　一方、側面間隔ｂと層厚みｔとの比ｂ／ｔが５を超えると、側面間隔ｂが大きくなりすぎ、内部電極４ａと内部電極４ｂとの対向面積が減少して静電容量の低下を招き、所望の静電容量を確保しようとすると部品の大型化を招くおそれがある。
　そこで、本実施の形態では、側面間隔ｂと層厚みｔとの比ａ／ｔを２～５に設定している。
　このように上記積層型半導体セラミックコンデンサでは、端面間隔ａ、側面間隔ｂ及び層厚みｔが数式（１）、（２）を満足することにより、繰り返しＥＳＤが生じても、側面間隔ａや端面間隔ｂで放電が生じることもなく、内部電極４ａと内部電極４ｂとの間で放電させることができ、これにより絶縁性の低下を抑制することが可能となり、所望の電気特性を有する耐久性に優れた積層型半導体セラミックコンデンサを得ることができる。
　具体的には３０ｋＶの電圧を正逆１０００回繰り返し印加して接触放電させても、１．０×１０８Ω以上の絶縁抵抗ＩＲを確保することができ、絶縁性の低下を抑制することが可能となる。
　そしてその結果、コンデンサとツェナーダイオードの機能を１個の積層型半導体セラミックコンデンサで実現することが可能となり、部品点数が削減され、低コスト化が可能となり、設計の標準化も容易となり、ＥＳＤ耐性が良好で信頼性に優れた付加価値を有する積層型半導体セラミックコンデンサを実現することができる。
　尚、本実施の形態では、ＳｒサイトとＴｉサイトとの配合モル比ｍは、０．９９０≦ｍ≦１．０１０となるように調製するのが好ましい。
　すなわち、Ｓｒを化学量論組成よりも過剰に含有させることにより、結晶粒子に固溶されずに結晶粒界に析出したＳｒが粒成長を抑制し、これにより微粒の結晶粒子が得られる。そして結晶粒子が微粒化することによって結晶粒界に酸素が行き渡りやすくなり、ショットキー障壁の形成を促進し、良好な絶縁性を確保することができる。
　ただし、配合モル比ｍは１．０１０を超えると、結晶粒子に固溶されなかったＳｒの結晶粒界への析出が増加し、粒界絶縁層の厚みが過度に厚くなって静電容量の過度の低下を招くおそれがある。
　一方、配合モル比ｍが０．９９０未満になると、Ｔｉの含有モル量が過剰となり、結晶粒子が粗大化傾向となって絶縁性の低下を招くおそれがある。
　したがって、配合モル比ｍは０．９９０≦ｍ≦１．０１０となるように調製するのが好ましい。
　尚、ドナー元素は、上述したように還元雰囲気で焼成処理を行ってセラミックを半導体化するために結晶粒子中に固溶させているが、その含有量は特に限定されない。ただし、ドナー元素がＴｉ元素１００モルに対し０．２モル未満の場合は静電容量の過度の低下を招くおそれがある。一方、ドナー元素がＴｉ元素１００モルに対し１．２モルを超えると焼成温度の許容温度幅が狭くなるおそれがある。
　したがって、ドナー元素の含有モル量はＴｉ元素１００モルに対し０．２～１．２モル、好ましくは０．４～１．０モルがよい。
　そして、このようなドナー元素としては、特に限定されるものではなく、例えば、例えば、Ｌａ、Ｎｄ、Ｓｍ、Ｄｙ、Ｎｂ、及びＴａ等を使用することができる。
　また、アクセプタ元素は、上述したように粒界絶縁層中に存在する。粒界絶縁層は、電気的に活性化するエネルギー準位（粒界準位）を形成してショットキー障壁の形成を促進し、これにより絶縁抵抗が向上し、良好な絶縁性を有する積層型半導体セラミックコンデンサを得ることができる。ただし、アクセプタ元素の含有モル量がＴｉ元素１００モルに対し０．７モルを超えると、ＥＳＤ耐圧の低下を招き、好ましくない。
　したがって、アクセプタ元素の含有モル量をＴｉ元素１００モルに対し０．７モル以下（ただし、０モルを含まず。）、好ましくは０．３～０．５モルが好ましい。
　そして、このようなアクセプタ元素としては、特に限定されるものではないが、Ｍｎ、Ｃｏ、Ｎｉ、Ｃｒ等を使用することができ、特にＭｎが好んで使用される。
　また、上記半導体セラミック層３中に、Ｔｉ元素１００モルに対し、０．１モル以下の範囲で低融点酸化物を添加するのも好ましく、このような低融点酸化物を添加することにより、焼結性を向上させることができると共に上記アクセプタ元素の結晶粒界への偏析を促進することができる。
　尚、低融点酸化物の含有モル量を上記範囲としたのは、その含有モル量がＴｉ元素１００モルに対し、０．１モルを超えると静電容量の過度の低下を招き、所望の電気特性が得られないおそれがあるからである。
　また、低融点酸化物としては、特に限定されるものではなく、ＳｉＯ２、Ｂやアルカリ金属元素（Ｋ、Ｌｉ、Ｎａ等）を含有したガラスセラミック、銅－タングステン塩等を使用することができるが、ＳｉＯ２が好んで使用される。
　次に、上記積層型半導体セラミックコンデンサの製造方法の一実施の形態を説明する。
　まず、セラミック素原料としてＳｒＣＯ３等のＳｒ化合物、ＬａやＳｍ等のドナー元素を含有したドナー化合物、及び、例えば比表面積が１０ｍ２／ｇ以上（平均粒径：約０．１μｍ以下）のＴｉＯ２等、微粒のＴｉ化合物をそれぞれ用意し、所定量秤量する。
　次いで、この秤量物１００重量部に対し、例えば１～３重量部の分散剤を添加し、ＰＳＺ（Partially Stabilized Zirconia；「部分安定化ジルコニア」）ボール等の粉砕媒体及び純水と共にボールミルに投入し、該ボールミル内で十分に湿式混合してスラリーを作製する。
　次に、このスラリーを蒸発乾燥させた後、大気雰囲気下、所定温度（例えば、１３５０℃～１４５０℃）で２時間程度、仮焼処理を施し、ドナー元素が固溶した仮焼粉末を作製する。
　次いで、ＭｎやＣｏ等のアクセプタ元素を含有したアクセプタ化合物を所定量秤量し、必要に応じてＳｉＯ２等の低融点酸化物を所定量秤量する。次いでこれらアクセプタ化合物及び低融点酸化物を前記仮焼粉末と混合し、さらには所定量の分散剤及び純水を添加し、再度前記粉砕媒体と共にボールミルに投入し、該ボールミル内で十分に湿式で混合し、混合物を得る。　
　尚、分散剤は、混合物中の結晶粒子の凝集を回避するために添加されるものであり、分散剤の種類は、特に限定されるものではないが、通常はポリカルボン酸アンモニウム塩等の有機系分散剤を好んで使用することができる。
　次いで、上記混合物を蒸発乾燥させた後、大気雰囲気下、所定温度（例えば、５００～７００℃）で５時間程度、熱処理を行い、熱処理粉末を作製する。
　次に、この熱処理粉末にトルエン、アルコール等の有機溶媒や有機バインダ、可塑剤、界面活性剤等を適宜添加して十分に湿式で混合し、これによりセラミックスラリーを得る。
　次に、ドクターブレード法、リップコータ法、ダイコータ法等の成形加工法を使用してセラミックスラリーに成形加工を施し、大判のセラミックグリーンシートを作製する。
　次いで、Ｎｉ等を主成分とした内部電極用導電性ペーストを使用してセラミックグリーンシート上にスクリーン印刷法、グラビア印刷法、又は真空蒸着法、スパッタリング法などを用いた転写等を施し、前記セラミックグリーンシートの表面に所定パターンの導電膜を形成する。
　次いで、導電膜が形成されたセラミックグリーンシートを所定方向に複数枚積層すると共に、導電膜の形成されていない外装用のセラミックグリーンシートを積層し、熱圧着した後、端面間隔ａ、側面間隔ｂ、層厚みｔが焼成後に上記（１）、（２）を満足するように所定寸法に切断して個片化し、グリーン積層体を作製する。
　そしてこの後、グリーン積層体を窒素雰囲気下、３００～５００℃の温度で２時間程度、脱バインダ処理し、次いで、Ｈ２ガスとＮ２ガスが所定の流量比（例えば、Ｈ２／Ｎ２＝０．０２５／１００～１／１００）となるように還元雰囲気とされた焼成炉を使用し、該焼成炉内で、１２００～１２５０℃の温度で２時間程度、一次焼成を行い、グリーン積層体を半導体化し、積層焼結体を作製する。
　このように一次焼成処理における焼成温度（１２００～１２５０℃）を、仮焼処理における仮焼温度（１３５０～１４５０℃）よりも低くすることにより、一次焼成処理において結晶粒子の粒成長が促進されることがほとんどなく、結晶粒子が粗大化するのを抑制することができ、これによりＳｒとＴｉとの配合モル比ｍと相俟って結晶粒子の平均粒径Ｄaveを容易に１．０μｍ以下にすることができ、半導体セラミック層３の薄層化が可能となる。
　そして、上記積層焼結体を大気雰囲気下、６００～９００℃の低温で１時間程度、二次焼成を行い半導体セラミックに再酸化処理を施し、酸素を結晶粒界に拡散させる。そしてこれにより結晶粒界は絶縁層（粒界絶縁層）となって該結晶粒界にショットキー障壁が形成され、絶縁性を向上させることができ、内部電極４が埋設された部品素体１が作製される。
　その後、部品素体１の両端部に外部電極用導電性ペーストを塗布し、焼付処理を行い、外部電極２ａ、２ｂを形成し、これにより積層型半導体セラミックコンデンサが製造される。
　尚、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態では、固溶体を固相法で作製しているが、固溶体の作製方法は特に限定されるものではなく、例えば水熱合成法、ゾル・ゲル法、加水分解法、共沈法等任意の方法を使用することができる。
　次に、本発明の実施例を具体的に説明する。
〔試料の作製〕
　セラミック素原料としてＳｒＣＯ３、比表面積が３０ｍ２／ｇ（平均粒径：約３０ｎｍ）のＴｉＯ２、及びドナー化合物としてのＬａＣｌ３を用意した。そして、ＳｒサイトとＴｉサイトとの配合モル比ｍ（＝Ｓｒサイト／Ｔｉサイト）が１．０００となるようにＳｒＣＯ３及びＴｉＯ２を秤量し、Ｌａの含有量がＴｉ元素１００モルに対し０．８モルとなるようにＬａＣｌ３を秤量した。
　次いで、これらの秤量物１００重量部に対し３重量部のポリカルボン酸アンモニウム塩を分散剤として添加した後、粉砕媒体として直径２ｍｍのＰＳＺボール及び純水と共にボールミルに投入し、該ボールミル内で１６時間湿式混合してスラリーを作製した。
　次に、このスラリーを蒸発乾燥させた後、大気雰囲気下、１４００℃の仮焼温度で２時間仮焼処理を行い、Ｌａが結晶粒子に固溶した仮焼粉末を得た。
　次に、アクセプタ元素としてのＭｎ元素の含有量が、Ｔｉ元素１００モルに対し０．３モルとなるようにＭｎＣＯ３を秤量し、Ｓｉの含有モル量が、Ｔｉ元素１００モルに対し０．１モルとなるようにＳｉＯ２を秤量し、これら秤量物を前記仮焼粉末に添加し、さらに分散剤としてのポリカルボン酸アンモニウム塩を、仮焼粉末１００重量部に対し３重量部となるように、前記仮焼粉末に添加した。
　次いで、再び直径２ｍｍのＰＳＺボール及び純水と共にボールミルに投入し、該ボールミル内で３５時間湿式混合し、混合物を得た。尚、本実施例では、ＭｎＣＯ３を仮焼粉末に添加しているが、ＭｎＣｌ２溶液やＭｎゾル溶液を添加してもよい。
　次いで、この混合物を蒸発乾燥させ、大気雰囲気下、６００℃で５時間、熱処理を行い、分散剤等の有機成分を除去し、熱処理粉末を得た。
　次に、トルエン、アルコール等の有機溶媒、及び適量の分散剤を前記熱処理粉末に添加し、再び直径２ｍｍのＰＳＺボールと共にボールミルに投入し、該ボールミル内にて湿式で１６時間混合した。そしてこの後、有機バインダとしてのポリビニルブチラール（ＰＶＢ）や可塑剤としてのジオクチルフタレート（ＤＯＰ）、更にはカチオン性界面活性剤を適量添加し、湿式で１．５時間混合処理を行い、これによりセラミックスラリーを作製した。
　次に、リップコータ法を使用し、セラミックスラリーに成形加工を施し、焼成後の厚みが２５μｍとなるように大判のセラミックグリーンシートを作製した。
　次いで、Ｎｉを主成分とする内部電極用導電性ペーストを使用してセラミックグリーンシート上にスクリーン印刷を施し、前記セラミックグリーンシートの表面に所定パターンの導電膜を形成した。
　次いで、導電膜の形成されたセラミックグリーンシートを所定方向に１１枚積層した後、導電膜の形成されていない外装用のセラミックグリーンシートを上下に付与し、その後厚みが０．７ｍｍ程度となるように熱圧着し、セラミックグリーンシートと内部電極とが交互に積層された大判の積層体を得た。
　尚、導電膜は、焼成後の端面間隔ａと層厚みｔとの比ａ／ｔ及び側面間隔ｂと層厚みｔとの比ｂ／ｔが表１となるように種々のパターンを形成した。
　そしてこの後、この大判の積層体を所定寸法に切断して個片化し、グリーン積層体を得た後、該グリーン積層体を窒素雰囲気中、温度３７５℃で２時間、脱バインダ処理を行なった。次いで、Ｈ２：Ｎ２＝１：１００の流量比に調整された還元雰囲気下、１２２０℃の焼成温度で２時間、一次焼成を施し、半導体化して積層焼結体を得た。
　次に、大気雰囲気下、７００℃の温度で１時間、二次焼成を行って再酸化処理を施し、これにより粒界に酸素を分散させて粒界絶縁層を形成し、その後、端面を研磨して部品素体を作製した。
　次いで、この部品素体の両端部にスパッタリングを施し、Ｎｉ－Ｃｒ層、Ｎｉ－Ｃｕ層、Ａｇ層からなる三層構造の下地電極を形成した。次いで、電解めっきを施し、下地電極の表面にＮｉ皮膜及びＳｎ皮膜を順次形成して外部電極を形成し、これにより試料番号１～１１の試料を得た。試料の外径寸法は、いずれも長さＬ：１．０ｍｍ、幅Ｗ：０．５ｍｍ、厚みＴ：０．５ｍｍであった。
〔試料の評価〕
　試料番号１～１１の各試料をそれぞれ６個ずつ用意した。
　そして、各６個の試料のうち３個の試料については、幅（Ｗ）方向が垂直方向に沿うような姿勢で保持し、試料の周囲を樹脂で固め、試料の長さＬと、厚さＴにより規定されるＬＴ面を樹脂から露出させた。その後、研磨機により、各試料のＬＴ面を研磨し、各試料を幅（Ｗ）方向の１／２程度の深さまで研磨し、さらに研磨面をイオンミリングして内部電極に延びが生じないようにし、各試料の縦断面を得た。
　また、残りの３個の試料については、長さ（Ｌ）方向が垂直方向に沿うような姿勢で保持し、試料の周囲を樹脂で固め、試料の幅Ｗと、厚さＴにより規定されるＷＴ面を樹脂から露出させた。その後、研磨機により、各試料のＷＴ面を研磨し、各試料を長さ（Ｌ）方向の１／２程度の深さまで研磨し、さらに研磨面をイオンミリングして内部電極に延びが生じないようにし、各試料の横断面を得た。
＜層厚みｔの測定＞
　ＬＴ断面を露出させた試料番号１～１１の各試料３個について、半導体セラミック層と直交する中心線ＣをＬＴ断面の略中央部に引いた。そして、走査型電子顕微鏡（ＳＥＭ）を使用し、各試料３個の全１０層について、中心線Ｃ上の半導体セラミックス層の層厚みｔを測定し、平均値を算出したところ、半導体セラミック層の層厚みｔの平均値は、２５．０μｍであった。
＜端面間隔ａの測定＞
　ＬＴ断面を露出させた試料番号１～１１の各試料３個について、走査型電子顕微鏡（ＳＥＭ）を使用し、一端面につき５ヶ所ずつ計１０ヶ所について、端面間隔ａを測定し、その平均値を算出した。
＜側面間隔ｂの測定＞
　ＷＴ断面を露出させた試料番号１～１１の各試料３個について、走査型電子顕微鏡（ＳＥＭ）を使用し、一端面につき５ヶ所ずつ計１０ヶ所について、側面間隔ｂを測定し、その平均値を算出した。
＜電気特性の測定＞
　試料番号１～１１の各試料３０個について、インピーダンスアナライザ（アジレント・テクノロジー社製、ＨＰ４１９４Ａ）を用い、温度２５±２℃に温度調整し、測定周波数１ｋＨｚで１Ｖrmsの交流電圧を印加して静電容量を測定し、その平均値を求めた。
　また、試料番号１～１１の各試料３０個について、５０Ｖの直流電圧を１分間印加し、絶縁抵抗ＩＲを測定し、その平均値を求めた。
　また、試料１～１１の各試料３個について、静電気試験器（ノイズ研究所社製、ＥＳＳ－２０００ＡＸ）を使用し、ＥＳＤのイミュニティ試験規格であるＩＥＣ６１０００－４－２（国際規格）に準拠し、３０ｋＶの接触放電を正逆１回、１０回、１００回、２００回、及び１０００回繰り返し印加した。次いで、接触放電後に５０Ｖの直流電圧を１分間印加し、その漏れ電流から接触放電後の絶縁抵抗ＩＲをそれぞれ測定し、その平均値を求めた。
　表１は、試料番号１～１１の各試料における比ａ／ｔ、比ｂ／ｔ、静電容量、初期絶縁抵抗ＩＲ０、及び接触放電後の絶縁抵抗ＩＲを示している。尚、絶縁抵抗ＩＲは、常用対数（logＩＲ）で表示している。
Figure JPOXMLDOC01-appb-T000001
　試料番号６は、比ａ／ｔが１．５と小さく、内部電極層間の対向面積は大きいため、静電容量は１．６５ｎＦと大きいものの、絶縁抵抗logＩＲの初期値は８．５であるのに対し、３０ｋＶの電圧印加時に正逆１回の接触放電で絶縁抵抗logＩＲは５．８に低下した。これは端面間隔ａが層厚みｔに比べて過度に小さいため、３０ｋＶの電圧を印加した場合、内部電極層間で放電せずに端面間隔ａ間で放電し、このため、正逆１回の接触放電を行った時点で半導体セラミック層に微細なクラックが発生し、絶縁抵抗logＩＲの低下を招いたものと思われる。
　試料番号７は、比ｂ／ｔが１．５と小さく、この場合も内部電極層間の対向面積は大きいため、静電容量は１．７１ｎＦと大きいものの、絶縁抵抗logＩＲの初期値は８．４であるのに対し、３０ｋＶの電圧印加時に正逆１回の接触放電で絶縁抵抗logＩＲは５．９に低下した。これは側面間隔ｂが層厚みｔに比べて過度に小さいため、３０ｋＶの電圧を印加した場合、内部電極層間で放電せずに側面間隔ｂ間で放電し、このため正逆１回の接触放電を行った時点で半導体セラミック層に微細なクラックが発生し、絶縁抵抗logＩＲの低下を招いたものと思われる。
　試料番号８は、比ａ／ｔが１５と大きく、内部電極層間の対向面積が小さくなるため、静電容量は０．５１ｎＦに低下した。
　試料番号９は、比ｂ／ｔが８と大きく、試料番号８と同様、内部電極層間の対向面積が小さくなるため、静電容量は０．４２ｎＦに低下した。
　尚、この試料番号８、９では、端面間隔ａ又は側面間隔ｂが層厚みｔよりも十分に大きいにも拘わらず、３０ｋＶの接触放電を正逆１回行っただけで絶縁抵抗logＩＲは５．０又は５．３に低下したが、これは測定に使用した上記静電気試験器が、ＩＥＣ６１０００－４－２に準拠し、コンデンサ容量を１５０ｐＦ、放電抵抗を３３０Ωに設定してノイズ試験を行ったため、試料に高電圧が印加されたためと考えられる。
　いずれにしても試料番号８、９は、内部電極層間の対向面積が小さく、このため静電容量が低下し、所望の静電容量を得るためには部品の大型化を招くことから好ましくない。
　試料番号１０、１１は、比ａ／ｔ、比ｂ／ｔがそれぞれ１．７５と小さく、この場合も内部電極層間の対向面積は大きいため、静電容量はそれぞれ２．０５ｎＦ、２．１３ｎＦと大きい。しかしながら、３０ｋＶの電圧印加時に正逆１０回の接触放電では、絶縁抵抗logＩＲはそれぞれ８．２、８．３であるのに対し、正逆１００回の接触放電では、絶縁抵抗logＩＲはそれぞれ５．７、５．４に低下した。これは端面間隔ａ又は側面間隔ｂが層厚みｔに比べて十分に大きくないため、３０ｋＶの電圧を印加した場合、正逆１００回の接触放電を行うと、内部電極層間で放電せずに端面間隔ａ間、又は側面間隔ｂ間で放電し、半導体セラミック層に微細なクラックが発生し、このため絶縁抵抗logＩＲの低下を招いたものと思われる。
　これに対し試料番号１～５は、比ａ／ｔが２～１０、比ｂ／ｔが２～５といずれも本発明範囲内であるので、静電容量は０．７５～１．８３ｎＦと良好な値を維持しつつ、３０ｋＶの電圧を印加して接触放電を正逆１０００回行っても、絶縁抵抗logＩＲは８．４～９．０であり、初期の絶縁抵抗値と遜色がなく、良好なＥＳＤ耐性を有することが分かった。
　繰り返しＥＳＤが生じても所望の絶縁性を確保でき、所望の電気特性と良好な耐久性を有し、信頼性の優れたバリスタ機能付き積層型半導体セラミックコンデンサが実現でき、コンデンサとツェナーダイオードとを１素子で担うことができる。
１　部品素体
２ａ、２ｂ　外部電極
３　半導体セラミック層
４　内部電極層
５、６　部品素体の端面
７、８　引出部
９、１０　内部電極層の端面
１３、１４　内部電極層の側面
１５、１６　部品素体の側面

Claims (7)

  1. 　ＳｒＴｉＯ３系粒界絶縁型の半導体セラミックで形成された複数の半導体セラミック層と複数の内部電極層とが交互に積層されてなる部品素体と、該部品素体の両端部に前記内部電極層と電気的に接続された一対の外部電極とを有するバリスタ機能付き積層型半導体セラミックコンデンサにおいて、
    　前記内部電極層は、前記部品素体の一方の端面及び他方の端面のうちのいずれかの端面に引き出された引出部を有すると共に、
    　前記引出部とは反対側の端面と前記部品素体の端面との間隔ａ、前記内部電極層の側面と前記部品素体の側面との間隔ｂ、及び前記半導体セラミック層の厚みｔとの間には、
    　２≦ａ／ｔ≦１０、及び
    　２≦ｂ／ｔ≦５
    　の関係が成立することを特徴とするバリスタ機能付き積層型半導体セラミックコンデンサ。
  2. 　前記半導体セラミックは、ＳｒサイトとＴｉサイトとの配合モル比ｍが０．９９０≦ｍ≦１．０１０であり、ドナー元素が結晶粒子中に固溶されると共に、アクセプタ元素が、前記Ｔｉ元素１００モルに対し０．７モル以下（ただし、０モルを含まず。）の範囲で粒界層中に存在していることを特徴とする請求項１記載のバリスタ機能付き積層型半導体セラミックコンデンサ。
  3. 　前記アクセプタ元素は、Ｍｎ、Ｃｏ、Ｎｉ、及びＣｒのうちの少なくとも１種の元素であることを特徴とする請求項２記載のバリスタ機能付き積層型半導体セラミックコンデンサ。
  4. 　前記ドナー元素は、Ｌａ、Ｎｄ、Ｓｍ、Ｄｙ、Ｎｂ、及びＴａ中から選択された少なくとも１種の元素であることを特徴とする請求項２又は請求項３記載のバリスタ機能付き積層型半導体セラミックコンデンサ。
  5. 　低融点酸化物が、前記Ｔｉ元素１００モルに対し０．１モル以下の範囲で含有されていることを特徴とする請求項１乃至請求項４のいずれかに記載のバリスタ機能付き積層型半導体セラミックコンデンサ。
  6. 　前記低融点酸化物が、ＳｉＯ２であることを特徴とする請求項５記載のバリスタ機能付き積層型半導体セラミックコンデンサ。
  7. 　前記内部電極層は、Ｎｉを主成分とすることを特徴とする請求項１乃至請求項６のいずれかに記載のバリスタ機能付き積層型半導体セラミックコンデンサ。
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* Cited by examiner, † Cited by third party
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JP2005303160A (ja) * 2004-04-15 2005-10-27 Murata Mfg Co Ltd 積層型半導体セラミック電子部品
WO2012176714A1 (ja) * 2011-06-22 2012-12-27 株式会社村田製作所 セラミック粉末、半導体セラミックコンデンサおよびその製造方法

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