[go: up one dir, main page]

WO2015125282A1 - 電気信号伝送装置 - Google Patents

電気信号伝送装置 Download PDF

Info

Publication number
WO2015125282A1
WO2015125282A1 PCT/JP2014/054208 JP2014054208W WO2015125282A1 WO 2015125282 A1 WO2015125282 A1 WO 2015125282A1 JP 2014054208 W JP2014054208 W JP 2014054208W WO 2015125282 A1 WO2015125282 A1 WO 2015125282A1
Authority
WO
WIPO (PCT)
Prior art keywords
output
peak value
average peak
digital
signal transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2014/054208
Other languages
English (en)
French (fr)
Inventor
崇泰 乗松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to PCT/JP2014/054208 priority Critical patent/WO2015125282A1/ja
Priority to US15/116,234 priority patent/US9806917B2/en
Priority to JP2016503862A priority patent/JP6199478B2/ja
Publication of WO2015125282A1 publication Critical patent/WO2015125282A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/04—Control of transmission; Equalising
    • H04B3/06—Control of transmission; Equalising by the transmitted signal
    • H04B3/08—Control of transmission; Equalising by the transmitted signal in negative-feedback path of line amplifier
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2614—Peak power aspects

Definitions

  • the present invention relates to an electrical signal transmission device. More specifically, the present invention relates to a receiver for high-speed wired transmission and a semiconductor integrated circuit device usable therefor, and in particular, a decision feedback equalizer that adapts the resolution and range of a digital-to-analog converter that provides a filter coefficient to the device environment.
  • a decision feedback equalizer that adapts the resolution and range of a digital-to-analog converter that provides a filter coefficient to the device environment.
  • DFE has a configuration of a digital filter, and there are a plurality of taps (Taps) obtained by multiplying data by filter coefficients, and these are added to the input.
  • the DFE can cancel the influence of the previous signal and the reflection delayed from the distance by increasing the number of taps. Since the wavelength becomes shorter as the frequency becomes higher, it is necessary to increase the number of DFE taps in order to cancel nearby reflections. Therefore, the number of DFE taps tends to increase as the frequency increases.
  • the operation speed of the DFE increases, and the physical distance at which the DFE can be equalized becomes shorter when compared with the same number of taps. Therefore, the number of DFE taps required to compensate for the same distance tends to increase according to the operation speed, and the number of digital-analog converters (DACs) for realizing the taps increases. Furthermore, since the communication paths in the equipment have various lengths and differ depending on the equipment, the resolution and range required for the DAC are different in each path. Therefore, in order to cope with a plurality of devices and communication paths, a DAC with a fine resolution and a wide range is required, and each of the many DACs becomes large, and the area and power consumption increase. Challenges arise.
  • the present invention has been made in view of such problems, and a typical object thereof is to provide a technique for optimizing the resolution and range of a digital-to-analog converter corresponding to a communication path. is there.
  • a typical electric signal transmission device is an electric signal transmission device having a decision feedback equalizer.
  • the decision feedback equalizer includes an adder that receives a received signal and adds a filter tap to the received signal, a comparator that determines whether the output of the adder is positive or negative, and an output of the comparator A shift register that delays the output by an integer multiple of the period of the input clock, a reference circuit that switches the output reference value in accordance with the input control signal, a digital-to-analog converter that converts the tap coefficient of the filter to digital-to-analog A multiplier for outputting the filter tap obtained by multiplying the output of the digital-analog converter and the output of the shift register to the adder; Further, the decision feedback equalizer receives the output of the adder, the output of the comparator, and the output of the shift register, and outputs the tap coefficient of the filter to the digital-analog converter, A filter coefficient adjuster that adjusts the tap coefficient of the filter by a feedback loop.
  • the decision feedback equalizer receives the output of the adder and a threshold set by a program, outputs a decision result to the reference circuit as a control signal, and outputs an average peak value of the output of the adder
  • the reference value of the reference circuit output is increased from the initial value set by the program.
  • the resolution of the digital-analog converter is coarsened from an initial value, and when the average peak value is smaller than the threshold, the reference value of the output of the reference circuit is lowered from the initial value set by the program, An average peak value determination unit for reducing the resolution of the analog converter from the initial value is provided.
  • a typical effect is that the resolution and range of the digital-analog converter can be optimized in accordance with the communication path. As a result, the area and power consumption of the semiconductor integrated circuit device including the decision feedback equalizer can be suppressed.
  • FIG. 4 is a diagram illustrating an example of a basic configuration of a decision feedback equalizer in the receiver in the electrical signal transmission device in FIG. 3.
  • FIG. 4 is a diagram illustrating an example of a configuration of a decision feedback equalizer in the receiver in the electric signal transmission apparatus in FIG. 3. It is a figure which shows an example of a structure of a decision feedback type
  • FIG. 4 is a diagram illustrating an example of a configuration of a decision feedback type
  • FIG. 9 is a diagram illustrating an example of a configuration of an average peak value determiner in the decision feedback equalizer in FIG. 8.
  • FIG. 9 is a diagram illustrating an example of a configuration of a reference value generation circuit in the decision feedback equalizer in FIG. 8.
  • FIG. 9 is a diagram illustrating an example of an operation sequence of average peak value detection in the decision feedback equalizer in FIG. 8.
  • FIG. 10 is a diagram illustrating a first example of a configuration of an average peak value detector in the average peak value determination unit in FIG. 9.
  • FIG. 10 is a diagram showing a second example of the configuration of the average peak value detector in the average peak value determination unit in FIG. 9. It is a figure which shows an example of operation
  • FIG. 10 is a diagram showing a third example of the configuration of the average peak value detector in the average peak value determination unit in FIG. 9.
  • FIG. 16 is a diagram illustrating an example of an operation sequence of average peak value detection in the average peak value detector in FIG. 15. It is a figure which shows an example of the operation
  • FIG. 19 is a diagram illustrating an example of a configuration of an average peak value determiner in the decision feedback equalizer in FIG. 18.
  • FIG. 19 is a diagram illustrating an example of a configuration of a filter coefficient adjuster in the decision feedback equalizer in FIG. 18.
  • FIG. 21 is a diagram illustrating an example of a configuration of a determiner in the filter coefficient adjuster in FIG. 20.
  • FIG. 19 is a diagram illustrating an example of an operation sequence of average peak value detection in the
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently indispensable in principle. Needless to say.
  • the shape and positional relationship of components and the like when referring to the shape and positional relationship of components and the like, the shape is substantially the same unless otherwise specified and the case where it is not clearly apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
  • a typical electric signal transmission apparatus is an electric signal transmission apparatus having a decision feedback equalizer (DFE 313).
  • the decision feedback equalizer includes an adder (adder 402) that receives a received signal, adds a tap of a filter to the received signal, and a comparator (adder 402) that determines whether the output of the adder is positive or negative.
  • a comparator 404 a shift register (shift register 410) for delaying the output of the comparator by an integer multiple of the period of the input clock, and a reference circuit (reference) for switching the output reference value in accordance with the input control signal
  • a value generation circuit 711 a digital-analog converter (DACs 706 to 710) for digital-to-analog conversion of a filter tap coefficient, and the filter tap obtained by multiplying the output of the digital-analog converter and the output of the shift register.
  • multipliers multipliers 701 to 705 for outputting to the adder.
  • the decision feedback equalizer receives the output of the adder, the output of the comparator, and the output of the shift register, and outputs the tap coefficient of the filter to the digital-analog converter, A filter coefficient adjuster (filter coefficient adjuster 700) that adjusts the tap coefficients of the filter by a feedback loop. Further, the decision feedback equalizer receives the output of the adder and a threshold set by a program, outputs a decision result to the reference circuit as a control signal, and outputs an average peak value of the output of the adder When the average peak value is larger than the threshold, the reference value of the reference circuit output is increased from the initial value set by the program.
  • the resolution of the digital-analog converter is coarsened from an initial value, and when the average peak value is smaller than the threshold, the reference value of the output of the reference circuit is lowered from the initial value set by the program, An average peak value determination unit (average peak value determination unit 801) for reducing the resolution of the analog converter from the initial value is provided.
  • the present invention has the following features as means for solving the problems of the background art described above.
  • the present invention detects the average peak value at the input of a decision feedback equalizer (DFE), which varies depending on the communication path, and the range and resolution of a digital-to-analog converter (DAC) that adds a tap coefficient based on the average peak value.
  • DFE decision feedback equalizer
  • DAC digital-to-analog converter
  • jitter is calculated by the ratio of the main signal which is a signal other than this noise and this noise, with the remainder obtained by subtracting the ISI portion extending from the input signal exceeding 1 UI with DFE as noise.
  • the average peak value represents the magnitude of the main signal. From the viewpoint of jitter, the larger the signal, the larger the allowable value of the quantization noise of the DAC and the higher the resolution of the DAC. On the other hand, the smaller this signal is, the smaller the allowable value of the quantization noise of the DAC becomes, and it becomes necessary to lower the resolution of the DAC. Further, the height of the base of the ISI increases as the absolute value as the main signal increases. Therefore, the tap coefficient of the DFE increases as the average peak value of the DFE input increases, and the range of the DAC increases, and as the average peak value decreases, the range of the DAC decreases.
  • the present invention detects the average peak value at the input of the DFE, and uses the result to obtain the necessary resolution and range of the tap coefficient, so that the resolution of the DAC that adds the tap coefficient is obtained. And optimize the range. Also, by changing the resolution of the DAC, the gain of the loop that adapts the tap coefficient to an optimum value according to environmental changes such as temperature changes, affecting the convergence. For this reason, the present invention also has a function of decreasing the loop gain when the resolution is increased and increasing the loop gain when the resolution is decreased.
  • FIGS. 1 and 2 are diagrams showing an example of the configuration of an electric signal transmission device.
  • FIG. 1 shows the electric signal transmission device on the same board, and
  • FIG. 2 shows a case where a repeater is used on a plurality of boards.
  • 1 shows an electrical signal transmission apparatus.
  • the configuration of the electrical signal transmission device shown in FIGS. 1 and 2 is the same in this embodiment described later.
  • the electrical signal transmission device shown in FIG. 1 is a device configuration example of high-speed wired transmission mounted on the same in-device substrate 101.
  • This electrical signal transmission device includes a signal processing semiconductor integrated circuit device (ASIC) 102, a communication semiconductor integrated circuit device (ASIC) 103, and a connector 104.
  • ASIC signal processing semiconductor integrated circuit device
  • ASIC communication semiconductor integrated circuit device
  • the signal processing semiconductor integrated circuit device 102 is a semiconductor integrated circuit device for performing signal processing.
  • the communication semiconductor integrated circuit device 103 is a semiconductor integrated circuit device for performing communication.
  • the connector 104 is a connection device for communicating with another device.
  • a signal processing semiconductor integrated circuit device 102 In this electrical signal transmission device, a signal processing semiconductor integrated circuit device 102, a communication semiconductor integrated circuit device 103, and a connector 104 are mounted on a substrate 101 in the device.
  • the signal processing semiconductor integrated circuit device 102 and the communication semiconductor integrated circuit device 103 communicate with each other, and the communication semiconductor integrated circuit device 103 communicates with another device through the connector 104.
  • a signal output from the signal processing semiconductor integrated circuit device 102 is sent to the communication semiconductor integrated circuit device 103 and transmitted to an external device through the connector 104.
  • a signal received by the communication semiconductor integrated circuit device 103 from an external device through the connector 104 is sent to the signal processing semiconductor integrated circuit device 102.
  • the electrical signal transmission device shown in FIG. 2 is a device configuration example of high-speed wired transmission that is mounted on a plurality (two examples in FIG. 2) of the in-device substrates 201 and 203 and interposing the in-device transmission path substrate 202.
  • FIG. 2 shows an example in which the communication in FIG. 1 is performed not only on the same in-device board 101 but also on different in-device boards 201 and 203 and a repeater is mounted.
  • This electrical signal transmission device includes a signal processing semiconductor integrated circuit device (ASIC) 204, a repeater (LSI) 205, a repeater (LSI) 206, a communication semiconductor integrated circuit device (ASIC) 207, and a connector 208. , 209, 210.
  • the repeaters 205 and 206 are semiconductor integrated circuit devices for relaying signals.
  • an in-device substrate 201 on which a signal processing semiconductor integrated circuit device 204 and a repeater 205 are mounted and an in-device transmission path substrate 202 are connected via a connector 208. Further, the in-device transmission path substrate 202, the repeater 206, the communication semiconductor integrated circuit device 207, and the in-device substrate 203 on which the connector 210 is mounted are connected via a connector 209. As in the signal flow in FIG. 1, the signal processing semiconductor integrated circuit device 204 communicates with another device connected to the end of the connector 210 through the communication semiconductor integrated circuit device 207.
  • a signal output from the signal processing semiconductor integrated circuit device 204 is relayed by the repeater 205, passes through the connector 208, the in-device transmission path board 202, and the connector 209, and further relayed by the repeater 206 for communication. It is sent to the semiconductor integrated circuit device 207. Then, the data is transmitted from the communication semiconductor integrated circuit device 207 to an external device through the connector 210. Conversely, a signal received by the semiconductor integrated circuit device for communication 207 from an external device through the connector 210 is sent to the repeater 206 and relayed, and relayed through the connector 209, the in-device transmission path substrate 202, and the connector 208. It is relayed by the device 205 and sent to the signal processing semiconductor integrated circuit device 204.
  • FIG. 3 is a diagram illustrating an example of the configuration of the transmitter and the receiver.
  • FIG. 3 shows only the transmitter and receiver of the signal processing semiconductor integrated circuit device 102 and the communication semiconductor integrated circuit device 103 described in FIG.
  • FIG. 3 is a diagram in which only the transmitter and receiver of the signal processing semiconductor integrated circuit device 204, the repeater 205, the repeater 206, and the communication semiconductor integrated circuit device 207 described in FIG. 2 are extracted. Note that the configurations of the transmitter and the receiver shown in FIG. 3 are the same in this embodiment described later.
  • a signal is transmitted from the semiconductor integrated circuit device 301 on the transmission side, and the signal is received by the semiconductor integrated circuit device 303 on the reception side through the transmission path 302.
  • the semiconductor integrated circuit device 301 on the transmission side includes a transmitter (TX) 304 and a signal processing unit 305.
  • the semiconductor integrated circuit device 303 on the reception side includes a receiver (RX) 310 and a signal processing unit 311.
  • the transmitter 304 in the semiconductor integrated circuit device 301 includes a parallel-serial converter (P / S) 306, an FFE (Feed Forward Equalizer) 307, and a PLL (Phase Locked Loop) 309.
  • the receiver 310 in the semiconductor integrated circuit device 303 includes a CTLE (Continuous Time Linear Equalizer) 312, a DFE (DecisioncisFeedback Equalizer) 313, a PLL 314, a CDR (Clock and Data Recovery) 315, and a serial / parallel converter (S / P) 316. Consists of
  • the parallel-serial converter 306 is a converter that converts the data signal input from the signal processing unit 305 from parallel transmission to serial transmission and outputs the data signal to the FFE 307.
  • the FFE 307 is a feed-forward equalizer that equalizes the waveform so as to lower the gain on the low frequency side of the data signal input from the parallel-serial converter 306 and outputs it to the transmission line 302.
  • the PLL 309 is a circuit that outputs a clock for synchronizing the phase to the parallel-serial converter 306.
  • the CTLE 312 is a continuous-time linear equalizer that amplifies the data signal transmitted from the transmission line 302 so that the gain on the high frequency side becomes high and outputs the amplified signal to the DFE 313.
  • the DFE 313 filters the intersymbol interference component and reflection component of the data signal input from the CTLE 312, samples and holds the data signal input from the CDR 315, and outputs the result to the serial-parallel converter 316. It is a vessel.
  • the PLL 314 is a circuit that outputs a clock for synchronizing the phase to the CDR 315.
  • the CDR 315 is a clock / data recovery circuit that detects an edge from the data signal input from the DFE 313, adjusts the phase of the clock input from the PLL 314, and outputs it to the DFE 313 and the serial / parallel converter 316.
  • the serial / parallel converter 316 is a converter that converts the data signal input from the DFE 313 into a plurality of slow data signals and outputs the signals to the signal processing unit 311.
  • 318 is a CTLE output (data signal) from the CTLE 312 to the DFE 313, and 319 is a DFE clock from the CDR 315 to the DFE 313.
  • the transmitter 304 receives a data signal from the signal processing unit 305.
  • This data signal which has been transmitted in parallel, is converted into serial transmission by the parallel-serial converter 306 in synchronization with the clock from the PLL 309 and transmitted.
  • the data signal output from the parallel-serial converter 306 is waveform-equalized by the FFE 307 so as to reduce the gain on the low frequency side, and output to the transmission path 302.
  • the data signal passing through the transmission path 302 is transmitted to the receiver 310 in the semiconductor integrated circuit device 303.
  • the data signal transmitted from the transmission line 302 is amplified in the CTLE 312 so that the gain on the high frequency side is increased.
  • the amplified data signal of the CTLE output 318 is filtered in the DFE 313 by the intersymbol interference component and the reflection component, and is sampled and held by the DFE clock 319 whose phase is matched by the CDR 315.
  • the CDR 315 detects an edge from the data signal filtered by the DFE 313 and adjusts the phase of the clock received from the PLL 314.
  • the data signal sampled and held by the DFE 313 is transmitted to the serial / parallel converter 316, converted into a plurality of slow data signals, and transmitted to the signal processing unit 311.
  • the signal processing unit 311 sends the received data signal to the transmitter, is transmitted from the transmitter to the transmission path, and the data signal is relayed.
  • FIG. 4 is a diagram illustrating an example of a basic configuration of the DFE 313.
  • FIG. 4 shows an example of a 5-tap (Tap) DFE as a basic configuration of the DFE 313 in FIG.
  • the number of taps of DFE is not limited to 5 taps, and can be increased or decreased. Even if the number of taps increases or decreases, the number of taps added to the adder and the number of flip-flops in the shift register only increase or decrease. It is the same.
  • the 5-tap DFE 313 includes an adder 402, a sample hold circuit 403, a comparator 404, tap 1 to 5 variable amplifiers 405, 406, 407, 408, 409, and a shift register 410.
  • the shift register 410 includes flip-flops 411, 412, 413, 414, and 415.
  • the DFE 313 receives the CTLE output (data signal) 318 from the CTLE 312 and the DFE clock 319 from the CDR 315 as inputs, and outputs DFE output data (data signal) 416 to the serial / parallel converter 316.
  • a tap is added to the data signal 318 amplified by the CTLE 312 in the adder 402.
  • the tap is a value obtained by multiplying the DFE output data from 1 clock before to 5 clocks before by tap coefficients by the tap 1 to 5 variable amplifiers 405 to 409, respectively.
  • the DFE tap addition output (data signal) 401 added with taps by the adder 402 is sampled and held in the sample hold circuit 403 at the edge of the DFE clock 319 from the CDR 315. Further, the sampled and held data signal is determined by the comparator 404 to be +1 if it is 0 or more, and is determined to be ⁇ 1 if it is less than 0.
  • the data signal 416 determined by the comparator 404 is input to the shift register 410 and delayed in synchronization with the DFE clock 319 by the respective flip-flops 411 to 415.
  • the flip-flop 411 transmits the data signal of one clock before to the tap 1 variable amplifier 405 that multiplies the tap coefficient, and multiplies the data of one clock before by the tap coefficient.
  • the tap 2 variable amplifier 406 has data 2 clocks ago
  • the tap 3 variable amplifier 407 has data 3 clocks ago
  • the tap 4 variable amplifier 408 has data 4 clocks ago
  • the tap 5 variable amplifier 409 The data of 5 clocks before is input respectively.
  • the taps 1 to 5 variable amplifiers 405 to 409 multiply the tap coefficients of the respective variable amplifiers and output the result.
  • the gains of the tap 1 to 5 variable amplifiers 405 to 409 correspond to tap coefficients, and each is controlled by a control signal from a filter coefficient adjuster.
  • the output data signal 401 corresponding to the input data signal 318 of the DFE 313 is expressed by the following equation (output / input), and the DFE 313 functions as a filter.
  • FIG. 5 is a diagram illustrating an example of the relationship between the input impulse and the output impulse in the DFE 313.
  • (a) shows an input impulse
  • (b) shows an output impulse
  • the horizontal axis shows time (t)
  • the vertical axis shows voltage (V).
  • the tap 1 (501), tap 2 (502), tap 3 (503), tap 4 (504), tap having the clock width of the DFE input with respect to the DFE input (data signal 318) in FIG. 5 (505) is added.
  • the DFE output (data signal 401) in FIG. 5B a waveform in which the intersymbol interference in which the difference remains is suppressed is generated.
  • FIG. 6 is a diagram illustrating an example of DFE input impulses in different transmission paths.
  • the horizontal axis indicates time (t)
  • the vertical axis indicates voltage (V)
  • the broken line indicates a long transmission path
  • the solid line indicates a short transmission path.
  • the tap 1 when the input peak value is large, the tap tends to be large.
  • one scale on the horizontal axis is the width of one clock of DFE, and the height when shifted by one clock from the apex corresponds to tap 1, tap 2,.
  • the tap 1 has a small broken line (long transmission line) with a small DFE input compared to a solid line (short transmission line) with a large DFE input.
  • the height of the tap 1 shifted by 1 clock from the apex about 0.15V
  • the height of the tap 1 that is shifted by 1 clock from the apex is about 0.06 V.
  • the DFE input is an impulse superposition as shown in FIG. 6, if the input peak value of the DFE is large, the input peak value of the DFE is the same if the magnitude of intersymbol interference from the previous signal is the same. The amount of jitter degradation is reduced with respect to a small value. This means that if the input peak value of the DFE is large, the influence on the jitter due to the noise component remaining when the tap is added by the DFE is reduced, and the allowable amount of noise is determined by the input peak value of the DFE.
  • FIG. 7 is a diagram illustrating an example of the configuration of the DFE 313.
  • the DFE 313 includes an adder 402, a sample hold circuit 403, a comparator 404, a shift register 410, a filter coefficient adjuster 700, multipliers 701, 702, 703, 704, and 705, DACs (Digital / Analog / Converters) 706, 707, and 708. , 709, 710 and a reference value generation circuit 711. As shown in FIG. 7, the taps 1 to 5 variable amplifiers 405 to 409 shown in FIG. 4 are replaced with multipliers 701 to 705 and DACs 706 to 710.
  • 712 is a reference value output from the reference value generation circuit 711 to each DAC 706 to 710
  • 713 to 717 are tap 1 to 5 coefficient codes output from the filter coefficient adjuster 700 to each DAC 706 to 710.
  • Reference numeral 718 denotes a DFE sample hold output output from the sample hold circuit 403 to the filter coefficient adjuster 700 and the comparator 404
  • reference numeral 719 denotes a delay output from the shift register 410 to the filter coefficient adjuster 700 and the multipliers 701 to 705. It is a data string.
  • the DACs 706 to 710 receive the reference value 712 of the reference current or the reference voltage from the reference value generation circuit 711, and convert the input data into an analog voltage or current with a resolution proportional to the reference value 712. Further, since the appropriate value of the filter coefficient (tap coefficient) of DFE changes due to environmental fluctuations such as temperature and power supply voltage, a filter coefficient adjuster 700 that keeps the tap coefficient appropriate is added.
  • the DACs 706 to 710 receive the tap 1 to 5 coefficient codes 713 to 717, which are tap coefficient data, from the filter coefficient adjuster 700, and output voltages or currents according to the respective data.
  • the outputs of the DACs 706 to 710 are respectively input to the multipliers 701 to 705, and are respectively multiplied by the data before 1 clock, the data before 2 clocks, the data before 3 clocks, the data before 4 clocks, the data before 5 clocks. .
  • Each multiplied data is added to the input data of the CTLE output 318 in the adder 402.
  • the multiplier can be realized by a multiplexer.
  • the filter coefficient adjuster 700 receives the DFE sample and hold output 718, the DFE output data 416, and the delay data string 719, and outputs tap 1 to 5 coefficient codes 713 to 717 to the DACs 706 to 710, respectively.
  • the filter coefficient adjuster 700 calculates the correlation between the peak value obtained from the DFE sample and hold output 718 and the DFE output data 416 and the delay data string 719, averages the correlation, and outputs the tap coefficient of each tap.
  • the DFE sample hold output 718, the DFE output data 416, and the delay data string 719, which are the results of tapping, are part of a feedback loop. Therefore, the tap coefficient converges to an appropriate value by the feedback loop including the filter coefficient adjuster 700.
  • the inventors pay attention to the following points.
  • the input peak value of the DFE 313 is large, the tap coefficient increases, but the noise tolerance increases, so that the quantization noise may increase, and the resolution of the DACs 706 to 710 may be coarse.
  • the allowable value of the noise is lowered at the same time as the tap coefficient becomes small. Therefore, it is necessary to make the resolution of the DACs 706 to 710 fine so as to suppress the quantization noise. Attention is paid to the relationship between the input peak value of the DFE 313 and the resolution of the DACs 706 to 710 and the point that the transmission path is fixed once in wired transmission.
  • the input peak value of the DFE 313 can be suppressed to be smaller than the fluctuation of the peak value generated in the transmission path alone by changing the settings of the FFE 307 and the CTLE 312 depending on the transmission path to equalize the waveform, but has the following problems. Since the FFE 307 and CTLE 312 settings are low in flexibility, the input peak value of the DFE 313 inevitably varies depending on the transmission path. However, since the transmission path is fixed in wired transmission, the input peak value of the DFE 313 does not fluctuate every time. Therefore, the input peak value of the DFE 313 is detected, and the resolution of the DACs 706 to 710 is set according to the input peak value. It is possible to switch.
  • the resolution of the DACs 706 to 710 is coarsened and the output range of the DACs 706 to 710 is controlled to increase.
  • the resolution of the DACs 706 to 710 is finely controlled to reduce the output range of the DACs 706 to 710.
  • the resolution of the DACs 706 to 710 is reduced to meet the demand for low quantization noise.
  • an increase in area and power consumption can be suppressed while flexibly supporting the transmission path.
  • the DFE 313 according to the present embodiment for realizing the concept focused on by the present inventor will be described below.
  • the electric signal transmission apparatus according to the first embodiment will be described with reference to FIGS.
  • the electric signal transmission apparatus according to the first embodiment is different in configuration and operation of a decision feedback equalizer (DFE) from the electric signal transmission apparatus according to the premise technique of the first embodiment.
  • the electrical signal transmission device is the same as the electrical signal transmission device shown in FIGS. 1 and 2, and the transmitter and the receiver are the same as the transmitter and receiver shown in FIG. Explanation here is omitted.
  • differences from the DFE of the base technology shown in FIG. 7 will be mainly described.
  • FIG. 8 is a diagram illustrating an example of the configuration of the DFE 313 according to the first embodiment.
  • the DFE 313 is an average peak value determiner that detects the average peak value of the DFE sample hold output 718 as a result of sampling and holding the DFE tap addition output 401 with respect to the configuration shown in FIG. 801 and its control circuit 803 are added.
  • the average peak value determiner 801 has a function of switching the resolution of the DACs 706 to 710 by controlling the reference value generation circuit 711 that generates the reference value 712 for determining the resolution of the DACs 706 to 710 based on the detected average peak value. .
  • the DFE 313 includes an adder 402, a sample hold circuit 403, a comparator 404, a shift register 410, a filter coefficient adjuster 700, multipliers 701 to 705, DACs 706 to 710, a reference value generation circuit 711, An average peak value determination unit 801 and a control circuit 803 are included.
  • the adder 402 is an adder that adds a filter tap to the CTLE output 318.
  • the sample hold circuit 403 is a circuit that samples and holds the DFE tap addition output 401 from the adder 402.
  • the comparator 404 is a comparator that determines whether the DFE sample hold output 718 from the sample hold circuit 403 is positive or negative and outputs the result.
  • the shift register 410 is a shift register that delays the DFE output data 416 from the comparator 404 by an integer multiple of the period of the DFE clock 319.
  • Filter coefficient adjuster 700 receives DFE sample and hold output 718, DFE output data 416, and delay data string 719 from shift register 410, outputs filter tap coefficients to DACs 706 to 710, and sets the filter tap coefficients.
  • Multipliers 701 to 705 are multipliers that output to the adder 402 a filter tap obtained by multiplying the outputs of the DACs 706 to 710 and the delay data string 719 from the shift register 410.
  • the DACs 706 to 710 are converters that perform digital / analog conversion on the tap coefficients of the filter.
  • the reference value generation circuit 711 is a reference circuit that switches an output reference value 712 in accordance with a DAC resolution switching signal 802 that is an input control signal.
  • the average peak value determination unit 801 receives the DFE sample hold output 718 and the DFE output data 416, detects the average peak value of the DFE tap addition output 401, and compares the detected average peak value with a threshold set by a program. . If the average peak value is larger than the threshold value, the average peak value determination unit 801 increases the code of the DAC resolution switching signal 802 and increases the reference value 712 output from the reference value generation circuit 711 from the initial value set by the program. The resolution of 710 is made rough from the initial value.
  • the average peak value determination unit 801 lowers the code of the DAC resolution switching signal 802 and lowers the reference value 712 output from the reference value generation circuit 711 from the initial value set by the program. , The resolution of the DACs 706 to 710 is reduced from the initial value.
  • the control circuit 803 is a controller that controls the average peak value determiner 801 and the filter coefficient adjuster 700.
  • an average peak value detection control signal 805, a DAC resolution switching threshold signal 806, a determination trigger signal 807, and a DAC resolution switching signal initial value 808 are input from the control circuit 803 to the average peak value determiner 801, respectively.
  • a filter coefficient adjuster control signal 809 is input from the control circuit 803 to the filter coefficient adjuster 700.
  • the average peak value detection control signal 805 is a signal for controlling the start and end of detection of the average peak value.
  • the DAC resolution switching threshold signal 806 is a signal serving as a threshold when switching the resolution of the DACs 706 to 710.
  • the determination trigger signal 807 is a signal that serves as a trigger when comparing the average peak value with the DAC resolution switching threshold signal 806.
  • the DAC resolution switching signal initial value 808 is a signal that becomes an initial value when the resolution of the DACs 706 to 710 is switched.
  • the filter coefficient adjuster control signal 809 is a signal for controlling stop and start of updating of tap coefficients. For example, the control circuit 803 stops updating the tap coefficient until the average peak value is detected by the filter coefficient adjuster control signal 809 and the resolution of the DACs 706 to 710 is switched.
  • FIG. 9 is a diagram illustrating an example of the configuration of the average peak value determiner 801.
  • the average peak value determination unit 801 includes an average peak value detector 901 and a comparator 902.
  • the average peak value detector 901 receives the DFE sample hold output 718 and the DFE output data 416, and the operation is controlled by the average peak value detection control signal 805 from the control circuit 803, and outputs an average peak value 904.
  • the operation of the comparator 902 is controlled by the determination trigger signal 807 from the control circuit 803, compares the average peak value 904 with the DAC resolution switching threshold signal 806 from the control circuit 803, and compares the DAC resolution switching signal 802 as the determination result. Is output to the reference value generation circuit 711.
  • the DAC resolution switching signal 802 is switched after the comparison so that the value becomes coarser or finer than the DAC resolution switching signal initial value 808.
  • FIG. 10 is a diagram illustrating an example of the configuration of the reference value generation circuit 711.
  • FIG. 10 shows a DAC resolution switching reference voltage switching circuit as an example of the reference value generation circuit 711, and shows a 3-bit example.
  • the reference value generation circuit 711 includes a reference current source 1001, a current source circuit 1002, current mirror circuits 1003, 1004, 1005, switches 1006, 1007, 1008, and a current source circuit 1009.
  • the reference current source 1001 is composed of a band gap circuit or the like.
  • the reference value generation circuit 711 supplies a reference current (Iref) that can be generated by the reference current source 1001 to the diode-connected current source circuit 1002, and the gate of the current source circuit 1002 and the gates of the current mirror circuits 1003 to 1005 are connected. The current mirror is connected.
  • the mirror ratio of the current mirror circuits 1003, 1004, and 1005 is 1: 2: 4, and each current mirror circuit is controlled by the switches 1006 to 1008 whether or not the current is supplied to the current source circuit 1009. .
  • the control signal (DAC_SW ⁇ 2: 0>) of each of the switches 1006 to 1008 is a DAC resolution switching signal 802.
  • the lowest bit ⁇ 0> is the switch 1006, and the second bit ⁇ 1> is the switches 1007, 3
  • the second bit ⁇ 2> is connected to the switch 1008. When the connected bit is High, current flows from each current mirror circuit to the current source circuit 1009. When the connected bit is Low, current stops flowing from each current mirror circuit to the current source circuit 1009. ing.
  • the current flowing through the current source circuit 1009 changes depending on the value of the DAC resolution switching signal 802, and the reference value 712 (voltage: TAP_BIAS) distributed to each of the DACs 706 to 710 changes to change the resolution of each DAC.
  • FIG. 11 is a diagram illustrating an example of an operation sequence of average peak value detection.
  • the control circuit 803 sets the filter coefficient adjuster control signal 809 to Low to stop updating the tap coefficient, and then sets the average peak value detection control signal 805 to High, and the average peak value detector 901 starts detecting the average peak value. (S1301, S1302). Thereafter, when the control circuit 803 switches the determination trigger signal 807 from Low to High after a waiting time, the comparator 902 compares the average peak value 904 and the DAC resolution switching threshold signal 806 (S1303, S1304).
  • the DAC resolution switching signal 802 is set to 1 (S1307). If the average peak value 904 is larger than twice the DAC resolution switching threshold signal 806 and smaller than three times (S1305-No, S1306-Yes), the DAC resolution switching signal 802 is set to 2 (S1308). If the average peak value 904 is larger than three times the DAC resolution switching threshold signal 806 (S1306-No), the DAC resolution switching signal 802 is set to 3 (S1309).
  • control circuit 803 sets the determination trigger signal to Low, sets the filter coefficient adjuster control signal 809 to High, and starts updating the tap coefficients that have been stopped until then (S1310, S1311).
  • the number of branches depending on the determination condition is also set when it is set to 1 or 2, or when it is set to 4 or more. It can be similarly applied by changing
  • FIG. 12 is a diagram illustrating a first example of the configuration of the average peak value detector 901.
  • the 12 includes an ADC (Analog Digital Converter) 1101, a multiplier 1102, a subtractor 1103, and an integrator 1104.
  • the ADC 1101 is a converter that performs analog-to-digital conversion on the DFE sample-and-hold output 718 that is a result of sampling and holding the output of the adder 402.
  • the multiplier 1102 is a multiplier that multiplies the output of the ADC 1101 and the DFE output data 416 that is the output of the comparator 404.
  • the subtractor 1103 is a subtracter that subtracts the output of the integrator 1104 from the DFE peak value 1105 that is the output of the multiplier 1102.
  • the integrator 1104 has a variable gain function and integrates the output of the subtractor 1103.
  • the average peak value 904 is detected by inputting the output of the integrator 1104 to the subtractor 1103 and subtracting it from the output of the multiplier 1102.
  • the DFE sample hold output 718 is converted into a digital signal by the ADC 1101, and is multiplied by the DFE output data 416 in the multiplier 1102 to be converted into an absolute value to be a DFE peak value 1105.
  • the subtractor 1103 and the integrator 1104 connected to the output side of the multiplier 1102 form a feedback loop.
  • the DFE peak value 1105 that is an input to the subtractor 1103 operates so that the average peak value 904 that is an output from the integrator 1104 coincides, and the integrator 1104 averages the inputs. Therefore, the average peak value of DFE can be detected.
  • This feedback loop operates while the average peak value detection control signal 805 input to the enable terminal (EN) of the integrator 1104 is High.
  • FIG. 13 is a diagram illustrating a second example of the configuration of the average peak value detector 901.
  • the example of FIG. 13 is configured when a high-speed ADC cannot be used.
  • the average peak value detector 901 shown in FIG. 13 includes a multiplier 1201, a DAC 1202, a comparator 1203, a multiplier 1204, and an integrator 1205.
  • the multiplier 1201 is a multiplier that multiplies the output of the integrator 1205 and the DFE output data 416 that is the output of the comparator 404.
  • the DAC 1202 is a converter that converts the output of the multiplier 1201 from digital to analog.
  • the comparator 1203 is a comparator that compares the average output voltage 1208 output from the DAC 1202 with the DFE sample hold output 718 obtained as a result of sample holding the output of the adder 402.
  • the multiplier 1204 is a multiplier that multiplies the output of the comparator 1203 and the DFE output data 416.
  • the integrator 1205 has a gain variable function and integrates the peak value comparison result 1210 that is the output of the multiplier 1204. By inputting the output of the integrator 1205 to the multiplier 1201, the average peak value 90
  • the output of the integrator 1205 is input to the multiplier 1201, and the multiplier 1201, the DAC 1202, the comparator 1203, the multiplier 1204, and the integrator 1205 form a feedback loop.
  • the average peak value 904 is converted to an analog value by the DAC 1202 and the average value of the DFE sample and hold output 718 is operated to match the average peak value of the DFE 313. Can be detected.
  • FIG. 14 is a diagram illustrating an example of the operation of the comparator 1203.
  • FIG. 14 shows waveforms of the DFE tap addition output 401, the DFE clock 319, the DFE sample hold output 718, the DFE output data 416, and the peak value comparison result 1210 of the multiplier 1204.
  • the average peak value 904 is added with the polarity according to the DFE output data 416 by the multiplier 1201.
  • the DAC 1202 receives the average output voltage 1208 from the center voltage. Side voltage is output.
  • the DAC 1202 outputs a negative voltage with respect to the center voltage as the average output voltage 1208.
  • the comparator 1203 compares the DFE sample and hold output 718 with the average output voltage 1208 from the DAC 1202, and outputs ⁇ 1 if the DFE sample and hold output 718 is large, and outputs +1 if it is small.
  • the peak value comparison result 1210 is +1. It becomes. If the DFE sample hold output 718 is not between the maximum value and the minimum value of the average output voltage 1208, the peak value comparison result 1210 is -1.
  • the peak value comparison result 1210 is integrated in the integrator 1205 while the average peak value detection control signal 805 is High, and the output is fed back to the multiplier 1201. Since the integrator 1205 performs averaging, the integrator 1205 operates so that the average of the absolute values of the DFE sample and hold output 718 matches the absolute value of the average output voltage 1208 obtained by converting the average peak value 904 into an analog value.
  • FIG. 15 is a diagram illustrating a third example of the configuration of the average peak value detector 901.
  • the example of FIG. 15 is configured to detect the average peak value using binary search.
  • the 15 includes a multiplier 1501, a DAC 1502, a comparator 1503, a multiplier 1504, an integrator with reset 1505, and a control circuit 1506.
  • the multiplier 1501 is a multiplier that multiplies the output of the control circuit 1506 and the DFE output data 416 that is the output of the comparator 404.
  • the DAC 1502 is a converter that converts the output of the multiplier 1501 from digital to analog.
  • the comparator 1503 is a comparator that compares the DAC output 1508 from the DAC 1502 with the DFE sample hold output 718 as a result of sample-holding the output of the adder 402.
  • a multiplier 1504 is a multiplier that multiplies the comparator output 1509 from the comparator 1503 and the DFE output data 416.
  • the integrator with reset 1505 has a variable gain function, and is an integrator that integrates the multiplier output 1510 from the multiplier 1504.
  • the control circuit 1506 is a controller that controls based on the output of the integrator 1505. The output of the control circuit 1506 is input to a multiplier 1501 to form a feedback loop, and the average peak value 904 is detected by performing a binary search.
  • the control circuit 1506 starts the operation when the average peak value detection control signal 805 becomes High, sets the average peak value 904 to High one bit at a time from the most significant bit, and sets the magnitude relative to the average value of the DFE sample hold output 718. Compare (positive / negative judgment). By this comparison, values are determined in order bit by bit from the most significant bit, and an average peak value 904 is detected. Average peak value 904 is multiplied by DFE output data 416 by multiplier 1501 and converted to an analog voltage by DAC 1502.
  • the DAC output 1508 from the DAC 1502 is compared with the DFE sample hold output 718 by the comparator 1503.
  • the comparator output 1509 from the comparator 1503 is multiplied by the DFE output data 416 by the multiplier 1504.
  • the multiplier output 1510 becomes +1.
  • the multiplier output 1510 is -1.
  • the multiplier output 1510 from the multiplier 1504 is integrated by the integrator 1505 with reset while the reset signal 1512 from the control circuit 1506 input to the reset terminal (RST) of the integrator 1505 is Low.
  • the integrator output 1511 from the integrator 1505 is input to the control circuit 1506, and after a certain time, the positive / negative of the integrator output 1511 is determined.
  • the integrator output 1511 is positive, the bit of the average peak value 904 is determined as High, and when the integrator output 1511 is negative, the bit of the average peak value 904 is determined as Low.
  • FIGS. 16 and 17 are diagrams illustrating an example of an operation sequence of average peak value detection.
  • the average peak value 904 is a 3-bit signal Vref ⁇ 2: 0>.
  • control circuit 803 sets the filter coefficient adjuster control signal 809 to Low to stop updating the tap coefficient, and then sets the average peak value detection control signal 805 to High, and the average peak value detector 901 starts detecting the average peak value. (S1601, S1602).
  • the control circuit 1506 in the average peak value detector 901 sets the reset signal 1512 to High to reset the integrator 1505 with reset (S1603). Thereafter, the control circuit 1506 sets the most significant bit Vref ⁇ 2> of the average peak value 904 to High, sets the reset signal 1512 to Low, and starts the operation of the integrator 1505 with reset (S1604, S1605). . After a certain time (S1606, in this example, the waiting time is 1 ⁇ s), if the integrator output 1511 is positive (S1607—Yes), the control circuit 1506 sets Vref ⁇ 2> to High (S1608). If the integrator output 1511 is negative (S1607-No), the control circuit 1506 sets Vref ⁇ 2> to Low (S1609).
  • the control circuit 1506 sets the reset signal 1512 to High to reset the integrator 1505 with reset (S1610). Thereafter, the control circuit 1506 sets the second bit Vref ⁇ 1> of the average peak value 904 to High, sets the reset signal 1512 to Low, and starts the operation of the integrator 1505 with reset (S1611, S1612). ). After a certain time (S1613, 1 ⁇ s), if the integrator output 1511 is positive (S1614-Yes), the control circuit 1506 sets Vref ⁇ 1> to High (S1615). If the integrator output 1511 is negative (S1614-No), the control circuit 1506 sets Vref ⁇ 1> to Low (S1616).
  • the control circuit 1506 sets the reset signal 1512 to High to reset the integrator 1505 with reset (S1617). Thereafter, the control circuit 1506 sets the third bit Vref ⁇ 0> of the average peak value 904 to High, sets the reset signal 1512 to Low, and starts the operation of the integrator 1505 with reset (S1618, S1619). ). After a certain time (S1620, 1 ⁇ s), if the integrator output 1511 is positive (S1621-Yes), the control circuit 1506 sets Vref ⁇ 0> to High (S1622). If the integrator output 1511 is negative (S1621-No), the control circuit 1506 sets Vref ⁇ 0> to Low (S1623).
  • the control circuit 803 switches the determination trigger signal 807 from Low to High, and the comparator 902 compares the average peak value 904 with the DAC resolution switching threshold signal 806 (S1624). If the average peak value 904 is smaller than twice the DAC resolution switching threshold signal 806 as a result of the comparison (S1625-Yes), the DAC resolution switching signal 802 is set to 1 (S1627). If the average peak value 904 is larger than twice the DAC resolution switching threshold signal 806 and smaller than three times (S1625-No, S1626-Yes), the DAC resolution switching signal 802 is set to 2 (S1628). If the average peak value 904 is larger than three times the DAC resolution switching threshold signal 806 (S1626-No), the DAC resolution switching signal 802 is set to 3 (S1629).
  • control circuit 803 sets the determination trigger signal 807 to Low and the filter coefficient adjuster control signal 809 to High, and starts updating the tap coefficients that have been stopped until then (S1630, S1631).
  • the DFE 313 can obtain the following effects by adding the average peak value determination unit 801 and the control circuit 803.
  • the DFE 313 includes the average peak value determination unit 801, detects the average peak value based on the output of the adder 402, and compares the detected average peak value with the threshold value. If the average peak value is larger than the threshold value as a result of the comparison, the reference value of the output of the reference value generation circuit 711 is raised from the initial value set by the program, and the resolution of the DACs 706 to 710 is made coarse from the initial value. Thereby, it is possible to control to increase the output range of the DACs 706 to 710.
  • the reference value of the output of the reference value generation circuit 711 is lowered from the initial value set by the program, and the resolution of the DACs 706 to 710 is made finer from the initial value. As a result, control can be performed to reduce the output range of the DACs 706 to 710.
  • the DFE 313 can stop updating the filter tap coefficients in the DFE 313 until the average peak value is detected and the resolution of the DACs 706 to 710 is switched. Then, after switching the resolution of the DACs 706 to 710, the update of the tap coefficient of the filter that has been stopped can be started.
  • the average peak value detector 901 in the average peak value determination unit 801 has an ADC 1101, a multiplier 1102, a subtractor 1103, an integrator 1104, and a feedback loop from the output of the integrator 1104 to the input of the subtractor 1103. .
  • This feedback loop performs averaging so that the DFE peak value 1105 input to the subtractor 1103 and the average peak value 904 output from the integrator 1104 coincide with each other. High values can be detected.
  • the average peak value detector 901 in the average peak value determiner 801 has a feedback loop for the outputs of the multiplier 1201, the DAC 1202, the comparator 1203, the integrator 1205, and the integrator 1205 to the input of the multiplier 1201. .
  • the average peak value 904 is converted into an analog value by the DAC 1202 and the average value of the DFE sample and hold output 718 is made to match, and the average peak value of the DFE 313 can be detected. According to this configuration, it can be favorably applied when a high-speed ADC cannot be used.
  • the average peak value detector 901 in the average peak value determination unit 801 is a multiplier 1501, a DAC 1502, a comparator 1503, an integrator 1505, a control circuit 1506, and an output of the control circuit 1506 to the input of the multiplier 1501.
  • the average peak value 904 is set to High in order from the upper bit, the magnitude is compared with the average value of the DFE sample hold output 718, the value is determined in order from the upper bit, and the average peak value is detected. be able to.
  • the present invention can be applied favorably when the average peak value is detected using binary search.
  • the output range of the DACs 706 to 710 can be controlled to increase (increase the range), or the output range can be decreased (to narrow the range), so the number of bits of the DACs 706 to 710 It is possible to flexibly cope with differences in transmission paths without increasing the number of transmission lines. That is, in a transmission line with a large input peak value of the DFE 313, the output range of the DACs 706 to 710 can be widened to cope with a large tap coefficient. On the other hand, in a transmission line with a small input peak value of the DFE 313, the resolution of the DACs 706 to 710 is reduced to meet the demand for low quantization noise. As a result, the resolution and range of the DACs 706 to 710 can be optimized corresponding to the difference in the transmission path, and the increase in area and power consumption can be suppressed while flexibly supporting the transmission path.
  • Embodiment 2 An electric signal transmission apparatus according to Embodiment 2 will be described with reference to FIGS.
  • the electric signal transmission apparatus according to the second embodiment is different from the electric signal transmission apparatus according to the first embodiment described above in that the decision feedback equalizer (DFE) is used not only for switching the resolution of the DAC but also for adjusting the filter coefficient. The difference is that the gain is switched and the tap coefficient convergence loop gain is adjusted.
  • DFE decision feedback equalizer
  • FIG. 18 is a diagram illustrating an example of the configuration of the DFE 313 according to the second embodiment.
  • a gain switching signal 1701 output from the average peak value determination unit 801 to the filter coefficient adjuster 700 is added to the configuration of FIG. 8 of the first embodiment described above.
  • FIG. 19 is a diagram illustrating an example of the configuration of the average peak value determination unit 801.
  • the average peak value determiner 801 outputs a gain switching signal 1701 from the comparator 902 in the average peak value determiner 801 with respect to the configuration of FIG. 9 of the first embodiment described above. That is, the average peak value determination unit 801 according to the second embodiment includes an average peak value detector 901 and a comparator 902, and a gain switching signal 1701 is output from the comparator 902 to the filter coefficient adjuster 700.
  • the average peak value detector 901 has the same configuration as that shown in FIGS. 12, 13, and 15 described above.
  • FIG. 20 is a diagram illustrating an example of the configuration of the filter coefficient adjuster 700.
  • the filter coefficient adjuster 700 includes a determiner 1901, a correlator 1902, and averaging filters 1903, 1904, 1905, 1906, 1907.
  • the determiner 1901 receives the DFE sample hold output 718 and the DFE output data 416, and determines whether the peak value is higher or lower than the target peak value set by a program or the like.
  • the configuration of the determiner 1901 will be described later with reference to FIG.
  • the determination result 1908 of the output of the determiner 1901 is input to the correlator 1902 and correlated with the delay data string 719 of the DFE output.
  • the data obtained by correlating the data one clock before the DFE output data 416 and the determination result 1908 is input to the averaging filter 1903, and the tap 1 coefficient code 713 is output.
  • the data 2 to 5 clocks before the DFE output data 416 and the determination result 1908 are correlated, and the results are input to the averaging filters 1904 to 1907, averaged, and the tap 2-5 coefficient code is obtained. 714 to 717 are output.
  • the tap coefficients converge in the feedback loop in the DFE 313, and each tap coefficient converges so that the average value of the determination results 1908 approaches zero.
  • the averaging filters 1903 to 1907 update their values while the filter coefficient adjuster control signal 809 is High, and when the gain switching signal 1701 output from the comparator 902 in the average peak value determination unit 801 becomes high, the averaging count It works to increase and decrease the gain. On the contrary, when the gain switching signal 1701 becomes low, the operation is performed to increase the gain by reducing the number of averaging.
  • FIG. 21 is a diagram illustrating an example of the configuration of the determiner 1901.
  • the determiner 1901 includes a multiplier 2001, a DAC 2002, and a comparator 2003.
  • the DFE output data 416 is multiplied by a target peak value set by a program or the like by a multiplier 2001 and converted to an analog voltage by a DAC 2002.
  • the output from the DAC 2002 is compared with the DFE sample and hold output 718 by the comparator 2003. When the DFE sample and hold output 718 is larger than the output of the DAC 2002, +1 is output, and when the output is smaller, ⁇ 1 is output.
  • FIG. 22 is a diagram illustrating an example of an operation sequence of average peak value detection.
  • the control circuit 803 sets the filter coefficient adjuster control signal 809 to Low to stop updating the tap coefficient, and then sets the average peak value detection control signal 805 to High, and the average peak value detector 901 starts detecting the average peak value. (S2101, S2102). Thereafter, when the control circuit 803 switches the determination trigger signal 807 from Low to High after a waiting time, the comparator 902 compares the average peak value 904 with the DAC resolution switching threshold signal 806 (S2103, S2104).
  • the DAC resolution switching signal 802 is set to 1 and the gain switching signal 1701 is set to 1 (S2107). . If the average peak value 904 is larger than twice the DAC resolution switching threshold signal 806 and smaller than three times (S2105-No, S2106-Yes), the DAC resolution switching signal 802 is set to 2, and the gain switching signal 1701 is set to 2. (S2108). If the average peak value 904 is larger than three times the DAC resolution switching threshold signal 806 (S2106-No), the DAC resolution switching signal 802 is set to 3 and the gain switching signal 1701 is set to 3 (S2109).
  • control circuit 803 sets the determination trigger signal 807 to Low and the filter coefficient adjuster control signal 809 to High, and starts updating the tap coefficients that have been stopped until then (S2110, S2111).
  • the DFE 313 is added with a gain switching signal 1701 output from the average peak value determiner 801 to the filter coefficient adjuster 700.
  • a gain switching signal 1701 output from the average peak value determiner 801 to the filter coefficient adjuster 700.
  • the filter tap coefficients of the DFE 313 are updated until the average peak value is detected, the resolution of the DACs 706 to 710 is switched, and the gain of the filter coefficient adjuster 700 is switched. Can be stopped. Then, after switching the resolution of the DACs 706 to 710 and switching the gain of the filter coefficient adjuster 700, the update of the tap coefficient of the filter that has stopped updating can be started.
  • the present invention made by the present inventor has been specifically described based on the embodiment.
  • the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
  • the above-described embodiment has been described in detail for easy understanding of the present invention, and is not necessarily limited to one having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. .
  • Signal processing part 306 ... Parallel-serial converter, 307 ... FFE, 309 ... PLL, 310 ... Receiver, 311 ... Signal processing unit, 312 ... CTLE, 313 ... DFE, 314 ... PLL, 315 ... CDR, 316 ... Serial to parallel converter, 318 ... CTLE output, 319 ... DFE clock, 401 ... DFE tap addition output, 402 ... adder, 403 ... sample hold circuit, 404 ... comparator, 405 ... tap 1 variable amplifier, 406 ... tap 2 variable amplifier, 407 ... tap 3 variable amplifier, 408 ... tap 4 variable amplifier 409 ... tap 5 variable amplifier, 410 ... shift register, 411 ... flip-flop, 412 ...
  • DAC 711, reference value generation circuit, 712, reference value, 713, tap 1 coefficient code, 714, tap 2 coefficient code, 715, tap 3 coefficient code, 716, tap 4 coefficient code, 717, tap 5 coefficient code, 718 ... DFE sample and hold output, 719 ... delayed data string, 801 ... Average peak value determination unit, 802 ... DAC resolution switching signal, 803 ... Control circuit, 805 ... Average peak value detection control signal, 806 ... DAC resolution switching threshold signal, 807 ... Determination trigger signal, 808 ... DAC resolution switching signal initial stage Value, 809 ... filter coefficient adjuster control signal, 901 ... Average peak value detector, 902 ... Comparator, 904 ...

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Dc Digital Transmission (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Abstract

　通信経路に対応させてデジタルアナログ変換器の分解能とレンジを最適化する技術である。電気信号伝送装置の判定帰還型等化器は、加算器４０２の出力とプログラムで設定された閾値とが入力され、判定結果を制御信号として基準値生成回路７１１に出力し、加算器４０２の出力の平均波高値を検出し、検出した平均波高値と閾値との大小関係を比較して、平均波高値が閾値より大きい場合は基準値生成回路７１１の出力の基準値をプログラムで設定された初期値から上げて、ＤＡＣ７０６～７１０の分解能を初期値から粗くし、平均波高値が閾値より小さい場合は基準値生成回路７１１の出力の基準値をプログラムで設定された初期値から下げて、ＤＡＣ７０６～７１０の分解能を初期値から細かくする平均波高値判定器８０１を有する。

Description

電気信号伝送装置
　本発明は、電気信号伝送装置に関する。より具体的には、高速有線伝送向け受信機およびそれに使用可能な半導体集積回路装置に関するもので、特にフィルタ係数を与えるデジタルアナログ変換器の分解能およびレンジを装置環境に適応させる判定帰還型等化器の技術に関する。
　近年、ビッグデータと呼称される大規模データから相関データを抽出する技術が注目されており、情報機器のデータ量の増加および処理能力の向上が進展している。その際に、大規模データ処理のボトルネックとなる装置内の通信速度や装置外との通信速度も同様に向上しつつある。例えば、装置外の通信では、１００Ｇ　Ｅｔｈｅｒや３２Ｇ　ＦＣなどの規格への対応が進みつつあり、１レーン当たり２５Ｇｂｐｓ、２８Ｇｂｐｓの通信速度へと高速化が進展している。
　通信の高速化により、近距離での反射の影響が顕在化し、通信路の周波数特性が線形的でなくなり、また、１ＵＩ（Unit Interval）の時間が短くなることでジッタの許容量が小さくなってきている。このため、従来、ＦＦＥ（Feed Forward Equalizer）やＣＴＬＥ（Continuous Time Linear Equalizer）を用いて波形等化を行い、符号間干渉（ＩＳＩ：Inter Symbol Interference）ジッタを改善していたが、補償しきれなくなっている。そこで、ＩＳＩジッタの改善のため、ＤＦＥ（Decision Feedback Equalizer：判定帰還型等化器）が用いられることが多くなっている（非特許文献１参照）。
　ＤＦＥは、デジタルフィルタの構成となっており、フィルタ係数をデータに掛けたタップ（Ｔａｐ）が複数個あり、それらを入力に足し合わせている。ＤＦＥは、タップの数を増やした分だけ前の信号の影響や遠くからの遅れてくる反射の影響を打ち消すことができる。周波数が高くなると波長が短くなるため、近くの反射を打ち消すためにＤＦＥのタップ数を増やす必要がでてくるので、周波数が上がるにつれてＤＦＥのタップ数は増えていく傾向にある。
John F. Bulzacchelli and et. al., "A 28-Gb/s 4-Tap FFE/15-Tap DFE Serial Link Transceiver in 32-nm SOI CMOS Technology", JSSC, Vol.47, No.12, December 2012
　ところで、上述したようなＤＦＥを用いる技術においては、情報機器の高速化が進むと、ＤＦＥの動作速度も上昇し、ＤＦＥが等化可能な物理的な距離が同一タップ数で比較すると短くなる。そのため、同じ距離を補償するために必要なＤＦＥのタップ数は動作速度に従って増えていく傾向にあり、タップを実現するためのデジタルアナログ変換器（ＤＡＣ）の数は増えていく。さらに、機器内の通信経路は長さが様々あり、また機器によっても異なるため、ＤＡＣに要求される分解能とレンジはそれぞれの経路で異なる。そのため、複数の機器および通信経路に対応するには、分解能が細かく、レンジが広いＤＡＣを必要とし、数の多いＤＡＣの一つ一つが大きくなってしまい、面積および消費電力が増加していくという課題が発生する。
　そこで、本発明は、このような課題に鑑みてなされたものであり、その代表的な目的は、通信経路に対応させてデジタルアナログ変換器の分解能とレンジを最適化する技術を提供することである。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　すなわち、代表的な電気信号伝送装置は、判定帰還型等化器を有する電気信号伝送装置である。前記判定帰還型等化器は、受信信号が入力され、前記受信信号にフィルタのタップを加算する加算器と、前記加算器の出力の正負を判定して出力する比較器と、前記比較器の出力を、入力されるクロックの周期の整数倍で遅延させるシフトレジスタと、入力制御信号に応じて出力の基準値を切り替える基準回路と、フィルタのタップ係数をデジタルアナログ変換するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力と前記シフトレジスタの出力とを掛け算した前記フィルタのタップを前記加算器に出力する掛け算器とを有する。さらに、前記判定帰還型等化器は、前記加算器の出力と前記比較器の出力と前記シフトレジスタの出力とが入力され、前記デジタルアナログ変換器に前記フィルタのタップ係数を出力し、前記フィルタのタップ係数をフィードバックループにより調整するフィルタ係数調整器を有する。さらに、前記判定帰還型等化器は、前記加算器の出力とプログラムで設定された閾値とが入力され、判定結果を制御信号として前記基準回路に出力し、前記加算器の出力の平均波高値を検出し、検出した平均波高値と前記閾値との大小関係を比較して、前記平均波高値が前記閾値より大きい場合は前記基準回路の出力の基準値をプログラムで設定された初期値から上げて、前記デジタルアナログ変換器の分解能を初期値から粗くし、前記平均波高値が前記閾値より小さい場合は前記基準回路の出力の基準値を前記プログラムで設定された初期値から下げて、前記デジタルアナログ変換器の分解能を初期値から細かくする平均波高値判定器を有する。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
　すなわち、代表的な効果は、通信経路に対応させてデジタルアナログ変換器の分解能とレンジを最適化することができる。この結果、判定帰還型等化器を含む半導体集積回路装置の面積および消費電力を抑えることができる。
本発明の実施の形態の前提技術における電気信号伝送装置の構成の一例（同一基板上での電気信号伝送装置）を示す図である。 本発明の実施の形態の前提技術における電気信号伝送装置の構成の別の一例（複数基板で中継器を用いたときの電気信号伝送装置）を示す図である。 図１および図２における電気信号伝送装置内の送信機および受信機の構成の一例を示す図である。 図３における電気信号伝送装置内の受信機において、判定帰還型等化器の基本的な構成の一例を示す図である。 本発明の実施の形態の前提技術において、（ａ）（ｂ）は判定帰還型等化器における入力インパルスと出力インパルスとの関係の一例を示す図である。 本発明の実施の形態の前提技術において、異なる伝送路における判定帰還型等化器の入力インパルスの一例を示す図である。 図３における電気信号伝送装置内の受信機において、判定帰還型等化器の構成の一例を示す図である。 本発明の実施の形態１における電気信号伝送装置内の受信機において、判定帰還型等化器の構成の一例を示す図である。 図８における判定帰還型等化器において、平均波高値判定器の構成の一例を示す図である。 図８における判定帰還型等化器において、基準値生成回路の構成の一例を示す図である。 図８における判定帰還型等化器において、平均波高値検出の動作シーケンスの一例を示す図である。 図９における平均波高値判定器において、平均波高値検出器の構成の第１の例を示す図である。 図９における平均波高値判定器において、平均波高値検出器の構成の第２の例を示す図である。 図１３における平均波高値検出器において、比較器の動作の一例を示す図である。 図９における平均波高値判定器において、平均波高値検出器の構成の第３の例を示す図である。 図１５における平均波高値検出器において、平均波高値検出の動作シーケンスの一例を示す図である。 図１６に続く、平均波高値検出の動作シーケンスの一例を示す図である。 本発明の実施の形態２における電気信号伝送装置内の受信機において、判定帰還型等化器の構成の一例を示す図である。 図１８における判定帰還型等化器において、平均波高値判定器の構成の一例を示す図である。 図１８における判定帰還型等化器において、フィルタ係数調整器の構成の一例を示す図である。 図２０におけるフィルタ係数調整器において、判定器の構成の一例を示す図である。 図１８における判定帰還型等化器において、平均波高値検出の動作シーケンスの一例を示す図である。
　以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
　さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
　［実施の形態の概要］
　まず、本発明の実施の形態の概要について説明する。本実施の形態の概要では、一例として、括弧内に各実施の形態の対応する構成要素および符号を付して説明する。
　実施の形態の代表的な電気信号伝送装置は、判定帰還型等化器（ＤＦＥ３１３）を有する電気信号伝送装置である。前記判定帰還型等化器は、受信信号が入力され、前記受信信号にフィルタのタップを加算する加算器（加算器４０２）と、前記加算器の出力の正負を判定して出力する比較器（比較器４０４）と、前記比較器の出力を、入力されるクロックの周期の整数倍で遅延させるシフトレジスタ（シフトレジスタ４１０）と、入力制御信号に応じて出力の基準値を切り替える基準回路（基準値生成回路７１１）と、フィルタのタップ係数をデジタルアナログ変換するデジタルアナログ変換器（ＤＡＣ７０６～７１０）と、前記デジタルアナログ変換器の出力と前記シフトレジスタの出力とを掛け算した前記フィルタのタップを前記加算器に出力する掛け算器（掛け算器７０１～７０５）とを有する。さらに、前記判定帰還型等化器は、前記加算器の出力と前記比較器の出力と前記シフトレジスタの出力とが入力され、前記デジタルアナログ変換器に前記フィルタのタップ係数を出力し、前記フィルタのタップ係数をフィードバックループにより調整するフィルタ係数調整器（フィルタ係数調整器７００）を有する。さらに、前記判定帰還型等化器は、前記加算器の出力とプログラムで設定された閾値とが入力され、判定結果を制御信号として前記基準回路に出力し、前記加算器の出力の平均波高値を検出し、検出した平均波高値と前記閾値との大小関係を比較して、前記平均波高値が前記閾値より大きい場合は前記基準回路の出力の基準値をプログラムで設定された初期値から上げて、前記デジタルアナログ変換器の分解能を初期値から粗くし、前記平均波高値が前記閾値より小さい場合は前記基準回路の出力の基準値を前記プログラムで設定された初期値から下げて、前記デジタルアナログ変換器の分解能を初期値から細かくする平均波高値判定器（平均波高値判定器８０１）を有する。
　すなわち、本発明は、上述した背景技術の課題を解決するための手段として、以下のような特徴を有する。本発明は、通信経路によって異なる判定帰還型等化器（ＤＦＥ）の入力での平均波高値を検出し、この平均波高値を元にタップ係数を加えるデジタルアナログ変換器（ＤＡＣ）のレンジと分解能を調整する機能を持つＤＦＥに関する発明である。
　例えば、入力の信号から１ＵＩを超えて裾野が延びているＩＳＩの部分をＤＦＥで引いた残りをノイズとして、このノイズ以外の信号であるメイン信号とこのノイズとの比でジッタは計算される。平均波高値は、このメイン信号の大きさを表しており、ジッタの考え方から、この信号が大きいほどＤＡＣの量子化雑音の許容値は大きくなりＤＡＣの分解能を上げてもよくなる。逆に、この信号が小さいほどＤＡＣの量子化雑音の許容値は小さくなりＤＡＣの分解能を下げる必要がでてくる。また、ＩＳＩの裾野の高さはメイン信号が大きいほど絶対値としては大きくなる。そのため、ＤＦＥのタップ係数はＤＦＥ入力の平均波高値が大きいほど大きくなってＤＡＣのレンジが広くなり、平均波高値が小さいほど小さくなってＤＡＣのレンジが狭まる。
　上記の検討より、本発明では、ＤＦＥの入力における平均波高値を検出し、その結果を用いることでタップ係数の必要な分解能およびレンジが求められることを利用して、タップ係数を加えるＤＡＣの分解能およびレンジを最適化する。また、ＤＡＣの分解能を変更することで、タップ係数を温度などの環境変化に応じて最適な値に適応させるループのゲインが変わってしまって収束性に影響を与える。このため、本発明では、分解能を上げた場合にループゲインを下げ、分解能を下げた場合にループゲインを上げる機能も有する。
　以下、上述した実施の形態の概要に基づいた各実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
　また、以下においては、本実施の形態の特徴を分かり易くするために、本実施の形態に対する比較例である本実施の形態の前提技術と比較して説明する。まず、本実施の形態の前提技術について説明する。
　［本実施の形態の前提技術］
　本実施の形態の前提技術における電気信号伝送装置について、図１～図７を用いて説明する。
　＜電気信号伝送装置＞
　まず、図１および図２を用いて、本実施の形態の前提技術における電気信号伝送装置について説明する。図１および図２は、電気信号伝送装置の構成の一例を示す図であり、それぞれ、図１は同一基板上での電気信号伝送装置を示し、図２は複数基板で中継器を用いたときの電気信号伝送装置を示す。なお、図１および図２に示す電気信号伝送装置の構成は、後述する本実施の形態においても同様である。
　図１に示す電気信号伝送装置は、同一の装置内基板１０１に搭載された高速有線伝送の装置構成例である。この電気信号伝送装置は、信号処理用半導体集積回路装置（ＡＳＩＣ）１０２と、通信用半導体集積回路装置（ＡＳＩＣ）１０３と、コネクタ１０４とを有する。
　信号処理用半導体集積回路装置１０２は、信号処理を行うための半導体集積回路装置である。通信用半導体集積回路装置１０３は、通信を行うための半導体集積回路装置である。コネクタ１０４は、別の機器との通信を行うための接続装置である。
　この電気信号伝送装置においては、装置内基板１０１に信号処理用半導体集積回路装置１０２と通信用半導体集積回路装置１０３とコネクタ１０４とが搭載されている。そして、信号処理用半導体集積回路装置１０２と通信用半導体集積回路装置１０３とが通信し合い、通信用半導体集積回路装置１０３はコネクタ１０４を通じて別の機器と通信を行う。
　例えば、信号処理用半導体集積回路装置１０２から出力された信号は、通信用半導体集積回路装置１０３に送られ、コネクタ１０４を通じて外部の機器へと伝達される。逆に、外部の機器からコネクタ１０４を通じて通信用半導体集積回路装置１０３が受信した信号は、信号処理用半導体集積回路装置１０２に送られる。
　図２に示す電気信号伝送装置は、複数（図２では２枚の例）の装置内基板２０１，２０３に搭載され、装置内伝送路基板２０２を介在した高速有線伝送の装置構成例である。この図２は、図１での通信を同一の装置内基板１０１だけではなく別々の装置内基板２０１，２０３で行い、かつ、中継器が搭載されている例を示す。
　この電気信号伝送装置は、信号処理用半導体集積回路装置（ＡＳＩＣ）２０４と、中継器（ＬＳＩ）２０５と、中継器（ＬＳＩ）２０６と、通信用半導体集積回路装置（ＡＳＩＣ）２０７と、コネクタ２０８，２０９，２１０とを有する。中継器２０５，２０６は、信号の中継を行うための半導体集積回路装置である。
　この電気信号伝送装置においては、信号処理用半導体集積回路装置２０４と中継器２０５とを搭載した装置内基板２０１と、装置内伝送路基板２０２とが、コネクタ２０８を介して接続されている。さらに、装置内伝送路基板２０２と、中継器２０６と通信用半導体集積回路装置２０７とコネクタ２１０とを搭載した装置内基板２０３とが、コネクタ２０９を介して接続されている。そして、図１での信号の流れと同様に、信号処理用半導体集積回路装置２０４は通信用半導体集積回路装置２０７を通じてコネクタ２１０の先に接続されている別の機器と通信を行う。
　例えば、信号処理用半導体集積回路装置２０４から出力された信号は、中継器２０５によって中継され、コネクタ２０８と装置内伝送路基板２０２とコネクタ２０９とを通り、さらに中継器２０６によって中継されて通信用半導体集積回路装置２０７に送られる。そして、通信用半導体集積回路装置２０７からコネクタ２１０を通じて外部の機器へと伝達される。逆に、外部の機器からコネクタ２１０を通じて通信用半導体集積回路装置２０７が受信した信号は、中継器２０６に送られて中継され、コネクタ２０９と装置内伝送路基板２０２とコネクタ２０８とを通り、中継器２０５で中継されて信号処理用半導体集積回路装置２０４に送られる。
　＜電気信号伝送装置内の送信機および受信機＞
　続いて、図３を用いて、上述した電気信号伝送装置内の送信機および受信機について説明する。図３は、送信機および受信機の構成の一例を示す図である。この図３は、図１で説明した信号処理用半導体集積回路装置１０２と通信用半導体集積回路装置１０３との送信機および受信機のみを抜粋した図である。同様に、図２で説明した信号処理用半導体集積回路装置２０４と中継器２０５と中継器２０６と通信用半導体集積回路装置２０７との送信機および受信機のみを抜粋した図である。なお、図３に示す送信機および受信機の構成は、後述する本実施の形態においても同様である。
　この送信機および受信機においては、送信側の半導体集積回路装置３０１から信号が送信され、伝送路３０２を通じて、受信側の半導体集積回路装置３０３で信号を受信する例を示している。送信側の半導体集積回路装置３０１は、送信機（ＴＸ）３０４と、信号処理部３０５とを有する。受信側の半導体集積回路装置３０３は、受信機（ＲＸ）３１０と、信号処理部３１１とを有する。
　半導体集積回路装置３０１内の送信機３０４は、パラレルシリアル変換器（Ｐ／Ｓ）３０６、ＦＦＥ（Feed Forward Equalizer）３０７、ＰＬＬ（Phase Locked Loop）３０９から構成される。半導体集積回路装置３０３内の受信機３１０は、ＣＴＬＥ（Continuous Time Linear Equalizer）３１２、ＤＦＥ（Decision Feedback Equalizer）３１３、ＰＬＬ３１４、ＣＤＲ（Clock and Data Recovery）３１５、シリアルパラレル変換器（Ｓ／Ｐ）３１６から構成される。
　送信機３０４において、パラレルシリアル変換器３０６は、信号処理部３０５から入力されたデータ信号をパラレル伝送からシリアル伝送に変換してＦＦＥ３０７へ出力する変換器である。ＦＦＥ３０７は、パラレルシリアル変換器３０６から入力されたデータ信号に対して低周波側のゲインを下げるように波形等化して伝送路３０２へ出力するフィードフォワード型等化器である。ＰＬＬ３０９は、位相を同期させるためのクロックをパラレルシリアル変換器３０６へ出力する回路である。
　受信機３１０において、ＣＴＬＥ３１２は、伝送路３０２から伝達されたデータ信号を高周波側の利得が高くなるように増幅してＤＦＥ３１３へ出力する連続時間線形型等化器である。ＤＦＥ３１３は、ＣＴＬＥ３１２から入力されたデータ信号に対して符号間干渉成分と反射成分とをフィルタ処理し、ＣＤＲ３１５から入力されたクロックでサンプルホールドしてシリアルパラレル変換器３１６へ出力する判定帰還型等化器である。ＰＬＬ３１４は、位相を同期させるためのクロックをＣＤＲ３１５へ出力する回路である。ＣＤＲ３１５は、ＤＦＥ３１３から入力されたデータ信号からエッジを検出し、ＰＬＬ３１４から入力されたクロックの位相を調整して、ＤＦＥ３１３およびシリアルパラレル変換器３１６へ出力するクロック・データ再生回路である。シリアルパラレル変換器３１６は、ＤＦＥ３１３から入力されたデータ信号を複数の遅いデータ信号に変換して信号処理部３１１へ出力する変換器である。
　半導体集積回路装置３０３内において、３１８はＣＴＬＥ３１２からＤＦＥ３１３へのＣＴＬＥ出力（データ信号）、３１９はＣＤＲ３１５からＤＦＥ３１３へのＤＦＥクロックである。
　次に、送信機３０４での信号の流れを説明する。送信機３０４は、信号処理部３０５からデータ信号を受け取る。このデータ信号はパラレル伝送されていたものがパラレルシリアル変換器３０６において、ＰＬＬ３０９からのクロックで同期を取ってシリアル伝送に変換されて送信される。パラレルシリアル変換器３０６から出力されたデータ信号はＦＦＥ３０７において、低周波側のゲインを落とすように波形等化され、伝送路３０２へ出力される。この伝送路３０２を通ったデータ信号は、半導体集積回路装置３０３内の受信機３１０に伝達される。
　次に、受信機３１０での信号の流れを説明する。伝送路３０２から伝達されたデータ信号はＣＴＬＥ３１２において、高周波側の利得が高くなるように増幅される。この増幅されたＣＴＬＥ出力３１８のデータ信号はＤＦＥ３１３において、符号間干渉成分と反射成分とをフィルタ処理され、ＣＤＲ３１５で位相を合わせたＤＦＥクロック３１９でサンプルホールドされる。ＣＤＲ３１５は、ＤＦＥ３１３でフィルタ処理されたデータ信号からエッジを検出し、ＰＬＬ３１４から受け取ったクロックの位相を調整する。ＤＦＥ３１３でサンプルホールドされたデータ信号は、シリアルパラレル変換器３１６に伝達されて複数の遅いデータ信号に変換され、信号処理部３１１に伝達される。信号処理部３１１は受け取ったデータ信号を送信機に送り、送信機から伝送路へ伝達され、データ信号が中継される。
　＜判定帰還型等化器（ＤＦＥ）＞
　続いて、図４～図７を用いて、上述した電気信号伝送装置内の受信機３１０において、ＤＦＥ３１３について説明する。図４は、ＤＦＥ３１３の基本的な構成の一例を示す図である。この図４は、図３内のＤＦＥ３１３の基本的な構成として、５タップ（Ｔａｐ）のＤＦＥの例を示している。なお、ＤＦＥのタップ数は、５タップに限らず、増減が可能であり、タップ数が増減しても加算器に加えられるタップとシフトレジスタ内のフリップフロップの数が増減するだけで、構成は同様である。
　この５タップのＤＦＥ３１３は、加算器４０２、サンプルホールド回路４０３、比較器４０４、タップ１～５可変アンプ４０５，４０６，４０７，４０８，４０９、シフトレジスタ４１０から構成される。シフトレジスタ４１０は、フリップフロップ４１１，４１２，４１３，４１４，４１５から構成される。このＤＦＥ３１３は、ＣＴＬＥ３１２からのＣＴＬＥ出力（データ信号）３１８、ＣＤＲ３１５からのＤＦＥクロック３１９をそれぞれ入力として、シリアルパラレル変換器３１６へＤＦＥ出力データ（データ信号）４１６を出力する。
　ＣＴＬＥ３１２で増幅されたデータ信号３１８は、加算器４０２においてタップが加算される。タップとは、１クロック前から５クロック前までのＤＦＥ出力データをそれぞれ、タップ１～５可変アンプ４０５～４０９によりタップ係数倍した値である。加算器４０２でタップが加算されたＤＦＥタップ加算出力（データ信号）４０１はサンプルホールド回路４０３において、ＣＤＲ３１５からのＤＦＥクロック３１９のエッジでサンプルホールドされる。さらに、サンプルホールドされたデータ信号は比較器４０４において、０以上だと＋１と判定され、０未満だと－１と判定される。
　比較器４０４で判定されたデータ信号４１６はシフトレジスタ４１０に入力され、それぞれのフリップフロップ４１１～４１５でＤＦＥクロック３１９に同期して遅延される。フリップフロップ４１１は１クロック分前のデータ信号をタップ係数倍するタップ１可変アンプ４０５に伝達して、１クロック分前のデータにタップ係数を掛け算する。同様に、タップ２可変アンプ４０６には２クロック分前のデータ、タップ３可変アンプ４０７には３クロック分前のデータ、タップ４可変アンプ４０８には４クロック分前のデータ、タップ５可変アンプ４０９には５クロック分前のデータがそれぞれ入力される。そして、それぞれのタップ１～５可変アンプ４０５～４０９は、それぞれの可変アンプのタップ係数倍して出力する。タップ１～５可変アンプ４０５～４０９の利得はタップ係数に相当し、それぞれがフィルタ係数調整器からの制御信号により制御されている。以上より、ＤＦＥ３１３の入力のデータ信号３１８に対する出力のデータ信号４０１は下記の式（ｏｕｔｐｕｔ／ｉｎｐｕｔ）で表され、ＤＦＥ３１３はフィルタとして機能する。
　ｏｕｔｐｕｔ／ｉｎｐｕｔ＝
　　　　１／（１－Ｔａｐ１・Ｚ－１－Ｔａｐ２・Ｚ－２
　　　　　　　　　　　　－Ｔａｐ３・Ｚ－３－Ｔａｐ４・Ｚ－４－Ｔａｐ５・Ｚ－５）
　このＤＦＥ３１３の入出力特性を理解しやすくするため、ＤＦＥ３１３のインパルス応答について、図５を用いて説明する。図５は、ＤＦＥ３１３における入力インパルスと出力インパルスとの関係の一例を示す図である。図５において、（ａ）は入力インパルス、（ｂ）は出力インパルスをそれぞれ示し、また、横軸は時間（ｔ）、縦軸は電圧（Ｖ）をそれぞれ示している。
　図５（ａ）のＤＦＥの入力（データ信号３１８）に対して、ＤＦＥ入力のクロック幅を持つタップ１（５０１）、タップ２（５０２）、タップ３（５０３）、タップ４（５０４）、タップ５（５０５）が足し合わされる。その結果、図５（ｂ）のＤＦＥの出力（データ信号４０１）のように、差分が残った符号間干渉の抑えられた波形が生成される。
　図５で示したタップはＤＦＥの入力特性で異なり、異なる伝送路における傾向について、図６を用いて説明する。図６は、異なる伝送路におけるＤＦＥの入力インパルスの一例を示す図である。図６において、横軸は時間（ｔ）、縦軸は電圧（Ｖ）をそれぞれ示しており、また、破線は長い伝送路、実線は短い伝送路をそれぞれ示している。
　図６に示すように、入力波高値が大きいとタップは大きくなる傾向にある。図６は横軸の一目盛りがＤＦＥの１クロック分の幅となっており、頂点から１クロックずつずれた時の高さがそれぞれタップ１、タップ２、・・・に相当する。例えば、タップ１は、ＤＦＥの入力が大きい実線（短い伝送路）と比較してＤＦＥの入力の小さい破線（長い伝送路）は小さくなっている。短い伝送路において、頂点（０．１５Ｖ程度）から１クロックずれたタップ１の高さは０．１Ｖ程度である。これに対して、長い伝送路において、頂点（０．１Ｖ程度）から１クロックずれたタップ１の高さは０．０６Ｖ程度である。
　また、ＤＦＥの入力は図６のようなインパルスの重ね合わせであるため、ＤＦＥの入力波高値が大きければ、前の信号から符号間干渉される大きさが同じであれば、ＤＦＥの入力波高値が小さいものに対してジッタの劣化量が減少する。これは、ＤＦＥの入力波高値が大きければ、ＤＦＥでタップを加えたときに残るノイズ成分によるジッタへの影響が小さくなることを言っており、ＤＦＥの入力波高値によってノイズの許容量が決まる。
　ここで、実際のＤＦＥ３１３について、図７を用いて説明する。図７は、ＤＦＥ３１３の構成の一例を示す図である。
　このＤＦＥ３１３は、加算器４０２、サンプルホールド回路４０３、比較器４０４、シフトレジスタ４１０、フィルタ係数調整器７００、掛け算器７０１，７０２，７０３，７０４，７０５、ＤＡＣ（Digital Analog Converter）７０６，７０７，７０８，７０９，７１０、基準値生成回路７１１から構成される。図７のように、図４に示したタップ１～５可変アンプ４０５～４０９は、掛け算器７０１～７０５とＤＡＣ７０６～７１０とで代替される。
　このＤＦＥ３１３において、７１２は基準値生成回路７１１から各ＤＡＣ７０６～７１０へ出力される基準値、７１３～７１７はフィルタ係数調整器７００から各ＤＡＣ７０６～７１０へ出力されるタップ１～５係数コードである。また、７１８はサンプルホールド回路４０３からフィルタ係数調整器７００および比較器４０４へ出力されるＤＦＥサンプルホールド出力、７１９はシフトレジスタ４１０からフィルタ係数調整器７００および各掛け算器７０１～７０５へ出力される遅延データ列である。
　ＤＡＣ７０６～７１０は、基準値生成回路７１１から基準電流または基準電圧の基準値７１２を受け取り、この基準値７１２に比例した分解能で入力データをアナログの電圧または電流に変換する。また、ＤＦＥのフィルタ係数（タップ係数）は温度や電源電圧などの環境変動で適正値が変化するため、タップ係数を適正に保つフィルタ係数調整器７００が加えられている。ＤＡＣ７０６～７１０は、フィルタ係数調整器７００からタップ係数データであるタップ１～５係数コード７１３～７１７を受け取り、それぞれのデータに従った電圧または電流を出力する。ＤＡＣ７０６～７１０の出力はそれぞれ掛け算器７０１～７０５に入力され、それぞれ１クロック前のデータ、２クロック前のデータ、３クロック前のデータ、４クロック前のデータ、５クロック前のデータと掛け算される。そして、それぞれの掛け算されたデータは加算器４０２において、ＣＴＬＥ出力３１８の入力データと加算される。なお、シフトレジスタ４１０から掛け算器７０１～７０５に入力されるデータが１ビットの場合、掛け算器はマルチプレクサでも実現可能である。
　フィルタ係数調整器７００は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６と遅延データ列７１９とが入力され、ＤＡＣ７０６～７１０にタップ１～５係数コード７１３～７１７をそれぞれ出力する。このフィルタ係数調整器７００は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６から求めた波高値と遅延データ列７１９との相関を取って平均化して各タップのタップ係数を出力する。そして、タップがかかった結果であるＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６と遅延データ列７１９とを受け取るというフィードバックループの一部となっている。そのため、タップ係数がフィルタ係数調整器７００を含んだフィードバックループにより適正値に収束する。
　図６に示すように伝送路によってＤＦＥ３１３の入力が様々存在し、タップの大きさや許容ノイズ量が様々存在する。これは、図７でのＤＡＣ７０６～７１０の出力範囲と分解能に影響する。例えば、ＤＦＥ３１３の入力波高値が大きい時はタップ係数が大きくなってＤＡＣ７０６～７１０の出力範囲が大きくなり、逆に、ＤＦＥ３１３の入力波高値が小さい時は量子化雑音を抑えなくてはならないために分解能を小さくする必要がある。そのため、これらを両立すると分解能が小さく、出力範囲の大きいビット数の大きなＤＡＣ７０６～７１０が必要となる。これは、ＤＡＣ７０６～７１０の面積と消費電力とが増大することを言っており、伝送速度の高速化が進むにつれてタップ数が増えてくると、この影響はさらに深刻になる。
　ここで、本発明者は、以下の点に着目する。ＤＦＥ３１３の入力波高値が大きい時は、タップ係数が大きくなるが雑音許容値も上がるため、量子化雑音が増えてもよくてＤＡＣ７０６～７１０の分解能は粗くしてもよい。逆に、ＤＦＥ３１３の入力波高値が小さい時は、タップ係数が小さくなると同時に雑音の許容値が下がるため、量子化雑音を抑えるようにＤＡＣ７０６～７１０の分解能を細かくする必要がある。このＤＦＥ３１３の入力波高値とＤＡＣ７０６～７１０の分解能との関係と、有線伝送では伝送路は一度決まると固定される点とに着目する。
　ＤＦＥ３１３の入力波高値は、伝送路によってＦＦＥ３０７やＣＴＬＥ３１２の設定を変更して波形等化することで、伝送路単体で生じる波高値の変動に比べると小さく抑えられるが、以下の課題がある。ＦＦＥ３０７やＣＴＬＥ３１２の設定は柔軟度が低いために、どうしてもＤＦＥ３１３の入力波高値は伝送路により変動してしまう。しかしながら、有線伝送では伝送路が固定であるため、時間ごとにＤＦＥ３１３の入力波高値が変動することはないので、ＤＦＥ３１３の入力波高値を検出し、その入力波高値にしたがってＤＡＣ７０６～７１０の分解能を切り替えることが可能である。
　そこで、検出したＤＦＥ３１３の入力波高値が大きければ、ＤＡＣ７０６～７１０の分解能を粗くしてＤＡＣ７０６～７１０の出力範囲を増やすように制御する。逆に、検出したＤＦＥ３１３の入力波高値が小さければ、ＤＡＣ７０６～７１０の分解能を細かくしてＤＡＣ７０６～７１０の出力範囲を減らすように制御する。これにより、ＤＡＣ７０６～７１０のビット数を増やすことなく柔軟に伝送路の違いに対応可能となる。すなわち、ＤＦＥ３１３の入力波高値が大きい伝送路では、ＤＡＣ７０６～７１０の出力範囲を広くして大きなタップ係数に対応可能とする。逆に、ＤＦＥ３１３の入力波高値が小さい伝送路では、ＤＡＣ７０６～７１０の分解能を小さくして低い量子化雑音への要求に対応可能とする。この結果、柔軟に伝送路に対応しつつ面積や消費電力の増加を抑えることが可能となる。
　この本発明者が着目した考え方を実現するための本実施の形態のＤＦＥ３１３について、以下において説明する。
　［実施の形態１］
　実施の形態１における電気信号伝送装置について、図８～図１７を用いて説明する。本実施の形態１における電気信号伝送装置は、上述した本実施の形態の前提技術における電気信号伝送装置と比較して、判定帰還型等化器（ＤＦＥ）の構成および動作が異なっている。本実施の形態１では、電気信号伝送装置は上述した図１および図２に示した電気信号伝送装置、送信機および受信機は上述した図３に示した送信機および受信機と同様であるので、ここでの説明は省略する。以下においては、図７に示した前提技術のＤＦＥと異なる点を主に説明する。
　＜実施の形態１の判定帰還型等化器（ＤＦＥ）＞
　まず、図８を用いて、上述した前提技術のＤＦＥに対して、本実施の形態１のＤＦＥ３１３について説明する。図８は、本実施の形態１のＤＦＥ３１３の構成の一例を示す図である。
　本実施の形態１のＤＦＥ３１３は、上述した前提技術の図７の構成に対して、ＤＦＥタップ加算出力４０１をサンプルホールドした結果のＤＦＥサンプルホールド出力７１８の平均波高値を検出する平均波高値判定器８０１と、その制御回路８０３とが追加されている。平均波高値判定器８０１は、検出した平均波高値に基づいて、ＤＡＣ７０６～７１０の分解能を決める基準値７１２を生成する基準値生成回路７１１を制御して、ＤＡＣ７０６～７１０の分解能を切り替える機能を持つ。すなわち、本実施の形態１のＤＦＥ３１３は、加算器４０２、サンプルホールド回路４０３、比較器４０４、シフトレジスタ４１０、フィルタ係数調整器７００、掛け算器７０１～７０５、ＤＡＣ７０６～７１０、基準値生成回路７１１、平均波高値判定器８０１、制御回路８０３から構成される。
　加算器４０２は、ＣＴＬＥ出力３１８にフィルタのタップを加算する加算器である。サンプルホールド回路４０３は、加算器４０２からのＤＦＥタップ加算出力４０１をサンプルホールドする回路である。比較器４０４は、サンプルホールド回路４０３からのＤＦＥサンプルホールド出力７１８の正負を判定して出力する比較器である。シフトレジスタ４１０は、比較器４０４からのＤＦＥ出力データ４１６をＤＦＥクロック３１９の周期の整数倍で遅延させるシフトレジスタである。フィルタ係数調整器７００は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６とシフトレジスタ４１０からの遅延データ列７１９とが入力され、ＤＡＣ７０６～７１０にフィルタのタップ係数を出力し、このフィルタのタップ係数をフィードバックループにより調整する調整器である。掛け算器７０１～７０５は、ＤＡＣ７０６～７１０の出力とシフトレジスタ４１０からの遅延データ列７１９とを掛け算したフィルタのタップを加算器４０２に出力する掛け算器である。ＤＡＣ７０６～７１０は、フィルタのタップ係数をデジタルアナログ変換する変換器である。基準値生成回路７１１は、入力制御信号であるＤＡＣ分解能切替信号８０２に応じて出力の基準値７１２を切り替える基準回路である。
　平均波高値判定器８０１は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６とが入力され、ＤＦＥタップ加算出力４０１の平均波高値を検出し、検出した平均波高値をプログラムで設定した閾値と比較する。平均波高値が閾値より大きければ、平均波高値判定器８０１はＤＡＣ分解能切替信号８０２のコードを上げて基準値生成回路７１１から出力される基準値７１２をプログラムで設定した初期値から上げ、ＤＡＣ７０６～７１０の分解能を初期値から粗くする。逆に、平均波高値が閾値より小さければ、平均波高値判定器８０１はＤＡＣ分解能切替信号８０２のコードを下げて基準値生成回路７１１から出力される基準値７１２をプログラムで設定した初期値から下げ、ＤＡＣ７０６～７１０の分解能を初期値から細かくする。
　制御回路８０３は、平均波高値判定器８０１、フィルタ係数調整器７００を制御する制御器である。この制御のために、制御回路８０３から平均波高値判定器８０１に、平均波高値検出制御信号８０５、ＤＡＣ分解能切替閾値信号８０６、判定トリガ信号８０７、ＤＡＣ分解能切替信号初期値８０８がそれぞれ入力される。また、制御回路８０３からフィルタ係数調整器７００に、フィルタ係数調整器制御信号８０９が入力される。
　平均波高値検出制御信号８０５は、平均波高値の検出の開始および終了を制御するための信号である。ＤＡＣ分解能切替閾値信号８０６は、ＤＡＣ７０６～７１０の分解能を切り替える時の閾値となる信号である。判定トリガ信号８０７は、平均波高値とＤＡＣ分解能切替閾値信号８０６とを比較する時のトリガとなる信号である。ＤＡＣ分解能切替信号初期値８０８は、ＤＡＣ７０６～７１０の分解能を切り替える時の初期値となる信号である。フィルタ係数調整器制御信号８０９は、タップ係数の更新の停止および開始を制御するための信号である。例えば、制御回路８０３は、フィルタ係数調整器制御信号８０９により、平均波高値を検出してＤＡＣ７０６～７１０の分解能を切り替えるまではタップ係数の更新を停止する。
　＜平均波高値判定器＞
　続いて、上述したＤＦＥ３１３内の平均波高値判定器８０１について、図９を用いて説明する。図９は、平均波高値判定器８０１の構成の一例を示す図である。
　平均波高値判定器８０１は、平均波高値検出器９０１、比較器９０２から構成される。平均波高値検出器９０１は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６とが入力され、制御回路８０３からの平均波高値検出制御信号８０５で動作を制御されて、平均波高値９０４を出力する。比較器９０２は、制御回路８０３からの判定トリガ信号８０７で動作を制御され、平均波高値９０４と制御回路８０３からのＤＡＣ分解能切替閾値信号８０６とを比較し、判定結果であるＤＡＣ分解能切替信号８０２を基準値生成回路７１１に出力する。ＤＡＣ分解能切替信号８０２は、比較後、ＤＡＣ分解能切替信号初期値８０８から値を粗くする、または細かくするように切り替える。
　＜基準値生成回路＞
　続いて、上述したＤＦＥ３１３内の基準値生成回路７１１について、図１０を用いて説明する。図１０は、基準値生成回路７１１の構成の一例を示す図である。この図１０は、基準値生成回路７１１の例として、ＤＡＣ分解能切替用基準電圧切替回路を示し、３ビットの例を示している。
　基準値生成回路７１１は、基準電流源１００１、電流源回路１００２、電流ミラー回路１００３，１００４，１００５、スイッチ１００６，１００７，１００８、電流源回路１００９から構成される。基準電流源１００１は、バンドギャップ回路などからなる。この基準値生成回路７１１は、基準電流源１００１で生成できる基準電流（Ｉｒｅｆ）を、ダイオード接続した電流源回路１００２に流し、電流源回路１００２のゲートと各電流ミラー回路１００３～１００５のゲートとが接続されるカレントミラーの構成となっている。
　電流ミラー回路１００３と１００４と１００５のミラー比は１：２：４となっており、各電流ミラー回路はそれぞれスイッチ１００６～１００８により電流源回路１００９に電流を流すか、流さないかを制御される。各スイッチ１００６～１００８の制御信号（ＤＡＣ＿ＳＷ＜２：０＞）はＤＡＣ分解能切替信号８０２であり、この一番下のビット＜０＞がスイッチ１００６、２番目のビット＜１＞がスイッチ１００７、３番目のビット＜２＞がスイッチ１００８に接続している。そして、接続しているビットがＨｉｇｈの時は各電流ミラー回路から電流源回路１００９に電流を流し、接続しているビットがＬｏｗの時は各電流ミラー回路から電流源回路１００９に電流が流れなくなっている。そのため、ＤＡＣ分解能切替信号８０２の値により電流源回路１００９に流れる電流が変わり、各ＤＡＣ７０６～７１０へと配る基準値７１２（電圧：ＴＡＰ＿ＢＩＡＳ）が変化して各ＤＡＣの分解能が切り替わる。
　＜平均波高値検出の動作＞
　続いて、上述したＤＦＥ３１３における平均波高値検出の動作を、図１１を用いて説明する。図１１は、平均波高値検出の動作シーケンスの一例を示す図である。
　まず、制御回路８０３は、フィルタ係数調整器制御信号８０９をＬｏｗとしてタップ係数の更新を止め、その後、平均波高値検出制御信号８０５をＨｉｇｈとし、平均波高値検出器９０１において平均波高値検出を開始する（Ｓ１３０１，Ｓ１３０２）。その後、待ち時間を経て、制御回路８０３が判定トリガ信号８０７をＬｏｗからＨｉｇｈに切り替えると、比較器９０２は平均波高値９０４とＤＡＣ分解能切替閾値信号８０６とを比較する（Ｓ１３０３，Ｓ１３０４）。
　比較の結果、平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より小さければ（Ｓ１３０５－Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を１に設定する（Ｓ１３０７）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より大きく３倍より小さければ（Ｓ１３０５－Ｎｏ、Ｓ１３０６－Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を２に設定する（Ｓ１３０８）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の３倍より大きければ（Ｓ１３０６－Ｎｏ）、ＤＡＣ分解能切替信号８０２を３に設定する（Ｓ１３０９）。
　その後、制御回路８０３は、判定トリガ信号をＬｏｗとし、フィルタ係数調整器制御信号８０９をＨｉｇｈにして、それまで更新を止めていたタップ係数の更新を開始する（Ｓ１３１０，Ｓ１３１１）。
　なお、ここでは、ＤＡＣ分解能切替信号８０２を、１、２または３に設定する場合を説明したが、１または２に設定する場合や、４以上に設定する場合などにも、判定条件による分岐数を変更することで同様に適用することができる。
　＜平均波高値検出器の第１の例＞
　続いて、上述した平均波高値判定器８０１内の平均波高値検出器９０１について、図１２を用いて説明する。図１２は、平均波高値検出器９０１の構成の第１の例を示す図である。
　図１２に示す平均波高値検出器９０１は、ＡＤＣ（Analog Digital Converter）１１０１、掛け算器１１０２、引き算器１１０３、積分器１１０４から構成される。ＡＤＣ１１０１は、加算器４０２の出力をサンプルホールドした結果のＤＦＥサンプルホールド出力７１８をアナログデジタル変換する変換器である。掛け算器１１０２は、ＡＤＣ１１０１の出力と比較器４０４の出力であるＤＦＥ出力データ４１６とを掛け算する掛け算器である。引き算器１１０３は、掛け算器１１０２の出力であるＤＦＥ波高値１１０５から積分器１１０４の出力を引き算する引き算器である。積分器１１０４は、ゲインの可変機能を持ち、引き算器１１０３の出力を積分する積分器である。この積分器１１０４の出力を引き算器１１０３に入力して掛け算器１１０２の出力から引き算することで、平均波高値９０４を検出する。
　この平均波高値検出器９０１において、ＤＦＥサンプルホールド出力７１８はＡＤＣ１１０１でデジタル信号に変換され、掛け算器１１０２においてＤＦＥ出力データ４１６と掛け算されて絶対値に変換され、ＤＦＥ波高値１１０５となる。掛け算器１１０２の出力側に接続された引き算器１１０３と積分器１１０４とはフィードバックループを形成している。このフィードバックループにおいて、引き算器１１０３への入力であるＤＦＥ波高値１１０５と、積分器１１０４からの出力である平均波高値９０４とが一致するように動作し、積分器１１０４は入力の平均化を行うため、ＤＦＥの平均波高値を検出することができる。このフィードバックループは、積分器１１０４のイネーブル端子（ＥＮ）に入力される平均波高値検出制御信号８０５がＨｉｇｈの間動作する。
　＜平均波高値検出器の第２の例＞
　続いて、上述した平均波高値検出器９０１の構成を変更した例として、平均波高値検出器９０１の第２の例について、図１３を用いて説明する。図１３は、平均波高値検出器９０１の構成の第２の例を示す図である。この図１３の例では、高速なＡＤＣが使えない場合の構成となっている。
　図１３に示す平均波高値検出器９０１は、掛け算器１２０１、ＤＡＣ１２０２、比較器１２０３、掛け算器１２０４、積分器１２０５から構成される。掛け算器１２０１は、積分器１２０５の出力と比較器４０４の出力であるＤＦＥ出力データ４１６とを掛け算する掛け算器である。ＤＡＣ１２０２は、掛け算器１２０１の出力をデジタルアナログ変換する変換器である。比較器１２０３は、ＤＡＣ１２０２の出力である平均出力電圧１２０８と加算器４０２の出力をサンプルホールドした結果のＤＦＥサンプルホールド出力７１８との大小を比較する比較器である。掛け算器１２０４は、比較器１２０３の出力とＤＦＥ出力データ４１６とを掛け算する掛け算器である。積分器１２０５は、ゲインの可変機能を持ち、掛け算器１２０４の出力である波高値比較結果１２１０を積分する積分器である。この積分器１２０５の出力を掛け算器１２０１に入力することで、平均波高値９０４を検出する。
　この平均波高値検出器９０１において、積分器１２０５の出力を掛け算器１２０１に入力し、掛け算器１２０１とＤＡＣ１２０２と比較器１２０３と掛け算器１２０４と積分器１２０５とはフィードバックループを形成している。このフィードバックループにおいて、上述した図１２と同様に、平均波高値９０４をＤＡＣ１２０２でアナログ値に変換した値と、ＤＦＥサンプルホールド出力７１８の平均値とを一致させるように動作し、ＤＦＥ３１３の平均波高値を検出することができる。
　次に、平均波高値検出器９０１内の比較器１２０３の動作について、図１４を用いて説明する。図１４は、比較器１２０３の動作の一例を示す図である。この図１４では、ＤＦＥタップ加算出力４０１、ＤＦＥクロック３１９、ＤＦＥサンプルホールド出力７１８、ＤＦＥ出力データ４１６、掛け算器１２０４の波高値比較結果１２１０の各波形を示している。
　図１４のように、平均波高値９０４は掛け算器１２０１によりＤＦＥ出力データ４１６に従った極性を加えられ、ＤＦＥ出力データ４１６がＨｉｇｈの時は、ＤＡＣ１２０２から平均出力電圧１２０８として中心電圧に対して正側の電圧が出力される。逆に、ＤＦＥ出力データ４１６がＬｏｗの時は、ＤＡＣ１２０２から平均出力電圧１２０８として中心電圧に対して負側の電圧が出力される。比較器１２０３は、ＤＦＥサンプルホールド出力７１８とＤＡＣ１２０２からの平均出力電圧１２０８とを比較し、ＤＦＥサンプルホールド出力７１８が大きければ－１を出力し、小さければ＋１を出力する。
　比較器１２０３の出力とＤＦＥ出力データ４１６とを掛け算器１２０４で掛けることで、ＤＦＥサンプルホールド出力７１８が平均出力電圧１２０８の最大値と最小値との間にあれば、波高値比較結果１２１０は＋１となる。ＤＦＥサンプルホールド出力７１８が平均出力電圧１２０８の最大値と最小値との間になければ、波高値比較結果１２１０は－１となる。
　波高値比較結果１２１０が積分器１２０５において、平均波高値検出制御信号８０５がＨｉｇｈの間積分され、その出力が掛け算器１２０１へフィードバックする。積分器１２０５は平均化を行うため、ＤＦＥサンプルホールド出力７１８の絶対値の平均が平均波高値９０４をアナログ値に変換した平均出力電圧１２０８の絶対値に一致するように動作する。
　＜平均波高値検出器の第３の例＞
　続いて、上述した平均波高値検出器９０１の構成を変更した例として、平均波高値検出器９０１の第３の例について、図１５を用いて説明する。図１５は、平均波高値検出器９０１の構成の第３の例を示す図である。この図１５の例では、二分探査を用いて平均波高値を検出する構成となっている。
　図１５に示す平均波高値検出器９０１は、掛け算器１５０１、ＤＡＣ１５０２、比較器１５０３、掛け算器１５０４、リセット付き積分器１５０５、制御回路１５０６から構成される。掛け算器１５０１は、制御回路１５０６の出力と比較器４０４の出力であるＤＦＥ出力データ４１６とを掛け算する掛け算器である。ＤＡＣ１５０２は、掛け算器１５０１の出力をデジタルアナログ変換する変換器である。比較器１５０３は、ＤＡＣ１５０２からのＤＡＣ出力１５０８と加算器４０２の出力をサンプルホールドした結果のＤＦＥサンプルホールド出力７１８との大小を比較する比較器である。掛け算器１５０４は、比較器１５０３からの比較器出力１５０９とＤＦＥ出力データ４１６とを掛け算する掛け算器である。リセット付き積分器１５０５は、ゲインの可変機能を持ち、掛け算器１５０４からの掛け算器出力１５１０を積分する積分器である。制御回路１５０６は、積分器１５０５の出力に基づいて制御する制御器である。この制御回路１５０６の出力を掛け算器１５０１に入力してフィードバックループを形成し、二分探査を行うことで平均波高値９０４を検出する。
　制御回路１５０６は、平均波高値検出制御信号８０５がＨｉｇｈになると動作を開始し、平均波高値９０４を最上位ビットから１ビットずつ順にＨｉｇｈにして、ＤＦＥサンプルホールド出力７１８の平均値との大小を比較（正負判定）する。この比較により、最上位ビットから１ビットずつ順に値を確定し、平均波高値９０４を検出する。平均波高値９０４は、ＤＦＥ出力データ４１６と掛け算器１５０１において掛け合わされ、ＤＡＣ１５０２においてアナログ電圧に変換される。
　ＤＡＣ１５０２からのＤＡＣ出力１５０８は、比較器１５０３においてＤＦＥサンプルホールド出力７１８と大小を比較され、ＤＦＥサンプルホールド出力７１８がＤＡＣ出力１５０８より大きい場合は＋１が出力され、小さい場合は－１が出力される。比較器１５０３からの比較器出力１５０９は、ＤＦＥ出力データ４１６と掛け算器１５０４において掛け合わされ、ＤＦＥサンプルホールド出力７１８の絶対値がＤＡＣ出力１５０８より大きい場合は、掛け算器出力１５１０が＋１となる。ＤＦＥサンプルホールド出力７１８の絶対値がＤＡＣ出力１５０８より小さい場合は、掛け算器出力１５１０が－１となる。
　掛け算器１５０４からの掛け算器出力１５１０は、リセット付き積分器１５０５により、この積分器１５０５のリセット端子（ＲＳＴ）に入力される制御回路１５０６からのリセット信号１５１２がＬｏｗの間積分される。積分器１５０５からの積分器出力１５１１は制御回路１５０６に入力され、一定時間後、積分器出力１５１１の正負が判定される。積分器出力１５１１が正の場合は平均波高値９０４のビットをＨｉｇｈに確定し、積分器出力１５１１が負の場合は平均波高値９０４のビットをＬｏｗに確定する。
　次に、平均波高値検出器９０１における平均波高値検出の動作について、図１６および図１７を用いて説明する。図１６および図１７は、平均波高値検出の動作シーケンスの一例を示す図である。ここでは、平均波高値検出の例として、平均波高値９０４を３ビットの信号Ｖｒｅｆ＜２：０＞としている。
　まず、制御回路８０３は、フィルタ係数調整器制御信号８０９をＬｏｗとしてタップ係数の更新を止め、その後、平均波高値検出制御信号８０５をＨｉｇｈとし、平均波高値検出器９０１において平均波高値検出を開始する（Ｓ１６０１，Ｓ１６０２）。
　その後、平均波高値検出器９０１内の制御回路１５０６は、リセット信号１５１２をＨｉｇｈにしてリセット付き積分器１５０５をリセットする（Ｓ１６０３）。その後、制御回路１５０６は、平均波高値９０４の最上位ビットＶｒｅｆ＜２＞をＨｉｇｈに設定し、リセット信号１５１２をＬｏｗに設定して、リセット付き積分器１５０５の動作を開始させる（Ｓ１６０４，Ｓ１６０５）。一定時間後（Ｓ１６０６、ここでは例として待ち時間を１μｓとする）、積分器出力１５１１が正であれば（Ｓ１６０７－Ｙｅｓ）、制御回路１５０６はＶｒｅｆ＜２＞をＨｉｇｈに設定する（Ｓ１６０８）。積分器出力１５１１が負であれば（Ｓ１６０７－Ｎｏ）、制御回路１５０６はＶｒｅｆ＜２＞をＬｏｗに設定する（Ｓ１６０９）。
　次に、制御回路１５０６は、リセット信号１５１２をＨｉｇｈにしてリセット付き積分器１５０５をリセットする（Ｓ１６１０）。その後、制御回路１５０６は、平均波高値９０４の２番目のビットＶｒｅｆ＜１＞をＨｉｇｈに設定し、リセット信号１５１２をＬｏｗに設定して、リセット付き積分器１５０５の動作を開始させる（Ｓ１６１１，Ｓ１６１２）。一定時間後（Ｓ１６１３、１μｓ）、積分器出力１５１１が正であれば（Ｓ１６１４－Ｙｅｓ）、制御回路１５０６はＶｒｅｆ＜１＞をＨｉｇｈに設定する（Ｓ１６１５）。積分器出力１５１１が負であれば（Ｓ１６１４－Ｎｏ）、制御回路１５０６はＶｒｅｆ＜１＞をＬｏｗに設定する（Ｓ１６１６）。
　次に、制御回路１５０６は、リセット信号１５１２をＨｉｇｈにしてリセット付き積分器１５０５をリセットする（Ｓ１６１７）。その後、制御回路１５０６は、平均波高値９０４の３番目のビットＶｒｅｆ＜０＞をＨｉｇｈに設定し、リセット信号１５１２をＬｏｗに設定して、リセット付き積分器１５０５の動作を開始させる（Ｓ１６１８，Ｓ１６１９）。一定時間後（Ｓ１６２０、１μｓ）、積分器出力１５１１が正であれば（Ｓ１６２１－Ｙｅｓ）、制御回路１５０６はＶｒｅｆ＜０＞をＨｉｇｈに設定する（Ｓ１６２２）。積分器出力１５１１が負であれば（Ｓ１６２１－Ｎｏ）、制御回路１５０６はＶｒｅｆ＜０＞をＬｏｗに設定する（Ｓ１６２３）。
　その後、制御回路８０３が判定トリガ信号８０７をＬｏｗからＨｉｇｈに切り替え、比較器９０２が平均波高値９０４とＤＡＣ分解能切替閾値信号８０６とを比較する（Ｓ１６２４）。比較の結果、平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より小さければ（Ｓ１６２５－Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を１に設定する（Ｓ１６２７）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より大きく３倍より小さければ（Ｓ１６２５－Ｎｏ、Ｓ１６２６－Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を２に設定する（Ｓ１６２８）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の３倍より大きければ（Ｓ１６２６－Ｎｏ）、ＤＡＣ分解能切替信号８０２を３に設定する（Ｓ１６２９）。
　その後、制御回路８０３は判定トリガ信号８０７をＬｏｗとし、フィルタ係数調整器制御信号８０９をＨｉｇｈにして、それまで更新を止めていたタップ係数の更新を開始する（Ｓ１６３０，Ｓ１６３１）。
　＜実施の形態１の効果＞
　以上説明した本実施の形態１における電気信号伝送装置によれば、ＤＦＥ３１３は、平均波高値判定器８０１と制御回路８０３とが追加されていることで、以下のような効果を得ることができる。
　（１）ＤＦＥ３１３は、平均波高値判定器８０１を有することで、加算器４０２の出力に基づく平均波高値を検出し、検出した平均波高値と閾値との大小関係を比較する。比較の結果、平均波高値が閾値より大きい場合は、基準値生成回路７１１の出力の基準値をプログラムで設定された初期値から上げて、ＤＡＣ７０６～７１０の分解能を初期値から粗くする。これにより、ＤＡＣ７０６～７１０の出力範囲を増やすように制御することができる。逆に、平均波高値が閾値より小さい場合は、基準値生成回路７１１の出力の基準値をプログラムで設定された初期値から下げて、ＤＡＣ７０６～７１０の分解能を初期値から細かくする。これにより、ＤＡＣ７０６～７１０の出力範囲を減らすように制御することができる。
　（２）ＤＦＥ３１３は、制御回路８０３を有することで、平均波高値を検出してＤＡＣ７０６～７１０の分解能を切り替えるまで、ＤＦＥ３１３におけるフィルタのタップ係数の更新を止めることができる。そして、ＤＡＣ７０６～７１０の分解能を切り替えた後は、更新を止めていたフィルタのタップ係数の更新を開始することができる。
　（３）平均波高値判定器８０１内の平均波高値検出器９０１は、ＡＤＣ１１０１、掛け算器１１０２、引き算器１１０３、積分器１１０４、積分器１１０４の出力から引き算器１１０３の入力へのフィードバックループを有する。このフィードバックループにより、引き算器１１０３への入力であるＤＦＥ波高値１１０５と、積分器１１０４からの出力である平均波高値９０４とが一致するように動作して平均化を行うため、ＤＦＥ３１３の平均波高値を検出することができる。
　（４）平均波高値判定器８０１内の平均波高値検出器９０１は、掛け算器１２０１、ＤＡＣ１２０２、比較器１２０３、積分器１２０５、積分器１２０５の出力を掛け算器１２０１の入力へのフィードバックループを有する。このフィードバックループにより、平均波高値９０４をＤＡＣ１２０２でアナログ値に変換した値と、ＤＦＥサンプルホールド出力７１８の平均値とを一致させるように動作し、ＤＦＥ３１３の平均波高値を検出することができる。この構成によれば、高速なＡＤＣが使えない場合に良好に適用することができる。
　（５）平均波高値判定器８０１内の平均波高値検出器９０１は、掛け算器１５０１、ＤＡＣ１５０２、比較器１５０３、積分器１５０５、制御回路１５０６、制御回路１５０６の出力を掛け算器１５０１の入力へのフィードバックループを有する。このフィードバックループにより、平均波高値９０４を上のビットから順にＨｉｇｈにして、ＤＦＥサンプルホールド出力７１８の平均値との大小を比較し、上のビットから順に値を確定し、平均波高値を検出することができる。この構成によれば、二分探査を用いて平均波高値を検出する場合に良好に適用することができる。
　（６）上記（１）により、ＤＡＣ７０６～７１０の出力範囲を増やす（レンジを広くする）、または出力範囲を減らす（レンジを狭くする）ように制御することができるので、ＤＡＣ７０６～７１０のビット数を増やすことなく柔軟に伝送路の違いに対応可能となる。すなわち、ＤＦＥ３１３の入力波高値が大きい伝送路では、ＤＡＣ７０６～７１０の出力範囲を広くして大きなタップ係数に対応可能とする。逆に、ＤＦＥ３１３の入力波高値が小さい伝送路では、ＤＡＣ７０６～７１０の分解能を小さくして低い量子化雑音への要求に対応可能とする。この結果、伝送路の違いに対応させてＤＡＣ７０６～７１０の分解能とレンジを最適化することができ、柔軟に伝送路に対応しつつ面積や消費電力の増加を抑えることが可能となる。
　［実施の形態２］
　実施の形態２における電気信号伝送装置について、図１８～図２２を用いて説明する。本実施の形態２における電気信号伝送装置は、上述した実施の形態１における電気信号伝送装置と比較して、判定帰還型等化器（ＤＦＥ）を、ＤＡＣの分解能切替だけでなく、フィルタ係数調整器のゲイン切替を行い、タップ係数収束ループゲインを調整する方式とする点が異なっている。以下においては、上述した実施の形態１と異なる点を主に説明する。
　＜実施の形態２の判定帰還型等化器（ＤＦＥ）＞
　まず、図１８を用いて、本実施の形態２のＤＦＥ３１３について説明する。図１８は、本実施の形態２のＤＦＥ３１３の構成の一例を示す図である。
　本実施の形態２のＤＦＥ３１３は、上述した実施の形態１の図８の構成に対して、平均波高値判定器８０１からフィルタ係数調整器７００に出力するゲイン切替信号１７０１が追加されている。
　＜平均波高値判定器＞
　続いて、上述したＤＦＥ３１３内の平均波高値判定器８０１について、図１９を用いて説明する。図１９は、平均波高値判定器８０１の構成の一例を示す図である。
　平均波高値判定器８０１は、上述した実施の形態１の図９の構成に対して、平均波高値判定器８０１内の比較器９０２からゲイン切替信号１７０１が出力される。すなわち、本実施の形態２の平均波高値判定器８０１は、平均波高値検出器９０１、比較器９０２から構成され、この比較器９０２からフィルタ係数調整器７００に対してゲイン切替信号１７０１が出力される。なお、平均波高値検出器９０１は、上述した図１２、図１３、図１５に示した構成と同様である。
　＜フィルタ係数調整器＞
　続いて、上述したＤＦＥ３１３内のフィルタ係数調整器７００について、図２０を用いて説明する。図２０は、フィルタ係数調整器７００の構成の一例を示す図である。
　フィルタ係数調整器７００は、判定器１９０１、相関器１９０２、平均化フィルタ１９０３，１９０４，１９０５，１９０６，１９０７から構成される。
　判定器１９０１は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６とが入力され、波高値がプログラムなどで設定されている目標波高値より高いか低いかを判定する。判定器１９０１の構成は、図２１を用いて後述する。判定器１９０１の出力の判定結果１９０８は相関器１９０２に入力され、ＤＦＥ出力の遅延データ列７１９との相関を取る。
　ＤＦＥ出力データ４１６の１クロック前のデータと判定結果１９０８との相関を取ったものを平均化フィルタ１９０３に入力し、タップ１係数コード７１３を出力する。同様に、ＤＦＥ出力データ４１６の２～５クロック前のデータと判定結果１９０８とでそれぞれ相関を取り、それらの結果をそれぞれ平均化フィルタ１９０４～１９０７に入力して平均化し、タップ２～５係数コード７１４～７１７を出力する。ＤＦＥ３１３内でタップ係数はフィードバックループで収束するようになっており、判定結果１９０８の平均値が０に近づくように各タップ係数が収束する。
　平均化フィルタ１９０３～１９０７はフィルタ係数調整器制御信号８０９がＨｉｇｈの間、値を更新し、平均波高値判定器８０１内の比較器９０２から出力されるゲイン切替信号１７０１が高くなると、平均化回数を増やしてゲインを下げるように動作する。逆に、ゲイン切替信号１７０１が低くなると、平均化回数を減らしてゲインを上げるように動作する。
　＜判定器＞
　続いて、上述したフィルタ係数調整器７００内の判定器１９０１について、図２１を用いて説明する。図２１は、判定器１９０１の構成の一例を示す図である。
　判定器１９０１は、掛け算器２００１、ＤＡＣ２００２、比較器２００３から構成される。ＤＦＥ出力データ４１６は、プログラムなどで設定されている目標波高値と掛け算器２００１において掛け合わされ、ＤＡＣ２００２においてアナログ電圧に変換される。ＤＡＣ２００２からの出力は、比較器２００３においてＤＦＥサンプルホールド出力７１８と大小を比較され、ＤＦＥサンプルホールド出力７１８がＤＡＣ２００２の出力より大きい場合は＋１が出力され、小さい場合は－１が出力される。
　＜平均波高値検出の動作＞
　続いて、上述したＤＦＥ３１３における平均波高値検出の動作を、図２２を用いて説明する。図２２は、平均波高値検出の動作シーケンスの一例を示す図である。
　まず、制御回路８０３は、フィルタ係数調整器制御信号８０９をＬｏｗとしてタップ係数の更新を止め、その後、平均波高値検出制御信号８０５をＨｉｇｈとし、平均波高値検出器９０１において平均波高値検出を開始する（Ｓ２１０１，Ｓ２１０２）。その後、待ち時間を経て、制御回路８０３が判定トリガ信号８０７をＬｏｗからＨｉｇｈに切り替えると、比較器９０２は平均波高値９０４とＤＡＣ分解能切替閾値信号８０６とを比較する（Ｓ２１０３，Ｓ２１０４）。
　比較の結果、平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より小さければ（Ｓ２１０５－Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を１に設定し、ゲイン切替信号１７０１を１に設定する（Ｓ２１０７）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より大きく３倍より小さければ（Ｓ２１０５－Ｎｏ、Ｓ２１０６－Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を２に設定し、ゲイン切替信号１７０１を２に設定する（Ｓ２１０８）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の３倍より大きければ（Ｓ２１０６－Ｎｏ）、ＤＡＣ分解能切替信号８０２を３に設定し、ゲイン切替信号１７０１を３に設定する（Ｓ２１０９）。
　その後、制御回路８０３は、判定トリガ信号８０７をＬｏｗとし、フィルタ係数調整器制御信号８０９をＨｉｇｈにして、それまで更新を止めていたタップ係数の更新を開始する（Ｓ２１１０，Ｓ２１１１）。
　＜実施の形態２の効果＞
　以上説明した本実施の形態２における電気信号伝送装置によれば、上述した実施の形態１と同様の効果（（１）～（６））に加えて、以下のような異なる効果を得ることができる。
　（１１）ＤＦＥ３１３は、平均波高値判定器８０１からフィルタ係数調整器７００に出力するゲイン切替信号１７０１が追加されている。これにより、ＤＡＣ７０６～７１０の分解能切替だけでなく、フィルタ係数調整器７００のゲイン切替を行い、タップ係数収束ループゲインを調整することができる。この結果、ＤＡＣ７０６～７１０の分解能を切り替え、かつ、フィルタ係数調整器７００のゲインを分解能の増減方向と逆方向に切り替えることで、フィルタのタップ係数収束ループのゲインの変化を抑えることができる。
　（１２）ＤＦＥ３１３は、制御回路８０３を有することで、平均波高値を検出してＤＡＣ７０６～７１０の分解能を切り替え、かつ、フィルタ係数調整器７００のゲインを切り替えるまで、ＤＦＥ３１３におけるフィルタのタップ係数の更新を止めることができる。そして、ＤＡＣ７０６～７１０の分解能を切り替え、かつ、フィルタ係数調整器７００のゲインを切り替えた後は、更新を止めていたフィルタのタップ係数の更新を開始することができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、上記した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　１０１…装置内基板、１０２…信号処理用半導体集積回路装置、１０３…通信用半導体集積回路装置、１０４…コネクタ、
　２０１…装置内基板、２０２…装置内伝送路基板、２０３…装置内基板、２０４…信号処理用半導体集積回路装置、２０５…中継器、２０６…中継器、２０７…通信用半導体集積回路装置、２０８…コネクタ、２０９…コネクタ、２１０…コネクタ、
　３０１…半導体集積回路装置、３０２…伝送路、３０３…半導体集積回路装置、３０４…送信機、３０５…信号処理部、３０６…パラレルシリアル変換器、３０７…ＦＦＥ、３０９…ＰＬＬ、３１０…受信機、３１１…信号処理部、３１２…ＣＴＬＥ、３１３…ＤＦＥ、３１４…ＰＬＬ、３１５…ＣＤＲ、３１６…シリアルパラレル変換器、３１８…ＣＴＬＥ出力、３１９…ＤＦＥクロック、
　４０１…ＤＦＥタップ加算出力、４０２…加算器、４０３…サンプルホールド回路、４０４…比較器、４０５…タップ１可変アンプ、４０６…タップ２可変アンプ、４０７…タップ３可変アンプ、４０８…タップ４可変アンプ、４０９…タップ５可変アンプ、４１０…シフトレジスタ、４１１…フリップフロップ、４１２…フリップフロップ、４１３…フリップフロップ、４１４…フリップフロップ、４１５…フリップフロップ、４１６…ＤＦＥ出力データ、
　５０１…タップ１、５０２…タップ２、５０３…タップ３、５０４…タップ４、５０５…タップ５、
　７００…フィルタ係数調整器、７０１…掛け算器、７０２…掛け算器、７０３…掛け算器、７０４…掛け算器、７０５…掛け算器、７０６…ＤＡＣ、７０７…ＤＡＣ、７０８…ＤＡＣ、７０９…ＤＡＣ、７１０…ＤＡＣ、７１１…基準値生成回路、７１２…基準値、７１３…タップ１係数コード、７１４…タップ２係数コード、７１５…タップ３係数コード、７１６…タップ４係数コード、７１７…タップ５係数コード、７１８…ＤＦＥサンプルホールド出力、７１９…遅延データ列、
　８０１…平均波高値判定器、８０２…ＤＡＣ分解能切替信号、８０３…制御回路、８０５…平均波高値検出制御信号、８０６…ＤＡＣ分解能切替閾値信号、８０７…判定トリガ信号、８０８…ＤＡＣ分解能切替信号初期値、８０９…フィルタ係数調整器制御信号、
　９０１…平均波高値検出器、９０２…比較器、９０４…平均波高値、
　１００１…基準電流源、１００２…電流源回路、１００３…電流ミラー回路、１００４…電流ミラー回路、１００５…電流ミラー回路、１００６…スイッチ、１００７…スイッチ、１００８…スイッチ、１００９…電流源回路、
　１１０１…ＡＤＣ、１１０２…掛け算器、１１０３…引き算器、１１０４…積分器、１１０５…ＤＦＥ波高値、
　１２０１…掛け算器、１２０２…ＤＡＣ、１２０３…比較器、１２０４…掛け算器、１２０５…積分器、１２０８…平均出力電圧、１２１０…波高値比較結果、
　１５０１…掛け算器、１５０２…ＤＡＣ、１５０３…比較器、１５０４…掛け算器、１５０５…リセット付き積分器、１５０６…制御回路、１５０８…ＤＡＣ出力、１５０９…比較器出力、１５１０…掛け算器出力、１５１１…積分器出力、１５１２…リセット信号、
　１７０１…ゲイン切替信号、
　１９０１…判定器、１９０２…相関器、１９０３…平均化フィルタ、１９０４…平均化フィルタ、１９０５…平均化フィルタ、１９０６…平均化フィルタ、１９０７…平均化フィルタ、１９０８…判定結果、
　２００１…掛け算器、２００２…ＤＡＣ、２００３…比較器。

Claims (14)

  1. 　判定帰還型等化器を有する電気信号伝送装置であって、
    　前記判定帰還型等化器は、
    　受信信号が入力され、前記受信信号にフィルタのタップを加算する加算器と、
    　前記加算器の出力の正負を判定して出力する比較器と、
    　前記比較器の出力を、入力されるクロックの周期の整数倍で遅延させるシフトレジスタと、
    　入力制御信号に応じて出力の基準値を切り替える基準回路と、
    　フィルタのタップ係数をデジタルアナログ変換するデジタルアナログ変換器と、
    　前記デジタルアナログ変換器の出力と前記シフトレジスタの出力とを掛け算した前記フィルタのタップを前記加算器に出力する掛け算器と、
    　前記加算器の出力と前記比較器の出力と前記シフトレジスタの出力とが入力され、前記デジタルアナログ変換器に前記フィルタのタップ係数を出力し、前記フィルタのタップ係数をフィードバックループにより調整するフィルタ係数調整器と、
    　前記加算器の出力とプログラムで設定された閾値とが入力され、判定結果を制御信号として前記基準回路に出力し、前記加算器の出力の平均波高値を検出し、検出した平均波高値と前記閾値との大小関係を比較して、前記平均波高値が前記閾値より大きい場合は前記基準回路の出力の基準値をプログラムで設定された初期値から上げて、前記デジタルアナログ変換器の分解能を初期値から粗くし、前記平均波高値が前記閾値より小さい場合は前記基準回路の出力の基準値を前記プログラムで設定された初期値から下げて、前記デジタルアナログ変換器の分解能を初期値から細かくする平均波高値判定器と、
    　を有する、電気信号伝送装置。
  2. 　請求項１記載の電気信号伝送装置において、
    　前記判定帰還型等化器は、
    　前記平均波高値を検出して前記デジタルアナログ変換器の分解能を切り替えるまで、前記判定帰還型等化器における前記フィルタのタップ係数の更新を止める制御器をさらに有する、電気信号伝送装置。
  3. 　請求項１記載の電気信号伝送装置において、
    　前記平均波高値判定器は、
    　前記平均波高値を検出する平均波高値検出器と、
    　前記平均波高値検出器で検出した前記平均波高値と前記閾値との大小関係を比較する第１の比較器と、
    　を有し、
    　前記平均波高値検出器は、
    　前記加算器の出力をアナログデジタル変換するアナログデジタル変換器と、
    　前記アナログデジタル変換器の出力と前記比較器の出力とを掛け算する第１の掛け算器と、
    　前記第１の掛け算器の出力から前記平均波高値検出器の出力を引き算する引き算器と、
    　前記引き算器の出力を積分する、ゲインの可変機能を持つ積分器と、
    　前記積分器の出力を前記平均波高値検出器の出力として前記引き算器に入力して前記第１の掛け算器の出力から引き算することで前記平均波高値を検出するフィードバックループと、
    　を有する、電気信号伝送装置。
  4. 　請求項１記載の電気信号伝送装置において、
    　前記平均波高値判定器は、
    　前記平均波高値を検出する平均波高値検出器と、
    　前記平均波高値検出器で検出した前記平均波高値と前記閾値との大小関係を比較する第１の比較器と、
    　を有し、
    　前記平均波高値検出器は、
    　前記平均波高値検出器の出力と前記比較器の出力とを掛け算する第１の掛け算器と、
    　前記第１の掛け算器の出力をデジタルアナログ変換する第１のデジタルアナログ変換器と、
    　前記第１のデジタルアナログ変換器の出力と前記加算器の出力との大小を比較する第１の比較器と、
    　前記第１の比較器の出力を積分する、ゲインの可変機能を持つ積分器と、
    　前記積分器の出力を前記平均波高値検出器の出力として前記第１の掛け算器に入力することで前記平均波高値を検出するフィードバックループと、
    　を有する、電気信号伝送装置。
  5. 　請求項１記載の電気信号伝送装置において、
    　前記平均波高値判定器は、
    　前記平均波高値を検出する平均波高値検出器と、
    　前記平均波高値検出器で検出した前記平均波高値と前記閾値との大小関係を比較する第１の比較器と、
    　を有し、
    　前記平均波高値検出器は、
    　前記平均波高値検出器の出力と前記比較器の出力とを掛け算する第１の掛け算器と、
    　前記第１の掛け算器の出力をデジタルアナログ変換する第１のデジタルアナログ変換器と、
    　前記第１のデジタルアナログ変換器の出力と前記加算器の出力との大小を比較する第１の比較器と、
    　前記第１の比較器の出力を積分する、ゲインの可変機能を持つ積分器と、
    　前記積分器の出力に基づいて制御する制御器と、
    　前記制御器から出力される前記平均波高値検出器の出力を前記第１の掛け算器に入力し、前記平均波高値検出器の出力を最上位ビットから１ビットずつＨｉｇｈにしては前記平均波高値検出器の比較結果の正負を判定して前記平均波高値検出器の出力のビットを最上位ビットから１ビットずつ確定させる二分探査を行うことで前記平均波高値を検出するフィードバックループと、
    　を有する、電気信号伝送装置。
  6. 　請求項１記載の電気信号伝送装置において、
    　前記平均波高値判定器は、
    　前記デジタルアナログ変換器の分解能を切り替え、かつ、前記フィルタ係数調整器のゲインを前記分解能の増減方向と逆方向に切り替えることで、前記フィルタのタップ係数収束ループのゲインの変化を抑える、電気信号伝送装置。
  7. 　請求項６記載の電気信号伝送装置において、
    　前記判定帰還型等化器は、
    　前記平均波高値を検出して前記デジタルアナログ変換器の分解能を切り替え、かつ、前記フィルタ係数調整器のゲインを切り替えるまで、前記判定帰還型等化器における前記フィルタのタップ係数の更新を止める制御器をさらに有する、電気信号伝送装置。
  8. 　請求項１記載の電気信号伝送装置において、
    　前記判定帰還型等化器を有する受信機を有し、
    　前記受信機は、
    　伝送路を通じて受信した信号を高周波側の利得が高くなるように増幅する受信側等化器と、
    　前記受信側等化器の出力信号に対して符号間干渉成分と反射成分とをフィルタ処理する前記判定帰還型等化器と、
    　前記判定帰還型等化器の出力信号からエッジを検出し、クロックの位相を調整するリカバリ回路と、
    　前記リカバリ回路に位相を同期させるためのクロックを供給する受信側ＰＬＬ回路と、
    　前記判定帰還型等化器でサンプルホールドされた信号を複数の遅延信号に変換するシリアルパラレル変換器と、
    　を有する、電気信号伝送装置。
  9. 　請求項８記載の電気信号伝送装置において、
    　前記受信機で受信する信号を伝送路を通じて送信する送信機を有し、
    　前記送信機は、
    　送信する信号をパラレル伝送からシリアル伝送に変換するパラレルシリアル変換器と、
    　前記パラレルシリアル変換器の出力信号に対して低周波側のゲインを下げるように波形等化する送信側等化器と、
    　前記送信側等化器に位相を同期させるためのクロックを供給する送信側ＰＬＬ回路と、
    　を有する、電気信号伝送装置。
  10. 　送信信号を送信する送信機と、前記送信機から送信された信号を伝達する伝送路と、前記伝送路を通じて伝達された信号を受信する受信機と、を有する電気信号伝送装置であって、
    　前記受信機は、判定帰還型等化器を有し、
    　前記判定帰還型等化器は、
    　受信信号が入力され、前記受信信号にフィルタのタップを加算する加算器と、
    　前記加算器の出力の正負を判定して出力する比較器と、
    　前記比較器の出力を、入力されるクロックの周期の整数倍で遅延させるシフトレジスタと、
    　入力制御信号に応じて出力の基準値を切り替える基準回路と、
    　フィルタのタップ係数をデジタルアナログ変換するデジタルアナログ変換器と、
    　前記デジタルアナログ変換器の出力と前記シフトレジスタの出力とを掛け算した前記フィルタのタップを前記加算器に出力する掛け算器と、
    　前記加算器の出力と前記比較器の出力と前記シフトレジスタの出力とが入力され、前記デジタルアナログ変換器に前記フィルタのタップ係数を出力し、前記フィルタのタップ係数をフィードバックループにより調整するフィルタ係数調整器と、
    　前記加算器の出力とプログラムで設定された閾値とが入力され、判定結果を制御信号として前記基準回路に出力し、前記加算器の出力の平均波高値を検出し、検出した平均波高値と前記閾値との大小関係を比較して、前記平均波高値が前記閾値より大きい場合は前記基準回路の出力の基準値をプログラムで設定された初期値から上げて、前記デジタルアナログ変換器の分解能を初期値から粗くし、前記平均波高値が前記閾値より小さい場合は前記基準回路の出力の基準値を前記プログラムで設定された初期値から下げて、前記デジタルアナログ変換器の分解能を初期値から細かくする平均波高値判定器と、
    　を有する、電気信号伝送装置。
  11. 　請求項１０記載の電気信号伝送装置において、
    　前記判定帰還型等化器は、
    　前記平均波高値を検出して前記デジタルアナログ変換器の分解能を切り替えるまで、前記判定帰還型等化器における前記フィルタのタップ係数の更新を止める制御器をさらに有する、電気信号伝送装置。
  12. 　請求項１０記載の電気信号伝送装置において、
    　前記平均波高値判定器は、
    　前記デジタルアナログ変換器の分解能を切り替え、かつ、前記フィルタ係数調整器のゲインを前記分解能の増減方向と逆方向に切り替えることで、前記フィルタのタップ係数収束ループのゲインの変化を抑える、電気信号伝送装置。
  13. 　請求項１２記載の電気信号伝送装置において、
    　前記判定帰還型等化器は、
    　前記平均波高値を検出して前記デジタルアナログ変換器の分解能を切り替え、かつ、前記フィルタ係数調整器のゲインを切り替えるまで、前記判定帰還型等化器における前記フィルタのタップ係数の更新を止める制御器をさらに有する、電気信号伝送装置。
  14. 　請求項１０記載の電気信号伝送装置において、
    　前記送信機は第１の半導体集積回路装置で形成され、前記受信機は前記第１の半導体集積回路装置とは異なる第２の半導体集積回路装置で形成されている、電気信号伝送装置。
     
     
PCT/JP2014/054208 2014-02-21 2014-02-21 電気信号伝送装置 Ceased WO2015125282A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2014/054208 WO2015125282A1 (ja) 2014-02-21 2014-02-21 電気信号伝送装置
US15/116,234 US9806917B2 (en) 2014-02-21 2014-02-21 Electric signal transmission apparatus
JP2016503862A JP6199478B2 (ja) 2014-02-21 2014-02-21 電気信号伝送装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/054208 WO2015125282A1 (ja) 2014-02-21 2014-02-21 電気信号伝送装置

Publications (1)

Publication Number Publication Date
WO2015125282A1 true WO2015125282A1 (ja) 2015-08-27

Family

ID=53877815

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/054208 Ceased WO2015125282A1 (ja) 2014-02-21 2014-02-21 電気信号伝送装置

Country Status (3)

Country Link
US (1) US9806917B2 (ja)
JP (1) JP6199478B2 (ja)
WO (1) WO2015125282A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017037836A1 (ja) * 2015-08-31 2017-03-09 株式会社日立製作所 信号伝送装置および信号伝送システム
WO2017175365A1 (ja) * 2016-04-08 2017-10-12 株式会社日立製作所 電気信号伝送装置
WO2017221427A1 (ja) 2016-06-24 2017-12-28 株式会社ソシオネクスト 等化回路，受信回路および集積回路装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9973355B1 (en) * 2016-04-20 2018-05-15 Inphi Corporation Decision feedback equalizer for single-ended signals to reduce inter-symbol interference
US10135645B1 (en) * 2017-10-18 2018-11-20 Cisco Technology, Inc. Equalizer optimization for FEC-protected communication links
US10411917B2 (en) * 2017-12-04 2019-09-10 Credo Technology Group Limited Linear feedback equalization
US10734971B2 (en) 2018-02-20 2020-08-04 Rambus Inc. Noise reducing receiver
CN110611536B (zh) * 2018-06-14 2022-08-19 上海诺基亚贝尔股份有限公司 光网络单元、光通信方法和计算机可读介质
US10728059B1 (en) * 2019-07-01 2020-07-28 Credo Technology Group Limited Parallel mixed-signal equalization for high-speed serial link
JP2021048494A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体集積回路及び受信装置
JP7337731B2 (ja) * 2020-02-28 2023-09-04 株式会社東芝 無線制御システム及び無線制御方法
KR102711854B1 (ko) * 2020-08-18 2024-09-30 삼성전자주식회사 적응적 등화를 수행하는 수신 회로 및 이를 포함하는 시스템
US11115251B1 (en) * 2021-01-22 2021-09-07 Litrinium, Inc. PAM4 equalization DSM
CN113541812B (zh) * 2021-07-15 2022-06-14 苏州大学 一种无线光通信数据传输装置及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044895A (ja) * 1999-06-29 2001-02-16 3 Com Technol 判定フィードバックエンコーダおよび受信機
JP2007097160A (ja) * 2005-09-28 2007-04-12 Altera Corp プログラマブルデジタル制御等化回路網および方法
WO2009047852A1 (ja) * 2007-10-11 2009-04-16 Fujitsu Limited 受信回路、受信方法、信号伝送システム

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2341763B (en) * 1998-09-15 2000-09-13 3Com Technologies Ltd Data receiver including hybrid decision feedback equalizer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044895A (ja) * 1999-06-29 2001-02-16 3 Com Technol 判定フィードバックエンコーダおよび受信機
JP2007097160A (ja) * 2005-09-28 2007-04-12 Altera Corp プログラマブルデジタル制御等化回路網および方法
WO2009047852A1 (ja) * 2007-10-11 2009-04-16 Fujitsu Limited 受信回路、受信方法、信号伝送システム

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017037836A1 (ja) * 2015-08-31 2017-03-09 株式会社日立製作所 信号伝送装置および信号伝送システム
WO2017175365A1 (ja) * 2016-04-08 2017-10-12 株式会社日立製作所 電気信号伝送装置
JPWO2017175365A1 (ja) * 2016-04-08 2018-11-22 株式会社日立製作所 電気信号伝送装置
US10498562B2 (en) 2016-04-08 2019-12-03 Hitachi, Ltd. Electric signal transmission device
WO2017221427A1 (ja) 2016-06-24 2017-12-28 株式会社ソシオネクスト 等化回路，受信回路および集積回路装置
US10476710B2 (en) 2016-06-24 2019-11-12 Socionext Inc. Equalizer circuit, receiver circuit, and integrated circuit device

Also Published As

Publication number Publication date
US20170019275A1 (en) 2017-01-19
JP6199478B2 (ja) 2017-09-20
US9806917B2 (en) 2017-10-31
JPWO2015125282A1 (ja) 2017-03-30

Similar Documents

Publication Publication Date Title
JP6199478B2 (ja) 電気信号伝送装置
US11431416B2 (en) PAM4 transceivers for high-speed communication
CN113676309B (zh) 使用三个反馈路径的二阶时钟恢复
US10498562B2 (en) Electric signal transmission device
US9215107B1 (en) Dual loop clock and data recovery
US8325793B2 (en) Precursor ISI cancellation using adaptation of negative gain linear equalizer
CN103081422B (zh) 用于判决反馈均衡器的自适应电路和方法
US9780796B2 (en) Timing recovery for digital receiver with interleaved analog-to-digital converters
US9209825B1 (en) Methods for sampling time skew compensation in time-interleaved analog to digital converters
TWI608711B (zh) 時脈資料回復裝置
EP2115929A1 (en) Receiver with clock recovery circuit and adaptive sample and equalizer timing
US20150043628A1 (en) Serdes communications with retiming receiver supporting link training
US11831747B2 (en) Systems and methods for timing recovery with bandwidth extension
US20210288656A1 (en) Interleaving adc error correction methods for ethernet phy
GB2446513A (en) Clock recovery which selects between over-sampling and baud rate recovery
US9401800B1 (en) Clock data recovery system for Serdes
CN118157833A (zh) 具有回路延迟取消的时钟恢复
KR102132437B1 (ko) 수신장치 및 그 동작 방법
Higashi et al. 5-6.4 Gbps 12 channel transceiver with pre-emphasis and equalizer
Song et al. A 6.25 Gb/s voltage-time conversion based fractionally spaced linear receive equalizer for mesochronous high-speed links
JP2012217081A (ja) 適応型受信システム、適応型送受信システム及び複数チャネル送受信システム
CN103888221B (zh) 基线飘移补偿方法、基线纠正模块及其以太网收发器
US9379823B2 (en) Optical receiver with adjustable pulse-width feedback
CN109302361B (zh) 接收装置以及信号转换方法
JP5625596B2 (ja) 受信装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14883354

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016503862

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15116234

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14883354

Country of ref document: EP

Kind code of ref document: A1