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WO2015174531A1 - 半導体装置 - Google Patents

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WO2015174531A1
WO2015174531A1 PCT/JP2015/064102 JP2015064102W WO2015174531A1 WO 2015174531 A1 WO2015174531 A1 WO 2015174531A1 JP 2015064102 W JP2015064102 W JP 2015064102W WO 2015174531 A1 WO2015174531 A1 WO 2015174531A1
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WO
WIPO (PCT)
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semiconductor device
region
electrode
insulating film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2015/064102
Other languages
English (en)
French (fr)
Inventor
勝久 長尾
英俊 安部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to EP15793063.7A priority patent/EP3144975B1/en
Priority to US15/311,459 priority patent/US10692978B2/en
Priority to CN202010090424.7A priority patent/CN111463279B/zh
Priority to EP20201356.1A priority patent/EP3783667A1/en
Priority to CN201580025434.XA priority patent/CN106463540B/zh
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to CN202010090401.6A priority patent/CN111463278B/zh
Publication of WO2015174531A1 publication Critical patent/WO2015174531A1/ja
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Priority to US16/878,326 priority patent/US12046641B2/en
Priority to US18/741,835 priority patent/US20240332367A1/en
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    • H10W74/137—

Definitions

  • the present invention relates to a SiC semiconductor device.
  • Patent Document 1 proposes a measure for preventing discharge from occurring in the atmosphere during an electrical property test. Specifically, in Patent Document 1, a base region and an emitter region are formed on a semiconductor wafer, and after patterning the base electrode and the emitter electrode, a polyimide film is deposited on the surface and patterned to form a dicing region and other regions. A method for manufacturing a semiconductor device including a step of covering a region excluding an electrode bonding portion is disclosed.
  • an embodiment of the present invention provides an SiC semiconductor device that can prevent discharge during an electrical property test performed in a wafer state and can withstand a high-temperature, high-humidity, and high-voltage test.
  • a semiconductor device includes a first conductivity type SiC layer, an electrode selectively formed on the SiC layer, the SiC layer, and an end of the SiC layer.
  • the distance (A) of the section where the organic insulating layer is in contact with the SiC layer is 40 ⁇ m or more, and the lateral distance (B) between the electrode on the insulating film under the electrode and the SiC layer is 40 ⁇ m or more. It is.
  • the dicing region is covered with the insulator, it is possible to reduce the burden of the voltage applied to the atmosphere between the dicing region and the electrode when testing the electrical characteristics of the semiconductor device in the wafer state. .
  • the voltage applied between the dicing region and the electrode can be shared by the atmosphere and the insulator, discharge in the atmosphere can be prevented.
  • the distance (A) is 40 ⁇ m or more, the contact area between the organic insulating layer and the SiC layer can be sufficiently ensured, so that the adhesion of the organic insulating layer to the SiC layer can be improved.
  • the distance (B) is 40 ⁇ m or more, it can withstand high-temperature, high-humidity and high-voltage tests. Setting the distance (A) and the distance (B) within the above ranges is a completely new finding in SiC semiconductor devices. In SiC, since the spread of the depletion layer in the lateral direction is smaller than that of Si, conventionally, it was not necessary to increase the chip size by increasing the distance (A) and the distance (B).
  • the present inventors have found that the resistance to the high-temperature, high-humidity and high-voltage test can be improved by darely setting the distance (A) and the distance (B) to 40 ⁇ m or more.
  • the distance (A) is 40 ⁇ m with respect to a section where the organic insulating layer is in contact with the first conductivity type region of the SiC layer. It may be the above.
  • the voltage applied between the dicing region and the electrode can be distributed also to the second conductivity type region. Therefore, discharge in the atmosphere can be more effectively prevented.
  • the organic insulating layer may be formed so as to cover the dicing region, and may be in contact with the second conductivity type region in the dicing region.
  • the organic insulating layer does not cover the dicing region, and the insulator is made of the same layer as the insulating film under the electrode, covers the dicing region and partially overlaps the organic insulating layer
  • the overlap width (C) between the organic insulating layer and the end insulating film may be 5 ⁇ m or more.
  • the dicing region is not covered with the organic insulating layer, the semiconductor device in the wafer state can be easily divided (diced). Even in this case, since the dicing region is covered with the end insulating film constituting the insulator, the above-described discharge prevention effect can be sufficiently realized.
  • the organic insulating layer is connected to the second conductive layer via the end insulating film. It may overlap with the end insulating film so as to selectively cover the mold region, and an overlap width (C) between the organic insulating layer and the end insulating film may be 5 ⁇ m or more.
  • the end insulating film may have the same thickness as the under-electrode insulating film.
  • the manufacturing process can be simplified.
  • the distance (A) may be 45 ⁇ m to 180 ⁇ m, and the distance (B) may be 45 ⁇ m to 180 ⁇ m.
  • the total of the distance (A) and the distance (B) may be 180 ⁇ m or less.
  • the chip size of the semiconductor device can be kept to a moderate size. Further, since the atmospheric discharge is likely to occur when the distance (A) and the distance (B) are in the above ranges, it is useful to cover the dicing region with an insulator.
  • the breakdown voltage value (BV) of the semiconductor device may be 1000 V or more.
  • BV breakdown voltage
  • the impurity concentration of the first conductivity type of the SiC layer may be 1 ⁇ 10 16 cm ⁇ 3 or less, and the thickness of the SiC layer may be 5 ⁇ m or more.
  • the width (F) of the second conductivity type region is determined by the dicing. It may be more than the difference between the width (D) of the region and twice the width (E) of the depletion layer extending from the termination structure.
  • the electrode may have a laminated structure represented by Ti / TiN / Al-Cu.
  • the under-electrode insulating film may be composed of a SiO 2 film having a thickness of 1 ⁇ m or more.
  • the SiO 2 film may contain phosphorus (P) or boron (B).
  • a SiO 2 film having a thickness of 1 ⁇ m or more is used, dielectric breakdown can be prevented even when a voltage of 1000 V or more is applied to the under-electrode insulating film. If phosphorus (P) or boron (B) is contained, the insulating film under the electrode can be easily flattened by reflow. In addition, the corner of the insulating film under the electrode can be rounded.
  • the under-electrode insulating film may be made of a SiN film having a thickness of 1 ⁇ m or more.
  • the organic insulating layer may be made of a polyimide material, a polybenzoxazole material, an acrylic material, or the like.
  • a MOSFET is formed as a semiconductor element structure, and the electrode may include a source electrode electrically connected to a source of the MOSFET.
  • the MOSFET may have a planar gate structure or a trench gate structure.
  • a Schottky barrier diode is formed as a semiconductor element structure in the SiC layer, and the electrode may include a Schottky electrode constituting a part of the Schottky barrier diode.
  • an IGBT is formed as a semiconductor element structure in the SiC layer, and the electrode may include a source electrode electrically connected to a source of the IGBT.
  • the distance (A) may be 40 ⁇ m or more in total of distances of contact sections in the plurality of regions.
  • the distance (A) includes a contact section of the organic insulating layer on the inner surface of the recess. Alternatively, it may be 40 ⁇ m or more in total.
  • a semiconductor device includes a first conductivity type SiC layer, an electrode selectively formed on the SiC layer, the SiC layer, and an end of the SiC layer.
  • the lateral distance (B) between the electrode on the insulating film under the electrode and the SiC layer is at least twice the width (E) of the depletion layer extending from the termination structure.
  • the applied voltage can be relaxed with the insulator when testing the electrical characteristics of the semiconductor device in the wafer state.
  • the burden of the voltage applied to the atmosphere between the dicing region and the electrode can be reduced.
  • the voltage applied between the dicing region and the electrode can be shared by the atmosphere and the insulator, discharge in the atmosphere can be prevented.
  • the distance (A) is 40 ⁇ m or more and the distance (B) is more than twice the width (E) of the depletion layer extending from the termination structure, it can withstand high-temperature, high-humidity and high-voltage tests.
  • FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is an enlarged view of a region surrounded by an alternate long and short dash line II in FIG.
  • FIG. 3 is an enlarged view of a region surrounded by a two-dot chain line III in FIG. 4 is a cross-sectional view of the semiconductor device taken along the cutting line IV-IV in FIG.
  • FIG. 5 is an enlarged view of a region surrounded by a two-dot chain line V in FIG. 6 is a cross-sectional view of the semiconductor device taken along the cutting line VI-VI in FIG.
  • FIG. 7A is a cross-sectional view for explaining a process related to the cutting of the wafer.
  • FIG. 7B is a cross-sectional view showing the state of the wafer after cutting.
  • FIG. 8 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 9 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 10 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 11 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 12 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 13 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 is a schematic plan view of a semiconductor device 1 according to an embodiment of the present invention.
  • FIG. 1 for the sake of clarity, some of the elements that are not exposed on the outermost surface of the semiconductor device 1 in actual plan view are indicated by solid lines.
  • the semiconductor device 1 is a semiconductor device employing SiC, and is formed, for example, in a rectangular chip shape in a plan view (hereinafter simply referred to as “plan view”) when the outermost surface is viewed from the normal direction. Has been.
  • an active region 2 and an outer peripheral region 3 surrounding the active region 2 are set.
  • the active region 2 is formed in a substantially quadrangular shape in plan view in the inner region of the semiconductor device 1, but the shape is not particularly limited.
  • a gate metal 44, a source metal 43 as an example of an electrode of the present invention, and a gate finger 5 are formed.
  • the passivation film 40 is formed in the outermost surface of the semiconductor device 1 so that these may be covered.
  • openings 41 and 42 are formed to expose a part of the gate metal 44 and a part of the source metal 43 as the gate pad 4 and the source pad 6, respectively.
  • the entire gate finger 5 is covered with the passivation film 40.
  • the gate finger 5 is indicated by a solid line and hatched for clarity.
  • the gate metal 44, the gate finger 5, and the source metal 43 are made of metal wiring such as Al (aluminum), AlCu (aluminum-copper alloy), Cu (copper), and the like.
  • metal wiring such as Al (aluminum), AlCu (aluminum-copper alloy), Cu (copper), and the like.
  • Al aluminum
  • AlCu aluminum-copper alloy
  • Cu copper
  • FIG. 6 it has a laminated structure represented by Ti / TiN / Al—Cu.
  • the gate current can be applied to the transistor cell 18 (see FIG. 2) at a position relatively far from the gate metal 44 (see FIG. 2). It can be supplied in a short time.
  • Al the processability is good (since it is easy to process), and therefore the process of forming these wirings can be simplified.
  • AlCu can improve the power cycle resistance and humidity resistance of the semiconductor device 1 as compared with the case where Al is used, and can also improve the bonding strength of the bonding wire with respect to the gate pad 4.
  • Cu there is an advantage that the resistivity can be reduced as compared with the case of Al and AlCu.
  • the gate metal 44 is selectively formed in a part of the peripheral portion of the active region 2 (near the boundary with the outer peripheral region 3).
  • the gate fingers 5 extend separately from the formation position of the gate pad 4 in a direction along the peripheral edge of the active region 2 and inward of the active region 2. Thereby, in the active region 2, cell regions 7 and 45 are formed in a portion partitioned by a plurality of gate fingers 5 extending in different directions across the gate metal 44 and an outer region of the gate fingers 5. .
  • the gate metal 44 is formed in a square shape in a plan view and is selectively disposed at the center of one side 8 of the active region 2. Note that the sides other than one side 8 (side on which the gate metal 44 is disposed) of the active region 2 are the opposite side 9 of the side 8 and sides 10 and 11 continuous to both ends of these sides 8 and 9, respectively.
  • the gate finger 5 includes a pad peripheral portion 12 that surrounds the periphery of the gate metal 44 with a space therebetween, and a direction along the one side 8 of the active region 2 and a direction perpendicular to the one side 8 from the pad peripheral portion 12.
  • the 1st finger 13 and the 2nd finger 14 which extend in the direction are included.
  • the pad peripheral part 12 is formed in a square ring shape in plan view along the periphery of the gate metal 44.
  • a pair of first fingers 13 are formed along the side 8 in a direction toward the side 10 and the opposite side 11 with respect to the pad peripheral part 12.
  • the second finger 14 is integrally connected to the main part 15 and the linear main part 15 that crosses the active region 2 up to the side 9 in a direction orthogonal to the first finger 13, and the first finger 13 extends from the connection part. And a plurality of branch portions 16 extending along the same line.
  • the branch portions 16 are connected to two positions of the tip portion of the main portion 15 and the middle portion of the main portion 15 to form a total of two pairs, but this number is not particularly limited.
  • the cell regions 7 and 45 are partitioned by the first finger 13 and the second finger 14 (the main portion 15 and the branch portion 16).
  • a total of four inner cell regions 7 are formed, one at each corner of the intersection formed by the main portion 15 of the second finger 14 and the central branch 16.
  • An annular outer cell region 45 is formed along the periphery of the active region 2 between the periphery of the active region 2 and the gate finger 5.
  • the source metal 43 is formed so as to cover almost the entire inner cell region 7 and outer cell region 45.
  • a total of four openings 42 are formed in the passivation film 40 so that one source pad 6 is disposed in each inner cell region 7.
  • the source metal 43 is formed with a recess 17 corresponding to the shape of the gate metal 44.
  • the recess 17 is a recess formed in order to avoid the gate metal 44, in which the gate metal 44 is set back on the inner side of the active region 2 with respect to the first finger 14.
  • FIG. 2 is an enlarged view of a region surrounded by a one-dot chain line II in FIG. That is, it is an enlarged view of the gate pad 4 of the semiconductor device 1 and its vicinity region.
  • FIG. 2 for the sake of clarity, some of the elements that are not exposed on the outermost surface of the semiconductor device 1 in actual plan view are indicated by solid lines.
  • a plurality of transistor cells 18 are arranged in the inner cell region 7 and the outer cell region 45 defined by the gate fingers 5 (pad peripheral portion 12, first finger 13 and second finger 14). ing.
  • the plurality of transistor cells 18 are arranged in a matrix form in plan view in each of the inner cell region 7 and the outer cell region 45. In the vicinity of the gate finger 5, the plurality of transistor cells 18 are aligned in accordance with the shape of the gate finger 5. For example, the plurality of transistor cells 18 are bent and aligned according to the shape of the corner of the pad peripheral portion 12, and are aligned linearly according to the shape of the main portion 15 of the linear second finger 14. .
  • the source metal 43 is formed so as to cover the plurality of transistor cells 18.
  • each transistor cell 18 is not limited to a square shape, and may be, for example, a circular shape, a triangular shape, a hexagonal shape, or the like.
  • a gate electrode 19 is formed between adjacent transistor cells 18.
  • the gate electrode 19 is disposed between each of the matrix transistor cells 18 and is formed in a lattice shape in plan view as a whole.
  • the gate electrode 19 is formed not only in the inner cell region 7 and the outer cell region 45 but also in a region where the gate finger 5 is disposed, and a portion below the gate finger 5 is in contact with the gate finger 5. is doing.
  • a part of the gate electrode 19 is formed in a lower region of the first finger 13 and the second finger 14 and faces the first finger 13 and the second finger 14 as a contact portion.
  • a portion formed in the lower region of the gate electrode 19 is represented by a hatched region.
  • the gate electrodes 19 in the inner cell regions 7 adjacent to each other are continuous via the gate electrodes 19 that cross the second fingers 14 below.
  • the continuous form of the gate electrode 19 is the same between the inner cell region 7 and the outer cell region 45 adjacent to the gate metal 44. That is, the gate electrodes 19 in these regions are continuous via the gate electrode 19 that crosses the first finger 13 below.
  • the first finger 13 and the second finger 14 are connected to the gate electrode 19 disposed in the lower region by the gate contact 20, respectively.
  • the gate contact 20 is linearly formed along the longitudinal direction of each finger at the center of the finger spaced apart from each side edge of the first finger 13 and the second finger 14.
  • a plurality of built-in resistors 21 are arranged below the gate metal 44. It is preferable that the plurality of built-in resistors 21 have symmetry with respect to the arrangement of the plurality of built-in resistors 21 by disposing the plurality of built-in resistors 21 at substantially equal distances from the center of gravity of the planar shape of the gate metal 44. In this embodiment, the plurality of built-in resistors 21 are arranged one by one at each corner of the gate metal 44 that is equidistant from the center of gravity G of the gate metal 44 that is rectangular in plan view. Thereby, symmetry is given to the four built-in resistors 21.
  • the two built-in resistors 21 may be arranged one by one at two corners of the gate metal 44 in a diagonal relationship, or in a lateral relationship.
  • the gate metal 44 may be arranged so as to face each other on two sides.
  • two built-in resistors 21 may be arranged at both ends of the diameter of the gate metal 44, or the gate metal 44 may be seen in plan view.
  • the three built-in resistors 21 may be arranged one by one at the three corners of the gate metal 44.
  • Each built-in resistor 21 is formed so as to cross the annular gap region 26 between the gate metal 44 and the gate finger 5 (pad peripheral portion 12). Thereby, the built-in resistor 21 is opposed to each of the gate metal 44 and the gate finger 5.
  • the gate metal 44 and the gate finger 5 (pad peripheral portion 12) are connected to the built-in resistor 21 disposed in the lower region by the pad side contact 22 and the cell side contact 23, respectively.
  • the four built-in resistors 21 extend from below the peripheral portions 24 of the two sides of the gate metal 44 having the opposite side relationship to the outside in the direction orthogonal to the sides and to below the pad peripheral portion 12. Yes.
  • Each built-in resistor 21 is formed in a square shape in plan view, and has a size of 200 ⁇ m ⁇ or less (200 ⁇ m ⁇ 200 ⁇ m or less), for example. In practice, if the size of the built-in resistor 21 is 200 ⁇ m ⁇ or less, the area of the region sacrificed for the built-in resistor 21 in the region on the SiC epitaxial layer 28 (see FIG. 4) can be reduced. Space can be saved.
  • pad side contact 22 and the cell side contact 23 are formed in straight lines parallel to each other along the sides of the gate metal 44 and the pad peripheral portion 12, respectively.
  • the built-in resistor 21 is disposed below the peripheral edge 24 avoiding the central portion of the gate metal 44, and further, the upper region of the region where the built-in resistor 21 is disposed is covered with a passivation film 40, thereby the central portion of the gate metal 44.
  • the gate pad 4 is secured as a wire region surrounded by the built-in resistor 21.
  • the gate pad 4 is an area to which a bonding wire is connected.
  • each corner of the gate metal 44 where the built-in resistor 21 is disposed is selectively covered with the passivation film 40, and the other part of the gate metal 44 is exposed from the opening 41.
  • the gate pad 4 having a square shape in plan view with each corner portion recessed inward is exposed on the outermost surface of the semiconductor device 1.
  • FIG. 3 is an enlarged view of a region surrounded by a two-dot chain line III in FIG. 4 is a cross-sectional view of the semiconductor device 1 taken along the cutting line IV-IV in FIG. 3 and 4, for the sake of clarity, the scale of each component may be different from that in FIGS. 1 and 2, and the scale of each component may be different between FIGS. 3 and 4. is there. 3 and 4, for the sake of clarity, some of the elements that are not exposed on the outermost surface of the semiconductor device 1 in actual plan view are indicated by solid lines.
  • the semiconductor device 1 includes a SiC substrate 27 and a SiC epitaxial layer 28.
  • the SiC epitaxial layer 28 is laminated on the SiC substrate 27, and this laminated structure is shown as an example of the SiC layer of the present invention.
  • the SiC substrate 27 and the SiC epitaxial layer 28 are n + type and n ⁇ type SiC, respectively.
  • the impurity concentration of the n + -type SiC substrate 27 is, for example, 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the impurity concentration of n ⁇ type SiC epitaxial layer 28 is, for example, 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3 .
  • the n-type impurity for example, N (nitrogen), P (phosphorus), As (arsenic), or the like can be used (hereinafter the same).
  • the thickness of the SiC substrate 27 is, for example, 50 ⁇ m to 1000 ⁇ m, and the SiC epitaxial layer 28 is, for example, 5 ⁇ m or more (specifically, 5 ⁇ m to 100 ⁇ m).
  • a plurality of transistor cells 18 are formed on the surface portion of the SiC epitaxial layer 28.
  • the plurality of transistor cells 18 include a p ⁇ type body region 29, an n + type source region 30 selectively formed in an inner region spaced from the periphery of the p ⁇ type body region 29, and an n + type source.
  • a p + type body contact region 31 selectively formed in an inner region spaced from the periphery of region 30.
  • the n ⁇ -type portion of the SiC epitaxial layer 28 serves as a common drain region for the plurality of transistor cells 18.
  • an n + type source region 30 is formed so as to surround the p + type body contact region 31 except for the transistor cell 18 along the pad peripheral portion 12 (gate finger 5). Further, a p ⁇ type body region 29 is formed so as to surround the n + type source region 30. In the p ⁇ type body region 29, an annular region surrounding the n + type source region 30 is a channel region 32 where a channel is formed when the semiconductor device 1 is turned on.
  • transistor cell 18 along pad peripheral portion 12 gate finger 5
  • p ⁇ type body region 29 and p + type body contact region 31 become p ⁇ type region 34 and p + type region 33 described later, respectively. Electrically connected.
  • the impurity concentration of p ⁇ type body region 29 is, for example, 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration of n + type source region 30 is, for example, 1 ⁇ 10 17 cm ⁇ . is 3 ⁇ 1 ⁇ 10 21 cm -3
  • the impurity concentration of the p + -type body contact region 31 is, for example, 1 ⁇ 10 19 cm -3 ⁇ 1 ⁇ 10 21 cm -3.
  • ap ⁇ type body region 29 is formed on the surface portion of SiC epitaxial layer 28 by ion implantation. Thereafter, n + -type source region 30 and p + -type body contact region 31 are formed by sequentially implanting n-type impurities and p-type impurities into the surface portion of p ⁇ -type body region 29. Thereby, the transistor cell 18 composed of the regions 29 to 31 is formed.
  • the p-type impurity for example, B (boron), Al (aluminum) or the like can be used (hereinafter the same).
  • a p ⁇ type region is formed on the surface portion of the SiC epitaxial layer 28. 34 is formed. A p + type region 33 is formed on the surface portion of the p ⁇ type region 34.
  • the p + -type region 33 selectively exposes the p ⁇ -type portion of the p ⁇ -type region 34 to the SiC surface in the region facing the built-in resistor 21 of the SiC epitaxial layer 28, and in other regions, the p + -type region 33 It is formed over almost the entire lower region of the gate metal 44 and the like so that the p + type portion is selectively exposed on the SiC surface. That is, the gate metal 44 and the gate finger 5 face the p ⁇ type portion in the region where the internal resistor 21 is disposed, but face the p + type portion in most other regions. Yes.
  • the p + -type region 33 and the p ⁇ -type region 34 are formed so as to extend below the source metal 43, respectively.
  • the source metal 43 (in this embodiment, the portion outside the source pad 6) is formed.
  • the p + type body contact region 31 and the p ⁇ type body region 29 are integrally connected.
  • the p + type body contact region 31 and the p + type region 33 of the transistor cell 18 along the pad peripheral portion 12 (gate finger 5) are indicated by hatched regions.
  • the p + type body contact region 31 is fixed to the ground potential together with the source metal 43, whereby the p + type region 33 is stabilized at 0V. Therefore, it is preferable that most of the gate metal 44 and the gate finger 5 are opposed to the p + type region 33 as in this embodiment.
  • the p + -type region 33 and the p ⁇ -type region 34 are formed in the same process as the p + -type body contact region 31 and the p ⁇ -type body region 29, respectively, and the impurity concentration and depth thereof are also the same.
  • a gate insulating film 35 is formed on the surface of the SiC epitaxial layer 28.
  • the gate insulating film 35 is made of an insulating material such as silicon oxide, and has a thickness of 0.001 ⁇ m to 1 ⁇ m, for example.
  • the gate insulating film 35 is a common insulating film for insulating the gate electrode 19 and the built-in resistor 21 from the SiC epitaxial layer 28.
  • the gate electrode 19 and the built-in resistor 21 are formed on the gate insulating film 35.
  • the gate electrode 19 is formed so as to face the channel region 32 of each transistor cell 18 with the gate insulating film 35 interposed therebetween.
  • the built-in resistor 21 is formed so as to face the exposed p ⁇ type portion of the p ⁇ type region 34 with the gate insulating film 35 interposed therebetween.
  • Both the gate electrode 19 and the built-in resistor 21 are made of p-type polysilicon and may be formed in the same process.
  • the gate electrode 19 and the built-in resistor 21 contain B (boron) as a p-type impurity.
  • B (boron) -containing polysilicon has a larger specific resistance value than phosphorus (P) -containing polysilicon generally used in Si semiconductor devices. Accordingly, the boron-containing polysilicon (built-in resistor 21) requires a smaller area than the phosphorus-containing polysilicon even when the same resistance value is realized. Therefore, the area occupied by the built-in resistor 21 on the SiC epitaxial layer 28 can be reduced, so that the space can be effectively used.
  • the concentration of the p-type impurity contained in the polysilicon can be appropriately changed according to the design resistance values of the gate electrode 19 and the built-in resistor 21.
  • the concentration is set so that the sheet resistance of the built-in resistor 21 is 10 ⁇ / ⁇ or more. If the sheet resistance of the built-in resistor 21 is 10 ⁇ / ⁇ or more in practice, the resistance value of the built-in resistor 21 as a whole does not increase, and the resistance value varies among the plurality of semiconductor devices 1 without increasing the area of the built-in resistor 21. You can make it bigger than you can. For example, when the variation in resistance value is 0.1 ⁇ to 20 ⁇ , the resistance value of the built-in resistor 21 can be 2 ⁇ to 40 ⁇ with a small area.
  • the total resistance value of the gate electrode 19 and the resistance value of the built-in resistor 21 is preferably 4 ⁇ to 50 ⁇ .
  • the thickness of the gate electrode 19 and the built-in resistor 21 is preferably 2 ⁇ m or less. By setting the thickness of the built-in resistor 21 to 2 ⁇ m or less, the resistance value of the entire built-in resistor 21 can be easily made larger than the variation in resistance value among the plurality of semiconductor devices 1. Conversely, if the built-in resistor 21 is too thick, it cannot be said that the resistance value is too low.
  • the insulating film 47 is further formed on the SiC epitaxial layer 28.
  • the insulating film 47 is made of an insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN), and has a thickness of 1 ⁇ m to 5 ⁇ m, for example.
  • a BPSG Bipolar Phosphorus Silicon Glass
  • the insulating film 47 includes an interlayer film 36 formed so as to cover the gate electrode 19 and the built-in resistor 21.
  • the interlayer film 36 is formed so as to enter a region (first region) in which the gate electrode 19 and the built-in resistor 21 are not disposed in the region on the gate insulating film 35.
  • the distance between the SiC epitaxial layer 28 and the gate metal 44 can be increased in the region where the built-in resistor 21 is not disposed, so that the capacitance between them can be reduced.
  • the pad side contact 22 and the cell side contact 23 are formed so as to penetrate through the interlayer film 36.
  • the pad side contact 22 and the cell side contact 23 are formed of metal vias integrally formed with the gate metal 44 and the gate finger 5 (pad peripheral portion 12), respectively.
  • a source contact 46 is formed in the interlayer film 36 so as to penetrate the n + -type source region 30 and the p + -type body contact region 31 from the source metal 43.
  • the source contact 46 is made of a metal via formed integrally with the source metal 43.
  • the gate metal 44, the gate finger 5, and the source metal 43 are formed with a space therebetween.
  • a passivation film 40 is formed on the interlayer film 36 so as to cover the gate metal 44, the gate finger 5, and the source metal 43.
  • a passivation film 40 openings 41 and 42 that expose part of the gate metal 44 and the source metal 43 are formed.
  • the polysilicon resistor (built-in resistor 21) is interposed between the gate metal 44 and the gate finger 5 (pad peripheral portion 12). ing. That is, the built-in resistor 21 is interposed in the middle of the current path that continues from the outside to the plurality of transistor cells 18.
  • the resistance value of the built-in resistor 21 can be made dominant in the resistance value (gate resistance) obtained by adding the resistance value of the gate electrode 19 and the resistance value of the built-in resistor 21. it can. Therefore, even when a plurality of semiconductor devices 1 having variations in the resistance value of the gate electrode 19 are connected in parallel and used, the resistance value of the built-in resistor 21 can be relatively increased by making the resistance value larger than the variation. Current flow into the semiconductor device 1 having a low resistance value of the electrode 19 can be restricted. As a result, the generation of noise during use can be reduced.
  • the polysilicon constituting the built-in resistor 21 is a material whose resistance value can be easily controlled by impurity implantation or the like, and its processing is established by conventional semiconductor manufacturing techniques. Accordingly, when the built-in resistor 21 is introduced, it is possible to avoid the semiconductor device 1 itself and the structure of the module including the semiconductor device 1 from becoming complicated.
  • the built-in resistor 21 may vary in size and thickness due to variations in processing accuracy (such as etching dimensions) when the semiconductor device 1 is manufactured. Compared to the above, the processing dimension is small. Therefore, the variation in the built-in resistor 21 hardly causes the generation of noise.
  • the built-in resistor 21 is connected to the gate metal 44 below the gate metal 44, the flow of gate current can be restricted at the entrance of the current path that continues from the outside to the plurality of transistor cells 18. Thereby, it is possible to prevent an inrush current from flowing only to the specific transistor cell 18.
  • FIG. 2 consider a case where the built-in resistor 21 is formed in the middle of the first finger 13 and the second finger 14 of the gate finger 5 as a detour of these fingers 13 and 14.
  • an inrush current may flow from the fingers 13 and 14 to the gate electrode 19 through the gate contact 20 before reaching the built-in resistor 21.
  • the gate current can be limited at the entrance of the current path as in this embodiment, variations in switching speed among the plurality of transistor cells 18 can be reduced.
  • the built-in resistors 21 are arranged with symmetry. This feature can also reduce the variation in switching speed among the plurality of transistor cells 18.
  • the region facing internal resistor 21 is p ⁇ type region 34 having an impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or less. Therefore, the dielectric breakdown of the gate insulating film 35 can be satisfactorily suppressed. Furthermore, since the p ⁇ type region is less likely to accumulate carriers than the n type region, the capacitance between the built-in resistor 21 and the p ⁇ type region 34 facing each other with the gate insulating film 35 interposed therebetween may be reduced. it can.
  • the gate metal 44 and the built-in resistor 21 are connected by a pad-side contact 22 made of a metal via. Therefore, the built-in resistor 21 contributes to the current path from the outside to the plurality of transistor cells 18 by changing the position of the pad side contact 22 along the surface of the SiC epitaxial layer 28 or changing the diameter of the via. You can easily adjust the resistance value.
  • the distance from the contact position with respect to the built-in resistor 21 to the pad peripheral portion 12 can be changed from D 1 to D only by bringing the pad side contact 22 closer to the pad peripheral portion 12 as in the pad side contact 37 shown by a broken line in FIG. It can be easily shortened to 2 . Thereby, the resistance value of the built-in resistor 21 can be reduced. Conversely, the resistance value of the built-in resistor 21 can be increased if the distance from the pad peripheral portion 12 is increased. Further, the resistance value of the current path toward the built-in resistor 21 can be increased only by making the via diameter smaller than that of the pad side contact 22 as in the pad side contact 38 shown by a broken line in FIG. On the contrary, if the via diameter is increased, the resistance value of the path can be reduced.
  • FIG. 5 is an enlarged view of a region surrounded by a two-dot chain line V in FIG. 6 is a cross-sectional view of the semiconductor device taken along the cutting line VI-VI in FIG. 5 and FIG. 6, for the sake of clarity, the scale of each component may be different from that of FIGS. 1 to 4, and the scale of each component may be different between FIG. 5 and FIG. is there.
  • FIGS. 5 and 6 for the sake of clarity, some of the elements that are not exposed on the outermost surface of the semiconductor device 1 in actual plan view are indicated by solid lines.
  • each transistor cell 18 is arranged in a matrix in a plan view in the outer cell region 45 formed in the peripheral portion of the active region 2.
  • the configuration of each transistor cell 18 is the same as the configuration described with reference to FIGS.
  • a p ⁇ type region 51 is formed on the surface portion of the SiC epitaxial layer 28.
  • a p + type region 52 is formed on the surface portion of the p ⁇ type region 51.
  • the p ⁇ type region 51 is formed linearly along the periphery of the active region 2 and is integrated with the p ⁇ type body regions 29 of the (outermost) transistor cells 18. In FIG. 5, only the portion adjacent to the outer cell region 45 is shown as the p ⁇ type region 51, but actually, the cell region (the inner cell region 7 and the inner cell region 7 and the entire periphery of the active region 2). It may also surround the outer cell area 45).
  • p + -type region 52 p - inner region of the mold region 51 - in (p peripheral region spaced from the mold region 51) is formed in a linear shape extending in the longitudinal direction. Note that the p ⁇ -type region 51 and the p + -type region 52 are formed in the same process as the p ⁇ -type body region 29 and the p + -type body contact region 31, respectively, and the impurity concentration and depth thereof are also the same.
  • a plurality of guard rings 53 as an example of the termination structure of the present invention are formed on the periphery of the active region 2 so as to surround the cell region (the inner cell region 7 and the outer cell region 45).
  • the plurality of guard rings 53 are guard ring regions having a predetermined width (G) from the outermost region (in this embodiment, p ⁇ type region 51) in the SiC epitaxial layer 28 having the same potential as the source metal 43. Is arranged.
  • the predetermined width (G) is 5 ⁇ m to 100 ⁇ m (for example, 28 ⁇ m).
  • the impurity concentration is, for example, 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 and the depth is 0.1 ⁇ m to 2 ⁇ m.
  • a p ⁇ type region 55 is formed on the surface portion of the SiC epitaxial layer 28, and a p + type region 56 is formed on the surface portion of the p ⁇ type region 55.
  • p - type region 55 and p + -type region 56 p - like the type region 51 and p + -type region 52, p - is formed by type body region 29 and p + -type body contact region 31 and the same process Region (impurity concentration and depth are the same).
  • the p ⁇ -type region 55 and the p + -type region 56 form a stacked structure because the p + -type region 56 is formed over the entire surface portion of the p ⁇ -type region 55.
  • the p ⁇ -type region 55 and the p + -type region 56 are formed at a dicing region 54 set at the end of the SiC epitaxial layer 28.
  • the dicing region 54 is a region having a predetermined width including a dicing line 58 set at the boundary between adjacent semiconductor devices 1 in the wafer 57. Each semiconductor device 1 is separated into pieces by cutting the wafer 57 along the dicing line 58. At this time, it is necessary to provide a margin with a predetermined width in consideration of the positional deviation of the dicing saw, and this margin portion remains as the dicing region 54 after the separation.
  • P ⁇ type region 55 and p + type region 56 are arranged in dicing region 54 so as to be exposed at end face 59 of SiC epitaxial layer 28.
  • the width (F) of the p ⁇ -type region 55 and the p + -type region 56 with respect to the exposed surface (end surface 59) is 5 ⁇ m to 100 ⁇ m (for example, 20 ⁇ m).
  • the width (F) may be set in a range equal to or larger than the difference between the width (D) of the dicing region 54 and twice the width (E) of the depletion layer 60 extending from the guard ring 53.
  • the width (D) of the dicing region 54 uses a distance (for example, 13 ⁇ m) from the end face 59 of the SiC epitaxial layer 28 to the edge of the passivation film 40 in this embodiment. it can.
  • the width (E) of the depletion layer 60 a value calculated by the following equation (1) can be used.
  • the insulating film 47 further includes a lower metal insulating film 61 and an end insulating film 62 as an example of the lower electrode insulating film of the present invention.
  • a contact hole 63 exposing the p + -type region 52 is formed in the insulating film 47, and an inner portion with the contact hole 63 as a boundary is an interlayer film 36 and is formed on the gate insulating film 35. .
  • the outer portion adjacent to the interlayer film 36 across the contact hole 63 is the lower metal insulating film 61.
  • Source metal 43 is connected to p + -type region 52 through contact hole 63. Further, the source metal 43 has an overlap portion 64 that is drawn outward in the lateral direction so as to overlap the lower metal insulating film 61.
  • the overlap portion 64 faces the guard ring 53 with the lower metal insulating film 61 interposed therebetween.
  • the overlap portion 64 is provided so as to partially cover a region where the guard ring 53 is formed (a guard ring region having a width (G)), and an end portion of the overlap portion 64 corresponds to the guard ring region. It arrange
  • the overlap portion 64 may cover the entire guard ring region, but the position of the end portion is determined so that the distance (B) in FIG.
  • the distance (B) is the lateral length between the source metal 43 on the lower metal insulating film 61 and the SiC epitaxial layer 28. In this embodiment, the distance (B) is the length from the edge of the overlap portion 64 to the edge of the lower metal insulating film 61. Further, the distance (B) may be twice or more the width (E) of the depletion layer 60.
  • the source metal 43 preferably has a laminated structure represented by Ti / TiN / Al—Cu.
  • the source metal 43 includes a Ti / TiN film 65 (barrier film) and an Al—Cu film 66 that are sequentially stacked from the SiC epitaxial layer 28 side.
  • illustration of the Ti / TiN film 65 and the Al—Cu film 66 is omitted.
  • n-type region 67 (first conductivity type region) in which the SiC surface of the SiC epitaxial layer 28 is exposed over a distance (A) is formed outside the metal lower insulating film 61.
  • the n-type region 67 is a part of the SiC epitaxial layer 28 exposed from the opening 68 formed outside the lower metal insulating film 61 (between the lower metal insulating film 61 and the end insulating film 62 in this embodiment). It is.
  • the opening 68 is formed in a straight line along the boundary between the active region 2 and the outer peripheral region 3, for example.
  • the distance (A) of the n-type region 67 is 40 ⁇ m or more (for example, 45 ⁇ m to 180 ⁇ m), but the total with the distance (B) is preferably 180 ⁇ m or less. By making the sum of the distance (A) and the distance (B) 180 ⁇ m or less, the chip size of the semiconductor device 1 can be kept to a moderate size.
  • End insulating film 62 is formed to cover dicing region 54 of SiC epitaxial layer 28. Specifically, the end insulating film 62 extends laterally from the end face 59 of the SiC epitaxial layer 28 beyond the dicing region 54 to an inner region.
  • the width (H) of the end insulating film 62 with respect to the end face 59 is 10 ⁇ m to 105 ⁇ m (for example, 22 ⁇ m) in this embodiment.
  • the p ⁇ type region 55 and the p + type region 56 (p type region) are covered with the end insulating film 62.
  • the passivation film 40 is an example of the insulator of the present invention together with the insulating film 47, and is made of an organic insulator.
  • organic insulators examples include polyimide materials, polybenzoxazole materials, acrylic materials, and the like. That is, in this embodiment, the passivation film 40 is configured as an organic passivation film.
  • the thickness of the passivation film 40 is, for example, 0.2 ⁇ m to 20 ⁇ m.
  • the passivation film 40 is formed so as to cover the insulating film 47.
  • the passivation film 40 is formed almost over the entire area of the SiC epitaxial layer 28 except that the end of the SiC epitaxial layer 28 is not covered (in other words, the passivation film 40 defines the dicing region 54). It is formed over. Therefore, the passivation film 40 is in contact with the n-type region 67 of the SiC epitaxial layer 28 over a distance (A) of 40 ⁇ m or more in the opening 68 of the insulating film 47.
  • the passivation film 40 does not cover the end portion of the SiC epitaxial layer 28, but has an overlap portion 69 that overlaps a part of the end insulating film 62.
  • the overlap portion 69 prevents the SiC surface of the SiC epitaxial layer 28 from being exposed to the outside.
  • the overlap width (C) between the overlap portion 69 and the end insulating film 62 is 5 ⁇ m or more (for example, 9 ⁇ m) in this embodiment.
  • the overlap portion 69 is formed away from the p-type region (p ⁇ type region 55 and p + type region 56) in plan view. Thereby, the overlap portion 69 faces the n-type portion of the SiC epitaxial layer 28 with the end portion insulating film 62 interposed therebetween, and does not face the p-type region.
  • the distance (A) is 40 ⁇ m or more, so that the organic passivation film 40 and the SiC epitaxial layer 28 (n-type region 67) A sufficient contact area can be secured. Thereby, the adhesiveness of the organic passivation film 40 with respect to the SiC epitaxial layer 28 can be improved.
  • the distance (B) is 40 ⁇ m or more, or more than twice the width (E) of the depletion layer 60, a high-temperature, high-humidity and high-voltage test (for example, 85 ° C., 85% RH, 960 V It can withstand the application conditions for 1000 hours continuously.
  • p-type regions (p ⁇ -type region 55 and p + -type region 56) are formed in SiC epitaxial layer 28, and the p-type region is covered with end insulating film 62. Therefore, when testing the electrical characteristics of the semiconductor device 1 in the state of the wafer 57 before dicing shown in FIG. 7A, the voltage Va applied to the atmosphere between the dicing region 54 and the source metal 43 (the portion exposed from the opening 42) is The burden can be reduced.
  • the source metal 43 of one semiconductor device 1 is set to 0 V, and the back surface of the wafer 57 is set to 1000 V or more (for example, 1700 V).
  • BV maximum applied voltage
  • the n-type portion of the wafer 57 including a part of the dicing region 54 (a portion other than the p ⁇ -type region 55 and the p + -type region 56) is fixed at a potential of 1000 V or more, the dicing region 54 and the source A potential difference of 1000 V or more is generated between the metal 43 and the metal 43.
  • p-type regions (p ⁇ -type region 55 and p + -type region 56) are formed along dicing region 54, and dicing region 54 is formed of end insulating film 62. Covered.
  • the maximum applied voltage (BV) of 1000 V or more applied between the dicing region 54 and the source metal 43 is relaxed in two stages of the end insulating film 62 and the p-type region (p ⁇ type region 55 and p + type region 56). can do. Thereby, the burden of the voltage Va applied to the atmosphere between the dicing region 54 and the source metal 43 can be reduced. As a result, the semiconductor device 1 having a breakdown voltage value (BV) of 1000 V or more can be realized.
  • the thickness of the lower metal insulating film 61 is 1 ⁇ m or more, dielectric breakdown can be prevented even when a voltage of 1000 V or higher is applied to the lower metal insulating film 61.
  • the insulating film 47 is BPSG, the lower metal insulating film 61 and the end insulating film 62 can be easily flattened by reflow, and the corners of the insulating films 61 and 62 can be rounded (smoothly). it can. As a result, the adhesion of the passivation film 40 to the insulating films 61 and 62 can be improved.
  • the semiconductor device 1 in the state of the wafer 57b can be easily divided (diced).
  • 8 to 14 are schematic sectional views of a semiconductor device according to an embodiment of the present invention. 8 to 14, elements corresponding to those in FIG. 6 described above are denoted by the same reference numerals.
  • the overlap portion 69 of the passivation film 40 is formed so as to selectively cover the p-type region (p ⁇ -type region 55 and p + -type region 56) via the end insulating film 62.
  • the overlap part 69 has an overlap part with respect to the said p-type area
  • the end insulating film 62 is not formed. Instead, the passivation film 40 covers the SiC epitaxial layer 28 until the end face 59 is reached.
  • the dicing area 54 may be set with an appropriate width (D) from the end face 59.
  • the distance (A) may be defined by the length from the edge of the lower metal insulating film 61 to the end face 59 of the SiC epitaxial layer 28.
  • the semiconductor device 74 in FIG. 10 has the same configuration as the semiconductor device 73 in FIG. 9 except that the p ⁇ type region 55 and the p + type region 56 (p type region) are formed in the dicing region 54. ing.
  • the distance (A) may be defined by the length from the edge of the lower metal insulating film 61 to the p-type region. That is, the distance (A) may be 40 ⁇ m or more with respect to the section where the passivation film 40 is in contact with the n-type portion of the SiC epitaxial layer 28.
  • openings 68 are formed outside the metal under-insulating film 61 of the insulating film 47.
  • openings 68 are formed between the lower metal insulating film 61 and the outer insulating film 79 and between the outer insulating film 79 and the end face 59 of the SiC epitaxial layer 28, respectively.
  • the passivation film 40 is in contact with the n-type region 67 of the SiC epitaxial layer 28 in each opening 68 over a distance (A 1 ) and a distance (A 2 ).
  • the distance of the section where the passivation film 40 is in contact with the n-type region 67 is 40 ⁇ m or more in total of the distance (A 1 ) and the distance (A 2 ) of the contact section in each of the plurality of n-type regions 67. Good.
  • the semiconductor device 76 of FIG. 12 has the same configuration as the semiconductor device 73 of FIG. 9 except that the recess 80 is selectively formed in the n-type region 67.
  • the passivation film 40 is in contact with the n-type region 67 on the inner surface (bottom surface and both side surfaces) of the recess 80.
  • the distance of the section where the passivation film 40 is in contact with the n-type region 67 is the contact distance (A 5 ) in a region other than the recess 80 and the distance of the contact section on each of the bottom surface and both side surfaces of the recess 80 ( A total of 40 ⁇ m or more including A 3 ) and distance (A 4 ) is sufficient.
  • the transistor cell 18 is formed of a MOSFET cell having a trench gate structure.
  • the gate electrode 19 is embedded in the gate trench 39 formed between each of the plurality of transistor cells 18 via the gate insulating film 35.
  • a Schottky barrier diode 81 is formed in the active region 2. That is, instead of the source metal 43, a Schottky metal 82 that forms a Schottky junction with the SiC epitaxial layer 28 is provided.
  • the distance (A) is 40 ⁇ m or more
  • the distance (B) is 40 ⁇ m or more
  • an end portion of the SiC epitaxial layer 28 is covered with an insulator (the end insulating film 62 or the passivation film 40).
  • the transistor cell 18 may be an IGBT cell having a planar gate structure or a trench gate structure.
  • a p + type SiC substrate 27 may be used in place of the n + type SiC substrate 27 in FIGS.
  • various semiconductor element structures may be formed in the active region 2.
  • the surface electrodes such as the source metal 43 and the Schottky metal 82 do not need to be made of metal, and may be semiconductor electrodes such as polysilicon, for example.
  • the built-in resistor 21 does not need to be embedded in the interlayer film 36 below the gate metal 44.
  • a polysilicon wiring connected to the gate metal 44 and the gate finger 5 is formed on the surface of the interlayer film 36. You may form as.
  • a material of the built-in resistor 21 instead of polysilicon, a material having a resistance value equal to or larger than that of the gate metal 44 and the gate finger 5 (for example, Al (aluminum), AlCu (aluminum-copper alloy), Metal wiring such as Cu (copper) may be used. Even if the built-in resistor 21 is a metal, the distance between the gate metal 44 and the gate finger 5 can be increased. Therefore, the total resistance value of the gate electrode 19 and the built-in resistor 21 can be increased. it can.
  • the built-in resistor 21 does not have to be formed below the gate metal 44, and may be formed below the gate finger 5, for example.
  • the built-in resistor 21 may be linear along a part of the peripheral edge 24 of the gate metal 44 or may be annular along the entire periphery of the peripheral edge 24 of the gate metal 44.
  • the conductivity type of each semiconductor portion of the semiconductor device 1 described above may be employed.
  • the p-type portion may be n-type and the n-type portion may be p-type.

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Abstract

　本発明の半導体装置は、第１導電型のＳｉＣ層と、前記ＳｉＣ層上に選択的に形成された電極と、前記ＳｉＣ層上に形成され、前記ＳｉＣ層の端部に設定されたダイシング領域に達している絶縁物とを含み、前記絶縁物は、前記電極の下方に配置された電極下絶縁膜および当該電極下絶縁膜を覆うように配置された有機絶縁層を含み、前記有機絶縁層が前記ＳｉＣ層に接している区間の距離（Ａ）は４０μｍ以上であり、前記電極下絶縁膜上の前記電極と前記ＳｉＣ層との横方向の距離（Ｂ）は４０μｍ以上である。

Description

半導体装置
　本発明は、ＳｉＣ半導体装置に関する。
　従来、半導体装置の特性を試験するときに不具合が生じないようにするため、種々の提案がなされている。たとえば、特許文献１は、電気特性の試験中に大気中で放電が起きないようにする対策を提案している。具体的には、特許文献１は、半導体ウエハにベース領域およびエミッタ領域を形成し、ベース電極、エミッタ電極をパターニングした後、その表面にポリイミド膜を被着してパターニングし、ダイシング領域およびその他の電極ボンディング部を除く領域を被覆する工程を含む、半導体装置の製造方法を開示している。
特開昭６０－５０９３７号公報 特開昭５４－４５５７０号公報 特開２０１１－２４３８３７号公報 特開２００１－１７６８７６号公報 再公表特許ＷＯ２００９／１０１６６８号公報
　ところで、半導体装置の試験として、高温高湿高電圧試験が採用され始めている。当該試験では、半導体装置は、たとえば、８５℃、８５％ＲＨおよび９６０Ｖ印加の条件に連続１０００時間（約４０日間）晒される。従来は、上記の温度、湿度および電圧それぞれの条件に個別に耐えうる対策は施されていたが、これら３つの条件全てをクリアする対策は、未だ提案されるに至っていない。
　そこで、本発明の一実施形態は、ウエハ状態で実施される電気特性試験中の放電を防止できると共に、高温高湿高電圧試験に耐えることができるＳｉＣ半導体装置を提供する。
　本発明の一実施形態に係る半導体装置は、第１導電型のＳｉＣ層と、前記ＳｉＣ層上に選択的に形成された電極と、前記ＳｉＣ層上に形成され、前記ＳｉＣ層の端部に設定されたダイシング領域に達している絶縁物とを含み、前記絶縁物は、前記電極の下方に配置された電極下絶縁膜および当該電極下絶縁膜を覆うように配置された有機絶縁層を含み、前記有機絶縁層が前記ＳｉＣ層に接している区間の距離（Ａ）は４０μｍ以上であり、前記電極下絶縁膜上の前記電極と前記ＳｉＣ層との横方向の距離（Ｂ）は４０μｍ以上である。
　この構成によれば、ダイシング領域が絶縁物で覆われているので、ウエハ状態の半導体装置の電気特性を試験するとき、ダイシング領域－電極間における大気中にかかる電圧の負担を軽くすることができる。言い換えると、ダイシング領域－電極間にかかる電圧を、大気および絶縁物で分け合うことができるので、大気中での放電を防止することができる。
　さらに、距離（Ａ）が４０μｍ以上であるため、有機絶縁層とＳｉＣ層との接触面積を十分に確保できるので、ＳｉＣ層に対する有機絶縁層の密着性を向上させることができる。それに加えて、距離（Ｂ）が４０μｍ以上であるため、高温高湿高電圧試験にも耐えることができる。距離（Ａ）および距離（Ｂ）を上記の範囲にすることは、ＳｉＣ半導体装置では全く新しい知見である。ＳｉＣでは、空乏層の横方向への広がりがＳｉに比べて小さいため、従来は距離（Ａ）および距離（Ｂ）を長くしてチップサイズを大きくする必要がなかった。チップサイズを大きくしなくても空乏層がチップ端面に到達する可能性が低い上、チップサイズの拡大は、チップ面積単位のオン抵抗の上昇の要因となるおそれがあったからである。このような背景のもと、本願発明者らは、距離（Ａ）および距離（Ｂ）を敢えて４０μｍ以上にすることで、高温高湿高電圧試験に対する耐性を向上できることを見出したものである。
　前記半導体装置が、前記ダイシング領域に形成された第２導電型領域をさらに含む場合、前記距離（Ａ）は、前記ＳｉＣ層の第１導電型領域に前記有機絶縁層が接している区間に関して４０μｍ以上であってもよい。
　この構成によれば、ダイシング領域－電極間にかかる電圧を、第２導電型領域にも分配することができる。よって、大気中での放電をより効果的に防止することができる。
　前記有機絶縁層は、前記ダイシング領域を覆うように形成され、当該ダイシング領域において前記第２導電型領域に接していてもよい。
　前記有機絶縁層が、前記ダイシング領域を覆っておらず、前記絶縁物が、前記電極下絶縁膜と同一層の膜からなり、前記ダイシング領域を覆うと共に前記有機絶縁層と部分的に重なる端部絶縁膜をさらに含む場合、前記有機絶縁層と前記端部絶縁膜との重なり幅（Ｃ）は５μｍ以上であってもよい。
　この構成によれば、ダイシング領域が有機絶縁層で覆われていないので、ウエハ状態の半導体装置を容易に分割（ダイシング）することができる。この場合でも、ダイシング領域は、絶縁物を構成する端部絶縁膜で覆われているので、上記の放電防止効果を十分に実現することができる。
　前記絶縁物が、前記電極下絶縁膜と同一層の膜からなり、前記ダイシング領域を覆う端部絶縁膜をさらに含む場合、前記有機絶縁層は、前記端部絶縁膜を介して前記第２導電型領域を選択的に覆うように前記端部絶縁膜に重なっており、前記有機絶縁層と前記端部絶縁膜との重なり幅（Ｃ）は５μｍ以上であってもよい。
　前記端部絶縁膜は、前記電極下絶縁膜と同じ厚さを有していてもよい。
　この構成によれば、端部絶縁膜を電極下絶縁膜と同一工程で作製できるので、製造工程を簡単にすることができる。
　前記距離（Ａ）は、４５μｍ～１８０μｍであってもよいし、前記距離（Ｂ）は、４５μｍ～１８０μｍであってもよい。また、前記距離（Ａ）および前記距離（Ｂ）の合計は、１８０μｍ以下であってもよい。
　距離（Ａ）および距離（Ｂ）を上記の範囲にすることによって、半導体装置のチップサイズを程よい大きさに留めることができる。また、距離（Ａ）および距離（Ｂ）が上記の範囲の場合に大気中放電が起きやすいので、ダイシング領域を絶縁物で覆うことが役に立つ。
　前記半導体装置の降伏電圧値（ＢＶ）は、１０００Ｖ以上であってもよい。
　降伏電圧値（ＢＶ）が１０００Ｖ以上の場合に大気中放電が起きやすいので、ダイシング領域を絶縁物で覆うことが役に立つ。
　前記ＳｉＣ層の第１導電型の不純物濃度は１×１０１６ｃｍ－３以下であり、前記ＳｉＣ層の厚さは５μｍ以上であってもよい。
　前記半導体装置が、前記ＳｉＣ層において前記電極よりも外方に形成された不純物領域からなる第２導電型の終端構造をさらに含む場合、前記第２導電型領域の幅（Ｆ）は、前記ダイシング領域の幅（Ｄ）と前記終端構造から延びる空乏層の幅（Ｅ）の２倍との差以上であってもよい。
　前記電極は、Ｔｉ／ＴｉＮ／Ａｌ-Ｃｕで表される積層構造からなっていてもよい。
　Ａｌ-Ｃｕを使用することによって、湿度に対する耐性をより向上させることができる。
　前記電極下絶縁膜は、１μｍ以上の厚さを有するＳｉＯ２膜からなっていてもよい。この場合、前記ＳｉＯ２膜は、リン（Ｐ）やボロン（Ｂ）を含んでいてもよい。
　１μｍ以上の厚さを有するＳｉＯ２膜を使用していれば、電極下絶縁膜に１０００Ｖ以上の電圧が印加されても絶縁破壊を防止することができる。また、リン（Ｐ）やボロン（Ｂ）が含まれていれば、リフローによって、電極下絶縁膜を容易に平坦化することができる。また、電極下絶縁膜の角部を丸く仕上げることができる。
　前記電極下絶縁膜は、１μｍ以上の厚さを有するＳｉＮ膜からなっていてもよい。
　１μｍ以上の厚さを有するＳｉＮ膜を使用していれば、電極下絶縁膜に１０００Ｖ以上の電圧が印加されても絶縁破壊を防止することができる。
　前記有機絶縁層は、ポリイミド系の素材、ポリベンゾオキサゾール系の素材、アクリル系の素材等からなっていてもよい。
　前記ＳｉＣ層には半導体素子構造としてＭＯＳＦＥＴが形成されており、前記電極は、前記ＭＯＳＦＥＴのソースに電気的に接続されたソース電極を含んでいてもよい。この場合、前記ＭＯＳＦＥＴは、プレーナゲート構造を有していてもよいし、トレンチゲート構造を有していてもよい。
　また、前記ＳｉＣ層には半導体素子構造としてショットキーバリアダイオードが形成されており、前記電極は、前記ショットキーバリアダイオードの一部を構成するショットキー電極を含んでいてもよい。
　さらに、前記ＳｉＣ層には半導体素子構造としてＩＧＢＴが形成されており、前記電極は、前記ＩＧＢＴのソースに電気的に接続されたソース電極を含んでいてもよい。
　前記有機絶縁層が、複数の領域において前記ＳｉＣ層に接している場合、前記距離（Ａ）は、当該複数の領域それぞれにおける接触区間の距離のトータルで４０μｍ以上であってもよい。
　前記半導体装置が、前記ＳｉＣ層に選択的に形成され、前記有機絶縁層で満たされた凹部をさらに含む場合、前記距離（Ａ）は、前記凹部の内面における前記有機絶縁層の接触区間を含めたトータルで４０μｍ以上であってもよい。
　本発明の一実施形態に係る半導体装置は、第１導電型のＳｉＣ層と、前記ＳｉＣ層上に選択的に形成された電極と、前記ＳｉＣ層上に形成され、前記ＳｉＣ層の端部に設定されたダイシング領域に達している絶縁物と、前記ＳｉＣ層において前記電極よりも外方に形成された不純物領域からなる第２導電型の終端構造とを含み、前記絶縁物は、前記電極の下方に配置された電極下絶縁膜および当該電極下絶縁膜を覆うように配置された有機絶縁層を含み、前記有機絶縁層が前記ＳｉＣ層に接している区間の距離（Ａ）は４０μｍ以上であり、前記電極下絶縁膜上の前記電極と前記ＳｉＣ層との横方向の距離（Ｂ）は、前記終端構造から延びる空乏層の幅（Ｅ）の２倍以上である。
　この構成によれば、ダイシング領域が絶縁物で覆われているので、ウエハ状態の半導体装置の電気特性を試験するとき、印加電圧を絶縁物で緩和することができる。これにより、ダイシング領域－電極間における大気中にかかる電圧の負担を軽くすることができる。言い換えると、ダイシング領域－電極間にかかる電圧を、大気および絶縁物で分け合うことができるので、大気中での放電を防止することができる。
　さらに、距離（Ａ）が４０μｍ以上であり、距離（Ｂ）が終端構造から延びる空乏層の幅（Ｅ）の２倍以上であるため、高温高湿高電圧試験にも耐えることができる。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の一点鎖線IIで囲まれた領域の拡大図である。 図３は、図２の二点鎖線IIIで囲まれた領域の拡大図である。 図４は、図３の切断線IV－IVで半導体装置を切断したときの断面図である。 図５は、図２の二点鎖線Vで囲まれた領域の拡大図である。 図６は、図５の切断線VI－VIで半導体装置を切断したときの断面図である。 図７Ａは、ウエハの切断に関連する工程を説明するための断面図である。 図７Ｂは、切断後のウエハの状態を示す断面図である。 図８は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図９は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図１０は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図１１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図１２は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図１３は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図１４は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。なお、図１では、明瞭化のため、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示している。
　半導体装置１は、ＳｉＣが採用された半導体装置であって、たとえば、その最表面を法線方向から見た平面視（以下、単に「平面視」と言う。）において、四角形のチップ状に形成されている。
　半導体装置１には、アクティブ領域２およびアクティブ領域２を取り囲む外周領域３が設定されている。アクティブ領域２は、この実施形態では、半導体装置１の内方領域において平面視略四角形状に形成されているが、その形状は特に制限されない。
　アクティブ領域２には、ゲートメタル４４、本発明の電極の一例としてのソースメタル４３およびゲートフィンガー５が形成されている。そして、これらを覆うように、半導体装置１の最表面には、パッシベーション膜４０が形成されている。パッシベーション膜４０には、ゲートメタル４４の一部およびソースメタル４３の一部を、それぞれ、ゲートパッド４およびソースパッド６として露出させる開口４１，４２が形成されている。一方、ゲートフィンガー５は、その全体がパッシベーション膜４０に覆われている。なお、図１では明瞭化のため、ゲートフィンガー５を実線で示すと共に、ハッチングを付している。
　ゲートメタル４４、ゲートフィンガー５およびソースメタル４３は、たとえば、Ａｌ（アルミニウム）、ＡｌＣｕ（アルミニウム－銅合金）、Ｃｕ（銅）等のメタル配線からなる。好ましくは、図６の説明でも述べるが、Ｔｉ／ＴｉＮ／Ａｌ-Ｃｕで表される積層構造からなる。
　ポリシリコンよりも低抵抗なメタル配線でゲートフィンガー５を構成することによって、ゲートメタル４４から比較的距離がある位置（遠い位置）のトランジスタセル１８（図２参照）に対しても、ゲート電流を短時間で供給することができる。また、Ａｌであれば、その加工性が良いので（加工し易いので）、これらの配線の形成工程を簡単にすることができる。一方、ＡｌＣｕはＡｌが使用される場合に比べて、半導体装置１のパワーサイクル耐性や湿度に対する耐性を向上させることができると共に、ゲートパッド４に関してボンディングワイヤの接合強度を向上させることもできる。Ｃｕが使用される場合は、ＡｌおよびＡｌＣｕの場合よりも抵抗率を低減できる利点がある。
　ゲートメタル４４は、アクティブ領域２の周縁部（外周領域３との境界付近）の一部に選択的に形成されている。ゲートフィンガー５は、ゲートパッド４の形成位置から、アクティブ領域２の周縁部に沿う方向およびアクティブ領域２の内方に向かう方向に分かれて延びている。これにより、アクティブ領域２には、ゲートメタル４４を挟んで互いに異なる方向に延びる複数のゲートフィンガー５で区画された部分およびゲートフィンガー５の外方領域に、セル領域７，４５が形成されている。
　より具体的には、この実施形態では、ゲートメタル４４は、平面視四角形状に形成され、アクティブ領域２の一辺８の中央部に選択的に配置されている。なお、アクティブ領域２の一辺８（ゲートメタル４４が配置された辺）以外の辺は、一辺８の対辺９、およびこれらの辺８，９の両端部にそれぞれ連続する辺１０，１１である。
　ゲートフィンガー５は、ゲートメタル４４の周囲を、間隔を空けて取り囲むパッド周辺部１２と、当該パッド周辺部１２から、アクティブ領域２の当該一辺８に沿う方向および当該一辺８に直交する方向のそれぞれに延びる第１フィンガー１３および第２フィンガー１４とを含む。
　パッド周辺部１２は、ゲートメタル４４の周囲に沿う平面視四角環状に形成されている。
　第１フィンガー１３は、パッド周辺部１２に対して辺１０およびその反対の辺１１に向かう方向に、辺８に沿って一対形成されている。
　第２フィンガー１４は、第１フィンガー１３に直交する方向に辺９までアクティブ領域２を横切る直線状の主部位１５と、当該主部位１５に一体的に接続され、当該接続箇所から第１フィンガー１３に沿って延びる複数の枝部１６とを含む。枝部１６は、この実施形態では、主部位１５の先端部と主部位１５の途中部の二箇所に接続されて合計二対形成されているが、この数は特に制限されない。
　こうして、アクティブ領域２には、第１フィンガー１３および第２フィンガー１４（主部位１５および枝部１６）によってセル領域７，４５が区画されている。この実施形態では、第２フィンガー１４の主部位１５と中央の枝部１６で形成された交差部の各角に一つずつ、合計４つの内側セル領域７が形成されている。また、アクティブ領域２の周縁とゲートフィンガー５との間には、アクティブ領域２の周縁に沿って環状の外側セル領域４５が形成されている。
　ソースメタル４３は、内側セル領域７および外側セル領域４５のほぼ全体を覆うように形成されている。パッシベーション膜４０には、ソースパッド６が各内側セル領域７に一つずつ配置されるように、合計４つの開口４２が形成されている。
　また、ソースメタル４３には、ゲートメタル４４の形状に応じた凹部１７が形成されている。凹部１７は、ゲートメタル４４が第１フィンガー１４に対してアクティブ領域２の内方側にセットバックされて配置されており、このゲートメタル４４を回避するために形成された窪みである。
　図２は、図１の一点鎖線IIで囲まれた領域の拡大図である。つまり、半導体装置１のゲートパッド４およびその近傍領域を拡大して示す図である。なお、図２では、明瞭化のため、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示している。
　図２に示すように、ゲートフィンガー５（パッド周辺部１２、第１フィンガー１３および第２フィンガー１４）で区画された内側セル領域７および外側セル領域４５には、複数のトランジスタセル１８が配列されている。
　複数のトランジスタセル１８は、この実施形態では、内側セル領域７および外側セル領域４５のそれぞれにおいて、平面視で行列状に配列されている。ゲートフィンガー５の近傍では、複数のトランジスタセル１８は、ゲートフィンガー５の形状に合わせて整列している。たとえば、複数のトランジスタセル１８は、パッド周辺部１２の角部の形状に合わせて屈曲して整列し、直線状の第２フィンガー１４の主部位１５の形状に合わせて直線状に整列している。ソースメタル４３は、これら複数のトランジスタセル１８を覆うように形成されている。
　なお、図２では、明瞭化のため、ソースメタル４３で覆われた複数のトランジスタセル１８の一部のみを表している。また、複数のトランジスタセル１８の配列形態は、行列状に限らず、たとえば、ストライプ状、千鳥状等であってもよい。また、各トランジスタセル１８の平面形状は、四角形状に限らず、たとえば、円形状、三角形状、六角形状等であってもよい。
　互いに隣り合うトランジスタセル１８の間には、ゲート電極１９が形成されている。ゲート電極１９は、内側セル領域７および外側セル領域４５においては、行列状のトランジスタセル１８の各間に配置され、全体として平面視格子状に形成されている。一方、このゲート電極１９は、内側セル領域７および外側セル領域４５だけでなく、ゲートフィンガー５が配置された領域にも形成され、当該ゲートフィンガー５の下方の部分がゲートフィンガー５に対してコンタクトしている。
　この実施形態では、ゲート電極１９の一部は、第１フィンガー１３および第２フィンガー１４の下方領域に形成され、コンタクト部として第１フィンガー１３および第２フィンガー１４に対向している。図２では、明瞭化のため、ゲート電極１９の当該下方領域に形成された部分を、ハッチングを付した領域で表している。これにより、互いに隣り合う内側セル領域７のゲート電極１９は、第２フィンガー１４を下方で横切るゲート電極１９を介して連続している。このゲート電極１９の連続形態は、ゲートメタル４４に隣り合う内側セル領域７と外側セル領域４５との間に関しても同様である。つまり、これらの領域のゲート電極１９は、第１フィンガー１３を下方で横切るゲート電極１９を介して連続している。
　そして、第１フィンガー１３および第２フィンガー１４は、それぞれ、その下方領域に配置されたゲート電極１９に対して、ゲートコンタクト２０によって接続されている。ゲートコンタクト２０は、第１フィンガー１３および第２フィンガー１４の各側縁から間隔を空けたフィンガー中央部において、それぞれの長手方向に沿って直線状に形成されている。
　また、この実施形態では、ゲートメタル４４の下方に複数の内蔵抵抗２１が配置されている。複数の内蔵抵抗２１を、ゲートメタル４４の平面形状の重心位置から互いにほぼ等距離の位置に配置することによって、複数の内蔵抵抗２１の配置に関して対称性を持たすことが好ましい。この実施形態では、複数の内蔵抵抗２１は、平面視四角形状のゲートメタル４４の重心Ｇから等距離にあるゲートメタル４４の各角部に一つずつ配置されている。これにより、４つの内蔵抵抗２１に対称性が与えられている。
　このような対称性のパターンは、種々考えられ、たとえば、２つの内蔵抵抗２１が、対角関係にあるゲートメタル４４の２つの角部に一つずつ配置されていてもよいし、対辺関係にあるゲートメタル４４の２つの辺に一つずつ互いに向かい合うように配置されていてもよい。また、たとえば、ゲートメタル４４が平面視円形状の場合には、２つの内蔵抵抗２１が、当該ゲートメタル４４の直径の両端に一つずつ配置されていてもよいし、ゲートメタル４４が平面視三角形状の場合には、３つの内蔵抵抗２１が、当該ゲートメタル４４の３つの角部に一つずつ配置されていてもよい。
　各内蔵抵抗２１は、ゲートメタル４４とゲートフィンガー５（パッド周辺部１２）との間の環状の隙間領域２６を横切って、これらに跨るように形成されている。これにより、内蔵抵抗２１は、ゲートメタル４４およびゲートフィンガー５のそれぞれに対向している。ゲートメタル４４およびゲートフィンガー５（パッド周辺部１２）は、それぞれ、その下方領域に配置された内蔵抵抗２１に対して、パッド側コンタクト２２およびセル側コンタクト２３によって接続されている。
　この実施形態では、４つの内蔵抵抗２１は、対辺関係にあるゲートメタル４４の２つの辺の各周縁部２４の下方から、当該辺に直交する外側方向に延びてパッド周辺部１２の下方に至っている。各内蔵抵抗２１は、平面視四角形状に形成されており、たとえば、２００μｍ□以下（２００μｍ×２００μｍ以下）の大きさを有している。実用上、内蔵抵抗２１の大きさが１つ当たり２００μｍ□以下であれば、ＳｉＣエピタキシャル層２８（図４参照）上の領域のうち内蔵抵抗２１のために犠牲になる領域の面積を小さくでき、省スペース化を図ることができる。
　また、パッド側コンタクト２２およびセル側コンタクト２３は、それぞれ、ゲートメタル４４およびパッド周辺部１２の辺に沿って互いに平行な直線状に形成されている。
　内蔵抵抗２１をゲートメタル４４の中央部を回避した周縁部２４の下方に配置し、さらに、内蔵抵抗２１が配置された領域の上方領域をパッシベーション膜４０で覆うことによって、ゲートメタル４４の中央部には、内蔵抵抗２１で取り囲まれたワイヤ領域としてのゲートパッド４が確保されている。ゲートパッド４は、ボンディングワイヤが接続される領域である。
　すなわち、この実施形態では、内蔵抵抗２１が配置された、ゲートメタル４４の各角部を選択的にパッシベーション膜４０で覆い、ゲートメタル４４のその他の部分を開口４１から露出させている。これにより、半導体装置１の最表面には、各角部が内方に凹んだ平面視四角形状のゲートパッド４が露出している。このように、内蔵抵抗２１が配置された領域の上方領域をパッシベーション膜４０で覆うことによって、ボンディングワイヤの接合時に、ゲートメタル４４における内蔵抵抗２１と重なる部分にボンディングワイヤが誤って接合されることを防止できる。その結果、ボンディングワイヤの接合時に、超音波等の衝撃によって内蔵抵抗２１がダメージを受けたり、それによって破壊されたりすることを抑制することができる。
　図３は、図２の二点鎖線IIIで囲まれた領域の拡大図である。図４は、図３の切断線IV－IVで半導体装置１を切断したときの断面図である。なお、図３および図４では、明瞭化のため、各構成要素の縮尺が図１および図２とは異なる場合があり、図３と図４との間でも各構成要素の縮尺が異なる場合がある。また、図３および図４では、明瞭化のため、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示している。
　次に、内蔵抵抗２１およびその近傍領域のより詳細な構成を、半導体装置１の断面構造と共に説明する。
　半導体装置１は、ＳｉＣ基板２７と、ＳｉＣエピタキシャル層２８とを含む。ＳｉＣエピタキシャル層２８は、ＳｉＣ基板２７に積層されており、この積層構造が本発明のＳｉＣ層の一例として示されている。
　ＳｉＣ基板２７およびＳｉＣエピタキシャル層２８は、それぞれ、ｎ＋型およびｎ－型のＳｉＣである。ｎ＋型のＳｉＣ基板２７の不純物濃度は、たとえば、１×１０１７ｃｍ－３～１×１０２１ｃｍ－３である。一方、ｎ－型のＳｉＣエピタキシャル層２８の不純物濃度は、たとえば、１×１０１４ｃｍ－３～１×１０１６ｃｍ－３である。また、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。
　また、ＳｉＣ基板２７の厚さは、たとえば、５０μｍ～１０００μｍであり、ＳｉＣエピタキシャル層２８は、たとえば、５μｍ以上（具体的には、５μｍ～１００μｍ）である。
　内側セル領域７において、ＳｉＣエピタキシャル層２８の表面部に複数のトランジスタセル１８が形成されている。複数のトランジスタセル１８は、ｐ－型ボディ領域２９と、ｐ－型ボディ領域２９の周縁から間隔を空けた内方領域に選択的に形成されたｎ＋型ソース領域３０と、ｎ＋型ソース領域３０の周縁から間隔を空けた内方領域に選択的に形成されたｐ＋型ボディコンタクト領域３１とを含む。また、ＳｉＣエピタキシャル層２８のｎ－型の部分は、複数のトランジスタセル１８の共通のドレイン領域となっている。
　図３に示すように、平面視では、パッド周辺部１２（ゲートフィンガー５）に沿うトランジスタセル１８を除いて、ｐ＋型ボディコンタクト領域３１を取り囲むようにｎ＋型ソース領域３０が形成され、さらに、ｎ＋型ソース領域３０を取り囲むようにｐ－型ボディ領域２９が形成されている。ｐ－型ボディ領域２９において、ｎ＋型ソース領域３０を取り囲む環状の領域は、半導体装置１のオン時にチャネルが形成されるチャネル領域３２である。
　一方、パッド周辺部１２（ゲートフィンガー５）に沿うトランジスタセル１８では、ｐ－型ボディ領域２９およびｐ＋型ボディコンタクト領域３１が、それぞれ、後述するｐ－型領域３４およびｐ＋型領域３３に電気的に接続されている。
　ｐ－型ボディ領域２９の不純物濃度は、たとえば、１×１０１４ｃｍ－３～１×１０１９ｃｍ－３であり、ｎ＋型ソース領域３０の不純物濃度は、たとえば、１×１０１７ｃｍ－３～１×１０２１ｃｍ－３であり、ｐ＋型ボディコンタクト領域３１の不純物濃度は、たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。
　これらの領域２９～３１を形成するには、たとえば、ＳｉＣエピタキシャル層２８の表面部に、イオン注入によってｐ－型ボディ領域２９が形成される。その後、ｐ－型ボディ領域２９の表面部に、ｎ型不純物およびｐ型不純物を順にイオン注入することによって、ｎ＋型ソース領域３０およびｐ＋型ボディコンタクト領域３１が形成される。これにより、領域２９～３１からなるトランジスタセル１８が形成される。ｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。
　アクティブ領域２において内側セル領域７および外側セル領域４５以外の領域、具体的には、ゲートメタル４４、ゲートフィンガー５および隙間領域２６の下方領域では、ＳｉＣエピタキシャル層２８の表面部にｐ－型領域３４が形成されている。ｐ－型領域３４の表面部には、ｐ＋型領域３３が形成されている。
　ｐ＋型領域３３は、ＳｉＣエピタキシャル層２８の内蔵抵抗２１に対向する領域において、ｐ－型領域３４のｐ－型部分をＳｉＣ表面に選択的に露出させ、それ以外の領域においては、自身のｐ＋型部分がＳｉＣ表面に選択的に露出するように、ゲートメタル４４等の下方領域のほぼ全域に亘って形成されている。つまり、ゲートメタル４４およびゲートフィンガー５は、内蔵抵抗２１が配置された領域においてはｐ－型部分に対向しているが、それ以外の大部分の領域においては、ｐ＋型部分に対向している。また、ｐ＋型領域３３およびｐ－型領域３４は、それぞれ、ソースメタル４３の下方まで延びるように形成されており、ソースメタル４３（この実施形態では、ソースパッド６よりも外方部分）の下方において、ｐ＋型ボディコンタクト領域３１およびｐ－型ボディ領域２９に一体的に繋がっている。なお、図３では、パッド周辺部１２（ゲートフィンガー５）に沿うトランジスタセル１８のｐ＋型ボディコンタクト領域３１とｐ＋型領域３３とを、ハッチングを付した領域で表している。実用上、ｐ＋型ボディコンタクト領域３１がソースメタル４３と共にグランド電位に固定され、これによってｐ＋型領域３３が０Ｖで安定する。そのため、この実施形態のように、ゲートメタル４４およびゲートフィンガー５の大部分はｐ＋型領域３３に対向させておくことが好ましい。
　ｐ＋型領域３３およびｐ－型領域３４は、それぞれ、ｐ＋型ボディコンタクト領域３１およびｐ－型ボディ領域２９と同一の工程で形成され、その不純物濃度および深さも同じである。
　ＳｉＣエピタキシャル層２８の表面には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、酸化シリコン等の絶縁材料からなり、たとえば、０．００１μｍ～１μｍの厚さを有している。ゲート絶縁膜３５は、ゲート電極１９および内蔵抵抗２１をＳｉＣエピタキシャル層２８から絶縁するための共通の絶縁膜である。
　ゲート絶縁膜３５上には、ゲート電極１９および内蔵抵抗２１が形成されている。ゲート電極１９は、各トランジスタセル１８のチャネル領域３２に、ゲート絶縁膜３５を挟んで対向するように形成されている。一方、内蔵抵抗２１は、ｐ－型領域３４の露出ｐ－型部分に、ゲート絶縁膜３５を挟んで対向するように形成されている。
　ゲート電極１９および内蔵抵抗２１は、いずれも、ｐ型のポリシリコンからなり、同一工程で形成されてもよい。この実施形態では、ゲート電極１９および内蔵抵抗２１は、ｐ型不純物としてＢ（ホウ素）を含んでいる。Ｂ（ホウ素）含有ポリシリコンは、Ｓｉ半導体装置で一般的に使用されるリン（Ｐ）含有ポリシリコンに対する比抵抗値が大きい。したがって、ホウ素含有ポリシリコン（内蔵抵抗２１）は、同じ抵抗値を実現する場合でも、リン含有ポリシリコンよりも小さな面積で済む。そのため、ＳｉＣエピタキシャル層２８上における内蔵抵抗２１の占有面積を小さくできるので、スペースの有効利用を図ることができる。
　ポリシリコンに含まれるｐ型不純物の濃度は、ゲート電極１９および内蔵抵抗２１それぞれの設計抵抗値に合わせて適宜変更できる。当該濃度は、この実施形態では、内蔵抵抗２１のシート抵抗が１０Ω／□以上となるように設定されている。実用上、内蔵抵抗２１のシート抵抗が１０Ω／□以上であれば、内蔵抵抗２１の面積を大きくしなくても、内蔵抵抗２１全体の抵抗値を、複数の半導体装置１間の抵抗値のばらつきよりも簡単に大きくすることができる。たとえば、抵抗値のばらつきが０．１Ω～２０Ωである場合に、小さな面積で、内蔵抵抗２１の抵抗値を２Ω～４０Ωとすることができる。その結果、ＳｉＣエピタキシャル層２８上の領域のうち、内蔵抵抗２１のために犠牲になる領域の面積を小さくできるので、他の要素のレイアウトへの影響が少なくて済む。また、この場合、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値は、４Ω～５０Ωであることが好ましい。
　また、ゲート電極１９および内蔵抵抗２１の厚さは、２μｍ以下であることが好ましい。内蔵抵抗２１の厚さを２μｍ以下にすることによって、内蔵抵抗２１全体の抵抗値を、複数の半導体装置１間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、内蔵抵抗２１が厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
　ＳｉＣエピタキシャル層２８上には、さらに、絶縁膜４７が形成されている。絶縁膜４７は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等の絶縁材料からなり、たとえば、１μｍ～５μｍの厚さを有している。特に、１μｍ以上の厚さを有するＢＰＳＧ（Boron Phosphorus Silicon Glass）膜を使用することが好ましい。
　絶縁膜４７は、ゲート電極１９および内蔵抵抗２１を覆うように形成された層間膜３６を含む。層間膜３６は、ゲート絶縁膜３５上の領域のうち、ゲート電極１９および内蔵抵抗２１が配置されていない領域（第１領域）に入り込むように形成されている。これにより、内蔵抵抗２１が配置されていない領域において、ＳｉＣエピタキシャル層２８とゲートメタル４４との距離（絶縁膜の厚さＴ）を大きくできるので、これらの間の容量を低減することができる。
　この層間膜３６を貫通するように、パッド側コンタクト２２およびセル側コンタクト２３が形成されている。パッド側コンタクト２２およびセル側コンタクト２３は、それぞれ、ゲートメタル４４およびゲートフィンガー５（パッド周辺部１２）と一体的に形成されたメタルビアからなる。
　また、層間膜３６には、ｎ＋型ソース領域３０およびｐ＋型ボディコンタクト領域３１に対してソースメタル４３からコンタクトをとるためのソースコンタクト４６が貫通して形成されている。ソースコンタクト４６は、ソースメタル４３と一体的に形成されたメタルビアからなる。
　層間膜３６上には、ゲートメタル４４、ゲートフィンガー５およびソースメタル４３が、互いに間隔を空けて形成されている。
　そして、ゲートメタル４４、ゲートフィンガー５およびソースメタル４３を覆うように、パッシベーション膜４０が層間膜３６上に形成されている。パッシベーション膜４０には、ゲートメタル４４およびソースメタル４３の一部を露出させる開口４１，４２が形成されている。
　以上のように、半導体装置１によれば、図３および図４に示すように、ゲートメタル４４とゲートフィンガー５（パッド周辺部１２）との間にポリシリコン抵抗（内蔵抵抗２１）が介在している。つまり、外部から複数のトランジスタセル１８へ続く電流経路の途中に、内蔵抵抗２１が介在している。
　この内蔵抵抗２１の抵抗値を調節することによって、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値（ゲート抵抗）において、内蔵抵抗２１の抵抗値を支配的にすることができる。そのため、ゲート電極１９の抵抗値にばらつきのある複数の半導体装置１を並列に接続して使用する場合でも、内蔵抵抗２１の抵抗値を当該ばらつきよりも大きくしておくことによって、相対的にゲート電極１９の抵抗値が低い半導体装置１に対する電流の流れ込みを制限することができる。その結果、当該使用時のノイズの発生を低減することができる。
　しかも、内蔵抵抗２１を構成するポリシリコンは、不純物の注入等によって簡単に抵抗値を制御できる材料であり、また、その加工に関しても、従来の半導体製造技術によって確立されている。したがって、内蔵抵抗２１の導入に当たって、半導体装置１自体およびこれを備えるモジュールの構造が複雑になることを回避することもできる。
　なお、内蔵抵抗２１に関しても、ゲート電極１９と同様に、半導体装置１を製造する際の加工精度（エッチング寸法等）のばらつきによって、大きさや厚さにばらつきが生じる場合があるが、ゲート電極１９に比べて加工寸法が小さいものである。したがって、内蔵抵抗２１ばらつきが、ノイズ発生のきっかけになることは、ほとんどない。
　また、内蔵抵抗２１がゲートメタル４４の下方でゲートメタル４４に接続されているため、外部から複数のトランジスタセル１８へ続く電流経路の入り口部でゲート電流の流れ込みを制限することができる。これにより、特定のトランジスタセル１８にだけ突入電流が流れることを防止することができる。
　たとえば、図２において、内蔵抵抗２１がゲートフィンガー５の第１フィンガー１３や第２フィンガー１４の途中部に、これらのフィンガー１３，１４の迂回路として形成されている場合を考える。この場合、当該内蔵抵抗２１よりもゲートメタル４４に近い側では、内蔵抵抗２１に到達する前に、フィンガー１３，１４からゲートコンタクト２０を介してゲート電極１９に突入電流が流れる場合がある。これに対し、この実施形態のように、電流経路の入り口部でゲート電流を制限できれば、複数のトランジスタセル１８間におけるスイッチング速度のばらつきを低減することができる。
　さらに、図２に示すように、内蔵抵抗２１が対称性を持って配置されている。この特徴によっても、複数のトランジスタセル１８間におけるスイッチング速度のばらつきを低減することができる。
　また、図３および図４に示すように、ＳｉＣエピタキシャル層２８において、内蔵抵抗２１に対向する領域が、１×１０１９ｃｍ－３以下の不純物濃度を有するｐ－型領域３４である。そのため、ゲート絶縁膜３５の絶縁破壊を良好に抑制することができる。さらに、ｐ－型領域は、ｎ型領域に比べてキャリアを蓄積し難いため、ゲート絶縁膜３５を挟んで互いに対向する内蔵抵抗２１とｐ－型領域３４との間の容量を低減することもできる。
　また、図３および図４に示すように、ゲートメタル４４と内蔵抵抗２１とは、メタルビアからなるパッド側コンタクト２２で接続されている。そのため、パッド側コンタクト２２の位置をＳｉＣエピタキシャル層２８の表面に沿って変更する加工やビアの径を変更する加工等で、外部から複数のトランジスタセル１８へ続く電流経路において、内蔵抵抗２１が寄与する抵抗値を簡単に調節することができる。
　たとえば、図４に破線で示すパッド側コンタクト３７のように、パッド側コンタクト２２よりもパッド周辺部１２に近づけるだけで、内蔵抵抗２１に対するコンタクト位置からパッド周辺部１２までの距離をＤ１からＤ２へと簡単に短くすることができる。これにより、内蔵抵抗２１の抵抗値を小さくすることができる。逆に、パッド周辺部１２から遠ざければ、内蔵抵抗２１の抵抗値を大きくすることができる。また、図３に破線で示すパッド側コンタクト３８のように、パッド側コンタクト２２よりもビア径を小さくするだけで、内蔵抵抗２１へ向かう電流経路の抵抗値を大きくすることができる。逆に、ビア径を大きくすれば、当該経路の抵抗値を小さくすることができる。
　しかも、これらの加工は、パッド側コンタクト２２（ビア）を形成する際、距離設計やビア径設計に合わせたマスクを使用するだけでよいので、製造工程が複雑になることを防止することもできる。
　図５は、図２の二点鎖線Vで囲まれた領域の拡大図である。図６は、図５の切断線VI－VIで半導体装置を切断したときの断面図である。なお、図５および図６では、明瞭化のため、各構成要素の縮尺が図１～図４とは異なる場合があり、図５と図６との間でも各構成要素の縮尺が異なる場合がある。また、図５および図６では、明瞭化のため、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示している。
　次に、半導体装置１のアクティブ領域２の周縁部および外周領域３のより詳細な構成を、半導体装置１の断面構造と共に説明する。
　前述したように、アクティブ領域２の周縁部に形成された外側セル領域４５には、複数のトランジスタセル１８が、平面視で行列状に配列されている。各トランジスタセル１８の構成は、図３および図４で説明した構成と同様である。
　外側セル領域４５の外側には、ＳｉＣエピタキシャル層２８の表面部にｐ－型領域５１が形成されている。ｐ－型領域５１の表面部には、ｐ＋型領域５２が形成されている。ｐ－型領域５１は、アクティブ領域２の周縁に沿って直線状に形成されており、（最も外側の）複数のトランジスタセル１８のｐ－型ボディ領域２９と一体化している。なお、ｐ－型領域５１は、図５では、外側セル領域４５に隣り合う部分のみが示されているが、実際には、アクティブ領域２の全周に沿ってセル領域（内側セル領域７および外側セル領域４５）を取り囲んでいてもよい。ｐ＋型領域５２は、ｐ－型領域５１の内方領域（ｐ－型領域５１の周縁から間隔を空けた領域）において、長手方向に延びる直線状に形成されている。なお、ｐ－型領域５１およびｐ＋型領域５２は、それぞれ、ｐ－型ボディ領域２９およびｐ＋型ボディコンタクト領域３１と同一の工程で形成され、その不純物濃度および深さも同じである。
　アクティブ領域２の周縁部には、さらに、セル領域（内側セル領域７および外側セル領域４５）を取り囲むように、本発明の終端構造の一例としての複数のガードリング５３が形成されている。複数のガードリング５３は、ＳｉＣエピタキシャル層２８においてソースメタル４３と同電位にされる領域のうち最も外側の領域（この実施形態では、ｐ－型領域５１）から所定幅（Ｇ）のガードリング領域に配置されている。所定幅（Ｇ）は、この実施形態では、５μｍ～１００μｍ（たとえば、２８μｍ）である。ガードリング５３は、ｐ－型ボディ領域２９と同一の工程で形成される場合は、その不純物濃度および深さも同じである。別の工程で形成される場合は、不純物濃度は、たとえば、１×１０１４ｃｍ－３～１×１０１９ｃｍ－３であり、深さは０．１μｍ～２μｍである。
　一方、外周領域３には、ＳｉＣエピタキシャル層２８の表面部にｐ－型領域５５が形成され、ｐ－型領域５５の表面部にｐ＋型領域５６が形成されている。ｐ－型領域５５およびｐ＋型領域５６は、ｐ－型領域５１およびｐ＋型領域５２と同様に、ｐ－型ボディ領域２９およびｐ＋型ボディコンタクト領域３１と同一の工程で形成される領域である（不純物濃度および深さが同じ）。ただし、ｐ－型領域５５およびｐ＋型領域５６は、ｐ＋型領域５６がｐ－型領域５５の表面部の全域に形成されていることで、積層構造を形成している。
　外周領域３におけるｐ－型領域５５およびｐ＋型領域５６の形成箇所は、ＳｉＣエピタキシャル層２８の端部に設定されたダイシング領域５４である。ダイシング領域５４は、図７Ａおよび図７Ｂに示すように、ウエハ５７において隣り合う半導体装置１の境界に設定されたダイシングライン５８を含む所定幅の領域である。各半導体装置１は、ウエハ５７をダイシングライン５８に沿って切断することによって個片化される。この際、ダイシングソーの位置ずれを考慮して所定幅のマージンを設けておく必要があり、このマージン部分が、個片化後にダイシング領域５４として残ることになる。
　ｐ－型領域５５およびｐ＋型領域５６（ｐ型領域）は、ダイシング領域５４において、ＳｉＣエピタキシャル層２８の端面５９に露出するように配置されている。当該露出面（端面５９）を基準としたｐ－型領域５５およびｐ＋型領域５６の幅（Ｆ）は、この実施形態では、５μｍ～１００μｍ（たとえば、２０μｍ）である。この幅（Ｆ）は、たとえば、ダイシング領域５４の幅（Ｄ）と、ガードリング５３から延びる空乏層６０の幅（Ｅ）の２倍との差以上の範囲で設定してもよい。幅（Ｆ）の設計において、ダイシング領域５４の幅（Ｄ）は、この実施形態では、ＳｉＣエピタキシャル層２８の端面５９からパッシベーション膜４０の端縁までの距離（たとえば、１３μｍ）を使用することができる。一方、空乏層６０の幅（Ｅ）は、下記の式（１）によって算出された値を使用することができる。
Figure JPOXMLDOC01-appb-M000001
　（ただし、εs：ＳｉＣの誘電率、Ｖｂｉ：ｐ型ガードリング５３とｎ型ＳｉＣエピタキシャル層２８とのｐｎ接合のビルトインポテンシャル、ｑ：電荷の絶対値、ＮＢ：ｎ型ＳｉＣエピタキシャル層２８のドナー濃度である。）
　絶縁膜４７は、層間膜３６に加え、さらに、本発明の電極下絶縁膜の一例としてのメタル下絶縁膜６１および端部絶縁膜６２を含む。絶縁膜４７には、ｐ＋型領域５２を露出させるコンタクトホール６３が形成されており、このコンタクトホール６３を境に内側の部分が層間膜３６であり、ゲート絶縁膜３５上に形成されている。一方、コンタクトホール６３を挟んで層間膜３６に隣り合う外側の部分がメタル下絶縁膜６１である。
　ソースメタル４３は、コンタクトホール６３を介してｐ＋型領域５２に接続されている。また、ソースメタル４３は、メタル下絶縁膜６１に重なるように横方向外側に引き出されたオーバーラップ部６４を有している。オーバーラップ部６４は、メタル下絶縁膜６１を挟んでガードリング５３に対向している。この実施形態では、オーバーラップ部６４は、ガードリング５３が形成された領域（幅（Ｇ）のガードリング領域）を部分的に覆うように設けられており、その端部が当該ガードリング領域の外側端部よりも内側に配置されている。オーバーラップ部６４は、ガードリング領域の全体を覆っていてもよいが、その端部の位置は、図６の距離（Ｂ）が４０μｍ以上（たとえば、４５μｍ～１８０μｍ）となるように決定される。距離（Ｂ）は、メタル下絶縁膜６１上のソースメタル４３とＳｉＣエピタキシャル層２８との横方向の長さである。この実施形態では、距離（Ｂ）は、オーバーラップ部６４の端縁からメタル下絶縁膜６１の端縁までの長さである。また、距離（Ｂ）は、空乏層６０の幅（Ｅ）の２倍以上であってもよい。
　また、ソースメタル４３は、前述のように、Ｔｉ／ＴｉＮ／Ａｌ-Ｃｕで表される積層構造からなることが好ましい。たとえば、この実施形態では、ソースメタル４３は、ＳｉＣエピタキシャル層２８側から順に積層されたＴｉ／ＴｉＮ膜６５（バリア膜）と、Ａｌ-Ｃｕ膜６６とを含む。なお、図４では、Ｔｉ／ＴｉＮ膜６５およびＡｌ-Ｃｕ膜６６の図示を省略している。
　メタル下絶縁膜６１の外側には、距離（Ａ）に亘ってＳｉＣエピタキシャル層２８のＳｉＣ表面が露出するｎ型領域６７（第１導電型領域）が形成されている。ｎ型領域６７は、メタル下絶縁膜６１の外側（この実施形態では、メタル下絶縁膜６１と端部絶縁膜６２との間）に形成された開口６８から露出するＳｉＣエピタキシャル層２８の一部である。開口６８は、図５に示すように、たとえば、アクティブ領域２と外周領域３との境界に沿って直線状に形成されている。ｎ型領域６７の距離（Ａ）は、４０μｍ以上（たとえば、４５μｍ～１８０μｍ）であるが、距離（Ｂ）との合計で、１８０μｍ以下であることが好ましい。距離（Ａ）および距離（Ｂ）の合計を１８０μｍ以下にすることによって、半導体装置１のチップサイズを程よい大きさに留めることができる。
　端部絶縁膜６２は、ＳｉＣエピタキシャル層２８のダイシング領域５４を覆うように形成されている。具体的には、端部絶縁膜６２は、ＳｉＣエピタキシャル層２８の端面５９から横方向に、ダイシング領域５４を超えてさらに内方の領域まで延びている。当該端面５９を基準とした端部絶縁膜６２の幅（Ｈ）は、この実施形態では、１０μｍ～１０５μｍ（たとえば、２２μｍ）である。これにより、ｐ－型領域５５およびｐ＋型領域５６（ｐ型領域）は、端部絶縁膜６２によって覆われている。
　パッシベーション膜４０は、絶縁膜４７と共に本発明の絶縁物の一例であり、有機絶縁物からなる。使用され得る有機絶縁物は、たとえば、ポリイミド系の素材、ポリベンゾオキサゾール系の素材、アクリル系の素材等である。つまり、この実施形態では、パッシベーション膜４０は、有機パッシベーション膜として構成されている。また、パッシベーション膜４０の厚さは、たとえば、０．２μｍ～２０μｍである。
　パッシベーション膜４０は、絶縁膜４７を覆うように形成されている。この実施形態では、ＳｉＣエピタキシャル層２８の端部を覆っていない（言い換えれば、パッシベーション膜４０がダイシング領域５４を区画している）ことを除いて、パッシベーション膜４０は、ＳｉＣエピタキシャル層２８のほぼ全域に亘って形成されている。したがって、パッシベーション膜４０は、絶縁膜４７の開口６８において、４０μｍ以上の距離（Ａ）に亘ってＳｉＣエピタキシャル層２８のｎ型領域６７に接している。
　パッシベーション膜４０は、ＳｉＣエピタキシャル層２８の端部を覆ってはいないが、端部絶縁膜６２の一部に重なるオーバーラップ部６９を有している。このオーバーラップ部６９によって、ＳｉＣエピタキシャル層２８のＳｉＣ表面が外部に露出しないようになっている。また、オーバーラップ部６９と端部絶縁膜６２との重なり幅（Ｃ）は、この実施形態では、５μｍ以上（たとえば、９μｍ）である。また、この実施形態では、オーバーラップ部６９は、平面視において、ｐ型領域（ｐ－型領域５５およびｐ＋型領域５６）に対して内側に離れて形成されている。これにより、オーバーラップ部６９は、端部絶縁膜６２を挟んでＳｉＣエピタキシャル層２８のｎ型部分に対向しており、当該ｐ型領域には対向していない。
　以上のように、半導体装置１によれば、図５および図６に示すように、距離（Ａ）が４０μｍ以上であるため、有機パッシベーション膜４０とＳｉＣエピタキシャル層２８（ｎ型領域６７）との接触面積を十分に確保することができる。これにより、ＳｉＣエピタキシャル層２８に対する有機パッシベーション膜４０の密着性を向上させることができる。それに加えて、距離（Ｂ）が４０μｍ以上であるか、もしくは、空乏層６０の幅（Ｅ）の２倍以上であるため、高温高湿高電圧試験（たとえば、８５℃、８５％ＲＨ、９６０Ｖ印加の条件に連続１０００時間）にも耐えることができる。距離（Ａ）および距離（Ｂ）を上記の範囲にすることは、ＳｉＣ半導体装置では全く新しい知見である。ＳｉＣでは、空乏層６０の横方向への広がりがＳｉに比べて小さいため、従来は距離（Ａ）および距離（Ｂ）を長くしてチップサイズを大きくする必要がなかった。チップサイズを大きくしなくても空乏層６０がチップ端面５９に到達する可能性が低い上、チップサイズの拡大は、チップ面積単位のオン抵抗の上昇の要因となるおそれがあったからである。このような背景のもと、本願発明者らは、距離（Ａ）および距離（Ｂ）を敢えて４０μｍ以上にすることで、高温高湿高電圧試験に対する耐性を向上できることを見出したものである。
　さらにこの実施形態では、ＳｉＣエピタキシャル層２８にｐ型領域（ｐ－型領域５５およびｐ＋型領域５６）が形成され、さらに当該ｐ型領域が端部絶縁膜６２によって覆われている。したがって、図７Ａに示すダイシング前に、ウエハ５７の状態の半導体装置１の電気特性を試験するとき、ダイシング領域５４－ソースメタル４３（開口４２から露出する部分）間における大気中にかかる電圧Ｖａの負担を軽くすることができる。
　試験では、たとえば、一つの半導体装置１のソースメタル４３を０Ｖとし、ウエハ５７の裏面を１０００Ｖ以上（たとえば、１７００Ｖ）にする。これにより、ソースメタル４３－ウエハ５７間に１０００Ｖ以上の電位差を発生させる最大印加電圧（ＢＶ）が印加されて、各ＭＯＳＦＥＴの耐圧が測定される。この際、ダイシング領域５４の一部（ｐ－型領域５５およびｐ＋型領域５６以外の部分）を含め、ウエハ５７のｎ型部分は１０００Ｖ以上の電位に固定されるので、ダイシング領域５４とソースメタル４３との間には、１０００Ｖ以上の電位差が生じることとなる。このような場合でも、この実施形態によれば、ダイシング領域５４に沿ってｐ型領域（ｐ－型領域５５およびｐ＋型領域５６）が形成され、さらにダイシング領域５４が端部絶縁膜６２で覆われている。そのため、ダイシング領域５４－ソースメタル４３間にかかる１０００Ｖ以上の最大印加電圧（ＢＶ）を、端部絶縁膜６２およびｐ型領域（ｐ－型領域５５およびｐ＋型領域５６）の２段階で緩和することができる。これにより、ダイシング領域５４－ソースメタル４３間における大気中にかかる電圧Ｖａの負担を軽くすることができる。この結果、降伏電圧値（ＢＶ）が１０００Ｖ以上の半導体装置１を実現することができる。
　また、メタル下絶縁膜６１の厚さを１μｍ以上とすることで、メタル下絶縁膜６１に１０００Ｖ以上の電圧が印加されても絶縁破壊を防止することができる。また、絶縁膜４７がＢＰＳＧであれば、リフローによって、メタル下絶縁膜６１および端部絶縁膜６２を容易に平坦化できると共に、絶縁膜６１，６２の角部を丸く（滑らかに）仕上げることができる。その結果、絶縁膜６１，６２に対するパッシベーション膜４０の密着性を向上させることができる。
　また、ダイシング領域５４がパッシベーション膜４０で覆われていないので、ウエハ５７ｂの状態の半導体装置１を容易に分割（ダイシング）することができる。
　図８～図１４は、それぞれ、本発明の一実施形態に係る半導体装置の模式的な断面図である。図８～図１４において、前述の図６との間で互いに対応する要素には同一の参照符号を付して示す。
　次に、本発明の他の実施形態について、前述の実施形態の半導体装置１と異なる点を主に説明する。
　図８の半導体装置７２では、パッシベーション膜４０のオーバーラップ部６９が、端部絶縁膜６２を介してｐ型領域（ｐ－型領域５５およびｐ＋型領域５６）を選択的に覆うように形成されている。これにより、オーバーラップ部６９は、当該ｐ型領域に対して重なり部分を有している。
　図９の半導体装置７３では、端部絶縁膜６２が形成されておらず、代わりに、パッシベーション膜４０がＳｉＣエピタキシャル層２８を端面５９に至るまで覆っている。この場合、ダイシング領域５４は、端面５９から適切な幅（Ｄ）で設定すればよい。また、距離（Ａ）は、メタル下絶縁膜６１の端縁からＳｉＣエピタキシャル層２８の端面５９までの長さで規定すればよい。
　図１０の半導体装置７４は、ダイシング領域５４にｐ－型領域５５およびｐ＋型領域５６（ｐ型領域）が形成されていることを除いて、図９の半導体装置７３と同じ構成を有している。この場合、距離（Ａ）は、メタル下絶縁膜６１の端縁から当該ｐ型領域までの長さで規定すればよい。つまり、距離（Ａ）は、ＳｉＣエピタキシャル層２８のｎ型部分にパッシベーション膜４０が接している区間に関して４０μｍ以上であればよい。
　図１１の半導体装置７５では、絶縁膜４７のメタル下絶縁膜６１の外側に、少なくとも２つの開口６８が形成されている。この実施形態では、メタル下絶縁膜６１と外側絶縁膜７９との間、および外側絶縁膜７９とＳｉＣエピタキシャル層２８の端面５９との間に、それぞれ、開口６８が形成されている。パッシベーション膜４０は、各開口６８において、距離（Ａ１）および距離（Ａ２）に亘ってＳｉＣエピタキシャル層２８のｎ型領域６７に接している。この場合、パッシベーション膜４０がｎ型領域６７に接している区間の距離は、複数のｎ型領域６７それぞれにおける接触区間の距離（Ａ１）および距離（Ａ２）のトータルで４０μｍ以上であればよい。
　図１２の半導体装置７６は、ｎ型領域６７に選択的に凹部８０が形成されていることを除いて、図９の半導体装置７３と同じ構成を有している。凹部８０では、パッシベーション膜４０は、凹部８０の内面（底面および両側面）においてｎ型領域６７に接している。この場合、パッシベーション膜４０がｎ型領域６７に接している区間の距離は、凹部８０以外の領域での接触距離（Ａ５）と、凹部８０の底面および両側面のそれぞれにおける接触区間の距離（Ａ３）および距離（Ａ４）とを含めたトータルで４０μｍ以上であればよい。
　図１３の半導体装置７７では、トランジスタセル１８がトレンチゲート構造のＭＯＳＦＥＴセルで構成されている。この場合、ゲート電極１９は、複数のトランジスタセル１８の各間に形成されたゲートトレンチ３９に、ゲート絶縁膜３５を介して埋設されている。
　図１４の半導体装置７８では、アクティブ領域２にショットキーバリアダイオード８１が形成されている。つまり、ソースメタル４３に代えて、ＳｉＣエピタキシャル層２８との間にショットキー接合を形成するショットキーメタル８２が設けられている。
　以上のように、上記の実施形態の半導体装置７２～７８はいずれも、（１）距離（Ａ）が４０μｍ以上である、（２）距離（Ｂ）が４０μｍ以上であるか、もしくは空乏層６０の幅（Ｅ）の２倍以上である、および（３）ＳｉＣエピタキシャル層２８の端部が絶縁物（端部絶縁膜６２またはパッシベーション膜４０）で覆われているという３つの特徴を有している。したがって、これらの実施形態によっても、図１～図６に示した実施形態と同様に、ウエハ状態で実施される電気特性試験中の放電を防止できると共に、高温高湿高電圧試験に耐えることができるＳｉＣ半導体装置を提供することができる。
　以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
　たとえば、トランジスタセル１８は、プレーナゲート構造もしくはトレンチゲート構造のＩＧＢＴセルであってもよい。この場合、図４および図１３において、ｎ＋型ＳｉＣ基板２７に代えて、ｐ＋型ＳｉＣ基板２７を用いればよい。その他、各種半導体素子構造を、アクティブ領域２に形成してもよい。
　また、ソースメタル４３やショットキーメタル８２等の表面電極は、金属製である必要はなく、たとえば、ポリシリコン等の半導体電極であってもよい。
　また、内蔵抵抗２１は、ゲートメタル４４の下方の層間膜３６に埋め込まれている必要はなく、たとえば、層間膜３６の表面に、ゲートメタル４４とゲートフィンガー５と接続するポリシリコン配線を内蔵抵抗として形成してもよい。
　また、内蔵抵抗２１の材料として、ポリシリコンに代えて、ゲートメタル４４およびゲートフィンガー５と同じかそれよりも大きい抵抗値を有する材料（たとえば、Ａｌ（アルミニウム）、ＡｌＣｕ（アルミニウム－銅合金）、Ｃｕ（銅）等のメタル配線）を用いてもよい。内蔵抵抗２１がメタルであっても、ゲートメタル４４とゲートフィンガー５との間の距離を長くできるので、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値を大きくすることができる。
　また、内蔵抵抗２１は、ゲートメタル４４の下方に形成されている必要はなく、たとえば、ゲートフィンガー５の下方に形成されていてもよい。
　また、内蔵抵抗２１は、ゲートメタル４４の周縁部２４の一部に沿う直線状であってもよいし、ゲートメタル４４の周縁部２４の全周に沿う環状であってもよい。
　また、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
　その他、請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
　本出願は、２０１４年５月１６日に日本国特許庁に提出された特願２０１４－１０２６９９号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　１　半導体装置
　２　アクティブ領域
　１８　トランジスタセル
　１９　ゲート電極
　２７　ＳｉＣ基板
　２８　ＳｉＣエピタキシャル層
　２９　ｐ－型ボディ領域
　３０　ｎ＋型ソース領域
　３１　ｐ＋型ボディコンタクト領域
　３２　チャネル領域
　３５　ゲート絶縁膜
　３６　層間膜
　３９　ゲートトレンチ
　４０　パッシベーション膜
　４３　ソースメタル
　４４　ゲートメタル
　４７　絶縁膜
　５１　ｐ－型領域
　５２　ｐ＋型領域
　５３　ガードリング
　５４　ダイシング領域
　５５　ｐ－型領域
　５６　ｐ＋型領域
　５７　ウエハ
　５８　ダイシングライン
　５９　端面
　６０　空乏層
　６１　メタル下絶縁膜
　６２　端部絶縁膜
　６３　コンタクトホール
　６４　オーバーラップ部
　６５　Ｔｉ／ＴｉＮ膜
　６６　Ａｌ-Ｃｕ膜
　６７　ｎ型領域
　６８　開口
　６９　オーバーラップ部
　７２　半導体装置
　７３　半導体装置
　７４　半導体装置
　７５　半導体装置
　７６　半導体装置
　７７　半導体装置
　７８　半導体装置
　７９　半導体装置
　８０　凹部
　８１　ショットキーバリアダイオード
　８２　ショットキーメタル

Claims (28)

  1. 　第１導電型のＳｉＣ層と、
    　前記ＳｉＣ層上に選択的に形成された電極と、
    　前記ＳｉＣ層上に形成され、前記ＳｉＣ層の端部に設定されたダイシング領域に達している絶縁物とを含み、
    　前記絶縁物は、前記電極の下方に配置された電極下絶縁膜および当該電極下絶縁膜を覆うように配置された有機絶縁層を含み、
    　前記有機絶縁層が前記ＳｉＣ層に接している区間の距離（Ａ）は４０μｍ以上であり、
    　前記電極下絶縁膜上の前記電極と前記ＳｉＣ層との横方向の距離（Ｂ）は４０μｍ以上である、半導体装置。
  2. 　前記ダイシング領域に形成された第２導電型領域をさらに含み、
    　前記距離（Ａ）は、前記ＳｉＣ層の第１導電型領域に前記有機絶縁層が接している区間に関して４０μｍ以上である、請求項１に記載の半導体装置。
  3. 　前記有機絶縁層は、前記ダイシング領域を覆うように形成され、当該ダイシング領域において前記第２導電型領域に接している、請求項２に記載の半導体装置。
  4. 　前記有機絶縁層は、前記ダイシング領域を覆っておらず、
    　前記絶縁物は、前記電極下絶縁膜と同一層の膜からなり、前記ダイシング領域を覆うと共に前記有機絶縁層と部分的に重なる端部絶縁膜をさらに含み、
    　前記有機絶縁層と前記端部絶縁膜との重なり幅（Ｃ）は５μｍ以上である、請求項１または２に記載の半導体装置。
  5. 　前記絶縁物は、前記電極下絶縁膜と同一層の膜からなり、前記ダイシング領域を覆う端部絶縁膜をさらに含み、
    　前記有機絶縁層は、前記端部絶縁膜を介して前記第２導電型領域を選択的に覆うように前記端部絶縁膜に重なっており、
    　前記有機絶縁層と前記端部絶縁膜との重なり幅（Ｃ）は５μｍ以上である、請求項１または２に記載の半導体装置。
  6. 　前記端部絶縁膜は、前記電極下絶縁膜と同じ厚さを有している、請求項４または５に記載の半導体装置。
  7. 　前記距離（Ａ）は、４５μｍ～１８０μｍである、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記距離（Ｂ）は、４５μｍ～１８０μｍである、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記距離（Ａ）および前記距離（Ｂ）の合計は、１８０μｍ以下である、請求項１～６のいずれか一項に記載の半導体装置。
  10. 　降伏電圧値（ＢＶ）は、１０００Ｖ以上である、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記ＳｉＣ層の第１導電型の不純物濃度は１×１０１６ｃｍ－３以下であり、前記ＳｉＣ層の厚さは５μｍ以上である、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記ＳｉＣ層において前記電極よりも外方に形成された不純物領域からなる第２導電型の終端構造をさらに含み、
    　前記第２導電型領域の幅（Ｆ）は、前記ダイシング領域の幅（Ｄ）と前記終端構造から延びる空乏層の幅（Ｅ）の２倍との差以上である、請求項２または３に記載の半導体装置。
  13. 　前記電極は、Ｔｉ／ＴｉＮ／Ａｌ-Ｃｕで表される積層構造からなる、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記電極下絶縁膜は、１μｍ以上の厚さを有するＳｉＯ２膜からなる、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記ＳｉＯ２膜は、リン（Ｐ）を含んでいる、請求項１４に記載の半導体装置。
  16. 　前記ＳｉＯ２膜は、ボロン（Ｂ）を含んでいる、請求項１４または１５に記載の半導体装置。
  17. 　前記電極下絶縁膜は、１μｍ以上の厚さを有するＳｉＮ膜からなる、請求項１～１３のいずれか一項に記載の半導体装置。
  18. 　前記有機絶縁層は、ポリイミド系の素材からなる、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　前記有機絶縁層は、ポリベンゾオキサゾール系の素材からなる、請求項１～１７のいずれか一項に記載の半導体装置。
  20. 　前記有機絶縁層は、アクリル系の素材からなる、請求項１～１７のいずれか一項に記載の半導体装置。
  21. 　前記ＳｉＣ層には半導体素子構造としてＭＯＳＦＥＴが形成されており、
    　前記電極は、前記ＭＯＳＦＥＴのソースに電気的に接続されたソース電極を含む、請求項１～２０のいずれか一項に記載の半導体装置。
  22. 　前記ＭＯＳＦＥＴは、プレーナゲート構造を有している、請求項２１に記載の半導体装置。
  23. 　前記ＭＯＳＦＥＴは、トレンチゲート構造を有している、請求項２１に記載の半導体装置。
  24. 　前記ＳｉＣ層には半導体素子構造としてショットキーバリアダイオードが形成されており、
    　前記電極は、前記ショットキーバリアダイオードの一部を構成するショットキー電極を含む、請求項１～２０のいずれか一項に記載の半導体装置。
  25. 　前記ＳｉＣ層には半導体素子構造としてＩＧＢＴが形成されており、
    　前記電極は、前記ＩＧＢＴのソースに電気的に接続されたソース電極を含む、請求項１～２０のいずれか一項に記載の半導体装置。
  26. 　前記有機絶縁層は、複数の領域において前記ＳｉＣ層に接しており、
    　前記距離（Ａ）は、当該複数の領域それぞれにおける接触区間の距離のトータルで４０μｍ以上である、請求項１～２５のいずれか一項に記載の半導体装置。
  27. 　前記ＳｉＣ層に選択的に形成され、前記有機絶縁層で満たされた凹部をさらに含み、
    　前記距離（Ａ）は、前記凹部の内面における前記有機絶縁層の接触区間を含めたトータルで４０μｍ以上である、請求項１～２６のいずれか一項に記載の半導体装置。
  28. 　第１導電型のＳｉＣ層と、
    　前記ＳｉＣ層上に選択的に形成された電極と、
    　前記ＳｉＣ層上に形成され、前記ＳｉＣ層の端部に設定されたダイシング領域に達している絶縁物と、
    　前記ＳｉＣ層において前記電極よりも外方に形成された不純物領域からなる第２導電型の終端構造とを含み、
    　前記絶縁物は、前記電極の下方に配置された電極下絶縁膜および当該電極下絶縁膜を覆うように配置された有機絶縁層を含み、
    　前記有機絶縁層が前記ＳｉＣ層に接している区間の距離（Ａ）は４０μｍ以上であり、
    　前記電極下絶縁膜上の前記電極と前記ＳｉＣ層との横方向の距離（Ｂ）は、前記終端構造から延びる空乏層の幅（Ｅ）の２倍以上である、半導体装置。
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