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WO2013103051A1 - 半導体装置 - Google Patents

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WO2013103051A1
WO2013103051A1 PCT/JP2012/079063 JP2012079063W WO2013103051A1 WO 2013103051 A1 WO2013103051 A1 WO 2013103051A1 JP 2012079063 W JP2012079063 W JP 2012079063W WO 2013103051 A1 WO2013103051 A1 WO 2013103051A1
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WO
WIPO (PCT)
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region
unit
well
well region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2012/079063
Other languages
English (en)
French (fr)
Inventor
三浦　成久
史郎 日野
大塚　健一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to DE112012005591.8T priority Critical patent/DE112012005591B4/de
Priority to JP2013552393A priority patent/JP5687364B2/ja
Priority to US14/344,195 priority patent/US9324782B2/en
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    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
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    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device using a wide band gap semiconductor.
  • MOSFETs field effect transistors
  • MOS metal / oxide / semiconductor junction structures
  • One solution to this problem is to reduce the channel resistance.
  • the channel mobility is increased by improving the quality of the metal / insulator / wide band gap semiconductor junction, the channel length is reduced, and the channel width density is reduced. Increase.
  • Patent Document 1 in order to increase the channel density, the cell shape is changed from a conventional linear stripe structure to a stripe structure having a circular or rounded shape at both ends of the linear part, that is, a dumbbell structure. It is disclosed that the on-resistance can be reduced by 25 to 35% by arranging it offset.
  • the interval between the base regions is not constant between adjacent cells, so that when a high voltage is applied in the turn-off operation of the semiconductor device, There is a possibility that the reliability of the semiconductor device may be impaired, such as an increase in the electric field of the gate insulating film at a portion having a relatively wide base region interval, leading to a gate leakage current and possibly leading to damage of the semiconductor device. .
  • the present invention has been made to solve the above-described problems.
  • the channel width density is increased to reduce the resistance during the on-operation of the semiconductor device, and the turn-off operation has a locally high level.
  • An object is to provide a highly reliable semiconductor device by suppressing generation of an electric field.
  • a semiconductor device includes a first conductivity type semiconductor substrate, a first conductivity type semiconductor layer disposed on a first main surface of the semiconductor substrate, and a main surface of the semiconductor layer.
  • a second conductivity type well region selectively disposed; and a first conductivity type source region selectively disposed in a surface of the well region, the semiconductor layer, the well region, and
  • a unit lattice is formed by the source region, and a plurality of unit lattices each having a constricted portion and having a constricted portion in a plan view shape on the main surface of the semiconductor layer are connected in a chain shape.
  • the predetermined structure of the unit cell which forms a chain structure, is a connection portion between the outer edge of the virtual region of the semiconductor layer set to include the source region and the well region, and another unit cell
  • the source region and the wafer in An active region is configured by arranging a plurality of the unit chain structures with an offset so that no gap is generated between the unit lattices in the adjacent unit chain structures defined by the outer edge of the region.
  • the spacing between the well regions defined by the matching unit chain structure is constant within the active region.
  • a low on-resistance is realized by increasing the channel width density, and the channel length and the JFET length are constant throughout the active region.
  • a semiconductor device with a uniform distribution and a high reliability by suppressing the generation of a local high electric field during the turn-off operation can be obtained.
  • FIG. 1 is a top view of a silicon carbide semiconductor device according to the present invention. It is a fragmentary sectional view of the silicon carbide semiconductor device concerning the present invention. It is a top view which shows typically each impurity region formed in the main surface of the semiconductor substrate of the silicon carbide semiconductor device which concerns on this invention. It is a fragmentary sectional view of the silicon carbide semiconductor device concerning the present invention. It is a figure which shows typically the planar shape of the unit cell which comprises the unit chain-like structure of the silicon carbide semiconductor device of Embodiment 1 which concerns on this invention. It is a figure which shows typically the planar shape of the unit chain structure of the silicon carbide semiconductor device of Embodiment 1 which concerns on this invention.
  • MOS Metal-Oxide-Semiconductor
  • polycrystalline silicon has been adopted instead of metal as a material of a gate electrode mainly from the viewpoint of forming a source / drain in a self-aligned manner.
  • a material having a high dielectric constant is adopted as a material for the gate insulating film, but the material is not necessarily limited to an oxide.
  • MOS is not necessarily limited to the metal / oxide / semiconductor laminated structure, and this specification does not assume such limitation. That is, in view of the common general knowledge, “MOS” is not only an abbreviation derived from the word source, but also has a meaning including widely a laminated structure of a conductor / insulator / semiconductor.
  • the n-type is generally defined as “first conductivity type” and the p-type is defined as “second conductivity type”, but the opposite definition may be used.
  • FIG. 1 is a top view of a semiconductor device according to a first embodiment of the present invention, more specifically, a field effect transistor (silicon carbide MOS transistor) 100 having a MOS structure formed on a silicon carbide (SiC) substrate. It is a top view which shows typically.
  • a field effect transistor silicon carbide MOS transistor
  • silicon carbide MOS transistor 100 is provided with source pad 41 at the center of the main surface of chip 5 having a rectangular outer shape, and gate wiring 44 is formed so as to surround the outside of source pad 41. Is provided.
  • the plan view shape of the source pad 41 is a quadrangle in which the central part of one side is recessed inward, and a gate pad 45 extending from the surrounding gate wiring 44 is provided so as to enter the recessed part inside the source pad 41. It has been.
  • the gate pad 45 is a portion to which a gate voltage is applied from an external control circuit (not shown).
  • the gate voltage applied thereto is a gate of a unit cell which is a minimum unit structure of a MOS transistor through a gate wiring 44. It is supplied to an electrode (not shown).
  • the source pad 41 is provided on an active region where a plurality of unit cells are arranged, and the source electrodes (not shown) of the unit cells are connected in parallel.
  • a termination well region 21 is provided below the source pad 41 so as to define an edge of the active region AR, and a termination low resistance provided along the termination well region 21 in the surface of the termination well region 21.
  • a region 28 is provided, and a JTE (Junction Termination Extension) region 50 is formed so as to surround the termination well region 21.
  • a field stop region 13 is provided so as to surround the JTE region 50 apart from the JTE region 50, and the field stop region 13 extends to the chip end 5. These will be described later.
  • electrodes for temperature sensors and current sensors are often formed together, but the presence or absence of these electrodes is not related to the configuration and effects of the present invention. And illustration is abbreviate
  • the position and number of the gate pads 45, the shape of the gate wiring 44 and the shape and number of the source pads 41 may have various cases depending on the MOS transistor, but these are also the same as the current sensor electrodes described above. Since the relationship with the configuration and effect of the present invention is small, description and illustration are omitted.
  • silicon carbide MOS transistor 100 includes a first conductivity type drift layer 2 formed on a first main surface of semiconductor substrate 1 which is a silicon carbide substrate containing a first conductivity type impurity.
  • the semiconductor substrate 1 includes an ohmic electrode 42 formed on a second main surface (opposite side of the first main surface) of the semiconductor substrate 1 and a drain electrode 43 formed thereon.
  • the upper layer portion of the drift layer 2 is provided so as to reach the same depth as the well region 20 and a well region 20 of a plurality of selectively formed second conductivity types.
  • a second well-type termination well region 21 to be defined, a JTE region 50 connected to the end surface of the termination well region 21 and surrounding the termination well region 21, and a field stop region 13 surrounding the JTE region 50 apart from the JTE region 50 And are provided.
  • the termination well region 21 may be formed at the same time as the well region 20 to have the same impurity distribution.
  • a terminal conductive low resistance region 28 is provided in the surface of the central portion of the terminal well region 21, and the terminal well region 21 exists on both sides of the terminal low resistance region 28 when viewed from above. looks like.
  • JFET junction FET
  • n-type impurity is implanted into the JFET region 15, so that the well region 20 is turned on in the ON state.
  • the resistance value of the current path formed from the formed channel region toward silicon carbide substrate 1 can be reduced, and the on-resistance of the entire vertical MOSFET can be reduced.
  • drift layer 2 On the main surface of drift layer 2, it covers from the edge of termination well region 21 to the edge of source region 12, on adjacent source region 12, and well region 20 and JFET region 15 therebetween. Thus formed gate insulating film 30 and field oxide film 31 formed on drift layer 2 where gate insulating film 30 is not formed are formed.
  • a gate electrode 35 is formed through the gate insulating film 30 so as to extend between the edge portions of the adjacent source regions 12, and an interlayer insulating film 32 is formed so as to cover the gate electrode 35.
  • the gate electrode 35 is also formed at a portion where the gate insulating film 30 and the field oxide film 31 are connected, and is also formed on the field oxide film 31 on the terminal low resistance region 28. Is also covered with an interlayer insulating film 32.
  • a gate contact hole GC is provided so as to penetrate the interlayer insulating film 32 and reach the gate electrode 35 above the terminal low resistance region 28, and a gate wiring 44 is formed so as to fill the gate contact hole GC.
  • a well contact hole WC is provided so as to reach the ohmic electrode 40 formed on the terminal low resistance region 28 through the interlayer insulating film 32 and the field oxide film 31, and penetrate through the interlayer insulating film 32.
  • Source contact hole SC is provided so as to reach ohmic electrode 40 formed on well contact region 25 and source region 12, and source pad 41 is formed to fill well contact hole WC and source contact hole SC. Yes.
  • the source pad 41 is a source electrode connected to the source region 12 and also a member for electrically connecting the source region 12 and the termination well region 21.
  • FIG. 3 is a plan view schematically showing each impurity region formed in the main surface of the semiconductor substrate of silicon carbide MOS transistor 100.
  • FIG. 5 is a plan view in the cross-sectional state shown in FIG. 4.
  • a terminal well region 21 of the second conductivity type is provided so as to define the edge of the active region AR, and a terminal low resistance region 28 provided along the terminal well region 21 in the surface of the terminal well region 21.
  • a JTE region 50 is formed so as to surround the termination well region 21.
  • a field stop region 13 is provided so as to surround the JTE region 50 apart from the JTE region 50, and the field stop region 13 extends to the chip end 5.
  • unit chain structure CLU In the active region AR, a plurality of unit chain structures CLU each having a structure in which concave portions and convex portions are alternately arranged in a plan view are formed in parallel.
  • unit chain structure CLU has one side (left and right, upper and lower sides) of active region AR in active region AR that has a substantially rectangular shape similar to the shape of source pad 41 in plan view. Are formed at an angle of 45 degrees with respect to any one of these sides.
  • FIG. 5 is a diagram schematically showing a planar shape of a unit cell (unit cell) UC constituting the unit chain structure CLU.
  • the unit cell UC has a rectangular shape defined by the length LXfp in the horizontal (x) direction and the length LYfp in the vertical (y) direction, as indicated by the outer frame 8 of the unit cell UC.
  • the portion where the corner is cut out is referred to as a notch NP.
  • the outer frame 8 of the unit cell UC includes an outer edge of the virtual region of the drift layer 2 set so as to include the source region 12 and the well region 20, and an outer edge of the source region 12 and the well region 20 in the notch NP. These outer edges are virtual, and the outer frame 8 is a virtual frame.
  • Each of the outer edge portions of the source region 12 and the well region 20 is a straight line in a portion along the side of the outer frame 8, and in a portion facing a pair of opposing corner portions (residual corner portions) having an inner angle of 90 °.
  • the width of the source region 12 is abruptly narrowed in a circular arc so that each outer edge portion of the source region 12 is concentrated in the end edge of the cutout portion NP.
  • the width of the source region 12 at the edge of the notch NP is represented by Lss.
  • the width of the well region 20 is constant throughout the unit cell UC.
  • the outer edge portion of the source region 12 spreads in a circular arc toward the two remaining corner portions of the outer frame 8 of the unit cell UC when starting from the edge of one of the cutout portions NP.
  • the portion extending in parallel with the outer frame 8 and facing the remaining corner portion forms an arc-shaped convex portion DP having a central angle of 90 ° having a radius of curvature r1, and after passing the convex portion DP, again It extends in parallel to the outer frame 8 and then has a shape in which the width is sharply narrowed by drawing an arc so as to concentrate on the edge of the other notch NP.
  • the unit cell UC has a well contact region 25 in the central portion of the source region 12, and an ohmic electrode 40 that is in contact with the source region 12 is formed on the well contact region 25.
  • the well contact region 25 and the ohmic electrode 40 are shown as having a square shape.
  • the present invention is not limited to this, and even if the shape is a polygonal shape or a circular shape, the effect of the present device described later is affected. It is not a thing.
  • the unit cells UC By connecting the unit cells UC having a planar view shape described above at the edge of the notch NP, the unit cells UC are connected in a chain shape with a constricted portion, as shown in FIG. A unit chain structure CLU is obtained.
  • FIG. 6 shows a unit chain structure CLU in which four unit lattices UC are connected.
  • the unit chain structure CLU is not limited to this, and as shown in the active region AR of FIG. The number of connected unit cells UC in the structure CLU varies.
  • connection portion of the unit cell UC the outer edge portions of the source region 12 and the well region 20 are connected smoothly, and after connection, the central angle 90 ° having the same center of curvature N existing outside the unit cell UC.
  • the arc-shaped concave portion CP is formed.
  • the distance Lc between the outer edge portions of the source region 12 and the well region 20 is constant in the straight portion and the convex portion, and is also constant in the vicinity of the connecting portion of the unit lattice UC.
  • a constant distance Lc between the outer edge portions of the source region 12 and the well region 20 at the substrate surface means that the channel length is constant throughout the unit chain structure CLU.
  • the active region AR of the silicon carbide MOS transistor 100 is configured by arranging a plurality of unit chain structures CLU so that no gap is generated between the unit lattices UC in adjacent unit chain structures CLU. It can be said that the channel length is constant throughout the area AR. Therefore, an imbalance of current distribution during the on operation in the active region AR is suppressed, and the reliability as a semiconductor device can be improved.
  • the unit chain structure CLU is formed to be offset from each other as shown in FIG. 7 in the active region AR. That is, in the adjacent unit chain structures CLU, the source region 12 and well region of the other unit chain structure CLU with respect to the source region 12 and the convex portion DP of the well region 20 of one unit chain structure CLU. Twenty concave portions CP are formed to have a corresponding positional relationship.
  • FIG. 8 shows a cross-sectional structure of silicon carbide MOS transistor 100 taken along line CC in FIG. As shown in FIG. 8, the ohmic electrode 40 is connected to the source region 12 and the well contact region 25 in each unit cell.
  • the offset amount is set so that the center of curvature M at the convex portion DP of the unit chain structure CLU and the center of curvature N at the concave portion CP of the adjacent unit chain structure CLU coincide.
  • the so-called JFET length in silicon carbide MOS transistor 100 is kept constant at Lj, and the resistance of the JFET region generated during the ON operation is constant throughout the active region AR. For this reason, the imbalance of the current distribution during the on operation in the active region AR is suppressed, and the reliability during continuous energization can be improved.
  • the JFET length (Lj) is constant throughout the active region AR, generation of a local high electric field generated in the active region AR during the off operation is suppressed, and reliability such as when a high drain bias is applied is improved. Can be increased.
  • the active region AR is configured by arranging a plurality of unit chain structures CLU so that no gap is generated between the unit lattices UC in adjacent unit chain structures CLU. Since the channel length (Lc) and the JFET length (Lj) in the transistor 100 are constant over the entire active region AR, the channel length and the JFET length are unbalanced locally, for example, an on-current during an on operation. In addition, the semiconductor device is not deteriorated or damaged due to the concentration of the electric field of the gate insulating film during turn-off, and the reliability can be greatly improved.
  • the shortest curvature radius in the convex portion DP and the concave portion CP of the unit lattice UC (or unit chain structure CLU) of the silicon carbide MOS transistor 100 described above is that the convex portion DP of the unit lattice UC as shown in FIG. Is the radius of curvature r1 of the source region 12.
  • the curvature radius r1 can be determined based on pattern accuracy at the time of manufacturing a semiconductor device, specifically, pattern accuracy of a photoresist formed by photolithography. Hereinafter, this reason will be described.
  • FIG. 10 shows a calculation result of a value obtained by dividing the channel width density in the unit cell UC when the radius of curvature r1 is changed, that is, the length of the outer edge portion of the source region 12 by the area occupied by the unit cell UC.
  • ⁇ LYfp ⁇ LXfp
  • Lc 0.5 ⁇ m
  • Lj 3 ⁇ m.
  • the horizontal axis represents the connection width (Lss) of the source region 12 that is changed by changing the offset amount ( ⁇ LYfp) in the vertical (y) direction, and the channel width density ( ⁇ m / ⁇ m 2 ) is plotted on the vertical axis.
  • the radius of curvature r1 may be about 0.5 ⁇ m due to the limitations of the photoengraving technique, and the radius of curvature r1 is set to 1 ⁇ m so that the arc portion is relatively longer than the straight portion. You may do it above.
  • FIG. 11 is a diagram for explaining the effect of silicon carbide MOS transistor 100 of the first embodiment according to the present invention.
  • LXfp LYfp
  • ⁇ LYfp ⁇ LXfp
  • Lc 0.5 ⁇ m
  • the connection width (Lss) of the source region 12 is taken on the horizontal axis
  • the channel width density ( ⁇ m / ⁇ m 2 ) is taken on the vertical axis
  • JFET When the length Lj is 1 ⁇ m, the dependence of the channel width density on the JFET length (Lj) in the case of 2 ⁇ m and 3 ⁇ m is shown.
  • the channel width density depends on the JFET length (Lj) because the channel width density is increased by reducing the connection width (Lss) of the source region 12 at any JFET length. It can be said that it is preferable to form the unit cell UC with a smaller connection width (Lss) of the source region 12.
  • the connection width (Lss) of the source region 12 should be determined by the limits of photolithography technology. When using an exposure machine that uses ultraviolet light such as g-line or i-line, the processing limit is considered to be about 0.5 ⁇ m.
  • channel width densities (units ⁇ m / ⁇ m 2 ) in unit shapes of various shapes were calculated, and the results will be described.
  • FIG. 12 shows a unit cell UCX in a striped structure having no recesses or protrusions
  • FIG. 13 shows a square unit cell UCY
  • FIG. 14 shows a unit cell UC of the present invention. Is shown.
  • the unit cell UCX shown in FIG. 12 has a shape in which the well region 20 extends along both sides of the stripe-shaped source region 12.
  • the unit cell UCY shown in FIG. 13 has a shape in which a well region 20 exists so as to surround the square source region 12, and the unit cell UCY is arranged in a staggered arrangement or a grid pattern so as to have a close-packed arrangement. Become. In any unit cell, the definitions of LXfp, LYfp, and JFET length Lj are the same.
  • the channel width density increases by about 50% under any condition, and the unit cell UCY (square) ) Is increased in the range of 3 to 22%, and it can be seen that the use of the unit cell UC of the present invention improves the channel width density.
  • the improvement in channel width density means that a silicon carbide MOS transistor having a low channel resistance and a low loss can be obtained.
  • the silicon carbide MOS transistor 100 of the first embodiment according to the present invention has such an effect. There is.
  • FIG. 16 is a diagram illustrating another effect of silicon carbide MOS transistor 100 of the first embodiment according to the present invention.
  • FIG. 16 shows the calculation results of the aperture ratio of the JFET region 15 in the unit cell UCX (stripe shape), the unit cell UCY (square), and the unit cell UC of the present invention.
  • the aperture ratio of the JFET region 15 is defined by the area ratio of the JFET region 15 to the region surrounded by the outer frame 8 of each unit cell shown in FIGS.
  • the aperture ratio of the JFET region 15 is smaller, the gate-drain capacitance in the silicon carbide MOS transistor becomes smaller, the feedback capacitance can be reduced, and switching loss can be reduced, which is advantageous in performing high-speed switching operation. Become.
  • the aperture ratio is in the range of 19% to 43%.
  • the aperture ratio is in the range of 20% to 44%. Therefore, although it does not reach the unit cell UCX (stripe shape), it is about 2 to 5% for the unit cell UCY (square). It turns out that it decreases.
  • silicon carbide MOS transistor 100 of the first embodiment of the present invention the effect of reducing the switching loss due to the reduction of the feedback capacitance can also be obtained.
  • the well regions 20 of the unit chain structures CLU adjacent to each other in the silicon carbide semiconductor substrate are arranged so as not to be connected.
  • the shape of the part in plan view can take various forms.
  • 17 to 22 show various plan view shapes in the vicinity of the surface of the drift layer 2 at the terminal portion of the unit chain structure CLU.
  • the terminal portion of the unit chain structure CLU is surrounded by the JFET region 15 so that the well region 20 in the unit chain structure CLU is not connected to the terminal well region 21.
  • the distance D1 between the outer edge of the well region 20 and the outer edge of the termination well region 21 is set equal to or shorter than the JFET length Lj.
  • the distance D1 between the outer edge portion of the well region 20 and the outer edge portion of the termination well region 21 is made equal to Lj. Since the JFET length Lj is constant over the entire active region AR including the termination portion in the MOS transistor, an effect of increasing the reliability of the semiconductor device by making the on-current distribution and the oxide film electric field distribution uniform can be obtained.
  • the JFET region 15 is interrupted in the middle of the end portion of the unit chain structure CLU, and instead the termination well region 21 enters and the well region 20 is connected to the termination well region 21. It may be.
  • the JFET region 15 is interrupted in the middle at the terminal portion of the unit chain structure CLU.
  • the source region 12 becomes unnecessary in the portion surrounded by the termination well region 21. Therefore, as shown in FIG. 19, in the unit cell UC at the terminal end of the unit chain structure CLU, the source region 12 is not formed in the portion surrounded by the terminal well region 21, and the well region 20 is formed instead. It is good also as a structure.
  • the on-current distribution and the oxidation In addition to the effect of increasing the reliability of the semiconductor device by uniformizing the electric field distribution of the film, even if the ohmic contact with the well contact region 25 is defective in the unit chain structure CLU, the termination well region on the outer periphery of the active region AR Since the ohmic contact can be formed in a relatively wide region called the termination resistor region 28 formed in the vicinity of the surface in the region 21, the generation of a high electric field due to the potential floating or delay of the well region 20 during the switching operation, and the high electric field Damage to the semiconductor device due to the above can be prevented.
  • the unit chain structure CLU in which the well region 20 and the termination well region 21 are connected in the terminal portion, and the well region 20 and the terminal well region 21 are not connected in the terminal portion.
  • a configuration in which unit chain structures CLU are alternately arranged is shown.
  • the separation distance D1 between the outer edge portion of the well region 20 and the outer edge portion of the terminal well region 21 is It is formed to be equal to the JFET length Lj.
  • the terminal well region 21 does not have a region protruding at an acute angle at the boundary portion of the JFET region 15 of each unit chain structure CLU. That's it.
  • the JFET region 15 is continuously formed without being interrupted at the terminal portion, so that there is no singular point as the end portion of the JFET region 15 and The reliability of the semiconductor device can be further improved by making the distribution uniform.
  • FIG. 21 shows a configuration in which the termination well region 21 is formed simultaneously with the well region 20 when the unit chain structure CLU array shown in FIG.
  • FIG. 22 shows a configuration in which the terminal portion is surrounded not by the termination well region 21 but by the termination source region 121 when the unit chain structure CLU arrangement shown in FIG. 20 is adopted.
  • the source region 12 and the terminal source region 121 in the unit chain structure CLU are integrated.
  • a termination well region 21 is formed on the outermost periphery of the active region.
  • the well region 20 having the width Lc exists between the outer edge portion of the JFET region 15 and the terminal source region 121.
  • the structure is excellent in symmetry, and the channel region is further increased. Therefore, it is possible to improve the reliability and further reduce the on-resistance.
  • the configuration of one end portion of the unit chain structure CLU is disclosed.
  • the other end portion may be the same as the one end portion or may be inserted. Also good.
  • active region AC of silicon carbide MOS transistor 100 has unit chain structure CLU that does not contact termination well region 21 at both ends, and unit chain structure that contacts termination well region 21 at both ends.
  • the CLUs may be arranged alternately, or, as shown in FIG. 24, a unit chain structure CLU that is in contact with the termination well region 21 at one end portion and not in contact with the termination well region 21 at the other end portion. However, they may be arranged alternately.
  • the JFET region 15 surrounds the well region 20 in an annular shape and does not have a singular point such as an end portion of the JFET region 15, the reliability of the semiconductor device is improved by uniformizing the oxide film electric field distribution. It can be further increased.
  • the well region 20 of the unit chain structure CLU is always connected to the terminal well region 21 or the well region 20 in place of the terminal well region 21, and the potential of the well region 20 is more reliably detected. Since fixing can be performed, damage to the semiconductor device due to generation of a high electric field can be prevented.
  • unit chain structure CLU has an active region in active region AR having a substantially rectangular shape similar to the plan view shape of source pad 41 shown in FIG. Although the configuration in which the offset arrangement is made so as to form an angle of 45 degrees with respect to one side of the AR (one of the left, right, upper, and lower sides) has been described, the arrangement of the unit chain structures CLU is not limited to this.
  • unit chain structures CLU may be alternately arranged in the lateral (x) direction. Further, unit chain structures CLU may be alternately arranged in the longitudinal (y) direction as in silicon carbide MOS transistor 100B shown in FIG. 25 and FIG. 26, the same components as those of silicon carbide MOS transistor 100 shown in FIG.
  • FIG. 25 when the substrate surface orientation of the semiconductor substrate 1 is inclined with respect to the c-axis direction and the left-right direction (x direction) is the off direction facing FIG. 3 (FIGS. 25 and 26), FIG.
  • FIG. 25 In the silicon carbide MOS transistor 100 shown, in the well regions 20 on the four sides of each unit cell UC, the two well regions 20 parallel to the vertical direction (y direction) are perpendicular to the off direction. For this reason, collision ionization caused by the crystal orientation of the semiconductor substrate 1 occurs between the left and right well regions 20 in one unit cell UC or between two well regions 20 facing each other across the JFET region 15 in adjacent unit cells UC. In the well region 20 on the side where collision ionization is more likely to occur, the unbalance that the breakdown voltage is reduced is likely to occur.
  • a similar effect is obtained when the unit cell UC shown in FIG. 5 has a configuration in which the connection width (Lss) of the source region 12 is large and no linear portion exists, or the unit chain structure CLU is 0 with respect to the off direction. It can also be obtained when it is arranged offset at an angle of from 0 ° to less than 45 °, or from 45 ° to less than 90 °.
  • FIGS. 27 to 33 are cross-sectional views sequentially showing manufacturing steps.
  • the cross-sectional views shown in FIGS. 27 to 33 are cross-sectional views taken along the line BB in FIGS. 1 and 3, and are cross-sectional views of two adjacent unit cells UC as shown in FIG.
  • a silicon carbide substrate containing a first conductivity type impurity is prepared as the semiconductor substrate 1.
  • a material of the semiconductor substrate 1 in addition to silicon carbide, a wide band gap semiconductor having a band gap larger than that of silicon (Si) can be used.
  • examples of other wide band gap semiconductors include gallium nitride. Materials, aluminum nitride materials, diamond, and the like.
  • Switching devices and diodes composed of such wide bandgap semiconductors as substrate materials have high voltage resistance and high allowable current density, and therefore can be made smaller than silicon semiconductor devices. By using switching devices and diodes, it is possible to reduce the size of a semiconductor device module incorporating these devices.
  • the heat sink fins of the heat sink can be downsized, and cooling by air cooling rather than water cooling can be performed, so that the semiconductor device module can be further downsized.
  • the surface orientation of the semiconductor substrate 1 may be inclined to 8 ° or less with respect to the c-axis direction, but may not be inclined, and may have any surface orientation. .
  • a silicon carbide epitaxial layer of the first conductivity type is formed on the upper portion of the semiconductor substrate 1 by epitaxial crystal growth to form the drift layer 2.
  • the impurity concentration of the first conductivity type of the drift layer 2 is, for example, in the range of 1 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 , and the thickness is 4 ⁇ m to 200 ⁇ m.
  • a resist material is applied on the main surface of the drift layer 2 (or a silicon oxide film is formed) and patterned by photolithography (and etching) to form the well region 20 and the termination well region 21 (FIG. 2).
  • An implantation mask RM1 having a corresponding portion as an opening is formed. Thereafter, using the implantation mask RM1, ion implantation of impurities of the second conductivity type is performed to form the well region 20 and the termination well region 21 (FIG. 3).
  • the semiconductor substrate 1 at the time of implanting impurity ions may not be actively heated, or may be ion-implanted by heating to a temperature of 100 ° C. to 800 ° C.
  • the implanted impurity nitrogen (N) or phosphorus (P) is preferable when the first conductivity type is n-type, and aluminum (Al) or boron is preferable when the first conductivity type is p-type. (B) is preferred.
  • the depth of the well region 20 is set so as not to exceed the bottom surface of the drift layer 2, and is set to a depth in the range of 0.3 ⁇ m to 2.0 ⁇ m, for example.
  • the impurity concentration of the well region 20 exceeds the impurity concentration of the drift layer 2 and is set in a range of, for example, 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the impurity concentration of the second conductivity type of well region 20 is the first conductivity type of drift layer 2 in order to increase the conductivity in the channel region of silicon carbide MOS transistor 100.
  • the impurity concentration may be lower.
  • the impurity concentration of the first conductivity type in the channel region is relatively higher than the impurity concentration of the second conductivity type, the first conductivity type carriers (electrons if the first conductivity type is n type) are correspondingly generated. More will be present, increasing the conductivity of the channel.
  • the ion implantation of the second conductivity type impurity when forming the well region 20 may be a profile having a concentration peak in the deep portion of the drift layer 2.
  • impurities are hardly thermally diffused even by heat treatment, so such a method is effective.
  • the cross-sectional shape of the well region 20 has a trapezoidal shape in which the bottom surface side is wide and the top surface side is narrow. This is because, even when ion implantation of impurities is performed using an implantation mask RM1 having a high perpendicularity as shown in FIG. 27, high acceleration energy implantation of impurity ions is performed without intentionally implanting from an oblique direction of the substrate. This is because scattering in the lateral direction (direction parallel to the main surface of the substrate 1) in the drift layer 2 increases, and the end surface is tapered to form a trapezoidal well region 20.
  • the lateral diffusion distance L1 of the implanted impurity from the end of the implantation mask RM1 shown in FIG. 27 is around 0.3 ⁇ m, and the acceleration energy of the impurity ions for obtaining this value is, for example, 500 keV.
  • the shielding effect of the JFET region 15 is promoted by the depletion layer spreading from the vicinity of the apex of the tapered end surface when the silicon carbide MOS transistor 100 is turned off.
  • the electric field applied to the gate insulating film 30 (FIG. 2) to be turned off is reduced, and the reliability of the silicon carbide MOS transistor 100 can be improved.
  • the impurity ion implantation is performed so that the ion implantation of the second conductivity type impurity when forming the well region 20 has a profile having a concentration peak in the deep portion of the drift layer 2.
  • the following effects can be obtained by using the implantation mask RM1 having high perpendicularity as shown in FIG.
  • Silicon carbide MOS transistor 100 that can be formed in a deep portion, has improved channel conductivity, and has a low threshold voltage and low channel resistance can be realized.
  • a resist material is applied on the main surface of the drift layer 2 (or a silicon oxide film is formed), and is patterned by photolithography (and etching). Then, an implantation mask having an opening corresponding to the JTE region 50 (FIG. 2) is formed, and ion implantation of a second conductivity type impurity is performed using the implantation mask to form the JTE region 50.
  • a resist material is applied on the main surface of the drift layer 2 (or a silicon oxide film is formed), and is patterned by photolithography (and etching) to form the source region 12 and the field stop.
  • An implantation mask RM2 having an opening corresponding to the region 13 (FIG. 2) is formed, and ion implantation of a first conductivity type impurity is performed using the implantation mask, and the source region 12 and the field stop region 13 ( FIG. 2) is formed.
  • the depth of the source region 12 is set so that the bottom surface thereof does not exceed the bottom surface of the well region 20, and the impurity concentration value of the first conductivity type exceeds the impurity concentration value of the well region 20.
  • the impurity concentration value of the first conductivity type exceeds the impurity concentration value of the well region 20.
  • it is set in the range of 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the field stop region 13 is set so that the bottom surface thereof does not exceed the bottom surface of the well region 20, and the impurity concentration value of the first conductivity type exceeds the impurity concentration value of the well region 20.
  • it is set in the range of 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the field stop region 13 is set so that the bottom surface thereof does not exceed the bottom surface of the well region 20, and the impurity concentration value of the first conductivity type exceeds the impurity concentration value of the well region 20.
  • it is set in the
  • a resist material is applied onto the main surface of the drift layer 2 (or a silicon oxide film is formed), and patterning is performed by photolithography (and etching).
  • an implantation mask RM3 having an opening corresponding to the well contact region 25 is formed, ion implantation of the second conductivity type impurity is performed using the implantation mask, and the well contact region 25 is formed in the well region 20.
  • the well contact region 25 is a region for realizing good metal contact between the well region 20 and the source pad 41 (FIG. 2), and is formed to have an impurity concentration higher than that of the well region 20. .
  • this ion implantation is preferably performed at a substrate temperature of 150 ° C. or higher. By setting such a temperature, a second conductivity type region having a low sheet resistance is formed.
  • the termination low resistance region 28 may be formed in the surface of the termination well region 21 (FIG. 2) simultaneously with the well contact region 25. In this way, good metal contact with the source pad 41 (FIG. 2) can be realized, and parasitic resistance in the termination region can be reduced. For example, dV / dt (fluctuation of drain voltage V with respect to time t). ) A structure with excellent resistance can be obtained.
  • the termination low resistance region 28 may not be formed simultaneously with the well contact region 21.
  • the implanted impurities are subjected to heat treatment in an inert gas atmosphere such as argon or nitrogen or in a vacuum at a temperature in the range of 1500 ° C. to 2200 ° C. for a time in the range of 0.5 to 60 minutes.
  • This heat treatment may be performed in a state where the surface of the drift layer 2 or the surface of the drift layer 2 and the back surface and end surface of the semiconductor substrate 1 are covered with a film containing carbon. By doing so, it is possible to prevent the surface of the drift layer 2 from being exposed to etching due to residual moisture or residual oxygen in the process apparatus during the heat treatment, and to prevent the surface of the drift layer 2 from being roughened.
  • a silicon oxide film is formed on the entire surface of the drift layer 2 by thermal oxidation, the silicon oxide film is removed by hydrofluoric acid, thereby removing the surface alteration layer on the drift layer 2 and obtaining a clean surface.
  • a silicon oxide film is deposited on the entire surface of the drift layer 2 by a CVD (chemical vapor deposition) method or the like, and is patterned so that only the active region AR (FIG. 3) becomes an opening, thereby forming the active active region AR.
  • a field oxide film 31 covering a region other than (FIG. 3) is formed.
  • the field oxide film 31 has a thickness of 0.5 ⁇ m to 2 ⁇ m.
  • a silicon oxide film is formed on the drift layer 2 by, eg, thermal oxidation or CVD, a nitrided oxidizing gas atmosphere such as NO or N 2 O is formed on the silicon oxide film.
  • the gate insulating film 30 is formed by heat treatment in an ammonia atmosphere and heat treatment in an inert gas such as argon.
  • a polysilicon layer serving as a gate electrode material is deposited on the gate insulating film 30 and the field oxide film 31 (FIG. 2) by, for example, a CVD method, and a resist material is applied on the polysilicon layer to perform photo Patterning is performed by lithography to form an etching mask having openings other than the gate electrode formation region.
  • the gate electrode 35 as shown in FIG. 31 is obtained by etching the polysilicon layer using the etching mask.
  • the polysilicon layer preferably contains phosphorus and boron and has a low sheet resistance. Phosphorus and boron may be taken in during the formation of the polysilicon layer, or may be introduced by ion implantation and activated by a subsequent heat treatment.
  • the gate electrode 35 may be a multilayer film of polysilicon, metal, and intermetallic compound.
  • a silicon oxide film is deposited on the entire surface of the drift layer 2 by the CVD method or the like to form the interlayer insulating film 32, and then on the source region 12 and the well contact region 25 by, for example, a dry etching method.
  • a well contact hole WC (FIG. 2) reaching the source contact hole SC reaching the terminal and the terminal low resistance region 28 is formed.
  • the gate contact hole GC (FIG. 2) reaching the gate electrode 35 (FIG. 2) on the terminal low resistance region 28 may be formed simultaneously.
  • the source contact hole SC is later filled with the source pad 41 (FIG. 2), and the gate contact hole GC is later filled with the gate wiring 44 (FIG. 2).
  • a metal film is formed on the interlayer insulating film 32 by, for example, sputtering, so that the metal film is also formed on the bottom of the source contact hole SC and the well contact hole WC (FIG. 2) opened in the interlayer insulating film 32.
  • This metal layer will later become the ohmic electrode 40, and is mainly made of nickel (Ni).
  • silicide is formed between the silicon carbide by heat treatment at 600 to 1100 ° C., and the metal film remaining on the interlayer insulating film 32 is converted into nitric acid, sulfuric acid, hydrochloric acid, or a mixed solution of these and hydrogen peroxide.
  • the nickel silicide ohmic electrode 40 is formed on the bottom of the source contact hole SC and the bottom of the well contact hole WC (FIG. 2).
  • the heat treatment may be performed again after the metal film remaining on the interlayer insulating film 32 is removed.
  • an ohmic contact with a lower contact resistance is formed by performing the process at a higher temperature than the previous heat treatment.
  • a similar metal film may be formed on the back surface of the semiconductor substrate 1, and heat treatment may be performed to form the ohmic electrode 42 (FIG. 2).
  • heat treatment may be performed to form the ohmic electrode 42 (FIG. 2).
  • the ohmic electrode 40 may be composed of the same intermetallic compound (silicide) at any location, but is composed of separate intermetallic compounds suitable for the p-type semiconductor layer and the n-type semiconductor layer. May be.
  • the ohmic electrode 40 it is important for the ohmic electrode 40 to have a sufficiently low ohmic contact resistance with respect to the source region 12 of the first conductivity type in order to reduce the on-resistance of the silicon carbide MOS transistor 100.
  • the two-conductivity type well contact region 25 also has a low contact resistance for fixing the well region 20 to the ground potential and improving the forward characteristics of the body diode built in the silicon carbide MOS transistor 100. Is required.
  • an intermetallic compound of nickel and silicon is suitable for an n-type semiconductor layer
  • an intermetallic compound of titanium, aluminum and silicon is suitable for a p-type semiconductor layer.
  • the gate contact hole GC (FIG. 2) is formed simultaneously with the formation of the source contact hole SC and the well contact hole WC (FIG. 2), the bottom surface of the gate contact hole GC is formed.
  • the exposed gate electrode 35 is polysilicon, silicide is also formed on the bottom surface of the gate contact hole GC.
  • the gate contact hole GC when forming the gate contact hole GC separately, since the gate contact hole GC is formed by photolithography and etching after the formation of the ohmic electrode 40, no silicide is formed on the bottom surface of the gate contact hole GC.
  • a wiring metal composed of an object, a laminated film, and an alloy thereof is formed by sputtering or vapor deposition, followed by patterning, whereby the source pad 41, the gate wiring 44 (FIG. 2), and the gate pad shown in FIG. 45 (FIG. 1) is formed.
  • a drain electrode 43 by forming a metal film such as Ti, Ni, Ag and Au (gold) on the ohmic electrode 42 on the back surface of the semiconductor substrate 1, the silicon carbide MOS transistor 100 shown in FIG. Complete.
  • the surface side may be covered with a protective film such as a silicon nitride film or polyimide. They are opened at appropriate positions of the gate pad 45 and the source pad 41 so that they can be connected to an external control circuit.
  • a protective film such as a silicon nitride film or polyimide.
  • unit cell UC having a predetermined shape in plan view on the main surface of drift layer 2 has a constricted portion and a chain.
  • a unit chain structure CLU is formed by being connected in a plurality of shapes, and a predetermined shape of the unit lattice is an outer edge of a virtual region of the drift layer 2 set so as to include the source region 12 and the well region 20;
  • a plurality of unit chain structures CLU are arranged so that no gap is generated between the unit cells in the adjacent unit chain structure CLU, which is defined by the source region 12 and the outer edge of the well region 20 at the connection portion with other unit cells.
  • the active area AR is configured. For this reason, the channel width density is improved, the on-resistance is reduced, and the resistance can be lowered. Further, the feedback capacity can be reduced to reduce the switching loss, which is advantageous in performing a high-speed switching operation.
  • the resistance of the JFET portion 15 generated during the on operation is constant throughout the region, so that the current during the on operation is Distribution imbalance is eliminated, and reliability as a semiconductor device during continuous energization can be improved.
  • the predetermined shape of the unit cell is a hexagon in which the inner angles of a pair of opposite corners are both 90 °, and the sides constituting the corners
  • the two opposing sides other than the above form a connecting portion, and the unit lattices are connected at the connecting portion, so that the source region 12 and the well region 20 are continuous in the unit chain structure CLU, and the source region in the unit lattice UC
  • the well region 20 exists along the outer edge of the line 12, and the outer edges of the source region 12 and the well region 20 form a straight line along the side forming the corner, and the source region 12 and the well region 20 are formed at the corners.
  • arc-shaped convex portions DP each having the same center of curvature M and having different radii of curvature r1 and r2 and a central angle of 90 °, and the outer edge of the well region 20 And the outer edge of the source region 12 is set to a difference distance between the curvature radius r2 and the curvature radius r1 in any part of the unit cell UC.
  • the channel length determined by the distance between the radius of curvature r2 and the radius of curvature r1 is constant throughout the active area AR, the current distribution during the on operation is constant, and during continuous energization.
  • the reliability as a semiconductor device can be improved.
  • unit chain structure CLU has arc-shaped concave portion CP with a central angle of 90 ° at the connection portion of unit lattice UC, and unit chain structure CLU Inside, the source region 12 and the well region 20 have an arc shape with a central angle of 90 ° having the same curvature center N and different first radii of curvature r3 and r4 in the concave portion CP.
  • the source region 12 and the well region 20 of the opposing convex portion and concave portion have the same center of curvature, and the channel length and the entire region of the active region AR It is possible to make the JFET length uniform.
  • the unit chain structure CLU is arranged so that any of the linear outer edges of the well region 20 in the unit lattice UC extends in a direction not perpendicular to the off direction of the semiconductor substrate 1 and the drift layer. As a result, it is possible to suppress an unbalance in breakdown voltage due to the difference in the likelihood of collision ionization, and to improve reliability when a high drain bias is applied.
  • the unit chain structure CLU has a structure in which the well region 20 in the chain unit structure is connected to the terminal well region 21 and the terminal well region 21 is not connected at the terminal portion.
  • the structure in which the JFET region 15 is formed can be obtained. For this reason, there is no singular point such as an end portion of the JFET region 15, and the reliability of the semiconductor device can be further improved by uniformizing the gate oxide film electric field distribution during the turn-off operation.
  • the unit chain structure CLU has a configuration in which the well region 20 in the chain unit structure is not connected to the termination well region 21 at the terminal portion, and the source region 12 in the chain unit structure is terminated.
  • the configuration not connected to the source region 121 it is formed so as to be continuous with the well region 20 of the adjacent chain unit structure CLU between the drift layer 2 in the terminal portion and the corresponding terminal source region 121.
  • the unit chain structure CLU has a structure in which the well region 20 in the chain unit structure is connected to the terminal well region 21 in at least one terminal portion, so that the ohmic contact in the unit chain structure CLU is prevented. Even if it is defective, it is possible to form an ohmic contact in a relatively wide region of the outer peripheral portion. Therefore, generation of a high electric field due to potential floating or delay of the well region 20 during switching operation, and a semiconductor device resulting from the high electric field Can prevent damage.
  • the unit chain structure CLU is such that, at both terminal portions, the well region 20 in the chain unit structure is not connected to the terminal well region 21, and the distance between the well regions between the unit chain structures,
  • the JFET length is constant over the entire active region AR including the termination portion.
  • the reliability of the semiconductor device can be further enhanced by making the on-current distribution and the gate oxide film electric field distribution uniform.
  • FIG. 34 is a plan view showing an arrangement of unit chain structures constituting the active region in silicon carbide MOS transistor 200 of the second embodiment according to the present invention, and corresponds to FIG. 7 in the first embodiment.
  • FIG. 35 shows a cross-sectional structure of silicon carbide MOS transistor 200 taken along line DD in FIG.
  • the same components as those of silicon carbide MOS transistor 100 of the first embodiment are given the same reference numerals, and redundant description is omitted.
  • unit chain structure CLU1 has unit cell UC1 in which ohmic electrode 40 is connected to both source region 12 and well contact region 25 provided in well region 20 (unit in the first embodiment).
  • the unit cell UC2 having an ohmic electrode 40a connected to only the well contact region 25a provided in the well region 20 is alternately connected.
  • the area of the well contact region 25a in plan view is larger than that of the ohmic electrode 40a, and the ohmic electrode 40a is not connected to the source region 12.
  • the ohmic electrode 40a and the well contact region 25a are connected in a wider area, so that the potential of the well region 20 can be fixed more reliably, and the contact It is possible to prevent generation of a high electric field due to the potential floating or delay of the well region 20 during a switching operation due to a defect, and damage to the semiconductor device due to the high electric field.
  • the source region 12 is connected to the source electrode 41 by the ohmic electrode 40 in the unit cell UC1, if the source region 12 having a sufficiently low sheet resistance is formed, a significant increase in on-resistance can be suppressed. .
  • a low-resistance tunnel junction is formed between the source region 12 and the well contact region 25a to have a linear current-voltage characteristic between the two regions.
  • FIG. 34 shows an example in which the unit cell UC1 and the unit cell UC2 are alternately connected to form the unit chain structure CLU1.
  • the present invention is not limited to this, and the component ratio may be different. In this case, it is preferable that the number of unit cells UC1 is greater than the number of unit cells UC2 so as not to cause a significant increase in on-resistance.
  • FIG. 36 is a plan view showing an arrangement of unit chain structures constituting the active region in silicon carbide MOS transistor 300 of the third embodiment according to the present invention, and corresponds to FIG. 7 in the first embodiment.
  • FIG. 37 shows a cross-sectional structure of silicon carbide MOS transistor 300 taken along line EE in FIG.
  • the same components as those of silicon carbide MOS transistor 100 of the first embodiment are given the same reference numerals, and redundant description is omitted.
  • unit chain structure CLU2 includes unit cell UC2 having ohmic electrode 40a connected only to well contact region 25a provided in well region 20, and well contact region in well region 20.
  • the unit cell UC3 having the ohmic electrode 40b connected only to the source region 12 is alternately connected.
  • the ohmic electrode 40a and the well contact region 25a are connected in a wider area, so that the potential of the well region 20 can be fixed more reliably, and the contact It is possible to prevent generation of a high electric field due to the potential floating or delay of the well region 20 during a switching operation due to a defect, and damage to the semiconductor device due to the high electric field.
  • the ohmic electrode 40b and the source region 12 are connected in a wider area, a low contact resistance can be obtained, and if the source region 12 having a sufficiently low sheet resistance is formed, the on-resistance A significant increase can be deterred.
  • a low-resistance tunnel junction is formed between the source region 12 and the well contact region 25a to have a linear current-voltage characteristic between the two regions.
  • FIG. 36 shows an example in which the unit cell UC2 and the unit cell UC3 are alternately connected to form the unit chain structure CLU2.
  • the present invention is not limited to this, and the component ratio may be different. In this case, it is preferable that the number of the unit cells UC3 is greater than the number of the unit cells UC2, so that the on-resistance is not significantly increased.
  • FIG. 38 is a plan view showing the arrangement of unit chain structures constituting the active region in silicon carbide MOS transistor 400 according to the fourth embodiment of the present invention, and corresponds to FIG. 7 in the first embodiment.
  • FIG. 39 shows a cross-sectional structure of silicon carbide MOS transistor 400 taken along line FF in FIG.
  • the same components as those of silicon carbide MOS transistor 100 of the first embodiment are given the same reference numerals, and redundant description is omitted.
  • unit chain structure CLU3 has unit cell UC1 (unit in the first embodiment) in which ohmic electrode 40 is connected to both source region 12 and well contact region 25 provided in well region 20. This corresponds to the lattice UC) and the unit lattice UC3 having an ohmic electrode 40b that does not have a well contact region in the well region 20 and is connected only to the source region 12.
  • the ohmic electrode 40b and the source region 12 are connected in a wider area, so that a low contact resistance is obtained, and a source having a sufficiently low sheet resistance. If the region 12 is formed, a significant increase in on-resistance can be suppressed.
  • FIG. 38 shows an example in which the unit cell UC1 and the unit cell UC3 are alternately connected to form the unit chain structure CLU3.
  • the present invention is not limited to this, and the component ratio may be different. In this case, it is preferable from the viewpoint of smoothing the potential distribution of the well region 20 that the number of unit cells UC1 is greater than the number of unit cells UC3.
  • the effects obtained in the first to fourth embodiments described above are not affected by the manufacturing method for forming the structure. Therefore, even if the semiconductor device according to the first to fourth embodiments is manufactured using a manufacturing method other than the manufacturing method described as an example in the first embodiment, the effects described above are not affected.
  • the semiconductor device is a vertical MOSFET.
  • the second is provided between the semiconductor substrate 1 and the ohmic electrode 42 on the back surface side.
  • the scope of the present invention is a semiconductor device as a switching device having a MOS structure such as a MOSFET or IGBT.
  • the semiconductor device itself having the MOS structure described in the first to fourth embodiments is defined as “semiconductor device” in a narrow sense, and together with the semiconductor device, the semiconductor device is antiparallel.
  • a power module itself such as an inverter module, which is mounted on a lead frame and sealed together with a freewheel diode connected to the control circuit and a control circuit for generating and applying a gate voltage of the semiconductor device, is also referred to as “semiconductor device” in a broad sense. Is defined.

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Description

半導体装置
　本発明は半導体装置に関し、特にワイドバンドギャップ半導体を使用した半導体装置に関する。
　半導体装置、とりわけ炭化珪素等のワイドバンドギャップ半導体を使用した金属／酸化物／半導体の接合構造（ＭＯＳ）を有する電界効果型トランジスタ（ＭＯＳＦＥＴ）においては、パワーエレクトロニクスへの応用と搭載機器の省エネ化の観点から低損失化が求められており、特に通電時における損失（オン損失）の低減、すなわちオン抵抗の低減が求められている。
　この解決方法として、チャネル抵抗を低減することが挙げられ、そのためには、金属／絶縁体／ワイドバンドギャップ半導体接合の高品質化によるチャネル移動度の増加や、チャネル長の低減、チャネル幅密度の増加などが挙げられる。
　特許文献１には、チャネル密度の増加のために、セルの形状を従来の直線状のストライプ構造から、直線部の両端に円形または丸みを帯びた形状部を有するストライプ構造、すなわちダンベル構造とし、それをオフセット配置することによって、オン抵抗を２５～３５％低減できることが開示されている。
特開平９－５５５０６号公報
　特許文献１に開示されたダンベル構造のセルをオフセット配置する構成によれば、隣接するセルどうしにおいてベース領域の間隔が一定ではないため、半導体装置のターンオフ動作において高い電圧が印加された場合に、相対的に広いベース領域間隔を有する箇所においてはゲート絶縁膜電界が増加してゲートリーク電流を誘発し、場合によっては半導体装置の損傷に繋がる等、半導体装置の信頼性を損ねる可能性があった。
　本発明は上記のような問題を解決するためになされたものであり、チャネル幅密度を増加させて、半導体装置のオン動作時の抵抗低減を図りつつ、ターンオフ動作にあっては局所的な高電界が発生することを抑制して、信頼性の高い半導体装置を提供することを目的とする。
　本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、前記半導体層の主面表面内に選択的に配設された第２導電型のウェル領域と、前記ウェル領域の表面内に選択的に配設された第１導電型のソース領域と、を備え、前記半導体層、前記ウェル領域および前記ソース領域によって単位格子が構成され、前記半導体層の前記主面における平面視形状が所定の形状に規定された前記単位格子が、括れ部分を有して鎖状に複数連結されることで単位鎖状構造を構成し、前記単位格子の前記所定の形状は、前記ソース領域および前記ウェル領域を内包するように設定された前記半導体層の仮想領域の外縁と、他の単位格子との連結部における前記ソース領域および前記ウェル領域の外縁とで規定され、隣り合う前記単位鎖状構造において、前記単位格子間に隙間が生じないようにオフセットをつけて前記単位鎖状構造を複数配列することで能動領域が構成され、隣り合う前記単位鎖状構造で規定される前記ウェル領域の間隔が、前記能動領域内で一定である。
　本発明に係る半導体装置によれば、チャネル幅密度を高めることで、低オン抵抗を実現すると共に、チャネル長およびＪＦＥＴ長が、能動領域内の全域で一定となるために、オン動作時の電流分布が一定で、かつターンオフ動作時の局所的な高電界の発生が抑止されて、信頼性を高めた半導体装置が得られる。
本発明に係る炭化珪素半導体装置の上面図である。 本発明に係る炭化珪素半導体装置の部分断面図である。 本発明に係る炭化珪素半導体装置の半導体基板の主面内に形成された各不純物領域を模式的に示す平面図である。 本発明に係る炭化珪素半導体装置の部分断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造を構成する単位格子の平面形状を模式的に示す図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の平面形状を模式的に示す図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の配列例を模式的に示す図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造における部分断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の平面形状を模式的に示す図である。 本発明に係る実施の形態１のチャネル幅密度に対する単位格子のソース領域の接続幅依存性の計算結果を示す図である。 本発明に係る実施の形態１のチャネル幅密度に対する単位格子のソース領域の接続幅依存性の計算結果を示す図である。 ストライプ状の単位格子の平面図である。 正方形の単位格子の平面図である。 本発明に係る実施の形態１の単位格子の平面図である。 本発明に係る実施の形態１の単位格子におけるチャネル幅密度の計算結果を説明する図である。 本発明に係る実施の形態１の単位格子におけるＪＦＥＴ領域の開口率の計算結果を説明する図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の終端部の構成を説明する平面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の終端部の構成を説明する平面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の終端部の構成を説明する平面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の終端部の構成を説明する平面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の終端部の構成を説明する平面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の終端部の構成を説明する平面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の終端部の構成を説明する平面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の単位鎖状構造の終端部の構成を説明する平面図である。 本発明に係る炭化珪素半導体装置の変形例における各不純物領域を模式的に示す平面図である。 本発明に係る炭化珪素半導体装置の変形例における各不純物領域を模式的に示す平面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の単位鎖状構造の配列例を模式的に示す平面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の単位鎖状構造における部分断面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の単位鎖状構造の配列例を模式的に示す平面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の単位鎖状構造における部分断面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の単位鎖状構造の配列例を模式的に示す平面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の単位鎖状構造における部分断面図である。
　＜はじめに＞
　「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
　例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
　従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
　また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
　＜実施の形態１＞
　＜装置構成＞
　図１は、本発明に係る実施の形態１の半導体装置、より具体的には、炭化珪素（ＳｉＣ）基板上に形成されたＭＯＳ構造を有する電界効果トランジスタ（炭化珪素ＭＯＳトランジスタ）１００の上面構成を模式的に示す平面図である。
　図１に示すように、炭化珪素ＭＯＳトランジスタ１００は四角形状の外形を有するチップ５の主面の中央部に、ソースパッド４１が設けられ、ソースパッド４１の外方を囲むようにゲート配線４４が設けられている。
　ソースパッド４１の平面視形状は、一辺の中央部が内側に凹んだ四角形をなし、ソースパッド４１の内側に凹んだ部分に入り込むように、周囲のゲート配線４４から延在するゲートパッド４５が設けられている。
　ゲートパッド４５は、外部の制御回路（図示せず）からゲート電圧が印加される部位であり、ここに印加されたゲート電圧は、ゲート配線４４を通じてＭＯＳトランジスタの最小単位構造であるユニットセルのゲート電極（図示せず）に供給される。
　ソースパッド４１は、ユニットセルが複数配置された能動領域上に設けられ、各ユニットセルのソース電極（図示せず）が並列に接続される構成となっている。
　ソースパッド４１の下方には、能動領域ＡＲの端縁部を規定するように終端ウェル領域２１が設けられ、終端ウェル領域２１の表面内には終端ウェル領域２１に沿って設けられた終端低抵抗領域２８が設けられ、終端ウェル領域２１を囲むようにＪＴＥ（Junction Termination Extension）領域５０が形成されている。またＪＴＥ領域５０から離間してＪＴＥ領域５０を囲むようにフィールドストップ領域１３が設けられ、フィールドストップ領域１３はチップ端５に及んでいる。これらについては後に説明する。
　なお、通常の製品では、温度センサーおよび電流センサー用の電極が併せて形成されている場合が多いが、それらの電極の形成の有無は、本発明の構成および効果とは関係が薄いので、説明および図示は省略する。
　また、ゲートパッド４５の位置、個数、ゲート配線４４の形状およびソースパッド４１の形状、個数等もＭＯＳトランジスタによっては多種多様のケースが有り得るが、それらも、上記の電流センサー用電極等と同様に、本発明の構成および効果とは関係が薄いので、説明および図示は省略する。
　次に、図１に示すＡ－Ａ線での断面構成を、図２に示す断面図を用いて説明する。図２に示すように、炭化珪素ＭＯＳトランジスタ１００は、第１導電型の不純物を含む炭化珪素基板である半導体基板１の第１の主面上に形成された第１導電型のドリフト層２と、半導体基板１の第２の主面（第１の主面とは反対側）上に形成された、オーミック電極４２およびその上に形成されたドレイン電極４３とを備えている。
　また、ドリフト層２の上層部には、選択的に複数形成された第２導電型のウェル領域２０と、ウェル領域２０と同じ深さに達するように設けられ、能動領域ＡＲの端縁部を規定する第２導電型の終端ウェル領域２１と、終端ウェル領域２１の端面と接続し、終端ウェル領域２１を囲むＪＴＥ領域５０と、ＪＴＥ領域５０から離間してＪＴＥ領域５０を囲むフィールドストップ領域１３とが設けられている。なお、終端ウェル領域２１はウェル領域２０と同時に形成されることで同じ不純物分布を持っていても良い。
　ウェル領域２０の表面内には、第１導電型のソース領域１２と、ソース領域１２の中央部上面側からソース領域１２を貫通してウェル領域２０内に達する第２導電型のウェルコンタクト領域２５が設けられている。
　終端ウェル領域２１の中央部分の表面内には、第２導電型の終端低抵抗領域２８が設けられており、終端ウェル領域２１は、上方から見ると終端低抵抗領域２８の両サイドに存在するように見える。
　ここで、隣り合うウェル間の領域はＪＦＥＴ（ジャンクションＦＥＴ）領域１５と呼称され、このＪＦＥＴ領域１５に比較的高濃度のｎ型不純物を注入することにより、オン状態の場合にウェル領域２０内部に形成されるチャネル領域から炭化珪素基板１に向けて形成される電流経路の抵抗値を低減することができ、縦型ＭＯＳＦＥＴ全体のオン抵抗を低減できる。
　ドリフト層２の主面上には、終端ウェル領域２１の端縁部からソース領域１２の端縁部上にかけて、および隣り合うソース領域１２上と、その間のウェル領域２０とＪＦＥＴ領域１５上を覆うように形成されたゲート絶縁膜３０と、ゲート絶縁膜３０が形成されていないドリフト層２上に形成されたフィールド酸化膜３１とが形成されている。
　また、隣り合うソース領域１２の端縁部間に渡るようにゲート絶縁膜３０を介してゲート電極３５が形成され、ゲート電極３５を覆うように層間絶縁膜３２が形成されている。
　ゲート電極３５は、ゲート絶縁膜３０とフィールド酸化膜３１とが接続する部分においても形成され、また、終端低抵抗領域２８上のフィールド酸化膜３１上にも形成されており、それらのゲート電極３５も層間絶縁膜３２によって覆われている。
　層間絶縁膜３２を貫通して、終端低抵抗領域２８上方のゲート電極３５に到達するようにゲートコンタクトホールＧＣが設けられ、ゲートコンタクトホールＧＣを埋め込むようにゲート配線４４が形成されている。
　また、層間絶縁膜３２およびフィールド酸化膜３１を貫通して、終端低抵抗領域２８上に形成されたオーミック電極４０に到達するようにウェルコンタクトホールＷＣが設けられ、層間絶縁膜３２を貫通して、ウェルコンタクト領域２５およびソース領域１２上に形成されたオーミック電極４０に到達するようにソースコンタクトホールＳＣが設けられ、ウェルコンタクトホールＷＣおよびソースコンタクトホールＳＣを埋め込むようにソースパッド４１が形成されている。このような構成により、ソースパッド４１は、ソース領域１２と接続されたソース電極であるとともに、ソース領域１２と終端ウェル領域２１とを電気的に接続する部材でもある。
　図３は、炭化珪素ＭＯＳトランジスタ１００の、半導体基板の主面内に形成された各不純物領域を模式的に示す平面図であり、図１に示したソースパッド４１、ゲート配線４４およびゲートパッド４５の下方の構成を示しており、図４に示す断面状態における平面図である。
　能動領域ＡＲの端縁部を規定するように、第２導電型の終端ウェル領域２１が設けられ、終端ウェル領域２１の表面内には終端ウェル領域２１に沿って設けられた終端低抵抗領域２８が設けられ、終端ウェル領域２１を囲むようにＪＴＥ領域５０が形成されている。またＪＴＥ領域５０から離間してＪＴＥ領域５０を囲むようにフィールドストップ領域１３が設けられ、フィールドストップ領域１３はチップ端５に及んでいる。
　能動領域ＡＲには、平面視において凹部および凸部が交互に入り組んで構成された単位鎖状構造ＣＬＵが複数個並列に形成されている。なお、実施の形態１の炭化珪素ＭＯＳトランジスタ１００においては、ソースパッド４１の平面視形状と相似のほぼ四角形状である能動領域ＡＲにおいて、単位鎖状構造ＣＬＵは、能動領域ＡＲの一辺（左右上下の何れかの辺）に対して４５度の角度をなすように形成されている。
　図５は、単位鎖状構造ＣＬＵを構成する単位格子（ユニットセル）ＵＣの平面形状を模式的に示す図である。図５に示すように、単位格子ＵＣは、単位格子ＵＣの外枠８が示すように、横（ｘ）方向の長さＬＸｆｐ、および縦（ｙ）方向の長さＬＹｆｐで規定される四角形において、一組の対向する角部を、横（ｘ）方向の長さΔＬＸｆｐ、および縦（ｙ）方向の長さΔＬＹｆｐを二辺とする直角三角形分だけ切り欠いた六角形の平面視形状を有している。この角部が切り欠かれた部分を切り欠き部ＮＰと呼称する。
　そして、切り欠かれていない、内角９０°を有する一組の対向する角部において、その内角を構成する辺に沿うようにソース領域１２およびウェル領域２０の外縁部が形成されている。なお、ウェル領域２０の外縁部と単位格子ＵＣの外枠８の距離（Ｌｊ／２）は、直線部において一定であり、ウェル領域２０の外縁部と単位格子の外枠８で囲まれた領域は、後に形成される炭化珪素ＭＯＳトランジスタ１００におけるＪＦＥＴ領域１５となる。
　なお、単位格子ＵＣの外枠８は、ソース領域１２およびウェル領域２０を内包するように設定されたドリフト層２の仮想領域の外縁と、切り欠き部ＮＰにおけるソース領域１２およびウェル領域２０の外縁とで規定されるが、これらの外縁は仮想のものであり、外枠８は仮想の枠である。
　ソース領域１２およびウェル領域２０のそれぞれの外縁部は、外枠８の辺に沿う部分では直線であり、内角９０°を有する一組の対向する角部（残留角部）に対向する部分においては、それぞれが同一の曲率中心Ｍ（第１の曲率中心）を有し、かつ異なる曲率半径ｒ１およびｒ２（ｒ２＞ｒ１）を有する中心角９０°の円弧状の凸部となっている。
　一方、切り欠き部ＮＰにおいては、ソース領域１２のそれぞれの外縁部は、切り欠き部ＮＰの端縁内に集中するようにソース領域１２の幅が円弧を描いて急激に狭くなっており、切り欠き部ＮＰの端縁におけるソース領域１２の幅はＬｓｓで表される。なお、ウェル領域２０の幅は単位格子ＵＣ全域で一定である。
　このような構成により、ソース領域１２の外縁部は、一方の切り欠き部ＮＰの端縁を起点とした場合、単位格子ＵＣの外枠８の２つの残留角部に向けて円弧を描いて広がり、外枠８に平行して延在し、残留角部に対向する部分では曲率半径ｒ１を有する中心角９０°の円弧状の凸部ＤＰを構成し、当該凸部ＤＰを過ぎた後は再び外枠８に平行して延在し、その後、他方の切り欠き部ＮＰの端縁に集中するように幅が円弧を描いて急激に狭くなった形状となる。なお、ウェル領域２０の外縁部は、ソース領域１２の外縁部に沿い、ソース領域１２の外縁部から距離Ｌｃ（すなわち、Ｌｃ＝ｒ２－ｒ１）離れた位置となるように設けられ、それは直線部および凸部において一定である。
　そして単位格子ＵＣは、ソース領域１２の中央部分にウェルコンタクト領域２５を有し、ウェルコンタクト領域２５の上部には、ソース領域１２にも接するオーミック電極４０が形成される。
　なお、図５では、ウェルコンタクト領域２５およびオーミック電極４０は四角形であるものとして示したが、これに限らず、多角形や円形であっても、後述する本装置の効果に何らの影響を及ぼすものではない。
　また、図５には、ＬＸｆｐ＝ＬＹｆｐ、ΔＬＸｆｐ＝ΔＬＹｆｐとして図示しているが、それぞれが等しくなくてもよい。
　以上説明した平面視形状を有する単位格子ＵＣどうしを、切り欠き部ＮＰの端縁で連結することで、単位格子ＵＣが括れ部分を有して鎖状に複数連結され、図６に示すような単位鎖状構造ＣＬＵが得られる。
　図６においては、単位格子ＵＣが４個連結された単位鎖状構造ＣＬＵを示しているが、これに限定されるものではなく、図３の能動領域ＡＲに示されるように、各単位鎖状構造ＣＬＵにおける単位格子ＵＣの連結数は様々なものとなる。
　単位格子ＵＣの連結部において、ソース領域１２およびウェル領域２０の外縁部は、それぞれ滑らかに連結されると共に、連結後には単位格子ＵＣの外側に存在する同一の曲率中心Ｎを持つ中心角９０°の円弧状の凹部ＣＰをなす。
　そして、単位格子ＵＣの連結部において、ソース領域１２およびウェル領域２０の外縁部は、それぞれ異なる曲率半径ｒ４およびｒ３（ｒ４＞ｒ３）を有し、それらの曲率中心Ｎ（第２の曲率中心）は共通である。このため単位格子ＵＣの連結部近傍においても、ソース領域１２とウェル領域２０の外縁部間の距離Ｌｃ（Ｌｃ＝ｒ４－ｒ３）は一定である。
　すなわち、単位鎖状構造ＣＬＵにおいては、ソース領域１２とウェル領域２０の外縁部間の距離Ｌｃは、直線部および凸部において一定であると共に、単位格子ＵＣの連結部近傍においても一定である。ソース領域１２とウェル領域２０の基板表面部分での外縁部間の距離Ｌｃが一定であるということは、単位鎖状構造ＣＬＵの全域でチャネル長が一定であることを意味している。そして、炭化珪素ＭＯＳトランジスタ１００の能動領域ＡＲは、隣り合う単位鎖状構造ＣＬＵにおいて、単位格子ＵＣ間に隙間が生じないように単位鎖状構造ＣＬＵを複数配列して構成されているため、能動領域ＡＲの全域でチャネル長が一定であると言うことができる。従って、能動領域ＡＲにおいてオン動作時の電流分布のアンバランスが抑制され、半導体装置としての信頼性を高めることができる。
　単位鎖状構造ＣＬＵは、能動領域ＡＲにおいては図７に示すように、互いにオフセットされて形成される。すなわち、隣り合う単位鎖状構造ＣＬＵどうしにおいては、一方の単位鎖状構造ＣＬＵのソース領域１２およびウェル領域２０の凸部ＤＰに対して、他方の単位鎖状構造ＣＬＵのソース領域１２およびウェル領域２０の凹部ＣＰが対応する位置関係となるように形成される。
　ここで、図７におけるＣ－Ｃ線での炭化珪素ＭＯＳトランジスタ１００の断面構造を図８に示す。図８に示すようにオーミック電極４０は、各単位格子におけるソース領域１２とウェルコンタクト領域２５とに接続されている。
　次に、隣り合う単位鎖状構造ＣＬＵ間でのオフセット量について図９を用いて説明する。図９に示すように、単位鎖状構造ＣＬＵの凸部ＤＰにおける曲率中心Ｍと、隣り合う単位鎖状構造ＣＬＵの凹部ＣＰにおける曲率中心Ｎとが一致するようにオフセット量が設定される。
　具体的には、図７の場合を例に採れば、横（ｘ）方向にはＬＸｆｐの間隔で、縦（ｙ）方向にはΔＬＹｆｐの間隔で形成される。このような配置とすることによって、隣り合う単位鎖状構造ＣＬＵにおけるウェル領域２０の外縁部間の距離は全域において一定値（Ｌｊ）となる。換言すれば、このようにオフセット配置することで、ｒ２＝ｒ１＋Ｌｃ、ｒ３＝ｒ１＋Ｌｃ＋Ｌｊ、ｒ４＝ｒ１＋２Ｌｃ＋Ｌｊの関係を満たしつつ、凸部ＤＰおよび凹部ＣＰにおいて、曲率半径ｒ１、ｒ２、ｒ３およびｒ４のそれぞれの曲率中心が同一であるという関係を満たす。
　従って、炭化珪素ＭＯＳトランジスタ１００における、いわゆるＪＦＥＴ長はＬｊに一定に保たれ、オン動作時に生じるＪＦＥＴ領域の抵抗が能動領域ＡＲの全域で一定となる。このため、能動領域ＡＲにおいてオン動作時の電流分布のアンバランスが抑制され、連続通電時などにおける信頼性を高めることができる。
　また、ＪＦＥＴ長（Ｌｊ）が能動領域ＡＲの全域で一定となるので、オフ動作時に能動領域ＡＲ内で生じる局所的な高電界の発生が抑制され、高ドレインバイアスの印加時などの信頼性を高めることができる。
　以上説明したように、能動領域ＡＲは、隣り合う単位鎖状構造ＣＬＵにおいて、単位格子ＵＣ間に隙間が生じないように単位鎖状構造ＣＬＵを複数配列して構成されているため、炭化珪素ＭＯＳトランジスタ１００におけるチャネル長（Ｌｃ）およびＪＦＥＴ長（Ｌｊ）は、能動領域ＡＲの全域で一定となるので、チャネル長やＪＦＥＴ長のアンバランスに起因して局所的に、例えばオン動作時のオン電流やターンオフ時のゲート絶縁膜電界が集中することによる半導体装置の劣化や損傷を引き起こすことがなくなり、信頼性を飛躍的に高めることができる。
　以上説明した炭化珪素ＭＯＳトランジスタ１００の単位格子ＵＣ（または単位鎖状構造ＣＬＵ）の凸部ＤＰおよび凹部ＣＰにおいて最も曲率半径が短いのは、図９に示されるように単位格子ＵＣの凸部ＤＰにおけるソース領域１２の曲率半径ｒ１である。この曲率半径ｒ１は、半導体装置製造時のパターン精度、具体的には写真製版技術によって形成されるフォトレジストのパターン精度に基づいて決定することができる。以下、この理由について説明する。
　まず、曲率半径ｒ１を変化させた場合の単位格子ＵＣにおけるチャネル幅密度、すなわち、ソース領域１２の外縁部の長さを単位格子ＵＣの占める面積で除した値の計算結果を図１０に示す。
　なお、本計算では、ＬＸｆｐ＝ＬＹｆｐ＝１０．４μｍ、ΔＬＹｆｐ＝ΔＬＸｆｐ、Ｌｃ＝０．５μｍ、Ｌｊ＝３μｍとした。また、図５に示した切り欠き部ＮＰの端縁におけるソース領域１２の幅Ｌｓｓ（接続幅）は、Ｌｓｓ＝√２×ΔＬＹｆｐ－２Ｌｃとした。
　図１０においては、縦（ｙ）方向のオフセット量（ΔＬＹｆｐ）を変化させることによって変わるソース領域１２の接続幅（Ｌｓｓ）を横軸に取り、縦軸にチャネル幅密度（μｍ／μｍ2）を取り、曲率半径ｒ１が０μｍ（曲率を有さず直角に曲がっている）の場合、０．２μｍの場合、０．５μｍの場合、１．０μｍの場合および１．５μｍの場合の接続幅依存性を示している。
　図１０に示されるように、チャネル幅密度のソース領域１２の接続幅（Ｌｓｓ）依存性は、曲率半径ｒ１にほとんど依存しないことが判る。従って、曲率半径ｒ１の大きさについては写真製版技術の限界から、０．５μｍ程度の長さにしても良いし、相対的に直線部よりも円弧部を長く形成するように曲率半径ｒ１を１μｍ以上にしても良い。
　＜効果＞
　　＜第１の効果＞
　図１１は、本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタ１００による効果を説明する図である。
　図１１においては、ＬＸｆｐ＝ＬＹｆｐ、ΔＬＹｆｐ＝ΔＬＸｆｐ、Ｌｃ＝０．５μｍとし、ソース領域１２の接続幅（Ｌｓｓ）横軸に取り、縦軸にチャネル幅密度（μｍ／μｍ2）を取り、ＪＦＥＴ長Ｌｊが１μｍの場合、２μｍの場合および３μｍの場合のチャネル幅密度のＪＦＥＴ長（Ｌｊ）依存性を示している。
　図１１に示されるように、チャネル幅密度のＪＦＥＴ長（Ｌｊ）依存性は、どのＪＦＥＴ長においても、ソース領域１２の接続幅（Ｌｓｓ）を減ずることでチャネル幅密度が増加していることから、より小さいソース領域１２の接続幅（Ｌｓｓ）で単位格子ＵＣを形成することが好ましいと言える。しかしながら、ソース領域１２のパターニングには、後述するように写真製版によるフォトレジストパターニングを用いることが望ましく、ソース領域１２の接続幅（Ｌｓｓ）は写真製版技術の限界で決定されるべきものであるが、ｇ線やｉ線程度の紫外光を用いた露光機を用いた場合は、０．５μｍ程度が加工限界と考えられる。
　ここで、比較のために、様々な形状の単位格子におけるチャネル幅密度（単位μｍ／μｍ2）の計算を行ったので、その結果について説明する。
　図１２には、凹部や凸部を有さないストライプ状構造における単位格子ＵＣＸを示しており、図１３には、正方形の単位格子ＵＣＹを示しており、図１４には本発明の単位格子ＵＣを示している。
　図１２に示す単位格子ＵＣＸは、ストライプ状のソース領域１２の両サイドに沿ってウェル領域２０が延在する形状を有している。
　図１３に示す単位格子ＵＣＹは、正方形のソース領域１２を囲むようにウェル領域２０が存在する形状を有しており、単位格子ＵＣＹは千鳥配置や碁盤目配置されることで最密充填配置となる。なお、何れの単位格子においてもＬＸｆｐ、ＬＹｆｐおよびＪＦＥＴ長Ｌｊの定義は同じである。
　そして、ＬＸｆｐ＝ＬＹｆｐ、ΔＬＹｆｐ＝ΔＬＸｆｐ（単位格子ＵＣの場合のみ）、Ｌｃ＝０．５μｍとして、各単位格子におけるチャネル幅密度を計算した結果を図１５にテーブルとして示す。
　図１５においては、ＬＸｆｐを８．４μｍとしＪＦＥＴ長（Ｌｊ）を１μｍとした場合、ＬＸｆｐを９．４μｍとしＪＦＥＴ長（Ｌｊ）を２μｍとした場合、およびＬＸｆｐを１０．４μｍとしＪＦＥＴ長（Ｌｊ）を３μｍとした場合のそれぞれについて、単位格子ＵＣＸ（ストライプ状）、単位格子ＵＣＹ（正方形）および本発明の単位格子ＵＣのチャネル幅密度の計算結果を示している。なお、単位格子ＵＣのチャネル幅密度は、ソース領域１２の接続幅Ｌｓｓを１μｍとした場合と、０．５μｍとした場合について算出している。
　図１５に示すように、本発明の単位格子ＵＣによれば、単位格子ＵＣＸ（ストライプ状）に対しては、何れの条件でもチャネル幅密度が５０％前後増加しており、単位格子ＵＣＹ（正方形）に対しては、チャネル幅密度が３～２２％の範囲で増加しており、本発明の単位格子ＵＣを用いることでチャネル幅密度が向上することが判る。
　チャネル幅密度の向上は、チャネル抵抗が低く、低損失な炭化珪素ＭＯＳトランジスタが得られることを意味しており、本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタ１００には、このような効果がある。
　　＜第２の効果＞
　また、図１６には、本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタ１００による別の効果を説明する図である。
　すなわち、図１６には、単位格子ＵＣＸ（ストライプ状）、単位格子ＵＣＹ（正方形）および本発明の単位格子ＵＣにおけるＪＦＥＴ領域１５の開口率の計算結果を示している。
　ここで、ＪＦＥＴ領域１５の開口率は、図１２～図１４に示す各単位格子の外枠８で囲まれた領域に対するＪＦＥＴ領域１５の面積比で定義される。
　そして、ＪＦＥＴ領域１５の開口率が少ないほど、炭化珪素ＭＯＳトランジスタにおけるゲート－ドレイン間容量が小さくなり、帰還容量が減少してスイッチング損失を減ずることができるため、高速スイッチング動作を行う上で有利となる。
　図１６においては、ＬＸｆｐを８．４μｍとしＪＦＥＴ長（Ｌｊ）を１μｍとした場合、ＬＸｆｐを９．４μｍとしＪＦＥＴ長（Ｌｊ）を２μｍとした場合、およびＬＸｆｐを１０．４μｍとしＪＦＥＴ長（Ｌｊ）を３μｍとした場合のそれぞれについて、単位格子ＵＣＸ（ストライプ状）、単位格子ＵＣＹ（正方形）および本発明の単位格子ＵＣのＪＦＥＴ領域１５の開口率の計算結果を示している。なお、単位格子ＵＣのＪＦＥＴ領域１５の開口率は、ソース領域１２の接続幅Ｌｓｓを１μｍとした場合と、０．５μｍとした場合について算出している。
　図１６に示すように、本発明の単位格子ＵＣによれば、ソース領域１２の接続幅Ｌｓｓが１μｍの場合は、開口率は１９％～４３％の範囲にあり、また、ソース領域１２の接続幅Ｌｓｓが１μｍの場合は、開口率は２０％～４４％の範囲にあるので、単位格子ＵＣＸ（ストライプ状）には及ばないものの、単位格子ＵＣＹ（正方形）に対しては２～５％程度減少することが判る。
　このように、本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタ１００によれば、帰還容量の減少によるスイッチング損失の低減という効果も得られる。
　　＜付加的構成とその効果＞
　例えば、図７に示す単位鎖状構造ＣＬＵにおいては、炭化珪素半導体基板（ドリフト層２）内で隣り合う単位鎖状構造ＣＬＵのウェル領域２０どうしが接続しないように配置されているが、その終端部の平面視形状については様々な形態を取りうる。
　図１７～図２２には、単位鎖状構造ＣＬＵの終端部におけるドリフト層２の表面近傍における各種の平面視形状を示す。
　例えば図１７には、単位鎖状構造ＣＬＵにおけるウェル領域２０が終端ウェル領域２１と接続しないように、単位鎖状構造ＣＬＵの配列の終端部はＪＦＥＴ領域１５で囲まれる構成となっている。さらにウェル領域２０の外縁部と終端ウェル領域２１の外縁部との離間距離Ｄ１は、ＪＦＥＴ長Ｌｊに等しいか、これよりも短く設定されている。特に、ウェル領域２０と終端ウェル領域２１における第２導電型の不純物が同じ場合、ウェル領域２０の外縁部と終端ウェル領域２１の外縁部との離間距離Ｄ１をＬｊに等しくすることで、炭化珪素ＭＯＳトランジスタにおける終端部まで含めた能動領域ＡＲ全域に渡ってＪＦＥＴ長Ｌｊが一定となるために、オン電流分布や酸化膜電界分布の均一化による半導体装置の信頼性を高めるという効果が得られる。
　逆に、例えば図１８に示すように、単位鎖状構造ＣＬＵの終端部ではＪＦＥＴ領域１５が途中で途切れ、代わりに終端ウェル領域２１が入り込んで、ウェル領域２０が終端ウェル領域２１に接続した構成であっても良い。この場合、図中の領域Ａで示すように、終端ウェル領域２１の外縁部が、単位鎖状構造ＣＬＵの終端部の単位格子ＵＣの直線部において、ウェル領域２０と直交していることが望ましい。このような構成とすることで、終端ウェル領域２１とウェル領域２０とが接する部分でもＪＦＥＴ長をＬｊに保つことができ、図１７の構成を採る場合と同様の効果が得られる。
　なお、図１８に示す構成では、単位鎖状構造ＣＬＵの終端部においてＪＦＥＴ領域１５が途中で途切れた構成になっている。このような構成では、チャネル領域は形成されないので、終端ウェル領域２１に囲まれた部分ではソース領域１２は不要となる。そこで、図１９に示すように、単位鎖状構造ＣＬＵの終端部の単位格子ＵＣにおいては、終端ウェル領域２１に囲まれた部分ではソース領域１２を形成せず、代わりにウェル領域２０を形成した構成としても良い。
　図１８や図１９に示したように、単位鎖状構造ＣＬＵの終端部においてウェル領域２０と終端ウェル領域２１とが接続した構成を採ることで、先に説明したように、オン電流分布や酸化膜電界分布の均一化による半導体装置の信頼性が高まるという効果に加え、単位鎖状構造ＣＬＵ内においてウェルコンタクト領域２５とのオーミックコンタクトが不良であっても、能動領域ＡＲの外周の終端ウェル領域２１内の表面近傍に形成された終端抵抗領域２８という比較的広い領域でオーミックコンタクトを形成することが可能なため、スイッチング動作時におけるウェル領域２０の電位浮きや遅延による高電界発生と、高電界に起因した半導体装置の損傷を防止することができる。
　また、図２０には、終端部において、ウェル領域２０と終端ウェル領域２１とが接続している単位鎖状構造ＣＬＵと、終端部において、ウェル領域２０と終端ウェル領域２１とが接続していない単位鎖状構造ＣＬＵとが交互に配列された構成を示している。
　ここで、終端部において、ウェル領域２０と終端ウェル領域２１とが接続していない単位鎖状構造ＣＬＵにおいては、ウェル領域２０の外縁部と終端ウェル領域２１の外縁部との離間距離Ｄ１は、ＪＦＥＴ長Ｌｊに等しくなるように形成されている。
　このような構成を採ることで、図１７の構成を採る場合のように、各単位鎖状構造ＣＬＵのＪＦＥＴ領域１５の境界部分で、終端ウェル領域２１が鋭角に突出した領域を有さずに済む。
　また、図１８や図１９の構成を採る場合のように、ＪＦＥＴ領域１５が終端部で途切れることなく連続して形成されるので、ＪＦＥＴ領域１５の端部という特異点を持たず、酸化膜電界分布の均一化による半導体装置の信頼性をさらに高めることができる。
　図２１には、図２０に示した単位鎖状構造ＣＬＵの配列を採る場合に、終端ウェル領域２１をウェル領域２０と同時に形成した構成を示す。
　また、図２２には、図２０に示した単位鎖状構造ＣＬＵの配列を採る場合に、終端部を終端ウェル領域２１で囲むのではなく終端ソース領域１２１で囲んだ構成を示す。この場合、終端部がＪＦＥＴ領域１５で囲まれていない単位鎖状構造ＣＬＵにおいては、単位鎖状構造ＣＬＵ内のソース領域１２と終端ソース領域１２１とが一体となる。なお、活性領域の最外周には終端ウェル領域２１が形成されている。
　また、終端部がＪＦＥＴ領域１５で囲まれた単位鎖状構造ＣＬＵにおいては、ＪＦＥＴ領域１５の外縁部と終端ソース領域１２１との間に、幅Ｌｃのウェル領域２０が存在することで、ＪＦＥＴ領域１５から見た場合に、対称性に優れた構造となり、かつ、チャネル領域がさらに増加するので、信頼性向上と共にオン抵抗のさらなる低減が可能となる。
　なお、図２０～図２２においては、単位鎖状構造ＣＬＵの一方の終端部の構成について開示したが、他方の終端部については、一方の終端部と同じでも良いし、入れ篭になっていても良い。
　すなわち、図２３に示すように、炭化珪素ＭＯＳトランジスタ１００の能動領域ＡＣが、終端ウェル領域２１と両端部で接しない単位鎖状構造ＣＬＵと、終端ウェル領域２１と両端部で接する単位鎖状構造ＣＬＵが交互に配列されていても良いし、あるいは、図２４に示すように、一方の終端部では終端ウェル領域２１と接し、他方の終端部では終端ウェル領域２１と接しない単位鎖状構造ＣＬＵが、互い違いに配列されていても良い。
　図２３に示す構成においては、ＪＦＥＴ領域１５が環状にウェル領域２０を囲み、ＪＦＥＴ領域１５の端部などの特異点を有しないために、酸化膜電界分布の均一化による半導体装置の信頼性をさらに高めることができる。
　また、図２４に示す構成においては、単位鎖状構造ＣＬＵのウェル領域２０は必ず終端ウェル領域２１あるいは終端ウェル領域２１の代わりのウェル領域２０と接続されており、より確実にウェル領域２０の電位固定を行えるために、高電界発生による半導体装置の損傷を防止することができる。
　　＜変形例＞
　以上説明した本実施の形態１の炭化珪素ＭＯＳトランジスタ１００においては、図３に示すソースパッド４１の平面視形状と相似のほぼ四角形状である能動領域ＡＲにおいて、単位鎖状構造ＣＬＵは、能動領域ＡＲの一辺（左右上下の何れかの辺）に対して４５度の角度をなすようにオフセット配置された構成について説明したが、単位鎖状構造ＣＬＵの配置はこれに限定されるものではない。
　すなわち、例えば、図２５に示す炭化珪素ＭＯＳトランジスタ１００Ａのように、単位鎖状構造ＣＬＵが、互い違いに横（ｘ）方向に配置されていても良い。また、図２６に示す炭化珪素ＭＯＳトランジスタ１００Ｂのように、単位鎖状構造ＣＬＵが、互い違いに縦（ｙ）方向に配置されていても良い。なお、図２５および図２６において、図３に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　このような構成を採る場合の効果について、図３に示した炭化珪素ＭＯＳトランジスタ１００との比較で説明する。
　例えば、半導体基板１の基板面方位がｃ軸方向に対して傾斜していて、図３（図２５、図２６）に対面して左右方向（ｘ方向）がオフ方向である場合、図３に示した炭化珪素ＭＯＳトランジスタ１００では、各単位格子ＵＣの４辺におけるウェル領域２０のうち、上下方向（ｙ方向）に平行な２辺のウェル領域２０においては、オフ方向に対して垂直となる。そのため、１つの単位格子ＵＣにおける左右のウェル領域２０間、あるいは隣り合う単位格子ＵＣにおけるＪＦＥＴ領域１５を挟んで対向する２つのウェル領域２０間で、半導体基板１の結晶方位に起因した衝突イオン化の生じやすさが異なり、より衝突イオン化の生じやすい側のウェル領域２０では耐圧が低下するというアンバランスを生じやすくなる。
　これに対し、図２５および図２６に示すように、単位鎖状構造ＣＬＵが互い違いに横（ｘ）方向および縦（ｙ）方向に配列される場合には、半導体基板１の結晶方位に起因した衝突イオン化の生じやすさが異なる領域が直線ではなく点になるので、耐圧のアンバランスを生じさせる影響がより少なくなり、高いドレインバイアスの印加時などにおける信頼性を向上させることができる。
　同様の効果は、図５に示した単位格子ＵＣにおいて、ソース領域１２の接続幅（Ｌｓｓ）が大きくて直線部が存在しない構成を採る場合や、単位鎖状構造ＣＬＵがオフ方向に対して０°ないし４５°未満の角度、または４５°ないし９０°未満の角度でオフセット配置されている場合にも得られる。
　　＜製造方法＞
　次に、実施の形態１に係る炭化珪素ＭＯＳトランジスタ１００の製造方法について、製造工程を順に示す断面図である図２７～図３３を用いて説明する。なお、図２７～図３３に示す断面図は、図１および図３におけるＢ－Ｂ線での断面図であり、図３に示すように隣り合う２つの単位格子ＵＣを切断した図である。
　先ず、半導体基板１として第１導電型の不純物を含む炭化珪素基板を準備する。ここで、半導体基板１の材料としては炭化珪素の他、珪素（Ｓｉ）に比べてバンドギャップの大きなワイドバンドギャップ半導体を用いることが可能であり、他のワイドバンドギャップ半導体としては、例えば窒化ガリウム系材料、窒化アルミニウム系材料、ダイヤモンド等が挙げられる。
　このようなワイドバンドギャップ半導体を基板材料として構成されるスイッチングデバイスやダイオードは、耐電圧性が高く、許容電流密度も高いため、シリコン半導体装置に比べて小型化が可能であり、これら小型化されたスイッチングデバイスやダイオードを用いることにより、これらのデバイスを組み込んだ半導体装置モジュールの小型化が可能となる。
　また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷ではなく空冷による冷却も可能となり、半導体装置モジュールの一層の小型化が可能となる。
　また、半導体基板１の面方位は、ｃ軸方向に対して８°以下に傾斜していても良いが、傾斜していなくても良く、また、どのような面方位を有していても良い。
　次に、図２７に示す工程において、エピタキシャル結晶成長により半導体基板１の上部に第１導電型の炭化珪素エピタキシャル層を形成してドリフト層２とする。ここで、ドリフト層２の第１導電型の不純物濃度は、例えば１×１０13ｃｍ-3～１×１０18ｃｍ-3の範囲であり、厚みは４μｍ～２００μｍである。
　次に、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ウェル領域２０および終端ウェル領域２１（図２）に対応する部分が開口部となった注入マスクＲＭ１を形成する。その後、当該注入マスクＲＭ１を用いて、第２導電型の不純物のイオン注入を行い、ウェル領域２０および終端ウェル領域２１（図３）を形成する。
　ここで、不純物イオンの注入時の半導体基板１は、積極的に加熱を行わなくても良いし、１００℃～８００℃の温度に加熱してイオン注入を行っても良い。また注入不純物としては、第１導電型をｎ型とする場合には窒素（Ｎ）またはリン（Ｐ）が好適であり、第１導電型をｐ型とする場合にはアルミニウム（Ａｌ）または硼素（Ｂ）が好適である。
　また、ウェル領域２０の深さは、ドリフト層２の底面を越えないように設定し、例えば０．３μｍ～２．０μｍの範囲の深さとする。
　また、ウェル領域２０の不純物濃度はドリフト層２の不純物濃度を超え、例えば１×１０15ｃｍ-3～１×１０19ｃｍ-3の範囲に設定される。ただし、ウェル領域２０の最表面近傍に限っては、炭化珪素ＭＯＳトランジスタ１００のチャネル領域における導電性を高めるために、ウェル領域２０の第２導電型の不純物濃度がドリフト層２の第１導電型の不純物濃度を下回っていても良い。
　すなわち、チャネル領域の第１導電型の不純物濃度が第２導電型の不純物濃度に比べて相対的に大きければ、それだけ第１導電型のキャリア(第１導電型がｎ型であれば電子)がより多く存在することとなり、チャネルの導電性が高まる。
　このような構成とするには、ウェル領域２０を形成する際の第２導電型の不純物のイオン注入を、ドリフト層２の深い部分において濃度ピークを持つプロファイルとすれば良い。炭化珪素半導体内では、不純物が熱処理によってもほとんど熱拡散しないので、このような方法が有効である。
　また、図２７に示すようにウェル領域２０の断面形状は、底面側が広く上面側が狭い台形状をなしている。これは、図２７に示すような垂直性の高い注入マスクＲＭ１を用いて不純物のイオン注入を行う場合でも、特に意図的に基板斜め方向から注入しなくても、不純物イオンの高加速エネルギー注入により、ドリフト層２中での横方向（基板１の主面に水平な方向）での散乱が増加し、端面がテーパー形状となって台形状のウェル領域２０が形成されるからである。
　なお、図２７に示す注入マスクＲＭ１の端部から注入不純物の横方向への広がり距離Ｌ１は、０．３μｍ前後であり、この値を得るための不純物イオンの加速エネルギーは例えば５００ｋｅＶである。
　このように、端面がテーパー形状のウェル領域２０を得ることで、炭化珪素ＭＯＳトランジスタ１００のターンオフ時に、テーパー形状の端面の頂点近傍から広がる空乏層によりＪＦＥＴ領域１５の遮蔽効果が促進され、後に形成されるゲート絶縁膜３０（図２）に、ターンオフ時に印加される電界が低減して、炭化珪素ＭＯＳトランジスタ１００の信頼性を向上させることができる。
　また、先に説明したように、ウェル領域２０を形成する際の第２導電型の不純物のイオン注入を、ドリフト層２の深い部分において濃度ピークを持つプロファイルとするような不純物のイオン注入を行う場合、図２７に示すような垂直性の高い注入マスクＲＭ１を用いることで、以下のような効果が得られる。
　すなわち、垂直性の低い注入マスクでは、後にチャネル領域となるウェル領域２０の上部まで注入マスクで覆われる可能性があり、その場合は、注入マスクＲＭ１の側面のテーパー部を通して第２導電型の不純物のイオン注入が行われることとなり、不純物濃度の高い領域がウェル領域２０の比較的浅い部分まで及ぶこととなる。この結果、チャネルの導電性を高めることができず、しきい値電圧が低く低チャネル抵抗を実現できないが、垂直性の高い注入マスクＲＭ１を用いる場合は、不純物濃度の高い領域をウェル領域２０の深い部分に形成でき、チャネルの導電性を高めて、しきい値電圧が低く低チャネル抵抗の炭化珪素ＭＯＳトランジスタ１００を実現できる。
　次に、図示は省略するが、注入マスクＲＭ１を除去した後、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ＪＴＥ領域５０（図２）に対応する部分が開口部となった注入マスクを形成し、当該注入マスクを用いて第２導電型の不純物のイオン注入を行い、ＪＴＥ領域５０を形成する。
　次に、図２８に示す工程において、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ソース領域１２、フィールドストップ領域１３（図２）に対応する部分が開口部となった注入マスクＲＭ２を形成し、当該注入マスクを用いて第１導電型の不純物のイオン注入を行い、ソース領域１２、フィールドストップ領域１３（図２）を形成する。
　ここで、ソース領域１２の深さに関しては、その底面がウェル領域２０の底面を越えない深さに設定され、第１導電型の不純物濃度の値は、ウェル領域２０の不純物濃度の値を超え、例えば１×１０17ｃｍ-3～１×１０21ｃｍ-3の範囲に設定される。これは、フィールドストップ領域１３についても同じである。
　続いて、注入マスクＲＭ２を除去した後、図２９に示す工程において、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ウェルコンタクト領域２５に対応する部分が開口部となった注入マスクＲＭ３を形成し、当該注入マスクを用いて第２導電型の不純物のイオン注入を行い、ウェル領域２０にウェルコンタクト領域２５を形成する。
　ウェルコンタクト領域２５は、ウェル領域２０とソースパッド４１（図２）との良好な金属接触を実現するための領域であり、ウェル領域２０の不純物濃度よりも高い不純物濃度を有するように形成される。
　なお、このイオン注入に際しては、基板温度を１５０℃以上にして実行されることが望ましい。このような温度にすることで、シート抵抗の低い第２導電型の領域が形成されることとなる。
　また、ウェルコンタクト領域２５と同時に、終端ウェル領域２１（図２）の表面内に終端低抵抗領域２８（図２）を形成するようにしても良い。このようにすることで、ソースパッド４１（図２）との良好な金属接触を実現できるとともに、終端領域における寄生抵抗を減少させることができ、例えばｄＶ／ｄｔ（ドレイン電圧Ｖの時間ｔに対する変動）耐性に優れた構造とすることができる。
　なお、終端低抵抗領域２８は、ウェルコンタクト領域２１と同時に形成しなくても良いことは言うまでもない。
　以上の工程を経て、図３０に示すように、ソース領域１２およびウェルコンタクト領域２５が得られることとなる。
　その後、アルゴンまたは窒素等の不活性ガス雰囲気、もしくは、真空中において１５００℃～２２００℃の範囲の温度で、０．５分～６０分の範囲の時間で熱処理を行うことで、注入された不純物を電気的に活性化させる。この熱処理は、ドリフト層２の表面、もしくはドリフト層２の表面と半導体基板１の裏面と端面とを、炭素を含む膜で覆った状態で行っても良い。このようにすることで、熱処理時における、プロセス装置内の残留水分や残留酸素などによるエッチングにドリフト層２の表面が曝されることが防止され、ドリフト層２の表面が荒れることを防止できる。
　次に、熱酸化によりドリフト層２の全面にシリコン酸化膜を形成した後、当該シリコン酸化膜をフッ酸により除去することによって、ドリフト層２上の表面変質層を除去して清浄な表面を得た後、ＣＶＤ（化学気相成長）法等により、ドリフト層２の全面にシリコン酸化膜を堆積し、能動領域ＡＲ（図３）のみが開口部となるようにパターニングして、活能動領域ＡＲ（図３）以外の領域を覆うフィールド酸化膜３１を形成する。なお、フィールド酸化膜３１の膜厚は、０．５μｍ～２μｍとする。
　次に、図３０に示す工程において、例えば熱酸化法またはＣＶＤ法により、ドリフト層２の上にシリコン酸化膜を形成した後、当該シリコン酸化膜に、ＮＯやＮ2Ｏなどの窒化酸化ガス雰囲気やアンモニア雰囲気における熱処理およびアルゴンなどの不活性ガス中での熱処理を施して、ゲート絶縁膜３０を形成する。
　次に、ゲート絶縁膜３０上およびフィールド酸化膜３１（図２）上に、ゲート電極材料となるポリシリコン層を、例えばＣＶＤ法により堆積し、当該ポリシリコン層上にレジスト材を塗布してフォトリソグラフィによりパターニングし、ゲート電極の形成領域以外が開口部となったエッチングマスクを形成する。そして、当該エッチングマスクを用いてポリシリコン層をエッチングすることで、図３１に示すようなゲート電極３５を得る。
　なお、上記ポリシリコン層には、リンや硼素が含まれて低シート抵抗であることが望ましい。リンや硼素は、ポリシリコン層の成膜中に取り込まれても良いし、イオン注入により導入し、その後の熱処理によって活性化しても良い。また、ゲート電極３５は、ポリシリコンと金属および金属間化合物の多層膜であっても良い。
　次に、図３２に示す工程においてドリフト層２の全面に、ＣＶＤ法などによってシリコン酸化膜を堆積して層間絶縁膜３２とした後、例えばドライエッチング法によって、ソース領域１２およびウェルコンタクト領域２５上に達するソースコンタクトホールＳＣおよび終端低抵抗領域２８上に達するウェルコンタクトホールＷＣ（図２）を形成する。ここで、終端低抵抗領域２８上のゲート電極３５（図２）に達するゲートコンタクトホールＧＣ（図２）を同時に形成しても良い。このようにすることでプロセス工程を簡略化でき、製造コストを削減できる。
　なお、ソースコンタクトホールＳＣは、後に、ソースパッド４１（図２）が充填され、ゲートコンタクトホールＧＣは、後に、ゲート配線４４（図２）が充填される。
　その後、層間絶縁膜３２上に金属膜を例えばスパッタ法により形成することで、層間絶縁膜３２に開口されているソースコンタクトホールＳＣの底部およびウェルコンタクトホールＷＣ（図２）の底部にも金属膜を形成する。
　この金属層は、後にオーミック電極４０となるものであり、ニッケル（Ｎｉ）を主材としている。その後、６００～１１００℃での熱処理によって炭化珪素との間にシリサイドを形成し、層間絶縁膜３２上に残留した金属膜を、硝酸や硫酸あるいは塩酸、あるいはこれらと過酸化水素水との混合液などを用いたウェットエッチングにより除去することで、図３２に示すように、ソースコンタクトホールＳＣの底部およびウェルコンタクトホールＷＣ（図２）の底部にニッケルシリサイドのオーミック電極４０を形成する。
　なお、層間絶縁膜３２上に残留する金属膜を除去した後に、再度熱処理を行っても良い。ここでは先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗のオーミック接触が形成される。
　また、オーミック電極４０を形成する過程で、半導体基板１の裏面にも同様の金属膜を形成し、熱処理を行ってオーミック電極４２（図２）を形成しても良い。このようなオーミック電極４２を形成することで、炭化珪素の半導体基板１とドレイン電極４３間で良好なオーミック接触が形成される。
　また、オーミック電極４０は、何れの場所でも同一の金属間化合物（シリサイド）で構成されていても良いが、ｐ型半導体層、ｎ型半導体層のそれぞれに適した別々の金属間化合物で構成されていても良い。
　すなわち、オーミック電極４０は第１導電型のソース領域１２に対して十分低いオーミックコンタクト抵抗を有していることが、炭化珪素ＭＯＳトランジスタ１００のオン抵抗低減のためには重要であるが、同時に第２導電型のウェルコンタクト領域２５に対しても、ウェル領域２０のアース電位への固定や、炭化珪素ＭＯＳトランジスタ１００に内蔵されるボディーダイオードの順方向特性の改善のために低コンタクト抵抗であることが求められる。
　例えば、ｎ型の半導体層にはニッケルとシリコンの金属間化合物、ｐ型の半導体層にはチタンとアルミニウムとシリコンの金属間化合物が適している。
　このように、第１導電型のソース領域１２と第２導電型のウェルコンタクト領域２５とで、オーミック電極４０の材質を変えるには、それぞれの上に、それぞれに適した金属膜をパターニングした後に、両方に対して熱処理を同時に加えることで、それぞれ異なるシリサイドを形成することができる。
　また、先に説明したように、ソースコンタクトホールＳＣおよびウェルコンタクトホールＷＣ（図２）の形成と同時に、ゲートコンタクトホールＧＣ（図２）を形成した場合であって、ゲートコンタクトホールＧＣの底面に露出するゲート電極３５がポリシリコンである場合は、ゲートコンタクトホールＧＣの底面にもシリサイドが形成される。
　なお、ゲートコンタクトホールＧＣを別個に形成する場合は、オーミック電極４０の形成後にフォトリソグラフィとエッチングによって、ゲートコンタクトホールＧＣを形成するので、ゲートコンタクトホールＧＣの底面にはシリサイドは形成されない。
　次に、層間絶縁膜３２上に、Ａｌ、Ａｇ（銀）、Ｃｕ（銅）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔａ（タンタル）およびこれらの窒化物や積層膜およびこれらの合金で構成される配線金属をスパッタ法や蒸着法によって形成し、その後にパターニングを行うことで、図３３に示すソースパッド４１、ゲート配線４４（図２）、ゲートパッド４５（図１）を形成する。
　また、半導体基板１の裏面のオーミック電極４２上にＴｉ、Ｎｉ、ＡｇおよびＡｕ（金）などの金属膜を形成してドレイン電極４３を形成することにより、図３３に示す炭化珪素ＭＯＳトランジスタ１００が完成する。
　なお、図示しないが、表面側をシリコン窒化膜やポリイミドなどの保護膜で覆っていても良い。それらは、ゲートパッド４５およびソースパッド４１のしかるべき位置で開口され、外部の制御回路と接続できるようになっている。
　＜効果のまとめ＞
　以上説明したように、実施の形態１に係る炭化珪素ＭＯＳトランジスタ１００においては、ドリフト層２の主面における平面視形状が所定の形状に規定された単位格子ＵＣが、括れ部分を有して鎖状に複数連結されることで単位鎖状構造ＣＬＵを構成し、単位格子の所定の形状は、ソース領域１２およびウェル領域２０を内包するように設定されたドリフト層２の仮想領域の外縁と、他の単位格子との連結部におけるソース領域１２およびウェル領域２０の外縁とで規定され、隣り合う単位鎖状構造ＣＬＵにおいて、単位格子間に隙間が生じないように単位鎖状構造ＣＬＵを複数配列することで能動領域ＡＲが構成されている。このため、チャネル幅密度が向上し、オン抵抗が低減されて低抵抗化が可能になる。さらに帰還容量が減少してスイッチング損失を減ずることができ、高速スイッチング動作を行う上で有利となる。
　また、隣り合う単位鎖状構造ＣＬＵのウェル領域２０の間隔が、能動領域ＡＲ内で等しくなることで、オン動作時に発生するＪＦＥＴ部１５の抵抗が全域で一定となるため、オン動作時の電流分布のアンバランスが解消され、連続通電時などにおける半導体装置としての信頼性を高めることができる。
　また、ＪＦＥＴ長不均一により生じるターンオフ動作時のゲート絶縁膜３０での局所的な高電界発生が抑止されるために、高いドレインバイアスの印加時などにおける信頼性を高めることができる。
　また、実施の形態１に係る炭化珪素ＭＯＳトランジスタ１００においては、単位格子の所定の形状は、一組の対向する角部の内角が共に９０°である六角形であり、角部を構成する辺以外の対向する２辺が連結部をなし、連結部で単位格子どうしが接続されることで、単位鎖状構造ＣＬＵにおいてソース領域１２およびウェル領域２０が連続し、単位格子ＵＣ内において、ソース領域１２の外縁に沿ってウェル領域２０が存在し、角部を構成する辺に沿うようにソース領域１２およびウェル領域２０の外縁部は直線状をなし、ソース領域１２およびウェル領域２０は、角部に対向する部分において、それぞれが同一の曲率中心Ｍを有し、かつ異なる曲率半径ｒ１、ｒ２を有する中心角９０°の円弧状の凸部ＤＰをなし、ウェル領域２０の外縁とソース領域１２の外縁との距離Ｌｃは、単位格子ＵＣ内のどの部分においても曲率半径ｒ２と曲率半径ｒ１との差分の距離に設定されている。
　このため、曲率半径ｒ２と曲率半径ｒ１との差分での距離で決定されるチャネル長が、能動領域ＡＲの全域で一定となるために、オン動作時の電流分布が一定となり、連続通電時などにおける半導体装置としての信頼性を高めることができる。
　また、実施の形態１に係る炭化珪素ＭＯＳトランジスタ１００においては、単位鎖状構造ＣＬＵは、単位格子ＵＣの連結部において、中心角９０°の円弧状の凹部ＣＰを有し、単位鎖状構造ＣＬＵ内において、ソース領域１２およびウェル領域２０は、凹部ＣＰにおいては、それぞれが同一の曲率中心Ｎを有し、かつ異なる第曲率半径ｒ３、ｒ４を有する中心角９０°の円弧状をなしている。
　このように、隣り合う単位鎖状構造ＣＬＵどうしにおいて、相対する凸部と凹部のそれぞれのソース領域１２およびウェル領域２０が、同一の曲率中心を持つこととなり、能動領域ＡＲの全域でチャネル長およびＪＦＥＴ長を均一化することが可能となる。
　また、単位鎖状構造ＣＬＵは、単位格子ＵＣにおけるウェル領域２０の直線状の外縁部の何れもが、半導体基板１およびドリフト層のオフ方向と垂直ではない方向に延在するように配列されることで、衝突イオン化の生じやすさが異なることによる耐圧のアンバランスを抑制でき、高いドレインバイアスの印加時などにおける信頼性を高めることができる。
　また、単位鎖状構造ＣＬＵは、その終端部において、鎖状単位構造内のウェル領域２０が終端ウェル領域２１と接続する構成と接続しない構成を採り、両者が交互に配列されることで、環状のＪＦＥＴ領域１５が形成された構成を得ることができる。このため、ＪＦＥＴ領域１５端部などの特異点を有さず、ターンオフ動作時におけるゲート酸化膜電界分布の均一化による半導体装置の信頼性をさらに高めることができる。
　また、単位鎖状構造ＣＬＵは、その終端部において、鎖状単位構造内のウェル領域２０が終端ウェル領域２１と接続する構成と接続しない構成を採り、鎖状単位構造内のソース領域１２が終端ソース領域１２１と接続しない構成においては、その終端部おけるドリフト層２と、それに対応する終端ソース領域１２１との間に、隣り合う鎖状単位構造ＣＬＵのウェル領域２０に連続するように形成されたウェル領域２０を有することで、ＪＦＥＴ領域１５から見た場合に、対称性に優れた構造となり、かつ、チャネル領域がさらに増加するので、信頼性向上と共にオン抵抗のさらなる低減が可能となる。
　また、単位鎖状構造ＣＬＵは、少なくとも一方の終端部において、鎖状単位構造内のウェル領域２０が終端ウェル領域２１と接続した構成を採ることで、単位鎖状構造ＣＬＵ内でのオーミックコンタクトが不良であっても、外周部の比較的広い領域でオーミックコンタクトを形成することが可能なため、スイッチング動作時におけるウェル領域２０の電位浮きや遅延による高電界発生と、高電界に起因した半導体装置の損傷を防止することができる。
　また、単位鎖状構造ＣＬＵは、両方の終端部において、鎖状単位構造内のウェル領域２０が終端ウェル領域２１と接続しておらず、単位鎖状構造間でのウェル領域間の距離と、単位鎖状構造内のウェル領域２０と、終端ウェル領域２１との間の距離が一定の構成を採ることで、終端部まで含めた能動領域ＡＲ全域に渡ってＪＦＥＴ長が一定となるために、オン電流分布やゲート酸化膜電界分布の均一化による半導体装置の信頼性をさらに高めることができる。
　＜実施の形態２＞
　図３４は、本発明に係る実施の形態２の炭化珪素ＭＯＳトランジスタ２００における能動領域を構成する単位鎖状構造の配列を示す平面図であり、実施の形態１における図７に対応する図である。また、図３４におけるＤ－Ｄ線での炭化珪素ＭＯＳトランジスタ２００の断面構造を図３５に示す。なお、実施の形態１の炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　炭化珪素ＭＯＳトランジスタ２００においては、単位鎖状構造ＣＬＵ１が、ソース領域１２とウェル領域２０内に設けられたウェルコンタクト領域２５の両方にオーミック電極４０が接続する単位格子ＵＣ１（実施の形態１における単位格子ＵＣに相当）と、ウェル領域２０内に設けられたウェルコンタクト領域２５ａのみに接続するオーミック電極４０ａを有する単位格子ＵＣ２とが交互に接続された構成となっている。
　ここで、ウェルコンタクト領域２５ａは、その平面視での面積が、オーミック電極４０ａよりも大きく、オーミック電極４０ａはソース領域１２には接続されない。
　このような単位鎖状構造ＣＬＵ１を採用することによって、単位格子ＵＣ２において、より広い面積でオーミック電極４０ａとウェルコンタクト領域２５ａが接続されるので、ウェル領域２０の電位固定がより確実になり、コンタクト不良に伴うスイッチング動作時におけるウェル領域２０の電位浮きや遅延による高電界発生と、高電界に起因した半導体装置の損傷を防止することができる。
　一方で、ソース領域１２は単位格子ＵＣ１におけるオーミック電極４０によりソース電極４１と接続されるため、十分に低いシート抵抗を持つソース領域１２が形成されていれば、オン抵抗の大幅な増加は抑止できる。
　より好ましくは、ソース領域１２とウェルコンタクト領域２５ａ間が低抵抗のトンネル接合を形成することにより、両領域間で線形の電流―電圧特性を有するものとし、オン動作時に流れるオン電流は、単位格子ＵＣ２のオーミック電極４０ａを介して流すことで、オン抵抗の大幅な増加を抑止できる。
　なお、図３４では、単位格子ＵＣ１と単位格子ＵＣ２とが交互に連結されて単位鎖状構造ＣＬＵ１を構成する例を示したが、これに限らず、その構成比率が異なっていても構わないが、その場合は、単位格子ＵＣ１の個数が単位格子ＵＣ２の個数よりも勝っていることが、オン抵抗の大幅な増加を招かないために好ましい。
　＜実施の形態３＞
　図３６は、本発明に係る実施の形態３の炭化珪素ＭＯＳトランジスタ３００における能動領域を構成する単位鎖状構造の配列を示す平面図であり、実施の形態１における図７に対応する図である。また、図３６におけるＥ－Ｅ線での炭化珪素ＭＯＳトランジスタ３００の断面構造を図３７に示す。なお、実施の形態１の炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　炭化珪素ＭＯＳトランジスタ３００においては、単位鎖状構造ＣＬＵ２が、ウェル領域２０内に設けられたウェルコンタクト領域２５ａのみに接続するオーミック電極４０ａを有する単位格子ＵＣ２と、ウェル領域２０内にウェルコンタクト領域を有さず、ソース領域１２のみに接続するオーミック電極４０ｂを有する単位格子ＵＣ３とが交互に接続された構成となっている。
　このような単位鎖状構造ＣＬＵ１を採用することによって、単位格子ＵＣ２において、より広い面積でオーミック電極４０ａとウェルコンタクト領域２５ａが接続されるので、ウェル領域２０の電位固定がより確実になり、コンタクト不良に伴うスイッチング動作時におけるウェル領域２０の電位浮きや遅延による高電界発生と、高電界に起因した半導体装置の損傷を防止することができる。
　一方で、単位格子ＵＣ３において、より広い面積でオーミック電極４０ｂとソース領域１２が接続されるので低コンタクト抵抗が得られ、さらに十分低いシート抵抗を持つソース領域１２が形成されていれば、オン抵抗の大幅な増加は抑止できる。
　より好ましくは、ソース領域１２とウェルコンタクト領域２５ａ間が低抵抗のトンネル接合を形成することにより、両領域間で線形の電流―電圧特性を有するものとし、オン動作時に流れるオン電流は、単位格子ＵＣ２のオーミック電極４０ａを介して流すことで、オン抵抗の大幅な増加を抑止できる。
　なお、図３６では、単位格子ＵＣ２と単位格子ＵＣ３とが交互に連結されて単位鎖状構造ＣＬＵ２を構成する例を示したが、これに限らず、その構成比率が異なっていても構わないが、その場合は、単位格子ＵＣ３の個数が単位格子ＵＣ２の個数よりも勝っていることが、オン抵抗の大幅な増加を招かないために好ましい。
　＜実施の形態４＞
　図３８は、本発明に係る実施の形態４の炭化珪素ＭＯＳトランジスタ４００における能動領域を構成する単位鎖状構造の配列を示す平面図であり、実施の形態１における図７に対応する図である。また、図３８におけるＦ－Ｆ線での炭化珪素ＭＯＳトランジスタ４００の断面構造を図３９に示す。なお、実施の形態１の炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　炭化珪素ＭＯＳトランジスタ４００においては、単位鎖状構造ＣＬＵ３が、ソース領域１２とウェル領域２０内に設けられたウェルコンタクト領域２５の両方にオーミック電極４０が接続する単位格子ＵＣ１（実施の形態１における単位格子ＵＣに相当）と、ウェル領域２０内にウェルコンタクト領域を有さず、ソース領域１２のみに接続するオーミック電極４０ｂを有する単位格子ＵＣ３とが交互に接続された構成となっている。
　このような単位鎖状構造ＣＬＵ３を採用することによって、単位格子ＵＣ３において、より広い面積でオーミック電極４０ｂとソース領域１２が接続されるので低コンタクト抵抗が得られ、さらに十分低いシート抵抗を持つソース領域１２が形成されていれば、オン抵抗の大幅な増加は抑止できる。
　なお、図３８では、単位格子ＵＣ１と単位格子ＵＣ３とが交互に連結されて単位鎖状構造ＣＬＵ３を構成する例を示したが、これに限らず、その構成比率が異なっていても構わないが、その場合は、単位格子ＵＣ１の個数が単位格子ＵＣ３の個数よりも勝っていることが、ウェル領域２０の電位分布を平滑化する観点から好ましい。
　以上説明した実施の形態１～４で得られる効果は、その構造を形成するための製造方法により効果に影響が出ることはない。従って、実施の形態１で一例として説明した製造方法以外の製造方法を用いて、実施の形態１～４に係る半導体装置を製造したとしても、既述した効果に影響を与えるものではない。
　以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
　また、本発明においては、半導体装置が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図２に示した断面構成において、半導体基板１と裏面側のオーミック電極４２との間に第２導電型のコレクタ層を設けることで、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を構成しても既述した本発明の効果が同様に奏される。
　従って、本発明の効力が及ぶ範囲は、ＭＯＳＦＥＴ、ＩＧＢＴ等のＭＯＳ構造を有するスイッチングデバイスとしての半導体装置である。
　また、本発明においては、実施の形態１～４で説明したＭＯＳ構造を有する半導体装置自体を狭義の意味で「半導体装置」と定義する他、当該半導体装置とともに、当該半導体装置に対して逆並列に接続されるフリーホイールダイオードおよび当該半導体装置のゲート電圧を生成・印加する制御回路等と共にリードフレームに搭載して封止した、インバータモジュールのようなパワーモジュール自体も、広義の意味で「半導体装置」と定義する。

Claims (14)

  1. 　第１導電型の半導体基板（１）と、
    　前記半導体基板の第１の主面上に配設された第１導電型の半導体層（２）と、
    　前記半導体層の主面表面内に選択的に配設された第２導電型のウェル領域（２０）と、
    　前記ウェル領域の表面内に選択的に配設された第１導電型のソース領域（１２）と、を備え、
    　前記半導体層、前記ウェル領域および前記ソース領域によって単位格子（ＵＣ）が構成され、
    　前記半導体層の前記主面における平面視形状が所定の形状に規定された前記単位格子が、括れ部分を有して鎖状に複数連結されることで単位鎖状構造（ＣＬＵ）を構成し、
    　前記単位格子の前記所定の形状は、
    　前記ソース領域および前記ウェル領域を内包するように設定された前記半導体層の仮想領域の外縁と、他の単位格子との連結部における前記ソース領域および前記ウェル領域の外縁とで規定され、
    　隣り合う前記単位鎖状構造において、前記単位格子間に隙間が生じないようにオフセットをつけて前記単位鎖状構造を複数配列することで能動領域（ＡＲ）が構成され、
    　隣り合う前記単位鎖状構造で規定される前記ウェル領域の間隔が、前記能動領域内で一定であることを特徴とする半導体装置。
  2. 　前記単位格子の前記所定の形状は、
    　一組の対向する角部の内角が共に９０°である六角形であり、
    　前記角部を構成する辺以外の対向する２辺が前記連結部をなし、前記連結部で前記単位格子どうしが接続されることで、前記単位鎖状構造において前記ソース領域および前記ウェル領域が連続し、
    　前記単位格子内において、
    　前記ソース領域の外縁に沿って前記ウェル領域が存在し、前記角部を構成する辺に沿うように前記ソース領域および前記ウェル領域の外縁部は直線状をなし、
    　前記ソース領域および前記ウェル領域は、
    　前記角部に対向する部分においては、それぞれが同一の第１の曲率中心（Ｍ）を有し、かつ異なる第１および第２の曲率半径（ｒ１、ｒ２）を有する中心角９０°の円弧状の凸部（ＤＰ）をなし、
    　前記ウェル領域の外縁と前記ソース領域の外縁との距離（Ｌｃ）は、前記単位格子内のどの部分においても前記第２の曲率半径と前記第１の曲率半径との差分の距離に設定される、請求項１記載の半導体装置。
  3. 　前記単位鎖状構造は、
    　前記単位格子の前記連結部において、中心角９０°の円弧状の凹部（ＣＰ）を有し、
    　前記単位鎖状構造内において、
    　前記ソース領域および前記ウェル領域は、
    　前記凹部においては、それぞれが同一の第２の曲率中心（Ｎ）を有し、かつ異なる第３および第４の曲率半径（ｒ３、ｒ４）を有する中心角９０°の円弧状をなす、請求項２記載の半導体装置。
  4. 　隣り合う前記単位鎖状構造の角部において、
    　一方の前記単位鎖状構造の中心角９０°の円弧状の凸部における前記第１の曲率中心と、
    　もう一方の前記単位鎖状構造の中心角９０°の円弧状の凹部における前記第２の曲率中心とが同じである、請求項１～３記載の何れか１項に記載の半導体装置。
  5. 　前記単位鎖状構造は、
    　前記単位格子における前記ウェル領域の直線状の外縁部の何れもが、前記半導体基板および前記半導体層のオフ方向と垂直ではない方向に延在するように配列される、請求項１記載の半導体装置。
  6. 　前記能動領域の端縁部を規定する第２導電型の終端ウェル領域（２１）を備え、
    　前記単位鎖状構造は、
    　その終端部において、前記鎖状単位構造内の前記ウェル領域が前記終端ウェル領域と接続する構成と接続しない構成を含み、両者が交互に配列される、請求項１記載の半導体装置。
  7. 　前記能動領域の端縁部を規定する第１導電型の終端ソース領域（１２１）を備え、
    　前記単位鎖状構造は、
    　その終端部において、前記鎖状単位構造内の前記ソース領域が終端ソース領域と接続する構成と接続しない構成を含み、
    　前記鎖状単位構造内の前記ソース領域が終端ソース領域と接続しない構成においては、その終端部における前記半導体層と、それに対応する前記終端ソース領域との間にも前記ウェル領域を有し、隣り合う前記単位鎖状構造の前記ウェル領域どうしが連続する、請求項１記載の半導体装置。
  8. 　前記能動領域の端縁部を規定する第２導電型の終端ウェル領域（２１）を備え、
    　前記単位鎖状構造は、
    　少なくとも一方の終端部において、前記鎖状単位構造内の前記ウェル領域が前記終端ウェル領域と接続している構成を含む、請求項１記載の半導体装置。
  9. 　前記能動領域の端縁部を規定する第２導電型の終端ウェル領域（２１）を備え、
    　前記単位鎖状構造は、
    　両方の終端部において、前記鎖状単位構造内の前記ウェル領域が前記終端ウェル領域と接続しておらず
    　前記単位鎖状構造間での前記ウェル領域間の距離と、前記単位鎖状構造内の前記ウェル領域と、前記終端ウェル領域との間の距離が一定である、請求項１記載の半導体装置。
  10. 　前記単位鎖状構造は、
    　前記ソース領域と前記ウェル領域内に設けられた第２導電型のウェルコンタクト領域（２５）とに接続する第１のオーミック電極（４０）を有する第１の単位格子（ＵＣ１）と、
    　前記ウェルコンタクト領域に接続し前記ソース領域には接続しない第２のオーミック電極（４０ａ）を有する第２の単位格子（ＵＣ２）とが接続されて構成される、請求項１記載の半導体装置。
  11. 　前記単位鎖状構造は、
    　前記ウェル領域内に設けられた第２導電型のウェルコンタクト領域（２５）に接続し前記ソース領域には接続しない第２のオーミック電極（４０ａ）を有する第２の単位格子（ＵＣ２）と、
    　前記ソース領域のみに接続する第３のオーミック電極（４０ｂ）を有する第３の単位格子（ＵＣ３）とが接続されて構成される、請求項１記載の半導体装置。
  12. 　前記第２の単位格子において、前記ウェルコンタクト領域と前記ソース領域とでトンネル接合を形成する、請求項１０または請求項１１記載の半導体装置。
  13. 　前記単位鎖状構造は、
    　前記ソース領域と前記ウェル領域内に設けられた第２導電型のウェルコンタクト領域（２５）とに接続する第１のオーミック電極（４０）を有する第１の単位格子（ＵＣ１）と、
    　前記ソース領域のみに接続する第３のオーミック電極（４０ｂ）を有する第３の単位格子（ＵＣ３）とが接続されて構成される、請求項１記載の半導体装置。
  14. 　前記半導体層は、炭化珪素で構成される、請求項１記載の半導体装置。
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