[go: up one dir, main page]

WO2014119909A1 - 나노구조 반도체 발광소자 제조방법 - Google Patents

나노구조 반도체 발광소자 제조방법 Download PDF

Info

Publication number
WO2014119909A1
WO2014119909A1 PCT/KR2014/000810 KR2014000810W WO2014119909A1 WO 2014119909 A1 WO2014119909 A1 WO 2014119909A1 KR 2014000810 W KR2014000810 W KR 2014000810W WO 2014119909 A1 WO2014119909 A1 WO 2014119909A1
Authority
WO
WIPO (PCT)
Prior art keywords
light emitting
nano
layer
nanocores
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2014/000810
Other languages
English (en)
French (fr)
Inventor
차남구
김동호
유건욱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to US14/764,484 priority Critical patent/US9508893B2/en
Priority to DE112014000595.9T priority patent/DE112014000595B4/de
Priority to CN201480010929.0A priority patent/CN105009307B/zh
Publication of WO2014119909A1 publication Critical patent/WO2014119909A1/ko
Anticipated expiration legal-status Critical
Priority to US15/297,647 priority patent/US9853185B2/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/811—Bodies having quantum effect structures or superlattices, e.g. tunnel junctions
    • H10H20/812—Bodies having quantum effect structures or superlattices, e.g. tunnel junctions within the light-emitting regions, e.g. having quantum confinement structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0137—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/813—Bodies having a plurality of light-emitting regions, e.g. multi-junction LEDs or light-emitting devices having photoluminescent regions within the bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous
    • H10H20/818—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous within the light-emitting regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H10H20/821—Bodies characterised by their shape, e.g. curved or truncated substrates of the light-emitting regions, e.g. non-planar junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/832—Electrodes characterised by their material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/84—Coatings, e.g. passivation layers or antireflective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/032—Manufacture or treatment of electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/034—Manufacture or treatment of coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8312—Electrodes characterised by their shape extending at least partially through the bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8316—Multi-layer electrodes comprising at least one discontinuous layer

Definitions

  • the present invention relates to a method for manufacturing a nanostructure semiconductor light emitting device.
  • a semiconductor light emitting device such as a light emitting diode (LED) is a device in which a material contained in the device emits light, and converts energy generated by recombination of electrons and holes into light.
  • LEDs are now widely used as lighting, display and light sources, and their development is accelerating.
  • An aspect of the present invention provides a plurality of nanocores by forming a mask having a plurality of openings on a base layer, and growing a first conductivity type semiconductor in an exposed region of the base layer to fill the plurality of openings. Forming a portion, partially removing the mask to expose side surfaces of the plurality of nanocores, partially removing the mask, and then heat treating the plurality of nanocores, and after the heat treatment, Forming a plurality of nano light emitting structures by sequentially growing an active layer and a second conductive semiconductor layer on the surfaces of the plurality of nano cores, and planarizing an upper end of the plurality of nano light emitting structures so that the top surface of the nano cores is exposed; It provides a method for manufacturing a nanostructure semiconductor light emitting device comprising the step of.
  • the heat treatment may be performed at a temperature range of about 600 ° C to about 1200 ° C.
  • the nano core Before the heat treatment step, the nano core has a substantially cylindrical shape, the heat treatment step, the shape of the nano core may be converted into a substantially hexagonal pillar shape.
  • the forming of the plurality of nanocores may include a crystal stabilization step of performing heat treatment after suspending the growth in the process of growing the first conductive semiconductor layer.
  • the method may further include forming a contact electrode on the surface of the nano light emitting structure.
  • the method may further include forming an insulating layer to fill the space between the nano light emitting structures.
  • the method may further include partially removing the contact electrode such that the contact electrode has a lower height than an upper surface of the nano light emitting structure.
  • Sides of the nanocores may have a crystal plane perpendicular to the top surface of the base layer.
  • the nano light emitting structure and the base layer may be a nitride single crystal, and the side surface of the nano core may be a nonpolar plane (m plane).
  • the mask includes a first material layer located on the base layer and a second material layer located on the first material layer and having an etch rate greater than that of the first material layer, wherein the mask partially
  • the removing may include removing the second material layer so that the first material layer remains.
  • the plurality of openings may distinguish two or more groups having at least one of a diameter and a spacing different from each other, the openings of each group having substantially the same diameter and spacing from each other, and the nano light emitting structures positioned in the openings of the different groups may have different wavelengths. And light emitting diodes positioned in the same group of openings may emit light having substantially the same wavelength as each other.
  • Light of different wavelengths emitted from the nano light emitting structures positioned in the openings of the different groups may be combined to emit white light.
  • Another aspect of the present invention provides a plurality of nanocores by forming a mask having a plurality of openings on a base layer, and growing a first conductivity type semiconductor in an exposed region of the base layer to fill the plurality of openings.
  • Forming a plurality of nano light emitting structures by sequentially growing an active layer and a second conductive semiconductor layer on the surfaces of the plurality of nanocores, and forming contact electrodes on the surfaces of the nano light emitting structures. And planarizing an upper end of the plurality of nano light emitting structures to expose an upper surface of the nanocore, and partially removing the contact electrode so that the contact electrode has a lower height than the upper surface of the nano light emitting structure. It provides a method for manufacturing a nanostructure semiconductor light emitting device comprising.
  • the method may further include forming an insulating layer between the forming of the contact electrode and the planarizing step to fill the space between the nano light emitting structures.
  • the mask includes a first material layer disposed on the base layer, and a second material layer disposed on the first material layer and having an etching rate greater than that of the first material layer, wherein the plurality of nanoparticles are formed.
  • the second material layer Prior to forming the light emitting structure, the second material layer may be removed to expose the side surface of the nanocore, but the first material layer may be left.
  • the active layer can be grown on the same crystal surface, so that excellent optical characteristics can be achieved.
  • the planarization process may be applied even when the growth height of the nanostructure is different due to the growth rate difference according to the diameter (or width) or the distribution of the 3D nanostructure in the process of growing the 3D crystal structure.
  • Nanostructures can be produced, which can provide beneficial advantages in light emitting device manufacturing. Such a process may be particularly useful when varying the cross-sectional area (or diameter) and / or spacing of nanostructures to achieve multi-wavelength light (eg, white light).
  • FIG. 1 is a side cross-sectional view of a nanostructure semiconductor light emitting device according to an embodiment of the present invention.
  • FIGS. 2 and 3 are schematic perspective views showing examples of nanocores employed in the present invention.
  • 4 to 8 are cross-sectional views of main processes for explaining an example of a method for manufacturing a nanostructure semiconductor light emitting device according to the present invention.
  • 9 to 13 are cross-sectional views of main processes for explaining an example of an electrode forming process for the resultant illustrated in FIG. 8.
  • FIG. 14 to 22 are cross-sectional views of main processes for explaining another example of a method for manufacturing a nanostructure semiconductor semiconductor light emitting device according to the present invention.
  • FIGS. 17 and 24 are schematic diagrams for explaining the heat treatment process applied in FIGS. 17 and 18.
  • 25 and 26 are side cross-sectional views showing the shape of the opening that can be formed in the mask employed in the present invention.
  • 27 through 30 are cross-sectional views illustrating processes for obtaining a nanocore using the mask illustrated in FIG. 25.
  • Fig. 31 is an SEM photograph of a mask employed in the experimental example.
  • 34 to 40 are cross-sectional views of main processes for describing a method of manufacturing a nanostructure semiconductor light emitting device according to an embodiment of the present invention.
  • 41 and 42 show an example of a backlight unit employing a semiconductor light emitting device according to an embodiment of the present invention.
  • FIG 43 shows an example of a lighting apparatus employing a semiconductor light emitting element according to an embodiment of the present invention.
  • Figure 44 shows an example of a head lamp employing a semiconductor light emitting element according to an embodiment of the present invention.
  • FIG. 1 is a side cross-sectional view of a nanostructure semiconductor light emitting device according to an embodiment of the present invention.
  • the nanostructure semiconductor light emitting device 10 includes a base layer 12 made of a first conductivity type semiconductor material and a plurality of nano light emitting structures 15 formed thereon. do.
  • the base layer 12 may be formed on the substrate 11 to provide a growth surface of the nano light emitting structure 15 and may be electrically connected to the plurality of nano light emitting structures 15.
  • the substrate 11 may be an insulating, conductive or semiconductor substrate.
  • the substrate 11 may be sapphire, SiC, Si, MgAl 2 O 4 , MgO, LiAlO 2 , LiGaO 2 , GaN.
  • the substrate 11 may have a top surface on which hemispherical irregularities S are formed.
  • the unevenness (S) is not limited to hemispherical shape, it can be variously modified.
  • the unevenness may be a shape having a cross section such as a triangle, a rectangle, and a trapezoid. By introducing such irregularities, not only the light extraction efficiency can be improved, but also the defect density can be reduced. In consideration of these effects, factors such as the cross-sectional shape, size and / or distribution of the unevenness may be variously selected.
  • the base layer 12 may be a nitride semiconductor that satisfies Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), and has a specific conductivity type. It may be doped with n-type impurities such as Si.
  • the thickness of the base layer 12 provided for growth of the nanocores 15a may be 1 ⁇ m or more. In consideration of a subsequent electrode forming process, the thickness of the base layer 12 may be 3 to 10 ⁇ m.
  • the base layer 12 is 1 ⁇ 10 18 / cm 3 GaN having the above n-type impurity concentration may be included. Before the base layer is formed, a buffer layer may be further formed.
  • the substrate 11 may be a Si substrate, in which case Al y Ga (1-y) N (0 ⁇ y ⁇ 1) may be used as the buffer layer.
  • the buffer layer may have a structure in which two or more layers having different compositions are repeatedly stacked a plurality of times.
  • the buffer layer may include a grading structure in which the composition of Al is gradually reduced or increased.
  • An insulating layer 13 having an opening H for growth of the light emitting nanostructure 15 may be disposed on the base layer 12.
  • the base layer 12 may be partially exposed through the opening H, and a nanocore 15a may be formed in the exposed region.
  • the insulating film 13 may be used as a mask for growing the nanocores 15a.
  • the insulating layer 13 may be an insulating material such as SiO 2 or SiN x that may be used in a semiconductor process.
  • the nano light emitting structure 15 has a nano core 15a made of a first conductivity type semiconductor, an active layer 15b and a second conductivity type semiconductor layer 15c sequentially formed on the surface of the nano core 15a. .
  • the active layer 15b may have a multi-quantum well (MQW) structure in which a quantum well layer and a quantum barrier layer are alternately stacked, for example, a nitride semiconductor, and a GaN / InGaN structure may be used. However, a single quantum well (SQW) may be used. You can also use the.
  • the second conductive semiconductor layer 15c may be a crystal that satisfies p-type Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the second conductivity type semiconductor layer 15c may further include an electron blocking layer (not shown) adjacent to the active layer 15b.
  • the electron blocking layer (not shown) has a structure in which Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) having a plurality of different compositions are stacked. It may have one or more layers composed of Al y Ga (1-y) N (0 ⁇ y ⁇ 1), and the band gap is larger than that of the active layer 15b to the second conductivity-type (p-type) semiconductor layer 15c. The electrons can be prevented from falling over.
  • the top surface of the nanocores 15a is provided as part of the top surface P of the nano light emitting structure 15, and the top surface P of the nano light emitting structure 15 is polished as necessary.
  • the process may have a flat surface (eg, c surface).
  • the active layer 15b may exist only at the side of the nanocore 15a, and the active layer 15b may not exist on the top surface of the nanocore 15a.
  • the active layer 15b since the nanocores 15a are made of the first conductivity type semiconductor and the side surfaces thereof have the same crystal plane, the active layer 15b may be formed on the same crystal plane. It is possible to solve the problem of changing the optical characteristics of the active layer 15b depending on the crystal plane.
  • the nanocore 15a ′ shown in FIG. 2 has a main portion M providing a side with a first crystal plane along the growth direction, and an upper end T providing a surface having a second crystal plane different from the first crystal plane. ) Can be separated.
  • the first crystal plane may be a nonpolar plane (m plane), and the second crystal plane may be a plurality of semipolar planes (r plane).
  • the nano core 15a ' may be understood as a rod structure in which the upper end T is a hexagonal pyramid.
  • the active layer is grown on the surface of the nanocore 15a 'using the same process, a difference in the composition of the active layer (especially indium content during the growth of the InGaN layer) occurs due to the difference in the characteristics of each crystal plane, and the nanocore ( The wavelength of the light generated in the active layer portion grown on the upper surface (r surface) of 15a ') may be different from the wavelength of the light generated on the side surface (m surface) of the nanocore 15a'. As a result, the half width of the light emission wavelength is increased, and it may be difficult to accurately design light having a desired wavelength.
  • the semiconductor layer active layer, second conductivity-type semiconductor layer
  • leakage current may be concentrated.
  • the leakage current can be reduced by removing portions of the active layer and the second conductive semiconductor layer located on the top of the nanocore 15a, and as a result, the luminous efficiency can be reduced. Can be improved.
  • it is possible to appropriately design the light emission wavelength of the light by preventing the portion of the active layer located at the top thereof from participating in light emission.
  • the upper end of the above-described nanocore has a crystal surface different from the side, it can be advantageously applied to nanocores having various crystal structures and shapes in addition to the nanocores 15 'shown in FIG. 2A.
  • the top of the nanocore 15 ′′ may be similarly applied to a shape in which the nonpolar plane is not.
  • the nanocore 15a ′′ has a main portion M, which provides a side surface with a first crystal plane m, similar to FIG. 2, but the upper end T is the first portion. It is exemplified by the plane c 'which is different from the crystal plane but is not a complete semipolar plane.
  • the thickness of the composition of the active layer or the thickness of the grown semiconductor layer is changed due to the difference in the characteristics of each crystal plane, which may cause a difference in light emission wavelength and generation of leakage current.
  • the active layer and the second conductive semiconductor region located at the upper end T of the nanocores 15a 'and 15 can be removed.
  • the generation of leakage current and emission wavelength By solving the problem caused by the difference can provide a high-efficiency nanostructure semiconductor light emitting device.
  • the side surface of the nanocores 15a provides a single crystal plane, and the active layer 15b is formed only on the side surfaces of the nanocores 15a. Differences in optical properties can be prevented.
  • the nanostructure semiconductor light emitting device 10 employed in the present embodiment may include a contact electrode 16 formed in a space between the nanolight emitting structures.
  • the contact electrode 16 may be obtained by forming a seed layer (not shown) on the surface of the nano light emitting structure 15 and then performing electroplating.
  • the seed layer (not shown) may employ an appropriate material capable of realizing ohmic contact with the second conductivity-type semiconductor layer 15c.
  • the ohmic contact material may be a single layer or a plurality of layers including at least one of ZnO, graphene, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, and the like.
  • Cu / Ni may be electroplated to form a desired contact electrode 16.
  • the contact electrode layer 16 used in the present embodiment may be understood as light is extracted to the substrate direction as a reflective metal layer, but is not limited thereto.
  • the contact electrode layer 16 may employ a transparent electrode material such as ITO to provide light.
  • the nano light emitting structure 15 may be extracted in the direction.
  • the contact electrode 16 may have a top surface substantially coplanar with the top surface P of the nano light emitting structure 15.
  • the contact electrode 16 may be a nano light emitting structure. It may have a lower surface than the upper surface (P) of (15). This will be described in more detail with reference to the following examples.
  • the passivation layer 17 formed on the top surface P of the nano light emitting structure 15 may be formed. This passivation layer 17 can prevent exposure of the active layer 15b and unwanted electrical connection.
  • a portion of the base layer 12 made of the first conductivity type semiconductor is exposed, and the first electrode 19a is formed in the exposed region.
  • the contact electrode 16 may extend to another position, and the second electrode 19b may be formed at the extended portion thereof.
  • the side surface of the nanocore 15a has a single crystal surface (for example, the m surface), and the active layer 15b is formed on the side surface of the nanocore 15a.
  • the active layer 15b may be formed on a single crystal surface.
  • Such a structure may be obtained by applying a planarization process such that the top surface of the nanocores 15a and the top surface of the nano light emitting structure 15 have substantially flat coplanar surfaces.
  • Such a planarization process may be implemented through a polishing process and / or an etching process.
  • a method of providing an active layer limited to a single crystal plane of the nanocore may be implemented using a planarization process.
  • 4 to 8 are cross-sectional views of main processes for explaining an example of a method for manufacturing a nanostructure semiconductor light emitting device according to the present invention.
  • an insulating film 23 is formed as a mask on the base layer 22 made of the first conductivity type semiconductor, and a plurality of nanocores 25a are exposed in the exposed area of the base layer 22. To form.
  • the base layer 22 is formed on the substrate 21, and may not only provide a crystal growth surface for growing the nanocores 25a, but may be a structure electrically connected to each of the nano light emitting structures 25. .
  • the base layer 22 is formed of a semiconductor single crystal having electrical conductivity.
  • the substrate 21 may be a substrate for crystal growth.
  • the base layer 22 may be a nitride semiconductor satisfying Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), and n such as Si. It may be doped with mold impurities.
  • the substrate 21 may be sapphire, SiC, Si, MgAl 2 O 4 , MgO, LiAlO 2 , LiGaO 2 , GaN.
  • the insulating layer 23 has a plurality of openings H through which one region of the base layer 22 is exposed. After the insulating material 23 is deposited on the base layer 22, a plurality of openings H may be formed to expose regions of the base layer 22.
  • the insulating layer 23 may be an insulating material such as SiO 2 or SiN.
  • the size (width or diameter) of the opening H may be designed in consideration of the size of the desired nano light emitting structure.
  • the width (diameter) of the opening H may be 600 nm or less, and further, 50 to 500 nm.
  • the planar shape and arrangement of the opening H may be variously implemented. For example, in the case of a planar shape, it may be implemented in various ways, such as polygon, rectangle, oval, circle.
  • the present nanocore 25a can be obtained by selectively growing a first conductivity type semiconductor using the insulating film 23 as a mask.
  • the first conductivity-type semiconductor of the nanocore 25a may be an n-type nitride semiconductor, for example, n-type Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 It may be a crystal satisfying ⁇ x + y ⁇ 1).
  • the first conductivity type semiconductor constituting the nanocore 25a may be the same material as the first conductivity type semiconductor of the base layer 22.
  • the base layer 22 and the nanocores 25a may include n-type GaN.
  • the nitride single crystal constituting the nanocore 25a may be formed using a MOCVD or MBE process. Since the crystal is grown only on the region of the base layer 22 exposed through the opening without being formed on the insulating film 23, the desired nanocore 25a can be provided.
  • the upper end T of the nanocore 25a may have a crystal surface different from the side surface of the nanocore 25a.
  • the nano core 25a is illustrated as a rod structure, but is not limited thereto.
  • the nanocore 25a may have a polygonal pyramid or a cone shape such as a hexagonal pyramid. For example, this shape can be controlled by adjusting growth conditions (eg, growth temperature, growth pressure, source flow rate).
  • the active layer 25b and the second conductivity-type semiconductor layer 25c are sequentially grown on the surfaces of the plurality of nanocores 25a.
  • the nano light emitting structure 25 is provided with a first conductive semiconductor as a nano core 25a, and an active layer 25b and a second conductive semiconductor layer 25c surrounding the nano core 25a are shell layers. It may have a core-shell structure provided by.
  • the active layer 25b may have a multi-quantum well (MQW) structure in which a quantum well layer and a quantum barrier layer are alternately stacked, for example, a nitride semiconductor, and a GaN / InGaN structure may be used.
  • MQW multi-quantum well
  • a single quantum well (SQW) may be used. You can also use the.
  • the second conductive semiconductor layer 25c may be a crystal that satisfies p-type Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the second conductivity-type semiconductor layer 25c may further include an electron blocking layer (not shown) adjacent to the active layer 25b.
  • the electron blocking layer (not shown) has a structure in which Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) having a plurality of different compositions are stacked.
  • It may have one or a plurality of layers composed of Al y Ga (1-y) N (0 ⁇ y ⁇ 1), and the band gap is larger than that of the active layer 25b, so that the second conductivity-type (p-type) semiconductor layer 25c is formed. This can prevent electrons from falling.
  • the nanocore 25a is divided into a main part providing a side surface having a first crystal surface and an upper part providing a surface having a second crystal surface different from the first crystal surface along a growth direction. Can be.
  • the base layer 22 is a nitride single crystal whose upper surface is a c surface
  • the side surface of the main portion has a crystal surface perpendicular to the growth surface of the base layer 22, that is, an m surface that is nonpolar, and an upper end portion thereof.
  • the upper surface located at may have a different r surface.
  • the surface of the nanocores 25a may have a plurality of different crystal planes.
  • the active layer portion (II) grown on the surface (r surface) of the top of the nanocore 25a is the active layer portion grown on the side (m surface) of the nanocore 25a. It may have a lower indium content than (I). As a result, the active layer portion II grown on the surface (r surface) of the upper end of the nanocore 25a may emit light having a longer wavelength than the originally intended wavelength.
  • the active layer portion (II) located at the upper end (T) of the nanocores 25a is thinner than the active layer portion (I) located at the side (eg, m surface) of the nanocores 25a even under the same process conditions. Can be grown. Therefore, leakage current may occur in the active layer portion II located at the upper end T of the nanocore 25a.
  • the present embodiment can further proceed with the step of removing the active layer portion (II) in the other crystal plane. This process is illustrated throughout FIGS. 6-8.
  • a contact electrode 26 is formed on the nano light emitting structure 25.
  • an insulating protective layer 27 may be formed on the contact electrode 26. The insulating protective layer 27 may be formed to fill a space between the nano light emitting structures 25 as shown in FIG. 6.
  • the contact electrode 26 may be formed of a material making ohmic contact with the second conductive semiconductor layer. For example, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, and Au At least one of them may be included, and may be provided as a single layer or a plurality of layers. In addition to the electrode material, the contact electrode 26 may employ a transparent electrode material such as ITO, and ZnO or graphene may be used as necessary.
  • the insulating protective layer 27 may be used as long as it is an electrically insulating material capable of providing a passivation structure in a semiconductor process.
  • an insulating protective layer such as SiO 2 or SiN x may be used.
  • TEOS TetraEthylOrthoSilane
  • BPSG BoroPhospho Silicate Glass
  • CVD-SiO 2 and SOG (Spin-) on Glass
  • SOD Spin-on Delectric
  • the contact electrode 26 is provided in the form of a thin layer along the surface of the nano light emitting structure 25 and is illustrated in such a manner as to fill the insulating protective layer 27 acting as a passivation. Like the illustrated structure, the contact electrode may be formed into a thick film to be changed to fill the space between the nano light emitting structures 25.
  • a seed layer capable of ohmic contact on the surface of the nano light-emitting structure 25 as the contact electrode 26 it can be obtained by electroplating.
  • Cu / Ni may be electroplated to form a desired contact electrode 26.
  • the insulating protective layer 27 may be used as a support for the nano light emitting structure in a subsequent planarization process.
  • the filled electrode material may be used as the support in a subsequent planarization process.
  • a process of polishing to a level L for removing the active layer portion formed on the other crystal surface (upper surface) of the nanocore 25a is performed.
  • the portion of the active layer located on the other crystal surface (upper surface) of the nanocore 25a is removed, and the portion of the remaining active layer 25b is located only on the side of the nanocore 25a.
  • the remaining active layer 25b may appropriately implement desired wavelength characteristics. It is possible to reduce the leakage current problem easily generated in the active layer portion located on the top of the nanocore 25a.
  • the nanocores 25a occupy the main area rather than the removed top surface, the effect of the reduction of the emission area is not large, and particularly in the case of the nanocores 25a having the high aspect ratio, The improvement of the optical characteristics may be a great advantage rather than the effect.
  • an upper end of the contact electrode 26 may be selectively etched.
  • the contact electrode 26 may have a recess R positioned lower than the planarized top surface P of the nano light emitting structure 25.
  • the material of the contact electrode 26 generated through the previous polishing process may remain on the flattened surface or a leakage current problem may be caused by the contact electrode 26 positioned at the top in a subsequent process. The leakage current problem caused by the contact electrode 26 can be reduced by this process.
  • the present process may be performed in a dry or wet etching process to selectively remove the contact electrode 26, and an appropriate etching process and etchant may be selected and used according to the material of the contact electrode 26.
  • an appropriate etching process and etchant may be selected and used according to the material of the contact electrode 26.
  • a plasma etching process may be used, and as plasma gas, Cl 2 , BCl 3 , Ar, or a combination thereof may be used. have.
  • the selection (type or compounding ratio) of such etchant and process conditions can be controlled.
  • electrodes may be formed in various structures.
  • 9 to 13 are cross-sectional views of main processes illustrating an example of an electrode forming process.
  • a first passivation layer 28a is additionally formed on the light emitting nanostructure 25.
  • the first passivation layer 28a may be formed to cover the planarized top surface of the nano light emitting structure 25 and the insulating protective layer 27.
  • the first passivation layer 28a may be the same as or similar to the material used as the insulating protective layer 27.
  • a portion of the base layer 22 may be exposed by selectively removing the insulating protective layer 27 and the first passivation layer 28.
  • the exposed region e1 may provide a region in which the first electrode is to be formed.
  • the present removal process can be implemented using a photolithography process.
  • a portion of the nano light emitting structure 25 located in the desired exposure region e1 may be removed, but the nano light emitting structure is removed in the present process by not growing the nano core 25a in the region where the electrode is to be formed. 25 can be eliminated (see Fig. 15).
  • the photoresist PR having the first and second openings e1 and e2 may be formed.
  • the first and second openings e1 and e2 may define regions of formation of the first and second electrodes, respectively.
  • the first opening e1 may expose a portion of the base layer 23, and the second opening e2 may expose a portion of the contact electrode 26.
  • first and second electrodes 29a and 29b are formed in the first and second openings e1 and e2.
  • the electrode material used in the present process the common electrode material of the first and second electrodes 29a and 29b may be used.
  • the material for the first and second electrodes 29a and 29b may be Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, ZnO, ITO, graphene, Sn, TiW. , AuSn or eutectic metals thereof.
  • an additional second passivation layer 28b may be formed.
  • the second passivation layer 28b together with the first passivation layer 28a provides a protective layer 28.
  • the second passivation layer 28b may not only cover and protect the exposed semiconductor region, but also firmly maintain the first and second electrodes 29a and 29b.
  • the second passivation layer 28b may be formed of the same or similar material as that of the first passivation layer 28a.
  • the manufacturing method according to the present invention can be implemented in various forms. For example, unlike the example of the manufacturing method described above, it can be advantageously applied to the process of growing in a nano-filled manner by using a mask as a mold structure.
  • 14 to 22 are cross-sectional views of main processes for explaining another example of the method for manufacturing a nanostructure semiconductor light emitting device according to the present invention.
  • a base layer 52 may be provided by growing a first conductivity type semiconductor on the substrate 51.
  • the base layer 52 not only provides a crystal growth surface for growing the nano light emitting structure, but also may be used as a structure for electrically connecting the nano light emitting structure 55 to each other.
  • the base layer 52 is formed of a semiconductor single crystal having electrical conductivity.
  • the substrate 51 may be a substrate for crystal growth.
  • the base layer 52 may be a nitride semiconductor satisfying Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), and n such as Si. It may be doped with mold impurities.
  • the substrate 51 may be sapphire, SiC, Si, MgAl 2 O 4 , MgO, LiAlO 2 , LiGaO 2 , GaN.
  • the buffer layer may be a crystal not containing Ga to prevent Ga reaction with the Si element of the silicon substrate.
  • the buffer layer may be AlN or SiC.
  • an AlGaN intermediate layer for controlling stress can be interposed between GaN intermediates.
  • the substrate 51 may be completely or partially removed or patterned during chip fabrication to improve the optical or electrical properties of the LED chip before or after LED structure growth.
  • the substrate 51 when the substrate 51 is a sapphire substrate, the substrate 51 may be separated using a laser lift-off process, and when the substrate 51 is silicon or silicon carbide, polishing / etching or the like may be performed. Can be removed by the method.
  • a supporting substrate When the substrate 51 is removed, another support substrate can be used.
  • a supporting substrate may be bonded using a reflective metal or insert a reflective structure in the middle of the bonding layer in order to improve the light efficiency of the LED chip.
  • uneven or inclined surfaces may be formed on the main surface (surface or both surfaces) or side surfaces of the substrate before or after single crystal growth to improve light extraction efficiency and crystallinity.
  • the size of the pattern may be selected in the range of 5 nm to 500 ⁇ m, and may be a structure for improving light extraction efficiency in a regular or irregular pattern.
  • Various shapes such as pillars, mountains, and hemispheres can be adopted.
  • a mask 53 having a plurality of openings H and interposing an etch stop layer is formed on the base layer 52.
  • the mask 53 employed in the present embodiment is formed on the first material layer 53a formed on the base layer 52 and on the first material layer 53a and formed of the first material layer 53a.
  • the second material layer 53b having an etching rate greater than the etching rate may be included.
  • the first material layer 53a serves as the etch stop layer. That is, the first material layer 53a has an etching rate lower than that of the second material layer under etching conditions of the second material layer 53b. At least the first material layer 53a is an electrically insulating material, and if necessary, the second material layer 53b may be an insulating material.
  • the first and second material layers 53a and 53b may be different materials in order to secure a desired etch rate difference.
  • the first material layer 53a may be SiN
  • the second material layer 53b may be SiO 2 .
  • the second material layer 53b or both of the first and second material layers 53a and 53b may be employed as a material having a porous structure to obtain a difference in etching rate by using a difference in porosity.
  • the first and second material layers 53a and 53b may be formed of the same material.
  • the total thickness of the first and second material layers 53a and 53b may be designed in consideration of the height of the desired nano light emitting structure.
  • the first material layer 53a has a thickness smaller than the thickness of the second material layer 53b.
  • the etch stop level by the first material layer 53a is 1 of the total height of the mask 53 from the surface of the base layer 52, that is, the total thickness of the first and second material layers 53a and 53b. It may be a point less than / 3. In other words, the thickness of the first material layer 53b may be about 1/3 or less of the total thickness of the first and second material layers 53a and 53b.
  • the overall height of the mask 53 that is, the total thickness of the first and second material layers 53a and 53b may be 10 nm to 100 ⁇ m.
  • a plurality of openings H may be formed to expose regions of the base layer 52 (FIG. 1b).
  • the size of each opening H exposing the surface of the base layer 52 may be designed in consideration of the size of the desired nano light emitting structure.
  • the opening H may be less than or equal to 600 nm and more preferably 50 to 500 nm in width (diameter).
  • regions E1 and E2 in which electrodes are to be formed may be set in advance, and the opening H may not be formed in the region. .
  • the process of removing the nano light emitting structure may not be involved in the electrode forming process.
  • the opening H of the mask 53 may be manufactured using a semiconductor process, and for example, the opening H having a high aspect ratio may be formed by using a deep etching process.
  • the aspect ratio of the opening (H) may be implemented in 5: 1 or more, even 10: 1 or more.
  • the opening H in the first and second material layers 53a and 53b may generally have a width that decreases toward the base layer (experimental example below and FIG. 31). Reference).
  • deep etching processes may utilize reactive ions from the plasma or ion beams generated at high vacuum.
  • Such a deep etching process is a dry process, and compared to wet etching, the microstructure can be precisely processed without geometric limitations.
  • the oxide film of the mask 53 may be mainly CF-based.
  • an etchant in which at least one of O 2 and Ar is combined with a gas such as CF 4 , C 2 F 6 , C 3 F 8 , C 4 F 8 , or CHF 3 may be used.
  • the planar shape and arrangement of the opening H may be variously implemented.
  • a planar shape it may be implemented in various ways, such as polygon, rectangle, oval, circle.
  • the opening H shown in FIG. 15 is illustrated as a rod structure, but is not limited thereto, and may have various structures using an appropriate etching process.
  • a plurality of nanocores 55a may be formed by growing a first conductivity type semiconductor in an exposed region of the base layer 52 so that the plurality of openings H are filled. Can be.
  • the first conductive semiconductor of the nanocore 55a may be an n-type nitride semiconductor, for example, n-type Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 It may be a crystal satisfying ⁇ x + y ⁇ 1).
  • the first conductivity type semiconductor constituting the nanocore may be made of the same material as the first conductivity type semiconductor of the base layer 52.
  • the base layer 52 and the nanocores 55a may be formed of n-type GaN.
  • the nitride single crystal constituting the nanocore 55a may be formed using a MOCVD or MBE process, and the mask 53 serves as a mold of the grown nitride single crystal to correspond to the shape of the opening. Can be provided. That is, the nitride single crystal is selectively grown in the region of the base layer 52 exposed to the opening H by the mask 53, thereby filling the opening H, and the filled nitride single crystal is formed in the opening of the opening. It may have a shape corresponding to the shape.
  • the mask 53 may be partially removed by using the first material layer 53a as the etch stop layer to expose side surfaces of the plurality of nanocores 55a. .
  • only the second material layer 53b is removed by applying an etching process under the condition that the second material layer 53b can be selectively removed, and the first material layer 53a remains.
  • the first material layer 53a is used as an etch stop layer in the present etching process, and the active layer 55b and the second conductive semiconductor layer 55c are prevented from being connected to the base layer 52 in the subsequent growth process. Can play a role.
  • an additional heat treatment process may be introduced to improve crystallinity.
  • 18 shows a nanocore 55a 'heat treated to improve the crystallinity of the surface.
  • the surface of the nanocores 55a may be heat-treated under certain conditions to convert the crystal surfaces of the nanocores 55a into stable surfaces advantageous for crystal growth, such as semipolar or nonpolar crystal surfaces. This process can be described with reference to FIGS. 23 and 24.
  • 23 and 24 are schematic views for explaining a heat treatment process that can be applied in the process of FIG.
  • FIG. 23 can be understood as the nanocore 55a obtained in FIG.
  • the nanocores 55a have a crystal plane determined according to the shape of the opening.
  • the surface of the nanocores 55a thus obtained in general has a relatively unstable crystal plane and may not be a favorable condition for subsequent crystal growth.
  • the side surface of the nanocore 55a has a curved surface rather than a specific crystal surface.
  • the unstable crystals of the surface may be rearranged, and as shown in FIG. 6B, the nanocores may have a stable crystal surface such as semipolar or nonpolar.
  • the heat treatment conditions can be converted to a desired stable crystal plane by performing several seconds to several tens of minutes (1 second to 60 minutes) at 600 ° C or higher, and in particular examples, 800 to 1200 ° C.
  • the cylindrical core shown in Fig. 6A has the appropriate temperature described above.
  • the curved surface (side surface) which is an unstable crystal surface
  • the curved surface can be converted into a hexagonal crystal column (55 'in Fig. 24) having a nonpolar surface (m surface) which is a stable crystal surface.
  • This stabilization of the crystal surface can be realized by a high temperature heat treatment process.
  • the heat treatment process may be performed in an atmosphere in which the source gas remains in the chamber, or may be heat treated under a condition in which a small amount of source gas is intentionally supplied.
  • the heat treatment process may be performed in an atmosphere in which the source gas remains in the chamber, or may be heat treated under a condition in which a small amount of source gas is intentionally supplied.
  • FIG. 23 in the case of the MOCVD chamber, TMGa and NH 3 remain, and partial regrowth is achieved to have a stable crystal plane by reacting the source gas to the surface of the nanocore by heat treatment in such a residual atmosphere. Can be done. Due to this regrowth, the width of the heat treated nanocores 55a 'may be somewhat larger than the width of the nanocores 55a before heat treatment (see FIGS. 23 and 24).
  • the heat treatment process may contribute to improving the crystallinity of the nanocores.
  • the heat treatment process not only removes nonuniformity (eg, defects) present on the surface of the nanocore after mask removal, but also greatly improves the stability of the crystal through rearrangement of internal crystals.
  • This heat treatment process may be performed under similar conditions as the growth process of the nanocores in the chamber after removing the mask.
  • the heat treatment temperature eg, substrate temperature
  • the heat treatment temperature may be performed between 800 ° C. and 1200 ° C., but a similar effect may be expected in a heat treatment step of 600 ° C. or higher.
  • the active layer 55b and the second conductivity-type semiconductor layer 55c are sequentially grown on the surfaces of the plurality of nanocores 55a '.
  • the nano light emitting structure 55 may include a first conductive semiconductor as a nano core 55a ', an active layer 55b and a second conductive semiconductor layer 55b surrounding the nanocore 55a'. It may have a core-shell (core-shell) structure having a shell layer made of.
  • the active layer 55b may have a multi-quantum well (MQW) structure in which a quantum well layer and a quantum barrier layer are alternately stacked, for example, a nitride semiconductor, and a GaN / InGaN or GaN / AlGaN structure may be used.
  • Quantum well (SQW) structures may also be used.
  • the second conductivity-type semiconductor layer 55c may be a crystal that satisfies p-type Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the second conductivity type semiconductor layer 55c may further include an electron blocking layer (not shown) adjacent to the active layer 55b.
  • the electron blocking layer (not shown) has a structure in which Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) having a plurality of different compositions are stacked.
  • It may have one or more layers composed of Al y Ga (1-y) N (0 ⁇ y ⁇ 1), and the band gap is larger than that of the active layer 55b to the second conductivity-type (p-type) semiconductor layer 55c. Prevent electrons from falling.
  • the nanocores 55a ' may be divided into a main part providing a side surface having a first crystal surface and an upper end part providing a surface having a second crystal surface different from the first crystal surface along a growth direction.
  • the side surface of the main portion has a crystal surface perpendicular to the growth surface of the base layer 52, that is, a non-polar m surface, and the surface of the upper portion thereof is It has another semipolar r plane.
  • the surface of the nanocores 55a may have a plurality of different crystal planes.
  • the composition (particularly, indium content) of the active layer 55b may vary according to each crystal plane.
  • the active layer portion formed at the upper end may have a relatively thin thickness.
  • a process of removing the active layer formed at the upper end of the nanocore 55a ' may be further performed, as shown in FIGS. 20 to 22.
  • a contact electrode 56 is formed on the nano light emitting structure 55.
  • an insulating protective layer 57 may be formed on the contact electrode 56.
  • the insulating protective layer 57 may be formed to fill a space between the nano light emitting structures 55.
  • the contact electrode 56 may be formed of a material making ohmic contact with the second conductivity-type semiconductor layer 55c.
  • the insulating protective layer 57 may be used as long as it is an electrically insulating material capable of providing a passivation structure in a semiconductor process.
  • an insulating protective layer such as SiO 2 or SiN x may be used.
  • a step of polishing to the level L for removing the active layer portion formed on the other crystal surface (upper surface) of the nanocore 55a ' is performed.
  • the portion of the active layer located on the other crystal surface (upper surface) of the nanocore 55a ' is removed, and the remaining active layer 55b is located only on the side of the nanocore 55a'. can do. Since the side surfaces of the nanocores 55a 'have the same crystal plane, the remaining active layer 55b may appropriately implement desired wavelength characteristics. It is possible to reduce the leakage current problem easily generated in the active layer portion located on the top of the nanocore 55a '.
  • an upper end of the contact electrode 56 may be selectively etched.
  • the contact electrode 56 may have a recess R lower than the planarized top surface P of the nano light emitting structure 55.
  • the material of the contact electrode 56 generated through the previous polishing process may remain on the flattened surface or the leakage current problem may be caused by the contact electrode 56 located at the top in a subsequent process. Through this process, the problem of leakage current caused by the contact electrode 56 can be reduced.
  • the present process may be performed in a dry or wet etching process for selectively removing the contact electrode 56, and an appropriate etching process and etchant may be selected and used according to the material of the contact electrode.
  • an appropriate etching process and etchant may be selected and used according to the material of the contact electrode.
  • a plasma etching process may be used, and as plasma gas, Cl 2 , BCl 3 , Ar, or a combination thereof may be used. have.
  • the selection (type or compounding ratio) of such etchant and process conditions can be controlled.
  • the mask on the base layer employed in the above-described embodiment has been exemplified in the form of two material layers, but the present invention is not limited thereto and may be implemented in a form employing three or more material layers.
  • the second material layer is an etch stop layer and is formed of a material different from the first and third material layers. If necessary, the first and third material layers may be made of the same material.
  • At least the second material layer may have an etching rate lower than that of the third material layer, and thus may serve as an etch stop layer.
  • At least the first material layer is a material having electrical insulation, and if necessary, the second or third material layer may be an insulating material.
  • the heat treatment process introduced in the above-described embodiment is described as being performed after removing the mask 53, but is also applied during the growth of the nanocores before the mask removal or before the mask removal after the growth of the nanocores is completed. Furthermore, it may contribute to improving the crystallinity of the nano light emitting structure.
  • the heat treatment process introduced before the mask removal may be performed under conditions similar to the growth temperature, and a sufficient effect may be expected even with a time shorter than the heat treatment process time after the mask removal.
  • the heat treatment process before removing the mask can be understood to improve the crystallinity of the nanocore in terms of rearrangement of the crystal. This will be described in detail with reference to the following examples.
  • the nano light emitting structure is illustrated as a side surface is substantially perpendicular to the surface of the base layer, but may have a side surface having a constant inclination angle.
  • Nano light emitting structure having such inclined side can be manufactured in various ways.
  • the opening shape of the mask may be provided to have an appropriate inclined surface. It is possible to provide a nano core having an inclined side surface.
  • FIGS. 25 and 26 masks having openings of different shapes are shown in FIGS. 25 and 26.
  • the mask 63 composed of the first and second material layers 63a and 63b has a columnar opening H having a shape in which the cross-sectional area is increased upward.
  • the mask 63 ′ formed of the first and second material layers 63a ′ and 63 b ′ may have a columnar opening H having a cross-sectional area that decreases upward.
  • the opening obtained in the deep etching process may have a shape that becomes narrower toward the bottom, as shown in 25a.
  • the structure is not limited thereto, and openings having various shapes whose widths are not constant in the thickness direction according to the etching process may be used.
  • 27 to 30 are cross-sectional views of main processes illustrating a process of forming a nano light emitting structure using the mask 63 illustrated in FIG. 25.
  • the nanocores 65a may be grown on the base layer 62 using the mask 63.
  • the mask 63 has an opening H of a width narrowing downward.
  • the nanocores 65a may be grown in a shape corresponding to the shape of the opening H.
  • one or more heat treatment processes may be introduced during growth.
  • the top surface of the nanocores 65a may be rearranged to the crystal plane of the hexagonal pyramid during growth, it is possible to have a more stable crystal structure, and to ensure a high quality of subsequent grown crystals.
  • This heat treatment process may be performed at the temperature conditions described above.
  • the process may be performed at the same or similar temperature conditions as the growth temperature of the nanocore 65a for process convenience.
  • the method may be performed by stopping a metal source such as TMGa while maintaining a pressure / temperature at the same or similar level as the growth pressure and temperature of the nanocore 65a in NH 3 atmosphere.
  • This heat treatment process may last for several seconds to several tens of minutes (eg, 5 seconds to 30 minutes), but a sufficient effect may be obtained with a duration of about 10 seconds to about 60 seconds.
  • the heat treatment process introduced in the growth process of the nanocores 65a can prevent the deterioration of the crystallinity caused when the nanocores 65a are grown at a high speed, thereby providing excellent crystal quality with rapid crystal growth. We can plan.
  • Time and frequency of the heat treatment process section for the stabilization may be variously changed depending on the height and diameter of the final nanocore. For example, when the width of the opening is 300 to 400 nm and the height (mask thickness) of the opening is about 2.0 ⁇ m, a desired high quality is inserted by inserting a stabilization time of about 10 seconds to about 60 seconds at about 1.0 ⁇ m, which is the intermediate point. Can grow the core. Of course, this stabilization process may be omitted depending on the core growth conditions.
  • the current suppression intermediate layer 64 which is a high resistance layer, may be formed on the top of the nanocores 65a.
  • the current suppressing intermediate layer 64 may be formed on the top surface of the nanocores 65a while leaving the mask 63 intact. As such, by using the mask 63 as it is, it is possible to easily form the current suppression intermediate layer 64 in a desired region (top surface) of the nanocore, without the process of forming a separate mask.
  • the current suppression intermediate layer 64 may be a semiconductor layer that is intentionally not doped or doped with a second conductivity type impurity opposite to the nanocore 65a.
  • the current suppression intermediate layer 64 may be GaN doped with undoped GaN or Mg, which is a p-type impurity.
  • the nanocores 65a and the current suppression intermediate layer 64 can be formed continuously by switching only impurities in the same growth process.
  • a current suppression intermediate layer 64 having a thickness of about 200 nm to about 300 nm is formed.
  • This current suppression interlayer can effectively block leakage currents of ⁇ A or more.
  • an introduction process of the current suppression intermediate layer may be simplified.
  • the mask 63 is removed to the first material layer 63a, which is the etch stop layer, so that the side surfaces of the plurality of nanocores 65a are exposed.
  • the second material layer 63b may be selectively removed, only the second material layer 63b may be removed and the first material layer 63a may remain. .
  • the remaining first material layer 63a serves to prevent the active layer and the second conductive semiconductor layer from being connected to the base layer 32 in a subsequent growth process.
  • an additional heat treatment process may be introduced to improve crystallinity.
  • the surface of the nanocore 65a may be heat treated under a predetermined condition to convert the unstable crystal plane of the nanocore 65a into a stable crystal plane (see FIGS. 23 and 24). ).
  • the nanocore 65a since the nanocore 65a is grown in an opening having an inclined sidewall, the nanocore 65a has a shape having an inclined sidewall corresponding to its shape, but the nanocore 65a 'after the heat treatment process is determined. Regrowth may occur with rearrangement of to have a nearly uniform diameter (or width).
  • the upper end of the nanocore 65a immediately after the growth may have an incomplete hexagonal pyramid shape, but the nanocore 65a ′′ after the heat treatment process may be changed into a hexagonal pyramid shape having a uniform surface.
  • the nanocores having a non-uniform width may be regrown (and rearranged) into a hexagonal pyramid pillar structure having a uniform width through a heat treatment process.
  • the SiN layer (“a” in Figure 9) was formed to a thickness of about 100 nm, and the SiO 2 layer (“b” in Figure 31) was formed to a thickness of 2500 nm.
  • the openings of the mask were formed by etching in or out of 5 minutes using a combination of C 4 F 8 , O 2, and Ar using a photoresist (layer located on “b” in FIG. 3) process.
  • Fig. 31 is a SEM photograph of a cross section of the opening obtained through this process. As shown in Fig. 31, the opening of the mask has a shape that becomes narrower as it goes downward.
  • a nanocore was grown in the opening of the mask using a MOCVD process. Using nanoparticles of TMGa and NH 3 as source gas, the nanocores were grown in about 20 minutes while maintaining the temperature of the substrate at about 1100 ° C.
  • further stabilization process of the nanocore during growth was further performed. That is, when grown to a height of about 1.0 ⁇ m, which is the midpoint of the desired nanocore (about 10 minutes), the TMGa source supply is turned off and for about 30 seconds to about 50 seconds in an NH 3 atmosphere similar to the temperature of the substrate during growth. Heat treatment was performed at a temperature (about 1100 ° C.). Subsequently, the nanocores were regrown under conditions similar to those before the annealing process.
  • the nanocores were found to have a cylindrical structure with inclined sidewalls as shapes corresponding to the shape of the openings (see FIG. 32). Cylindrical nanocores were identified with a height of about 2467 nm and a diameter of about 350 nm.
  • the heat treatment process was applied after removing the mask. That is, heat treatment was performed for about 20 minutes (15 minutes to 25 minutes) at a substrate temperature of about 1100 ⁇ ⁇ (1000-1200 ⁇ ⁇ ).
  • the diameter (w1) of the nanocores was 350 nm, but increased about 60 nm to increase the width (w2: diagonal length or face spacing of the hexagon) to about 410 nm. Although the increase was smaller than this, it was confirmed that the height of the nanocores was also increased by about 3 nm and grown from about 2467 nm to about 2470 nm.
  • the nanocores having a non-uniform width after mask removal were regrown (and rearranged) into a hexagonal pyramid pillar structure having a uniform width through a heat treatment process.
  • the nanocore size and shape after regrowth may be relatively changed depending on the heat treatment temperature (ie, the substrate temperature), the heat treatment time, and whether or not the source gas is supplied. For example, if the heat treatment is performed for more than 5 minutes with the source gas stopped at 1000 ° C. or more, crystal rearrangement may occur on the surface of the nano core, thereby reducing the size change of the nano core due to the etching effect (ie, N evaporation). .
  • the change in the diameter of the nanocore can be maintained at a level of 50% or less in consideration of process time, conditions and costs.
  • the uniformity of the diameter (or width) of the plurality of nanocores can be maintained at 95% or more through the heat treatment process. In this case, the diameters of the nanocores grown in the same opening size of the mask may be formed at substantially the same level.
  • At least some of the plurality of nanocores may be designed such that at least one of the cross-sectional area (or diameter) and spacing differs from the other nanocores.
  • a mask 123 having a plurality of openings H and interposing an etch stop layer is formed on the base layer 122 formed on the substrate 121.
  • the mask 123 employed in this embodiment is formed on the first material layer 123a and the first material layer 123a similarly to the example shown in FIG. 5B. And a second material layer 123b having an etching rate greater than that of the first material layer 123a.
  • the openings H may be formed in different patterns. Specifically, this embodiment is formed into three different groups.
  • the opening of the second group A2 has the same distance d1 as the interval d1 of the opening of the first group A1, but the width w2 of the opening larger than the width w1 of the opening of the first group A1.
  • the opening of the third group A3 has the same width w1 as the width w1 of the opening of the first group A1, but is larger than the interval d1 of the opening of the first group A1.
  • an increase in the spacing of the openings means that the amount of contact of the source gas with respect to the same area is increased, so that the growth rate of the nanocores 125a is relatively faster, and that the width of the openings is larger in the same area. Since the contact amount of the gas is reduced, the growth rate of the nanocores 125a may be relatively slow.
  • the gaps d and the width w of the openings are different from each other.
  • only one of the gaps d and the width w of the openings may be changed to form two or more groups. It may be.
  • the widths of the openings may be equal to each other, while two or more groups having different widths of the openings w may be the same.
  • the interval d of the opening can be made constant.
  • the light emitted from two or more groups may be configured to emit white light when they are complementary to each other or when combined with each other.
  • the other group may design yellow light.
  • any one of the interval d of each opening and the width w of the opening may be differently designed to emit blue, green, and red light.
  • the emission wavelength increases as the gap d of the opening increases, and thus, the active layer emitting blue light is obtained from a group having a relatively small gap d of the opening, and the active layer emitting red light
  • the spacing d of the openings can be obtained in a relatively large group.
  • the thickness (lateral direction of the core) of the active layer and / or the second conductivity type semiconductor layer also tends to increase.
  • the diameter of the red light-emitting nanostructures is larger than the diameter of the light emitting nano-emitting structure emitting blue and green light
  • the diameter of the green light nano light emitting structure is blue light It may be larger than the diameter of the nano light emitting structure.
  • the heights of the nanocores 125a formed in the three groups may have different heights for each group.
  • the height of the nanocores 75a of each group may be uniformly flattened to an appropriate level L1 in this process.
  • planarization process since the mask 123 is used as a structure for supporting the nanocores 125a, a desired planarization process may be easily performed without damaging the nanocores 125a.
  • the planarization process may be performed after the core-shell structure and the contact electrode are formed, and in this case, the planarization process may be omitted in this step depending on the device structure.
  • the mask 123 is partially removed using the etch stop layer so that the side surface of the planarized nanocore 125a is exposed. That is, only the second material layer 123b may be removed through this process, and the first material layer 123a may remain.
  • the active layer 125b and the second conductivity-type semiconductor layer 125c are sequentially grown on the surfaces of the plurality of nanocores 125a.
  • the nano light emitting structure 125 may be provided with the first conductive semiconductor as the nano core 125a, and the active layer 125b and the second conductive semiconductor layer 125c surrounding the nano core 125a may be shell layers. It may have a core-shell structure provided by.
  • a contact electrode 126 may be formed on the nano light emitting structure 125, and an insulating protective layer 127 may be further formed on the contact electrode 126.
  • the insulating protective layer 127 may be formed to fill a space between the nano light emitting structures 125.
  • the insulating protective layer 127 may be used as long as it is an electrically insulating material capable of providing a passivation structure in a semiconductor process.
  • TEOS, BPSG, CVD-SiO 2 , SOG, and SOD materials may be used to easily fill the space between the nano light emitting structures 125.
  • a process of polishing to a level L2 for removing an active layer portion formed on another crystal surface (upper surface) of the nanocore 125a may be performed.
  • the portion of the active layer located on the other crystal surface (top) of the nanocore 125a is removed, and the portion of the remaining active layer 125b may be located only on the side of the nanocore 125a.
  • the remaining active layer 125b may appropriately implement desired wavelength characteristics. It is possible to reduce the leakage current problem that is easily generated in the active layer portion located on the top of the nanocore (125a).
  • an upper end of the contact electrode 126 may be selectively etched.
  • the contact electrode 126 may have a recess R lower than the planarized top surface P of the nano light emitting structure 125.
  • the material of the contact electrode 126 remains on the flattened surface or the leakage current problem that may be caused by the contact electrode 126 located at the top in a subsequent process may be reduced.
  • the process may be performed in a dry or wet etching process to selectively remove the contact electrode 126, and an appropriate etching process and etchant may be selected and used according to the material of the contact electrode.
  • an appropriate etching process and etchant may be selected and used according to the material of the contact electrode.
  • a plasma etching process may be used, and as plasma gas, Cl 2 , BCl 3 , Ar, or a combination thereof may be used. have.
  • the selection (type or compounding ratio) of such etchant and process conditions can be controlled.
  • 41 and 42 show an example of a backlight unit employing a semiconductor light emitting device according to an embodiment of the present invention.
  • the backlight unit 1000 includes a light source 1001 mounted on a substrate 1002 and one or more optical sheets 1003 disposed thereon.
  • the light source 1001 can use the above-mentioned semiconductor light emitting element or the package provided with the semiconductor light emitting element.
  • the light source 1001 emits light toward the upper portion where the liquid crystal display device is disposed, whereas the backlight unit 2000 of another example shown in FIG. 42 is mounted on the substrate 2002.
  • the light source 2001 may emit light in a lateral direction, and the light thus emitted may be incident on the light guide plate 2003 and converted into a surface light source.
  • Light passing through the light guide plate 2003 is emitted upward, and a reflective layer 2004 may be disposed on the bottom surface of the light guide plate 2003 to improve light extraction efficiency.
  • FIG 43 is an exploded perspective view showing an example of a lighting device employing a semiconductor light emitting element according to the embodiment of the present invention.
  • the lighting apparatus 3000 illustrated in FIG. 43 is illustrated as a bulb-shaped lamp as an example, and includes a light emitting module 3003, a driver 3008, and an external connector 5010.
  • the light emitting module 3003 may include a light source 3001 having the above-described semiconductor light emitting device package structure or the like and a circuit board 3002 on which the light source 3001 is mounted.
  • the first and second electrodes of the semiconductor light emitting device described above may be electrically connected to the electrode patterns of the circuit board 3002.
  • one light source 3001 is illustrated in a form mounted on the circuit board 3002, but a plurality of light sources 3001 may be mounted as necessary.
  • the outer housing 3006 may act as a heat dissipation unit, and may include a heat dissipation plate 3004 and a heat dissipation fin 3005 surrounding the side surface of the lighting device 3000 to be in direct contact with the light emitting module 3003 to improve the heat dissipation effect.
  • the cover 3007 may be mounted on the light emitting module 3003 and have a convex lens shape.
  • the driving unit 3008 may be mounted on the inner housing 3009 and connected to an external connection unit 3010 such as a socket structure to receive power from an external power source.
  • the driver 3008 serves to convert and provide an appropriate current source capable of driving the semiconductor light emitting device 3001 of the light emitting module 3003.
  • the driver 3008 may be configured as an AC-DC converter or a rectifier circuit component.
  • FIG 44 shows an example in which the semiconductor light emitting device according to the embodiment of the present invention is applied to a head lamp.
  • a head lamp 4000 used as a vehicle light includes a light source 4001, a reflecting portion 4005, and a lens cover portion 4004, and the lens cover portion 4004 is a hollow guide. 4003 and lens 4002.
  • the light source 4001 may include the above-described semiconductor light emitting device or a package having the semiconductor light emitting device.
  • the head lamp 4000 may further include a heat dissipation unit 4012 for dissipating heat generated from the light source 4001 to the outside, and the heat dissipation unit 4012 may include a heat sink 4010 and a cooling fan to perform effective heat dissipation. 4011.
  • the head lamp 4000 may further include a housing 4009 for fixing and supporting the heat dissipation part 4012 and the reflecting part 4005, and the housing 4009 has a heat dissipation part 4012 coupled to one surface thereof.
  • a central hole 4008 for mounting may be provided.
  • the housing 4009 may include a front hole 4007 fixed to the reflector 4005 on the upper side of the light source 4001 on the other surface of the housing 4009 which is integrally connected to the one surface and is bent in a right direction. Accordingly, the front side is opened by the reflector 4005, and the reflector 4005 is fixed to the housing 4009 so that the open front corresponds to the front hole 4007, and the light reflected through the reflector 4005 is reflected. It may exit through the front hole 4007.

Landscapes

  • Led Devices (AREA)

Abstract

본 발명의 일 측면은, 베이스층 상에 복수의 개구를 가지는 마스크를 형성하는 단계와, 상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계와, 상기 복수의 나노 코어의 측면이 노출되도록 상기 마스크를 부분적으로 제거하는 단계와, 상기 마스크를 부분적으로 제거한 후에, 상기 복수의 나노 코어를 열처리하는 단계와, 상기 열처리한 후에, 상기 복수의 나노 코어의 표면에 활성층과 제2 도전형 반도체층을 순차적으로 성장시킴으로써 복수의 나노 발광구조물을 형성하는 단계와, 상기 나노 코어의 상면이 노출되도록 상기 복수의 나노 발광구조물의 상단을 평탄화하는 단계를 포함하는 나노구조 반도체 발광소자 제조방법을 제공한다.

Description

나노구조 반도체 발광소자 제조방법
본 발명은 나노구조 반도체 발광소자 제조방법에 관한 것이다.
발광다이오드(Light emitting diode: LED)와 같은 반도체 발광소자는 소자 내에 포함되어 있는 물질이 빛을 발광하는 소자로서, 전자와 정공이 재결합하며 발생하는 에너지를 광으로 변환하여 방출한다. 이러한 LED는 현재 조명, 표시장치 및 광원으로서 널리 이용되며 그 개발이 가속화되고 있는 추세이다.
당 기술분야에서는 나노구조물을 이용한 장점을 활용하여 보다 안정적인 발광특성을 얻을 수 있도록 새로운 나노 반도체 발광소자 제조방법이 요구되고 있다.
본 발명의 일 측면은, 베이스층 상에 복수의 개구를 가지는 마스크를 형성하는 단계와, 상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계와, 상기 복수의 나노 코어의 측면이 노출되도록 상기 마스크를 부분적으로 제거하는 단계와, 상기 마스크를 부분적으로 제거한 후에, 상기 복수의 나노 코어를 열처리하는 단계와, 상기 열처리한 후에, 상기 복수의 나노 코어의 표면에 활성층과 제2 도전형 반도체층을 순차적으로 성장시킴으로써 복수의 나노 발광구조물을 형성하는 단계와, 상기 나노 코어의 상면이 노출되도록 상기 복수의 나노 발광구조물의 상단을 평탄화하는 단계를 포함하는 나노구조 반도체 발광소자 제조방법을 제공한다.
상기 열처리하는 단계는 약 600℃ ∼ 약 1200℃의 온도 범위에서 수행될 수 있다.
상기 열처리하는 단계 전에, 상기 나노 코어는 실질적인 원기둥 형상을 가지며, 상기 열처리하는 단계는, 상기 나노 코어의 형상이 실질적인 육각 기둥 형상으로 변환될 수 있다.
상기 복수의 나노 코어를 형성하는 단계는, 상기 제1 도전형 반도체층을 성장하는 과정에서 그 성장을 일시 중단한 후에 열처리하는 결정 안정화 단계를 포함할 수 있다.
상기 평탄화하는 단계 전에, 상기 나노 발광구조물의 표면에 콘택 전극을 형성하는 단계가 더 포함될 수 있다. 이 경우에, 상기 콘택 전극을 형성한 후에, 상기 나노 발광구조물 사이의 공간이 충전되도록 절연층을 형성하는 단계가 더 포함될 수 있다.
상기 콘택 전극이 상기 나노 발광구조물의 상면보다 낮은 높이를 갖도록 상기 콘택 전극을 부분적으로 제거하는 단계가 더 포함될 수 있다.
상기 나노 코어의 측면은 상기 베이스층의 상면과 수직인 결정면을 가질 수 있다. 이 경우에 상기 나노 발광 구조물과 상기 베이스층은 질화물 단결정이며, 상기 나노 코어의 측면은 비극성면(m면)일 수 있다.
상기 마스크는, 상기 베이스층 상에 위치하는 제1 물질층과, 상기 제1 물질층 상에 위치하며 상기 제1 물질층의 식각률보다 큰 식각률을 갖는 제2 물질층을 포함하고, 상기 마스크를 부분적으로 제거하는 단계는 상기 제1 물질층이 잔류하도록 상기 제2 물질층을 제거하는 단계를 포함할 수 있다.
상기 복수의 개구는 직경 및 간격 중 적어도 하나가 서로 다른 2개 이상의 그룹을 구분되며, 각 그룹의 개구는 서로 실질적으로 동일한 직경 및 간격을 가지며, 다른 그룹의 개구에 위치한 나노 발광구조물은 서로 다른 파장의 광을 발하고, 동일한 그룹의 개구에 위치한 나노 발광구조물은 서로 실질적으로 동일한 파장의 광을 발할 수 있다.
상기 다른 그룹의 개구에 위치한 나노 발광구조물로부터 발하는 서로 다른 파장의 광은 조합되어 백색광을 발할 수 있다.
본 발명의 다른 측면은, 베이스층 상에 복수의 개구를 가지는 마스크를 형성하는 단계와, 상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계와, 상기 복수의 나노 코어의 표면에 활성층과 제2 도전형 반도체층을 순차적으로 성장시킴으로써 복수의 나노 발광구조물을 형성하는 단계와, 상기 나노 발광구조물의 표면에 콘택 전극을 형성하는 단계와, 상기 나노 코어의 상면이 노출되도록 상기 복수의 나노 발광구조물의 상단을 평탄화하는 단계와, 상기 콘택 전극이 상기 나노 발광구조물의 상면보다 낮은 높이를 갖도록 상기 콘택 전극을 부분적으로 제거하는 단계를 포함하는 나노구조 반도체 발광소자 제조방법을 제공한다.
상기 콘택 전극을 형성한 단계와 상기 평탄화하는 단계 사이에, 상기 나노 발광구조물 사이의 공간이 충전되도록 절연층을 형성하는 단계가 더 포함될 수 있다.
상기 마스크는, 상기 베이스층 상에 위치하는 제1 물질층과, 상기 제1 물질층 상에 위치하며 상기 제1 물질층의 식각률보다 큰 식각률을 갖는 제2 물질층을 포함하고, 상기 복수의 나노 발광구조물을 형성하는 단계 전에, 상기 나노 코어의 측면이 노출되도록 상기 제2 물질층을 제거하되 상기 제1 물질층이 잔류시키는 단계가 더 포함될 수 있다.
3차원 나노 구조물을 채용하더라도 동일한 결정면 상에 활성층을 성장시킬 수 있으므로, 우수한 광특성을 도모할 수 있다.
또한, 3차원 결정구조의 성장과정에서 상기 3차원 나노 구조물의 직경(또는 폭) 또는 분포에 따른 성장속도 차이로 인해 나노 구조물의 성장 높이가 다른 경우에도 평탄화 공정이 적용될 수 있으므로, 균일한 높이의 나노 구조물을 제조할 수 있고, 이는 발광소자 제조에 유익한 장점을 제공할 수 있다. 이러한 공정은 특히 다중 파장광(예, 백색광)을 구현하기 위해서 나노 구조물의 단면적(또는 직경) 및/또는 간격을 달리할 때에 유용하게 사용될 수 있다.
덧붙여 상기한 과제의 해결수단 및 효과는, 상술된 것에 한정되지는 않는다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시예를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시형태에 따른 나노구조 반도체 발광소자의 측단면도이다.
도2 및 도3은 본 발명에 채용되는 나노 코어의 예를 나타내는 개략 사시도이다.
도4 내지 도8은 본 발명의 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도9 내지 도13은 도8에 도시된 결과물에 대한 전극형성공정의 예를 설명하기 위한 주요 공정별 단면도이다.
도14 내지 도22는 본 발명의 나노구조 반도체 반도체 발광소자 제조방법의 다른 예를 설명하기 위한 주요 공정별 단면도이다.
도23 및 도24는 도17 및 도18에서 적용되는 열처리공정을 설명하기 위한 모식도이다.
도25 및 도26는 본 발명에 채용되는 마스크에 형성될 수 있는 개구의 형상을 나타내는 측단면도이다.
도27 내지 도30은 도25에 도시된 마스크를 이용하여 나노 코어를 얻기 위한 과정을 설명하기 위한 공정별 단면도이다.
도31은 실험예에 채용된 마스크를 촬영한 SEM 사진이다.
도32는 실험예에 채용된 마스크를 이용하여 성장된 나노 코어의 평면배열 및 측단면 구조를 촬영한 SEM 사진이다.
도33은 실험예를 통해 열처리된 나노 코어의 평면배열 및 측단면 구조를 촬영한 SEM 사진이다.
도34 내지 도40은 본 발명의 일 실시예에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도41 및 도42는 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도43은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸다.
도44는 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 헤드 램프의 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도1은 본 발명의 일 실시예에 따른 나노구조 반도체 발광소자의 측단면도이다.
도1에 도시된 바와 같이, 본 실시예에 따른 나노구조 반도체 발광소자(10)는, 제1 도전형 반도체 물질로 이루어진 베이스층(12)과 그 위에 형성된 다수의 나노 발광 구조물(15)를 포함한다.
상기 베이스층(12)은 기판(11) 상에 형성되어, 나노 발광 구조물(15)의 성장면을 제공할 뿐만 아니라, 복수의 나노 발광구조물(15)에 전기적으로 연결될 수 있다.
상기 기판(11)은 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(11)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 기판(11)은 반구형상인 요철(S)이 형성된 상면을 가질 수 있다. 상기 요철(S)은 반구형상에 한정되지 아니하며, 다양하게 변형될 수 있다. 예를 들어, 상기 요철은 삼각형, 사각형, 사다리꼴과 같은 단면을 갖는 형상일 수 있다. 이러한 요철을 도입함으로써 광추출효율을 개선할 뿐만 아니라, 결함밀도를 감소시킬 수 있다. 이러한 효과를 고려하여 상기 요철의 단면 형상, 크기 및/또는 분포와 같은 인자는 다양하게 선택될 수 있다.
상기 베이스층(12)은 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, 특정 도전형을 갖도록 Si와 같은 n형 불순물로 도프될 수 있다. 예를 들어, 상기 나노 코어(15a)의 성장을 위해서 제공되는 상기 베이스층(12)의 두께는 1㎛ 이상일 수 있다. 후속 전극형성공정 등을 고려하여, 상기 베이스층(12)의 두께는 3∼10㎛일 수 있다. 상기 베이스층(12)은 1×1018/㎤ 이상의 의 n형 불순물 농도를 갖는 GaN을 포함할 수 있다. 상기 베이스층의 형성 전에 버퍼층이 추가로 형성 될 수 있다. 특정 예에서, 상기 기판(11)은 Si 기판일 수 있으며, 이 경우에, 버퍼층으로서 AlyGa(1-y)N(0≤y≤1)을 사용할 수 있다. 예를 들어, 상기 버퍼층은 서로 다른 조성을 갖는 2개 이상의 층을 복수 회 반복하여 적층된 구조일 수 있다. 상기 버퍼층은 Al의 조성이 점진적으로 감소되거나 증가하는 그레이딩(grading) 구조를 포함할 수도 있다.
상기 베이스층(12) 상에는 나노 발광구조물(15)(특히, 나노코어) 성장을 위한 개구(H)를 갖는 절연막(13)가 배치될 수 있다. 상기 개구(H)를 통해서 상기 베이스층(12)이 부분적으로 노출되며, 그 노출된 영역에 나노 코어(15a)가 형성될 수 있다. 상기 절연막(13)은 나노 코어(15a)를 성장하기 위한 마스크로서 사용될 수 있다. 예를 들어, 상기 절연막(13)은 반도체 공정에 사용될 수 있는 SiO2 또는 SiNx와 같은 절연물질일 수 있다.
상기 나노 발광구조물(15)은 제1 도전형 반도체로 이루어진 나노 코어(15a)와, 상기 나노 코어(15a)의 표면에 순차적으로 형성된 활성층(15b) 및 제2 도전형 반도체층(15c)을 갖는다.
상기 활성층(15b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다. 상기 제2 도전형 반도체층(15c)은 p형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(15c)은 활성층(15b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N (0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(15b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(15c)으로 전자가 넘어가는 것을 방지할 수 있다.
도1에 도시된 바와 같이, 상기 나노 코어(15a)의 상면이 나노 발광 구조물(15)의 상면(P)의 일부로 제공되며, 상기 나노 발광구조물(15)의 상면(P)은 필요에 따라 연마공정을 통해서 평탄한 면(예, c면)을 가질 수 있다.
이러한 구조에서, 상기 활성층(15b)은 나노 코어(15a)의 측면에 한하여 존재하며, 상기 나노 코어(15a)의 상면에는 상기 활성층(15b)이 존재하지 않을 수 있다. 상기 나노 코어(15a)는 앞서 설명한 바와 같이 상기 제1 도전형 반도체로 이루어지며 그 측면은 동일한 결정면을 가지므로, 활성층(15b)은 동일한 결정면 상에 형성될 수 있다. 결정면에 따라 활성층(15b)의 광특성이 변경되는 문제를 해결할 수 있다.
본 실시예에 채용될 수 있는 나노 코어(평탄화 전)의 형상에 대해서, 도2 및 도3을 참조하여 더욱 상세히 설명한다.
도2에 도시된 나노 코어(15a')는 성장방향을 따라, 제1 결정면을 갖는 측면을 제공하는 메인부(M)와 상기 제1 결정면과 다른 제2 결정면을 갖는 표면을 제공하는 상단(T)으로 구분될 수 있다.
상기 나노 코어(15a')가 질화물 단결정과 같은 육방정계 결정구조일 경우, 상기 제1 결정면은 비극성면(m면)이고, 상기 제2 결정면은 복수의 반극성면(r면)일 수 있다. 상기 나노 코어(15a')는 상단(T)이 육각 피라미드인 로드구조로 이해할 수 있다.
상기 나노 코어(15a')의 표면에 동일한 공정을 이용하여 활성층을 성장하더라도, 각 결정면의 특성 차이로 인하여 활성층의 조성(특히, InGaN층 성장시에 인듐함량)의 차이가 발생되며, 나노 코어(15a')의 상단(r면)에 성장된 활성층 부분에서 생성되는 광의 파장과 나노 코어(15a')의 측면(m면)에서 생성되는 광의 파장이 상이해질 수 있다. 그 결과, 발광파장의 반치폭이 증가되고, 원하는 파장의 광을 정확히 설계하는 어려움이 될 수 있다. 또한, 반극성면인 상단에서 반도체층(활성층, 제2 도전형 반도체층)이 상대적으로 얇게 성장되므로, 누설전류가 집중될 수 있다.
이러한 문제를 해결하기 위해서, 도1에 도시된 바와 같이, 나노 코어(15a)의 상단에 위치한 활성층 및 제2 도전형 반도체층 부분을 제거하여 누설전류를 저감시킬 수 있으며, 그 결과, 발광효율을 향상시킬 수 있다. 또한, 그 상단에 위치한 활성층 부분이 발광에 가담하지 않게 함으로써 광의 발광파장을 적절히 설계할 수 있다.
상술된 나노 코어의 상단이 그 측면과 다른 결정면을 갖는다면, 도2a에 도시된 나노 코어(15') 외에도 다양한 결정구조와 형상을 갖는 나노 코어에도 유익하게 적용될 수 있다. 예를 들어, 도2b에 도시된 바와 같이, 나노 코어(15")의 상단이 비극성면이 아닌 형태에도 유사하게 적용될 수 있다.
도3에 도시된 바와 같이, 상기 나노 코어(15a")는 도2와 유사하게, 제1 결정면(m)을 갖는 측면을 제공하는 메인부(M)를 갖지만, 상단(T)이 상기 제1 결정면과 다른 결정면이지만, 완전한 반극성면이 아닌 면(c')로 예시되어 있다.
이러한 형태에서도, 각 결정면의 특성 차이로 인하여 활성층의 조성 또는 성장되는 반도체층의 두께가 달라지고, 발광파장의 차이와 누설전류 발생의 원인이 될 수 있다. 도1에서 설명된 바와 같이, 상기 나노 코어(15a',15")의 상단(T)에 위치한 활성층 및 제2 도전형 반도체 영역을 제거할 수 있다. 그 결과, 누설전류의 발생과 발광 파장의 차이로 인한 문제를 해결하여 고효율 나노구조 반도체 발광소자를 제공할 수 있다.
이와 같이, 도1에 도시된 바와 같이, 상기 나노 코어(15a)의 측면은 하나의 결정면을 제공하며, 상기 활성층(15b)은 나노 코어(15a)의 측면에 한하여 형성되므로, 결정면의 차이로 인한 광특성의 차이를 방지할 수 있다.
본 실시예에 채용된 나노구조 반도체 발광소자(10)는 나노 발광구조물 사이의 공간에 형성된 콘택전극(16)을 포함할 수 있다. 상기 콘택 전극(16)은 상기 나노 발광구조물(15)의 표면에 시드층(미도시)을 형성한 후에, 전기도금을 실시하여 얻어질 수 있다. 이러한 시드층(미도시)은 제2 도전형 반도체층(15c)과 오믹콘택을 실현할 수 있는 적절한 물질을 채용할 수 있다. 이러한 오믹컨택 물질로는 ZnO, 그래핀, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질 중 적어도 하나를 포함하는 단일 층 또는 복수의 층일 수 있다. 예를 들어, Ag/Ni/Cr층을 시드층으로 형성 후에, Cu/Ni을 전기 도금하여 원하는 콘택 전극(16)을 형성할 수 있다.
본 실시예에서 사용된 콘택 전극층(16)은 반사성 금속층으로서 광을 기판 방향으로 추출되는 것으로 이해할 수 있으나, 이에 한정되지 아니하며, 상기 콘택 전극층(16)은 ITO와 같은 투명 전극물질을 채용하여 광을 나노 발광구조물(15) 방향으로 추출시킬 수 있다.
도1에 도시된 바와 같이, 상기 콘택전극(16)은 나노 발광구조물(15)의 상면(P)과 실질적으로 공면을 이루는 상면을 가질 수 있으나, 다른 예에서는 콘택전극(16)이 나노 발광구조물(15)의 상면(P)보다 낮은 면을 가질 수 있다. 이에 대해서는 후속 실시예를 참조하여 더욱 상세하게 설명하기로 한다.
상기 나노 발광구조물(15)의 상면(P)에 형성된 페시베이션층(17)이 형성될 수 있다. 이러한 페시베이션층(17)은 상기 활성층(15b)의 노출과, 원하지 않는 전기적 접속을 방지할 수 있다.
제1 도전형 반도체로 이루어진 베이스층(12)의 일부를 노출하고, 그 노출된 영역에 제1 전극(19a)을 형성한다. 상기 콘택전극(16)은 다른 위치로 연장되며, 그 연장된 부분에 제2 전극(19b)이 형성될 수 있다.
이와 같이, 도1에 도시된 나노구조 반도체 발광소자에서는, 나노 코어(15a)의 측면이 단일한 결정면(예, m면)을 가지며, 나노 코어(15a)의 측면에 활성층(15b)을 형성함으로써, 활성층(15b)을 단일한 결정면에 형성될 수 있다. 이러한 구조는 상기 나노 코어(15a)의 상면과 상기 나노 발광구조물(15)의 상면이 실질적으로 평탄한 공면을 갖도록 평탄화 공정을 적용함으로써 얻어질 수 있다. 이러한 평탄화 공정은 연마공정 및/또는 에칭공정을 통하여 구현될 수 있다.
이와 같이, 나노 코어의 단일한 결정면에 제한적으로 활성층을 제공하는 방법은 평탄화 공정을 이용하여 구현될 수 있다. 도4 내지 도8에는 본 발명의 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도4에 도시된 바와 같이, 제1 도전형 반도체로 이루어진 베이스층(22) 상에 마스크로서 절연막(23)을 형성하고, 상기 베이스층(22)의 노출된 영역에 복수의 나노 코어(25a)를 형성한다.
상기 베이스층(22)은 기판(21) 상에 형성되며, 나노 코어(25a)를 성장시키는 결정 성장면을 제공할 뿐만 아니라, 나노 발광구조물(25) 각각에 서로 전기적으로 연결된 구조물이 될 수 있다. 따라서, 상기 베이스층(22)은 전기적 도전성을 갖는 반도체 단결정으로 형성된다. 이러한 베이스층(22)은 직접 성장하는 경우에, 상기 기판(21)은 결정성장용 기판일 수 있다.
상기 베이스층(22)을 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, Si와 같은 n형 불순물로 도프될 수 있다. 이 경우에 상기 기판(21)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 절연막(23)은 상기 베이스층(22)의 일 영역이 노출되는 복수의 개구(H)를 갖는다. 이러한 절연막(23)은 절연물질을 베이스층(22) 상에 증착한 후에, 복수의 개구(H)를 형성하여 상기 베이스층(22) 영역을 노출시킬 수 있다. 상기 절연막(23)은 SiO2 또는 SiN와 같은 절연물질일 수 있다.
개구(H)의 사이즈(폭 또는 직경)는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)의 폭(직경)은 600㎚이하, 나아가 50∼500㎚ 범위일 수 있다. 이러한 개구(H)의 평면 형상과 배열은 다양하게 구현될 수 있다. 예를 들어, 평면 형상의 경우에는, 다각형, 사각형, 타원형, 원형과 같이 다양하게 구현될 수 있다.
본 나노 코어(25a)는 상기 절연막(23)을 마스크로 이용하여 제1 도전형 반도체를 선택적으로 성장시킴으로써 얻어질 수 있다. 상기 나노 코어(25a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(25a)를 구성하는 제1 도전형 반도체는 상기 베이스층(22)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(22)과 상기 나노 코어(25a)는 n형 GaN를 포함할 수 있다.
상기 나노 코어(25a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있다. 상기 절연막(23) 상에는 성막되지 않고 개구에 의해 노출된 베이스층(22) 영역에 한하여 결정이 성장되므로, 원하는 나노 코어(25a)를 제공할 수 있다. 상기 나노 코어(25a)의 상단(T)은 상기 나노 코어(25a)의 측면과 다른 결정면을 가질 수 있다. 본 실시예에서는 나노 코어(25a)를 로드구조로 예시하였으나, 이에 한정되지 아니하며, 예를 들어, 육각뿔과 같은 다각뿔 또는 원뿔 형상일 수 있다. 예를 들어, 이러한 형상은 성장조건(예, 성장온도, 성장압력, 소스유량)을 조절하여 제어될 수 있다.
이어, 도5에 도시된 바와 같이, 상기 복수의 나노 코어(25a)의 표면에 활성층(25b) 및 제2 도전형 반도체층(25c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(25)은 제1 도전형 반도체가 나노 코어(25a)로 제공되고, 나노 코어(25a)를 감싸는 활성층(25b) 및 제2 도전형 반도체층(25c)이 쉘층으로 제공되는 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(25b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(25c)은 p형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(25c)은 활성층(25b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N (0≤y<1)로 구성된 하나 또는 복수의 층을 가질 수 있으며, 활성층(25b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(25c)으로 전자가 넘어가는 것을 방지할 수 있다.
도5에 도시된 바와 같이, 상기 나노 코어(25a)는 성장방향을 따라, 제1 결정면을 갖는 측면을 제공하는 메인부와 상기 제1 결정면과 다른 제2 결정면을 갖는 표면을 제공하는 상단부로 구분될 수 있다.
예를 들어, 상기 베이스층(22)이 상면이 c면인 질화물 단결정일 경우에, 상기 메인부의 측면은 상기 베이스층(22)의 성장면과 수직인 결정면, 즉 비극성인 m면을 가지며, 그 상단부에 위치한 상면은 이와 다른 r면을 가질 수 있다. 이와 같이, 나노 코어(25a)의 표면은 서로 다른 복수의 결정면을 가질 수 있다.
구체적으로, 동일한 공정으로 활성층을 성장시키더라도, 나노 코어(25a)의 상단의 표면(r면)에 성장된 활성층 부분(Ⅱ)은 나노 코어(25a)의 측면(m면)에 성장된 활성층 부분(Ⅰ)에 비해서 낮은 인듐함량을 가질 수 있다. 이로 인해, 나노 코어(25a)의 상단의 표면(r면)에 성장된 활성층 부분(Ⅱ)은 원래 의도한 파장보다도 장파장인 광을 방출하게 될 수 있다.
또한, 상기 나노 코어(25a)의 상단(T)에 위치한 활성층 부분(Ⅱ)은 동일한 공정조건에서도 나노 코어(25a)의 측면(예, m면)에 위치한 활성층 부분(Ⅰ)에 비해서 얇은 두께로 성장될 수 있다. 따라서, 상기 나노 코어(25a)의 상단(T)에 위치한 활성층 부분(Ⅱ)에서 누설전류가 발생할 수 있다.
이러한 문제를 완화하기 위해서, 본 실시예에서는, 다른 결정면에 있는 활성층 부분(Ⅱ)을 제거하는 공정을 추가로 진행할 수 있다. 이러한 공정은 도6 내지 도8에 걸쳐 도시되어 있다.
우선, 도6에 도시된 바와 같이, 콘택 전극(26)을 나노 발광구조물(25) 상에 형성한다. 추가적으로 상기 콘택전극(26) 상에 절연성 보호층(27)을 형성할 수 있다. 상기 절연성 보호층(27)은 도6에 도시된 바와 같이 나노 발광구조물(25) 사이의 공간을 충전하도록 형성될 수 있다.
상기 콘택전극(26)은 제2 도전형 반도체층과 오믹컨택을 이루는 물질로 형성될 수 있으며, 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt 및 Au 중 적ㅇ도 하나를 포함할 수 있으며, 단일층 또는 복수의 층으로 제공될 수 있다. 이러한 전극물질 외에도, 상기 콘택 전극(26)은 ITO와 같은 투명 전극물질을 채용할 수 있으며, 필요에 따라 ZnO 또는 그래핀도 사용될 수도 있다.
상기 절연성 보호층(27)은 반도체 공정으로 페시베이션구조를 제공할 수 있는 전기적 절연물질이면 사용될 수 있다. 이러한 절연성 보호층(27)으로는 SiO2 또는 SiNx과 같은 절연성 보호층이 사용될 수 있다. 구체적으로, 상기 절연성 보호층(27)으로서, 나노 발광구조물(25) 사이의 공간의 충전을 용이하게 실현하도록, TEOS(TetraEthylOrthoSilane), BPSG(BoroPhospho Silicate Glass), CVD-SiO2, SOG(Spin-on Glass), SOD(Spin-on Delectric)물질이 사용될 수 있다.
본 실시예에서, 콘택 전극(26)을 나노 발광구조물(25) 표면을 따라 얇은 층 형태로 제공하고, 페시베이션으로 작용하는 절연성 보호층(27)을 충전하는 방식으로 예시되어 있으나, 도1에 도시된 구조와 같이, 콘택 전극을 후막으로 형성함으로써 나노 발광구조물(25) 사이의 공간을 충전하는 형태로 변경되어 실시될 수 있다.
이러한 예에서는, 상기 콘택 전극(26)으로서 상기 나노 발광구조물(25)의 표면에 오믹콘택이 가능한 시드층을 형성한 후에, 전기도금을 실시하여 얻어질 수 있다. 예를 들어, Ag/Ni/Cr층을 시드층으로 스퍼터링한 후에, Cu/Ni을 전기 도금하여 원하는 콘택 전극(26)을 형성할 수 있다.
본 실시예에서는, 후속 평탄화 공정에서 절연성 보호층(27)은 나노 발광구조물을 위한 지지체로 사용될 수 있다. 이와 달리, 나노 발광구조물(25)을 위한 지지체로서 전극물질을 이용한 경우(도1의 구조 참조)에, 후속 평탄화 공정에서 그 충전된 전극물질이 지지체로 사용될 수 있다.
이어, 상기 나노 코어(25a)의 다른 결정면(상면)에 형성된 활성층 부분을 제거하기 위한 레벨(L)까지 연마하는 공정을 실시한다. 그 결과, 도7에 도시된 바와 같이, 상기 나노 코어(25a)의 다른 결정면(상면)에 위치하던 활성층 부분이 제거되고, 잔류한 활성층(25b) 부분은 나노 코어(25a)의 측면에만 위치할 수 있다. 상기 나노 코어(25a)의 측면은 동일한 결정면(P)을 가지므로, 잔류된 활성층(25b)은 원하는 파장 특성을 적절히 구현할 수 있다. 나노 코어(25a)의 상단에 위치한 활성층 부분에서 쉽게 발생되는 누설전류 문제를 저감시킬 수 있다.
일반적으로, 나노 코어(25a)는 제거된 상면보다는 측면이 주된 면적을 차지하므로, 발광면적의 감소가 미치는 영향이 크지 않으며, 특히 종횡비가 높은 나노 코어(25a)의 경우에는 발광면적의 감소에 대한 영향보다는 광특성의 개선효과가 큰 장점이 될 수 있다.
다음으로, 도8에 도시된 바와 같이, 상기 콘택전극(26)의 상단을 선택적으로 식각할 수 있다.
본 식각공정에서, 상기 콘택 전극(26)은 상기 나노 발광구조물(25)의 평탄화된 상면(P)보다 낮게 위치한 리세스(R)를 가질 수 있다. 앞선 연마과정을 통해 발생된 콘택전극(26)의 물질이 평탄화된 표면에 잔류하거나 후속 공정에서 상단에 위치한 콘택전극(26)에 의해 누설전류 문제가 야기될 수 있다. 이러한 콘택전극(26)에 의한 누설전류 문제는 본 공정에 의해 저감될 수 있다.
본 공정은, 콘택전극(26)을 선택적으로 제거할 수 있는 건식 또는 습식 식각공정에 수행될 수 있으며, 콘택 전극(26)의 물질에 따라 적절한 식각공정과 에천트를 선택되어 사용할 수 있다. 예를 들어, 콘택전극(26)이 ITO이고, 나노 발광구조물(25)가 질화물 단결정일 경우에, 플라즈마 에칭공정을 이용할 수 있으며, 플라즈마 가스로는 Cl2, BCl3, Ar 또는 그 조합이 사용될 수 있다. 또한, 이러한 에천트의 선택(종류 또는 배합비)과 공정조건을 조절할 수 있다.
도8에 도시된 나노구조 반도체 발광소자는 다양한 구조로 전극이 형성될 수 있다. 도9 내지 도13에는 전극형성공정의 일 예를 나타내는 주요 공정별 단면도이다.
도9에 도시된 바와 같이, 상기 나노 발광구조물(25) 상에 추가적으로 제1 페시베이션층(28a)을 형성한다.
상기 제1 페시베이션층(28a)은 상기 나노 발광구조물(25)과 절연성 보호층(27)의 평탄화된 상면을 덮도록 형성될 수 있다. 이러한 제1 페시베이션층(28a)은 절연성 보호층(27)으로 사용된 물질과 동일하거나 유사한 물질이 사용될 수 있다.
이어, 도10에 도시된 바와 같이, 절연성 보호층(27)과 제1 페시베이션층(28)을 선택적으로 제거하여 베이스층(22)의 일부 영역(O)을 노출시킬 수 있다.
상기 노출된 영역(e1)은 제1 전극이 형성될 영역을 제공할 수 있다. 본 제거공정은 포토 리소그래피 공정을 이용하여 구현될 수 있다. 특정 예에서, 원하는 노출영역(e1)에 위치한 나노 발광구조물(25)의 일부가 제거될 수 있으나, 전극이 형성될 영역에 나노 코어(25a)를 성장시키지 않음으로써 본 공정에서 제거되는 나노 발광구조물(25)이 없도록 할 수 있다(도15 참조).
다음으로, 도11에 도시된 바와 같이, 제1 및 제2 개구(e1,e2)를 갖는 포토레지스트(PR)를 형성할 수 있다. 상기 제1 및 제2 개구(e1,e2)는 각각 제1 및 제2 전극의 형성영역을 정의할 수 있다. 본 공정에서, 상기 제1 개구(e1)는 상기 베이스층(23)의 일부를 노출하고, 상기 제2 개구(e2)는 콘택전극(26)의 일부를 노출시킬 수 있다.
이어, 도12와 같이, 상기 제1 및 제2 개구(e1,e2)에 제1 및 제2 전극(29a,29b)을 형성한다. 본 공정에서 사용되는 전극 물질은 제1 및 제2 전극(29a,29b)의 공통 전극물질이 사용될 수 있다. 예를 들면, 상기 제1 및 제2 전극(29a,29b)을 위한 물질은 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, ZnO, ITO, 그래핀, Sn, TiW, AuSn 또는 이들의 공융 금속을 포함할 수 있다.
이어, 도13과 같이, 추가적인 제2 페시베이션층(28b)을 형성할 수 있다. 상기 제2 페시베이션층(28b)은 상기 제1 페시베이션층(28a)과 함께 보호층(28)을 제공한다. 상기 제2 페시베이션층(28b)은 노출된 반도체 영역을 커버하여 보호할 뿐만 아니라, 상기 제1 및 제2 전극(29a,29b)을 견고하게 유지시킬 수 있다.
상기 제2 페시베이션층(28b)은 상기 제1 페시베이션층(28a)과 동일하거나 유사한 물질이 사용될 수 있다.
본 발명에 따른 제조방법은 다양한 형태로 변경되어 실시될 수 있다. 예를 들어, 상술된 제조방법의 예와 달리, 마스크를 몰드구조로 이용하여 나노 코어를 충진시키는 방식으로 성장시키는 공정에도 유익하게 적용될 수 있다. 도14 내지 도22에는 본 발명의 나노구조 반도체 발광소자 제조방법의 다른 예를 설명하기 위한 주요 공정별 단면도이다.
도14에 도시된 바와 같이, 상기 기판(51) 상에 제1 도전형 반도체를 성장시켜 베이스층(52)을 제공할 수 있다.
상기 베이스층(52)은 나노 발광구조물을 성장시키는 결정 성장면을 제공할 뿐만 아니라, 나노 발광구조물(55)을 서로 전기적으로 연결하는 구조로서 사용될다. 따라서, 상기 베이스층(52)은 전기적 도전성을 갖는 반도체 단결정으로 형성된다. 이러한 베이스층(52)은 직접 성장하는 경우에, 상기 기판(51)은 결정성장용 기판일 수 있다.
상기 베이스층(52)을 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, Si와 같은 n형 불순물로 도프될 수 있다. 이 경우에 상기 기판(51)으로는 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 기판으로서, 실리콘(Si)을 사용하는 경우에는 GaN와 열팽창 계수 차이로 인해 휨 또는 파손이 발생되거나 격자 상수 차이로 인해 결함 발생 가능성도 크므로 결함 제어뿐만 아니라 휨을 억제하기 위한 응력 제어를 동시에 해줘야 하기 때문에 복합 구조의 버퍼층을 사용할 수 있다. 이러한 버퍼층은 실리콘 기판의 Si 원소와 Ga 반응을 막기 위해 Ga을 포함하지 않은 결정일 수 있다. 예를 들어, 상기 버퍼층은 AlN 또는 SiC일 수 있다. 또한, 복수의 AlN 층을 사용하는 경우에, 그 사이에 GaN 중간에 응력을 제어하기 위한 AlGaN 중간층을 삽입할 수 있다.
상기 기판(51)은 LED 구조 성장 전 또는 후에 LED 칩의 광 또는 전기적 특성을 향상시키기 위해 칩 제조 과정에서 완전히 또는 부분적으로 제거되거나 패터닝할 수도 있다.
예를 들어, 상기 기판(51)이 사파이어 기판인 경우에는, 레이저 리프트 오프 공정을 이용하여 기판(51)을 분리할 수 있으며, 상기 기판(51)이 실리콘이나 실리콘 카바이드인 경우에는 연마/에칭 등의 방법에 의해 제거할 수 있다.
상기 기판(51)을 제거할 경우에, 다른 지지 기판을 사용할 수 있다. 이러한 지지 기판은 LED 칩의 광효율을 향상시키게 위해서, 반사 금속을 사용하여 접합하거나 반사구조를 접합층의 중간에 삽입할 수 있다.
상기 기판(51)을 패터닝할 경우에는, 기판의 주면(표면 또는 양쪽면) 또는 측면에 단결정 성장 전 또는 후에 요철 또는 경사면을 형성하여 광추출 효율과 결정성을 향상시킬 수 있다. 패턴의 크기는 5㎚ ~ 500㎛ 범위에서 선택될 수 있으며 규칙 또는 불규칙한 패턴으로 광 추출 효율을 좋게 하기 위한 구조면 가능하다. 모양도 기둥, 산, 반구형 등의 다양한 형태를 채용할 수 있다.
이어, 도15에 도시된 바와 같이, 상기 베이스층(52) 상에 복수의 개구(H)를 가지며 식각정지층이 개재된 마스크(53)를 형성한다.
본 실시예에 채용된 마스크(53)는 상기 베이스층(52) 상에 형성된 제1 물질층(53a)과, 상기 제1 물질층(53a) 상에 형성되며 상기 제1 물질층(53a)의 식각률보다 큰 식각률을 갖는 제2 물질층(53b)을 포함할 수 있다.
상기 제1 물질층(53a)은 상기 식각 정지층으로 제공된다. 즉, 상기 제1 물질층(53a)은 상기 제2 물질층(53b)의 식각조건에서는 상기 제2 물질층의 식각률보다 낮은 식각률을 갖는다. 적어도 상기 제1 물질층(53a)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제2 물질층(53b)도 절연 물질일 수 있다.
상기 제1 및 제2 물질층(53a,53b)은 원하는 식각률 차이를 확보하기 위해서 서로 다른 물질일 수 있다. 예를 들어, 상기 제1 물질층(53a)은 SiN이며, 상기 제2 물질층(53b)은 SiO2일 수 있다. 이와 달리, 상기 제2 물질층(53b)을 또는 제1 및 제2 물질층(53a,53b) 모두를 다공성 구조의 물질로 채용하여 그 공극률의 차이를 이용하여 식각률의 차이를 확보할 수 있다. 이 경우에는 제1 및 제2 물질층(53a,53b)은 동일한 물질로 형성될 수도 있다.
상기 제1 및 제2 물질층(53a,53b)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다. 상기 제1 물질층(53a)은 상기 제2 물질층(53b)의 두께보다 작은 두께를 갖는다. 상기 제1 물질층(53a)에 의한 식각 정지 레벨은 상기 베이스층(52) 표면으로부터 상기 마스크(53)의 전체 높이, 즉 상기 제1 및 제2 물질층(53a,53b)의 총 두께의 1/3 이하의 지점일 수 있다. 다시 말해, 제1 물질층(53b)의 두께는 상기 제1 및 제2 물질층(53a,53b)의 총 두께의 1/3 이하의 두께일 수 있다.
상기 마스크(53)의 전체 높이, 즉 상기 제1 및 제2 물질층(53a,53b)의 총 두께는, 10㎚∼100㎛일 수 있다.
상기 제1 및 제2 물질층(53a,53b)을 순차적으로 베이스층(52) 상에 형성한 후에, 복수의 개구(H)를 형성하여 상기 베이스층(52) 영역을 노출시킬 수 있다(도1b). 상기 베이스층(52)의 표면을 노출하는 각 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 폭(직경)의 600㎚이하, 나아가 50∼500㎚일 수 있다.
상기 개구(H)가 형성된 영역은 나노 코어, 즉 나노 발광구조물이 성장될 영역이므로, 전극이 형성될 영역(E1,E2)을 미리 설정하고, 그 영역에는 개구(H)를 형성하지 않을 수 있다. 이 경우에, 추후 전극 형성 공정에서 나노 발광구조물을 제거하는 과정이 수반되지 않을 수 있다.
상기 마스크(53)의 개구(H)는 반도체 공정을 이용하여 제조될 수 있으며, 예를 들어, 딥 에칭(deep-etching)공정을 이용하여 높은 종횡비를 갖는 개구(H)를 형성할 수 있다. 상기 개구(H)의 종횡비는 5:1 이상, 나아가 10:1 이상으로도 구현될 수 있다. 식각 조건에 따라 달라질 수 있으나, 일반적으로 상기 제1 및 제2 물질층(53a,53b)에서의 상기 개구(H)는 베이스층 방향으로 갈수록 작아지는 폭을 가질 수 있다(아래 실험예 및 도31 참조).
일반적으로, 딥 에칭 공정은 플라즈마로부터 반응성 이온을 이용하거나 높은 진공에서 발생되는 이온빔을 이용할 수 있다. 이러한 딥 에칭 공정은 건식공정으로 습식 식각과 비교하여 미세구조를 기하학적 제한 없이 정밀한 가공을 진행할 수 있다. 주로 상기 마스크(53)의 산화막 에칭은 CF 계열 가스를 이용할 수 있다. 예를 들어 CF4, C2F6, C3F8, C4F8, CHF3와 같은 가스에 O2 및 Ar 중 적어도 하나를 조합한 에천트를 이용할 수 있다.
이러한 개구(H)의 평면 형상과 배열은 다양하게 구현될 수 있다. 예를 들어, 평면 형상의 경우에는, 다각형, 사각형, 타원형, 원형과 같이 다양하게 구현될 수 있다. 도15에 도시된 개구(H)는 로드(rod) 구조로 예시되어 있으나, 이에 한정되지 아니하며, 적절한 식각공정을 이용하여 다양한 구조를 가질 수 있다.
다음으로, 도16에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(52)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(55a)를 형성할 수 있다.
상기 나노 코어(55a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어를 구성하는 제1 도전형 반도체는 상기 베이스층(52)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(52)과 상기 나노 코어(55a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(55a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(53)는 성장되는 질화물 단결정의 몰드로 작용하여 개구의 형상에 대응되는 나노 코어(55a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 마스크(53)에 의해 상기 개구(H)에 노출된 베이스층(52) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구의 형상에 대응되는 형상을 가질 수 있다.
이어, 도17에 도시된 바와 같이, 상기 복수의 나노 코어(55a)의 측면이 노출되도록 상기 식각정지층인 제1 물질층(53a)을 이용하여 상기 마스크(53)를 부분적으로 제거할 수 있다.
본 실시예에서는, 상기 제2 물질층(53b)이 선택적으로 제거될 수 있는 조건으로 식각 공정을 적용하여 상기 제2 물질층(53b)만을 제거하고, 상기 제1 물질층(53a)이 잔류시킬 수 있다. 상기 제1 물질층(53a)은 본 식각공정에서는 식각정지층으로 채용되며, 후속 성장공정에서는 활성층(55b) 및 제2 도전형 반도체층(55c)이 상기 베이스층(52)과 접속되는 것을 방지하는 역할을 할 수 있다.
본 실시예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다. 도18에는 열처리되어 표면의 결정성이 개선된 나노 코어(55a')가 도시되어 있다.
상기 마스크를 제거한 후에, 나노 코어(55a)의 표면을 일정한 조건에서 열처리하여 나노 코어(55a)의 결정면을 반극성 또는 비극성 결정면과 같이 결정성장에 유리한 안정적인 면으로 전환시킬 수 있다. 이러한 공정은 도23 및 도24를 참조하여 설명할 수 있다.
도23 및 도24는 도17의 공정에서 적용될 수 있는 열처리공정을 설명하기 위한 모식도이다.
도23는 도17에서 얻어진 나노 코어(55a)로 이해할 수 있다. 상기 나노 코어(55a)는 개구의 형상에 따라 정해지는 결정면을 갖는다. 개구(H)의 형상에 따라 달리하지만, 대체로 이렇게 얻어진 나노 코어(55a)의 표면은 상대적으로 안정적이지 못한 결정면을 가지며, 후속 결정성장에 유리한 조건이 아닐 수 있다.
본 실시예와 같이, 개구가 원기둥인 로드형상일 경우에, 도23에 도시된 바와 같이, 나노 코어(55a)의 측면은 특정한 결정면이 아닌 곡면을 갖는다.
이러한 나노 코어를 열처리하면 그 표면의 불안정한 결정이 재배열되면서 도6b와 같이, 반극성 또는 비극성과 같은 안정적인 결정면을 가질 수 있다. 열처리 조건은 600℃이상, 특정 예에서는 800∼1200℃에서 수초 내지 수십분(1초∼60분) 실행함으로써 원하는 안정된 결정면으로 전환시킬 수 있다.
본 열처리 공정은 기판 온도가 600℃보다 낮으면 나노 코어의 결정 성장 및 재배열이 어려워 열처리 효과를 기대하기 힘들며, 1200℃보다 높으면 GaN 결정면으로부터 질소(N)가 증발하여 결정 품질이 저하될 수 있다. 또한, 1초보다 짧은 시간에서는 충분한 열처리 효과를 기대하기 어려우며, 수십분, 예를 들어 60분보다 긴 시간 동안의 열처리는 제조 공정 및 비용을 고려하여 좋지 않다.
예를 들어, 상기 사파이어 기판의 C(0001)면(실리콘기판일 경우에 (111)면)을 이용하여 성장시킨 경우에, 도6a에 도시된 원기둥 형상인 나노코어(55)를 상술된 적정한 온도 범위에서 열처리함으로써 불안정한 결정면인 곡면(측면)은 안정적인 결정면인 비극성면(m면)을 갖는 육각형 결정 기둥(도24의 55')으로 전환될 수 있다. 이러한 결정면의 안정화 과정은 고온의 열처리과정에 의해 실현될 수 있다.
이러한 원리는 명확히 설명되기 어려우나, 고온에서의 표면에 위치한 결정의 재배열되거나 챔버 내에서 소스가스가 잔류하는 경우에 이러한 잔류 소스가스가 증착되어 안정적인 결정면을 갖도록 부분적인 재성장이 진행되는 것으로 이해할 수 있다.
특히, 재성장 관점에서 설명하면, 챔버 내에서 소스 가스가 잔류한 분위기에서 열처리 공정이 수행되거나 소량의 소스가스를 의도적으로 공급하는 조건에서 열처리될 수 있다. 예를 들어, 도23에 도시된 바와 같이, MOCVD 챔버의 경우에, TMGa과 NH3가 잔류하고, 이러한 잔류 분위기에서 열처리함으로써 나노 코어의 표면에 소스가스가 반응하여 안정적인 결정면을 갖도록 부분적인 재성장이 이루어질 수 있다. 이러한 재성장으로 인하여, 열처리된 나노 코어(55a')의 폭이 열처리 전의 나노 코어(55a)의 폭보다 다소 커질 수 있다(도23 및 도24 참조).
이와 같이, 추가적인 열처리 공정을 도입함으로써, 나노 코어의 결정성을 향상시키는데 기여할 수 있다. 즉, 이러한 열처리 공정을 통해 마스크 제거 후 나노 코어의 표면에 존재하는 비균일성(예, 결함(defect) 등)을 제거할 뿐만 아니라 내부 결정의 재배열을 통해서 결정의 안정성을 크게 향상시킬 수 있다. 이러한 열처리 공정은 마스크를 제거한 후 챔버 안에서 나노 코어의 성장공정과 유사한 조건으로 실행될 수 있다. 예를 들어, 열처리 온도(예, 기판 온도)는 800∼1200℃ 사이에서 수행될 수 있으나, 600℃ 이상의 열처리공정에서도 유사한 효과를 기대할 수 있다.
이어, 도19에 도시된 바와 같이, 상기 복수의 나노 코어(55a')의 표면에 활성층(55b) 및 제2 도전형 반도체층(55c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(55)은 제1 도전형 반도체가 나노 코어(55a')와, 상기 나노 코어(55a')를 감싸는 활성층(55b) 및 제2 도전형 반도체층(55b)으로 이루어진 쉘층을 구비한 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(55b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 또는 GaN/AlGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(55c)은 p형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(55c)은 활성층(55b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N (0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(55b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(55c)으로 전자가 넘어가는 것을 방지한다.
상기 나노 코어(55a')는 성장방향을 따라, 제1 결정면을 갖는 측면을 제공하는 메인부와 상기 제1 결정면과 다른 제2 결정면을 갖는 표면을 제공하는 상단부로 구분될 수 있다.
상기 베이스층(52)이 상면이 c면인 질화물 단결정일 경우에, 상기 메인부의 측면은 상기 베이스층(52)의 성장면과 수직인 결정면, 즉 비극성인 m면을 가지며, 그 상단부의 표면은 이와 다른 반극성인 r면을 갖는다. 이와 같이, 나노 코어(55a)의 표면은 서로 다른 복수의 결정면을 가질 수 있다.
이로 인하여, 앞서 설명한 바와 같이, 나노 코어(55a')의 표면에 동일한 공정을 이용하여 활성층(55b)을 성장하더라도, 각 결정면에 따라 활성층(55b)의 조성(특히, 인듐함량)이 달라질 수 있다. 또한, 상단부에서 형성된 활성층 부분이 상대적으로 얇은 두께를 가질 수 있다. 이러한 문제를 해결하기 위해서, 나노 코어(55a')의 상단부에 형성된 활성층을 제거하는 공정을 도20 내지 도22에 도시된 바와 같이, 추가로 진행할 수 있다.
우선, 도20에 도시된 바와 같이, 콘택 전극(56)을 나노 발광구조물(55) 상에 형성한다. 추가적으로 상기 콘택전극(56) 상에 절연성 보호층(57)을 형성할 수 있다. 상기 절연성 보호층(57)은 나노 발광구조물(55) 사이의 공간을 충전하도록 형성될 수 있다.
상기 콘택전극(56)은 제2 도전형 반도체층(55c)과 오믹컨택을 이루는 물질로 형성될 수 있다. 상기 절연성 보호층(57)은 반도체 공정으로 페시베이션 구조를 제공할 수 있는 전기적 절연물질이면 사용될 수 있다. 이러한 절연성 보호층(57)으로는 SiO2 또는 SiNx과 같은 절연성 보호층이 사용될 수 있다.
이어, 상기 나노 코어(55a')의 다른 결정면(상면)에 형성된 활성층 부분을 제거하기 위한 레벨(L)까지 연마하는 공정을 실시한다. 그 결과, 도21에 도시된 바와 같이, 상기 나노 코어(55a')의 다른 결정면(상면)에 위치하던 활성층 부분은 제거되고, 잔류한 활성층(55b)은 나노 코어(55a')의 측면에만 위치할 수 있다. 상기 나노 코어(55a')의 측면은 동일한 결정면을 가지므로, 잔류된 활성층(55b)은 원하는 파장 특성을 적절히 구현할 수 있다. 나노 코어(55a')의 상단에 위치한 활성층 부분에서 쉽게 발생되던 누설전류 문제를 저감시킬 수 있다.
다음으로, 도22에 도시된 바와 같이, 상기 콘택전극(56)의 상단을 선택적으로 식각할 수 있다.
본 식각공정에서, 상기 콘택 전극(56)은 상기 나노 발광구조물(55)의 평탄화된 상면(P)보다 낮은 리세스(R)를 가질 수 있다. 앞선 연마과정을 통해 발생된 콘택전극(56)의 물질이 평탄화된 표면에 잔류하거나 후속 공정에서 상단에 위치한 콘택전극(56)에 의해 누설전류 문제가 야기될 수 있다. 본 공정을 통해서, 이러한 콘택전극(56)에 의한 누설전류 문제를 저감시킬 수 있다.
본 공정은, 콘택전극(56)을 선택적으로 제거할 수 있는 건식 또는 습식 식각공정에 수행될 수 있으며, 콘택 전극의 물질에 따라 적절한 식각공정과 에천트를 선택되어 사용할 수 있다. 예를 들어, 콘택전극(56)이 ITO이고, 나노 발광구조물(55)가 질화물 단결정일 경우에, 플라즈마 에칭공정을 이용할 수 있으며, 플라즈마 가스로는 Cl2, BCl3, Ar 또는 그 조합이 사용될 수 있다. 또한, 이러한 에천트의 선택(종류 또는 배합비)과 공정조건을 조절할 수 있다.
상술된 실시예에 채용된 베이스층 상의 마스크는 2개의 물질층으로 구성된 형태를 예시하였으나, 본 발명은 이에 한정되지 아니하며, 3개 이상의 물질층을 채용한 형태로도 구현될 수 있다.
예를 들어, 베이스층으로부터 순차적으로 형성된 제1 내지 제3 물질층을 갖는 마스크의 경우에는, 상기 제2 물질층은 식각 정지층으로서, 제1 및 제3 물질층과 다른 물질로 이루어진다. 필요에 따라, 상기 제1 및 제3 물질층은 동일한 물질로 이루어질 수 있다.
제3 물질층의 식각조건에서 적어도 상기 제2 물질층은 제3 물질층의 식각률보다 낮은 식각률을 가지므로, 식각정지층으로 작용할 수 있다. 적어도 상기 제1 물질층은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제2 또는 제3 물질층도 절연 물질일 수 있다.
또한, 상술된 실시예에 도입된 열처리 공정은 마스크(53)를 제거한 후에 수행되는 것으로 설명되어 있으나, 마스크 제거 전의 나노 코어의 성장 과정에서 또는 나노 코어의 성장 완료 후에 마스크 제거 전에도 적용되어 나노 코어, 나아가 나노 발광구조물의 결정성 향상에 기여할 수 있다. 마스크 제거 전에 도입되는 열처리공정은 성장 온도와 유사한 조건에서 행해질 수 있으며, 상대적으로 마스크 제거 후에 열처리공정 시간보다 짧은 시간으로도 충분한 효과를 기대할 수 있다. 마스크 제거 전의 열처리공정은 결정의 재배열 관점에서 나노 코어의 결정성을 향상시키는 것으로 이해할 수 있다. 이에 대해서는 아래 실시예를 참조하여 상세히 설명하기로 한다.
상술된 실시예에서, 나노 발광 구조물은 측면이 베이스층의 표면과 거의 수직인 면으로 예시되어 있으나, 일정한 경사각을 갖는 측면을 가질 수도 있다.
이러한 경사진 측면을 갖는 나노 발광구조물은 다양한 방식으로 제조할 수 있다. 예를 들어, 마스크를 몰드 구조로 이용하는 방법에서는 마스크의 개구 형상을 적절한 경사면을 갖도록 제공될 수 있다. 경사진 측면을 갖는 나노 코어를 제공할 수 있다.
구체적으로 설명하면, 도25 및 도26에 다른 형상의 개구를 갖는 마스크가 도시되어 있다. 도25의 경우에, 제1 및 제2 물질층(63a,63b)로 이루어진 마스크(63)는 상부로 갈수록 단면적이 증가하는 형상의 기둥구조의 개구(H)를 가지며, 도26의 경우에는, 제1 및 제2 물질층(63a',63b')으로 이루어진 마스크(63')는 상부로 갈수록 단면적이 감소하는 형상의 기둥구조의 개구(H)를 가질 수 있다.
일반적으로, 종횡비가 높은 개구를 구현할 경우에, 딥 에칭 공정에서 얻어지는 개구는 25a에 도시된 바와 같이, 하부로 갈수록 좁아지는 형태를 가질 수 있다. 물론, 이러한 구조에 한정되지 않으며, 식각 공정에 따라 두께 방향에 따라 폭이 일정하지 않은 다양한 형상의 개구가 사용될 수 있다.
도27 내지 도30은 도25에 도시된 마스크(63)를 이용하여 나노 발광구조물을 형성하는 공정을 설명하는 주요공정별 단면도이다.
도27에 도시된 바와 같이, 마스크(63)를 이용하여 베이스층(62) 상에 나노 코어(65a)를 성장시킬 수 있다. 상기 마스크(63)는 아래로 갈수록 좁아지는 폭의 개구(H)를 갖는다. 상기 나노 코어(65a)는 상기 개구(H)의 형상에 대응되는 형상으로 성장될 수 있다.
상기 나노 코어(65a)의 결정 품질을 더 향상시키기 위해서, 성장 중 1회 이상의 열처리 공정을 도입할 수 있다. 특히, 성장 중 나노 코어(65a)의 상단 표면이 육각 피라미드의 결정면으로 재배열시킴으로써 보다 안정적인 결정구조를 갖출 수 있으며, 후속 성장되는 결정의 높은 품질을 보장할 수 있다.
이러한 열처리 공정은 앞서 설명된 온도 조건에서 수행될 수 있다. 예를 들어, 공정 편의를 위해서 나노 코어(65a)의 성장온도와 동일하거나 유사한 온도 조건에서 수행될 수 있다. 또한, NH3 분위기에서 상기 나노 코어(65a)의 성장 압력과 온도와 동일하거나 유사한 수준의 압력/온도를 유지하면서 TMGa와 같은 금속 소스를 중단하는 방식으로 수행될 수 있다. 이러한 열처리공정은 수 초 내지 수십 분(예, 5초∼30분)동안에 지속될 수 있으나, 약 10초 ∼ 약 60초의 지속시간으로도 충분한 효과를 얻을 수 있다.
이와 같이, 나노 코어(65a)의 성장과정에서 도입되는 열처리공정은 나노 코어(65a)를 빠른 속도로 성장될 때에 야기되는 결정성의 퇴보를 방지할 수 있으므로, 빠른 결정 성장과 함께 우수한 결정품질을 함께 도모할 수 있다.
이러한 안정화를 위한 열처리 공정 구간의 시간과 횟수는 최종 나노 코어의 높이와 직경에 따라 다양하게 변경될 수 있다. 예를 들어, 개구의 폭이 300∼400㎚이고, 개구의 높이(마스크 두께)가 약 2.0㎛인 경우에, 중간지점인 약 1.0㎛에서 약 10 초 ∼ 약 60 초의 안정화 시간을 삽입하여 원하는 고품질의 코어를 성장시킬 수 있다. 물론, 이러한 안정화 공정은 코어 성장 조건에 따라 생략할 수도 있다.
이어, 도28에 도시된 바와 같이, 상기 나노 코어(65a)의 상단에 고저항층인 전류억제 중간층(64)을 형성할 수 있다.
상기 나노 코어(65a)를 원하는 높이로 형성한 후에, 상기 마스크(63)를 그대로 둔 채로 상기 나노 코어(65a)의 상단 표면에 전류억제 중간층(64)을 형성할 수 있다. 이와 같이, 마스크(63)를 그대로 이용함으로써 별도의 마스크를 형성하는 공정 없이, 나노코어의 원하는 영역(상단의 표면)에 전류억제 중간층(64)을 용이하게 형성할 수 있다.
상기 전류억제 중간층(64)은 고의적으로 도프되지 않거나 상기 나노 코어(65a)와 반대되는 제2 도전형 불순물로 도프된 반도체층일 수 있다. 예를 들어, 상기 나노 코어(65a)가 n형 GaN일 경우에, 상기 전류억제 중간층(64)은 언도프 GaN 또는 p형 불순물인 Mg를 도프한 GaN일 수 있다. 이 경우에, 동일한 성장공정에서 불순물만을 전환함으로써 나노 코어(65a)와 전류억제 중간층(64)을 연속적으로 형성할 수 있다. 예를 들어, n형 GaN 나노 코어의 성장과 동일한 조건에서 Si 도핑을 중지하고 Mg을 주입하여 약 1분 정도 성장시킬 경우 약 200㎚ ∼ 약 300㎚의 두께를 가지는 전류억제 중간층(64)을 형성할 수 있으며, 이러한 전류억제 중간층은 ㎂ 이상의 누설전류를 효과적으로 차단시킬 수 있다. 이와 같이, 본 실시예와 같은 몰드방식 공정에서는 전류억제 중간층의 도입공정이 간소화하게 구현될 수 있다.
이어, 도29에 도시된 바와 같이, 상기 복수의 나노 코어(65a)의 측면이 노출되도록 상기 식각정지층인 제1 물질층(63a)까지 상기 마스크(63)를 제거한다.
본 실시예에서는, 상기 제2 물질층(63b)이 선택적으로 제거될 수 있는 식각 공정을 적용함으로써, 상기 제2 물질층(63b)만을 제거하고 상기 제1 물질층(63a)이 잔류시킬 수 있다. 상기 잔류한 제1 물질층(63a)은 후속 성장공정에서는 활성층 및 제2 도전형 반도체층이 상기 베이스층(32)과 접속되는 것을 방지하는 역할을 한다.
본 실시예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다.
상기 마스크의 제2 물질층(63b)을 제거한 후에, 나노 코어(65a)의 표면을 일정한 조건에서 열처리하여 나노 코어(65a)의 불안정한 결정면을 안정적인 결정면으로 전환시킬 수 있다(도23 및 도24 참조). 특히, 본 실시예와 같이, 나노 코어(65a)가 경사진 측벽을 갖는 개구에서 성장되므로, 그 형상에 대응하여 경사진 측벽을 갖는 형태를 가졌으나, 열처리 공정 후의 나노 코어(65a')는 결정의 재배열과 함께 재성장이 일어나서 거의 균일한 직경(또는 폭)을 가질 수 있다. 또한, 성장된 직후의 나노 코어(65a)의 상단도 불완전한 육각 피리미드 형상을 가질 수 있으나, 열처리 공정 후의 나노 코어(65a")는 균일한 표면을 갖는 육각 피라미드 형상으로 변화될 수 있다. 이와 같이, 마스크 제거 후에 불균일한 폭을 갖던 나노 코어는 열처리 공정을 통해서 균일한 폭을 갖는 육각 피라미드 기둥 구조로 재성장(및 재배열)될 수 있다.
이하, 상술된 열처리 과정에 의한 나노 코어의 재성장(재배열)의 결과를 구체적인 실험예를 통하여 설명하기로 한다.
실험예(열처리공정)
n형 GaN 베이스층 상에 마스크로서 SiN/SiO2인 2층을 형성하고, 개구를 형성하였다. SiN층(도9의 "a")은 약 100㎚의 두께로 형성하고, SiO2층(도31의 "b")은 2500㎚의 두께로 형성하였다. 마스크의 개구는 포토레지스트(도3에서, "b" 상에 위치한 층) 공정을 이용하여 C4F8과 O2 및 Ar을 조합한 플라즈마로 5분 내외로 식각하여 형성하였다. 도31은 이러한 과정을 통해 얻어진 개구의 단면을 촬영한 SEM 사진이다. 도31에 나타난 바와 같이 마스크의 개구는 아래로 향할수록 폭이 좁아지는 형상을 갖는다.
MOCVD 공정을 이용하여 상기 마스크의 개구에 나노 코어를 성장하였다. 소스가스로 TMGa와 NH3를 사용하여 기판의 온도를 약 1100℃로 유지하면서 약 20분 내외로 나노 코어를 성장하였다.
나노 코어의 결정 품질를 향상시키기 위해서, 성장 중 나노 코어의 안정화 공정(열처리공정)을 추가로 실시하였다. 즉, 원하는 나노 코어의 중간지점(약 10분)인 약 1.0㎛ 높이로 성장될 때에, TMGa 소스 공급을 중단하고, NH3 분위기에서 약 30 초 ∼ 약 50초 동안을 성장 중 기판의 온도와 유사한 온도(약 1100℃)에서 열처리를 실시하였다. 이어, 열처리 공정 전의 성장조건과 유사한 조건으로 나노 코어의 재성장을 진행하였다.
원하는 나노 코어의 성장을 완료한 후에, 마스크 중 산화막 부분을 제거하였다. 상기 나노 코어는 개구의 형상에 대응되는 형상으로서 경사진 측벽을 갖는 원기둥 구조를 갖는 것으로 나타났다(도32 참조). 원기둥 구조의 나노 코어는 약 2467㎚의 높이와 약 350㎚의 직경으로 확인되었다.
마스크 제거 후에 열처리 공정을 적용하였다. 즉, 기판 온도를 약 1100℃(1000 ~ 1200℃)로 하여 약 20분(15분 ~ 25분)동안 열처리를 실시하였다.
열처리 공정 후의 나노 코어는 결정의 재배열과 함께 재성장이 일어나서, 두께 방향으로 균일하지 않던 직경이 거의 균일해지고, 나노 코어 상단도 불완전한 육각 피리미드 형상이었으나, 열처리 공정 후에는 균일한 표면을 갖는 육각 피라미드 형상으로 변화된 것을 확인할 수 있었다(도33 참조).
구체적으로, 열처리공정 전에 나노 코어의 직경(w1)은 350㎚이었으나 60㎚ 정도 증가하여 그 폭(w2: 육각형의 대각선 길이 또는 대면 간격)이 약 410㎚으로 증가하였다. 이보다 증가정도는 작으나, 나노 코어의 높이도 3㎚정도 증가하여 약 2467㎚에서 약 2470㎚로 성장된 것을 확인할 수 있었다.
본 실험예와 같이, 마스크 제거 후에 불균일한 폭을 갖던 나노 코어는 열처리 공정을 통해서 균일한 폭을 갖는 육각 피라미드 기둥 구조로 재성장(및 재배열)되는 것을 확인할 수 있었다.
상술된 열처리 공정에서, 열처리온도(즉, 기판 온도) 및 열처리 시간 및 소스 가스 공급 여부 또는 공급량에 따라 재성장 후의 나노 코어 사이즈 및 형태는 상대적으로 변할 수 있다. 예를 들어, 1000℃이상에서 소스 가스를 중단한 상태로 5분 이상 열처리하면 나노 코어 표면에서 결정 재배열이 일어나면서 에칭효과(즉, N 증발)로 인해 나노 코어의 크기 변화를 감소시킬 수도 있다. 상기 나노 코어의 직경의 변화는 공정시간, 조건 및 비용을 고려하여 50%이하 수준으로 유지할 수 있다. 상술된 바와 같이, 열처리 공정을 통해 다수의 나노 코어의 직경(또는 폭)의 균일도는 95% 이상으로 유지할 수 있다. 이 경우에, 상기 마스크의 개구 사이즈가 동일한 그룹에서 성장된 각 나노 코어의 직경은 실질적으로 서로 동일한 수준으로 형성할 수 있다.
상술된 실시예를 통해서 개구가 형성된 마스크를 몰드 구조로 이용하여 나노 코어를 성장시키는 나노구조 반도체 발광소자 제조방법의 예를 설명하였으나, 다양한 특정예로 변형되거나 개선되어 수행될 수 있다.
복수의 나노 코어의 적어도 일부는 다른 나노 코어와 대비하여 단면적(또는 직경) 및 간격 중 적어도 하나가 상이하도록 설계될 수 있다.
나노 발광구조물의 단면적(또는 직경) 및 간격 중 어느 하나를 달리 설계함으로써 동일한 활성층 형성공정을 적용하더라도, 복수의 다른 파장의 광을 방출할 수 있다. 이와 같이, 나노 구조의 설계를 달리하여 복수의 다른 파장의 광을 생성함으로써 단일소자에서 형광체를 사용하지 않고 백색광을 얻을 수 있다. 도34 내지 도40은 본 발명의 다른 실시예(연마공정 도입)에 따른 백색 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
우선, 도34에 도시된 바와 같이, 기판(121) 상에 형성된 베이스층(122) 상에 복수의 개구(H)를 가지며 식각정지층이 개재된 마스크(123)를 형성한다.
본 실시예에 채용된 마스크(123)는 도5b에 도시된 예와 유사하게, 상기 베이스층(122) 상에 형성된 제1 물질층(123a)과, 상기 제1 물질층(123a) 상에 형성되며 상기 제1 물질층(123a)의 식각률보다 큰 식각률을 갖는 제2 물질층(123b)을 포함할 수 있다.
상기 개구(H)는 서로 다른 패턴으로 형성될 수 있다. 구체적으로, 본 실시예서는, 3개의 다른 그룹으로 형성된다. 제2 그룹(A2)의 개구는 제1 그룹(A1)의 개구의 간격(d1)과 동일한 간격(d1)을 갖지만 제1 그룹(A1)의 개구의 폭(w1)보다 큰 개구의 폭(w2)을 가지며, 제3 그룹(A3)의 개구는 제1 그룹(A1)의 개구의 폭(w1)과 동일한 폭(w1)을 갖지만, 제1 그룹(A1)의 개구의 간격(d1)보다 큰 간격(d2)을 갖는다.
대체로 개구의 간격이 커진다는 것은 상대적으로 동일 면적에 대한 소스가스의 접촉량이 많아진다는 것을 의미하므로, 나노 코어(125a)의 성장속도가 상대적으로 빨라지며, 개구의 폭이 커진다는 것은 동일 면적에서 소스가스의 접촉량이 감소되는 것을 의미하므로, 나노 코어(125a)의 성장속도가 상대적으로 느려질 수 있다.
본 실시예에서, 개구의 간격(d)과 개구의 폭(w)을 달리한 형태를 예시하였으나, 개구의 간격(d) 및 폭(w) 중 어느 하나만을 달리하여 2개 이상의 그룹으로 형성할 수도 있다. 예를 들어, 개구의 간격(d)이 서로 다른 2개 이상의 그룹을 형성할 때에는 개구의 폭(w)은 서로 동일하게 할 수 있고, 반면에 개구의 폭(w)이 서로 다른 2개 이상의 그룹을 형성할 때에는 개구의 간격(d)를 일정하게 할 수 있다.
이 때에 2개 이상의 그룹에서 발광하는 광은 서로 보색관계이거나 서로 조합되었을 때에 백색광이 나오게 구성될 수 있다. 예를 들어, 2개의 그룹인 경우, 일 그룹이 청색 계열의 광을 발하면 다른 일 그룹은 황색 계열의 빛을 내게 설계할 수 있다. 이와 달리, 3개 그룹인 경우, 각각 청색, 녹색, 적색계열의 빛을 발하도록 각 개구의 간격(d) 및 개구의 폭(w) 중 어느 하나를 달리 설계할 수 있다.
상기 개구의 간격(d)이 증가할수록 발광 파장이 증가하며, 따라서 상기 청색 계열의 빛을 발하는 활성층은 개구의 간격(d)이 상대적으로 작은 그룹에서 얻어지며, 상기 적색 계열의 빛을 발하는 활성층은 개구의 간격(d)이 상대적으로 큰 그룹에서 얻어질 수 있다. 상기 개구의 간격(d)이 증가할수록 활성층 및/또는 제2 도전형 반도체 층의 두께(코어를 중심으로 측면 방향)도 증가하는 경향이 있다. 따라서, 일반적으로, 적색계열의 나노 발광구조물(나노 코어, 활성층, 제2 도전형 반도체층)의 직경이 청색 및 녹색 빛을 발하는 나노 발광 구조물의 직경보다 크고, 녹색광 나노 발광 구조물의 직경은 청색 광 나노 발광 구조물의 직경보다 크게 될 수 있다.
이와 같은, 개구의 폭과 간격에 의한 나노 코어(125a)의 성장속도 차이로 인해, 도35와 같이, 3개의 그룹에 형성되는 나노 코어(125a)의 높이는 각각 그룹별로 다른 높이를 가질 수 있다. 이러한 불균일한 높이를 해소하기 위해서, 도12c에 도시된 바와 같이, 본 공정에서 적정한 레벨(L1)로 평탄화하여 각 그룹의 나노 코어(75a)의 높이를 일정하게 구현할 수 있다.
이러한 평탄화 공정에서, 마스크(123)는 나노 코어(125a)를 지지하는 구조로 사용되므로, 나노 코어(125a)의 손상 없이 원하는 평탄화공정을 용이하게 수행할 수 있다. 본 평탄화 공정은 코어-쉘(core-shell)구조 및 콘택 전극을 형성한 후에 평탄화 공정을 수행할 수도 있으며, 이 경우에, 소자 구조에 따라서는 본 단계에서 평탄화공정을 생략할 수도 있다.
도36에 도시된 바와 같이, 평탄화된 나노 코어(125a)의 측면이 노출되도록 상기 식각정지층을 이용하여 상기 마스크(123)를 부분적으로 제거한다. 즉, 본 공정을 통해서 상기 제2 물질층(123b)만을 제거하고, 상기 제1 물질층(123a)이 잔류시킬 수 있다.
다음으로, 도37에 도시된 바와 같이, 상기 복수의 나노 코어(125a)의 표면에 활성층(125b) 및 제2 도전형 반도체층(125c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(125)은 제1 도전형 반도체가 나노 코어(125a)로 제공되고, 나노 코어(125a)를 감싸는 활성층(125b) 및 제2 도전형 반도체층(125c)이 쉘층으로 제공되는 코어-쉘(core-shell) 구조를 가질 수 있다.
도38에 도시된 바와 같이, 콘택 전극(126)을 나노 발광구조물(125) 상에 형성하고, 추가적으로 상기 콘택전극(126) 상에 절연성 보호층(127)을 형성할 수 있다.
상기 절연성 보호층(127)은 나노 발광구조물(125) 사이의 공간을 충전하도록 형성될 수 있다. 상기 절연성 보호층(127)은 반도체 공정으로 페시베이션구조를 제공할 수 있는 전기적 절연물질이면 사용될 수 있다. 구체적으로, 상기 절연성 보호층(127)으로서, 나노 발광구조물(125) 사이의 공간의 충전을 용이하게 실현하도록, TEOS, BPSG, CVD-SiO2, SOG, SOD물질이 사용될 수 있다.
이어, 상기 나노 코어(125a)의 다른 결정면(상면)에 형성된 활성층 부분을 제거하기 위한 레벨(L2)까지 연마하는 공정을 실시할 수 있다. 그 결과, 도12f에 도시된 바와 같이, 상기 나노 코어(125a)의 다른 결정면(상면)에 위치하던 활성층 부분이 제거되고, 잔류한 활성층(125b) 부분은 나노 코어(125a)의 측면에만 위치할 수 있다. 상기 나노 코어(125a)의 측면은 동일한 결정면을 가지므로, 잔류된 활성층(125b)은 원하는 파장 특성을 적절히 구현할 수 있다. 나노 코어(125a)의 상단에 위치한 활성층 부분에서 쉽게 발생되던 누설전류 문제를 저감시킬 수 있다.
다음으로, 도39에 도시된 바와 같이, 상기 콘택전극(126)의 상단을 선택적으로 식각할 수 있다.
본 식각공정에서, 상기 콘택 전극(126)은 상기 나노 발광구조물(125)의 평탄화된 상면(P)보다 낮은 리세스(R)를 가질 수 있다. 본 공정을 통해서 상기 콘택전극(126)의 물질이 평탄화된 표면에 잔류되거나 후속 공정에서 상단에 위치한 콘택전극(126)에 의해 야기될 수 있는 누설전류 문제를 저감시킬 수 있다.
본 공정은, 콘택전극(126)을 선택적으로 제거할 수 있는 건식 또는 습식 식각공정에 수행될 수 있으며, 콘택 전극의 물질에 따라 적절한 식각공정과 에천트를 선택되어 사용할 수 있다. 예를 들어, 콘택전극(126)이 ITO이고, 나노 발광구조물(125)가 질화물 단결정일 경우에, 플라즈마 에칭공정을 이용할 수 있으며, 플라즈마 가스로는 Cl2, BCl3, Ar 또는 그 조합이 사용될 수 있다. 또한, 이러한 에천트의 선택(종류 또는 배합비)과 공정조건을 조절할 수 있다.
본 실시예에서는, 2차례의 평탄화공정을 채용한 예를 설명하였으나, 1차 평탄화 공정(도35-도36)를 생략하고, 2차 평탄화 공정(도38-도39)만을 실시할 수도 있다. 이 경우에, 2차 평탄화 공정을 통해서, 나노 코어(125a)의 상단부에 위치한 활성층부분의 제거와 함께, 다른 그룹의 나노 발광구조물의 높이를 균일하게 제어할 수 있다.
도41 및 도42는 본 발명의 실시예에 따른 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도41을 참조하면, 백라이트 유닛(1000)은 기판(1002) 상에 광원(1001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1003)를 구비한다. 광원(1001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 구비한 패키지를 사용할 수 있다.
도41의 백라이트 유닛(1000)에서 광원(1001)은 액정표시장치가 배치된 상부를 향하여 빛을 방출하는 방식과 달리, 도42에 도시된 다른 예의 백라이트 유닛(2000)은 기판(2002) 위에 실장된 광원(2001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(2003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(2003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(2003)의 하면에는 반사층(2004)이 배치될 수 있다.
도43은 본 발명의 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸 분해사시도이다.
도43에 도시된 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부접속부(5010)를 포함한다.
또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가로 포함할 수 있다. 발광모듈(3003)은 상술한 반도체 발광소자 패키지 구조 또는 이와 유사한 구조를 갖는 광원(3001)과 그 광원(3001)이 탑재된 회로기판(3002)을 포함할 수 있다. 예를 들어, 앞선 설명된 반도체 발광소자의 제1 및 제2 전극이 회로기판(3002)의 전극 패턴과 전기적으로 연결될 수 있다. 본 실시예에서는, 하나의 광원(3001)이 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.
외부 하우징(3006)은 열방출부로 작용할 수 있으며, 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004) 및 조명장치(3000)의 측면을 둘러싸는 방열핀(3005)을 포함할 수 있다. 커버부(3007)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
도44는 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도44를 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(4000)는 광원(4001), 반사부(4005), 렌즈 커버부(4004)를 포함하며, 렌즈 커버부(4004)는 중공형의 가이드(4003) 및 렌즈(4002)를 포함할 수 있다. 광원(4001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 갖는 패키지를 포함할 수 있다.
헤드 램프(4000)는 광원(4001)에서 발생된 열을 외부로 방출하는 방열부(4012)를 더 포함할 수 있으며, 방열부(4012)는 효과적인 방열이 수행되도록 히트싱크(4010)와 냉각팬(4011)을 포함할 수 있다. 또한, 헤드 램프(4000)는 방열부(4012) 및 반사부(4005)를 고정시켜 지지하는 하우징(4009)을 더 포함할 수 있으며, 하우징(4009)은 일면에 방열부(4012)가 결합하여 장착되기 위한 중앙홀(4008)을 구비할 수 있다.
하우징(4009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(4005)가 광원(4001)의 상부측에 위치하도록 고정시키는 전방홀(4007)을 구비할 수 있다. 이에 따라, 반사부(4005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(4007)과 대응되도록 반사부(4005)가 하우징(4009)에 고정되어 반사부(4005)를 통해 반사된 빛이 전방홀(4007)을 통과하여 외부로 출사될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (15)

  1. 베이스층 상에 복수의 개구를 가지는 마스크를 형성하는 단계;
    상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계;
    상기 복수의 나노 코어의 측면이 노출되도록 상기 마스크를 부분적으로 제거하는 단계;
    상기 마스크를 부분적으로 제거한 후에, 상기 복수의 나노 코어를 열처리하는 단계;
    상기 열처리한 후에, 상기 복수의 나노 코어의 표면에 활성층과 제2 도전형 반도체층을 순차적으로 성장시킴으로써 복수의 나노 발광구조물을 형성하는 단계; 및
    상기 나노 코어의 상면이 노출되도록 상기 복수의 나노 발광구조물의 상단을 평탄화하는 단계를 포함하는 나노구조 반도체 발광소자 제조방법.
  2. 제1항에 있어서,
    상기 열처리하는 단계는 약 600℃ ∼ 약 1200℃의 온도 범위에서 수행되는 것을 특징으로 하는 나노구조 반도체 발광소자 제조방법.
  3. 제1항에 있어서,
    상기 열처리하는 단계 전에, 상기 나노 코어는 실질적인 원기둥 형상을 가지며, 상기 열처리하는 단계는, 상기 나노 코어의 형상이 실질적인 육각 기둥 형상으로 변환하는 것을 특징으로 하는 나노구조 반도체 발광소자 제조방법.
  4. 제1항에 있어서,
    상기 복수의 나노 코어를 형성하는 단계는, 상기 제1 도전형 반도체층을 성장하는 과정에서 그 성장을 일시 중단한 후에 열처리하는 결정 안정화 단계를 포함하는 나노구조 반도체 발광소자 제조방법.
  5. 제1항에 있어서,
    상기 평탄화하는 단계 전에, 상기 나노 발광구조물의 표면에 콘택 전극을 형성하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  6. 제5항에 있어서,
    상기 콘택 전극을 형성한 후에, 상기 나노 발광구조물 사이의 공간이 충전되도록 절연층을 형성하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  7. 제6항에 있어서,
    상기 콘택 전극이 상기 나노 발광구조물의 상면보다 낮은 높이를 갖도록 상기 콘택 전극을 부분적으로 제거하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  8. 제1항에 있어서,
    상기 나노 코어의 측면은 상기 베이스층의 상면과 수직인 결정면을 갖는 것을 특징으로 하는 나노구조 반도체 발광소자 제조방법.
  9. 제8항에 있어서,
    상기 나노 발광 구조물과 상기 베이스층은 질화물 단결정이며,
    상기 나노 코어의 측면은 비극성면인 것을 특징으로 하는 나노구조 반도체 발광소자 제조방법.
  10. 제1항에 있어서,
    상기 마스크는, 상기 베이스층 상에 위치하는 제1 물질층과, 상기 제1 물질층 상에 위치하며 상기 제1 물질층의 식각률보다 큰 식각률을 갖는 제2 물질층을 포함하고,
    상기 마스크를 부분적으로 제거하는 단계는 상기 제1 물질층이 잔류하도록 상기 제2 물질층을 제거하는 단계를 포함하는 나노구조 반도체 발광소자 제조방법.
  11. 제1항에 있어서,
    상기 복수의 개구는 직경 및 간격 중 적어도 하나가 서로 다른 2개 이상의 그룹을 구분되며, 각 그룹의 개구는 서로 실질적으로 동일한 직경 및 간격을 가지며,
    다른 그룹의 개구에 위치한 나노 발광구조물은 서로 다른 파장의 광을 발하고, 동일한 그룹의 개구에 위치한 나노 발광구조물은 서로 실질적으로 동일한 파장의 광을 발하는 것을 특징으로 하는 나노구조 반도체 발광소자 제조방법.
  12. 제11항에 있어서,
    상기 다른 그룹의 개구에 위치한 나노 발광구조물로부터 발하는 서로 다른 파장의 광은 조합되어 백색광을 발하는 것을 특징으로 하는 나노구조 반도체 발광소자 제조방법.
  13. 베이스층 상에 복수의 개구를 가지는 마스크를 형성하는 단계;
    상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계;
    상기 복수의 나노 코어의 표면에 활성층과 제2 도전형 반도체층을 순차적으로 성장시킴으로써 복수의 나노 발광구조물을 형성하는 단계;
    상기 나노 발광구조물의 표면에 콘택 전극을 형성하는 단계;
    상기 나노 코어의 상면이 노출되도록 상기 복수의 나노 발광구조물의 상단을 평탄화하는 단계; 및
    상기 콘택 전극이 상기 나노 발광구조물의 상면보다 낮은 높이를 갖도록 상기 콘택 전극을 부분적으로 제거하는 단계를 포함하는 나노구조 반도체 발광소자 제조방법.
  14. 제13항에 있어서,
    상기 콘택 전극을 형성한 단계와 상기 평탄화하는 단계 사이에, 상기 나노 발광구조물 사이의 공간이 충전되도록 절연층을 형성하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  15. 제13항에 있어서,
    상기 마스크는, 상기 베이스층 상에 위치하는 제1 물질층과, 상기 제1 물질층 상에 위치하며 상기 제1 물질층의 식각률보다 큰 식각률을 갖는 제2 물질층을 포함하고,
    상기 복수의 나노 발광구조물을 형성하는 단계 전에, 상기 나노 코어의 측면이 노출되도록 상기 제2 물질층을 제거하되 상기 제1 물질층이 잔류시키는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
PCT/KR2014/000810 2013-01-29 2014-01-28 나노구조 반도체 발광소자 제조방법 Ceased WO2014119909A1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US14/764,484 US9508893B2 (en) 2013-01-29 2014-01-28 Method for manufacturing nano-structured semiconductor light-emitting element
DE112014000595.9T DE112014000595B4 (de) 2013-01-29 2014-01-28 Verfahren zum Herstellen einer lichtemittierenden Nanostruktur-Halbleitervorrichtung
CN201480010929.0A CN105009307B (zh) 2013-01-29 2014-01-28 制造纳米结构的半导体发光元件的方法
US15/297,647 US9853185B2 (en) 2013-01-29 2016-10-19 Method for manufacturing nano-structured semiconductor light-emitting element

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2013-0010112 2013-01-29
KR20130010112 2013-01-29
KR1020130147783A KR102022266B1 (ko) 2013-01-29 2013-11-29 나노구조 반도체 발광소자 제조방법
KR10-2013-0147783 2013-11-29

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US14/764,484 A-371-Of-International US9508893B2 (en) 2013-01-29 2014-01-28 Method for manufacturing nano-structured semiconductor light-emitting element
US15/297,647 Continuation US9853185B2 (en) 2013-01-29 2016-10-19 Method for manufacturing nano-structured semiconductor light-emitting element

Publications (1)

Publication Number Publication Date
WO2014119909A1 true WO2014119909A1 (ko) 2014-08-07

Family

ID=51262563

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2014/000810 Ceased WO2014119909A1 (ko) 2013-01-29 2014-01-28 나노구조 반도체 발광소자 제조방법

Country Status (5)

Country Link
US (4) US9385266B2 (ko)
KR (1) KR102022266B1 (ko)
CN (1) CN105009307B (ko)
DE (1) DE112014000595B4 (ko)
WO (1) WO2014119909A1 (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2541581A1 (en) * 2011-06-29 2013-01-02 Khalid Waqas Device comprising nanostructures and method of manufacturing thereof
KR102022266B1 (ko) 2013-01-29 2019-09-18 삼성전자주식회사 나노구조 반도체 발광소자 제조방법
FR3011381B1 (fr) * 2013-09-30 2017-12-08 Aledia Dispositif optoelectronique a diodes electroluminescentes
KR102252991B1 (ko) * 2014-08-08 2021-05-20 삼성전자주식회사 나노구조 반도체 발광소자
KR102285786B1 (ko) * 2014-01-20 2021-08-04 삼성전자 주식회사 반도체 발광 소자
TWI548113B (zh) * 2014-03-11 2016-09-01 國立臺灣大學 半導體發光元件及其製造方法
KR102203461B1 (ko) * 2014-07-10 2021-01-18 삼성전자주식회사 나노 구조 반도체 발광 소자
KR102203460B1 (ko) 2014-07-11 2021-01-18 삼성전자주식회사 나노구조 반도체 발광소자의 제조방법
WO2016022824A1 (en) * 2014-08-08 2016-02-11 Glo Ab Pixilated display device based upon nanowire leds and method for making the same
KR102227770B1 (ko) 2014-08-29 2021-03-16 삼성전자주식회사 나노구조 반도체 발광소자
US9620559B2 (en) 2014-09-26 2017-04-11 Glo Ab Monolithic image chip for near-to-eye display
KR20160054073A (ko) 2014-11-05 2016-05-16 삼성전자주식회사 디스플레이 장치 및 디스플레이 패널
KR102237149B1 (ko) * 2014-11-18 2021-04-07 엘지이노텍 주식회사 발광소자 및 조명시스템
FR3029015B1 (fr) * 2014-11-24 2018-03-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif optoelectronique a elements semiconducteurs tridimensionnels et son procede de fabrication
DE102016104616B4 (de) * 2016-03-14 2021-09-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterlichtquelle
CN105932121A (zh) * 2016-05-05 2016-09-07 太原理工大学 一种三维led外延结构及其制备方法
CN106229394B (zh) * 2016-10-19 2019-06-07 武汉华星光电技术有限公司 微发光二极管及其制造方法和显示器
EP3352228B1 (en) 2017-01-24 2019-09-25 OSRAM Opto Semiconductors GmbH Optoelectronic semiconductor component and method for producing an optoelectronic semiconductor component
KR102345618B1 (ko) * 2017-09-01 2021-12-31 삼성전자주식회사 발광 다이오드 및 그의 제조 방법
CN107749437A (zh) * 2017-11-17 2018-03-02 广州市香港科大霍英东研究院 可挠性发光二极管制程及其结构
JP6988460B2 (ja) 2017-12-26 2022-01-05 セイコーエプソン株式会社 発光装置、発光装置の製造方法、およびプロジェクター
KR20190079787A (ko) * 2017-12-28 2019-07-08 삼성전자주식회사 반도체 발광소자의 제조 방법
DE102018105786A1 (de) * 2018-03-13 2019-09-19 Osram Opto Semiconductors Gmbh Multipixelchip und Verfahren zur Herstellung eines Multipixelchips
KR102532278B1 (ko) * 2018-06-14 2023-05-15 주식회사 소프트에피 반도체 발광소자용 웨이퍼 및 이를 이용하는 반도체 발광소자 패널을 제조하는 방법
FR3080487B1 (fr) * 2018-04-20 2020-06-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un dispositif optoelectronique a matrice de diodes
US20200091388A1 (en) 2018-09-19 2020-03-19 Vuereal Inc. Highly efficient microdevices
US10910006B2 (en) 2018-10-03 2021-02-02 Seagate Technology Llc Double loop heater
GB201816455D0 (en) * 2018-10-09 2018-11-28 Univ Sheffield LED Arrays
FR3089687B1 (fr) * 2018-12-05 2021-04-30 Commissariat Energie Atomique Dispositif d'affichage électroluminescent multi-couleurs et procédé de fabrication d'un tel dispositif
JP7227463B2 (ja) * 2018-12-27 2023-02-22 日亜化学工業株式会社 発光素子及びその製造方法
JP7207012B2 (ja) * 2019-02-27 2023-01-18 セイコーエプソン株式会社 発光装置の製造方法、発光装置、およびプロジェクター
KR102175400B1 (ko) 2019-04-02 2020-11-06 레이놀리지 주식회사 나노 구조 반도체 발광소자
KR102746085B1 (ko) 2019-06-24 2024-12-26 삼성전자주식회사 반도체 발광소자 및 디스플레이 장치
GB201910348D0 (en) 2019-07-19 2019-09-04 Univ Sheffield LED Arrays
JP7236078B2 (ja) * 2019-09-10 2023-03-09 株式会社小糸製作所 半導体発光素子および半導体発光素子の製造方法
GB202007350D0 (en) 2020-05-18 2020-07-01 Univ Cork Semiconductor heterostructure
FR3111016B1 (fr) * 2020-06-01 2023-01-13 Aledia Dispositif optoélectronique et procédé de fabrication
KR20210155693A (ko) 2020-06-16 2021-12-23 삼성전자주식회사 플랫 탑을 갖는 나노로드 반도체층과 이를 이용한 마이크로 led와 이를 포함하는 화소 플레이트와 이를 포함하는 디스플레이 장치와 전자장치들
KR102370021B1 (ko) 2020-07-07 2022-03-04 레이놀리지 주식회사 나노구조 반도체 발광소자 제조 방법
CN111987194A (zh) * 2020-09-30 2020-11-24 中国科学院长春光学精密机械与物理研究所 一种垂直量子阱结构AlGaN深紫外LED及其制备方法
JP2023139643A (ja) * 2022-03-22 2023-10-04 セイコーエプソン株式会社 発光装置、プロジェクター、ディスプレイ、およびヘッドマウントディスプレイ
US20230369535A1 (en) * 2022-05-10 2023-11-16 Meta Platforms Technologies, Llc Nanowire architecture for micro-displays
US12446385B2 (en) 2023-11-03 2025-10-14 Snap Inc. Monolithic RGB microLED array

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100661960B1 (ko) * 2005-09-28 2006-12-28 엘지전자 주식회사 발광 다이오드 및 그 제조 방법
US20120001153A1 (en) * 2006-03-10 2012-01-05 Stc. Unm PULSED GROWTH OF CATALYST-FREE GROWTH OF GaN NANOWIRES AND APPLICATION IN GROUP III NITRIDE SEMICONDUCTOR BULK MATERIAL
JP2012040878A (ja) * 2006-12-13 2012-03-01 National Institute Of Advanced Industrial Science & Technology ナノ構造体を有する光学素子用成形型、ナノ構造体用成形型及び光学素子
KR20120028104A (ko) * 2010-09-14 2012-03-22 삼성엘이디 주식회사 Ⅲ족 질화물 나노로드 발광소자 및 그 제조 방법
KR20120058137A (ko) * 2010-11-29 2012-06-07 삼성엘이디 주식회사 발광소자 및 그 제조방법

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481994B1 (ko) 1996-08-27 2005-12-01 세이코 엡슨 가부시키가이샤 박리방법,박막디바이스의전사방법,및그것을이용하여제조되는박막디바이스,박막집적회로장치및액정표시장치
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
EP1420463A4 (en) 2001-08-22 2008-11-26 Sony Corp NITRID SEMICONDUCTOR ELEMENT AND METHOD FOR THE PRODUCTION THEREOF
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100470904B1 (ko) 2002-07-20 2005-03-10 주식회사 비첼 고휘도 질화물 마이크로 발광 다이오드 및 그 제조방법
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
JP4755901B2 (ja) 2003-08-08 2011-08-24 サンキュウ カン 高輝度の窒化物マイクロ発光ダイオード及びその製造方法
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
US20070037365A1 (en) * 2005-08-15 2007-02-15 Ranganath Tirumala R Semiconductor nanostructures and fabricating the same
KR100668964B1 (ko) 2005-09-27 2007-01-12 엘지전자 주식회사 나노 홈을 갖는 발광 소자 및 그의 제조 방법
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
EP1791186A1 (en) 2005-11-25 2007-05-30 Stormled AB Light emitting diode and method for manufacturing the same
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
KR20070081184A (ko) 2006-02-10 2007-08-16 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
TWI304278B (en) 2006-06-16 2008-12-11 Ind Tech Res Inst Semiconductor emitting device substrate and method of fabricating the same
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
US20080246076A1 (en) * 2007-01-03 2008-10-09 Nanosys, Inc. Methods for nanopatterning and production of nanostructures
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
US8964020B2 (en) * 2007-04-25 2015-02-24 Stc.Unm Solid-state microscope for selectively imaging a sample
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
TWI340481B (en) 2007-06-11 2011-04-11 Univ Nat Chiao Tung The method for promoting light emission efficiency of led using nano-rod structure
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR20090012493A (ko) 2007-07-30 2009-02-04 삼성전기주식회사 광자결정 발광소자
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
US20090112024A1 (en) * 2007-10-29 2009-04-30 Wai Mun Lee Stabilization of hydroxylamine containing solutions and method for their preparation
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
JP5211352B2 (ja) * 2008-10-17 2013-06-12 国立大学法人北海道大学 半導体発光素子アレー、およびその製造方法
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
KR101061150B1 (ko) * 2009-05-22 2011-08-31 서울대학교산학협력단 발광 디바이스와 이의 제조 방법
US8129728B2 (en) 2009-10-22 2012-03-06 Walsin Lihwa Corporation Light emitting device and method for enhancing light extraction thereof
KR101622308B1 (ko) 2009-11-17 2016-05-18 삼성전자주식회사 발광소자 및 그 제조방법
US8895958B2 (en) * 2009-12-01 2014-11-25 National University Corporation Hokkaido University Light emitting element and method for manufacturing same
DE102010012711A1 (de) * 2010-03-25 2011-09-29 Osram Opto Semiconductors Gmbh Strahlungsemittierendes Halbleiterbauelement und Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterbauelements
TWI459460B (zh) 2010-11-24 2014-11-01 國立臺灣大學 半導體微奈米柱的製作方法與應用
KR20120057298A (ko) 2010-11-26 2012-06-05 서울옵토디바이스주식회사 발광 소자 및 그 제조 방법
KR101258582B1 (ko) 2011-09-02 2013-05-02 삼성전자주식회사 나노로드 발광소자
KR101285164B1 (ko) 2011-10-14 2013-07-11 삼성전자주식회사 반도체 발광소자 및 이의 제조방법
KR101258583B1 (ko) 2011-10-21 2013-05-02 삼성전자주식회사 나노 로드 발광 소자 및 그 제조 방법
KR101269053B1 (ko) 2011-11-09 2013-06-04 삼성전자주식회사 나노 로드 발광 소자 및 그 제조 방법
KR20130069035A (ko) * 2011-12-16 2013-06-26 삼성전자주식회사 그래핀상의 하이브리드 나노구조체 형성 방법
KR101898679B1 (ko) * 2012-12-14 2018-10-04 삼성전자주식회사 나노구조 발광소자
KR102022266B1 (ko) 2013-01-29 2019-09-18 삼성전자주식회사 나노구조 반도체 발광소자 제조방법
WO2014197799A1 (en) * 2013-06-07 2014-12-11 Glo-Usa, Inc. Multicolor led and method of fabricating thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100661960B1 (ko) * 2005-09-28 2006-12-28 엘지전자 주식회사 발광 다이오드 및 그 제조 방법
US20120001153A1 (en) * 2006-03-10 2012-01-05 Stc. Unm PULSED GROWTH OF CATALYST-FREE GROWTH OF GaN NANOWIRES AND APPLICATION IN GROUP III NITRIDE SEMICONDUCTOR BULK MATERIAL
JP2012040878A (ja) * 2006-12-13 2012-03-01 National Institute Of Advanced Industrial Science & Technology ナノ構造体を有する光学素子用成形型、ナノ構造体用成形型及び光学素子
KR20120028104A (ko) * 2010-09-14 2012-03-22 삼성엘이디 주식회사 Ⅲ족 질화물 나노로드 발광소자 및 그 제조 방법
KR20120058137A (ko) * 2010-11-29 2012-06-07 삼성엘이디 주식회사 발광소자 및 그 제조방법

Also Published As

Publication number Publication date
DE112014000595T5 (de) 2015-11-26
US9508893B2 (en) 2016-11-29
US20170040489A1 (en) 2017-02-09
US9385266B2 (en) 2016-07-05
DE112014000595B4 (de) 2021-01-14
US20150364642A1 (en) 2015-12-17
US20160293797A1 (en) 2016-10-06
CN105009307A (zh) 2015-10-28
CN105009307B (zh) 2018-02-02
US9871164B2 (en) 2018-01-16
US20140246647A1 (en) 2014-09-04
US9853185B2 (en) 2017-12-26
KR102022266B1 (ko) 2019-09-18
KR20140096970A (ko) 2014-08-06

Similar Documents

Publication Publication Date Title
WO2014119909A1 (ko) 나노구조 반도체 발광소자 제조방법
WO2014119910A1 (ko) 나노구조 반도체 발광소자 제조방법
WO2015065071A1 (ko) 나노구조 반도체 발광소자
WO2014119911A1 (ko) 나노구조 반도체 발광소자
WO2013089459A1 (en) Semiconductor device and method of fabricating the same
WO2019088763A1 (ko) 반도체 소자
WO2021137535A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 유닛 픽셀
WO2017179944A1 (ko) 발광소자, 발광소자 패키지 및 발광모듈
WO2014098510A1 (en) Light emitting diode and method of fabricating the same
WO2017030396A1 (ko) 발광 소자, 이 소자를 포함하는 발광 소자 패키지 및 이 패키지를 포함하는 발광 장치
WO2020013563A1 (ko) 발광 소자 및 이의 제조 방법
WO2015156588A1 (ko) 발광소자 및 조명시스템
WO2010039014A2 (ko) 액정고분자를 이용한 발광다이오드 패키지
WO2017222279A1 (ko) 반도체 소자
WO2017222341A1 (ko) 반도체 소자 및 이를 포함하는 반도체 소자 패키지
WO2010038976A2 (en) Semiconductor light emitting device and method of manufacturing the same
WO2017191966A1 (ko) 반도체 소자 패키지
WO2018044102A1 (ko) 칩 스케일 패키지 발광 다이오드
WO2017034356A1 (ko) 발광소자 및 이를 포함하는 발광소자 패키지
WO2016133292A1 (ko) 광 추출 효율이 향상된 발광 소자
WO2021118139A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2017010705A1 (ko) 발광 다이오드, 그것을 제조하는 방법 및 그것을 갖는 발광 소자 모듈
WO2018106030A9 (ko) 발광소자
WO2013183888A1 (ko) 발광소자
WO2014092517A1 (ko) 3차원 발광 소자 및 그 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14745962

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14764484

Country of ref document: US

Ref document number: 112014000595

Country of ref document: DE

Ref document number: 1120140005959

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14745962

Country of ref document: EP

Kind code of ref document: A1