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WO2014086052A1 - 一种后栅工艺假栅的制造方法和后栅工艺假栅 - Google Patents

一种后栅工艺假栅的制造方法和后栅工艺假栅 Download PDF

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WO2014086052A1
WO2014086052A1 PCT/CN2012/086397 CN2012086397W WO2014086052A1 WO 2014086052 A1 WO2014086052 A1 WO 2014086052A1 CN 2012086397 W CN2012086397 W CN 2012086397W WO 2014086052 A1 WO2014086052 A1 WO 2014086052A1
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hard mask
gate
ono structure
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李俊峰
闫江
赵超
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Institute of Microelectronics of CAS
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Definitions

  • the photoresist line 32 formed by the oxygen plasma may be used for in-situ miniaturization, specifically: in a dry etching device, such as a reactive ion etching (RIE) device. Oxygen is introduced into the device, and an RF power source is applied to the etching device to form an oxygen plasma (0 2 Plasma ), and the photoresist line 32 is shrunk by the oxygen plasma.
  • RIE reactive ion etching

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

提供了一种后栅工艺假栅的制造方法和后栅工艺假栅，该方法包括：提供半导体衬底（20）；在所述半导体衬底（20）上生长栅氧化层（22）；在所述栅氧化层（22）上淀积底层非晶硅（24）；在所述底层非晶硅（24）上淀积ONO结构硬掩膜（26）；在所述ONO结构硬掩膜（26）上淀积顶层非晶硅（28）；在所述顶层非晶硅（28）上淀积硬掩膜层（30）；在所述硬掩膜层（30）上形成光刻胶线条（32），并对所形成的光刻胶线条（32）进行微缩，使微缩后的光刻胶线条宽度小于等于22nm；以所述光刻胶线条（32）为标准，对所述硬掩膜层（30）、顶层非晶硅（28）、ONO结构硬掩膜（26）和底层非晶硅（24）进行刻蚀，并去除所述光刻胶线条（32）、硬掩膜层（30）和顶层非晶硅（28）。能精确控制栅极的关键尺寸，栅极的剖面形貌，并能有效改善栅极线条的粗糙度，保证了器件的性能及稳定性。

Description

一种后栅工艺假栅的制造方法和后栅工艺假栅 技术领域 本发明涉及半导体技术领域，尤其涉及一种后栅工艺假栅的制造方法和后 栅工艺假栅。 背景技术 随着集成电路制造技术的不断发展， MOS晶体管的特征尺寸也越来越小， 为了降低 MOS 晶体管栅极的寄生电容， 提高器件速度， 高 K栅介电层与金 属栅极的栅极叠层结构被引入到 MOS晶体管中。 为了避免金属栅极的金属材 料对晶体管其他结构的影响， 所述金属栅极与高 K栅介电层的栅极叠层结构 通常采用 "后栅（gate last )" 工艺制作。
所谓后栅工艺是指： 提供半导体村底， 所述半导体村底上形成有假栅结构 和位于所述半导体村底上覆盖所述假栅结构的刻蚀阻挡层，在所述刻蚀阻挡层 表面形成层间介质层； 以所述假栅结构表面作为停止层，对所述层间介质层和 刻蚀阻挡层进行化学机械研磨； 除去所述假栅结构后形成沟槽； 通过物理气相 沉积或金属靶溅射的方法向所述沟槽内填充金属， 以形成金属栅电极层； 用化 学机械研磨法研磨金属栅电极层直至露出层间介质层， 形成金属栅。
因此， 在后栅工艺中， 假栅的制造至关重要。 但目前， 由于受到物理机 制、 工艺技术以及加工手段等方面的限制， 22nm及以下技术带中， 4 栅的关 键尺寸、以及假栅的剖面形貌还无法精准控制，从而影响了栅极线条的粗糙度， 无法保证器件的性能及其稳定性。 发明内容 有鉴于此，本公开实施例提供一种后栅工艺假栅的制造方法，该方法包括： 提供半导体村底；
在所述半导体村底上生长栅极氧化层；
在所述栅极氧化层上淀积底层非晶硅； 在所述底层非晶硅上淀积氧化膜-氮化膜-氧化膜（ONO ) 结构硬掩膜； 在所述 ONO结构硬掩膜上淀积顶层非晶硅；
在所述顶层非晶硅上淀积硬掩膜层；
在所述硬掩膜层上形成光刻胶线条， 并对所形成的光刻胶线条进行微缩， 使微缩后的光刻胶线条宽度小于等于 22nm;
以所述微缩后的光刻胶线条为标准， 对所述硬掩膜层、顶层非晶硅、 ONO 结构硬掩膜和底层非晶硅进行刻蚀， 并去除所述硬掩膜层和顶层非晶硅。
优选的， 以所述微缩后的光刻胶线条为标准， 对所述硬掩膜层、 顶层非晶 硅、 ONO结构硬掩膜和底层非晶硅进行刻蚀， 并去除所述微缩后的光刻胶线 条、 硬掩膜层和顶层非晶硅， 包括：
将所述微缩后的光刻胶线条作为所述硬掩膜层的掩膜，对所述硬掩膜层进 行刻蚀， 去除所述光刻胶线条；
将所述硬掩膜层作为所述顶层非晶硅的掩膜， 对所述顶层非晶硅进行刻 蚀；
将所述硬掩膜层和所述顶层非晶硅作为 ONO结构硬掩膜的掩膜， 对所述
ONO结构硬掩膜进行刻蚀， 去除所述硬掩膜层；
将所述顶层非晶硅和所述 ONO结构硬掩膜作为所述底层非晶硅的掩膜， 对所述底层非晶硅进行刻蚀， 去除所述顶层非晶硅。
优选的， 所述在所述栅极氧化层上淀积底层非晶硅， 包括：
采用低压化学气相淀积工艺在所述栅极氧化层上淀积底层非晶硅。
优选的， 所述底层非晶硅厚度为 600A~1200A。
优选的， 所述在所述底层非晶硅上淀积 ONO结构硬掩膜， 包括： 通过等离子体增强化学气相淀积工艺在底层非晶硅上淀积底部氧化膜； 通过低压化学气相淀积工艺在所述底部氧化膜上淀积氮化膜；
通过常压化学气相淀积工艺在所述氮化膜上淀积顶部氧化膜。
优选的， 所述底部氧化膜的厚度为 80A~120A , 所述氮化膜的厚度为 160A-240A , 所述顶部氧化膜的厚度为 500 A~800 A。
优选的， 所述在所述 ONO结构硬掩膜上淀积顶层非晶硅和硬掩膜层， 包 括： 通过等离子体增强化学气相淀积工艺在所述顶层非晶硅上淀积硬掩膜层。 优选的， 所述顶层非晶硅厚度为 300A~400A , 所述硬掩膜层厚度为 300A~400A。
本公开实施例还提供了一种后栅工艺假栅， 包括： 半导体村底， 位于所述 半导体村底表面的栅极氧化层，位于所述栅极氧化层表面的非晶硅层， 和位于 所述非晶硅层上的 ONO结构硬掩膜， 所述非晶硅层和所述 ONO结构硬掩膜的 宽度小于等于 22nm。
优选的， 所述 ONO结构硬掩膜包括： 底部氧化膜、 氮化膜和顶部氧化膜。 本公开实施例所提供的后栅工艺假栅制造方法，首先采用在非晶硅上淀积
ONO结构硬掩膜， 之后在刻蚀阶段， 将光刻胶线条进行微缩， 使之宽度小于 等于 22nm, 并以此宽度为标准对 ONO结构硬掩膜进行刻蚀， 通过此方法， 在 22nm及以下技术带中，栅极的关键尺寸，栅极的剖面形貌能得到精确控制， 栅极线条的粗糙度也能得到有效改善， 从而保证了器件的性能及稳定性。 附图说明 为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作筒单地介绍，显而易见地， 下面描述 中的附图仅仅是本公开中记载的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动性的前提下， 还可以根据这些附图获得其他的附图。
图 1 为本公开实施例所提供的一种后栅工艺假栅的制造方法的流程示意 图；
图 2-1至图 2-10 为本公开实施例采用图 1所示的方法制造后栅工艺假栅 的各个阶段的结构示意图。
附图标记：
20-半导体村底， 22-栅极氧化物， 24-底层非晶硅， 26-ONO结构硬掩膜， 28-顶层非晶硅， 30-硬掩膜层， 32-光刻胶线条； 261-底部氧化膜， 262-氮化膜， 263-顶部氧化膜。 具体实施方式 为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本 公开实施例中的附图， 对本公开实施例中的技术方案进行清楚、 完整地描述， 显然， 所描述的实施例仅仅是本公开一部分实施例， 而不是全部的实施例。 基 于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获 得的所有其他实施例， 都应当属于本公开保护的范围。
本公开实施例提供一种后栅工艺假栅的制造方法，包括：提供半导体村底； 在所述半导体村底上生长栅极氧化层； 在所述栅极氧化层上淀积底层非晶硅； 在所述底层非晶硅上淀积 ONO结构硬掩膜； 在所述 ONO结构硬掩膜上淀积 顶层非晶硅； 在所述顶层非晶硅上淀积硬掩膜层； 在所述硬掩膜层上形成光刻 胶线条， 并对所形成的光刻胶线条进行微缩，使微缩后的光刻胶线条宽度小于 等于 22nm; 以所述微缩后的光刻胶线条为标准， 对所述硬掩膜层、 顶层非晶 硅、 ONO结构硬掩膜和底层非晶硅进行刻蚀， 并去除所述光刻胶线条、 硬掩 膜层和顶层非晶硅。
上述的后栅工艺假栅的制造方法中， 首先采用在非晶硅上淀积 ONO结构 硬掩膜， 之后在刻蚀阶段， 将光刻胶线条进行微缩， 使之宽度小于等于 22nm 左右， 并以此宽度为标准对 ONO结构硬掩膜进行刻蚀，通过此方法， 在 22nm 及以下技术带中， 栅极的关键尺寸， 栅极的剖面形貌能得到精确控制， 栅极线 条的粗糙度也能得到有效改善， 从而保证了器件的性能及稳定性。
为使本公开的上述目的、特征和有点能够更加明显易懂， 下面结合附图对 本公开的具体实时方式做详细的说明。 在详述本公开实施例时， 为便于说明， 表示器件结构的剖面图会不依一般比例作局部放大， 而且所述示意图只是示 例， 其在此不应限制本公开的保护范围。 此外， 在实际制作中应包含长度、 宽 度以及深度的三维空间尺寸。
图 1为本实施例后栅工艺假栅的制造方法流程图， 图 2-1至图 2-10为本 公开实施例采用图 1所示的方法制造后栅工艺假栅的各个阶段的结构示意图。
如图 1所示， 所述后栅工艺中假栅的制造方法包括：
步骤 S1 : 提供半导体村底 20;
在本步骤中， 该村底 20可以采用任何的半导体材料， 例如单晶硅、 多晶 硅、 非晶硅、 锗、 硅锗、 碳化硅、 锑化铟、 碲化铅、 砷化铟、 磷化铟、 砷化镓 或锑化镓、合金半导体或其他化合物半导体材料，村底的材质还可以为叠层半 导体结构， 例如 Si/SiGe、 绝缘体上硅（SOI )或绝缘体上硅锗（SGOI )。 另夕卜， 村底还可以为鳍型器件、 正常平面型 CMOS器件或者纳米线沟道器件等。 本 公开实施例中村底 20仅以采用 Si为例， 此处仅为示例， 本公开并不限于此。
步骤 S2: 在半导体村底上生长栅极氧化层 22, 并在所生长的栅极氧化层 上淀积底层非晶硅 24;
在本步骤中，可以采用热氧化工艺在半导体村底 20上生长栅极氧化层 22, 其中， 所述热氧化工艺可以为传统的热氧化工艺炉管 （Furnace ), 蒸汽原位生 成 ( situ stream-generated, ISSG )或者是快速热氧 4匕 ( Rapid thermal oxidation, RTO ) 工艺。 栅极氧化层 22的材料可以为氧化硅或氮氧化硅等， 除此之外， 栅极氧化层 22的材料也可以为本领域技术人员公知的其他材料， 其厚度可以 为 8A~40A。
之后， 在所生成的栅极氧化层 22上淀积底层非晶硅 24。 其中， 此处可采 用化学气相淀积（Chemical Vapor Deposition, CVD )工艺来完成该步骤， 例 如可采用低压化学气相淀积（LP CVD )、 常压化学气相淀积（AP CVD )、 等离 子体增强化学气相淀积（PE CVD )、 以及高密度等离子体化学气相淀积（HDP CVD )等工艺。 所淀积的底层非晶硅 24厚度可以为 600A~1200A。
步骤 S3:在所淀积的底层非晶硅 24上淀积氧化膜-氮化膜-氧化膜（ ONO ) 结构硬掩膜 26;
在本步骤中， ONO 结构硬掩膜 26 的淀积过程可具体为： 在底层非晶硅 24上依次淀积底部氧化膜 261、 氮化膜 262和顶部氧化膜 263。 其中， 在本实 施例中， 底部氧化膜 261可以采用等离子体增强化学气相淀积工艺进行淀积， 氮化膜 262 可以采用低压化学气相淀积工艺或等离子体增强化学气相淀积工 艺等进行淀积； 顶部氧化膜 263可以采用常压化学气相淀积工艺、低压化学气 相淀积工艺或等离子体增强化学气相淀积工艺等进行淀积。 并且，底部氧化膜 261 和顶部氧化膜 263 的材料可以为氧化硅， 厚度分别为 80A~120A, 和 500A-800A, 氮化膜 262的材料可以为氮化硅， 厚度可以为 160A~240A。
步骤 S4: 在 ONO结构硬掩膜 26上进行顶层非晶硅 28和硬掩膜层 30的 淀积；
在本步骤中，顶层非晶硅 28可以采用化学气相淀积、常压化学气相淀积、 等离子体增强化学气相淀积、以及高密度等离子体化学气相淀积等工艺进行淀 积。 其中， 该步骤中所淀积的顶层非晶硅 28厚度可以为 300A~400A。
之后， 在顶层非晶硅 28上淀积硬掩膜层 30, 在本实施例中， 硬掩膜层 30 材料可以为氧化膜， 并可以通过等离子体增强化学气相淀积工艺进行淀积， 其 厚度可以为 300A~400A。
步骤 S5: 在硬掩膜层 30上形成光刻胶线条 32;
在本步骤中， 光刻胶线条 32可以采用浸润式光刻或者电子束直写的方式 形成， 本实施例不做限制； 另外， 对于所形成的光刻胶线条 32的宽度， 本实 施例不做限制。
步骤 S6: 对所形成的光刻胶线条 32进行微缩。
在本步骤中， 为形成 22nm或小于 22nm的后栅工艺假栅， 要求对所形成 的光刻胶线条 32进行微缩， 使其宽度小于或等于 22nm。 在本实施例中， 可以 采用将氧等离子体对所形成的光刻胶线条 32进行原位微缩， 具体为： 在干法 刻独设备中，例如反应离子刻蚀（ Reactive Ion Etching, RIE )设备中通入氧气， 并在刻蚀设备上加载射频电源， 形成氧气等离子体（02 Plasma ), 通过氧气等 离子体对光刻胶线条 32进行微缩。
步骤 S7: 对硬掩膜层 30进行刻蚀；
在本步骤中， 以微缩后的光刻胶线条 32为掩膜， 可以采用干法刻蚀工艺 对硬掩膜层 30进行刻蚀， 例如反应离子刻蚀方式对硬掩膜层 30进行刻蚀。
步骤 S8: 去除光刻胶线条 32;
在本步骤中， 可以采用干法去胶工艺， 例如， 使用氧气等离子体去除光刻 胶线条 32, 具体为： 在等离子刻蚀腔体内填充氧气等离子体去刻蚀光刻胶线 条 32。 为彻底去除光刻胶线条 32和硬掩膜层 30刻蚀过程中所产生的聚合物， 本步骤还可以采用干法去胶和湿法去胶相结合的方法。
步骤 S9: 对顶层非晶硅 28进行刻蚀；
在本步骤中， 以硬掩膜层 30作为顶层非晶硅 28的掩膜， 对顶层非晶硅 28进行刻蚀， 其中， 本实施例中可采用反应离子刻蚀等方法对顶层非晶硅 28 进行刻蚀， 具体方法在此不做赘述。
步骤 S10: 对 ONO结构硬掩膜 26进行刻蚀；
在本步骤中， 以硬掩膜层 30和顶层非晶硅 28为掩膜， 对 ONO结构硬掩 膜 26进行刻蚀， 在本实施例中， 可以采用反应离子刻蚀方法对 ONO结构硬 掩膜 26进行刻蚀； 同时， 可以在对 ONO结构硬掩膜 26进行刻蚀之后， 去除 硬掩膜层 30, 以筒化后续流程。
步骤 S11 : 对底层非晶硅 24进行刻蚀；
在本步骤中， 以顶层非晶硅 28和 ONO结构硬掩膜 26为掩膜， 对底层非 晶硅 24进行刻蚀， 在本实施例中， 可以采用反应离子刻蚀方法对底层非晶硅 24进行刻蚀； 同时， 可以在对底层非晶硅 24进行刻蚀之后， 直接去除顶层非 晶硅 28。
至此， 线宽为 22nm的后栅工艺假栅制造完成。
本公开实施例所提供的后栅工艺假栅制造方法，首先采用在非晶硅上淀积 ONO结构硬掩膜， 之后在刻蚀阶段， 将光刻胶线条进行微缩， 使之宽度小于 等于 22nm, 并以此宽度为标准对 ONO结构硬掩膜进行刻蚀， 通过此方法， 在 22nm及以下技术带中，栅极的关键尺寸，栅极的剖面形貌能得到精确控制， 栅极线条的粗糙度也能得到有效改善， 从而保证了器件的性能及稳定性。 本公开实施例还提供了一种利用上述方法形成的假栅结构， 请参考图 2-10, 为本公开实施例所提供的 4 栅的剖面结构示意图， 具体包括： 半导体村 底 20, 位于所述半导体村底表面的栅极氧化层 22, 位于所述栅极氧化层 22 表面的非晶硅层 24, 和位于所述非晶硅层 24上的 ONO结构硬掩膜 26。 所述 非晶硅层 24和所述 ONO结构硬掩膜 26的宽度小于等于 22nm。
其中， 所述 ONO结构硬掩膜 26包括： 底部氧化膜 261 , 氮化膜 262和顶 部氧化膜 263; 所述底部氧化膜 261和顶部氧化膜 263的材料可以为氧化硅， 厚度可以为 80A~120A, 和 500A~800A, 氮化膜 262的材料可以为氮化硅， 厚 度可以为 160A~240A。 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本 发明。 对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见 的， 本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下， 在 其它实施例中实现。 因此， 本发明将不会被限制于本文所示的这些实施例， 而 是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

权 利 要 求
1、 一种后栅工艺假栅的制造方法， 其特征在于， 包括：
提供半导体村底；
在所述半导体村底上生长栅极氧化层；
在所述栅极氧化层上淀积底层非晶硅；
在所述底层非晶硅上淀积氧化膜-氮化膜-氧化膜（ONO ) 结构硬掩膜； 在所述 ONO结构硬掩膜上淀积顶层非晶硅；
在所述顶层非晶硅上淀积硬掩膜层；
在所述硬掩膜层上形成光刻胶线条， 并对所形成的光刻胶线条进行微缩， 使微缩后的光刻胶线条宽度小于等于 22nm;
以所述微缩后的光刻胶线条为标准， 对所述硬掩膜层、顶层非晶硅、 ONO 结构硬掩膜和底层非晶硅进行刻蚀， 并去除所述光刻胶线条、硬掩膜层和顶层 非晶硅。
2、 根据权利要求 1所述的方法， 其特征在于， 以所述微缩后的光刻胶线 条为标准， 对所述硬掩膜层、 顶层非晶硅、 ONO结构硬掩膜和底层非晶硅进 行刻蚀， 并去除所述光刻胶线条、 硬掩膜层和顶层非晶硅， 包括：
将所述微缩后的光刻胶线条作为所述硬掩膜层的掩膜，对所述硬掩膜层进 行刻蚀， 去除所述微缩后的光刻胶线条；
将所述硬掩膜层作为所述顶层非晶硅的掩膜， 对所述顶层非晶硅进行刻 蚀；
将所述硬掩膜层和所述顶层非晶硅作为 ONO结构硬掩膜的掩膜， 对所述 ONO结构硬掩膜进行刻蚀， 去除所述硬掩膜层；
将所述顶层非晶硅和所述 ONO结构硬掩膜作为所述底层非晶硅的掩膜， 对所述底层非晶硅进行刻蚀， 去除所述顶层非晶硅。
3、 根据权利要求 1或 2所述的方法， 其特征在于， 所述在所述栅极氧化 层上淀积底层非晶硅， 包括：
采用低压化学气相淀积工艺在所述栅极氧化层上淀积底层非晶硅。
4、 根据权利要求 3 所述的方法， 其特征在于， 所述底层非晶硅厚度为 600A~1200A。
5、 根据权利要求 4所述的方法， 其特征在于， 所述在所述底层非晶硅上 淀积 ONO结构硬掩膜， 包括：
通过等离子体增强化学气相淀积工艺在底层非晶硅上淀积底部氧化膜 通过低压化学气相淀积工艺在所述底部氧化膜上淀积氮化膜；
通过常压化学气相淀积工艺在所述氮化膜上淀积顶部氧化膜。
6、 根据权利要求 5所述的方法， 其特征在于， 所述底部氧化膜的厚度为 80A-120A , 所述氮化膜的厚度为 160A~240A , 所述顶部氧化膜的厚度为 500A~800A。
7、 根据权利要求 1或 2所述的方法， 其特征在于， 在所述 ONO结构硬 掩膜上淀积顶层非晶硅和硬掩膜层， 包括： 通过等离子体增强化学气相淀积工艺在所述顶层非晶硅上淀积硬掩膜层。
8、 根据权利要求 7 所述的方法， 其特征在于， 所述顶层非晶硅厚度为 300A-400A, 所述硬掩膜层厚度为 300A~400A。
9、 一种后栅工艺假栅， 其特征在于， 包括： 半导体村底， 位于所述半导 体村底表面的栅极氧化层，位于所述栅极氧化层表面的非晶硅层， 和位于所述 非晶硅层上的 ONO结构硬掩膜， 所述非晶硅层和所述 ONO结构硬掩膜的宽 小于等于 22nm。
10、 根据权利要求 9所述的后栅工艺假栅， 其特征在于， 所述 ONO结构 硬掩膜包括： 底部氧化膜、 氮化膜和顶部氧化膜。
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