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WO2013115016A1 - 同期処理装置、同期処理方法、およびプログラム - Google Patents

同期処理装置、同期処理方法、およびプログラム Download PDF

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Publication number
WO2013115016A1
WO2013115016A1 PCT/JP2013/051237 JP2013051237W WO2013115016A1 WO 2013115016 A1 WO2013115016 A1 WO 2013115016A1 JP 2013051237 W JP2013051237 W JP 2013051237W WO 2013115016 A1 WO2013115016 A1 WO 2013115016A1
Authority
WO
WIPO (PCT)
Prior art keywords
value
jitter
unit
jitter amount
frequency error
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/051237
Other languages
English (en)
French (fr)
Inventor
修 松永
直樹 猪俣
瑞規 金田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to IN1430MUN2014 priority Critical patent/IN2014MN01430A/en
Priority to US14/374,091 priority patent/US20150030038A1/en
Priority to EP13743038.5A priority patent/EP2811684A1/en
Priority to CN201380006467.0A priority patent/CN104067555A/zh
Priority to BR112014018147A priority patent/BR112014018147A8/pt
Publication of WO2013115016A1 publication Critical patent/WO2013115016A1/ja
Anticipated expiration legal-status Critical
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0658—Clock or time synchronisation among packet nodes
    • H04J3/0661—Clock or time synchronisation among packet nodes using timestamps
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors

Definitions

  • the present technology relates to a synchronization processing device, a synchronization processing method, and a program, and more particularly, to a synchronization processing device, a synchronization processing method, and a program that enable frequency synchronization to be realized in a shorter time.
  • Patent Documents 1 and 2 A receiving device that synchronizes time with a transmitting device using a synchronization packet that includes time information on the transmitting side that is transmitted from the transmitting device is known (Patent Documents 1 and 2).
  • FIG. 1 shows an example of a conventional configuration of a receiving apparatus that synchronizes time with a transmitting apparatus. Note that the receiving apparatus in FIG. 1 shows the configuration of the part related to the synchronization processing among all the configurations, and can be said to be the configuration of the synchronization processing apparatus.
  • NIC network interface card
  • a synchronization packet processing unit 2 includes a NIC (network interface card) 1, a synchronization packet processing unit 2, a frequency error detection unit 3, a clock generation unit 4, a counter 5, a clock unit 6, and a synchronization signal generation unit 7.
  • NIC1 is connected to a LAN (Local Area Network) that is an asynchronous network, receives packets addressed to itself, and outputs them to the subsequent stage.
  • LAN Local Area Network
  • the NIC 1 receives the synchronization packet from the transmission device, the NIC 1 outputs the received synchronization packet to the synchronization packet processing unit 2.
  • the synchronization packet includes transmission time information indicating the time (transmission time) when the transmission device outputs the synchronization packet.
  • the synchronization packet processing unit 2 includes a synchronization packet reception unit 11, a reception time recording unit 12, a transmission time recording unit 13, and a jitter amount calculation unit 14.
  • the synchronization packet receiving unit 11 acquires (receives) the synchronization packet supplied from the NIC 1 and outputs it to the reception time recording unit 12 and the transmission time recording unit 13.
  • the reception time recording unit 12 records the count value of the counter 5 as the reception time when the synchronization packet is received by the synchronization packet receiving unit 11.
  • the transmission time recording unit 13 extracts and records the transmission time included in the synchronization packet supplied from the synchronization packet receiving unit 11.
  • the reception time recording unit 12 records (holds) the reception time when the two most recent synchronization packets are received, and the transmission time recording unit 13 records (holds) the transmission time of the two most recent synchronization packets. Yes.
  • the jitter amount calculation unit 14 calculates the jitter amount based on the reception time and transmission time of two adjacent synchronization packets recorded in the reception time recording unit 12 and the transmission time recording unit 13. That is, the jitter amount calculation unit 14 calculates, as the jitter amount, the difference between the first difference that is the difference between the reception times and the second difference that is the difference between the transmission times of two adjacent synchronization packets. To do.
  • t (a) be the reception time related to a certain synchronization packet
  • s (a) the transmission time
  • t (b) the reception time of the next synchronization packet
  • s (b) the transmission time
  • “a” and “b” in parentheses indicate sample numbers of synchronization packets.
  • the amount of jitter obtained here corresponds to a clock frequency error between the transmitting side and the receiving side under the condition that it is not affected by the delay time fluctuation of the synchronization packet on the network.
  • the jitter amount corresponds to a combination of the clock frequency error on the transmission side and the reception side and the influence of delay time fluctuation.
  • the frequency error detection unit 3 includes a filter unit 21, an accumulation unit 22, a quantization unit 23, and a DAC & LPF 24.
  • the jitter amount calculated by the jitter amount calculation unit 14 is supplied to the filter unit 21.
  • the filter unit 21 executes filter processing such as a smoothing filter that removes noise of the supplied jitter amount.
  • the filter unit 21 outputs the jitter amount after noise removal to the accumulating unit 22.
  • the accumulating unit 22 accumulates the output of the filter unit 21 and outputs the accumulated result to the quantizing unit 23.
  • the quantization unit 23 quantizes the output of the accumulation unit 22.
  • the DAC & LPF 24 performs D / A conversion on the quantized value, which is the quantum result by the quantizing unit 23, and further performs a low-pass filter process.
  • the output of the DAC & LPF 24 is a VCO control voltage (signal) that performs control for correcting the frequency error.
  • the clock generation unit 4 generates (generates) a clock CLK having a predetermined frequency (clock frequency) based on the VCO control voltage from the frequency error detection unit 3, and sends the clock CLK to the counter 5, the clock unit 6, the synchronization signal generation unit 7, and the like. Output.
  • the clock generation unit 4 is configured by a voltage variable crystal oscillator such as VCXO, for example.
  • the counter 5 counts the clock value based on the clock CLK generated by the clock generator 4.
  • the count value of the counter 5 is supplied to the reception time recording unit 12 of the synchronous packet processing unit 2.
  • the clock unit 6 counts the clock value based on the clock CLK generated by the clock generation unit 4.
  • the count value of the clock unit 6 is rewritten to the transmission time supplied from the transmission time recording unit 13 after frequency synchronization, and is supplied to the synchronization signal generation unit 7 as time information.
  • the synchronization signal generation unit 7 generates a synchronization signal based on the clock CLK supplied from the clock generation unit 4 and supplies it to each unit in the receiving apparatus.
  • the time information from the clock unit 6 is used to make the receiving side and transmitting side synchronization signals in phase.
  • the amount of jitter is calculated by the synchronous packet processing unit 2 according to the equation (1).
  • the frequency error detector 3 removes the noise of the calculated jitter amount, generates a VCO control voltage for correcting the frequency error, and supplies it to the clock generator 4.
  • the clock generation unit 4 corrects the frequency error of the clock frequency by generating the clock CLK based on the VCO control voltage.
  • the corrected clock frequency clock CLK is supplied to the counter 5 and used as a reference for the count value when the reception time recording unit 12 records the reception time. Therefore, the reception time recording unit 12, the jitter amount calculation unit 14, the frequency error detection unit 3, the clock generation unit 4, and the counter 5 constitute a frequency lock loop circuit.
  • the synchronization determination unit (not shown) of the receiving apparatus determines whether or not frequency synchronization is established. When it is determined that the frequency synchronization has been established by executing the frequency lock loop control described above for a predetermined time, the synchronization determination unit determines the count value based on the transmission time of the synchronization packet supplied from the transmission time recording unit 13. Rewriting is permitted to the clock unit 6. When rewriting is permitted, the clock unit 6 starts rewriting of the count value and outputs the rewritten count value to the synchronization signal generating unit 7.
  • the frequency synchronization accuracy and the pull-in time largely depend on the filter characteristics of the filter unit 21 that removes jitter noise. Since the jitter amount is generated due to variations in the arrival delay time of the synchronization packet generated in the LAN, it greatly varies depending on the topology of the network, the performance of the switch constituting the network, and the traffic state. If the noise cannot be removed, a frequency error remains. Therefore, considering that noise is removed as much as possible, it is better to increase the number of filter stages of the filter unit 21. However, if the number of filter stages is increased, the pull-in time becomes long. Therefore, if there is a restriction on the pull-in time according to the standard or the like, the restriction may not be satisfied.
  • This technology has been made in view of such a situation, and enables frequency synchronization to be realized in a shorter time.
  • a synchronization processing apparatus calculates a jitter amount calculation unit that calculates a jitter amount based on a synchronization packet including time information, and calculates a cumulative value of the jitter amount calculated by the jitter amount calculation unit.
  • a synchronization processing device calculates a jitter amount based on a synchronization packet including time information, calculates a cumulative value of the calculated jitter amount, and calculates the calculated jitter. Outputting a frequency error correction value from the accumulated value of the quantity, and outputting a frequency control voltage based on the frequency error correction value.
  • a program calculates a jitter amount calculation unit that calculates a jitter amount based on a synchronization packet including time information, and a cumulative value of the jitter amount calculated by the jitter amount calculation unit.
  • a frequency error correction unit that outputs a frequency error correction value from a cumulative value of the jitter amount calculated by the accumulation unit, and a control voltage output unit that outputs a frequency control voltage based on the frequency error correction value It is for functioning.
  • a jitter amount is calculated based on a synchronization packet including time information, a cumulative value of the calculated jitter amount is calculated, and a frequency error correction value is calculated from the calculated cumulative value of the jitter amount.
  • the frequency control voltage based on the frequency error correction value is output.
  • the synchronization processing device may be an independent device, or may be an internal block constituting one device.
  • frequency synchronization can be realized in a shorter time.
  • FIG. 18 is a block diagram illustrating a configuration example of an embodiment of a computer to which the present technology is applied.
  • FIG. 2 is a block diagram showing a first embodiment of the receiving apparatus.
  • the receiving apparatus 100 in FIG. 2 shows the configuration of the part related to the synchronization processing in the entire configuration.
  • parts corresponding to those in FIG. There will be no repeated explanation as appropriate.
  • the receiving apparatus 100 in FIG. 2 includes a NIC 1, a synchronization packet processing unit 2, a frequency error detection unit 111, a clock generation unit 4, a counter 5, a clock unit 6, and a synchronization signal generation unit 7. That is, the receiving apparatus 100 is configured in the same manner as the receiving apparatus in FIG. 1 except for the frequency error detection unit 111.
  • the frequency error detection unit 111 includes a jitter accumulation unit 121, a comparison unit 122, a gain adjustment unit 123, a control voltage generation unit 124, and a DAC & LPF 125.
  • the jitter accumulating unit 121 accumulates the jitter amount sequentially supplied from the jitter amount calculating unit 14 and outputs the accumulated jitter value as the accumulation result to the comparing unit 122.
  • the comparison unit 122 compares the jitter accumulation value from the jitter accumulation unit 121 with an upper limit threshold DH (hereinafter referred to as an upper limit value DH) and a lower limit threshold DL (hereinafter referred to as a lower limit value DL). Then, it is determined whether the jitter cumulative value has reached either the upper limit value DH or the lower limit value DL.
  • reaching either the upper limit value DH or the lower limit value DL means that the jitter accumulated value is equal to or exceeds the upper limit value DH or the lower limit value DL.
  • the upper limit value DH and the lower limit value DL are preset in the comparison unit 122.
  • the comparison unit 122 When the jitter cumulative value has reached the upper limit value DH, the comparison unit 122 outputs a control value corresponding to the upper limit value DH to the gain adjustment unit 123, and the jitter cumulative value has reached the lower limit value DL. In this case, a control value corresponding to the lower limit value DL is output to the gain adjustment unit 123.
  • This control value is a correction value for correcting the frequency error, and the control value corresponding to the upper limit value DH and the control value corresponding to the lower limit value DL have different signs. For example, if the control value corresponding to the upper limit value DH is “ ⁇ 1”, the control value corresponding to the lower limit value DL is “+1”.
  • the gain adjustment unit 123 performs gain adjustment that is a process of applying a predetermined gain to the control value that is the output of the comparison unit 122.
  • gain adjustment is a process of applying a predetermined gain to the control value that is the output of the comparison unit 122.
  • the control voltage generation unit 124 generates a VCO control voltage for correcting the frequency error by accumulating the control value after gain adjustment, which is the output of the gain adjustment unit 123, and outputs the VCO control voltage to the DAC & LPF 125.
  • the DAC & LPF 125 converts the digital VCO control voltage from the control voltage generation unit 124 into an analog signal (D / A conversion), and further performs a low-pass filter process and outputs the same as the DAC & LPF 24 in FIG.
  • the gain adjustment is performed from the comparison unit 122.
  • Nothing is output to the unit 123. Therefore, when the accumulated jitter value does not reach either the upper limit value DH or the lower limit value DL, the operation of the gain adjustment unit 123 or the DAC & LPF 125 is not changed, and the clock generation unit 4 has the same VCO control as that immediately before. The voltage is output continuously.
  • the frequency error detection unit 111 calculates a jitter cumulative value, and detects whether the calculated jitter cumulative value has reached either the upper limit value DH or the lower limit value DL. .
  • arrival delay time depends on the LAN cable length, the network configuration such as the switch, and the synchronization packet size.
  • the transmission of the synchronization packet is immediately performed if it does not overlap with the transmission of other packets. Executed. However, when it overlaps with the transmission of other packets, the transmission of the synchronous packet is postponed, and the output waiting time depends on the time required for the transmission of other packets and is not constant. For this reason, not only a constant passing delay but also a delay variation represented by the following equation (2) is observed on the receiving side.
  • offset (1), offset (2), offset (3), offset (4), ... take different values.
  • offset (1) ⁇ offset (2) ⁇ offset (3) ⁇ offset (4) ⁇ ... Is satisfied under certain conditions, the jitter expressed by the following equation (3) The quantity will be observed at the receiver.
  • a certain condition is a condition in which a frequency lock of the clock frequency is achieved prior to time synchronization, or a synchronization packet is generated at a short time interval such that the difference in offset between samples is sufficiently small. It is.
  • the cumulative addition of the jitter amount provides a variation in arrival delay time for each sample shifted by ⁇ (1) as represented by the following equation (5).
  • FIG. 4 shows a measurement example of the jitter amount, the jitter accumulated value, and the arrival delay time in a state where the offset of the clock on the transmission side and the reception side is zero.
  • the accumulated jitter value obtained by accumulating the jitter amount takes the minimum value B and fluctuates in the same manner as the arrival delay time that takes the minimum value C.
  • the arrival delay time for each sample is obtained by correcting (shifting) the cumulative jitter value by +9 microseconds in all samples. .
  • the jitter amount calculated by the jitter amount calculation unit 14 is affected by fluctuations in the arrival delay time of the synchronization packet on the network. This is equivalent to the combined effect of error and arrival delay time variation.
  • the accumulated jitter value which is the accumulated amount of jitter, can be divided into a cumulative equivalent of the clock frequency error on the transmission side and the reception side and a cumulative equivalent of the arrival delay time. Then, as can be seen from FIG. 4, the accumulated equivalent of the arrival delay time has a property of staying within a certain range.
  • the jitter cumulative value exceeds the upper limit value DH or the lower limit value DL. This is due to the cumulative amount of clock frequency errors on the transmitting and receiving sides.
  • the jitter accumulation value calculated by the jitter accumulation unit 121 exceeds the upper limit value DH and the lower limit value DL.
  • the jitter accumulated value calculated by the jitter accumulating unit 121 does not exceed the range between the upper limit value DH and the lower limit value DL.
  • offset (1) ⁇ offset (2) ⁇ offset (3) ⁇ offset (4) ⁇ ... occurs, the jitter accumulated value calculated by the jitter accumulating unit 121 becomes the upper limit value DH after a predetermined time has elapsed. To reach.
  • the clock frequency error is eliminated by adjusting the VCO control voltage so that the jitter accumulated value calculated by the jitter accumulating unit 121 does not exceed the predetermined upper limit value DH and lower limit value DL. can do. That is, it is possible to realize high-accuracy frequency synchronization that eliminates the influence of jitter that varies greatly depending on the topology of the network, the performance of the switches constituting the network, and the traffic state.
  • FIG. 5 illustrates an operation example of the frequency error detection unit 111 of the reception device 100.
  • the reception time recording unit 12, the jitter amount calculation unit 14, the frequency error detection unit 111, the clock generation unit 4, and the counter 5 constitute a frequency lock loop circuit.
  • the upper limit value DH and the lower limit value DL are set in advance.
  • the upper limit value DH and the lower limit value DL are determined depending on how much delay time and delay fluctuation the receiving apparatus 100 (synchronization processing apparatus) guarantees.
  • the upper limit value DH and the lower limit value DL can be set from a measurement result using the jitter amount, in addition to setting a predetermined value in the comparison unit 122 in advance.
  • the comparator 122 outputs a control value for decreasing the clock frequency when the jitter cumulative value reaches the upper limit value DH, and outputs a control value for increasing the clock frequency when the jitter cumulative value reaches the lower limit value DL. . Therefore, when the jitter cumulative value reaches the upper limit value DH or the lower limit value DL, frequency lock loop control for supplying a VCO control voltage for shifting the clock frequency in the reverse direction is executed.
  • the jitter cumulative value repeats inversion when reaching the upper limit value DH or the lower limit value DL, and stabilizes after a certain period of time. Since the frequency error of the receiving apparatus 100 becomes smaller each time this inversion is repeated, the period during which the VCO control voltage holds a constant value becomes gradually longer.
  • FIG. 6 is a flowchart for explaining the frequency synchronization control processing according to the first embodiment of the receiving apparatus 100. This process is executed each time a synchronization packet is received by the synchronization packet receiving unit 11 of the receiving apparatus 100, for example.
  • the reception time recording unit 12 and the transmission time recording unit 13 record the reception time and the transmission time in step S1. That is, the reception time recording unit 12 records the count value of the counter 5 at the time when the synchronization packet is received as the reception time.
  • the transmission time recording unit 13 extracts and records the transmission time included in the synchronization packet supplied from the synchronization packet receiving unit 11.
  • step S ⁇ b> 2 the jitter amount calculation unit 14 calculates the expression (1) based on the reception time and transmission time of the two adjacent synchronization packets recorded in the reception time recording unit 12 and the transmission time recording unit 13. To calculate the jitter amount. The calculated jitter amount is output to the jitter accumulating unit 121.
  • step S 3 the jitter accumulating unit 121 accumulates the jitter amount supplied from the jitter amount calculating unit 14, and outputs the accumulated jitter value as the accumulation result to the comparing unit 122.
  • step S4 the comparison unit 122 determines whether the jitter accumulation value from the jitter accumulation unit 121 has reached either the upper limit value DH or the lower limit value DL.
  • step S4 If it is determined in step S4 that the accumulated jitter value has not reached either the upper limit value DH or the lower limit value DL, the process ends.
  • step S4 if it is determined in step S4 that the accumulated jitter value has reached either the upper limit value DH or the lower limit value DL, the process proceeds to step S5.
  • step S5 the comparison unit 122 outputs a control value corresponding to the upper limit value DH or the lower limit value DL to the gain adjustment unit 123. That is, when the accumulated jitter value reaches the upper limit value DH, the comparison unit 122 outputs a control value corresponding to the upper limit value DH to the gain adjustment unit 123. On the other hand, when the accumulated jitter value has reached the lower limit value DL, the comparison unit 122 outputs a control value corresponding to the lower limit value DL to the gain adjustment unit 123.
  • step S6 the gain adjustment unit 123 performs gain adjustment that applies a predetermined gain to the control value that is output from the comparison unit 122.
  • step S7 the control voltage generation unit 124 generates a VCO control voltage that corrects the frequency error by accumulating the control value after gain adjustment, which is an output of the gain adjustment unit 123, and outputs the VCO control voltage to the DAC & LPF 125.
  • step S8 the DAC & LPF 125 performs a D / A conversion process for converting the digital VCO control voltage generated by the control voltage generation unit 124 into an analog signal, and a low-pass filter process for the VCO control voltage after the D / A conversion process.
  • step S9 the clock generation unit 4 generates a clock CLK with the clock frequency adjusted based on the VCO control voltage from the DAC & LPF 125.
  • the adjusted clock frequency is output to the counter 5, the clock unit 6, the synchronization signal generation unit 7 and the like, and the processing is completed.
  • the above processing is executed each time a synchronization packet is received by the receiving apparatus 100 of FIG.
  • the receiving apparatus 100 does not have a noise removal filter unlike the conventional receiving apparatus, and compares the accumulated jitter value obtained by accumulating the calculated jitter amount with the upper limit value DH and the lower limit value DL, thereby performing VCO control. A voltage can be generated. Therefore, in the receiving apparatus 100, in the case where the network noise is large in the conventional receiving apparatus, and it is difficult to remove noise unless a large number of filter stages are provided, the frequency synchronization is effectively established. be able to. That is, according to the receiving apparatus 100, frequency synchronization can be realized in a shorter time and with higher accuracy.
  • FIG. 7 is a block diagram showing a second embodiment of the receiving apparatus.
  • parts corresponding to those in FIG. 2 are denoted by the same reference numerals, and overlapping description will be omitted as appropriate.
  • the frequency error detection unit 141 differs from the frequency error detection unit 111 of FIG. 2 only in the jitter accumulation unit 161 and the comparison unit 162.
  • the jitter accumulating unit 161 accumulates the jitter amount sequentially supplied from the jitter amount calculating unit 14 and outputs the accumulated jitter value to the comparing unit 122 as in the jitter accumulating unit 121 of FIG.
  • the jitter accumulation unit 161 resets the jitter accumulation value stored therein to zero (shifts the jitter accumulation value until it becomes zero).
  • the comparison unit 162 compares the jitter cumulative value with the upper limit value DH and the lower limit value DL, and the jitter cumulative value reaches either the upper limit value DH or the lower limit value DL, similarly to the comparison unit 122 of FIG.
  • the corresponding control value is output to the gain adjustment unit 123.
  • the comparison unit 162 outputs a DL control signal to the jitter accumulation unit 161 when the jitter accumulation value reaches the lower limit value DL.
  • the accumulated jitter value is shifted by a certain constant from the true arrival delay time. Further, the jitter accumulated value may be shifted from the true arrival delay time to the minus side depending on the sign (error direction) of the frequency error on the receiving side, the calculation start timing of the jitter accumulated value, and the like. However, since the true arrival delay time should be a positive sign, when the jitter accumulated value is shifted to the negative side, it can be shifted to the positive side.
  • the jitter accumulation unit 161 When the DL control signal is supplied from the comparison unit 162, the jitter accumulation unit 161 resets the jitter accumulation value stored therein to zero. Since the jitter accumulation unit 161 performs the zero reset operation, it is not necessary to consider the minus side. Therefore, the width from the upper limit value DH to the lower limit value DL set by the comparison unit 162 is set to the first value described above. It can be set smaller than the embodiment. If the range from the upper limit value DH to the lower limit value DL can be set small, the time required for the frequency synchronization control to become a dead zone can be shortened, so that the time required for frequency pull-in is further increased than in the first embodiment. Can be shortened.
  • FIG. 8 illustrates an operation example of the frequency error detection unit 141 according to the second embodiment.
  • the lower limit value DL can be set to zero
  • the upper limit value DH can be set to ⁇ times the arrival jitter J in the network, that is, J ⁇ ⁇ .
  • FIG. 9 shows the relationship between the jitter accumulated value and the true arrival delay time after the clock frequency on the reception side is synchronized with the transmission side.
  • the gray area corresponds to the broken line range of the arrival delay time or the accumulated jitter value in FIG. 4, and indicates the operating range of the arrival delay time or the accumulated jitter value. In FIG. 9, it is assumed that the true arrival delay time is known.
  • the maximum value of the true arrival delay time is set to delay_max, and the minimum value of the true arrival delay time is set to delay_min.
  • the jitter width J is 70 [ns]
  • the maximum value of true arrival delay time delay_max 100 [ns]
  • the minimum value of true arrival delay time delay_min 30 [ns].
  • the lower limit DL can be set to zero corresponding to the zero reset, and the upper limit DH can be set to 70 [ns] ⁇ ⁇ corresponding to the jitter width J. Therefore, the width from the upper limit DH to the lower limit DL Can be set smaller than the first embodiment described above.
  • FIG. 10 is a flowchart for explaining the frequency synchronization control processing according to the second embodiment of the receiving apparatus 100. This process is executed each time a synchronization packet is received by the synchronization packet receiving unit 11 of the receiving apparatus 100, for example.
  • steps S21 to S24 are the same processes as steps S1 to S4 in FIG. 6 described above, description thereof will be omitted.
  • step S24 of FIG. 10 If it is determined in step S24 of FIG. 10 that the accumulated jitter value has reached either the upper limit value DH or the lower limit value DL, the process proceeds to step S25, and the comparison unit 162 reaches the lower limit value DL. Judge whether it is.
  • step S25 If it is determined in step S25 that the jitter accumulation value has reached the lower limit DL, the process proceeds to step S26, and the comparison unit 162 outputs a DL control signal to the jitter accumulation unit 161.
  • step S27 the jitter accumulating unit 161 resets the jitter accumulated value stored therein to zero based on the supplied DL control signal.
  • step S25 if it is determined in step S25 that the accumulated jitter value has not reached the lower limit value DL, that is, has reached the upper limit value DH, the processing in steps S26 and S27 is skipped.
  • steps S28 to S32 are the same processes as steps S5 to S9 of FIG. 6 described above, description thereof will be omitted.
  • the above processing is executed every time the synchronization packet is received by the receiving apparatus 100 of FIG.
  • frequency synchronization can be realized in a shorter time and with higher accuracy as in the first embodiment. Also, since the width (dead zone) from the upper limit value DH to the lower limit value DL can be set smaller than the receiving apparatus 100 of FIG. 2, the time required for frequency acquisition is further reduced as compared with the first embodiment. be able to.
  • the jitter accumulating unit 161 uses the jitter accumulated value held internally. Set to zero.
  • the value set when the DL control signal is supplied can be a predetermined value other than zero.
  • the value set when the DL control signal is supplied may be “20”.
  • the jitter accumulating unit 161 needs to further include an adder that adds the held jitter accumulated value until the predetermined value is reached.
  • the jitter cumulative value is set to zero, a reset operation of the internal memory that holds the jitter cumulative value can be used. Therefore, it is possible to realize a simpler configuration by adopting zero reset.
  • FIG. 11 is a block diagram showing a third embodiment of the receiving apparatus. Also in FIG. 11, parts corresponding to those in FIGS. 2 and 7 are denoted by the same reference numerals, and overlapping description will be omitted as appropriate.
  • the frequency error detection unit 181 is different from the frequency error detection unit 141 in FIG. 7 in that the jitter accumulation unit 201 and the comparison unit 203 are different, and a minimum value side sample detection unit 202 and a sample number counter 204 are newly provided. ing.
  • the jitter accumulating unit 201 performs processing for accumulating the supplied jitter amount in the same manner as the jitter accumulating unit 161 in FIG. Further, when a DL control signal is supplied from the comparison unit 203, the jitter accumulation unit 201 sets the jitter accumulation value stored therein to the first value.
  • the first value can be set to zero, for example, as in the second embodiment described above.
  • a DH control signal may be supplied from the comparison unit 203 to the jitter accumulation unit 201 in addition to the DL control signal.
  • the jitter accumulation unit 201 sets the jitter accumulation value stored therein to the second value.
  • the second value may be a value between the upper limit value DH and the lower limit value DL, and may be, for example, an intermediate value between the upper limit value DH and the lower limit value DL.
  • the jitter accumulated value calculated by the jitter accumulating unit 201 is supplied to the minimum value side sample detecting unit 202.
  • the minimum value side sample detection unit 202 performs processing for detecting the jitter accumulated value on the minimum value side among the jitter accumulated values of the jitter width J supplied from the jitter accumulating unit 201 and outputting the detected jitter accumulated value to the comparing unit 203.
  • the comparison unit 203 compares the supplied jitter cumulative value with the upper limit value DH and the lower limit value DL, and the jitter cumulative value reaches either the upper limit value DH or the lower limit value DL, similarly to the comparison unit 162 of FIG. If so, the corresponding control value is output to the gain adjustment unit 123.
  • the comparison unit 203 supplies a DL control signal to the jitter accumulation unit 201 when the jitter accumulation value reaches the lower limit DL.
  • the comparison unit 203 uses the sample number counter 204 to count the number of times the jitter cumulative value has reached the upper limit value DH continuously (number of continuous arrivals). When the number of continuous arrivals at the upper limit value DH becomes equal to or greater than a predetermined threshold value N TH , the comparison unit 203 supplies a DH control signal to the jitter accumulation unit 201.
  • the minimum value side sample detection unit 202 outputs only a jitter accumulated value within a range of, for example, ⁇ 10 [ns] to 20 [ns] to the comparison unit 203 as the minimum value side sample.
  • the DH control signal is supplied to the jitter accumulating unit 201.
  • the sample number counter 204 counts and stores the number of continuous arrivals of the jitter accumulated value in the comparison unit 203 (the number of samples of the synchronization packet) under the control of the comparison unit 203.
  • the sample number counter 204 may be a timer for measuring time, and instead of the number of times the cumulative jitter value has continuously reached the upper limit value DH, the state where the cumulative jitter value has reached the upper limit value DH continues. It may be one that calculates time.
  • the comparison unit 203 supplies a DH control signal to the jitter accumulation unit 201 when the state where the jitter accumulation value reaches the upper limit value DH continues for a certain time or longer.
  • the reason for using only the jitter accumulated value on the minimum value side among the jitter accumulated values supplied from the jitter accumulating unit 201 will be described.
  • the jitter accumulation value becomes the minimum value when the synchronization packet is transmitted immediately on the network without overlapping with the transmission of other packets. Therefore, the state (condition) in which the accumulated jitter value becomes the minimum value is fixed, and the minimum value is stable. This is also apparent from the minimum value B of the accumulated jitter value and the minimum value C of the arrival delay time in FIG.
  • the minimum value-side sample detection unit 202 is provided in order to use a more stable minimum value-side jitter accumulated value.
  • the lower limit value DL and the upper limit value DH set by the comparison unit 203 are set to be in a narrower range (dead zone) in accordance with the minimum value side sample that is the output of the minimum value side sample detection unit 202. can do.
  • FIG. 12 shows an operation example when the jitter cumulative value reaches the lower limit DL.
  • the jitter accumulated value close to the side indicated by the broken line is the sample on the minimum value side
  • the jitter accumulated value close to the side indicated by the solid line is the maximum.
  • a sample on the value side is shown.
  • the jitter cumulative value output from the minimum value side sample detection unit 202 to the comparison unit 203 is a sample within a certain height range from the broken line in the jitter width J.
  • the calculated jitter cumulative value gradually decreases in the range of the jitter width J.
  • the DL control signal is supplied to the jitter accumulating unit 201, and the jitter accumulated value held in the jitter accumulating unit 201 is reset (shifted to zero).
  • the comparison unit 203 outputs a control value corresponding to the lower limit value DL to the gain adjustment unit 123. Therefore, according to the control value, the VCO control voltage changes the clock frequency. It is changed to raise.
  • the comparison unit 203 executes only the process of correcting the jitter cumulative value within the range between the lower limit DL and the upper limit DH when reaching the first lower limit DL. As a result, the frequency pull-in time can be further shortened.
  • the VCO control voltage may be changed from when the lower limit DL is first reached, or the second embodiment.
  • the control value corresponding to the lower limit DL may not be output when the first lower limit DL is detected. That is, whether or not to output a control value can be set as appropriate for the first detection of reaching the lower limit DL.
  • FIG. 13 shows an operation example when the jitter cumulative value reaches the upper limit value DH.
  • the calculated jitter cumulative value gradually increases in the range of the jitter width J. Then, when the jitter accumulated value greater than or equal to the upper limit value DH continues for N TH times, when converted into time, when the jitter accumulated value greater than or equal to the upper limit value DH continues for TH time, the comparison unit 203 converts the DH control signal into the jitter accumulation unit. It supplies to 201.
  • the DH control signal is supplied to the jitter accumulation unit 201, the jitter accumulation value held in the jitter accumulation unit 201 is shifted to an intermediate value between the lower limit value DL and the upper limit value DH. In the example of FIG. 13, assuming that the lower limit value DL is zero, the jitter accumulated value held in the jitter accumulating unit 201 is shifted to DH / 2.
  • the comparison unit 203 When the accumulated jitter value equal to or higher than the upper limit value DH continues for TH time, the comparison unit 203 outputs a control value corresponding to the upper limit value DH to the gain adjustment unit 123. Therefore, according to the control value, the VCO control voltage becomes the clock frequency. Is changed to lower. However, in this case as well, when the lower limit DL described with reference to FIG. 12 is reached, the control value for changing the VCO control voltage is not output in the first detection, and the upper limit value DH is detected from the second and subsequent detections. The corresponding control value is output to the gain adjustment unit 123.
  • the upper limit value DH and the width (dead band width) of the lower limit value DL and the upper limit value DH are set as the jitter width J. Can be set without depending on
  • the upper limit value DH and the widths of the lower limit value DL and the upper limit value DH need to be set in accordance with the jitter width J. Therefore, according to the third embodiment, the frequency pull-in time can be further shortened as compared with the first and second embodiments.
  • FIG. 14 is a flowchart for explaining a frequency synchronization control process according to the third embodiment of the receiving apparatus 100. This process is executed each time a synchronization packet is received by the synchronization packet receiving unit 11 of the receiving apparatus 100, for example.
  • the jitter amount calculation unit 14 calculates the jitter amount based on the reception time and transmission time of the two synchronization packets of the received synchronization packet and the synchronization packet received before that. Then, in the jitter accumulating unit 201, the jitter accumulated value is calculated and supplied to the minimum value side sample detecting unit 202.
  • step S44 the minimum value side sample detection unit 202 determines whether or not the jitter accumulated value supplied from the jitter accumulation unit 201 is a sample on the minimum value side within a certain range from the minimum value.
  • step S44 If it is determined in step S44 that the supplied cumulative jitter value is not the sample on the minimum value side, the process ends.
  • step S44 determines whether the supplied jitter cumulative value is a sample on the minimum value side. If it is determined in step S44 that the supplied jitter cumulative value is a sample on the minimum value side, the process proceeds to step S45, and the minimum value side sample detection unit 202 sends the jitter cumulative value to the comparison unit 203. Output.
  • step S46 the comparison unit 203 determines whether the jitter accumulated value from the minimum value side sample detection unit 202 has reached either the upper limit value DH or the lower limit value DL.
  • step S46 If it is determined in step S46 that the accumulated jitter value has not reached either the upper limit value DH or the lower limit value DL, the process ends.
  • step S46 determines whether the accumulated jitter value has reached either the upper limit value DH or the lower limit value DL. If it is determined in step S46 that the accumulated jitter value has reached either the upper limit value DH or the lower limit value DL, the process proceeds to step S47, and the comparison unit 203 reaches the lower limit value DL. Is detected.
  • step S47 If it is determined in step S47 that the lower limit DL has been reached, the process proceeds to step S48, and the comparison unit 203 supplies the DL control signal to the jitter accumulation unit 201.
  • step S49 the jitter accumulating unit 201 resets the jitter accumulated value stored therein to zero based on the supplied DL control signal.
  • step S47 if it is determined in step S47 that the lower limit value DL has not been reached, that is, if the upper limit value DH has been detected, the process proceeds to step S50, and the comparison unit 203 determines that the upper limit value DH is greater than or equal to the upper limit value DH. It is determined whether or not the state of continues to occur for TH time.
  • step S50 If the cumulative jitter value not less than the upper limit value DH continues for at least N TH times, and it is determined in step S50 that the state exceeding the upper limit value DH continues to occur for the TH time, the process proceeds to step S51. move on.
  • step S ⁇ b> 51 the comparison unit 203 resets the number of consecutive arrivals at the upper limit value DH, which is the count value of the sample number counter 204, and outputs a DH control signal to the jitter accumulation unit 201.
  • step S52 the jitter accumulating unit 201 calculates the jitter accumulated value stored therein as a predetermined value (for example, DH / 2) between the upper limit value DH and the lower limit value DL based on the supplied DH control signal. ).
  • a predetermined value for example, DH / 2
  • step S50 determines whether a state equal to or greater than the upper limit value DH has not occurred continuously for TH time. If it is determined in step S50 that a state equal to or greater than the upper limit value DH has not occurred continuously for TH time, the process proceeds to step S53.
  • step S ⁇ b> 53 the comparison unit 203 increments the count value of the sample number counter 204 that counts the number of continuous arrivals to the upper limit value DH by 1, and ends the process.
  • step S54 the comparison unit 203 determines whether reaching the lower limit DL or detecting the continuation state equal to or higher than the upper limit DH is the second or subsequent detection. If it is determined in step S54 that the detection is not the second or later detection, that is, the first detection, the processing ends.
  • step S54 when it is determined in step S54 that the detection is performed for the second time or later, the process proceeds to step S55, and the receiving apparatus 100 sequentially executes the processes of steps S55 to S59. Since the process of step S55 thru
  • the above processing is executed each time a synchronization packet is received by the receiving apparatus 100 of FIG.
  • the width from upper limit value DH to lower limit value DL can be set smaller than in receiving apparatus 100 in FIG. 2 or FIG. 7, so that it is even more than in the first and second embodiments.
  • the time required for frequency acquisition can be shortened.
  • the series of processes described above can be executed by hardware or can be executed by software.
  • a program constituting the software is installed in the computer.
  • the computer includes, for example, a general-purpose personal computer capable of executing various functions by installing various programs by installing a computer incorporated in dedicated hardware.
  • FIG. 15 is a block diagram showing an example of the hardware configuration of a computer that executes the above-described series of processing by a program.
  • a CPU Central Processing Unit
  • ROM Read Only Memory
  • RAM Random Access Memory
  • An input / output interface 305 is further connected to the bus 304.
  • An input unit 306, an output unit 307, a storage unit 308, a communication unit 309, and a drive 310 are connected to the input / output interface 305.
  • the input unit 306 includes a keyboard, a mouse, a microphone, and the like.
  • the output unit 307 includes a display, a speaker, and the like.
  • the storage unit 308 includes a hard disk, a nonvolatile memory, and the like.
  • the communication unit 309 includes a network interface and the like.
  • the drive 310 drives a removable recording medium 311 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory.
  • the CPU 301 loads the program stored in the storage unit 308 to the RAM 303 via the input / output interface 305 and the bus 304 and executes the program, for example. Is performed.
  • the program can be installed in the storage unit 308 via the input / output interface 305 by attaching the removable recording medium 311 to the drive 310. Further, the program can be received by the communication unit 309 via a wired or wireless transmission medium such as a local area network, the Internet, or digital satellite broadcasting, and can be installed in the storage unit 308. In addition, the program can be installed in advance in the ROM 302 or the storage unit 308.
  • Embodiments of the present technology are not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present technology.
  • this technique can also take the following structures.
  • a jitter amount calculation unit for calculating a jitter amount based on a synchronization packet including time information;
  • An accumulator for calculating an accumulative value of the jitter amount calculated by the jitter amount calculator;
  • a frequency error correction unit that outputs a frequency error correction value from a cumulative value of the jitter amount calculated by the accumulation unit;
  • a control voltage output unit that outputs a frequency control voltage based on the frequency error correction value.
  • the frequency error correction unit compares the accumulated value of the jitter amount calculated by the accumulating unit with an upper limit threshold and a lower limit threshold, and the accumulated value of the jitter amount calculated by the accumulating unit The synchronization processing device according to (1), wherein the frequency error correction value is output when a lower limit threshold is exceeded.
  • the frequency error correction unit outputs the frequency error correction value for reducing the frequency when the cumulative value of the jitter amount exceeds the upper threshold value, and the cumulative value of the jitter amount exceeds the lower threshold value
  • the synchronization processing device according to (2), wherein the frequency error correction value for increasing the frequency is output.
  • the synchronous processing device according to (4) or (5), wherein the synchronous processing device is set between the threshold values.
  • the frequency error correction unit detects a state where the accumulated value of the jitter amount calculated by the accumulating unit exceeds the lower limit threshold or the upper limit threshold continues for a predetermined time.
  • the synchronous processing device according to any one of (4) to (6), wherein the frequency error correction value is output in the case of detection after the second time.
  • the synchronization processing device according to any one of (1) to (7), further including a gain adjustment unit that adjusts a gain with respect to the frequency error correction value output from the frequency error correction unit.
  • Synchronous processing device Calculate the amount of jitter based on the synchronization packet including time information, Calculate the cumulative value of the calculated jitter amount, Output a frequency error correction value from the cumulative value of the calculated jitter amount,
  • a synchronization processing method including a step of outputting a frequency control voltage based on the frequency error correction value.
  • a jitter amount calculation unit for calculating a jitter amount based on a synchronization packet including time information; An accumulator for calculating an accumulative value of the jitter amount calculated by the jitter amount calculator; A frequency error correction unit that outputs a frequency error correction value from a cumulative value of the jitter amount calculated by the accumulation unit; A program for functioning as a control voltage output unit that outputs a frequency control voltage based on the frequency error correction value.

Landscapes

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Abstract

　本技術は、周波数同期をより短時間で実現することができるようにする同期処理装置、同期処理方法、およびプログラムに関する。 ジッタ量計算部は、時刻情報を含む同期パケットに基づいて、ジッタ量を計算する。ジッタ累積部は、ジッタ量計算部で計算されたジッタ量の累積値を計算する。比較部は、計算されたジッタ量の累積値から周波数誤差補正値を出力する。制御電圧生成部は、周波数誤差補正値に基づく周波数制御電圧を出力する。本技術は、例えば、送信装置と時刻同期をとる受信装置に適用できる。

Description

同期処理装置、同期処理方法、およびプログラム
　本技術は、同期処理装置、同期処理方法、およびプログラムに関し、特に、周波数同期をより短時間で実現することができるようにする同期処理装置、同期処理方法、およびプログラムに関する。
　送信装置から送られてくる、送信側の時刻情報が含まれた同期パケットを利用して、送信装置と時刻同期をとる受信装置が知られている（特許文献１，２）。
　図１は、送信装置と時刻同期をとる受信装置の従来の構成例を示している。なお、図１の受信装置は、その全構成のうち、同期処理に関する部分の構成を示したものであり、いわば同期処理装置の構成ともいえる。
　図１の受信装置は、NIC（ネットワークインタフェースカード）１、同期パケット処理部２、周波数誤差検出部３、クロック発生部４、カウンタ５、時計部６、および同期信号生成部７により構成される。
　NIC１は、非同期ネットワークであるLAN（Local Area Network）に接続され、自装置宛てのパケットを受信し、後段に出力する。NIC１は、送信装置からの同期パケットを受信した場合、受信した同期パケットを同期パケット処理部２に出力する。同期パケットには、その同期パケットを送信装置が出力した時刻（送信時刻）を示す送信時刻情報が含まれている。
　同期パケット処理部２は、同期パケット受信部１１、受信時刻記録部１２、送信時刻記録部１３、およびジッタ量計算部１４により構成される。
　同期パケット受信部１１は、NIC１から供給される同期パケットを取得（受信）し、受信時刻記録部１２と送信時刻記録部１３に出力する。
　受信時刻記録部１２は、同期パケット受信部１１で同期パケットが受信された時点における、カウンタ５のカウント値を受信時刻として記録する。送信時刻記録部１３は、同期パケット受信部１１から供給された同期パケットに含まれる送信時刻を抽出して記録する。受信時刻記録部１２は、直近の２つの同期パケットを受信したときの受信時刻を記録（保持）し、送信時刻記録部１３は、直近の２つの同期パケットの送信時刻を記録（保持）している。
　ジッタ量計算部１４は、受信時刻記録部１２と送信時刻記録部１３に記録されている、隣接する２つの同期パケットの受信時刻および送信時刻に基づいて、ジッタ量を計算する。つまり、ジッタ量計算部１４は、隣接する２つの同期パケットの、受信時刻間の差分である第１の差分と、送信時刻間の差分である第２の差分との差分を、ジッタ量として算出する。
　具体的には、ある同期パケットに係る受信時刻をｔ（ａ）、送信時刻をｓ（ａ）とし、その次の同期パケットの受信時刻をｔ（ｂ）、送信時刻をｓ（ｂ）とすると、ジッタ量計算部１４は、以下の式（１）により、ジッタ量を算出する。
ジッタ量＝（ｔ（ｂ）－ｔ（ａ））―（ｓ（ｂ）－ｓ（ａ）） ・・・（１）
　式（１）において、（）内のａ及びｂは同期パケットのサンプル番号を表す。ここで求められるジッタ量は、ネットワーク上での同期パケットの遅延時間変動の影響を受けない状況下では、送信側と受信側のクロック周波数誤差に相当する。また、ネットワーク上での同期パケットの遅延時間変動の影響を受ける状況下では、ジッタ量は、送信側と受信側のクロック周波数誤差と、遅延時間変動の影響が、合成されたものに相当する。
　周波数誤差検出部３は、フィルタ部２１、累積部２２、量子化部２３、およびDAC&LPF２４により構成される。
　フィルタ部２１には、ジッタ量計算部１４で計算されたジッタ量が供給される。フィルタ部２１は、供給されるジッタ量のノイズを除去する平滑化フィルタ等のフィルタ処理を実行する。フィルタ部２１は、ノイズ除去後のジッタ量を累積部２２に出力する。
　累積部２２は、フィルタ部２１の出力を累積し、累積結果を量子化部２３に出力する。累積部２２はジッタ＝０時点の制御電圧を保持する機能を有する。
　量子化部２３は、累積部２２の出力を量子化する。DAC&LPF２４は、量子化部２３による量子結果である量子化値をD/A変換し、さらにローパスフィルタ処理を施す。DAC&LPF２４の出力は、周波数誤差を補正する制御を行うVCO制御電圧（信号）となっている。
　クロック発生部４は、周波数誤差検出部３からのVCO制御電圧に基づいて、所定周波数（クロック周波数）のクロックCLKを発生（生成）し、カウンタ５、時計部６、同期信号生成部７等に出力する。クロック発生部４は、例えば、VCXO等の電圧可変型の水晶発振器で構成される。
　カウンタ５は、クロック発生部４で発生されるクロックCLKに基づいてクロック値をカウントする。カウンタ５のカウント値は、同期パケット処理部２の受信時刻記録部１２に供給される。
　時計部６は、クロック発生部４で発生されるクロックCLKに基づいてクロック値をカウントする。時計部６のカウント値は、周波数同期後に、送信時刻記録部１３から供給される送信時刻に書き換えられ、時刻情報として、同期信号生成部７に供給される。
　同期信号生成部７は、クロック発生部４から供給されるクロックCLKに基づいて同期信号を生成し、受信装置内の各部に供給する。時計部６からの時刻情報は、受信側と送信側の同期信号を同位相にするために利用される。
　図１の受信装置による同期処理について簡単に説明する。
　まず、同期パケット処理部２において、式（１）によりジッタ量が計算される。そして、周波数誤差検出部３において、計算されたジッタ量のノイズが除去され、周波数誤差を補正するVCO制御電圧が生成されて、クロック発生部４に供給される。クロック発生部４では、VCO制御電圧に基づいてクロックCLKを発生することで、クロック周波数の周波数誤差が補正される。補正されたクロック周波数のクロックCLKはカウンタ５に供給され、受信時刻記録部１２で受信時刻を記録するときのカウント値の基準とされる。したがって、受信時刻記録部１２、ジッタ量計算部１４、周波数誤差検出部３、クロック発生部４、及びカウンタ５により、周波数ロックループ回路が構成されている。
　受信装置の図示せぬ同期判定部は、周波数の同期が確立したか否かを判定する。上述した周波数ロックループ制御が所定時間実行されることにより、周波数同期が確立したと判定された場合、同期判定部は、送信時刻記録部１３から供給される同期パケットの送信時刻に基づくカウント値の書き換えを、時計部６に許可する。時計部６は、書き換え許可が出た場合、カウント値の書き換えを開始し、書き換え後のカウント値を同期信号生成部７に出力する。
特開２００４－３０４８０９号公報 特開２０１０－２３２８４５号公報
　上述したような周波数同期制御処理において、周波数同期の精度と引込時間は、ジッタ量のノイズを除去するフィルタ部２１のフィルタ特性に大きく依存する。ジッタ量は、LANで発生する同期パケットの到達遅延時間のばらつきによって発生するので、ネットワークのトポロジー、ネットワークを構成するスイッチ性能、トラフィック状態により大きく変化する。ノイズが除去しきれなかった場合、周波数誤差が残ってしまうことになるため、ノイズをできるだけ除去することを考えると、フィルタ部２１のフィルタ段数は多くした方がよい。しかし、フィルタ段数を多くすると引込時間が長くなるため、規格等で引込時間に制約がある場合には、その制約を満たせないこともあり得る。
　本技術は、このような状況に鑑みてなされたものであり、周波数同期をより短時間で実現することができるようにするものである。
　本技術の一側面の同期処理装置は、時刻情報を含む同期パケットに基づいて、ジッタ量を計算するジッタ量計算部と、前記ジッタ量計算部で計算された前記ジッタ量の累積値を計算する累積部と、前記累積部で計算された前記ジッタ量の累積値から周波数誤差補正値を出力する周波数誤差補正部と、前記周波数誤差補正値に基づく周波数制御電圧を出力する制御電圧出力部とを備える。
　本技術の一側面の同期処理方法は、同期処理装置が、時刻情報を含む同期パケットに基づいて、ジッタ量を計算し、計算された前記ジッタ量の累積値を計算し、計算された前記ジッタ量の累積値から周波数誤差補正値を出力し、前記周波数誤差補正値に基づく周波数制御電圧を出力するステップを含む。
　本技術の一側面のプログラムは、コンピュータを、時刻情報を含む同期パケットに基づいて、ジッタ量を計算するジッタ量計算部と、前記ジッタ量計算部で計算された前記ジッタ量の累積値を計算する累積部と、前記累積部で計算された前記ジッタ量の累積値から周波数誤差補正値を出力する周波数誤差補正部と、前記周波数誤差補正値に基づく周波数制御電圧を出力する制御電圧出力部として機能させるためのものである。
　本技術の一側面においては、時刻情報を含む同期パケットに基づいて、ジッタ量が計算され、計算されたジッタ量の累積値が計算され、計算されたジッタ量の累積値から周波数誤差補正値が出力され、周波数誤差補正値に基づく周波数制御電圧が出力される。
　同期処理装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術の一側面によれば、周波数同期をより短時間で実現することができる。
従来の受信装置の構成を示すブロック図である。 本技術が適用された受信装置の第１の実施の形態の構成例を示すブロック図である。 ジッタ累積値と到達遅延時間の関係について説明する図である。 ジッタ累積値と到達遅延時間の関係について説明する図である。 第１の実施の形態の周波数誤差検出部の動作例を示す図である。 第１の実施の形態による周波数同期制御処理を説明するフローチャートである。 本技術が適用された受信装置の第２の実施の形態の構成例を示すブロック図である。 第２の実施の形態の周波数誤差検出部の動作例を示す図である。 第１の実施の形態と第２の実施の形態の上限値DHと下限値DLの設定値の違いについて説明する図である。 第２の実施の形態による周波数同期制御処理を説明するフローチャートである。 本技術が適用された受信装置の第３の実施の形態の構成例を示すブロック図である。 第３の実施の形態の周波数誤差検出部の動作例を示す図である。 第３の実施の形態の周波数誤差検出部の動作例を示す図である。 第３の実施の形態による周波数同期制御処理を説明するフローチャートである。 本技術が適用されたコンピュータの一実施の形態の構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．受信装置の第１の実施の形態
２．受信装置の第２の実施の形態
３．受信装置の第３の実施の形態
＜１．第１の実施の形態＞
［受信装置の構成ブロック図］
　図２は、受信装置の第１の実施の形態を示すブロック図である。
　図２の受信装置１００は、図１と同様に、全構成のうち、同期処理に関する部分の構成を示したものであり、図２において図１と対応する部分については同一の符号を付してあり、重複する説明については適宜省略する。
　図２の受信装置１００は、NIC１、同期パケット処理部２、周波数誤差検出部１１１、クロック発生部４、カウンタ５、時計部６、および同期信号生成部７により構成される。すなわち、受信装置１００は、周波数誤差検出部１１１を除いては、図１の受信装置と同様に構成されている。
　周波数誤差検出部１１１は、ジッタ累積部１２１、比較部１２２、ゲイン調整部１２３、制御電圧生成部１２４、およびDAC&LPF１２５により構成される。
　ジッタ累積部１２１は、ジッタ量計算部１４から順次供給されるジッタ量を累積し、累積結果であるジッタ累積値を比較部１２２に出力する。
　比較部１２２は、ジッタ累積部１２１からのジッタ累積値を、上限の閾値DH（以下、上限値DHという。）、および、下限の閾値DL（以下、下限値DLという。）と比較することで、ジッタ累積値が上限値DHまたは下限値DLのいずれかに到達しているかを判定する。ここで、上限値DHまたは下限値DLのいずれかに到達しているとは、ジッタ累積値が上限値DHまたは下限値DLと同一かそれを超えていることを表す。上限値DH及び下限値DLは、比較部１２２の内部に予め設定されている。
　比較部１２２は、ジッタ累積値が上限値DHに到達している場合には、上限値DHに対応する制御値をゲイン調整部１２３に出力し、ジッタ累積値が下限値DLに到達している場合には、下限値DLに対応する制御値をゲイン調整部１２３に出力する。この制御値は、周波数誤差を補正する補正値となるものであり、上限値DHに対応する制御値と、下限値DLに対応する制御値とは、符号が異なる。例えば、上限値DHに対応する制御値が「－１」であるとすると、下限値DLに対応する制御値は「＋１」となる。
　ゲイン調整部１２３は、比較部１２２の出力である制御値に対して所定のゲインをかける処理であるゲイン調整を行う。上限値DHまたは下限値DLへの一度の到達でVCO制御電圧を大きく変化させたい場合、ゲインは大きく設定され、小さく変化させたい場合には、ゲインが小さく設定される。ゲイン調整部１２３のゲインの値は、ユーザが、入力により、所望の値に設定することができる。
　制御電圧生成部１２４は、ゲイン調整部１２３の出力である、ゲイン調整後の制御値を累積することにより、周波数誤差を補正するVCO制御電圧を生成し、DAC&LPF１２５に出力する。
　DAC&LPF１２５は、図１のDAC&LPF２４と同様に、制御電圧生成部１２４からのデジタルのVCO制御電圧をアナログ信号に変換（D/A変換）し、さらにローパスフィルタ処理を施して出力する。
　ジッタ累積値が上限値DHまたは下限値DLのいずれにも到達していない場合、換言すれば、ジッタ累積値が上限値DHと下限値DLの間の値である場合、比較部１２２からゲイン調整部１２３には、何も出力されない。したがって、ジッタ累積値が上限値DHまたは下限値DLのいずれにも到達していない場合には、ゲイン調整部１２３ないしDAC&LPF１２５の動作に変化はなく、クロック発生部４には、直前と同じVCO制御電圧が継続して出力される。
［ジッタ累積値と到達遅延時間の関係］
　図２の受信装置１００では、周波数誤差検出部１１１において、ジッタ累積値を算出し、算出されたジッタ累積値が上限値DHまたは下限値DLのいずれかに到達しているかどうかを検出している。
　ここで、図３および図４を参照して、ジッタ累積値と、ネットワーク上で発生する到達の遅延時間（以下、到達遅延時間という。）の関係について説明する。なお、到達遅延時間はLANケーブル長、スイッチ等のネットワーク構成、同期パケットサイズに依存するが、以下では、全てスイッチによるものとして簡略化してある。
　同期パケットの到達遅延時間Δ(1)、Δ(2)、・・・の性質について、図３を参照して説明する。ただし、（）内の数字は、同期パケットのサンプル番号を表している。
　同期パケットとそれ以外のパケット、例えば映像信号パケットがスイッチの同一出力ポートから送信されるように構成されたネットワークでは、同期パケットの送出は、他のパケットの送出と重ならない場合にはそのまますぐに実行される。しかし、他のパケットの送出と重なる場合には同期パケットの送出が先送りされ、その出力待ち時間は他のパケットの送出に要する時間に依存し、一定ではない。そのため、一定の通過遅延だけでなく、以下の式（２）で表される遅延変動が受信側で観測されることになる。
ｔ(1)－ｓ(1)＝Δ(1)＋offset(1)
ｔ(2)－ｓ(2)＝Δ(2)＋offset(2)
ｔ(3)－ｓ(3)＝Δ(3)＋offset(3)
ｔ(4)－ｓ(4)＝Δ(4)＋offset(4)
・・・
　　　　　　　　　　　　　　　　　　・・・（２）
　送信側と受信側の時計はそのカウント値（＝時刻）も進み方（＝１秒の長さ）も違うため、offset(1)、offset(2)、offset(3)、offset(4)、・・・は異なる値をとる。しかし、一定の条件のもとでoffset(1)≒offset(2)≒offset(3)≒offset(4)≒・・・が満足されたとすれば、以下の式（３）で表されるジッタ量が受信側で観測されることになる。一定の条件とは、クロック周波数の周波数ロックが時刻同期に先行して達成される、または、サンプル毎のoffsetの違いが十分に小さくなる程度に短い時間間隔で同期パケットが生成されるなどの条件である。
ｔ(2)－ｓ(2)－（ｔ(1)－ｓ(1)）＝Δ(2)－Δ(1)
ｔ(3)－ｓ(3)－（ｔ(2)－ｓ(2)）＝Δ(3)－Δ(2)
ｔ(4)－ｓ(4)－（ｔ(3)－ｓ(3)）＝Δ(4)－Δ(3)
・・・
　　　　　　　　　　　　　　　　　　・・・（３）
　上述の式（３）で表されるジッタ量を累積加算してくと、以下の（４）式となる。
｛ｔ(2)－ｓ(2)－（ｔ(1)－ｓ(1)）｝＋｛ｔ(3)－ｓ(3)－（ｔ(2)－ｓ(2)）｝
＝｛Δ(2)－Δ(1)｝＋｛Δ(3)－Δ(2)｝
＝Δ(3)－Δ(1)

｛ｔ(2)－ｓ(2)－（ｔ(1)－ｓ(1)）｝＋｛ｔ(3)－ｓ(3)－（ｔ(2)－ｓ(2)）｝
＋｛ｔ(4)－ｓ(4)－（ｔ(3)－ｓ(3)）｝
＝｛Δ(2)－Δ(1)｝＋｛Δ(3)－Δ(2)｝＋｛Δ(4)－Δ(3)｝
＝Δ(4)－Δ(1)
・・・
　　　　　　　　　　　　　　　　　　・・・（４）
　式（４）から明らかなように、ジッタ量の累積加算により、以下の式（５）で表すように、Δ(1)だけシフトしたサンプル毎の到達遅延時間の変動が得られることになる。
Figure JPOXMLDOC01-appb-M000001
　図４は、送信側と受信側の時計のオフセット（offset）が０になった状態におけるジッタ量、ジッタ累積値、および到達遅延時間の計測例を示している。
　受信側で計測可能なジッタ量は、Ａ＝０マイクロ秒を中心に同期パケットのサンプル毎に変動している。このジッタ量を累積したジッタ累積値は最小値Ｂをとり、最小値Ｃをとる到達遅延時間と同じように変動している。この例では、Ｂ＝－５マイクロ秒、Ｃ＝＋４マイクロ秒程度であるため、全サンプルにおいてジッタ累積値を＋９マイクロ秒だけ補正（シフト）したものが、サンプル毎の到達遅延時間となっている。
　図１の説明で上述したように、ジッタ量計算部１４で算出されるジッタ量は、ネットワーク上での同期パケットの到達遅延時間変動の影響を受ける状況下では、送信側と受信側のクロック周波数誤差と到達遅延時間変動の影響が合成されたものに相当する。
　換言すれば、ジッタ量の累積であるジッタ累積値は、送信側と受信側のクロック周波数誤差の累積相当分と、到達遅延時間の累積相当分とに分けられる。そして、到達遅延時間の累積相当分は、図４からわかるように、ある一定範囲内の値に留まる性質を有している。
　したがって、到達遅延時間の累積相当分が留まる範囲に対応した上限値DHおよび下限値DLを設定しているにもかかわらず、ジッタ累積値が上限値DHまたは下限値DLを超える状態が発生した場合には、それは、送信側と受信側のクロック周波数誤差の累積相当分によるものである。
　以上より、送信側と受信側でクロック周波数誤差がある場合には、ジッタ累積部１２１で算出されたジッタ累積値が上限値DHおよび下限値DLの範囲内を超える状態が発生する。一方、送信側と受信側でクロック周波数誤差がない場合、ジッタ累積部１２１で算出されたジッタ累積値が上限値DHおよび下限値DLの範囲内を超えることはない。
　換言すれば、送信側と受信側でクロック周波数誤差がない場合、送信側と受信側の時計のオフセット（offset）は、offset(1)＝offset(2)＝offset(3)＝offset(4)＝・・・の状況に到達している。
　しかし、送信側と受信側でクロック周波数誤差がある場合、offset(1)＜offset(2)＜offset(3)＜offset(4)＜・・・となるか、あるいはoffset(1)＞offset(2)＞offset(3)＞offset(4)＞・・・となる。offset(1)＜offset(2)＜offset(3)＜offset(4)＜・・・の状況が発生すると、ジッタ累積部１２１で算出されたジッタ累積値は、所定時間経過後、上限値DHに到達する。また、offset(1)＞offset(2)＞offset(3)＞offset(4)＞・・・の状況が発生すると、ジッタ累積部１２１で算出されたジッタ累積値は、所定時間経過後、下限値DLに到達する。
　以上より、ジッタ累積部１２１で算出されたジッタ累積値が、所定の上限値DHおよび下限値DLの範囲内を超えない状態となるようにVCO制御電圧を調整することで、クロック周波数誤差を除去することができる。すなわち、ネットワークのトポロジー、ネットワークを構成するスイッチ性能、トラフィック状態により大きく変化するジッタの影響を除去した高精度な周波数同期を実現することができる。
［第１の実施の形態の動作説明］
　図５は、受信装置１００の周波数誤差検出部１１１の動作例を示している。
　受信時刻記録部１２、ジッタ量計算部１４、周波数誤差検出部１１１、クロック発生部４、及びカウンタ５により、周波数ロックループ回路が構成されている。
　周波数誤差検出部１１１の比較部１２２には、上述したように、上限値DH及び下限値DLが予め設定されている。この上限値DH及び下限値DLは、受信装置１００（の同期処理装置）が、どれくらいの遅延時間および遅延ゆらぎを保証するかによって決定されている。なお、上限値DH及び下限値DLは、比較部１２２内に予め所定の値を設定する以外に、ジッタ量を用いた計測結果から設定することも可能である。例えば、ジッタ累積部１２１において、ジッタ量計算部１４から供給される所定サンプル数のジッタ量から、ジッタ量の最大値と最小値を求めてジッタ幅Ｊ（＝最大値－最小値）を計算し、計算されたジッタ幅Ｊに基づいて上限値DH及び下限値DLを設定することができる。
　比較部１２２は、ジッタ累積値が上限値DHに到達した場合、クロック周波数を低下させる制御値を出力し、ジッタ累積値が下限値DLに到達した場合、クロック周波数を増加させる制御値を出力する。したがって、ジッタ累積値が上限値DHまたは下限値DLに到達した時点で、クロック周波数を逆方向に変移させるVCO制御電圧を供給する周波数ロックループ制御が実行される。
　ジッタ累積値は、上限値DHまたは下限値DLへの到達時点で反転を繰り返し、ある時間経過後に安定化する。受信装置１００の周波数誤差は、この反転を繰り返す毎に小さくなるため、VCO制御電圧が一定の値を保持している期間は次第に長くなっていく。
［第１の実施の形態の周波数同期制御処理フロー］
　図６は、受信装置１００の第１の実施の形態による周波数同期制御処理を説明するフローチャートである。この処理は、例えば、受信装置１００の同期パケット受信部１１で、同期パケットが受信される毎に実行される。
　同期パケット受信部１１において同期パケットが受信されると、ステップＳ１において、受信時刻記録部１２と送信時刻記録部１３が、受信時刻と送信時刻を記録する。すなわち、受信時刻記録部１２は、同期パケットが受信された時点における、カウンタ５のカウント値を受信時刻として記録する。送信時刻記録部１３は、同期パケット受信部１１から供給された同期パケットに含まれる送信時刻を抽出し、記録する。
　ステップＳ２において、ジッタ量計算部１４は、受信時刻記録部１２と送信時刻記録部１３に記録されている、隣接する直近の２つの同期パケットの受信時刻および送信時刻に基づいて、式（１）により、ジッタ量を計算する。計算されたジッタ量は、ジッタ累積部１２１に出力される。
　ステップＳ３において、ジッタ累積部１２１は、ジッタ量計算部１４から供給されたジッタ量を累積し、累積結果であるジッタ累積値を比較部１２２に出力する。
　ステップＳ４において、比較部１２２は、ジッタ累積部１２１からのジッタ累積値が、上限値DHまたは下限値DLのいずれかに到達しているかを判定する。
　ステップＳ４で、ジッタ累積値が上限値DHおよび下限値DLのいずれにも到達していないと判定された場合、処理は終了する。
　一方、ステップＳ４で、ジッタ累積値が、上限値DHまたは下限値DLのいずれかに到達していると判定された場合、処理はステップＳ５に進む。
　ステップＳ５では、比較部１２２は、上限値DHまたは下限値DLに対応する制御値をゲイン調整部１２３に出力する。すなわち、ジッタ累積値が上限値DHに到達している場合、比較部１２２は、上限値DHに対応する制御値をゲイン調整部１２３に出力する。一方、ジッタ累積値が下限値DLに到達している場合、比較部１２２は、下限値DLに対応する制御値をゲイン調整部１２３に出力する。
　ステップＳ６において、ゲイン調整部１２３は、比較部１２２からの出力である制御値に対して所定のゲインをかけるゲイン調整を行う。
　ステップＳ７において、制御電圧生成部１２４は、ゲイン調整部１２３の出力である、ゲイン調整後の制御値を累積することにより、周波数誤差を補正するVCO制御電圧を生成し、DAC&LPF１２５に出力する。
　ステップＳ８において、DAC&LPF１２５は、制御電圧生成部１２４で生成されたデジタルのVCO制御電圧をアナログ信号に変換するD/A変換処理、および、D/A変換処理後のVCO制御電圧のローパスフィルタ処理を行う。
　ステップＳ９において、クロック発生部４は、DAC&LPF１２５からのVCO制御電圧に基づいてクロック周波数を調整したクロックCLKを発生する。調整後のクロック周波数は、カウンタ５、時計部６、同期信号生成部７等に出力され、処理が終了する。
　以上の処理が、図２の受信装置１００で同期パケットが受信される毎に実行される。
　この受信装置１００では、従来の受信装置のようにノイズ除去フィルタを有しておらず、算出されたジッタ量を累積したジッタ累積値を上限値DH及び下限値DLと比較することで、VCO制御電圧を生成することができる。したがって、受信装置１００では、従来の受信装置において、ネットワークのノイズが大きく、多数のフィルタ段数を設けなければノイズ除去が難しく、引込時間が長くなるような場合において、効果的に周波数同期を確立させることができる。すなわち、受信装置１００によれば、より短時間かつ高精度に、周波数同期を実現することができる。
＜２．第２の実施の形態＞
［受信装置の構成ブロック図］
　図７は、受信装置の第２の実施の形態を示すブロック図である。なお、図７において、図２と対応する部分については同一の符号を付してあり、重複する説明については適宜省略する。
　図７の受信装置１００は、上述した図２の受信装置１００の構成と比較すると、周波数誤差検出部１４１の構成のみが異なる。また、周波数誤差検出部１４１は、図２の周波数誤差検出部１１１と比較すると、ジッタ累積部１６１と比較部１６２のみが異なる。
　ジッタ累積部１６１は、図２のジッタ累積部１２１と同様に、ジッタ量計算部１４から順次供給されるジッタ量を累積し、累積結果であるジッタ累積値を比較部１２２に出力する。
　また、ジッタ累積部１６１は、比較部１６２からDL制御信号が供給された場合、内部に記憶しているジッタ累積値をゼロにリセットする（ジッタ累積値をゼロになるまでシフトする）。
　比較部１６２は、図２の比較部１２２と同様に、ジッタ累積値を上限値DH及び下限値DLと比較し、ジッタ累積値が上限値DHまたは下限値DLのいずれかに到達している場合に、対応する制御値をゲイン調整部１２３に出力する。
　また、比較部１６２は、ジッタ累積値が下限値DLに到達した際、ジッタ累積部１６１にDL制御信号を出力する。
　図４を参照して説明したように、ジッタ累積値は、真の到達遅延時間から、ある定数だけシフトしたものとなる。また、受信側の周波数誤差の符号（誤差方向）、ジッタ累積値の計算開始タイミング等により、ジッタ累積値は、真の到達遅延時間から、マイナス側にシフトしている場合がある。しかし、真の到達遅延時間は、正の符号となるべきものであるから、ジッタ累積値がマイナス側にシフトしている場合には、正側にシフトさせることができる。
　そこで、図７の受信装置１００では、比較部１６２は、下限値DL＝０に設定し、ジッタ累積値が下限値DLに到達した際、下限値DLに対応する制御値をゲイン調整部１２３に出力するとともに、DL制御信号をジッタ累積部１６１に供給する。
　ジッタ累積部１６１は、比較部１６２からDL制御信号が供給された場合、内部に記憶しているジッタ累積値をゼロにリセットする。ジッタ累積部１６１でゼロリセット動作を行うようにしたことにより、マイナス側を考慮しなくてもよいので、比較部１６２で設定される上限値DHから下限値DLまでの幅を、上述した第１の実施の形態よりも小さく設定することができる。上限値DHから下限値DLまでの幅を小さく設定することができれば、周波数同期制御にとっては不感帯となる時間を短縮することができるので、第１の実施の形態よりもさらに、周波数引込にかかる時間を短縮することができる。
［第２の実施の形態の動作説明］
　図８は、第２の実施の形態の周波数誤差検出部１４１の動作例を示している。
　第２の実施の形態では、下限値DLはゼロに設定することができ、上限値DHは、ネットワークにおける到達ジッタJのα倍、すなわち、J×αに設定することができる。ここで、αは、動作余裕を表すα＞０の係数であり、例えば、α＝1.2や1.3などとすることができる。
　図９を参照して、第１の実施の形態と第２の実施の形態の上限値DHと下限値DLの設定値の違いについて説明する。
　図９は、受信側のクロック周波数が送信側と周波数同期した後の、ジッタ累積値と真の到達遅延時間との関係を示している。
　図９において、灰色で示される領域は、図４の到達遅延時間またはジッタ累積値の折れ線の範囲に相当するものであり、到達遅延時間またはジッタ累積値の動作範囲を示す。また、図９では、真の到達遅延時間が既知であると仮定している。
　図９では、真の到達遅延時間の最大値がdelay_max、真の到達遅延時間の最小値がdelay_minとされている。この場合、サンプル毎のジッタ累積値は、真の到達遅延時間のプロフィールを保ったまま、（delay_min －delay_max ）から delay_max の範囲内のどこかにシフトしている。したがって、ゼロリセット処理を行わない第１の実施の形態では、この範囲をカバーして周波数ロックループを制御するために、上限値DHと下限値DLを、それぞれ、上限値DH= （delay_max)×α、下限値DL= （delay_min －delay_max） = －Jに設定する必要がある。
　例えば、ジッタ幅Jが70[ns]であり、真の到達遅延時間の最大値delay_max＝100[ns]、真の到達遅延時間の最小値delay_min=30[ns]の場合を想定する。第１の実施の形態の場合、上述の式より、上限値DH＝100[ns]×α、下限値DL＝－70[ns]の範囲設定が必要となり、α＝１とすると、不感帯は170[ns]幅となる。
　これに対して、第２の実施の形態の場合、上限値DH＝J×α＝70[ns]×α、下限値DL＝0の範囲設定が可能であり、α＝１とすると、不感帯は70[ns]となる。すなわち、下限値DLは、ゼロリセットに対応してゼロ、上限値DHは、ジッタ幅Jに対応して70[ns]×αとすることができるので、上限値DHから下限値DLまでの幅を、上述した第１の実施の形態よりも、小さく設定することができる。
［第２の実施の形態の周波数同期制御処理フロー］
　図１０は、受信装置１００の第２の実施の形態による周波数同期制御処理を説明するフローチャートである。この処理は、例えば、受信装置１００の同期パケット受信部１１で、同期パケットが受信される毎に実行される。
　ステップＳ２１乃至Ｓ２４は、上述した図６のステップＳ１乃至Ｓ４と、それぞれ同様の処理であるため、その説明は省略する。
　図１０のステップＳ２４で、ジッタ累積値が上限値DHまたは下限値DLのいずれかに到達していると判定された場合、処理はステップＳ２５に進み、比較部１６２は、下限値DLに到達しているかを判定する。
　ステップＳ２５で、ジッタ累積値が下限値DLに到達していると判定された場合、処理はステップＳ２６に進み、比較部１６２は、ジッタ累積部１６１にDL制御信号を出力する。そして、ステップＳ２７において、ジッタ累積部１６１は、供給されたDL制御信号に基づいて、内部に記憶しているジッタ累積値をゼロにリセットする。
　一方、ステップＳ２５で、ジッタ累積値が下限値DLに到達していない、すなわち、上限値DHに到達していると判定された場合には、ステップＳ２６とステップＳ２７の処理がスキップされる。
　ステップＳ２８乃至Ｓ３２は、上述した図６のステップＳ５乃至Ｓ９と、それぞれ同様の処理であるため、その説明は省略する。
　以上の処理が、図７の受信装置１００で同期パケットが受信される毎に実行される。
　図７の受信装置１００では、第１の実施の形態と同様に、より短時間かつ高精度に、周波数同期を実現することができる。また、図２の受信装置１００よりも上限値DHから下限値DLまでの幅（不感帯）を小さく設定することができるので、第１の実施の形態よりもさらに、周波数引込にかかる時間を短縮することができる。
　なお、第２の実施の形態の上述した例では、ジッタ累積値が下限値DLに到達し、DL制御信号が供給された場合、ジッタ累積部１６１は、内部で保持しているジッタ累積値をゼロにセットするようにした。
　しかし、DL制御信号が供給されたときにセットする値は、ゼロ以外の所定の値とすることができる。例えば、図９のジッタ幅Jが70[ns]の例で、DL制御信号が供給されたときにセットする値を「20」としてもよい。この場合、下限値DL＝20[ns]、上限値DH＝90[ns]×αの範囲設定が必要となり、α＝１としたときの不感帯は、ゼロリセットのときの同様の70[ns]幅となる。
　しかし、ジッタ累積値を所定の値にセットする場合には、保持しているジッタ累積値を所定の値となるまで加算する加算器をジッタ累積部１６１にさらに備える必要がある。これに対して、ジッタ累積値をゼロにセットする場合には、ジッタ累積値を保持する内部メモリのリセット動作を利用することができる。したがって、ゼロリセットを採用した方がより簡単な構成で実現できる。
＜３．第３の実施の形態＞
［受信装置の構成ブロック図］
　図１１は、受信装置の第３の実施の形態を示すブロック図である。図１１においても、図２及び図７と対応する部分については同一の符号を付してあり、重複する説明については適宜省略する。
　図１１の受信装置１００は、上述した図７の受信装置１００の構成と比較すると、周波数誤差検出部１８１の構成のみが異なる。また、周波数誤差検出部１８１は、図７の周波数誤差検出部１４１と比較すると、ジッタ累積部２０１と比較部２０３が異なる他、最小値側サンプル検出部２０２およびサンプル数カウンタ２０４が新たに設けられている。
　ジッタ累積部２０１は、図７のジッタ累積部１６１と同様に、供給されるジッタ量を累積する処理を行う。また、ジッタ累積部２０１は、比較部２０３からDL制御信号が供給された場合、内部に記憶しているジッタ累積値を第１の値にセットする。ここで、第１の値は、例えば、上述した第２の実施の形態と同様、ゼロとすることができる。
　第３の実施の形態では、比較部２０３からジッタ累積部２０１に、DL制御信号以外に、DH制御信号が供給されることがある。ジッタ累積部２０１は、比較部２０３からDH制御信号が供給された場合、内部に記憶しているジッタ累積値を、第２の値にセットする。ここで、第２の値は、上限値DHと下限値DLの間の値であればよく、例えば、上限値DHと下限値DLの中間値とすることができる。
　ジッタ累積部２０１により演算されたジッタ累積値は、最小値側サンプル検出部２０２に供給される。最小値側サンプル検出部２０２は、ジッタ累積部２０１から供給されるジッタ幅Jのジッタ累積値のうち、最小値側のジッタ累積値を検出して、比較部２０３に出力する処理を行う。
　比較部２０３は、図７の比較部１６２と同様に、供給されるジッタ累積値を上限値DH及び下限値DLと比較し、ジッタ累積値が上限値DHまたは下限値DLのいずれかに到達している場合に、対応する制御値をゲイン調整部１２３に出力する。
　また、比較部２０３は、ジッタ累積値が下限値DLに到達した際、DL制御信号をジッタ累積部２０１に供給する。
　さらに、比較部２０３は、ジッタ累積値の上限値DHへの到達が連続して発生した回数（連続到達回数）を、サンプル数カウンタ２０４を用いてカウントする。そして、上限値DHへの連続到達回数が所定の閾値NTH以上となった場合、比較部２０３は、DH制御信号をジッタ累積部２０１に供給する。
　例えば、図９に示した、第２の実施の形態でα＝１としたとき下限値DL＝0、上限値DH＝70[ns]、ジッタ幅J＝70[ns]の例で説明する。最小値側サンプル検出部２０２は、最小値側のサンプルとして、例えば、－10[ns]から20[ns]の範囲内のジッタ累積値のみを比較部２０３に出力する。比較部２０３には、例えば、下限値DL＝－5[ns]、上限値DH＝15[ns]、連続到達回数の閾値NTH＝10が設定されているとする。この場合、比較部２０３は、ジッタ累積値が下限値DL＝－5に到達した場合、DL制御信号をジッタ累積部２０１に供給し、１０回連続して上限値DH＝15に到達した場合、DH制御信号をジッタ累積部２０１に供給する。
　サンプル数カウンタ２０４は、比較部２０３の制御の下、比較部２０３におけるジッタ累積値の連続到達回数（同期パケットのサンプル数）をカウントし記憶する。サンプル数カウンタ２０４は、時間を計測するタイマでもよく、ジッタ累積値が連続して上限値DHに到達した回数に代えて、ジッタ累積値が上限値DHに到達している状態が継続している時間を計算するものでもよい。この場合、比較部２０３は、ジッタ累積値が上限値DHに到達している状態が一定時間以上継続している場合、DH制御信号をジッタ累積部２０１に供給する。
　第３の実施の形態において、ジッタ累積部２０１から供給されるジッタ累積値のうち、最小値側のジッタ累積値のみを利用する理由について説明する。
　ジッタ累積値が最小値となるのは、ネットワーク上において、同期パケットが、他のパケットの送出と重ならず、そのまますぐに伝送される場合である。したがって、ジッタ累積値が最小値となる状態（条件）は固定であり、最小値は安定している。このことは、図４のジッタ累積値の最小値Ｂ、到達遅延時間の最小値Ｃを見ても明らかである。
　これに対して、同期パケットの送出が他のパケットの送出と重なる場合には同期パケットの送出が先送りされ、その出力待ち時間は他のパケットの送出に要する時間に依存し、一定ではない。そのため、ジッタ累積値の最大値側の値は、そのときの状況に依存し、不確定な要素が多く含まれる。そこで、第３の実施の形態では、より安定している最小値側のジッタ累積値を用いるため、最小値側サンプル検出部２０２が設けられている。この場合、比較部２０３で設定される下限値DLと上限値DHは、最小値側サンプル検出部２０２の出力である最小値側のサンプルに合わせて、より狭い範囲（不感帯）となるように設定することができる。
［第３の実施の形態の動作説明］
　図１２および図１３を参照して、第３の実施の形態の周波数誤差検出部１８１の動作について説明する。
　図１２は、ジッタ累積値が下限値DLに到達する場合の動作例を示している。
　ジッタ累積部２０１から供給されるジッタ幅Jの範囲内のジッタ累積値のうち、破線で示される側に近いジッタ累積値が最小値側のサンプル、実線で示される側に近いジッタ累積値が最大値側のサンプルを示している。最小値側サンプル検出部２０２から比較部２０３に出力されるジッタ累積値は、ジッタ幅Jのうち破線から一定高さの範囲内のサンプルである。
　図１２において、算出されたジッタ累積値は、ジッタ幅Jの範囲で徐々に減少している。そして、ジッタ累積値が下限値DLに到達した場合、DL制御信号がジッタ累積部２０１に供給され、ジッタ累積部２０１に保持されているジッタ累積値がリセット（ゼロにシフト）される。
　また、ジッタ累積値が下限値DLに到達した場合、比較部２０３は、下限値DLに対応する制御値をゲイン調整部１２３に出力するので、その制御値によって、VCO制御電圧が、クロック周波数を上げるように変更される。
　なお、図１２に示されるように、ジッタ累積値が下限値DLに最初に到達した場合には、ジッタ累積値のリセット動作のみが行われ、VCO制御電圧は変更されない。そして、２回目以降にジッタ累積値が下限値DLに到達した場合には、ジッタ累積値のリセット動作と、クロック周波数を上げるVCO制御電圧の変更が実行される。これは、１回目の下限値DLへの到達では、下限値DLに対応する制御値を出力しないように比較部２０３が設計されているためである。ジッタ累積値は、上述したように、ジッタ累積値の計算開始タイミング等により、真の到達遅延時間からシフトした値となるが、そのシフト量やシフト方向は不明である。そこで、比較部２０３は、１回目の下限値DLへの到達では、ジッタ累積値を、下限値DLと上限値DHの範囲内に補正する処理のみ実行する。これにより、周波数の引込時間をより短縮することができる。
　なお、第３の実施の形態において、第２の実施の形態のように、最初に下限値DLに到達したときから、VCO制御電圧を変更するようにしてもよいし、第２の実施の形態を、第３の実施の形態のように、１回目の下限値DL到達の検出の際には、下限値DLに対応する制御値を出力しないようにしてもよい。すなわち、１回目の下限値DL到達の検出に対して、制御値を出力するか否かは適宜設定することができる。
　図１３は、ジッタ累積値が上限値DHに到達する場合の動作例を示している。
　図１３において、算出されたジッタ累積値は、ジッタ幅Jの範囲で徐々に上昇している。そして、上限値DH以上のジッタ累積値がNTH回連続した場合、時間に換算すると、上限値DH以上のジッタ累積値がTH時間継続した場合、比較部２０３は、DH制御信号をジッタ累積部２０１に供給する。DH制御信号がジッタ累積部２０１に供給されると、ジッタ累積部２０１に保持されているジッタ累積値が、下限値DLと上限値DHの中間値にシフトされる。図１３の例では、下限値DLがゼロであるとして、ジッタ累積部２０１に保持されているジッタ累積値がDH/2にシフトされている。
　上限値DH以上のジッタ累積値がTH時間継続した場合、比較部２０３は、上限値DHに対応する制御値をゲイン調整部１２３に出力するので、その制御値によって、VCO制御電圧が、クロック周波数を下げるように変更される。ただし、この場合も図１２で説明した下限値DL到達時と同様に、１回目の検出ではVCO制御電圧を変更するための制御値を出力せず、２回目以降の検出から、上限値DHに対応する制御値をゲイン調整部１２３に出力する。
　第３の実施の形態では、最小値側のサンプルのみを検出して比較部２０３に出力するので、上限値DH、および、下限値DLと上限値DHの幅（不感帯幅）を、ジッタ幅Jに依存せずに設定することができる。これに対して、上述した第１及び第２の実施の形態では、上限値DH、および、下限値DLと上限値DHの幅を、ジッタ幅Jに見合った設定にする必要がある。したがって、第３の実施の形態によれば、第１及び第２の実施の形態と比較して、さらに周波数引込時間を短縮させることができる。
［第３の実施の形態の周波数同期制御処理フロー］
　図１４は、受信装置１００の第３の実施の形態による周波数同期制御処理を説明するフローチャートである。この処理は、例えば、受信装置１００の同期パケット受信部１１で、同期パケットが受信される毎に実行される。
　図１４のステップＳ４１乃至Ｓ４３は、上述した図６のステップＳ１乃至Ｓ３と、それぞれ同様の処理である。すなわち、ジッタ量計算部１４において、受信した同期パケットと、その前に受信した同期パケットの２つの同期パケットの受信時刻および送信時刻に基づいてジッタ量が計算される。そして、ジッタ累積部２０１において、ジッタ累積値が算出され、最小値側サンプル検出部２０２に供給される。
　次に、ステップＳ４４において、最小値側サンプル検出部２０２は、ジッタ累積部２０１から供給されたジッタ累積値が、最小値から一定範囲内の最小値側のサンプルであるかを判定する。
　ステップＳ４４で、供給されたジッタ累積値が最小値側のサンプルではないと判定された場合、処理は終了する。
　一方、ステップＳ４４で、供給されたジッタ累積値が最小値側のサンプルであると判定された場合、処理はステップＳ４５に進み、最小値側サンプル検出部２０２は、ジッタ累積値を比較部２０３に出力する。
　ステップＳ４６において、比較部２０３は、最小値側サンプル検出部２０２からのジッタ累積値が、上限値DHまたは下限値DLのいずれかに到達しているかを判定する。
　ステップＳ４６で、ジッタ累積値が上限値DHおよび下限値DLのいずれにも到達していないと判定された場合、処理は終了する。
　一方、ステップＳ４６で、ジッタ累積値が、上限値DHまたは下限値DLのいずれかに到達していると判定された場合、処理はステップＳ４７に進み、比較部２０３は、下限値DLへの到達が検出されたかを判定する。
　ステップＳ４７で、下限値DLへの到達が検出されたと判定された場合、処理はステップＳ４８に進み、比較部２０３は、DL制御信号をジッタ累積部２０１に供給する。そして、ステップＳ４９において、ジッタ累積部２０１は、供給されたDL制御信号に基づいて、内部に記憶しているジッタ累積値をゼロにリセットする。
　一方、ステップＳ４７で、下限値DLへの到達ではないと判定された場合、すなわち、上限値DHへの到達が検出された場合、処理はステップＳ５０に進み、比較部２０３は、上限値DH以上の状態がTH時間継続して発生しているかを判定する。
　上限値DH以上のジッタ累積値が少なくともNTH回連続しており、ステップＳ５０で、上限値DH以上の状態がTH時間は継続して発生していると判定された場合、処理はステップＳ５１に進む。ステップＳ５１において、比較部２０３は、サンプル数カウンタ２０４のカウント値である、上限値DHへの連続到達回数をリセットし、DH制御信号をジッタ累積部２０１に出力する。
　ステップＳ５２において、ジッタ累積部２０１は、供給されたDH制御信号に基づいて、内部に記憶しているジッタ累積値を、上限値DHと下限値DLの間の所定の値（例えば、DH/2）にセットする。
　一方、ステップＳ５０で、上限値DH以上の状態がTH時間継続して発生してないと判定された場合、処理はステップＳ５３に進む。ステップＳ５３において、比較部２０３は、上限値DHへの連続到達回数をカウントしているサンプル数カウンタ２０４のカウント値を１だけインクリメントし、処理を終了する。
　ステップＳ４９またはステップＳ５２の処理後、ステップＳ５４において、比較部２０３は、下限値DLへの到達または上限値DH以上の継続状態の検出が、２回目以降の検出であるかを判定する。ステップＳ５４で、２回目以降の検出ではない、すなわち、１回目の検出であると判定された場合、処理は終了する。
　一方、ステップＳ５４で、２回目以降の検出であると判定された場合、処理はステップＳ５５に進み、受信装置１００は、ステップＳ５５乃至ステップＳ５９の処理を順次実行する。ステップＳ５５乃至ステップＳ５９の処理は、図６のステップＳ５乃至ステップＳ９と同様であるので、説明は省略する。
　以上の処理が、図１１の受信装置１００で同期パケットが受信される毎に実行される。
　図１１の受信装置１００では、図２や図７の受信装置１００よりも上限値DHから下限値DLまでの幅を小さく設定することができるので、第１および第２の実施の形態よりもさらに、周波数引込にかかる時間を短縮することができる。
［コンピュータの構成例］
　上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどが含まれる。
　図１５は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。
　コンピュータにおいて、CPU（Central Processing Unit）３０１，ROM（Read Only Memory）３０２，RAM（Random Access Memory）３０３は、バス３０４により相互に接続されている。
　バス３０４には、さらに、入出力インタフェース３０５が接続されている。入出力インタフェース３０５には、入力部３０６、出力部３０７、記憶部３０８、通信部３０９、及びドライブ３１０が接続されている。
　入力部３０６は、キーボード、マウス、マイクロホンなどよりなる。出力部３０７は、ディスプレイ、スピーカなどよりなる。記憶部３０８は、ハードディスクや不揮発性のメモリなどよりなる。通信部３０９は、ネットワークインタフェースなどよりなる。ドライブ３１０は、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブル記録媒体３１１を駆動する。
　以上のように構成されるコンピュータでは、CPU３０１が、例えば、記憶部３０８に記憶されているプログラムを、入出力インタフェース３０５及びバス３０４を介して、RAM３０３にロードして実行することにより、上述した一連の処理が行われる。
　コンピュータでは、プログラムは、リムーバブル記録媒体３１１をドライブ３１０に装着することにより、入出力インタフェース３０５を介して、記憶部３０８にインストールすることができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して、通信部３０９で受信し、記憶部３０８にインストールすることができる。その他、プログラムは、ROM３０２や記憶部３０８に、あらかじめインストールしておくことができる。
　なお、本明細書において、フローチャートに記述されたステップは、記載された順序に沿って時系列的に行われる場合はもちろん、必ずしも時系列的に処理されなくとも、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで実行されてもよい。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　時刻情報を含む同期パケットに基づいて、ジッタ量を計算するジッタ量計算部と、
　前記ジッタ量計算部で計算された前記ジッタ量の累積値を計算する累積部と、
　前記累積部で計算された前記ジッタ量の累積値から周波数誤差補正値を出力する周波数誤差補正部と、
　前記周波数誤差補正値に基づく周波数制御電圧を出力する制御電圧出力部と
　を備える同期処理装置。
（２）
　前記周波数誤差補正部は、前記累積部で計算された前記ジッタ量の累積値を、上限の閾値および下限の閾値と比較し、前記累積部で計算された前記ジッタ量の累積値が前記上限または下限の閾値を超えたとき、前記周波数誤差補正値を出力する
　前記（１）に記載の同期処理装置。
（３）
　前記周波数誤差補正部は、前記ジッタ量の累積値が前記上限の閾値を超えたとき、周波数を低下させる前記周波数誤差補正値を出力し、前記ジッタ量の累積値が前記下限の閾値を超えたとき、周波数を増加させる前記周波数誤差補正値を出力する
　前記（２）に記載の同期処理装置。
（４）
　前記累積部は、前記ジッタ量の累積値が前記下限の閾値を超えたとき、前記ジッタ量の累積値を、所定の値にセットする
　前記（２）または（３）に記載の同期処理装置。
（５）
　前記下限の閾値および前記所定の値はゼロである
　前記（４）に記載の同期処理装置。
（６）
　前記累積部でとり得る前記ジッタ量の累積値のうち、最小値側のサンプルのみ検出して出力する最小値側サンプル検出部をさらに備え、
　前記累積部は、前記ジッタ量の累積値が前記上限の閾値を超えている状態が所定時間継続していることが検出されたとき、前記ジッタ量の累積値を、前記上限の閾値と前記下限の閾値の間にセットする
　前記（４）または（５）に記載の同期処理装置。
（７）
　前記周波数誤差補正部は、前記累積部で計算された前記ジッタ量の累積値が前記下限の閾値を超えた状態または前記上限の閾値を超えている状態が所定時間継続している状態の検出が２回目以降の検出である場合に、前記周波数誤差補正値を出力する
　前記（４）乃至（６）のいずれかに記載の同期処理装置。
（８）
　前記周波数誤差補正部が出力する前記周波数誤差補正値に対し、ゲインを調整するゲイン調整部をさらに備える
　前記（１）乃至（７）のいずれかに記載の同期処理装置。
（９）
　同期処理装置が、
　時刻情報を含む同期パケットに基づいて、ジッタ量を計算し、
　計算された前記ジッタ量の累積値を計算し、
　計算された前記ジッタ量の累積値から周波数誤差補正値を出力し、
　前記周波数誤差補正値に基づく周波数制御電圧を出力する
　ステップを含む同期処理方法。
（１０）
　コンピュータを、
　時刻情報を含む同期パケットに基づいて、ジッタ量を計算するジッタ量計算部と、
　前記ジッタ量計算部で計算された前記ジッタ量の累積値を計算する累積部と、
　前記累積部で計算された前記ジッタ量の累積値から周波数誤差補正値を出力する周波数誤差補正部と、
　前記周波数誤差補正値に基づく周波数制御電圧を出力する制御電圧出力部
　として機能させるためのプログラム。
　２　同期パケット処理部，　１４　ジッタ量計算部，　１００　受信装置，　１１１　周波数誤差検出部，　１２１　ジッタ累積部，　１２２　比較部，　１２３　ゲイン調整部，　１２４　制御電圧生成部，　１４１　周波数誤差検出部，　１６１　ジッタ累積部，　１６２　比較部，　１８１　ジッタ累積部，　２０１　ジッタ累積部，　２０２　最小値側サンプル検出部，　２０３　比較部，　２０４　サンプル数カウンタ

Claims (10)

  1. 　時刻情報を含む同期パケットに基づいて、ジッタ量を計算するジッタ量計算部と、
    　前記ジッタ量計算部で計算された前記ジッタ量の累積値を計算する累積部と、
    　前記累積部で計算された前記ジッタ量の累積値から周波数誤差補正値を出力する周波数誤差補正部と、
    　前記周波数誤差補正値に基づく周波数制御電圧を出力する制御電圧出力部と
    　を備える同期処理装置。
  2. 　前記周波数誤差補正部は、前記累積部で計算された前記ジッタ量の累積値を、上限の閾値および下限の閾値と比較し、前記累積部で計算された前記ジッタ量の累積値が前記上限または下限の閾値を超えたとき、前記周波数誤差補正値を出力する
    　請求項１に記載の同期処理装置。
  3. 　前記周波数誤差補正部は、前記ジッタ量の累積値が前記上限の閾値を超えたとき、周波数を低下させる前記周波数誤差補正値を出力し、前記ジッタ量の累積値が前記下限の閾値を超えたとき、周波数を増加させる前記周波数誤差補正値を出力する
    　請求項２に記載の同期処理装置。
  4. 　前記累積部は、前記ジッタ量の累積値が前記下限の閾値を超えたとき、前記ジッタ量の累積値を、所定の値にセットする
    　請求項２に記載の同期処理装置。
  5. 　前記下限の閾値および前記所定の値はゼロである
    　請求項４に記載の同期処理装置。
  6. 　前記累積部でとり得る前記ジッタ量の累積値のうち、最小値側のサンプルのみ検出して出力する最小値側サンプル検出部をさらに備え、
    　前記累積部は、前記ジッタ量の累積値が前記上限の閾値を超えている状態が所定時間継続していることが検出されたとき、前記ジッタ量の累積値を、前記上限の閾値と前記下限の閾値の間にセットする
    　請求項４に記載の同期処理装置。
  7. 　前記周波数誤差補正部は、前記累積部で計算された前記ジッタ量の累積値が前記下限の閾値を超えた状態または前記上限の閾値を超えている状態が所定時間継続している状態の検出が２回目以降の検出である場合に、前記周波数誤差補正値を出力する
    　請求項６に記載の同期処理装置。
  8. 　前記周波数誤差補正部が出力する前記周波数誤差補正値に対し、ゲインを調整するゲイン調整部をさらに備える
    　請求項１に記載の同期処理装置。
  9. 　同期処理装置が、
    　時刻情報を含む同期パケットに基づいて、ジッタ量を計算し、
    　計算された前記ジッタ量の累積値を計算し、
    　計算された前記ジッタ量の累積値から周波数誤差補正値を出力し、
    　前記周波数誤差補正値に基づく周波数制御電圧を出力する
    　ステップを含む同期処理方法。
  10. 　コンピュータを、
    　時刻情報を含む同期パケットに基づいて、ジッタ量を計算するジッタ量計算部と、
    　前記ジッタ量計算部で計算された前記ジッタ量の累積値を計算する累積部と、
    　前記累積部で計算された前記ジッタ量の累積値から周波数誤差補正値を出力する周波数誤差補正部と、
    　前記周波数誤差補正値に基づく周波数制御電圧を出力する制御電圧出力部
    　として機能させるためのプログラム。
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