JP4468196B2

JP4468196B2 - デジタルｐｌｌ回路

Info

Publication number: JP4468196B2
Application number: JP2005027231A
Authority: JP
Inventors: 浩志中牟田; 義人古山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-02-03
Filing date: 2005-02-03
Publication date: 2010-05-26
Anticipated expiration: 2025-02-03
Also published as: US20060171496A1; US7664217B2; JP2006217203A

Description

本発明は, デジタルＰＬＬ（以下ＤＰＬＬと表記）回路に関し，特に，デジタル同期網内に置かれる伝送装置(光伝送装置,移動通信装置などを指す)において使用される基準クロック源を生成する同期回路ユニットにおけるＤＰＬＬ回路に関する。

デジタル同期網の最上位には,基準となるクロック源があり,これには一般的に１次標準器のセシウム原子発振器が使用される。同期網内の各伝送装置は,この基準クロック源から分配されるクロックを基に，装置内で使用するクロック信号を生成する同期回路ユニットを備えている。

この同期回路ユニットが生成するクロック信号の特性は,ITU810,GR-1244(ベルコア)により，同期網における従属階層レベル(Stratum)毎に細かく規定されている。この中で, 基準クロックの障害発生時に障害発生直前の周波数偏差で自走を開始し,その後はスレーブ発振器の精度で動作する状態をホールドオーバと呼び，かかるホールドオーバ時における周波数精度も規定されている。

ここで，同期回路ユニットにおいて，装置内で使用するクロック信号を，入力する基準クロック信号に同期させるために用いられるＤＰＬＬ（デジタル・フェーズロックループ）回路について簡単に説明する。

図１は，かかるＤＰＬＬ回路の一般的構成例ブロック図である。図１において実線で囲った部分１００がＤＰＬＬ回路であり，デジタル同期網からの同期網クロック信号を，１／Ｎ分周器１０２でＮ分周して，基準クロック信号（REF_CLK）として入力する。

ＤＰＬＬ回路１００において，デジタル位相比較器（DPD）１は，基準クロック信号（REF_CLK）とフィードバッククロック（FB_CLK）の位相差に対応するカウント値を出力する。

図２は，このデジタル位相比較器（DPD）１の比較動作を説明する図である。図２において，（Ａ）は基準クロック信号（REF_CLK）であり，（Ｂ）はフィードバック信号（FB_CLKである。デジタル位相比較器（DPD）１には，更に内部高精度発振器２からのクロック信号をアナログＰＬＬ回路３を通して入力する。

デジタル位相比較器（DPD）１内にカウンタを備え，基準クロック信号（REF_CLK）（Ａ）の立ち上がりエッジでアナログＰＬＬ回路３の出力クロックの計数を開始する。ついで，フィードバック信号（FB_CLK）（Ｂ）の立ち上がりエッジでカウンタの計数を停止する。これによりデジタル位相比較器（DPD）１は，基準クロック信号（REF_CLK）とフィードバック信号（FB_CLK）の位相差に対応した期間において，アナログＰＬＬ回路３の出力クロックの数を計数し，位相差に対応するカウンタ計数値を出力する。

図１に戻り，デジタル位相比較器（DPD）１からの位相差に対応するカウンタ計数値を位相誤差信号としてデジタルループフィルタ（DLF）４に入力する。デジタルループフィルタ（DLF）４は，カウンタ計数値を積分して入力される位相誤差信号を平均化する。

ついで，デジタルループフィルタ（DLF）４で得られた誤差平均値をＤ／Ａ変換器５でアナログ信号にしてスレーブ発振器である電圧制御発振器（ＶＣＯ）６に入力する。したがって，電圧制御発振器６は，入力アナログ電圧に対応する周波数の信号を伝送装置内部のクロックとして出力する。同時に，この周波数信号が１／Ｎ分周器７でＮ分周され，フィードバック信号（FB_CLK）としてデジタル位相比較器（DPD）１に帰還される。したがって，スレーブ発振器の発振周波数が基準クロック(REF_CLK)に同期するように制御される。

図３は，スレーブ発振器に直接デジタル合成器（ＤＤＳ：Direct Digital Synthesizer）を用いたものである。なお，図１におけると同様のものには同じ参照番号を付している。

直接デジタル合成器（DDS）８は,内部高精度の固定発振器２で生成されるクロックを源振として出力する発振波形を，デジタルデータによって合成して作り出す回路である。図３の例では，デジタルフィルタ４からの出力がデジタルデータに相当する。

図１，図３のＤＰＬＬ回路１００において，出力周波数の設定分解能は，Ｄ／Ａ変換器５や直接デジタル合成器８のビット幅に依存し，図４に示すように時間Ｔに対して離散的な変化をするが，平均的な周波数偏差としては,±０に近い値になる。

ところで，図１，図３に示すような従来技術では,ホールドオーバ時のスレーブ発振器の制御電圧(図３の直接デジタル合成器（DDS）８を用いる場合はデジタルデータ)は固定値となる。この固定値は基準クロック同期時の情報を基に決められる。

決め方は，単純に，基準クロックに障害が発生する直前の電圧(データ)にする方法，あるいは，同期時のフィードバックデータをバッファに蓄えておき，障害を検出した時点で蓄えておいたデータの平均値を算出する等の方法がある。

ここで，従来例として特許文献１に記載された発明が知られている。この発明は，基準クロックが悪化した時，電圧制御発振器の電圧値が同期時の値に再設定されてしまい，ホールドオーバ状態にならず同期クロックが変動した基準クロックに一致してしまうという問題に対応するものである。そして，基準クロックと同期制御する制御電圧値をメモリに書き込み，この制御電圧値に基づき，定められた周波数制御範囲に対応する制御電圧の範囲を補正するものである。
特開２００２−３５３８０７号公報

しかしながら,上記いずれの方法もデータを固定値にするため,初期の設定精度がＤ／Ａ変換器５（図１）や直接デジタル合成器８（図３）の設定分解能(ビット幅)に依存する。

図５は，ホールドオーバ時の周波数偏差状態を示す図である。縦軸に周波数偏差，横軸に時間を取り，時刻Ｔを基準にそれ以前の時間は位相同期の状態であり，時刻Ｔでホールドオーバに入った状態である。

図５の右上方に，時刻Ｔにおけるホールドオーバ特性の拡大図を示している。時刻Ｔで，障害発生直前の周波数偏差（ＦＤ）で自走を開始し,その後はスレーブ発振器の精度で動作する。

しかし，障害発生直前の周波数偏差（ＦＤ）に対し，上記の通りＤ／Ａ変換器５や直接デジタル合成器８の設定分解能(ビット幅)に依存する初期周波数偏差（ＩＯ）が存在する
簡単な例で説明すると,図１において，Ｄ／Ａ変換器５のビット幅が３ビット，出力電圧幅が１Ｖ,電圧制御発振器（VCO）６の周波数可変特性が１ppm/Vとする場合，周波数の設定分解能は,

となる。

よって，ホールドオーバ時の初期周波数偏差として最悪

を見込む必要がある。

一般的にビット幅の多いものでもＤ／Ａ変換器５は,１６ビット, 直接デジタル合成器８は３２ビット程度であり，周波数の設定分解能として１×１０^-9程度が限界である。

北米ベルコア規格GR-1244では，stratum３Ｅで±１×１０^-9，stratum２で±１×１０^-10と厳しい精度を要求されている。

したがって，図１，図３に示した様に，制御値を固定にする方法では,上記規格を実現することが非常に困難または不可能である。

かかる点から本発明の目的は，ホールドオーバ時の初期周波数偏差を抑えることを可能とするＤＰＬＬ回路を提供することにある。

上記の目的を達成する本発明に従うデジタルＰＬＬ回路は、その第１の態様として、デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルＰＬＬ回路であって、制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と、前記スレーブ発振器の出力と、入力する基準クロックの位相差を検知し、前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と、前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し、前記ホールドオーバ部は、前記位相差検知回路から出力される所定ビット数のデジタル信号に対し、上位Ｎビットと下位Ｍビットに分離する回路と、前記分離される下位Ｍビットの値に対応した加算周期を設定する周期変換回路と、所定の加算値を前記加算周期で出力する補正値出力回路と、前記補正値出力回路からの加算値を前記周期変換回路で設定される加算周期で、前記分離される上位Ｎビットの値に加算する加算回路を有し、前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とすることを特徴とする。

上記の目的を達成する本発明に従うデジタルＰＬＬ回路は、その第２の態様として、第１の態様において、さらに入力として、前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し、一方のみを選択出力するセレクタを有し、前記ホールドオーバ時に、前記ホールドオーバ部の出力を選択出力することを特徴とする。

上記の目的を達成する本発明に従うデジタルＰＬＬ回路は、その第３の態様として、デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルＰＬＬ回路であって、制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と、前記スレーブ発振器の出力と、入力する基準クロックの位相差を検知し、前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と、前記位相差検知回路の出力を蓄積格納するメモリと、前記メモリに格納された前記位相差検知回路の出力の平均値を求める平均値回路と、前記平均値回路の出力を上位Ｎビットに丸め、下位Ｍビットを切り捨て処理する丸め処理回路と、カウンタと、前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Ｍビットの大きさに対応して設定し、前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と、前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と、前記補正値生成回路の出力を前記丸め処理回路からの上位Ｎビットに加算する加算回路と、ホールドオーバ時に、前記加算回路の出力を前記スレーブ発振器の制御信号値として出力するセレクタとを有することを特徴とする。

上記の目的を達成する本発明に従うデジタルＰＬＬ回路は、その第４の態様として、前記第３の態様において、更に、前記スレーブ発振器の長期エージングによる誤差の補正信号を生成する補正信号出力回路を有し、前記補正信号出力回路は、前記位相差検知回路の出力の履歴データを格納する第２のメモリと、前記第２のメモリに格納された履歴データに基づき、前記スレーブ発振器の長期エージングレートを算出する回路と、前記算出される長期エージングレートに対応する周波数偏差変化の傾きに対し反対向きの変化を与える極性信号を生成する回路を備え、前記極性信号が、前記カウント値判定回路からの前記付勢信号に加算されることを特徴とする。

上記の目的を達成する本発明に従うデジタルＰＬＬ回路は、その第５の態様として、第４の態様において，さらに，前記第１のメモリよりも長い，前記スレーブ発振器に対する制御値の履歴を格納する第２のメモリと，前記第２のメモリの出力からホールドオーバ時の前記スレーブ発振器の発振特性を求める回路と，前記求められたスレーブ発振器の発振特性と逆の特性を与える補正値を生成する補正値変換回路と，前記補正値変換回路の出力を前記丸め処理回路からの上位Ｎビットに加算する加算器を有することを特徴とする。

本発明の特徴は，以下に図面に従って説明される実施の形態例から更に明らかになる。

以下に図面に従い本発明の実施の形態例を説明する。なお，実施の形態例は本発明の説明のためのものであり，本発明の技術的範囲がこれに限定されるものではない。

図６は，本発明に従うデジタルＰＬＬ回路の第１の実施例ブロック図である。図６の実施例において，先に図１，図２に示した従来例と同一又は類似機能部には同一の参照番号を付している。また，スレーブ発振器として，電圧制御発振器６あるいは，直接デジタル合成器８のいずれを用いる場合にも共通なものとして以下実施例を説明する。

本発明の特徴は，ホールドオーバ回路１０を有していることにある。ホールドオーバ回路１０におけるセレクタ１３は，装置内で検知される基準クロックの断，あるいは入力周波数信号の断を検知すると，ホールドオーバ検知信号ＨＯにより入力を切り替える機能を有している。

したがって，通常時は，デジタルループフィルタ（DLF）４の出力をＮビットに丸める（四捨五入する）丸め回路１２の入力を有効として出力する。

一方、ホールドオーバ回路１０において、基準クロックに同期している時は、デジタルループフィルタ（DLF）４の出力を、メモリ容量が一杯になると古いデータから上書きするサーキュラバッファ機能を有するメモリ１１に記憶するとともに、Ｄ／Ａ変換器５及び電圧制御発振器６（または、直接デジタル合成器８）のビット幅Ｎに合わせて丸め処理回路１２により丸め処理（四捨五入）して出力する。

ついで，ホールドオーバ時は，ホールドオーバに備えてメモリ１１に記憶しておいた丸め処理前のデジタルループフィルタ４の出力値を, Ｄ／Ａ変換器５（または，直接デジタル合成器８）のビット幅に合わせた上位Ｎビットと補正値用の下位Ｍビット(ビット幅は任意)を，それぞれ分離回路１４，１５により分離取得する。

周期変換回路１６は、下位Ｍビット分離回路１５から下位Ｍビットを入力すると、その下位Ｍビットの値の大きさに応じた周期で補正周期タイミング信号を出力する。

図７は、下位Ｍビットの値の大きさと、周期変換回路１６から補正周期タイミング信号を出力する加算周期の関係を示す図であり、図７に示すように、下位Ｍビットの値が大きいほど加算周波数が大きくなる（加算周期が短くなる）。

すなわち、図５に示したように、ホールドオーバになる時に初期周波数偏差（ＩＯ）の大きさは、Ｄ／Ａ変換器５（または、直接デジタル合成器８）の分解能として現れるから周期変換回路１６から上記のように、下位Ｍビットの値の大きさに応じた加算周期Ｐ _１を求め、この加算周期Ｐ _１でタイミング信号を出力する。

補正値（＋α）出力回路１７は、周波数測定時間Ｐ _０内で出力される前記加算周期Ｐ _１のタイミング信号の都度、補正値（＋α）を出力し、加算回路１８に入力する。加算回路１８は、上位ビット分離回路１４の出力に補正値（＋α）を補正周期（加算周期Ｐ _１）タイミングで加算し、Ｎビットに丸めて出力する。

この補正値によって、図５に示すホールドオーバ時の初期周波数偏差（オフセット）を補正することができる。また、補正値（＋α）を加える加算周期を変えることにより、オフセット値を微小に制御することができ、設定分解能は下位Ｍビットの幅に応じて２^M倍向上する。

ここで，電圧制御発振器６（または，直接デジタル合成器８）の出力周波数は，一定の周波数測定時間(ゲート時間)Ｐ₀として例えば，１秒間の平均値として求めることができる。すなわち，図８に示すように周波数測定時間Ｐ₀に複数回の加算周期Ｐ₁の都度得られるスレーブ発振器における出力周波数から平均周波数が求められる。本発明により，上記下位Ｍビットの大きさを設定して，ホールドオーバ移行時に，かかる平均周波数を先に説明した北米ベルコア規格GR-1244に規定される精度に適合させることが可能である。

図９は，本発明の第２の実施例を示すブロック図である。なお，以下の実施例では，本発明の特徴とするホールドオーバ部１０の構成部分のみを図示している。また，先の実施例と同一又は類似のものには，同一の参照番号を付して説明する。

図９において，基準クロックに同期する時のデジタルループフィルタ（DLF）４の出力をデジタルシグナルプロセッサ（DSP）の内部メモリ１１に蓄えておく。このメモリ１１は，サーキュラバッファとし,メモリ容量が一杯になると古いデータから上書きする。

平均値算出回路２０は，基準クロックの障害を発生した時点でメモリ１１に蓄えたデータの平均値を算出する。平均値算出回路２０の出力は，丸め処理回路２３により上位Ｎビットで丸め（四捨五入）処理をして加算器１８に入力する。

同時に平均値算出回路２０の出力は，カウント値判定回路２２に入力される。カウント値判定回路２２は，丸め処理回路２３で平均値の切り捨てられる下位Ｍビットの値に応じて判定の閾値を決定する。そして，カウンタ２１のカウント値が，決定された閾値を超えるとき，カウント値判定回路２２から“１”信号を出力し，補正値出力回路１７を付勢する。

補正値出力回路１７は，カウント値判定回路２２から“１”信号を入力すると，補正値（＋α）を出力する。補正値（＋α）は，加算器１８で，丸め処理回路２３の出力に加算され，セレクタ１３に入力する。

セレクタ１３は，装置内検出される基準クロックの断，又は入力周波数信号の断を検出した時に，ホールドオーバ情報ＯＨにより切り換え制御され，加算器１８を選択出力する。

これにより，第２の実施例によってもホールドオーバ移行時に，平均値算出回路２０により求められる平均周波数に対し，先に説明した北米ベルコア規格GR-1244に規定される精度に適合させることが可能である。

図１０は，本発明の第３の実施例を示すブロック図である。この実施例は，第２の実施例の変形例である。

すなわち，図９の実施例におけるカウンタ２１，カウンタ値判定回路２２及び，補正値出力回路１７に換え，補正電圧生成回路２４により補正値をアナログで出力するようにしたものである。したがって，Ｄ／Ａ変換器５（または，直接デジタル合成器８）の出力にアナログ補正電圧をアナログ加算器２５で加算する。

かかる第３の実施例によっても，アナログ補正値の生成によって，ホールドオーバ移行時に，先に説明した北米ベルコア規格GR-1244に規定される精度に適合させることが可能である。

図１１は，本発明の更に別の実施例を示すブロック図である。この実施例の特徴は，図９に説明した実施例に対し，更にスレーブ発振器即ち，電圧制御発振器６あるいは，直接デジタル合成器８の長期エージングによる誤差の補正信号を生成する回路３０を設けたことにある。

サーキュラバッファ型の第２のメモリ３１に長期の履歴データを記憶する。ホールドオーバ時に，メモリ３１から履歴データを読み出し，エージングレート算出回路３２において，スレーブ発振器の経時変化に伴う長期エージングレートを算出する。ここでエージングレートは，図５に示したホールドオーバに至った状態からスレーブ発振器の自走により変化する周波数偏差変化の傾きを意味する。

したがって，補正値変換回路３３は，周波数偏差変化の傾きに対して反対向きの変化を与える極性信号を生成し，加算器３４により加算する。これにより，長期エージングレートを打ち消すことが可能である。

（付記１）
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルＰＬＬ回路であって，
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と，
前記スレーブ発振器の出力と，入力する基準クロックの位相差を検知し，前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と，
前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し，
ホールドオーバが検知される時に，前記ホールドオーバ部は，前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする
ことを特徴とするデジタルＰＬＬ回路。

（付記２）付記１において，
前記ホールドオーバ部は，前記位相差検知回路から出力される所定ビット数のデジタル信号に対し，上位Ｎビットと下位Ｍビットに分離する回路と，
前記分離される下位Ｍビットの値に対応した加算周期を設定する周期変換回路と，
所定の加算値を所定周期で出力する補正値出力回路と，
前記補正値出力回路から加算値を前記周期変換回路出設定される加算周期の期間中前記分離される上位Ｎビットの値に加算する加算回路を有し，
前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とすることを特徴とするデジタルＰＬＬ回路。

（付記３）付記１において，
さらに入力として，前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し，一方のみを選択出力するセレクタを有し，
前記ホールドオーバ時に，前記ホールドオーバ部の出力を選択出力することを特徴とするデジタルＰＬＬ回路。

（付記４）
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルＰＬＬ回路であって，
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と，
前記スレーブ発振器の出力と，入力する基準クロックの位相差を検知し，前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と，
前記スレーブ発振器に対する制御値の履歴を格納する第１のメモリと，
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と，
前記平均値回路の出力を上位Ｎビットに丸める丸め処理回路
前記平均値回路の出力からホールドオーバ時の前記スレーブ発振器の発振特性を求め，該発振特性と逆の特性を与えるアナログ補正値を生成する回路と，
前記アナログ補正値を前記スレーブ発振器の制御値とすることを特徴とする
ことを特徴とするデジタルＰＬＬ回路。

（付記５）
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルＰＬＬ回路であって，
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と，
前記スレーブ発振器の出力と，入力する基準クロックの位相差を検知し，前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と，
前記スレーブ発振器に対する制御値の履歴を格納する第１のメモリと，
前記メモリに格納された制御値の履歴の平均値を求める平均値回路と，
前記平均値回路の出力を上位Ｎビットに丸め，下位Ｍビットを切り捨て処理する丸め処理回路と，
カウンタと，
前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Ｍビットの大きさに対応して設定し，前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と，
前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と，
前記補正値生成回路の出力を前記丸め処理回路からの上位Ｎビットに加算する加算回路と，
ホールドオーバ時に，前記加算回路の出力を前記スレーブ発振器の制御値として出力するセレクタとを
有することを特徴とするデジタルＰＬＬ回路。

（付記６）付記５において，
さらに，前記第１のメモリよりも長い，前記スレーブ発振器に対する制御値の履歴を格納する第２のメモリと，
前記第２のメモリの出力からホールドオーバ時の前記スレーブ発振器の発振特性を求める回路と，
前記求められたスレーブ発振器の発振特性と逆の特性を与える補正値を生成する補正値変換回路と，
前記補正値変換回路の出力を前記丸め処理回路からの上位Ｎビットに加算する加算器を有する
ことを特徴とするデジタルＰＬＬ回路。

実施例に従い説明したように，本発明によりホールドオーバ時の初期周波数偏差を抑えることができるので，容易に要求される規格条件を満たすことが可能であり，本発明に従うＤＰＬＬ回路を同期網システムに適用が可能である。

ＤＰＬＬ回路の一般的構成例ブロック図である。デジタル位相比較器（DPD）１の比較動作を説明する図である。スレーブ発振器に直接デジタル合成器（ＤＤＳ：Direct Digital Synthesizer）を用いたものである。平均的な周波数偏差を背杖魅する図である。ホールドオーバ時の周波数偏差の状態を示す図である。本発明に従うデジタルＰＬＬ回路の第１の実施例ブロック図である。図６において，下位Ｍビットの値の大きさと，周期変換回路１６から補正周期タイミング信号を出力する加算周期の関係を示す図である。スレーブ発振器における出力周波数の平均周波数を説明する図である。本発明の第２の実施例を示すブロック図である。本発明の第３の実施例を示すブロック図である。本発明の更に別の実施例を示すブロック図である。

符号の説明

１００ＤＰＬＬ回路
１０１光／電気変換器
１０２，７１／Ｎ分周器
１デジタル位相比較器（DPD）
２内部高精度発振器
３アナログＰＬＬ回路
４デジタルループフィルタ（DLF）
５Ｄ／Ａ変換器
６電圧制御発振器（ＶＣＯ）
８直接デジタル合成器（DDS）
１０ホールドオーバ回路
１１メモリ
１２丸め処理回路
１３セレクタ
１４上位ビット分離回路
１５下位ビット分離回路
１６周期変換回路
１７補正値（＋α）出力回路
１８加算回路

Claims

デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルＰＬＬ回路であって、
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と、
前記スレーブ発振器の出力と、入力する基準クロックの位相差を検知し、前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と、
前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し、
前記ホールドオーバ部は、前記位相差検知回路から出力される所定ビット数のデジタル信号に対し、上位Ｎビットと下位Ｍビットに分離する回路と、
前記分離される下位Ｍビットの値に対応した加算周期を設定する周期変換回路と、
所定の加算値を前記加算周期で出力する補正値出力回路と、
前記補正値出力回路からの加算値を前記周期変換回路で設定される加算周期で、前記分離される上位Ｎビットの値に加算する加算回路を有し、
前記加算回路の出力をホールドオーバ時に前記スレーブ発振器の制御信号値とする
ことを特徴とするデジタルＰＬＬ回路。
請求項１において、
さらに入力として、前記位相差検知回路の出力と前記ホールドオーバ部の出力を入力し、一方のみを選択出力するセレクタを有し、
前記ホールドオーバ時に、前記ホールドオーバ部の出力を選択出力することを特徴とするデジタルＰＬＬ回路。
デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルＰＬＬ回路であって、
制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と、
前記スレーブ発振器の出力と、入力する基準クロックの位相差を検知し、前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と、
前記位相差検知回路の出力を蓄積格納するメモリと、
前記メモリに格納された前記位相差検知回路の出力の平均値を求める平均値回路と、
前記平均値回路の出力を上位Ｎビットに丸め、下位Ｍビットを切り捨て処理する丸め処理回路と、
カウンタと、
前記カウンタの計数値の閾値を前記丸め処理回路で切り捨てられた下位Ｍビットの大きさに対応して設定し、前記カウンタの計数値が前記設定された閾値を超えるときに付勢信号を出力するカウント値判定回路と、
前記カウント値判定回路から前記付勢信号が出力されるとき所定の補正値を出力する補正値生成回路と、
前記補正値生成回路の出力を前記丸め処理回路からの上位Ｎビットに加算する加算回路と、
ホールドオーバ時に、前記加算回路の出力を前記スレーブ発振器の制御信号値として出力するセレクタとを有する
ことを特徴とするデジタルＰＬＬ回路。
請求項３において、
更に、前記スレーブ発振器の長期エージングによる誤差の補正信号を生成する補正信号出力回路を有し、
前記補正信号出力回路は、
前記位相差検知回路の出力の履歴データを格納する第２のメモリと、
前記第２のメモリに格納された履歴データに基づき、前記スレーブ発振器の長期エージングレートを算出する回路と、
前記算出される長期エージングレートに対応する周波数偏差変化の傾きに対し反対向きの変化を与える極性信号を生成する回路を備え、
前記極性信号が、前記カウント値判定回路からの前記付勢信号に加算される、
ことを特徴とするデジタルＰＬＬ回路。