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WO2012014447A1 - 不揮発性記憶装置の製造方法 - Google Patents

不揮発性記憶装置の製造方法 Download PDF

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WO2012014447A1
WO2012014447A1 PCT/JP2011/004207 JP2011004207W WO2012014447A1 WO 2012014447 A1 WO2012014447 A1 WO 2012014447A1 JP 2011004207 W JP2011004207 W JP 2011004207W WO 2012014447 A1 WO2012014447 A1 WO 2012014447A1
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WO
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layer
resistance change
forming
change layer
electrode
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PCT/JP2011/004207
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English (en)
French (fr)
Inventor
覚 藤井
巧 三河
晴之 空田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2012526311A priority patent/JP5436674B2/ja
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Definitions

  • the present invention relates to a method for manufacturing a nonvolatile memory device using a resistance change element. More specifically, the present invention relates to a method for manufacturing a nonvolatile memory device in which a plurality of resistance change layers having different oxygen contents are formed in a memory cell hole.
  • Patent Document 1 proposes a cross-point type ReRAM in which a resistance change layer is formed in each of minute holes arranged in a matrix in order to reduce the size of a memory element and increase the capacity of a memory device.
  • ALD Atomic Layer Deposition
  • the process of forming a metal oxide by this ALD method is as follows: 1) Prepare a source gas containing metal atoms by vaporizing the precursor material, 2) introducing a source gas into a vacuum chamber in which the substrate is held to form a metal monoatomic layer on the substrate; 3) Next, purge gas is introduced to discharge unnecessary source gas, 4) Subsequently, reactive gases such as O 2 , O 3 and H 2 O are introduced to oxidize the metal monoatomic layer and remove the metal ligands; 5) Finally, purge gas is introduced to discharge unnecessary reactive gas to form a metal oxide layer. 6) The metal oxide having a desired film thickness is formed by repeating the cycles 2) to 5).
  • the ALD method is characterized in that the film can be grown conformally even in a fine hole having a high aspect ratio because the film is grown for each monoatomic layer.
  • Non-Patent Document 1 discloses that research and development is being carried out as a nanodevice process by taking advantage of such characteristics.
  • Non-Patent Documents 2 and 3 report that a TiO 2 film or HfO 2 formed by the ALD method exhibits a resistance change phenomenon by an electric pulse.
  • Patent Document 2 since a dense film with a small film thickness and few defects can be formed, the resistance change using a NiO thin film formed by the ALD method is expected in order to improve the resistance change characteristic with a small leakage current.
  • Type nonvolatile memory element is proposed.
  • Patent Document 3 discloses a resistance change element including two resistance change layers having different oxygen contents.
  • the present invention solves the above-described conventional problems, and an object thereof is to more easily form two resistance change layers having different oxygen contents in holes.
  • the present inventors diligently studied a method of forming a variable resistance layer having a two-layer structure of a high resistance layer and a low resistance layer in a fine hole. As a result, the following knowledge was obtained.
  • variable resistance layers having different oxygen contents in the memory cell holes is the sputtering method.
  • sputtering method it has been found that as the aspect ratio of the memory hole cell increases, it becomes difficult to embed the variable resistance layer by sputtering.
  • tantalum oxide (TaO x ) is formed in a memory hole having a diameter of 80 to 240 nm and a depth of 250 nm by DC sputtering.
  • FIG. 18 is a conceptual diagram of “aspect ratio” and “bottom coverage” in the study by the present inventors.
  • the aspect ratio is H / R obtained by dividing H by R, where H is the hole depth and R is the hole size (diameter). The larger the aspect ratio, the longer the hole becomes.
  • the bottom coverage is B / T obtained by dividing B by T, where B is the thickness of the oxide layer at the bottom of the hole and T is the thickness of the oxide layer at the upper end surface. As the bottom coverage is larger, the oxide layer is formed so that the oxide is sufficiently distributed to the bottom of the hole. In other words, the larger the bottom coverage, the more conformally the oxide layer is formed.
  • FIG. 19 shows the results obtained under the above conditions.
  • the bottom coverage strongly depends on the aspect ratio.
  • the aspect ratio is around 1.5
  • the bottom coverage is only about 10%, and it was inferred that it is difficult to conformally fill the oxide layer in a hole with a large aspect ratio.
  • the bottom coverage is slightly improved compared to the case without the bias power, but the bottom coverage is as low as about 20%. Is guessed difficult.
  • an oxide layer can be formed conformally in a hole having a large aspect ratio in a process using the ALD method, and it is also adopted in a device manufacturing process in accordance with miniaturization of process rules.
  • an oxide layer is formed using the ALD method, it is difficult to form an oxygen-deficient arbitrary oxide by controlling the oxygen content, and a plurality of oxides having different oxygen contents are stacked. The method of forming the structure was not known.
  • the method of manufacturing a nonvolatile memory device includes a step of forming a first electrode on a substrate, a step of forming an interlayer insulating layer on the first electrode, and a first electrode penetrating through the interlayer insulating layer. Forming a memory cell hole in the memory cell hole, forming a first resistance change layer and a second resistance change layer made of an oxygen-deficient transition metal oxide in this order in the memory cell hole; Forming a second electrode on the variable resistance layer.
  • the step of forming the first resistance change layer and the step of forming the second resistance change layer are respectively a first step of introducing a source gas composed of molecules containing transition metal atoms, and a source after the first step.
  • the cycle from the first step to the fourth step is executed once or a plurality of times.
  • the step of forming the first resistance change layer is performed while maintaining the temperature of the substrate at a temperature at which the self-decomposition reaction of the source gas does not occur.
  • the conditions for forming the second resistance change layer are as follows: The oxygen content of the first resistance change layer is changed by changing one or a plurality of conditions of the substrate temperature, the source gas introduction amount, and the reactive gas introduction amount with respect to the conditions for forming the change layer.
  • the first resistance change layer and the second resistance change layer are formed so that becomes greater than the oxygen content of the second resistance change layer.
  • the method for manufacturing a nonvolatile memory device of the present invention has an effect that two resistance change layers having different oxygen contents can be easily formed in holes.
  • FIG. 1A is a plan view showing an example of a schematic configuration of the nonvolatile memory device 10 according to the first embodiment of the present invention.
  • 1B is a cross-sectional view of the cross section taken along the line 1A-1A in FIG. 1A as viewed in the direction of the arrow.
  • FIG. 2A is a partially enlarged plan view of essential parts of the resistance change element 17 and the current control element 20 of FIG. 2B is a cross-sectional view of the cross section taken along line 2A-2A in FIG. 2A as viewed in the direction of the arrow.
  • FIG. 3 is a diagram illustrating an example of a schematic circuit configuration of the nonvolatile memory device 10 according to the first embodiment of the present invention.
  • FIG. 3 is a diagram illustrating an example of a schematic circuit configuration of the nonvolatile memory device 10 according to the first embodiment of the present invention.
  • FIG. 4A is a process diagram illustrating the method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention.
  • the interlayer insulating layer 14 and the lower electrode backing wiring 15 are formed on the substrate 11 on which the active element 12 is formed.
  • 5 is a cross-sectional view after the step of forming the lower electrode wiring 151 and the interlayer insulating layer 16.
  • FIG. 4B is a process diagram illustrating the method for manufacturing the nonvolatile memory device according to the first embodiment of the present invention, and is a plan view after the process of forming the memory cell holes 29 in the interlayer insulating layer 16.
  • 4C is a cross-sectional view of the cross section taken along line 4A-4A in FIG. 4B in the direction of the arrow.
  • FIG. 5A is a process diagram illustrating the method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention, and becomes the first resistance change layer 18 a on the interlayer insulating layer 16 and in the memory cell hole 29. It is sectional drawing after the process of forming the 1st resistance change material layer 181a.
  • FIG. 5B is a process diagram illustrating the method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention, in which the second resistance change which becomes the second resistance change layer 18b on the first resistance change material layer 181a. It is sectional drawing after the process of forming the material layer 181b.
  • FIG. 5A is a process diagram illustrating the method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention, and becomes the first resistance change layer 18 a on the interlayer insulating layer 16 and in the memory cell hole 29. It is sectional drawing after the process of forming the 1st resistance change material layer 181a.
  • FIG. 5B is a process
  • FIG. 6A is a process diagram illustrating the method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention, and includes a first variable resistance material layer 181 a and a second variable resistance material layer 181 b inside the memory cell hole 29.
  • 5B is a top view after the step of removing the first variable resistance material layer 181a, the second variable resistance material layer 181b, and the intermediate electrode material layer 191 by leaving CMP and the intermediate electrode material layer 191.
  • FIG. 6B is a cross-sectional view of FIG. 6A.
  • FIG. 7A is a process diagram illustrating the method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention, and completely covers the upper opening of the memory cell hole 29 and protrudes outside the current control layer 21. 6 is a top view after a step of laminating the upper electrode wiring 22 in this order.
  • FIG. 7B is a cross-sectional view of FIG. 7A.
  • FIG. 8 is a schematic diagram of the apparatus used in Experimental Examples 1 to 3.
  • FIG. 9A is a graph showing the results of Experimental Example 1.
  • FIG. 9B is a schematic diagram showing the state of the substrate surface at point A in FIG. 9A.
  • FIG. 9C is a schematic diagram showing the state of the substrate surface at point B in FIG. 9A.
  • FIG. 10A is a graph showing the results of Experimental Example 2.
  • FIG. 10B is a schematic diagram showing the state of the substrate surface at point C in FIG. 10A.
  • FIG. 10C is a schematic diagram showing the state of the substrate surface at point D in FIG. 10A.
  • FIG. 11A is a schematic diagram illustrating a result of Experimental Example 3, and is a schematic diagram illustrating a state of the substrate surface after the first step.
  • FIG. 11B is a schematic diagram illustrating the results of Experimental Example 3, and is a schematic diagram illustrating the state of the substrate surface after the third step.
  • FIG. 12A shows a process of embedding a resistance change layer and an intermediate electrode in the memory cell hole 29 provided in the interlayer insulating layer 30 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing a state in which a memory cell hole 29 is formed.
  • FIG. 12B shows a process of embedding a resistance change layer and an intermediate electrode in the memory cell hole 29 provided in the interlayer insulating layer 30 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention. It is a figure, Comprising: It is sectional drawing of the state in which the 1st resistance change material layer 181a was formed.
  • FIG. 1st resistance change material layer 181a was formed.
  • FIG. 12C shows a step of embedding a resistance change layer and an intermediate electrode in the memory cell hole 29 provided in the interlayer insulating layer 30 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention. It is a figure, Comprising: It is sectional drawing of the state which formed the 2nd resistance change material layer 181b on the 1st resistance change material layer 181a.
  • FIG. 12D shows a step of embedding a resistance change layer and an intermediate electrode in the memory cell hole 29 provided in the interlayer insulating layer 30 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention.
  • FIG. 12E shows a step of embedding and forming a variable resistance layer and an intermediate electrode in the memory cell hole 29 provided in the interlayer insulating layer 30 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing a state where the first variable resistance material layer 181a, the second variable resistance material layer 181b, and the intermediate electrode material layer 191 on the interlayer insulating layer 30 are removed by CMP.
  • FIG. 12E shows a step of embedding and forming a variable resistance layer and an intermediate electrode in the memory cell hole 29 provided in the interlayer insulating layer 30 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing a state where the first variable resistance material layer 181a, the second variable resistance material layer 181b, and the intermediate electrode material layer 191 on the interlayer insulating layer 30 are removed by CMP.
  • FIG. 13A shows a method of manufacturing a nonvolatile memory device according to a modification of the first embodiment of the present invention, in which a first resistance change layer 18a, a second resistance change layer 18b, and an intermediate electrode 19 are provided in a memory cell hole 29.
  • FIG. 4 is a diagram showing a process from embedding and forming a groove 32 in the interlayer insulating layer 31, and a cross-sectional view in a state where the interlayer insulating layer 31 is formed.
  • FIG. 13B shows the first resistance change layer 18 a, the second resistance change layer 18 b, and the intermediate electrode 19 in the memory cell hole 29 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a process from embedding and forming a groove 32 in the interlayer insulating layer 31, and a cross-sectional view in a state where the interlayer insulating layer 31 is formed.
  • FIG. 13B shows the first resistance change layer
  • FIG. 4 is a diagram showing a process from embedding and forming a groove 32 in the interlayer insulating layer 31, and a sectional view showing a state in which the groove 32 is formed in the interlayer insulating layer 31.
  • FIG. 14A is a diagram showing a process of embedding and forming the current control layer 34 and the upper electrode 35 in the groove 32 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a state in which a current control material layer 341 to be a current control layer 34 and an electrode material layer 351 to be an upper electrode 35 are formed on an interlayer insulating layer 31 in which a groove 32 is formed.
  • FIG. 14A is a diagram showing a process of embedding and forming the current control layer 34 and the upper electrode 35 in the groove 32 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention.
  • FIG. 4 is a
  • FIG. 14B is a diagram showing a step of embedding and forming the current control layer 34 and the upper electrode 35 in the groove 32 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a state where the electrode material layer 351 and the current control material layer 341 on the interlayer insulating layer 31 are removed by CMP and the current control layer 34 and the upper electrode 35 are embedded in the groove 32.
  • FIG. 15 is a cross-sectional view for explaining the configuration of the nonvolatile memory device 40 according to the second embodiment of the present invention.
  • FIG. 16 is a cross-sectional view showing configurations of a storage unit 75 and a current control element 78 which are main parts of the nonvolatile storage device 70 according to the third embodiment of the present invention.
  • FIG. 17A is a plan view showing the configuration of the storage unit 103 and the current control element 106 which are the main parts of the nonvolatile storage device 100 according to the fourth embodiment of the present invention.
  • FIG. 17B is a cross-sectional view of the cross section taken along the line 14A-14A in FIG. 17A in the direction of the arrow.
  • FIG. 18 is a conceptual diagram of “aspect ratio” and “bottom coverage” in the study by the present inventors.
  • FIG. 18 is a conceptual diagram of “aspect ratio” and “bottom coverage” in the study by the present inventors.
  • FIG. 19 is a graph showing the relationship between the aspect ratio of the memory cell hole and the bottom coverage of the resistance change layer embedded in the hole, and shows a comparison between the result of the manufacturing method of the present invention and the result of the conventional sputtering method. is there.
  • FIG. 20 is a cross-sectional SEM image of the resistance change layer in the fine hole formed by the manufacturing method according to the present invention.
  • FIG. 21 is a diagram showing the relationship between the aspect ratio of the memory cell hole, the bottom coverage with respect to the top, and the side wall coverage with respect to the bottom of the resistance change layer formed in the memory cell hole by the manufacturing method according to the present invention.
  • the first non-volatile memory device manufacturing method includes a step of forming a first electrode on a substrate, a step of forming an interlayer insulating layer on the first electrode, and forming a first electrode in the interlayer insulating layer. Forming a memory cell hole so as to penetrate, and forming a first resistance change layer and a second resistance change layer made of an oxygen-deficient transition metal oxide in this order in the memory cell hole; And a step of forming a second electrode on the second variable resistance layer.
  • the step of forming the first resistance change layer and the step of forming the second resistance change layer are respectively a first step of introducing a source gas composed of molecules containing transition metal atoms, and a source after the first step.
  • the cycle from the first step to the fourth step is executed once or a plurality of times.
  • the step of forming the first resistance change layer is performed while maintaining the temperature of the substrate at a temperature at which the self-decomposition reaction of the source gas does not occur.
  • the conditions for forming the second resistance change layer are as follows: The oxygen content of the first resistance change layer is changed by changing one or a plurality of conditions of the substrate temperature, the source gas introduction amount, and the reactive gas introduction amount with respect to the conditions for forming the change layer.
  • the first resistance change layer and the second resistance change layer are formed so that becomes greater than the oxygen content of the second resistance change layer.
  • the “temperature at which the self-decomposition reaction of the source gas does not occur” refers to a temperature at which the source gas molecules are not self-decomposed and are adsorbed as a monomolecular film.
  • ALD mode deposition When film deposition is performed at a temperature at which the source gas self-decomposition reaction does not occur, it is referred to as ALD mode deposition, and when film deposition is performed at a temperature at which the source gas self-decomposition reaction occurs, it is referred to as CVD mode deposition. . That is, the ALD process has an ALD mode and a CVD mode.
  • the “reactive gas introduction amount” is a control amount capable of controlling the reaction rate between the substrate surface and the reactive gas in the ALD mode or the CVD mode, and includes, for example, the composition and supply of the reactive gas. It includes time, supply pressure, supply volume, supply weight, supply flow rate, supply mole number, and the like.
  • Oxygen content is the oxygen content of an oxygen-deficient transition metal oxide constituting the resistance change layer.
  • transition metal oxide constituting each resistance change layer transition metal atoms and oxygen Expressed by the ratio of the number of moles of oxygen atoms to the total number of moles of atoms.
  • the first variable resistance layer and the second variable resistance layer are both composed of an oxygen-deficient transition metal oxide, but the first variable resistance layer is a transition metal oxide that is not substantially oxygen-deficient. It can consist of In the case of forming a transition metal oxide layer, slight oxygen vacancies are generated even if a stoichiometric composition without oxygen vacancies is realized.
  • the first resistance change layer may be made of an oxygen-deficient transition metal oxide (transition metal oxide that is not substantially oxygen-deficient) containing only such slight oxygen vacancies.
  • the second nonvolatile memory device manufacturing method of the present invention is the first nonvolatile memory device manufacturing method, the step of forming the first resistance change layer and the step of forming the second resistance change layer. It is performed continuously in the same chamber.
  • the resistance change layer does not come into contact with air between the step of forming the first resistance change layer and the step of forming the second resistance change layer, and the oxygen content of the first resistance change layer changes. Can be prevented.
  • the third method for manufacturing a non-volatile memory device is the first or second method for manufacturing a non-volatile memory device in which all of the chambers in the first step included in the step of forming the first variable resistance layer are included.
  • the gas pressure is lower than the total gas pressure in the chamber in the first step included in the step of forming the second variable resistance layer, and the total pressure in the chamber in the third step included in the step of forming the first variable resistance layer.
  • the gas pressure is lower than the total gas pressure in the chamber in the third step included in the step of forming the second resistance change layer.
  • the hole aspect ratio is larger at the time of forming the first variable resistance layer than at the time of forming the second variable resistance layer. For this reason, it is relatively difficult to make the gas sufficiently reach the back (bottom) of the hole.
  • the gas in the step of forming the first resistance change layer, the gas can easily reach the depth of the hole sufficiently, and the first resistance change layer can be easily formed conformally.
  • the fourth method for manufacturing a nonvolatile memory device according to the present invention is the reaction in the third step included in the step of forming the first resistance change layer in any one of the first to third methods for manufacturing a nonvolatile memory device.
  • the amount of reactive gas introduced is larger than the amount of reactive gas introduced in the third step included in the step of forming the second resistance change layer.
  • the first resistance change layer has a higher oxygen content than the second resistance change layer, and it is necessary to sufficiently oxidize the first resistance change layer. In the above configuration, it is easy to reliably increase the oxygen content of the first resistance change layer by introducing more reactive gas in the step of forming the first resistance change layer.
  • the substrate temperature is maintained at a temperature at which self-decomposition reaction of the source gas occurs.
  • the second variable resistance layer forming step is executed.
  • the oxygen content of the second resistance change layer can be easily lowered.
  • the temperature of the substrate is maintained at a temperature at which the self-decomposition reaction of the source gas does not occur.
  • the second resistance change layer forming step is executed such that the amount of the reactive gas introduced is smaller than that of the first resistance change layer forming step.
  • the seventh method for manufacturing a nonvolatile memory device is the method for manufacturing a nonvolatile memory device according to any one of the first to sixth methods, wherein the reactive gas is formed in the third step in the step of forming the first resistance change layer.
  • the reactive gas is introduced so that film formation occurs in the reaction-controlled state of the first, the first resistance change layer is formed, and in the third step of the second resistance change layer forming step, the reactive gas supply rate-controlled state
  • a reactive gas is introduced so as to form a film in order to form the second resistance change layer, whereby the oxygen content of the first resistance change layer is made higher than the oxygen content of the second resistance change layer.
  • reaction rate limiting means a state in which the film formation rate is constant without being influenced by the supply amount of the source gas or the reactive gas. This is considered to be a state in which, for example, when the reaction rate is very low, the reaction rate is not affected by the supply amount of the raw material.
  • supply rate limiting means a state in which the film formation rate increases according to the supply amount of the source gas or the reactive gas. This is considered to be a state in which, for example, when the reaction rate is sufficiently high, the reaction rate is limited by the amount of raw material supplied.
  • An eighth method for manufacturing a non-volatile memory device is the method for manufacturing a non-volatile memory device according to any one of the first to seventh methods, wherein the upper end surface of the second electrode is completely covered and the outside is further covered.
  • a step of forming a current control element constituted by:
  • the transition metal is tantalum and the tantalum constituting the first resistance change layer.
  • the oxide is TaO x and the tantalum oxide constituting the second resistance change layer is TaO y , 0 ⁇ y ⁇ 2.5, x ⁇ y, and more preferably x ⁇ 2.1 and 0. 8 ⁇ y ⁇ 1.9 is satisfied.
  • a nonvolatile memory element can be obtained in which a resistance change operation occurs stably and the retention characteristics are good.
  • Another method of manufacturing a nonvolatile memory device includes a step of forming a first electrode on a substrate, a step of forming an interlayer insulating layer on the first electrode, and a first electrode penetrating in the interlayer insulating layer.
  • a second resistance change layer composed of the same transition metal oxide and a transition metal oxide having an oxygen content lower than that of the first resistance change layer in the same chamber as the first resistance change layer is formed.
  • the step of forming the second variable resistance layer A first step of introducing a source gas composed of molecules containing transition metal atoms, a second step of removing the source gas after the first step, and a transition by introducing a reactive gas after the second step, respectively.
  • a cycle from the first step to the fourth step composed of the third step of forming the metal oxide and the fourth step of removing the reactive gas after the third step is executed once or a plurality of times.
  • the step of forming the first resistance change layer is performed while maintaining the temperature of the substrate at a temperature at which the self-decomposition reaction of the source gas does not occur.
  • the conditions for forming the second resistance change layer are as follows: In the third step included in the step of forming the first resistance change layer, the film is formed in the reaction-controlled state of the reactive gas. Reactive gas so that happens The first resistance change layer is formed, and in the third step included in the formation step of the second resistance change layer, the reactive gas is introduced so that the film formation occurs in the supply-controlled state of the reactive gas.
  • the oxygen content of the transition metal oxide constituting the first resistance change layer is higher than the oxygen content of the transition metal oxide constituting the second resistance change layer.
  • the first resistance change layer may not be oxygen deficient.
  • Another method of manufacturing a nonvolatile memory device includes a step of forming a first electrode on a substrate, a step of forming an interlayer insulating layer on the first electrode, and a first electrode penetrating in the interlayer insulating layer.
  • a second resistance change layer composed of the same transition metal oxide and a transition metal oxide having an oxygen content lower than that of the first resistance change layer in the same chamber as the first resistance change layer is formed.
  • the step of forming the second variable resistance layer A first step of introducing a source gas composed of molecules containing transition metal atoms, a second step of removing the source gas after the first step, and a transition by introducing a reactive gas after the second step, respectively.
  • a cycle from the first step to the fourth step composed of the third step of forming the metal oxide and the fourth step of removing the reactive gas after the third step is executed once or a plurality of times.
  • the step of forming the first resistance change layer and the step of forming the second resistance change layer are performed while maintaining the temperature of the substrate at a temperature at which the self-decomposition reaction of the source gas does not occur.
  • a reactive gas is introduced so that film formation occurs in a reaction-controlled state of the reactive gas to form a first resistance change layer, and a second resistance change
  • the reactive gas is introduced so that film formation occurs in the supply-controlled state of the reactive gas, and the second resistance change layer is formed, whereby oxygen of the transition metal oxide constituting the first resistance change layer is formed.
  • the content is made higher than the oxygen content of the transition metal oxide constituting the second resistance change layer.
  • the first resistance change layer may not be oxygen deficient.
  • “embedding” means forming a film so that the growth rate of the film on the side surface of the memory cell hole is slower than the growth rate of the film on the bottom surface of the memory cell hole.
  • FIG. 8 shows a schematic diagram of the apparatus (Zestone manufactured by Hitachi Kokusai Electric) used in this experimental example.
  • the raw material container 302 (volume: 200 ml) is filled with TBTDET which is a raw material of the resistance change layer.
  • a 8-inch Si substrate heated to 200 ° C. is held inside the chamber 301 (volume: 40 L).
  • An array-shaped memory cell hole is formed in advance in the interlayer insulating layer and the interlayer insulating layer on the surface of the substrate.
  • a raw material supply system 303 includes a heater for heating.
  • a carrier gas pipe such as N 2 is also provided for introducing the raw material into the film forming chamber 301.
  • 304 is a vacuum gauge, and 305 is a valve for selecting various reactive gases.
  • TBTDET liquid in the raw material container 302 is heated to 100 ° C., and this is bubbled with nitrogen gas (supply flow rate: 150 sccm) as a carrier gas, whereby source gas (TBTDET gas) is supplied to the chamber 301. Introduced. Note that when the film formation process is not performed, the chamber is depressurized by a vacuum pump. The pressure inside the chamber 301 at the time of film formation is 100 Pa. In this step, TBTDET is adsorbed on the site on the surface of the substrate, and a monomolecular layer is formed.
  • the inside of the chamber 301 is purged with nitrogen gas to remove excess source gas.
  • the source gas that has been inside the chamber 301 is replaced with nitrogen gas.
  • ozone (O 3 ) is introduced as a reactive gas (supply flow rate: 100 sccm), the TBTDET monomolecular film is oxidized to form a Ta oxide layer, and a ligand contained in TBTDET was oxidized to a by-product (gas) such as CO 2 and removed.
  • the chamber 301 was purged with nitrogen gas (supply flow rate: 150 sccm) to remove excess reactive gas and by-products. As a result, the ozone gas that had been inside the chamber 301 until then was replaced with nitrogen gas.
  • the tantalum oxide layer was formed by repeating the basic cycle according to the film thickness with the first to fourth steps as the basic cycle.
  • the source gas supply time was changed to 0.5 seconds, 1 second, 1.5 seconds, and 2.5 seconds, respectively, in the first step, and the reactivity to each source gas supply time was changed in the third step.
  • the gas supply time is constant at 10 seconds, and the TBTDET monomolecular film adsorbed in each cycle is completely oxidized to become Ta oxide (Ta 2 O 5 ). Under any condition, the basic cycle is 50 times. Repeated.
  • the source gas supply time was 0.5 seconds, 1 second, 1.5 seconds, and 2.5 seconds.
  • the film thickness of the tantalum oxide layer was 26 mm, 42.5 mm, 51 mm, and 53 mm, respectively.
  • the thickness obtained was divided by the number of basic cycles, and the growth rate per basic cycle was determined.
  • the source gas supply time was 0.5 seconds, 1 second, 1.5 seconds, and 2.5 seconds.
  • the conditions were 0.52 kg / cycle, 0.85 kg / cycle, 1.02 kg / cycle, and 1.06 kg / cycle, respectively.
  • the horizontal axis represents the source gas supply time per basic cycle
  • the vertical axis represents the growth rate per basic cycle.
  • the growth rate when the source gas supply time is 1.5 seconds or more does not change much even when the source gas supply time increases, and the growth of tantalum oxide It is considered to be in a so-called reaction-controlled state. That is, in the experiment corresponding to point B, as shown in FIG. 9C, it is estimated that Ta oxide is adsorbed on the entire surface (state B) after the fourth step in each cycle. By forming the resistance change layer in a reaction-controlled state, it is possible to form a uniform resistance change layer with little variation.
  • FIG. 20 shows an SEM photograph of a cross section of a memory cell hole in which a variable resistance layer (TaO x ) having a thickness of 15.1 nm is formed in a hole having an opening diameter of 72.9 nm and a depth of 109.3 nm.
  • the thickness of each of the resistance change layers formed on the surface of the interlayer insulating film, the wall surface of the memory cell hole, and the bottom surface of the memory cell hole is 15.1 nm, indicating a very good bottom coverage.
  • FIG. 19 shows the change in bottom coverage when the aspect ratio of the memory cell hole is changed. It can be seen that when the ALD process is used, the bottom coverage hardly changes even when the aspect ratio changes. Further, instead of bottom coverage, side wall coverage may be used as an index.
  • Fig. 21 shows the relationship between bottom coverage and sidewall coverage.
  • the side wall coverage is drastically improved in the region having an aspect ratio of 1 or more.
  • sidewall coverage can be used as an index for process management.
  • Example 2 Relationship between Reactive Gas Supply Time and Growth Rate of Resistance Change Layer
  • Experimental Example 2 based on the result of Experimental Example 1, the supply time of the reactive gas was examined while the supply time of the source gas was set to 1.5 seconds so that the Ta oxide was adsorbed on the entire surface.
  • the experiment was performed with the same apparatus and experimental conditions as in Experimental Example 1 except that the source gas supply time was fixed at 1.5 seconds and the reactive gas supply time was varied. .
  • the basic cycle was repeated 50 times in any case when the supply time of the reactive gas was 0 seconds, 0.5 seconds, 5 seconds, 10 seconds, and 15 seconds.
  • the thickness of the obtained tantalum oxide layer was measured with an ellipsometer, they were 30.5 mm, 31.5 mm, 40.5 mm, 50.5 mm, and 50.5 mm.
  • the obtained thickness was divided by the number of basic cycles, and the growth rate per basic cycle was determined.
  • the cycle was 1.01 kg / cycle.
  • the horizontal axis represents the reactive gas supply time per basic cycle (O 3 pulsing time), and the vertical axis represents the deposition rate per basic cycle.
  • Ta / O 40/60 (Ta: 40 atm%) , O: 60 atm%). That is, it can be seen that the latter has a lower oxygen content.
  • the reactive gas supply time should be set to a region where the growth rate is saturated, that is, the reaction rate-limiting, as in state D in FIG. 10A. Good.
  • the supply time of the reactive gas is shorter than the region where the growth rate is saturated as shown in state C of FIG. What is necessary is just to set so that it may become rate-limiting.
  • the oxygen content may be controlled not by the reactive gas supply time but by the reactive gas supply volume (volume), the reactive gas flow rate (supply speed), and the like.
  • the first variable resistance material layer 181a heats the TBTDET to 100 ° C., heats the substrate to 200 ° C., and performs the source in the first step in one basic cycle. It can be formed by setting the gas supply time to 1.5 seconds or more and the reactive gas supply time in the third step to 10 seconds or more.
  • the second variable resistance material layer 181b heats the TBTDET to 100 ° C., heats the substrate to 200 ° C., and supplies the source gas in the first step in one basic cycle. Can be formed by setting the reactive gas supply time in the third step to less than 10 seconds.
  • Example 3 In Experimental Example 3, a method for controlling the oxygen content of the resistance change layer over a wider range was examined. In Experimental Example 3, an experiment was performed with the same apparatus and experimental conditions as in State D of Experimental Example 2, except that the substrate temperature was varied.
  • the substrate heating temperature in the reaction chamber is set to a temperature at which the source gas undergoes a self-decomposition reaction on the substrate surface (for example, the source gas is TBTDET). In the case of 350 ° C.).
  • the source gas is TBTDET.
  • TBTDET gas is introduced as a source gas in the first step, a self-decomposition reaction occurs on the substrate surface as shown in FIG. 11A, and a Ta film composed of a plurality of Ta atomic layers is formed.
  • ozone which is a reactive gas
  • Ta is composed of a plurality of atomic layers.
  • the reactive gas is purged in the fourth step.
  • the substrate temperature is set so that the self-decomposition reaction of the source gas occurs (resistance change by the CVD mode) It can be seen that a metal oxide thin film having a lower oxygen content can be formed by forming a layer.
  • FIG. 1A is a plan view showing an example of a schematic configuration of the nonvolatile memory device 10 according to the first embodiment of the present invention.
  • 1B is a cross-sectional view of the cross section taken along the line 1A-1A in FIG. 1A as viewed in the direction of the arrow.
  • FIG. 1A shows a virtual state in which a part of the uppermost insulating protective layer 23 is removed for easy understanding.
  • 2A and 2B are partial enlarged views of a main part of the resistance change element 17 of FIGS. 1A and 1B and a current steering element 20 having non-ohmic characteristics
  • FIG. 2A is a plan view
  • FIG. 2B is a plan view. It is sectional drawing which looked at the cross section along the 2A-2A line
  • the nonvolatile memory device 10 of this embodiment includes a substrate 11, a lower electrode backing wiring 15 formed on the substrate 11, and a lower portion formed on the upper portion thereof so as to be in physical contact with the lower electrode backing wiring 15.
  • a lower layer wiring having a two-layer structure composed of electrode wirings 151 (as viewed from the thickness direction of the substrate) and an interlayer insulating layer 16 formed so as to cover the lower layer wiring are provided.
  • memory cell holes 29 are formed on the lower electrode wiring 151 at a predetermined interval.
  • a resistance change element 17 and a current control element 20 connected in series are formed.
  • the ALD mode according to the present invention is used, and the bottom and side walls of the memory cell hole 29 are covered and substantially in accordance with the shape of the memory cell hole 29 so as to be in physical contact with the lower electrode wiring 151.
  • the first variable resistance layer 18a is formed conformally with the same thickness, and covers the bottom and side walls of the first variable resistance layer 18a, and is formed so as to be in physical and electrical contact with the first variable resistance layer 18a.
  • the second resistance change layer 18b and the intermediate electrode 19 formed so as to be in physical contact with the second resistance change layer 18b are formed inside the second resistance change layer 18b.
  • the resistance change element 17 is configured by the change layer 18 b and the intermediate electrode 19 inside the memory cell hole 29.
  • the first resistance change layer 18a and the second resistance change layer 18b are preferably made of an oxygen-deficient transition metal oxide, more preferably an oxygen-deficient tantalum oxide (TaO x , 0 ⁇ x ⁇ 2.5).
  • the oxygen-deficient transition metal oxide is a transition metal oxide of M x , oxygen of O, and a transition metal oxide of MO x (x is a composition ratio represented by the number of moles of oxygen when the transition metal is 1 mol). ),
  • the composition ratio x of oxygen O is smaller than the stoichiometrically stable state (2.5 in the case of tantalum).
  • the first resistance change layer 18a can be made of a transition metal oxide that is not substantially oxygen-deficient. In the case of forming a transition metal oxide layer, slight oxygen vacancies are generated even if a stoichiometric composition without oxygen vacancies is realized.
  • the first resistance change layer 18a may be made of an oxygen-deficient transition metal oxide (transition metal oxide that is not substantially oxygen-deficient) containing only such slight oxygen vacancies.
  • the tantalum oxide constituting the first resistance change layer is TaO x and the tantalum oxide constituting the second resistance change layer is TaO y X ⁇ 2.1 and 0.8 ⁇ y ⁇ 1.9 are preferably satisfied.
  • a nonvolatile memory element can be obtained in which the resistance changing operation occurs stably and the retention characteristics are also good.
  • the first variable resistance layer 18a and the second variable resistance layer 18b are not only oxygen-deficient tantalum oxide but also titanium oxide (TiO x , 0 ⁇ x ⁇ 2.0) formed by ALD mode (described later). , Hafnium oxide (HfO x , 0 ⁇ x ⁇ 2.0), zirconium oxide (ZrO x , 0 ⁇ x ⁇ 2.0), nickel oxide (NiO x , 0 ⁇ x ⁇ 1.0), etc.
  • an oxygen-deficient transition metal oxide may be used.
  • Such a transition metal oxide material exhibits a specific resistance value when a voltage or current exceeding a threshold is applied, and the resistance value is newly applied until a pulse voltage or pulse current of a certain magnitude is applied. Can be used for a nonvolatile memory element in order to maintain its resistance value.
  • the oxygen content of the first resistance change layer 18a is preferably higher than the oxygen content of the second resistance change layer 18b. That is, when the transition metal oxide constituting the first resistance change layer 18a is MO x and the transition metal oxide constituting the second resistance change layer 18b is MO y , x> y is preferable.
  • the variable resistance element in which the variable resistance layer is composed of two tantalum oxide layers having different oxygen contents is described in detail in Patent Document 3.
  • the oxygen content of the tantalum oxide constituting the first variable resistance layer 18a (the high-concentration oxygen-containing layer) is represented by 68 ⁇ 71atm% (100x / in atm% is MO x (1 + x)
  • the oxygen content of the tantalum oxide constituting the second resistance change layer 18b (low concentration oxygen-containing layer) is preferably 44 to 66 atm%.
  • the lower electrode wiring 151 is preferably made of a noble metal material such as platinum (Pt) or iridium (Ir).
  • the standard electrode potential of the noble metal material is higher than that of other metals, and the standard electrode potential of Pt and Ir is +1.2 eV.
  • the standard electrode potential of tantalum (Ta) constituting the resistance change layer is -0.6V.
  • the standard electrode potential is one index of the difficulty of oxidation, and if this value is large, it means that it is difficult to oxidize, and if it is small, it means that it is easily oxidized.
  • the standard electrode potential of tantalum is -0.6 eV, which is lower than the standard electrode potential of platinum or iridium. Therefore, in the above preferred configuration, an oxidation-reduction reaction occurs in the first resistance change layer 18a near the interface between the lower electrode wiring 151 made of platinum or iridium and the first resistance change layer 18a made of tantalum oxide. When oxygen is exchanged, a resistance change phenomenon occurs.
  • the lower electrode backing wiring 15 can be composed of, for example, TiAlN, Cu, Al, TiAl, or a laminated structure thereof.
  • the lower electrode wiring 151 can be made of Pt or Ir.
  • the lower electrode backing wiring 15 and the lower electrode wiring 151 can be easily formed by performing an exposure process and an etching process after film formation by sputtering.
  • the intermediate electrode 19 is preferably made of a transition metal nitride constituting the variable resistance layer 18 (configured by the first variable resistance layer 18a and the second variable resistance layer 18b).
  • the intermediate electrode 19 is preferably made of tantalum nitride (TaN).
  • the intermediate electrode 19 may be made of aluminum.
  • the first resistance change layer 18 a, the second resistance change layer 18 b, and the intermediate electrode 19 are formed so that the deposited film on the interlayer insulating film 16 is removed after the film formation, and only the memory cell hole 19 is filled. To do.
  • the first resistance change layer 18a, the second resistance change layer 18b, and the intermediate electrode 19 are exposed, and are configured by a semiconductor or an insulator so as to cover them.
  • a current control layer 21 is formed, and an upper electrode wiring 22 is formed on the current control layer 21 so as to be in physical and electrical contact with the current control layer 21.
  • the current control layer 21 and the upper electrode wiring 22 have a stripe shape intersecting the lower electrode backing wiring 15 and have a shape (area) larger than the opening of the memory cell hole 29. Then, it is formed on the interlayer insulating layer 16 so as to completely cover the opening of the memory cell hole 29 and to protrude to the periphery thereof.
  • the upper electrode wiring 22 constitutes a part of the upper layer electrode wiring.
  • the current control element 20 is configured.
  • the current control layer 21 is an insulator
  • the current control element 20 is an MIM diode
  • the current control element 20 is an MSM diode.
  • tantalum (Ta), tungsten (W), aluminum (Al), or a combination thereof refractory metal nitride such as tantalum nitride can be used.
  • Ti or Cr can be used as the material of the portion of the upper electrode wiring 22 that physically and electrically contacts the current control layer 21. In this case, however, the wiring resistance increases, so that the wiring is made of Ti or Cr. It is desirable to form a thin film composed of a low resistance material such as Al or Cu on the layer.
  • silicon nitride Si 3 N 4
  • nitrogen-deficient silicon nitride SiN z , 0 ⁇ z ⁇ 0.85 can be used.
  • the nitrogen-deficient silicon nitride film for example, a method of sputtering a polycrystalline silicon target in a mixed gas atmosphere of argon and nitrogen, a so-called reactive sputtering method can be used.
  • the pressure is 0.08 to 2 Pa
  • the substrate temperature is 20 to 300 ° C.
  • the flow rate ratio of nitrogen gas ratio of the flow rate of nitrogen to the total flow rate of argon and nitrogen
  • the DC power is 100 to 1300 W
  • the film formation time can be adjusted so that the thickness of the silicon nitride film is 5 to 20 nm.
  • the work function of tantalum nitride is 4.6 eV, which is sufficiently higher than the electron affinity 3.8 eV of silicon.
  • a Schottky barrier is formed at the interface.
  • the current control element 20 functions as a bidirectional MIM diode or bidirectional MSM diode depending on the nitrogen concentration of the current control layer 21.
  • the oxygen content of the first resistance change layer 18a may be lower than the oxygen content of the second resistance change layer 18b.
  • the electrode embedded in the second resistance change layer 18b becomes an upper electrode, and the upper electrode is made of platinum, iridium, or the like.
  • the current control element can be formed below the memory cell hole.
  • the electrode that physically contacts the first resistance change layer 18a becomes the intermediate electrode
  • the current control layer is formed below the intermediate electrode
  • the lower electrode is further formed below the current control layer.
  • the upper electrode wiring 22 extends to the outside of a region (matrix region) in which the resistance change element 17 and the current control element 20 are formed in a matrix. In the matrix region, the upper electrode wiring 22 functions as a wiring (word line or bit line) for connecting each memory cell.
  • a silicon single crystal substrate is used as the substrate 11, and a semiconductor circuit in which active elements 12 such as transistors are integrated on the substrate 11 is provided.
  • the active element 12 is a transistor (MOSFET) including a source region 12a, a drain region 12b, a gate insulating film 12c, and a gate electrode 12d.
  • MOSFET transistor
  • the active element 12 not only the active element 12 but also an element generally required for a memory circuit can be formed on the substrate 11.
  • the lower electrode backing wiring 15 and the upper electrode wiring 22 are respectively connected to the active element 12 in a region different from the matrix region in which the resistance change element 17 and the current control element 20 are formed when viewed from the thickness direction of the substrate 11. . That is, in FIG. 1B, the lower electrode backing wiring 15 is connected to the source region 12a of the active element 12 through the buried conductors 24 and 25 in the contact holes formed in the interlayer insulating layers 13 and 14 and the semiconductor circuit wiring 26. Has been.
  • the upper electrode wiring 22 is similarly connected to another active element (not shown) through the buried conductor 28.
  • an insulating oxide material can be used as the interlayer insulating layers 13, 14, 16, and the insulating protective layer 23, an insulating oxide material can be used. Specifically, a TEOS-SiO film or a silicon nitride (SiN) film formed by CVD using silicon oxide (SiO) or ozone (O 3 ) and tetraethoxysilane (TEOS) by CVD can be used. .
  • the interlayer insulating layers 13 and 14 are formed of a fluorine-containing oxide (for example, SiOF), a carbon-containing nitride (for example, SiCN), or an organic resin material (for example, polyimide) in order to reduce parasitic capacitance between wirings. It is preferable.
  • a silicon carbonitride (SiCN) film, a silicon carbonate (SiOC) film, or a silicon fluorine oxide (SiOF) film which is a low dielectric constant material, may be used.
  • the semiconductor circuit wiring 26 may be formed of aluminum as in the prior art, but is preferably formed of copper that can realize low resistance even when miniaturized.
  • FIG. 3 is a diagram for explaining an example of a schematic circuit configuration of the nonvolatile memory device 10 according to the first embodiment of the present invention.
  • the resistance change element 17 and the current control element 20 are connected in series, one end of the resistance change element 17 is connected to the lower electrode backing wiring 15, and one end of the current control element 20 is connected to the upper electrode wiring 22. It is connected to the.
  • the lower electrode backing wiring 15 is connected to the bit line decoder 6 and the read circuit 7.
  • the upper electrode wiring 22 is connected to the word line decoder 5.
  • the lower electrode backing wiring 15 is a bit line
  • the upper electrode wiring 22 is a word line
  • the resistance change element 17 and the current control element 20 connected in series at the intersection of the lattice formed by the bit line and the word line.
  • the bit line decoder 6, the word line decoder 5, and the read circuit 7 constitute a peripheral circuit, and these peripheral circuits are constituted by, for example, an active element 12 such as a MOSFET.
  • the intermediate electrode 19 is completely embedded in the memory cell hole 29 (below the upper opening), and the surface can be processed very smoothly.
  • the current control layer 21 is formed on such a smooth surface, a dense and continuous layer can be obtained even when the layer is thin, and the withstand voltage of the current control layer 21 (a relatively high voltage is applied). However, it is possible to adequately ensure characteristics that do not cause dielectric breakdown.
  • the intermediate electrode 19 and the upper electrode wiring 22 do not come into contact with each other in the outer peripheral region of the current control layer 21, and current does not leak.
  • the path of the current flowing through the current control element 20 is outer from the outer periphery of the intermediate electrode 19 when viewed from the thickness direction. It is formed to spread.
  • the current control element 20 MIM diode or MSM diode
  • the effective area is larger than the effective area in the conventional current control element in which all layers are embedded in the memory cell holes. Therefore, it is possible to obtain the current control element 20 composed of an MIM diode or an MSM diode having a larger current capacity and a smaller variation in characteristics than conventional.
  • TaO tantalum oxide
  • AlO alumina
  • TiO titania
  • TaO tantalum oxide
  • AlO alumina
  • TiO titania
  • TaO for example, after a Ta film is formed, dry thermal oxidation, wet thermal oxidation, plasma oxidation, or reactive sputtering (reactive sputtering) a method of forming a direct TaO z film by sputtering), TaO z may be formed by an ALD method, or the like.
  • FIG. 4A to 4C are process diagrams showing a method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 4A shows an interlayer insulating layer 14 on a substrate 11 on which an active element 12 is formed.
  • FIG. 4B is a cross-sectional view after the step of forming the buried conductor 24, the lower electrode backing wiring 15, the lower electrode wiring 151, and the interlayer insulating layer 16, and
  • FIG. 4B is a plan view after the step of forming the memory cell hole 29 in the interlayer insulating layer 16.
  • 4C is a cross-sectional view of the cross section taken along line 4A-4A in FIG. 4B in the direction of the arrow.
  • 4 to 7 including the cross-sectional view of FIG. 4A are all cross-sectional views taken along the line 4A-4A in the respective directions in each step.
  • FIG. 5A to 5C are process diagrams illustrating a method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 5A illustrates the first over the interlayer insulating layer 16 and inside the memory cell hole 29.
  • FIG. 5B is a cross-sectional view after the step of forming the first variable resistance material layer 181a to be the variable resistance layer 18a.
  • FIG. 5B is a second variable resistance material layer 181b to be the second variable resistance layer 18b on the first variable resistance material layer 181a.
  • FIG. 5C is a cross-sectional view after the step of forming the intermediate electrode material layer 191 to be the intermediate electrode 19 on the second variable resistance material layer 181b.
  • FIG. 6A and 6B are process diagrams illustrating a method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 6A illustrates the first variable resistance material layer 181a and the first resistance change material layer 181a inside the memory cell hole 29. Plane after the step of removing the first variable resistance material layer 181a, the second variable resistance material layer 181b, and the intermediate electrode material layer 191 by CMP, leaving the two variable resistance material layer 181b and the intermediate electrode material layer 191.
  • FIG. 6B is a sectional view thereof.
  • FIG. 7A and 7B are process diagrams showing a method of manufacturing the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 7A completely covers the upper opening of the memory cell hole 29 and protrudes outside thereof.
  • FIG. 7B is a cross-sectional view after the step of laminating the current control layer 21 and the upper electrode wiring 22 in this order.
  • a plurality of active elements 12, interlayer insulating layers 13 and 14, buried conductors (vertical contacts or vias) 24 and 25, semiconductor circuit wiring 26, and lower electrodes are formed on a substrate 11.
  • the backing wiring 15, the lower electrode wiring 151, and the interlayer insulating layer 16 are formed.
  • the lower electrode backing wiring 15 and the lower electrode wiring 151 are embedded in the interlayer insulating layer 14.
  • Such a configuration is formed as follows, for example. That is, the interlayer insulating layer 14 has a stripe shape (when viewed from the thickness direction of the substrate) for embedding the lower electrode backing wiring 15 and the lower electrode wiring 151 by using a technique used in a general semiconductor process. A contact hole for connecting to the groove and the semiconductor circuit wiring 26 is formed. After these trenches and contact holes are formed, conductors to be the lower electrode backing wiring 15 and the lower electrode wiring 151 are buried by plating or CVD, and then unnecessary portions are removed by, for example, CMP.
  • the memory cell holes 29 are formed in the interlayer insulating layer 16 covering the lower electrode wiring 151 at a constant arrangement pitch so that the lower electrode wiring 151 is exposed on the bottom surface.
  • the memory cell hole 29 has an outer shape smaller than the width of the lower electrode backing wiring 15. In the figure, a quadrangular shape is used, but it may be a circular shape, an elliptical shape, or another shape. Since the memory cell hole 29 can be formed by a general semiconductor process (litho process and dry etch process), detailed description thereof is omitted.
  • a first variable resistance material layer 181a (first deposited film) to be the first variable resistance layer 18a is formed on the interlayer insulating layer 16 in which the memory cell holes 29 are formed.
  • the first variable resistance material layer 181a is formed by depositing tantalum oxide in the inside (side wall and bottom) of the memory cell hole 29 and on the interlayer insulating layer 16 by the ALD mode.
  • the ALD mode is defined as a mode in which a film is deposited on a substrate at a temperature at which a self-decomposition reaction of a source gas containing atoms of a transition metal (here, tantalum) does not occur.
  • the formation method of the first variable resistance material layer 181a in the present embodiment uses an ALD mode. Specifically, for example, a first step of introducing a source gas containing transition metal atoms, a second step of removing the source gas after the first step, and a third step of introducing a reactive gas after the second step. And a fourth step of removing the reactive gas after the third step is executed once or a plurality of times. Since the ALD mode method can form a single molecular layer, the above cycle may be performed a plurality of times in order to form the first variable resistance material layer 181a having a predetermined thickness.
  • the temperature of the substrate is maintained at a temperature at which self-decomposition reaction of the source gas does not occur.
  • deposition in the ALD mode is performed, and the first variable resistance material layer 181a is conformally formed with a substantially uniform thickness inside the memory cell hole 29 (side wall and bottom). .
  • TBTDET may be used as the source gas.
  • the chemical formula of TBTDET is shown in Chemical Formula 1.
  • ozone (O 3 ) gas is used as the reactive gas.
  • Purge with a purge gas may be used for removing the source gas and the reactive gas.
  • a low-reactivity gas such as nitrogen (N 2 ) gas is used.
  • N 2 nitrogen
  • the kind of gas is not limited to the above.
  • the source gas and the reactive gas may be removed by leaving them in a vacuum state.
  • FIG. 8 shows a schematic diagram of an apparatus configuration for forming the first variable resistance material layer 181a in the present embodiment.
  • the raw material container 302 is filled with TBTDET which is a raw material (precursor) of the resistance change layer.
  • a substrate heated to a temperature (for example, 200 ° C.) at which the substrate gas does not undergo a self-decomposition reaction is held in the chamber 301. In this state, the inside of the chamber 301 is kept in a reduced pressure state (here, 100 Pa).
  • TBTDET in the raw material container 302 is heated to 100 ° C., and this is bubbled with nitrogen gas as a carrier gas to generate a source gas, and the source gas is introduced into the chamber 301.
  • TBTDET molecules are partially decomposed and adsorbed to sites on the surface of the substrate, and a TBTDET monomolecular layer is formed.
  • the substrate temperature is low and the source gas self-decomposition reaction does not occur. Growth stops when the molecular layer is formed.
  • nitrogen gas is introduced into the chamber 301 to purge the inside of the chamber 301, and after removing excess source gas, the pressure is reduced (100 Pa here).
  • ozone (O 3 ) is introduced into the chamber 301 as a reactive gas.
  • the monomolecular film of TBTDET is oxidized to form a Ta oxide layer, and the ligand contained in TBTDET is oxidized to a by-product such as CO 2 and removed.
  • nitrogen gas is introduced into the chamber 301 to purge the chamber 301 and remove excess reactive gas and by-products.
  • the first variable resistance material layer 181a is formed by repeating the basic cycle in which the above first step, second step, third step, and fourth step are executed in this order a plurality of times.
  • the growth rate of the variable resistance material layer per basic cycle is about 0.6 to 1 mm. If the preferred thickness of the first resistance change layer 18a is 5 nm, the first resistance change layer 18a having an optimum thickness can be formed by repeating the basic cycle about 50 to 80 times.
  • the amount of source gas introduced into the chamber 301 in the first step is preferably set so that a monomolecular layer of the source gas is formed over the entire surface of the substrate. In other words, it is preferable to set so that the site on the substrate surface is saturated by the source gas molecules (in a so-called reaction-controlled state) (see Experimental Example 1 and Experimental Example 2).
  • the amount of source gas introduced so as to be reaction-controlled can be determined from the relationship between the amount of source gas introduced and the growth rate of the resistance change material layer, as in Experimental Example 1, for example.
  • the amount of the reactive gas introduced into the chamber 301 in the third step is set so that the oxidation of the monomolecular layer of the source gas formed on the substrate surface is almost completely completed (in a so-called reaction-controlled state). Is preferable (see Experimental Example 1 and Experimental Example 2). Thereby, the oxygen content rate of the 1st resistance change layer 18a can be made high.
  • the amount of the reactive gas introduced so as to be reaction rate-limiting can be determined from the relationship between the amount of reactive gas introduced and the growth rate of the resistance change material layer as in Experimental Example 2, for example.
  • the pressure in the chamber 301 in the first step included in the step of forming the first resistance change layer is preferably lower than the pressure in the chamber 301 in the first step included in the step of forming the second resistance change layer. . Furthermore, the pressure in the chamber 301 in the third step included in the step of forming the first resistance change layer is lower than the pressure in the chamber 301 in the third step included in the step of forming the second resistance change layer. Is preferred.
  • the pressure refers to the total gas pressure, that is, the total pressure of the gas existing inside the chamber 301.
  • the amount of reactive gas introduced into the chamber 301 in the third step included in the step of forming the first variable resistance layer is the same as that of the reactive gas in the third step included in the step of forming the second variable resistance layer. More than the amount introduced into 301.
  • the second variable resistance layer 18b is formed on the first variable resistance material layer 181a formed on the interlayer insulating layer 16 and the side walls and bottom of the memory cell hole 29.
  • a two-resistance variable material layer 181b (second deposited film) is formed.
  • tantalum oxide is deposited on the inside of the hole 29 ′ (side wall and bottom) formed by the first variable resistance material layer 181 a and on the first variable resistance material layer 181 a on the interlayer insulating layer 16. By depositing in the mode or the CVD mode, the second variable resistance material layer 181b is formed.
  • the method for forming the second variable resistance material layer 181b in this embodiment uses an ALD mode or a CVD mode. Specifically, for example, when the ALD mode is used, a first step of introducing a source gas containing transition metal atoms, a second step of purging the source gas after the first step, and a reactive gas after the second step A cycle composed of the third step of introducing the gas and the fourth step of purging the reactive gas after the third step is executed once or a plurality of times.
  • the method of forming the second variable resistance material layer 181b is the same as the method of forming the first variable resistance material layer 181a described above, except for the temperature of the substrate and the amount of reactive gas introduced into the chamber 301 in the third step. . Therefore, description of the parts common to both is omitted.
  • the formation of the second variable resistance material layer 181b is preferably performed continuously in the same chamber 301 as the formation of the first variable resistance material layer 181a.
  • the step of forming the second variable resistance material layer 181b is performed in the ALD mode when the substrate temperature is maintained at a temperature at which the source gas self-decomposition reaction does not occur.
  • the CVD mode is executed. If the ALD mode is employed, the second variable resistance material layer 181b can be easily formed as a dense and conformal layer. If the CVD mode is employed, it is easy to set the oxygen content rate of the second variable resistance material layer 181b smaller than that in the ALD mode (see Experimental Example 3).
  • the amount of the reactive gas introduced into the chamber 301 in the third step is set so that the oxidation of the monomolecular layer of the source gas formed on the substrate surface is not completely completed (so-called supply rate-controlled state). Is preferable (see Experimental Example 1 and Experimental Example 2). Thereby, the oxygen content rate of the 2nd resistance change layer 18b can be made lower than the 1st resistance change layer 18a. With this structure, the resistance change phenomenon appears in the first resistance change layer 18a in the vicinity of the interface between the lower electrode wiring 151 and the first resistance change layer 18a, and the operation of the element is stabilized.
  • the amount of the reactive gas introduced so as to control the supply can be obtained from the relationship between the amount of the reactive gas introduced and the growth rate of the resistance change material layer as in Experimental Example 2, for example.
  • the oxygen content of the first resistance change layer 18a is set lower than that of the second resistance change layer 18b, for example, in the process of forming the first resistance change material layer 181a, while the ALD mode is being executed,
  • the amount of reactive gas introduced into the chamber 301 in the three steps is set so that the oxidation of the monomolecular layer of the source gas formed on the substrate surface is not completely completed (so-called supply rate-controlled state).
  • the amount of the reactive gas introduced into the chamber 301 in the third step is the same as that of the source gas formed on the substrate surface. It is set so that the oxidation of the molecular layer is almost completely completed (in a so-called reaction-controlled state).
  • tantalum is considered from the principle that the layer is formed. As in the case of oxides, it is assumed that metal oxides having different oxygen contents can be formed.
  • the raw material (precursor) of the resistance change layer in this case includes zirconium chloride [ZiCl 4 ], tetra (ethylmethylamino) hafnium [Hf (NCH 3 C 2 H 5 ) 4 ], nickel 1-dimethylamino-2methyl -Butanolate [Ni (C 7 H 16 NO)], tetraethoxy titanium [Ti (OC 3 H 7 ) 4 ], and the like can be used.
  • the intermediate electrode material layer 191 is formed on the second variable resistance material layer 181b.
  • tantalum nitride TiN
  • An intermediate electrode material layer 191 is formed on the second variable resistance material layer 181b by depositing, for example, in an ALD mode or a CVD mode.
  • a specific method in the ALD mode or the CVD mode is the same as that in the first variable resistance material layer 181a or the second variable resistance material layer 181b, and thus detailed description thereof is omitted.
  • the raw material (precursor) TBTDET, TaCl 5 or the like can be used.
  • As the reactive gas NH 3 or the like can be used.
  • FIG. 6B a portion of the intermediate electrode material layer 191 and the resistance change material layers 181 b and 181 a that covers the surface of the interlayer insulating layer 16 and an upper opening of the memory cell hole 29 are formed using a CMP process.
  • the portion above (the portion having a higher height from the substrate with respect to the upper end surface of the interlayer insulating layer 16) is removed.
  • the first resistance change layer 18a, the second resistance change layer 18b, and the intermediate electrode 19 are embedded in the memory cell hole 29.
  • FIG. 6A is a plan view seen from above.
  • the second variable resistance material layer 181b may be formed so as to completely fill the hole 29 '.
  • a portion of the first variable resistance material layer 181 a and the second variable resistance material layer 181 b that covers the surface of the interlayer insulating layer 16 and a portion above the upper opening of the memory cell hole 29 by CMP. A portion where the height from the substrate is higher than the upper end surface of the interlayer insulating layer 16) is removed.
  • the first variable resistance material layer 181a and the second variable resistance material layer 181b near the hole opening are removed by etch back.
  • an intermediate electrode material layer 191 is formed so as to fill the recesses generated by the etch back.
  • the intermediate electrode material layer 191 covering the surface of the interlayer insulating layer 16 and a portion above the upper opening of the memory cell hole 29 (from the substrate to the upper end surface of the interlayer insulating layer 16). Remove the higher part). In this method, the intermediate electrode 19 is filled over the entire upper opening of the memory cell hole 29.
  • a current control layer 21 and an upper electrode wiring 22 are formed in this order so as to be connected to the intermediate electrode 19.
  • a specific forming method a well-known technique in this technical field can be used, and detailed description thereof is omitted.
  • the current control layer 21 and the upper electrode wiring 22 are viewed from the thickness direction of the substrate so as to completely cover the opening of the memory cell hole 29 on the interlayer insulating layer 16. They are formed to have a stripe shape that is at least larger than the opening of the memory cell hole 29 (area) and intersects the lower electrode backing wiring 15 and the lower electrode wiring 151.
  • the upper electrode wiring 22 is formed so as to extend outside the region where the variable resistance element 17 and the current control element 20 are formed in a matrix.
  • a buried conductor 28 is formed at the same time as the upper electrode wiring 22, and is connected to a semiconductor circuit wiring (not shown) through the buried conductor 28 and electrically connected to an active element provided at a position not shown.
  • FIGS. 12 to 14 show modifications of only the structure above the interlayer insulating layer 14 in FIG. 1 for simplification of the drawing.
  • FIG. 12A to 12E illustrate a method of manufacturing a nonvolatile memory device according to a modification of the first embodiment of the present invention, in which a resistance change layer and an intermediate electrode are embedded in a memory cell hole 29 provided in an interlayer insulating layer 30.
  • 12A is a cross-sectional view of the state where the memory cell hole 29 is formed
  • FIG. 12B is a cross-sectional view of the state where the first resistance change material layer 181a is formed
  • FIG. 12C is a view of the second resistance change material layer 181b.
  • FIG. 12D is a cross-sectional view of a state in which the intermediate electrode material layer 191 is formed on the second resistance change material layer 181b
  • FIG. 12E is an interlayer insulating layer 30 formed by CMP. It is sectional drawing of the state which removed the upper 1st resistance change material layer 181a, the 2nd resistance change material layer 181b, and the intermediate electrode material layer 191.
  • FIGS. 13A and 13B show a method of manufacturing a nonvolatile memory device according to a modification of the first embodiment of the present invention.
  • the first resistance change layer 18a and the second resistance change layer 18b are intermediate.
  • FIGS. 13A and 13B are cross-sectional views showing a state in which the interlayer insulating layer 31 is formed;
  • FIG. 13B is a sectional view of the interlayer insulating layer 31 formed; It is sectional drawing of the state which formed.
  • 14A and 14B are diagrams showing a process of embedding and forming the current control layer 34 and the upper electrode 35 in the groove 32 in the method for manufacturing the nonvolatile memory device according to the modification of the first embodiment of the present invention.
  • 14A is a cross-sectional view of a state in which a current control material layer 341 to be the current control layer 34 and an electrode material layer 351 to be the upper electrode 35 are formed on the interlayer insulating layer 31 in which the grooves 32 are formed
  • FIG. 5 is a cross-sectional view of a state where the electrode material layer 351 and the current control material layer 341 on the interlayer insulating layer 31 are removed by CMP, and the current control layer 34 and the upper electrode 35 are embedded in the trench 32.
  • TEOS-SiO is used by using, for example, a CVD method.
  • the first insulating layer 30a and the second insulating layer 30b constitute an interlayer insulating layer 30.
  • the second insulating layer 30b acts as a stopper in the CMP process. By forming the second insulating layer 30b, the CMP process can be easily and reliably performed.
  • memory cell holes 29 are formed in the interlayer insulating layer 30 on the lower electrode wiring 151 at a constant arrangement pitch.
  • the memory cell hole 29 has an outer shape smaller than the width of the lower electrode wiring 151, and the manufacturing process and shape are the same as those described with reference to FIGS.
  • a first variable resistance material layer 181a (first deposited film) to be the first variable resistance layer 18a and a second A second variable resistance material layer 182b (second deposited layer) to be the variable resistance layer 18b is formed.
  • oxygen-deficient tantalum oxide (TaO x ) is formed in the ALD mode as the first variable resistance material layer 181a and the second variable resistance material layer 182b.
  • the oxygen content of the first resistance change layer 18a is preferably higher than that of the second resistance change layer 18b. Since the first variable resistance material layer 181a and the second variable resistance material layer 182b are formed in the same manner as in the first embodiment, the description thereof is omitted.
  • the intermediate electrode material layer 191 and the first variable resistance material layer 181a on the interlayer insulating layer 30 are formed using a CMP process as shown in FIG.
  • the second variable resistance material layer 181b is removed, and the first variable resistance layer 18a, the second variable resistance layer 18b, and the intermediate electrode 19 are embedded in the memory cell hole 29.
  • the interlayer insulating layer 30 is provided with the second insulating layer 30b having a polishing rate smaller than that of the first insulating layer 30a during the CMP, the second insulating layer 30b is made of the first and second variable resistance materials.
  • the second interlayer insulating layer 30b is hardly polished and the intermediate electrode material layer 191, the first resistance change material layer 181a, and the second resistance change material layer 181b are effectively polished as a stopper during CMP of the layer and the intermediate electrode material layer. It is possible to reliably remove only unnecessary portions.
  • an interlayer insulating layer 31 is formed on the interlayer insulating layer 30, the first resistance change layer 18 a, the second resistance change layer 18 b, and the intermediate electrode 19 in the memory cell hole 29.
  • the interlayer insulating layer 31 is formed to a thickness necessary for embedding the current control layer 34 and the upper electrode 35, and the material thereof may be TEOS-SiO or is generally used in other semiconductor devices. An interlayer insulating material may be used. Further, like the interlayer insulating layer 30, a laminated structure in which a hard interlayer insulating layer is formed as an upper layer may be employed.
  • the first resistance change layer 18a, the second resistance change layer 18b, and the intermediate electrode 19 in the upper opening of the memory cell hole 29 are exposed, and the lower electrode backing wiring 15 and the lower electrode are exposed.
  • a stripe-shaped groove 32 is formed so as to cross the wiring 151 as viewed from the thickness direction of the substrate.
  • This processing can be performed by a general semiconductor process, for example, dry etching.
  • a current control material layer 341 to be the current control layer 34 and an electrode material layer 351 to be the upper electrode 35 are formed on the interlayer insulating layer 31 including the trench 32.
  • the materials described in this embodiment can be used in the same manner.
  • the electrode material layer 351 and the current control material layer 341 on the interlayer insulating layer 31 are removed by a CMP process, and the current control layer 34 and the upper electrode 35 are embedded in the groove 32.
  • the resistance change element 17 is configured by the resistance change layer 18, and the lower electrode wiring 151 and the intermediate electrode 19 in a region sandwiching the resistance change layer 18.
  • the intermediate electrode 19, the current control layer 34 and the upper electrode 35 constitute a current control element 33.
  • an insulating protective layer (not shown) for protecting the upper electrode is formed. Thereby, the non-volatile memory device concerning the modification of this embodiment can be manufactured.
  • the current control layer 34 and the upper electrode 35 are embedded in the interlayer insulating layer 31, the resistance change element 17 and the current control element 33 are further laminated. In addition, the stacking process can be easily performed.
  • FIG. 15 is a cross-sectional view for explaining the configuration of the nonvolatile memory device 40 according to the second embodiment of the present invention.
  • This nonvolatile memory device 40 has the basic configuration of the nonvolatile memory device 10 of the first embodiment shown in FIG.
  • control element includes an interlayer insulating layer, a resistance change layer embedded in a memory cell hole of this interlayer insulating layer, and a current.
  • the control element is configured as one structural unit, and the structural unit is configured by further stacking two layers on the basic structure. By stacking in this way, a larger-capacity nonvolatile memory device can be realized.
  • the configuration of the nonvolatile memory device 40 of this embodiment will be briefly described.
  • the upper electrode wiring 22 is configured to extend outside the region where the resistance change element 17 and the current control element 20 are formed in a matrix.
  • the upper electrode wiring 27 that is a separate component from the upper electrode wiring 22 is provided to extend over the upper electrode wiring 22 in the matrix region.
  • the variable resistance element and the current control element are stacked in three stages, so that the configuration requirements of the first stage, the second stage, and the third stage are understood.
  • the first level is indicated with a first level
  • the second level with a second level
  • the third level with a third level.
  • a second-stage interlayer insulation layer 47 is further formed on the first-stage interlayer insulation layer 23 including the first-stage upper layer electrode wiring 27.
  • the second-stage interlayer insulating layer 47 memory cell holes are respectively provided at positions corresponding to the first-stage resistance change element 17, and the second-stage resistance change layer 42 and the second-stage common electrode are provided in the memory cell holes. 43 is embedded.
  • the second-stage current control layer 45 and the second-stage upper electrode are connected to the second-stage common electrode 43 and have a stripe shape intersecting the first-stage upper-layer electrode wiring 27 when viewed from the thickness direction of the substrate. 46 and a second-stage upper-layer electrode wiring 49 are formed. Further, a third stage interlayer insulating layer 48 is formed so as to embed them.
  • a fourth-stage interlayer insulation layer 52 is formed on the second-stage upper-layer electrode wiring 49 and the third-stage interlayer insulation layer 48.
  • the fourth-stage interlayer insulating layer 52 is provided with memory cell holes at positions corresponding to the first-stage resistance change element 17 (first-stage storage section) and the second-stage resistance change element 41 (second-stage storage section).
  • the third-stage resistance change layer 54 and the third-stage shared electrode 55 are embedded in the memory cell hole.
  • the third-stage current control layer 57 and the third-stage upper part are connected to the third-stage common electrode 55 and have a stripe shape intersecting the second-stage upper-layer electrode wiring 49 when viewed from the thickness direction of the substrate.
  • Electrode 58 and third-stage upper layer electrode wiring 59 are formed. Further, an insulating protective layer 60 is formed to embed and protect them.
  • the second-stage resistance change element 41 (second-stage storage section) is formed by the second-stage resistance change layer 42, the first-stage upper layer electrode wiring 27 and the second-stage common electrode 43 in the region sandwiching the second-stage resistance change layer 42. ).
  • the second stage common electrode 43, the second stage current control layer 45, and the second stage upper electrode 46 constitute a second stage current control element 44.
  • a third-stage resistance change element 53 (third-stage storage section) is formed by the third-stage resistance change layer 54, the second-stage upper layer electrode wiring 49 and the third-stage common electrode 55 in the region sandwiching the third-stage resistance change layer 54. ).
  • the third stage common electrode 55, the third stage current control layer 57, and the third stage upper electrode 58 constitute a third stage current control element 56.
  • the lower electrode backing wiring 15 is connected to the source region 12 a of the active element 12 through the buried conductors 24 and 25 and the semiconductor circuit wiring 26.
  • the first-stage upper layer electrode wiring 27 is connected to another active element (not shown) through a buried conductor (not shown) and a semiconductor circuit wiring (not shown).
  • the second-stage upper layer electrode wiring 49 is connected to the source region 12a of another active element 12 through the buried conductors 24, 25, 50, 51 and the semiconductor circuit wiring 26 as shown in FIG.
  • the third-stage upper-layer electrode wiring 59 is another active element (not shown) via a buried conductor (not shown) and a semiconductor circuit wiring (not shown). )It is connected to the.
  • the first-stage lower electrode backing wiring 15 and the first-stage upper-layer electrode wiring 27 are either bit lines or word lines, respectively, and are connected to the bit line decoder and the word line decoder of the circuit shown in FIG.
  • the first-stage upper-layer electrode wiring 27 and the second-stage upper-layer electrode wiring 49 are either bit lines or word lines, respectively, and are connected to the bit line decoder and the word line decoder of the circuit shown in FIG.
  • the second stage also forms a bit line
  • the second-stage upper layer electrode wiring 49 forms a word line. Designed to compose.
  • the third-stage upper layer electrode wiring 59 is designed to constitute a bit line.
  • the current control elements 20, 44, and 56 are individually provided for the resistance change elements 17, 41, and 53 provided in the respective stages. Therefore, writing and reading of the variable resistance elements 17, 33, and 45 provided in the respective stages can be performed stably and reliably.
  • the manufacturing process of the nonvolatile memory device 40 having such a multi-stage storage unit and current control element is basically either the manufacturing method of the nonvolatile memory device 10 of the first embodiment or the manufacturing method of the modification. Can be repeated.
  • FIG. 16 is a cross-sectional view showing the configuration of the resistance change element 75 and the current control element 78 that constitute the nonvolatile memory device 70 according to the third embodiment of the present invention.
  • the lower electrode wiring 71 is composed of at least two layers, and the connection electrode 73 is formed on the surface side connected to the resistance change layer 76.
  • a lower wiring 72 is formed below the connection electrode 73 by using a conductor material generally used in a semiconductor process, such as Al or Cu.
  • the nonvolatile memory device 70 of this embodiment is connected to the common electrode 79 and has a semiconductor layer 80, an upper electrode 81, and a connection electrode so as to have a stripe shape intersecting the lower electrode wiring 71 when viewed from the thickness direction of the substrate. 82 is formed.
  • the connection electrode 82 extends to the outside of the matrix region and is connected to an upper layer electrode wiring (not shown). However, the connection electrode 82 may function as an upper layer electrode wiring. Since other configurations are the same as those of the nonvolatile memory device 10 of the first embodiment, description thereof is omitted.
  • the resistance change layer 76, the connection electrode 73a in the region sandwiching the resistance change layer 76, and the shared electrode 79 that is a buried metal electrode layer constitute the storage unit 75.
  • the common electrode 79, which is a metal electrode body layer, the upper electrode 81, and the semiconductor layer 80 constitute a current control element 78 formed of an MSM diode.
  • a shared electrode 79, which is a metal electrode body layer, is embedded in the memory cell hole.
  • the current control element 78 is configured by an MSM diode in which the common electrode 79 and the upper electrode 81 are formed of Al, and the semiconductor layer 80 is a nitrogen-deficient silicon nitride (SiN z ) film.
  • SiN z layer having such a semiconductor characteristic can be formed by reactive sputtering in a nitrogen gas atmosphere, for example using a Si target.
  • the chamber pressure may be 0.1 Pa to 1 Pa and the Ar / N 2 flow rate may be 18 sccm / 2 sccm at room temperature.
  • the common electrode 79 and the upper electrode 81 may be formed of Pt instead of Al.
  • the SiN z having semiconductor properties and when prepared in a thickness of 16nm, the current density at a voltage applying 2.5 ⁇ 10 3 A / cm 2 of 1.6V was obtained, 0.8 V A current density of 5 ⁇ 10 2 A / cm 2 was obtained with the voltage application of. Therefore, when these voltages are used as a reference, the on / off ratio is 5, and it has been confirmed that the voltage can be sufficiently used as a current control element of the nonvolatile memory device.
  • connection electrode 73 is provided on the lower electrode surface of the resistance change layer 76, but these are not necessarily required.
  • the connection electrode 73 may be unnecessary depending on the material selection of the resistance change layer 76.
  • the configuration similar to that of the nonvolatile memory device 10 of the first embodiment may be adopted.
  • FIGS. 17A and 17B are diagrams showing configurations of the storage unit 103 and the current control element 106, which are the main parts of the nonvolatile storage device 100 according to the fourth embodiment of the present invention.
  • FIG. 17A is a plan view
  • FIG. FIG. 14 is a cross-sectional view of the cross section taken along line 14A-14A as viewed from the direction of the arrow.
  • the non-volatile memory device 100 of this embodiment has the same basic configuration as the non-volatile memory device 10 of the first embodiment, but the current control layer 107 and the upper electrode 108 that constitute the current control element 106 have their respective memories.
  • the feature is that each portion 103 is formed separately.
  • the upper electrode wiring 110 is connected to the upper electrode 108 on the interlayer insulating layer 109 formed so as to bury the current control element 106 and intersects the lower electrode wiring 101 when viewed from the thickness direction of the substrate. It is formed to have a stripe shape.
  • the lower layer electrode wiring 101 is composed of at least two layers, and the connection electrode 202 is formed on the surface side connected to the resistance change layer 104a.
  • a lower wiring 202 is formed below the connection electrode 201 using a conductor material generally used in a semiconductor process, such as Al or Cu.
  • the upper layer electrode wiring 110 can be provided independently of the current control element 106, so that an optimum material can be selected for each. Further, it is possible to simplify the process of connecting the upper layer electrode wiring 110 to an active element (not shown) via a buried conductor (not shown) in a memory cell hole provided outside the matrix region.
  • the storage unit 103 includes a resistance change layer 104, a lower layer electrode wiring 101 a in a region sandwiching the resistance change layer 104, and a common electrode 105.
  • the current control element 106 is composed of a MIM diode composed of a shared electrode 105 that is a metal electrode body layer, an upper electrode 108, and a current control layer 107.
  • the diode area can be increased and the current control layer 107 can be formed thin. Therefore, it is possible not only to increase the current capacity but also to reduce the characteristic variation.
  • the current control element 106 is not limited to the MIM diode, and if a semiconductor layer is used for the current control layer 107, any structure of an MSM diode, a pn junction diode, or a Schottky junction diode can be used.
  • the non-volatile storage devices of the third to fifth embodiments can also have a stacked configuration like the non-volatile storage device of the third embodiment.
  • the current control element 106 is provided separately for each storage unit 103, but a plurality of current control elements 106 may be separated together.
  • the method for manufacturing a nonvolatile memory device of the present invention is useful in various electronic device fields because two resistance change layers having different oxygen contents can be easily formed in a hole.
  • Non-volatile memory device (ReRAM) DESCRIPTION OF SYMBOLS 11 Substrate 12 Active element 12a Source region 12b Drain region 12c Gate insulating film 12d Gate electrode 13, 14 Interlayer insulating layer 15 Lower electrode backing wiring 16 Interlayer insulating layer 17 Resistance change element 18 Resistance change layer 18a First resistance change layer 18b Second Resistance change layer 19 Intermediate electrode (second electrode) 20 Current control element (first current control element) 21 Current control layer 22 Upper electrode wiring (third electrode) 23 Insulating protective layer (first interlayer insulating layer) 24, 25 Embedded conductor 26 Semiconductor circuit wiring 27 Upper layer electrode wiring (first upper layer electrode wiring) 29 memory cell hole 28 buried conductor 30 interlayer insulating layer 30a first insulating layer 30b second insulating layer 31 interlayer insulating layer 32 groove 33 current control element 34 current control layer 35 upper electrode 40 nonvolatile memory device (ReRAM) 41 Second-stage variable resistance element (second-stage storage unit) 42 Second-stage resistance change

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Abstract

　第１抵抗変化層（１８ａ）を形成する工程および第２抵抗変化層（１８ｂ）を形成する工程は、それぞれ、遷移金属の原子を含有する分子で構成されるソースガスを導入する第１工程と、第１工程後に前記ソースガスを除去する第２工程と、第２工程後に反応性ガスを導入して遷移金属酸化物を形成する第３工程と、第３工程後に反応性ガスを除去する第４工程とによるサイクルを１回または複数回実行する。第１抵抗変化層（１８ａ）を形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ実行し、第２抵抗変化層（１８ｂ）を形成する条件は、第１抵抗変化層（１８ａ）を形成する条件に対し、基板の温度、ソースガスの導入量、及び反応性ガスの導入量のいずれか１つまたは複数の条件を異ならせる。

Description

不揮発性記憶装置の製造方法
　本発明は、抵抗変化素子を用いた不揮発性記憶装置の製造方法に関する。より詳しくは、メモリセルホール内に酸素含有率の異なる複数の抵抗変化層を形成した不揮発性記憶装置の製造方法に関する。
　近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性記憶装置（以下、ＲｅＲＡＭ［Ｒｅｓｉｓｔｉｖｅ　ＲＡＭ］と呼ぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
　特許文献１は、記憶素子の小型化と記憶装置の大容量化を目指して、マトリクス状に配置された微細なホール内のそれぞれに抵抗変化層を形成したクロスポイント型のＲｅＲＡＭを提案する。
　微細ホール内への埋め込み成膜プロセスとして、原子層薄膜蒸着法（ＡＬＤ法：Atomic Layer Deposition)の開発が進められている。このＡＬＤ法により金属酸化物を形成するプロセスは、
　１）前駆体物質を気化させて金属原子を含有するソースガス（source gas）を準備し、
　２）基板が保持されている真空チャンバ内にソースガスを導入して、基板上に金属の単原子層を形成し、
　３）次に、パージガスを導入して不要なソースガスを排出し、
　４）続いてＯ２，Ｏ３，Ｈ２Ｏなどの反応性ガス（reactive gas）を導入して金属の単原子層を酸化するとともに、金属の配位子を除去し、
　５）最後に、パージガスを導入して不要な反応性ガスを排出して金属酸化物層を形成する。
  ６）前記２）から５）のサイクルを繰り返すことにより、所望の膜厚の金属酸化物を形成する。
　ＡＬＤ法は、単原子層ごとに膜成長を行うために、アスペクト比（aspect ratio）の高い微細ホール内にもコンフォーマル（conformal）に膜成長ができる特徴がある。
　非特許文献１は、かかる特徴を活かして、ナノデバイスのプロセスとして研究開発が進められていることを開示する。
　非特許文献２および３は、ＡＬＤ法で成膜したＴｉＯ２膜やＨｆＯ２が電気パルスにより抵抗変化現象を示すことを報告している。
　特許文献２は、膜厚が小さくて欠損の少ない緻密な膜が形成可能であるために、漏れ電流が小さく抵抗変化特性の改善を期待して、ＡＬＤ法により形成したＮｉＯ薄膜を用いた抵抗変化型不揮発性記憶素子を提案する。
　特許文献３は、酸素含有率の異なる２つの抵抗変化層を備える抵抗変化素子を開示する。
国際公開第２００８／４７７１１号 特開２００７－８４９３５号公報 国際公開第２００８／１４９４８４号
Thin Solid Films ２００９年５１７巻２５６３－２５８０頁 Journal Of Applied Physics ２００５年９８巻０３３７１５頁 Japanese Journal Of Applied Physics 　　　　　　　　　　　　　　２００７年４６巻４Ｂ号２１７２－２１７４頁
　抵抗変化層を、酸素含有率の異なる２つの抵抗変化層をホール内に形成することは困難な場合があった。
　本発明は、上記従来の課題を解決するものであり、ホール内に酸素含有率の異なる２つの抵抗変化層を、従来より容易に形成することを目的とする。
　本発明者らは、高抵抗層と低抵抗層の２層構造を有する抵抗変化層を微細なホール内に形成する方法について鋭意検討を行った。その結果、以下の知見を得た。
　メモリセルホール内に酸素含有率の異なる抵抗変化層を形成する方法としてまず考えられるものは、スパッタ法である。しかし、メモリーホールセルのアスペクト比が上昇するに従って、スパッタ法による抵抗変化層の埋め込みが困難になることが判明した。
　一例として、ＤＣスパッタ法によりタンタル酸化物（ＴａＯｘ）を直径８０～２４０ｎｍ、深さ２５０ｎｍのメモリーホールに形成した場合について本発明者らが検討した結果を以下に説明する。
　図１８は、本発明者らの検討における「アスペクト比」と「ボトムカバレッジ」の概念図である。アスペクト比とは、ホールの深さをＨ、ホールのサイズ(直径)をＲとしたとき、ＨをＲで除算したＨ／Ｒである。アスペクト比が大きいほどホールは細長くなる。ボトムカバレッジは、ホール底部における酸化物層の厚さをＢ、上端面における酸化物層の厚さをＴとしたとき、ＢをＴで除算したＢ／Ｔである。ボトムカバレッジが大きいほど、ホール底部にまで酸化物が十分に行き渡るように酸化物層が形成されていることになる。言い換えれば、ボトムカバレッジが大きいほど、酸化物層はよりコンフォーマルに形成されていることになる。
　この検討では、ホールの内部にスパッタにより生じた粒子がなるべく行き渡るように、ターゲットと基板の距離を３００ｍｍと長距離化して、基板に入射する粒子の直進性を高めた。また、アスペクト比を高くするため、基板にＤＣバイアスパワー（２００Ｗ）を印加し、粒子をホール内に電気的に誘引することも試みた。図１９に、上記各条件にて得られた結果を示す。
　バイアスパワーを印加しない場合には、ボトムカバレッジはアスペクト比に強く依存することがわかった。特に、アスペクト比が１．５付近であるケースではボトムカバレッジが１０％程度しかなく、アスペクト比の大きなホールにコンフォーマルに酸化物層を埋め込むことは難しいと推察された。
　バイアスパワーを印加した場合は、バイアスパワー無しの場合に比べてボトムカバレッジは若干改善されるものの、ボトムカバレッジは２０％程度と低く、やはりアスペクト比の大きなホールにコンフォーマルに酸化物層を埋め込むことは難しいと推察される。
　一方、ＡＬＤ法を用いたプロセスではアスペクト比の大きなホールにもコンフォーマルに酸化物層を形成できることが知られており、プロセスルールの微細化に従って、デバイス作製プロセスにも採用されている。しかしながら、ＡＬＤ法を用いて酸化物層を形成する場合、酸素含有量を制御して酸素不足型の任意の酸化物を形成することは困難であり、酸素含有量の異なる複数の酸化物の積層構造を形成する方法は知られていなかった。
　かかる課題の認識を出発点として、本発明者らはさらなる検討を加え、ＡＬＤ法を用いたプロセスにおいて、反応性ガスの供給量を制御することで、酸化物層の酸素含有量を制御できることを見出した（下記に述べる実験例１乃至３参照）。
　本発明の不揮発性記憶装置の製造方法は、基板上に第１電極を形成する工程と、第１電極上に層間絶縁層を形成する工程と、層間絶縁層内に第１電極に貫通するようにメモリセルホールを形成する工程と、メモリセルホールの内部に、酸素不足型の遷移金属酸化物で構成される第１抵抗変化層および第２抵抗変化層をこの順に形成する工程と、第２抵抗変化層の上に第２電極を形成する工程とを備える。第１抵抗変化層を形成する工程および第２抵抗変化層を形成する工程は、それぞれ、遷移金属の原子を含有する分子で構成されるソースガスを導入する第１工程と、第１工程後にソースガスを除去する第２工程と、第２工程後に反応性ガスを導入して遷移金属酸化物を形成する第３工程と、第３工程後に反応性ガスを除去する第４工程と、で構成される第１工程から第４工程までのサイクルを１回または複数回実行するものである。第１抵抗変化層を形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ実行されるものであり、第２抵抗変化層を形成する条件は、第１抵抗変化層を形成する条件に対し、基板の温度、ソースガスの導入量、及び反応性ガスの導入量のいずれか１つまたは複数の条件を異ならせることにより、第１抵抗変化層の酸素含有率が第２抵抗変化層の酸素含有率より大きくなるように第１抵抗変化層および第２抵抗変化層を形成する。
　本発明の不揮発性記憶装置の製造方法は、ホール内に酸素含有率の異なる２つの抵抗変化層を、従来より容易に形成することが可能となるという効果を奏する。
図１Ａは、本発明の第１実施形態に係る不揮発性記憶装置１０の概略構成の一例を示す平面図である。 図１Ｂは、図１Ａの１Ａ－１Ａ線に沿う断面を矢印方向に見た断面図である。 図２Ａは、図１の抵抗変化素子１７と電流制御素子２０の要部の部分拡大平面図である。 図２Ｂは、図２Ａの２Ａ－２Ａ線に沿う断面を矢印方向に見た断面図である。 図３は、本発明の第１実施形態に係る不揮発性記憶装置１０の概略の回路構成の一例を説明する図である。 図４Ａは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、能動素子１２の形成された基板１１上に、層間絶縁層１４と下部電極裏打ち配線１５と下部電極配線１５１と層間絶縁層１６を形成する工程後の断面図である。 図４Ｂは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、層間絶縁層１６にメモリセルホール２９を形成する工程後の平面図である。 図４Ｃは、図４Ｂの４Ａ－４Ａ線での断面を矢印方向に見た断面図である。 図５Ａは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、層間絶縁層１６の上およびメモリセルホール２９の内部に第１抵抗変化層１８ａとなる第１抵抗変化材料層１８１ａを形成する工程後の断面図である。 図５Ｂは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、第１抵抗変化材料層１８１ａの上に第２抵抗変化層１８ｂとなる第２抵抗変化材料層１８１ｂを形成する工程後の断面図である。 図５Ｃは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、第２抵抗変化材料層１８１ｂの上に中間電極１９となる中間電極材料層１９１を形成する工程後の断面図である。 図６Ａは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、メモリセルホール２９の内部の第１抵抗変化材料層１８１ａと第２抵抗変化材料層１８１ｂと中間電極材料層１９１とを残し、それ以外の第１抵抗変化材料層１８１ａと第２抵抗変化材料層１８１ｂと中間電極材料層１９１とをＣＭＰにより除去する工程後の上面図である。 図６Ｂは、図６Ａの断面図である。 図７Ａは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、メモリセルホール２９の上部開口を完全に覆いかつその外側にはみ出すように電流制御層２１と上部電極配線２２とをこの順に積層する工程後の上面図である。 図７Ｂは、図７Ａの断面図である。 図８は、実験例１乃至実験例３で用いられた装置の概略図である。 図９Ａは、実験例１の結果を示すグラフである。 図９Ｂは、図９ＡのＡ点における基板表面の状態を示す模式図である。 図９Ｃは、図９ＡのＢ点における基板表面の状態を示す模式図である。 図１０Ａは、実験例２の結果を示すグラフである。 図１０Ｂは、図１０ＡのＣ点における基板表面の状態を示す模式図である。 図１０Ｃは、図１０ＡのＤ点における基板表面の状態を示す模式図である。 図１１Ａは、実験例３の結果を示す模式図であって、第１工程後の基板表面の状態を示す模式図である。 図１１Ｂは、実験例３の結果を示す模式図であって、第３工程後の基板表面の状態を示す模式図である。 図１２Ａは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、層間絶縁層３０に設けたメモリセルホール２９に抵抗変化層および中間電極を埋め込み形成する工程を示す図であって、メモリセルホール２９を形成した状態の断面図である。 図１２Ｂは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、層間絶縁層３０に設けたメモリセルホール２９に抵抗変化層および中間電極を埋め込み形成する工程を示す図であって、第１抵抗変化材料層１８１ａを形成した状態の断面図である。 図１２Ｃは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、層間絶縁層３０に設けたメモリセルホール２９に抵抗変化層および中間電極を埋め込み形成する工程を示す図であって、第２抵抗変化材料層１８１ｂを第１抵抗変化材料層１８１ａ上に形成した状態の断面図である。 図１２Ｄは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、層間絶縁層３０に設けたメモリセルホール２９に抵抗変化層および中間電極を埋め込み形成する工程を示す図であって、中間電極材料層１９１を第２抵抗変化材料層１８１ｂ上に形成した状態の断面図である。 図１２Ｅは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、層間絶縁層３０に設けたメモリセルホール２９に抵抗変化層および中間電極を埋め込み形成する工程を示す図であって、ＣＭＰにより層間絶縁層３０上の第１抵抗変化材料層１８１ａ、第２抵抗変化材料層１８１ｂ、および中間電極材料層１９１を除去した状態の断面図である。 図１３Ａは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、メモリセルホール２９中に、第１抵抗変化層１８ａと第２抵抗変化層１８ｂと中間電極１９を埋め込み形成し、層間絶縁層３１に溝３２を形成するまでの工程を示す図であって、層間絶縁層３１を形成した状態の断面図である。 図１３Ｂは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、メモリセルホール２９中に、第１抵抗変化層１８ａと第２抵抗変化層１８ｂと中間電極１９を埋め込み形成し、層間絶縁層３１に溝３２を形成するまでの工程を示す図であって、層間絶縁層３１に溝３２を形成した状態の断面図である。 図１４Ａは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、溝３２中に電流制御層３４と上部電極３５とを埋め込み形成する工程を示す図であって、電流制御層３４となる電流制御材料層３４１と上部電極３５となる電極材料層３５１とを溝３２が形成された層間絶縁層３１の上に形成した状態の断面図である。 図１４Ｂは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、溝３２中に電流制御層３４と上部電極３５とを埋め込み形成する工程を示す図であって、ＣＭＰにより層間絶縁層３１上の電極材料層３５１と電流制御材料層３４１とを除去して溝３２中に電流制御層３４と上部電極３５とを埋め込んだ状態の断面図である。 図１５は、本発明の第２実施形態の不揮発性記憶装置４０の構成を説明するための断面図である。 図１６は、本発明の第３実施形態に係る不揮発性記憶装置７０の要部である記憶部７５と電流制御素子７８の構成を示す断面図である。 図１７Ａは、本発明の第４実施形態に係る不揮発性記憶装置１００の要部である記憶部１０３と電流制御素子１０６の構成を示す平面図である。 図１７Ｂは、図１７Ａの１４Ａ－１４Ａ線の断面を矢印方向に見た断面図である。 図１８は、本発明者らの検討における「アスペクト比」と「ボトムカバレッジ」の概念図である。 図１９は、メモリセルホールのアスペクト比とホールに埋め込んだ抵抗変化層のボトムカバレッジの関係を示すグラフで、本発明の製造方法に係る結果と従来のスパッタ法による結果との比較を示す図である。 図２０は、本発明に係る製造方法で形成した微細ホール内の抵抗変化層の断面ＳＥＭ像である。 図２１は、本発明に係る製造方法によりメモリセルホール中に形成した抵抗変化層の、メモリセルホールのアスペクト比とトップに対するボトムカバレッジ及びボトムに対する側壁カバレッジの関係を示す図である。
　以下、本発明の実施形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
　本発明の第１の不揮発性記憶装置の製造方法は、基板上に第１電極を形成する工程と、第１電極上に層間絶縁層を形成する工程と、層間絶縁層内に第１電極に貫通するようにメモリセルホールを形成する工程と、メモリセルホールの内部に、酸素不足型の遷移金属酸化物で構成される第１抵抗変化層および第２抵抗変化層をこの順に形成する工程と、第２抵抗変化層の上に第２電極を形成する工程とを備える。第１抵抗変化層を形成する工程および第２抵抗変化層を形成する工程は、それぞれ、遷移金属の原子を含有する分子で構成されるソースガスを導入する第１工程と、第１工程後にソースガスを除去する第２工程と、第２工程後に反応性ガスを導入して遷移金属酸化物を形成する第３工程と、第３工程後に反応性ガスを除去する第４工程と、で構成される第１工程から第４工程までのサイクルを１回または複数回実行するものである。第１抵抗変化層を形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ実行されるものであり、第２抵抗変化層を形成する条件は、第１抵抗変化層を形成する条件に対し、基板の温度、ソースガスの導入量、及び反応性ガスの導入量のいずれか１つまたは複数の条件を異ならせることにより、第１抵抗変化層の酸素含有率が第２抵抗変化層の酸素含有率より大きくなるように第１抵抗変化層および第２抵抗変化層を形成する。
　かかる構成の製造方法により、微細なホール内にボトムカバレッジが良好な酸素含有率の異なる２層以上の抵抗変化層の積層構造を、従来より容易に形成することが可能となる。
　「ソースガスの自己分解反応が生じない温度」とは、ソースガスの分子が自己分解せず、単分子膜として吸着する温度を言う。例えば、ソースガスとしてＴＢＴＤＥＴ(TertiaryButylimido,Tris(DiEthylamino)Tantalum,Ta[N(C2H5)2]3[=NC(CH3)3])を用いる場合には、３００℃未満の温度が、ソースガスの自己分解反応が生じない温度となり、３００℃以上の温度が、ソースガスの自己分解反応が生じる温度となる。ソースガスの自己分解反応が生じない温度で膜の堆積を行う場合、ＡＬＤモードでの堆積と呼び、ソースガスの自己分解反応が生じる温度で膜の堆積を行う場合、ＣＶＤモードでの堆積と呼ぶ。つまり、ＡＬＤプロセスには、ＡＬＤモードとＣＶＤモードがある。
　「反応性ガスの導入量」とは、ＡＬＤモードあるいはＣＶＤモードにおいて、基板表面と反応性ガスとの反応速度を制御することが可能な制御量であって、例えば、反応性ガスの組成、供給時間や供給圧力、供給容積、供給重量、供給流速、供給モル数等を含む。
　「酸素含有率」とは、抵抗変化層を構成する酸素不足型の遷移金属酸化物の酸素含有率であり、例えば、それぞれの抵抗変化層を構成する遷移金属酸化物において、遷移金属原子および酸素原子のモル数の合計に対する酸素原子のモル数の割合により表現される。
　なお、第１抵抗変化層および第２抵抗変化層はいずれも酸素不足型の遷移金属酸化物で構成されるものであるが、第１抵抗変化層は実質的に酸素不足型でない遷移金属酸化物で構成されうる。遷移金属酸化物の層を形成する場合、化学量論的に酸素欠損のない組成を実現しようとしても、わずかに酸素欠損が生じてしまう。第１抵抗変化層は、このようなわずかな酸素欠損のみを含む酸素不足型の遷移金属酸化物（実質的に酸素不足型でない遷移金属酸化物）で構成されてもよい。
　本発明の第２の不揮発性記憶装置の製造方法は、第１の不揮発性記憶装置の製造方法において、第１抵抗変化層を形成する工程と、第２抵抗変化層を形成する工程とが、同一のチャンバの内部において連続して行なわれる。
　かかる構成では、第１抵抗変化層を形成する工程と第２抵抗変化層を形成する工程との間に抵抗変化層が空気に触れることがなく、第１抵抗変化層の酸素含有率が変化することを防止できる。
　本発明の第３の不揮発性記憶装置の製造方法は、第１または第２の不揮発性記憶装置の製造方法において、第１抵抗変化層を形成する工程に含まれる第１工程におけるチャンバ内の全ガス圧が、第２抵抗変化層を形成する工程に含まれる第１工程におけるチャンバ内の全ガス圧よりも低く、第１抵抗変化層を形成する工程に含まれる第３工程におけるチャンバ内の全ガス圧が、第２抵抗変化層を形成する工程に含まれる第３工程におけるチャンバ内の全ガス圧よりも低い。
　第１抵抗変化層を形成する時点では、第２抵抗変化層を形成する時点よりも、ホールのアスペクト比が大きい。このため、ホールの奥（底部）までにガスを十分に到達させることが相対的に困難となる。上記構成では、第１抵抗変化層を形成する工程において、ホールの奥までガスを十分に到達させやすくなり、第１抵抗変化層をコンフォーマルに形成することが容易となる。
　本発明の第４の不揮発性記憶装置の製造方法は、第１乃至第３のいずれかの不揮発性記憶装置の製造方法において、第１抵抗変化層を形成する工程に含まれる第３工程における反応性ガスの導入量が、第２抵抗変化層を形成する工程に含まれる第３工程における反応性ガスの導入量よりも多い。
　第１抵抗変化層は、第２抵抗変化層よりも酸素含有率が高く、酸化を十分に進行させる必要がある。上記構成では、第１抵抗変化層を形成する工程において、反応ガスをより多く導入することで、第１抵抗変化層の酸素含有率をより確実に高くすることが容易となる。
　本発明の第５の不揮発性記憶装置の製造方法は、第１乃至第４のいずれかの不揮発性記憶装置の製造方法において、基板の温度をソースガスの自己分解反応が生じる温度に保持しつつ第２抵抗変化層形成工程を実行するものである。
　かかる構成では、第２抵抗変化層の酸素含有率を容易に低くすることができる。
　本発明の第６の不揮発性記憶装置の製造方法は、第１乃至第５のいずれかの不揮発性記憶装置の製造方法において、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ、かつ反応性ガスの導入量が、第１抵抗変化層の形成工程より少なくなるように第２抵抗変化層の形成工程を実行するものである。
　かかる構成では、第２抵抗変化層もコンフォーマルに形成することが容易となる。
　本発明の第７の不揮発性記憶装置の製造方法は、第１乃至第６のいずれかの不揮発性記憶装置の製造方法において、第１抵抗変化層の形成工程における第３工程において、反応性ガスの反応律速状態で膜の形成が起こるように反応性ガスを導入して、第１抵抗変化層を形成し、第２抵抗変化層の形成工程における第３工程において、反応性ガスの供給律速状態で膜の形成が起こるように反応性ガスを導入して、第２抵抗変化層を形成することで、第１抵抗変化層の酸素含有率を第２抵抗変化層の酸素含有率よりも高くする。
　かかる構成では、第１抵抗変化層をほぼ化学量論的組成に設定すると共に、第２抵抗変化層を酸素不足型の組成に設定することが、より確実にできる。
　ここで「反応律速」とは、原料ガスあるいは反応性ガスの供給量に影響されずに、成膜速度が一定の状態を言う。これは、例えば反応速度が非常に小さい場合に、反応速度が原料の供給量の影響をうけないような状態と考えられる。
　また、「供給律速」とは、原料ガスあるいは反応性ガスの供給量に従って成膜速度が増加する状態を言う。これは、例えば反応速度が十分に大きい場合に、反応速度が原料の供給量に律速されるような状態と考えられる。
　本発明の第８の不揮発性記憶装置の製造方法は、第１乃至第７のいずれかの不揮発性記憶装置の製造方法において、第２電極の上端面を完全に被覆してさらにその外側を覆うように層間絶縁層の上に半導体層または絶縁体層を形成する工程と、半導体層または絶縁体層の上に第３電極を形成して第２電極と半導体層または絶縁体層と第３電極とで構成される電流制御素子を構成する工程とを有する。
　本発明の第９の不揮発性記憶装置の製造方法は、第１乃至第８のいずれかの不揮発性記憶装置の製造方法において、遷移金属がタンタルであって、第１抵抗変化層を構成するタンタル酸化物をＴａＯｘ、第２抵抗変化層を構成するタンタル酸化物をＴａＯｙとするとき、0＜ｙ＜２．５、ｘ≧ｙであり、更に好ましくは、ｘ≧２．１および０．８≦ｙ≦１．９を満たす。
　かかる構成では、安定して抵抗変化動作が起こり、かつ、リテンション特性も良好な、不揮発性記憶素子が得られる。
　本発明の他の不揮発性記憶装置の製造方法は、基板上に第１電極を形成する工程と、第１電極上に層間絶縁層を形成する工程と、層間絶縁層内に第１電極に貫通するようにメモリセルホールを形成する工程と、メモリセルホールの内部に、遷移金属酸化物で構成される第１抵抗変化層をメモリセルホールにコンフォーマルに形成する工程と、第１抵抗変化層と同一の遷移金属酸化物であって酸素含有率が第１抵抗変化層よりも低い遷移金属酸化物で構成される第２抵抗変化層を、第１抵抗変化層を形成するのと同一チャンバ内で連続して、メモリセルホール内の第１抵抗変化層の上に埋め込み形成する工程と、第２抵抗変化層の上に第２電極を形成する工程とを備え、第１抵抗変化層を形成する工程および第２抵抗変化層を形成する工程は、それぞれ、遷移金属の原子を含有する分子で構成されるソースガスを導入する第１工程と、第１工程後にソースガスを除去する第２工程と、第２工程後に反応性ガスを導入して遷移金属酸化物を形成する第３工程と、第３工程後に反応性ガスを除去する第４工程と、で構成される第１工程から第４工程までのサイクルを１回または複数回実行するものであり、第１抵抗変化層を形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ実行されるものであり、第２抵抗変化層を形成する条件は、基板の温度をソースガスの自己分解反応が生じる温度に保持しつつ実行されるものであり、第１抵抗変化層の形成工程に含まれる第３工程において、反応性ガスの反応律速状態で膜の形成が起こるように反応性ガスを導入して、第１抵抗変化層を形成し、第２抵抗変化層の形成工程に含まれる第３工程において、反応性ガスの供給律速状態で膜の形成が起こるように反応性ガスを導入して、第２抵抗変化層を形成することにより、第１抵抗変化層を構成する遷移金属酸化物の酸素含有率を、第２抵抗変化層を構成する遷移金属酸化物の酸素含有率よりも高くする。
　上記製造方法において、第１抵抗変化層は酸素欠損がなくてもよい。
　本発明の他の不揮発性記憶装置の製造方法は、基板上に第１電極を形成する工程と、第１電極上に層間絶縁層を形成する工程と、層間絶縁層内に第１電極に貫通するようにメモリセルホールを形成する工程と、メモリセルホールの内部に、遷移金属酸化物で構成される第１抵抗変化層をメモリセルホールにコンフォーマルに形成する工程と、第１抵抗変化層と同一の遷移金属酸化物であって酸素含有率が第１抵抗変化層よりも低い遷移金属酸化物で構成される第２抵抗変化層を、第１抵抗変化層を形成するのと同一チャンバ内で連続して、メモリセルホール内の第１抵抗変化層の上に埋め込み形成する工程と、第２抵抗変化層の上に第２電極を形成する工程とを備え、第１抵抗変化層を形成する工程および第２抵抗変化層を形成する工程は、それぞれ、遷移金属の原子を含有する分子で構成されるソースガスを導入する第１工程と、第１工程後にソースガスを除去する第２工程と、第２工程後に反応性ガスを導入して遷移金属酸化物を形成する第３工程と、第３工程後に反応性ガスを除去する第４工程と、で構成される第１工程から第４工程までのサイクルを１回または複数回実行するものであり、第１抵抗変化層を形成する工程および第２抵抗変化層を形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持しつつ実行されるものであり、第１抵抗変化層の形成工程に含まれる第３工程において、反応性ガスの反応律速状態で膜の形成が起こるように反応性ガスを導入して、第１抵抗変化層を形成し、第２抵抗変化層の形成工程に含まれる第３工程において、反応性ガスの供給律速状態で膜の形成が起こるように反応性ガスを導入して、第２抵抗変化層を形成することにより、第１抵抗変化層を構成する遷移金属酸化物の酸素含有率を、第２抵抗変化層を構成する遷移金属酸化物の酸素含有率よりも高くする。
　上記製造方法において、第１抵抗変化層は酸素欠損がなくてもよい。
　なお、「コンフォーマルに形成する」とは、メモリセルホールの側面における膜の成長速度と、メモリセルホールの底面における膜の成長速度とが、実質的に等しくなるように成膜することである。
　また、「埋め込み形成する」とは、メモリセルホールの側面における膜の成長速度が、メモリセルホールの底面における膜の成長速度よりも遅くなるように成膜することである。
　以下に、本発明に係る製造方法の知見を得るにあたって実施した実験結果を示す。
　［実験例１：原料ガスの供給時間と抵抗変化層の成長速度との関係］
　抵抗変化層の形成条件の検討として、はじめに原料ガスの供給時間と抵抗変化層の成長速度の関係を検討した。
　本実験例で用いられた装置（日立国際電気社製Zestone）の概略図を図８に示す。原料容器３０２（容積：２００ｍｌ）には、抵抗変化層の原料であるＴＢＴＤＥＴを充填する。
　チャンバ３０１（容積：４０Ｌ）の内部には、２００℃に加熱した８インチＳｉ基板を保持する。基板の表面にはあらかじめ層間絶縁層と層間絶縁層中にアレイ状のメモリセルホールを形成しておく。３０３は原料供給系であり加熱のためのヒーターを備えている。また、原料を成膜チャンバ３０１に導入するために、Ｎ２などのキャリアガス配管も備えている。３０４は真空計であり、３０５は各種反応性ガスを選択するためのバルブである。
　第１工程では、原料容器３０２のＴＢＴＤＥＴ(液体)を１００℃に加熱し、これをキャリアガスである窒素ガス（供給流量：１５０ｓｃｃｍ）でバブリングすることにより、チャンバ３０１にソースガス（ＴＢＴＤＥＴガス）を導入した。なお、成膜プロセスを行っていないときは、チャンバは真空ポンプにて減圧にされている。成膜時のチャンバ３０１内部の圧力は１００Ｐａである。この工程では、ＴＢＴＤＥＴが基板の表面上にあるサイトに吸着し、単分子層が形成される。ＣＶＤモードとは異なり、基板温度が低いために基板の表面上にあるサイトが飽和すると吸着が停止し、自己制御的に単分子層が形成された段階で成長が停止する。このとき、ＴＢＴＤＥＴ分子はその一部の構成が、部分的に分解離脱することもある。
　第２工程では、窒素ガスでチャンバ３０１内をパージして余分なソースガスを除去する。これにより、それまでチャンバ３０１の内部にあったソースガスが窒素ガスにより置換される。
　第３工程では、反応性ガスとしてオゾン（Ｏ３）を導入（供給流量：１００ｓｃｃｍ）し、ＴＢＴＤＥＴ単分子膜を酸化して、Ｔａ酸化物の層を形成するとともに、ＴＢＴＤＥＴに含まれる配位子をＣＯ２等の副生成物(気体)へと酸化させて除去した。
　第４工程では、窒素ガスでチャンバ３０１をパージ（供給流量：１５０ｓｃｃｍ）して余分な反応性ガスおよび副生成物を除去した。これにより、それまでチャンバ３０１の内部にあったオゾンガスが窒素ガスにより置換されるようにした。
　第１から第４工程を基本サイクルとし、この基本サイクルを膜厚に応じて繰り返すことにより、タンタル酸化物層を形成した。
　本実験例では、第１工程においてソースガス供給時間をそれぞれ０．５秒、１秒、１．５秒、２．５秒と変化させ、第３工程において、各ソースガス供給時間に対し反応性ガスの供給時間は１０秒で一定として各サイクルで吸着したＴＢＴＤＥＴの単分子膜が完全に酸化されてＴａ酸化物（Ｔａ２Ｏ５）となるようにし、いずれの条件においても基本サイクルを５０回繰り返した。
　得られたタンタル酸化物層の厚さをエリプソメータまたはＳＥＭ（走査型電子顕微鏡）により測定すると、ソースガス供給時間が０．５秒、１秒、１．５秒、２．５秒の各条件に対し、タンタル酸化物層の膜厚はそれぞれ２６Å、４２．５Å、５１Å、５３Åであった。得られた厚さを基本サイクルの回数で除し、基本サイクル１回あたりの成長速度を求めた結果、ソースガス供給時間０．５秒、１秒、１．５秒、２．５秒の各条件に対し、それぞれ０．５２Å／サイクル、０．８５Å／サイクル、１．０２Å／サイクル、１．０６Å／サイクルであった。
　以上の結果を図９Ａに示す。横軸は基本サイクル１回あたりのソースガスの供給時間、縦軸は基本サイクル１回あたりの成長速度である。
　図９Ａに示されているように、ソースガスの供給時間が１．５秒に達するまでは、成長速度がソースガスの供給時間の増加と共に上昇し、タンタル酸化物の成長はいわゆる供給律速の状態にあると考えられる。即ちＡ点に対応する実験では、図９Ｂに示すように、各サイクルにおける第４工程の後で、Ｔａ酸化物が表面の一部にしか吸着していない(状態Ａ)と推定される。
　一方、図９Ａに示されているように、ソースガスの供給時間が１．５秒以上のときの成長速度はソースガスの供給時間が増加してもあまり変化せず、タンタル酸化物の成長はいわゆる反応律速の状態にあると考えられる。即ちＢ点に対応する実験では、図９Ｃに示すように、各サイクルにおける第４工程の後で、Ｔａ酸化物が表面の全体に吸着している(状態Ｂ)と推定される。反応律速の状態で抵抗変化層を形成することにより、ばらつきの少ない均一な抵抗変化層を形成することが可能である。
　図２０に、開口部の直径が７２．９ｎｍで深さ１０９．３ｎｍのホールに、厚さ１５．１ｎｍの抵抗変化層（ＴａＯｘ）を形成したメモリセルホールの断面のＳＥＭ写真を示す。
層間絶縁膜表面、メモリセルホールの壁面、及びメモリセルホールの底面に形成された抵抗変化層の厚さはいずれも１５．１ｎｍで、極めて良好なボトムカバレージを示している。
　図１９に、メモリセルホールのアスペクト比を変化させた場合のボトムカバレッジの変化を示すが、ＡＬＤプロセスを用いた場合、アスペクト比が変化してもボトムカバレッジはほとんど変化しないことがわかる。また、ボトムカバレッジの替わりに側壁カバレッジを指標に用いてもよい。
　図２１にボトムカバレッジと側壁カバレッジの関係を示す。図２１からもわかるように、アスペクト比１以上の領域では側壁カバレッジは急激に改善している。また、アスペクト比が１より大きい領域では、工程管理の指標として側壁カバレッジを用いることができる。
　［実験例２：反応性ガスの供給時間と抵抗変化層の成長速度との関係］
　実験例２では、実験例１の結果を踏まえ、ソースガスの供給時間を1．５秒として、Ｔａ酸化物が表面の全体に吸着するようにしつつ、反応性ガスの供給時間を検討した。実験例２では、ソースガスの供給時間を1．５秒に固定した点と、反応性ガスの供給時間を異ならせた点以外は、実験例１と同様の装置および実験条件で実験を行った。
　本実験例では、反応性ガスの供給時間を０秒、０．５秒、５秒、１０秒、１５秒とした場合において、いずれの場合も５０回だけ基本サイクルを繰り返した。このとき、各々の場合において、得られたタンタル酸化物層の厚さをエリプソメータで測定すると、３０．５Å、３１．５Å、４０．５Å、５０．５Å、５０．５Åであった。得られた厚さを基本サイクルの回数で除し、基本サイクル１回あたりの成長速度を求めた結果、それぞれ０．６１Å／サイクル、０．６３Å／サイクル、０．８１Å／サイクル、１．０１Å／サイクル、１．０１Å／サイクルであった。
　以上の結果を図１０Ａに示す。横軸は基本サイクル１回あたりの反応性ガスの供給時間（Ｏ３　Ｐｕｌｓｉｎｇ　Ｔｉｍｅ）、縦軸は基本サイクル１回あたりの堆積速度（Ｄｅｐｏｓｉｔｉｏｎ　Ｒａｔｅ）である。
　図１０Ａに示されているように、反応性ガスの供給時間が１０秒に達するまでは、堆積速度が反応性ガスの供給時間の増加と共に上昇し、タンタル酸化物の成長はいわゆる供給律速の状態にあると考えられる。即ちＣの領域に対応する実験では、図１０Ｂに示すように、各サイクルにおける第４工程の後で、Ｔａで構成される層は表面の一部でしか酸化されておらず、化学量論的組成（stoichiometric composition）に対し酸素が不足している状態(状態Ｃ)にあると推定される。
　一方、図１０Ａに示されているように、反応性ガスの供給時間が１０秒以上になると堆積速度は反応性ガスの供給時間が増加しても変化せず、タンタル酸化物の成長はいわゆる反応律速の状態にあると考えられる。即ちＤの領域に対応する実験では、図１０Ｃに示すように、各サイクルにおける第４工程の後で、Ｔａで構成される層の全面が化学量論的組成に近い状態で酸化されていると考えられる。
　反応性ガスの供給時間を１５秒とした場合に得られた厚さ１０ｎｍのタンタル酸化物層の組成をＸＰＳ分光法で分析すると、組成比はＴａ／O＝３３／６７（Ｔａ：３３ａｔｍ％、Ｏ：６７ａｔｍ％）であった。一方、反応性ガスの供給時間を０．５秒とした場合に得られた厚さ１０ｎｍのタンタル酸化物層の組成をＸＰＳ分光法で分析すると、Ｔａ／O＝４０／６０（Ｔａ：４０ａｔｍ％、Ｏ：６０ａｔｍ％）であった。即ち、後者の方が、酸素含有率が低くなっていることがわかる。
　通常のＡＬＤプロセスでは、ソースガスおよび反応性ガスの供給を十分な時間に設定することにより、非常に薄い膜厚でも欠損の無い緻密な膜を形成可能としている。しかしながら、上記の検討結果を基にすれば、反応性ガスの供給時間を制御することにより、酸素含有率が異なる複数の抵抗変化層を連続的に形成できると考えられる。
　即ち、酸素含有率が高い抵抗変化層を形成するためには、図１０Ａの状態Ｄのように、反応性ガスの供給時間を成長速度が飽和する領域、即ち反応律速となるように設定すればよい。一方、酸素含有率が低く酸素欠損を有する抵抗変化層を形成するためには、図１０Ａの状態Ｃのように、反応性ガスの供給時間を成長速度が飽和する領域よりも短時間、即ち供給律速となるように設定すればよい。
　なお、反応性ガスの供給時間でなく、反応性ガスの供給量（体積）や反応性ガスの流量（供給速度）などで酸素含有率を制御してもよい。
　以上の結果から、例えば第１実施形態において、第１抵抗変化材料層１８１ａは、ＴＢＴＤＥＴを１００℃に加熱し、基板を２００℃に加熱し、１回の基本サイクルにおいて、第１工程でのソースガスの供給時間を１．５秒以上、第３工程での反応性ガスの供給時間を１０秒以上に設定することで形成することができる。
　また、第１実施形態において、第２抵抗変化材料層１８１ｂは、ＴＢＴＤＥＴを１００℃に加熱し、基板を２００℃に加熱し、１回の基本サイクルにおいて、第１工程でのソースガスの供給時間を１．５秒以上、第３工程での反応性ガスの供給時間を１０秒未満に設定することで形成することができる。
　［実験例３］
　実験例３では、抵抗変化層の酸素含有率をより広範囲に制御する方法について検討した。実験例３では、基板の温度を異ならせた点以外は、実験例２の状態Ｄと同様の装置および実験条件で実験を行った。
　実験例３では、より酸素含有率の低い抵抗変化層を形成することを目標として、反応チャンバ中での基板加熱温度をソースガスが基板表面で自己分解反応を起こす温度（例えば、ソースガスがＴＢＴＤＥＴの場合は３５０℃）とする。この結果、第１工程でソースガスとしてＴＢＴＤＥＴガスが導入されると、図１１Ａに示すように基板表面で自己分解反応を起こし、複数のＴａ原子層で構成されるＴａ膜が形成される。次に第２工程で窒素ガスを導入してソースガスをパージした後に、第３工程で反応性ガスであるオゾンを膜成長が供給律速となるように導入して複数原子層で構成されるＴａ膜の表面を酸化させた後（図１１Ｂ参照）、第４工程で反応性ガスをパージする。この第１から第４工程の基本サイクルを繰り返すことにより、化学量論的組成より酸素が不足したタンタル酸化物膜の形成が可能になる。以上の条件で形成した厚さ１０ｎｍのタンタル酸化物層の組成をＸＰＳ法により分析を行った。その結果、Ｔａ／Ｏ＝６２／３８（Ｔａ：６２ａｔｍ％、Ｏ：３８ａｔｍ％）の組成であり、酸素含有率が第２実験例のＣ領域で得られたタンタル酸化物層の組成と比較して酸素含有率がさらに低くなっていることが分かる。
　上記の結果から、反応性ガスの導入量を少なくする（例えば供給律速となるように導入する）ことに加え、ソースガスの自己分解反応が起きるように基板温度を設定する（ＣＶＤモードにより抵抗変化層が形成されるようにする）ことにより、酸素含有率のさらに低い金属酸化物薄膜を形成することが可能となることが分かる。
　つまり、第２抵抗変化材料層１８１ｂを形成する際に、ＣＶＤモードを採用すれば、ＡＬＤモードを採用した場合と比較して、第２抵抗変化層１８ｂの酸素含有率をさらに低くすることが容易となる。
　以下には、上記実験結果による知見をもとに、本発明の実施形態について説明する。
　（第１実施形態）
　［装置構成］
　図１Ａは、本発明の第１実施形態に係る不揮発性記憶装置１０の概略構成の一例を示す平面図である。図１Ｂは、図１Ａの１Ａ－１Ａ線に沿う断面を矢印方向に見た断面図である。図１Ａは、理解しやすくするために最上層の絶縁保護層２３の一部を除去した仮想的な状態を示す。図２Ａおよび図２Ｂは、図１Ａおよび図１Ｂの抵抗変化素子１７と非オーミック特性を有する電流制御素子（current steering element）２０の要部の部分拡大図で、図２Ａは平面図、図２Ｂは図２Ａの２Ａ－２Ａ線に沿う断面を矢印方向に見た断面図である。
　本実施形態の不揮発性記憶装置１０は、基板１１と、基板１１の上に形成された、下部電極裏打ち配線１５とその上部に下部電極裏打ち配線１５と物理的に接触するように形成された下部電極配線１５１とで構成された２層構造を有するストライプ形状（基板の厚み方向から見た場合）の下層配線と、下層配線を覆うように形成された層間絶縁層１６とを備えている。層間絶縁層１６には、下部電極配線１５１の上に所定の間隔でメモリセルホール２９が形成されている。各メモリセルホール２９に対応して、直列に接続された抵抗変化素子１７と、電流制御素子２０とが、それぞれ形成されている。
　メモリセルホール２９の内部には、本発明に係るＡＬＤモードを用い、メモリセルホール２９の底および側壁を覆い下部電極配線１５１と物理的に接触するようにメモリセルホール２９の形状に応じてほぼ同じ厚さでコンフォーマルに形成された第１抵抗変化層１８ａと、第１抵抗変化層１８ａの底および側壁を覆い、第１抵抗変化層１８ａと物理的及び電気的に接触するように形成された第２抵抗変化層１８ｂと、第２抵抗変化層１８ｂの内側に第２抵抗変化層１８ｂと物理的に接触するように形成された中間電極１９が形成されている。各メモリセルホール２９について、該メモリセルホール２９の底に露出する下部電極配線１５１と、該メモリセルホール２９の内部の第１抵抗変化層１８ａと、該メモリセルホール２９の内部の第２抵抗変化層１８ｂと、該メモリセルホール２９の内部の中間電極１９とで、抵抗変化素子１７が構成される。
　第１抵抗変化層１８ａおよび第２抵抗変化層１８ｂは、好ましくは酸素不足型の遷移金属酸化物で構成され、より好ましくは酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）で構成される。酸素不足型の遷移金属酸化物とは、遷移金属をＭ、酸素をＯとして遷移金属酸化物をＭＯｘ（ｘは、遷移金属を１モルとしたときの酸素のモル数で表される組成比）と表記した場合に、酸素Ｏの組成比ｘが化学量論的に安定な状態（タンタルの場合には２．５）よりも小さい酸化物である。酸素不足型のタンタル酸化物で構成される遷移金属酸化物の抵抗変化層を用いることにより、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性記憶素子を得ることができる。このことについては、国際公開２００８／０５９７０１号に詳細に説明されている。
　第１抵抗変化層１８ａは実質的に酸素不足型でない遷移金属酸化物で構成されうる。遷移金属酸化物の層を形成する場合、酸素欠損のない化学量論的な組成を実現しようとしても、わずかに酸素欠損が生じてしまう。第１抵抗変化層１８ａは、このようなわずかな酸素欠損のみを含む酸素不足型の遷移金属酸化物（実質的に酸素不足型でない遷移金属酸化物）で構成されてもよい。
　酸素不足型のタンタル酸化物が抵抗変化層の材料に用いられる場合、第１抵抗変化層を構成するタンタル酸化物をＴａＯｘ、第２抵抗変化層を構成するタンタル酸化物をＴａＯｙとするとき、ｘ≧２．１および０．８≦ｙ≦１．９を満たすことが好ましい。これにより、安定して抵抗変化動作が起こり、かつ、リテンション特性も良好な、不揮発性記憶素子が得られる。
　第１抵抗変化層１８ａおよび第２抵抗変化層１８ｂは、酸素不足型のタンタル酸化物だけでなく、ＡＬＤモード（後述）により形成されたチタン酸化物(ＴｉＯｘ、０＜ｘ＜２．０)、ハフニウム酸化物（ＨｆＯｘ、０＜ｘ＜２．０）、ジルコニウム酸化物（ＺｒＯｘ、０＜ｘ＜２．０）、またはニッケル酸化物（ＮｉＯｘ、０＜ｘ＜１．０）等の酸素不足型の遷移金属酸化物を用いてもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづけるため、不揮発性記憶素子に利用できる。
　第１抵抗変化層１８ａの酸素含有率は、第２抵抗変化層１８ｂの酸素含有率よりも高いことが好ましい。すなわち、第１抵抗変化層１８ａを構成する遷移金属酸化物をＭＯｘ、第２抵抗変化層１８ｂを構成する遷移金属酸化物をＭＯｙとするとき、ｘ＞ｙであることが好ましい。抵抗変化層が酸素含有率の異なる２つのタンタル酸化物層で構成されている抵抗変化素子については、特許文献３に詳細に説明されている。
　本実施形態において、第１抵抗変化層１８ａ（高濃度酸素含有層）を構成するタンタル酸化物の酸素含有率は、６８～７１ａｔｍ％（ａｔｍ％はＭＯｘにおいて１００ｘ／（１＋ｘ）で表される百分率、以下同様）、第２抵抗変化層１８ｂ（低濃度酸素含有層）を構成するタンタル酸化物の酸素含有率は、４４～６６ａｔｍ％とするのが好ましい。下部電極配線１５１の近傍において抵抗変化層の酸素含有率を高く設定することにより、下部電極配線１５１と抵抗変化層との界面での酸化還元反応により抵抗変化現象を発現しやすくすることができる。これにより、低電圧駆動が可能な良好なメモリセル特性を得ることができる。
　下部電極配線１５１は、白金（Ｐｔ）やイリジウム（Ｉｒ）などの貴金属材料で構成するのが好適である。貴金属材料の標準電極電位は、他の金属に比べて高く、ＰｔやＩｒの標準電極電位は＋１．２ｅＶとなる。一方、抵抗変化層を構成するタンタル（Ｔａ）の標準電極電位は－０．６Ｖである。一般的に標準電極電位は、酸化されにくさの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。発明者らの研究によれば、電極を構成する材料の標準電極電位と抵抗変化層に含まれる遷移金属の標準電極電位との差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくいことが明らかになっている。この事実から、電極と抵抗変化層の材料の酸化のされやすさが抵抗変化現象のメカニズムに大きな役割を果たしていると推測される。タンタルの標準電極電位は－０．６ｅＶで、白金やイリジウムの標準電極電位よりも低い。よって上記好適な構成では、白金やイリジウムで構成された下部電極配線１５１とタンタル酸化物で構成された第１抵抗変化層１８ａとの界面近傍の第１抵抗変化層１８ａで、酸化還元反応が起こり、酸素の授受が行われて、抵抗変化現象が発現する。
　下部電極裏打ち配線１５は、例えばＴｉＡｌＮ、Ｃｕ、Ａｌ、ＴｉＡｌ、またはこれらの積層構造で構成できる。下部電極配線１５１には、ＰｔまたはＩｒで構成できる。下部電極裏打ち配線１５および下部電極配線１５１は、スパッタリングにより成膜した後、露光プロセスとエッチングプロセスを経ることで容易に形成できる。
　中間電極１９は、抵抗変化層１８（第１抵抗変化層１８ａおよび第２抵抗変化層１８ｂで構成される）を構成する遷移金属の窒化物で構成されることが好ましい。抵抗変化層１８をタンタル酸化物で構成する場合には、中間電極１９を窒化タンタル（ＴａＮ）で構成することが好ましい。中間電極１９は、アルミニウムで構成されてもよい。
　第１抵抗変化層１８ａ、第２抵抗変化層１８ｂ、及び中間電極１９は、成膜した後、層間絶縁膜１６上の堆積した膜を除去し、メモリセルホール１９内にのみ充填されるようにする。
　メモリセルホール２９の上部開口には、第１抵抗変化層１８ａと、第２抵抗変化層１８ｂと、中間電極１９とが露出しており、これを被覆するように半導体あるいは絶縁体で構成される電流制御層２１が形成され、さらに電流制御層２１の上に電流制御層２１に物理的、電気的に接触するように上部電極配線２２が形成されている。電流制御層２１と上部電極配線２２とは、基板の厚み方向から見ると、下部電極裏打ち配線１５に対して交差するストライプ形状を有し、メモリセルホール２９の開口より大きな形状（面積）を有し、メモリセルホール２９の開口を完全に覆いかつその周囲にはみ出すように、層間絶縁層１６の上に形成されている。上部電極配線２２は上層電極配線の一部を構成している。各メモリセルホール２９について、該メモリセルホール２９の内部に埋め込まれた中間電極１９と、電流制御層２１の該メモリセルホール２９の開口部を覆う部分と、これに対応する上部電極配線２２とで、電流制御素子２０が構成される。電流制御層２１が絶縁体の場合には電流制御素子２０はＭＩＭダイオードとなり、電流制御層２１が半導体の場合には電流制御素子２０はＭＳＭダイオードとなる。
　上部電極配線２２の材料には、タンタル（Ｔａ）、タングステン(W)、アルミニウム（Ａｌ）、あるいはこれらの組み合わせ、タンタル窒化物等の高融点金属窒化物を用いることができる。上部電極配線２２において電流制御層２１に物理的、電気的に接触する部分の材料にＴｉやＣｒを用いることもできるが、その場合には配線抵抗が大きくなるため、ＴｉやＣｒで構成される層の上にＡｌやＣｕ等の低抵抗材料で構成される薄膜を積層形成することが望ましい。
　電流制御層２１の材料に絶縁体を用いる場合には、窒化シリコン（Ｓｉ３Ｎ４）を用いることができる。電流制御層２１の材料に半導体を用いる場合には窒素不足型のシリコン窒化物（ＳｉＮｚ、０＜ｚ≦０．８５）を用いることができる。
　窒素不足型シリコン窒化膜の成膜には、例えば、多結晶シリコンのターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる、反応性スパッタ法を用いることができる。典型的な成膜条件として、圧力を０．０８～２Ｐａとし、基板温度を２０～３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を０～４０％とし、ＤＣパワーを１００～１３００Ｗとした上で、シリコン窒化膜の厚さが５～２０ｎｍとなるように成膜時間を調節する態様を採用することができる。
　電流制御素子の電極にタンタル窒化物を用いた場合、タンタル窒化物の仕事関数は４．６ｅＶであり、シリコンの電子親和力３．８ｅＶより十分高いので、電流制御層２１と上部電極配線２２との界面でショットキーバリアが形成される。上部電極配線２２と中間電極１９がともにタンタル窒化物で構成される構成では、電流制御素子２０は電流制御層２１の窒素濃度により双方向のＭＩＭダイオードあるいは双方向のＭＳＭダイオードとして機能する。
　なお、第１抵抗変化層１８ａの酸素含有率は、第２抵抗変化層１８ｂの酸素含有率よりも低くてもよい。この場合、第２抵抗変化層１８ｂの内部に埋め込まれる電極が上部電極となり、該上部電極を白金やイリジウムなどで構成するのが好ましい。
　また、電流制御素子はメモリセルホールの下方に形成することができる。この場合、第１抵抗変化層１８ａに物理的に接触する電極が中間電極となり、その下方に電流制御層が形成され、さらにその下方に下部電極が形成されることになる。
　図１に示すように、上部電極配線２２は、抵抗変化素子１７と電流制御素子２０とがマトリクス状に形成された領域（マトリクス領域）の外まで延在されている。マトリクス領域内では、上部電極配線２２が各メモリセルを接続する配線（ワード線あるいはビット線等）として機能する。
　本実施形態では、基板１１としてシリコン単結晶基板が用いられ、基板１１の上にトランジスタ等の能動素子１２を集積した半導体回路を有する。図１Ｂでは、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄで構成されるトランジスタ（ＭＯＳＦＥＴ）を示している。ただし、基板１１の上には能動素子１２だけでなく、一般的にメモリ回路に必要な素子をも形成されうる。
　下部電極裏打ち配線１５および上部電極配線２２は、基板１１の厚み方向から見て、抵抗変化素子１７および電流制御素子２０が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図１Ｂにおいては、下部電極裏打ち配線１５は、層間絶縁層１３、１４に形成されたコンタクトホール中の埋め込み導体２４、２５および半導体回路配線２６を介して能動素子１２のソース領域１２ａに接続されている。なお、上部電極配線２２についても、埋め込み導体２８を介して同様に別の能動素子（図示せず）に接続されている。
　層間絶縁層１３、１４、１６、絶縁保護層２３としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ－ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。層間絶縁層１３、１４は、配線間の寄生容量の低減のために、フッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）で形成されるのが好ましい。層間絶縁層１６として、低誘電率材料であるシリコン炭窒化物（ＳｉＣＮ）の膜やシリコン炭酸化物（ＳｉＯＣ）の膜あるいはシリコンフッ素酸化物（ＳｉＯＦ）の膜等を用いてもよい。
　半導体回路配線２６については、従来のようにアルミニウムで形成してもよいが、微細化しても低抵抗を実現できる銅で形成するのが好ましい。
　図３は、本発明の第１実施形態に係る不揮発性記憶装置１０の概略の回路構成の一例を説明する図である。図３に示すように、抵抗変化素子１７と電流制御素子２０とが直列に接続され、抵抗変化素子１７の一端が下部電極裏打ち配線１５に接続され、電流制御素子２０の一端が上部電極配線２２に接続されている。下部電極裏打ち配線１５は、ビット線デコーダ６および読み出し回路７に接続されている。上部電極配線２２は、ワード線デコーダ５に接続されている。このように、下部電極裏打ち配線１５がビット線で、上部電極配線２２がワード線となり、ビット線とワード線とがなす格子の交点において、直列に接続された抵抗変化素子１７と電流制御素子２０とで構成されるメモリセルがマトリクス状に配置されている。ビット線デコーダ６と、ワード線デコーダ５と、読み出し回路７とで周辺回路が構成されるが、これらの周辺回路は例えばＭＯＳＦＥＴ等の能動素子１２等により構成されている。
　本実施形態の場合には、図１Ｂに示すように中間電極１９はメモリセルホール２９の中（上部開口より下側）に完全に埋め込まれており、表面を非常に平滑に加工することができる。このような平滑な面上に電流制御層２１を形成した場合には、層が薄い場合でも緻密で連続した層を得ることができ、電流制御層２１の耐圧性（比較的高い電圧を印加しても絶縁破壊が生じない特性）を適切に確保できる。
　中間電極１９は電流制御層２１により上端面の全面が覆われるので、電流制御層２１の外周領域で中間電極１９と上部電極配線２２とが接触して電流がリークすることがない。
　上部電極配線２２は、厚み方向から見て中間電極１９の外周より外側にまで設けられているので、電流制御素子２０を流れる電流のパスは、厚み方向から見て、中間電極１９の外周から外側に広がるように形成される。この場合、メモリセルホール２９中の中間電極１９から電流制御層２１に向かって、電界による電気力線が水平方向に広がるように形成されるので、電流制御素子２０（ＭＩＭダイオードまたはＭＳＭダイオード）の実効面積は、全ての層がメモリセルホールの中に埋め込まれた従来の電流制御素子における実効面積よりも大きくなる。したがって、従来よりも電流容量が大きく、かつ特性のばらつきの小さいＭＩＭダイオードまたはＭＳＭダイオードで構成される電流制御素子２０を得ることができる。
　なお、本実施形態では、電流制御層２１としてＳｉＮｚを用いる場合について説明したが、本発明はこれに限定されない。例えば、電流制御層２１として酸化タンタル（ＴａＯ）またはアルミナ（ＡｌＯ）またはチタニア（ＴｉＯ）を用いてもよい。ＴａＯを用いる場合には、例えばＴａ膜を成膜した後、ドライ熱酸化法（dry thermal oxidation）、ウエット熱酸化法（wet thermal oxidation）、プラズマ酸化法（plasma oxidation）あるいは反応性スパッタリング法（reactive sputtering）により直接ＴａＯｚ膜を形成する方法、ＡＬＤ法等によりＴａＯｚが形成されてもよい。
　［製造方法］
　図４Ａ乃至図４Ｃは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、図４Ａは能動素子１２の形成された基板１１上に、層間絶縁層１４、埋め込み導体２４、下部電極裏打ち配線１５、下部電極配線１５１、及び層間絶縁層１６を形成する工程後の断面図、図４Ｂは層間絶縁層１６にメモリセルホール２９を形成する工程後の平面図、図４Ｃは図４Ｂの４Ａ－４Ａ線での断面を矢印方向に見た断面図である。なお、図４Ａの断面図を含め、図４から図７に示す断面図はすべて、各工程において４Ａ－４Ａ線での断面を矢印方向に見た断面図である。
　図５Ａ乃至図５Ｃは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、図５Ａは層間絶縁層１６の上およびメモリセルホール２９の内部に第１抵抗変化層１８ａとなる第１抵抗変化材料層１８１ａを形成する工程後の断面図、図５Ｂは第１抵抗変化材料層１８１ａの上に第２抵抗変化層１８ｂとなる第２抵抗変化材料層１８１ｂを形成する工程後の断面図、図５Ｃは第２抵抗変化材料層１８１ｂの上に中間電極１９となる中間電極材料層１９１を形成する工程後の断面図である。
　図６Ａおよび図６Ｂは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、図６Ａはメモリセルホール２９の内部の第１抵抗変化材料層１８１ａと第２抵抗変化材料層１８１ｂと中間電極材料層１９１とを残し、それ以外の第１抵抗変化材料層１８１ａと第２抵抗変化材料層１８１ｂと中間電極材料層１９１とをＣＭＰにより除去する工程後の平面図、図６Ｂはその断面図である。
　図７Ａおよび図７Ｂは、本発明の第１実施形態に係る不揮発性記憶装置の製造方法を示す工程図であって、図７Ａはメモリセルホール２９の上部開口を完全に覆いかつその外側にはみ出すように電流制御層２１と上部電極配線２２とをこの順に積層する工程後の平面図、図７Ｂはその断面図である。
　以下、図４Ａから図７Ｂを用いて本実施形態に係る不揮発性記憶装置１０の製造方法について説明する。
　まず、図４Ａに示すように、基板１１上に、複数の能動素子１２と、層間絶縁層１３、１４と、埋め込み導体(vertical contacts or vias)２４、２５と、半導体回路配線２６と、下部電極裏打ち配線１５と、下部電極配線１５１と、層間絶縁層１６とを形成する。
　下部電極裏打ち配線１５および下部電極配線１５１は、層間絶縁層１４中に埋め込み形成されている。かかる構成は、例えば以下のように形成される。すなわち、層間絶縁層１４に、一般的な半導体プロセスで用いられている技術を用いて、下部電極裏打ち配線１５および下部電極配線１５１を埋め込むためのストライプ形状（基板の厚み方向から見た場合）の溝と半導体回路配線２６に接続するためのコンタクトホールを形成する。これらの溝とコンタクトホールを形成後、下部電極裏打ち配線１５および下部電極配線１５１となる導体をめっき法やＣＶＤ法などにより埋め込んだ後、例えばＣＭＰにより不要部分を除去する。
　図４Ａに至るまでのその他の工程には、周知の製造方法を用いることができるので、詳細な説明を省略する。
　次に、図４Ｂ、図４Ｃに示すように、下部電極配線１５１を覆っている層間絶縁層１６に、一定の配列ピッチで、底面に下部電極配線１５１が露出するようにメモリセルホール２９を形成する。メモリセルホール２９は、図４Ｂからわかるように、下部電極裏打ち配線１５の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。メモリセルホール２９は、一般的な半導体プロセス（リソ工程及びドライエッチ工程）により形成することができるので、詳細な説明は省略する。
　次に、図５Ａに示すように、メモリセルホール２９が形成された層間絶縁層１６の上に、第１抵抗変化層１８ａとなる第１抵抗変化材料層１８１ａ（第１堆積膜）を形成する。本実施形態では、タンタル酸化物を、メモリセルホール２９の内部（側壁および底部）および層間絶縁層１６の上に、ＡＬＤモードにより堆積することにより第１抵抗変化材料層１８１ａが形成される。本実施の形態において、ＡＬＤモードとは、遷移金属（ここでは、タンタル）の原子を含有するソースガスの自己分解反応が生じない温度で基板上に膜の堆積を行うモードと定義する。
　本実施形態における第１抵抗変化材料層１８１ａの形成方法は、ＡＬＤモードを用いるものである。具体的には例えば、遷移金属の原子を含有するソースガスを導入する第１工程と、第１工程後にソースガスを除去する第２工程と、第２工程後に反応性ガスを導入する第３工程と、第３工程後に反応性ガスを除去する第４工程と、で構成されるサイクルを１回または複数回実行する。ＡＬＤモード法は、単分子層ずつでも成膜できるため、所定の膜厚の第１抵抗変化材料層１８１ａを形成するため、上記サイクルを複数回実施してもよい。第１抵抗変化材料層１８１ａを形成する工程では、基板の温度をソースガスの自己分解反応が生じない温度に保持する。これにより、ＡＬＤモードでの堆積が実行されることになり、第１抵抗変化材料層１８１ａは、メモリセルホール２９の内部（側壁および底部）において、ほぼ均一な厚さでコンフォーマルに形成される。
　ソースガスとして、例えばＴＢＴＤＥＴを用いてもよい。ＴＢＴＤＥＴの化学式は化１にて示される。
Figure JPOXMLDOC01-appb-C000001
　反応性ガスとしては、例えばオゾン（Ｏ３）ガスが用いられる。
　ソースガス及び反応性ガスの除去には、パージガスによるパージを用いてもよい。パージに用いるガスとしては、窒素（Ｎ２）ガス等反応性の低いガスを用いる。ただし、ガスの種類は以上のものに限定されない。また、パージガスを用いたくない場合は、真空状態で放置して、ソースガス及び反応性ガスを除去してもよい。
　本実施形態において、第１抵抗変化材料層１８１ａを形成するための装置構成の概略図を図８に示す。原料容器３０２には、抵抗変化層の原料（前駆体）であるＴＢＴＤＥＴが充填される。チャンバ３０１の内部には、基板の温度をソースガスの自己分解反応が生じない温度（例えば２００℃）に加熱した基板を保持する。この状態では、チャンバ３０１内は減圧状態（ここでは１００Ｐａ）に保たれる。
　第１工程では、原料容器３０２のＴＢＴＤＥＴを１００℃に加熱し、これをキャリアガスである窒素ガスでバブリング（Bubbling）することによりソースガスを発生させ、チャンバ３０１にソースガスを導入する。この工程では、ＴＢＴＤＥＴの分子が部分的に分解されつつ基板の表面上にあるサイトに吸着し、ＴＢＴＤＥＴの単分子層が形成される。ソースガスの自己分解反応が生じる温度で膜の堆積を行うＣＶＤモードとは異なり、基板温度が低くソースガスの自己分解反応が生じないため、サイトが飽和すると反応が停止し、自己制御的に単分子層が形成された段階で成長が停止する。
　第２工程では、チャンバ３０１に窒素ガスを導入してチャンバ３０１内をパージし、余分なソースガスを除去した後、減圧状態（ここでは１００Ｐａ）にする。
　第３工程では、チャンバ３０１に反応性ガスとしてオゾン（Ｏ３）を導入する。これにより、ＴＢＴＤＥＴの単分子膜を酸化して、Ｔａ酸化物の層を形成するとともに、ＴＢＴＤＥＴに含まれる配位子をＣＯ２等の副生成物へと酸化させて除去する。
　第４工程では、チャンバ３０１に窒素ガスを導入してチャンバ３０１をパージし、余分な反応性ガスおよび副生成物を除去する。
　以上の第１工程、第２工程、第３工程、第４工程をこの順に実行するものである基本サイクルを複数回繰り返すことで、第１抵抗変化材料層１８１ａが形成される。１基本サイクルあたりの抵抗変化材料層の成長速度は約０．６～１Åである。第１抵抗変化層１８ａの好適な厚さを５ｎｍとすれば、約５０～８０回基本サイクルを繰り返すことにより最適な膜厚の第１抵抗変化層１８ａを形成できる。
　第１工程におけるソースガスのチャンバ３０１への導入量は、基板表面の全面に亘ってソースガスの単分子層が形成されるように設定するのが好ましい。別の言い方をすれば、基板表面のサイトがソースガスの分子により飽和する（いわゆる反応律速の状態にある）ように設定するのが好ましい（実験例１および実験例２参照）。反応律速となるようなソースガスの導入量は、例えば実験例１のように、ソースガスの導入量と抵抗変化材料層の成長速度との関係から求めることができる。
　第３工程における反応性ガスのチャンバ３０１への導入量は、基板表面に形成されたソースガスの単分子層の酸化がほぼ完全に完了する（いわゆる反応律速の状態にある）ように設定するのが好ましい（実験例１および実験例２参照）。これにより、第１抵抗変化層１８ａの酸素含有率を高くすることができる。反応律速となるような反応性ガスの導入量は、例えば実験例２のように、反応性ガスの導入量と抵抗変化材料層の成長速度との関係から求めることができる。
　第１抵抗変化層を形成する工程に含まれる第１工程におけるチャンバ３０１内の圧力は、第２抵抗変化層を形成する工程に含まれる第１工程におけるチャンバ３０１内の圧力よりも低いのが好ましい。さらに、第１抵抗変化層を形成する工程に含まれる第３工程におけるチャンバ３０１内の圧力は、第２抵抗変化層を形成する工程に含まれる第３工程におけるチャンバ３０１内の圧力よりも低いのが好ましい。なおここで、圧力とは全ガス圧、すなわちチャンバ３０１の内部に存在するガスの全圧をいう。
　第１抵抗変化層を形成する工程に含まれる第３工程における反応性ガスのチャンバ３０１内への導入量は、第２抵抗変化層を形成する工程に含まれる第３工程における反応性ガスのチャンバ３０１内への導入量よりも多いのが好ましい。
　次に、図５Ｂに示すように、層間絶縁層１６と、メモリセルホール２９の側壁および底部と、に形成された第１抵抗変化材料層１８１ａの上に、第２抵抗変化層１８ｂとなる第２抵抗変化材料層１８１ｂ（第２堆積膜）を形成する。本実施形態では、タンタル酸化物を、第１抵抗変化材料層１８１ａが形成するホール２９’の内部（側壁および底部）および層間絶縁層１６の上の第１抵抗変化材料層１８１ａの上に、ＡＬＤモードまたはＣＶＤモードにより堆積することにより第２抵抗変化材料層１８１ｂが形成される。
　本実施形態における第２抵抗変化材料層１８１ｂの形成方法は、ＡＬＤモードまたはＣＶＤモードを用いるものである。具体的には例えばＡＬＤモードを用いる場合は、遷移金属の原子を含有するソースガスを導入する第１工程と、第１工程後にソースガスをパージする第２工程と、第２工程後に反応性ガスを導入する第３工程と、第３工程後に反応性ガスをパージする第４工程と、で構成されるサイクルを１回または複数回実行する。
　第２抵抗変化材料層１８１ｂの形成方法は、基板の温度および第３工程における反応性ガスのチャンバ３０１への導入量を除けば、上述した第１抵抗変化材料層１８１ａの形成方法と同様である。よって、両者で共通する部分については説明を省略する。
　なお、第２抵抗変化材料層１８１ｂの形成は、第１抵抗変化材料層１８１ａの形成と同一のチャンバ３０１の内部で連続して行われることが好ましい。
　第２抵抗変化材料層１８１ｂを形成する工程は、基板の温度をソースガスの自己分解反応が生じない温度に保持する場合にはＡＬＤモードにより実行され、基板の温度をソースガスの自己分解反応が生じる温度に保持する場合にはＣＶＤモードにより実行される。ＡＬＤモードを採用すれば、第２抵抗変化材料層１８１ｂを、緻密でコンフォーマルな層として形成することが容易となる。ＣＶＤモードを採用すれば、ＡＬＤモードと比較して、第２抵抗変化材料層１８１ｂの酸素含有率を小さく設定することが容易となる（実験例３参照）。
　第３工程における反応性ガスのチャンバ３０１への導入量は、基板表面に形成されたソースガスの単分子層の酸化が完全には完了しない（いわゆる供給律速の状態にある）ように設定するのが好ましい（実験例１および実験例２参照）。これにより、第２抵抗変化層１８ｂの酸素含有率を第１抵抗変化層１８ａよりも低くすることができる。かかる構造により、抵抗変化現象は、下部電極配線１５１と第１抵抗変化層１８ａの界面近傍の第１抵抗変化層１８ａで発現し、素子の動作が安定する。供給律速となるような反応性ガスの導入量は、例えば実験例２のように、反応性ガスの導入量と抵抗変化材料層の成長速度との関係から求めることができる。
　なお、第１抵抗変化層１８ａの酸素含有率を、第２抵抗変化層１８ｂよりも低くする場合には、例えば、第１抵抗変化材料層１８１ａを形成する工程においてＡＬＤモードを実行しつつ、第３工程における反応性ガスのチャンバ３０１への導入量は、基板表面に形成されたソースガスの単分子層の酸化が完全には完了しない（いわゆる供給律速の状態にある）ように設定する。また、第２抵抗変化材料層１８１ｂを形成する工程においてＡＬＤモードまたはＣＶＤモードを実行しつつ、第３工程における反応性ガスのチャンバ３０１への導入量は、基板表面に形成されたソースガスの単分子層の酸化がほぼ完全に完了する（いわゆる反応律速の状態にある）ように設定する。
　メモリセルホール２９の内壁や底部に物理的に接触する層を均一な厚みで形成することは困難であるが、該層をＡＬＤモードにより形成することで、かかる問題を解決できる。同時に、第３工程における反応性ガスのチャンバへの導入量を制御することで、形成される抵抗変化材料層の酸素含有率を制御して、任意の酸素含有率を有する２又はそれ以上の層を、任意の厚みで形成することが可能となる。
　なお、抵抗変化層を構成する遷移金属酸化物として、酸素不足型のハフニウム酸化物、ジルコニウム酸化物、ニッケル酸化物、チタン酸化物を用いた場合でも、層が形成される原理から考えれば、タンタル酸化物の場合と同様に、酸素含有率の異なる金属酸化物を形成することが可能であると推察される。この場合の抵抗変化層の原料（前駆体）としては、塩化ジルコニウム［ＺｉＣｌ４］、テトラ（エチルメチルアミノ）ハフニウム［Ｈｆ（ＮＣＨ３Ｃ２Ｈ５）４］、ニッケル１－ジメチルアミノ－２メチル－２ブタノレート［Ｎｉ（Ｃ７Ｈ１６ＮＯ）］、テトラエトキシチタン［Ｔｉ（ＯＣ３Ｈ７）４］などを用いることができる。
　その後、図５Ｃに示すように中間電極材料層１９１を第２抵抗変化材料層１８１ｂの上に形成する。本実施形態では、タンタル窒化物（ＴａＮ）を、第２抵抗変化材料層１８１ｂが形成するホール２９’’の内部（側壁および底部）および層間絶縁層１６上の第１抵抗変化材料層１８１ａの上の第２抵抗変化材料層１８１ｂ上に、例えばＡＬＤモードやＣＶＤモードにより堆積することにより中間電極材料層１９１が形成される。ＡＬＤモードやＣＶＤモードの具体的な方法は第１抵抗変化材料層１８１ａあるいは第２抵抗変化材料層１８１ｂにおけるものと同様であるので詳細な説明を省略する。原料（前駆体）としては、ＴＢＴＤＥＴやＴａＣｌ５などを用いることができる。反応性ガスとしては、ＮＨ３などを用いることができる。
　次に、図６Ｂに示すように、ＣＭＰプロセスを用いて、中間電極材料層１９１および抵抗変化材料層１８１ｂおよび１８１ａのうち、層間絶縁層１６の表面を覆う部分と、メモリセルホール２９の上部開口よりも上にある部分（層間絶縁層１６の上端面に対して基板からの高さがより高い部分）を除去する。これによりメモリセルホール２９中に第１抵抗変化層１８ａと、第２抵抗変化層１８ｂと、中間電極１９とを埋め込み形成する。図６Ａはそのときの上から見た平面図である。
　なお、図５Ｂに示す工程において、第２抵抗変化材料層１８１ｂが、ホール２９’を完全に充填するように形成されてもよい。この場合、例えば、ＣＭＰにより、第１抵抗変化材料層１８１ａおよび第２抵抗変化材料層１８１ｂのうち、層間絶縁層１６の表面を覆う部分と、メモリセルホール２９の上部開口よりも上にある部分（層間絶縁層１６の上端面に対して基板からの高さがより高い部分）を除去する。その後、ホール開口部付近の第１抵抗変化材料層１８１ａおよび第２抵抗変化材料層１８１ｂをエッチバックにより除去する。その後、エッチバックにより生じた凹部を充填するように中間電極材料層１９１を形成する。さらに、ＣＭＰにより、中間電極材料層１９１のうち、層間絶縁層１６の表面を覆う部分と、メモリセルホール２９の上部開口よりも上にある部分（層間絶縁層１６の上端面に対して基板からの高さがより高い部分）を除去する。かかる方法では、中間電極１９が、メモリセルホール２９の上部開口部の全部に亘って充填されることになる。
　次に、図７Ｂに示すように、中間電極１９に接続するように電流制御層２１と上部電極配線２２とをこの順に形成する。具体的な形成方法は、この技術分野における周知の技術を用いることができるので詳細な説明を省略する。このとき、図７Ａに示すように、電流制御層２１と上部電極配線２２とは層間絶縁層１６の上に、メモリセルホール２９の開口部を完全に覆うように、基板の厚み方向から見て、少なくともメモリセルホール２９の開口部より大きな形状（面積）で、かつ下部電極裏打ち配線１５および下部電極配線１５１と交差するストライプ形状を有するように形成する。上部電極配線２２は、抵抗変化素子１７と電流制御素子２０とがマトリクス状に形成された領域外にまで延びるように形成される。上部電極配線２２と同時に埋め込み導体２８も同時に形成し、この埋め込み導体２８を介して半導体回路配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。電流制御層２１としてＳｉＮｚを用いる場合、ＳｉＮｚを反応性スパッタリング法により形成することで、電流制御層として良好な特性を有し、かつ緻密な層を容易に形成できる。
　さらに層間絶縁層１６と電流制御層２１と上部電極配線２２とを覆うように絶縁保護層２３を形成することで、図１に示すような不揮発性記憶装置が得られる。
　［変形例］
　次に、図１２から図１４を用いて、本実施形態の変形例に係る不揮発性記憶装置の製造方法について説明する。なお、図１２から図１４においては、図面の簡単化のために、図１における層間絶縁層１４から上部の構成のみについて、その変形例を示している。
　図１２Ａ乃至図１２Ｅは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、層間絶縁層３０に設けたメモリセルホール２９に抵抗変化層および中間電極を埋め込み形成する工程を示す図で、図１２Ａはメモリセルホール２９を形成した状態の断面図、図１２Ｂは第１抵抗変化材料層１８１ａを形成した状態の断面図、図１２Ｃは第２抵抗変化材料層１８１ｂを第１抵抗変化材料層１８１ａ上に形成した状態の断面図、図１２Ｄは中間電極材料層１９１を第２抵抗変化材料層１８１ｂ上に形成した状態の断面図、図１２ＥはＣＭＰにより層間絶縁層３０上の第１抵抗変化材料層１８１ａ、第２抵抗変化材料層１８１ｂ、および中間電極材料層１９１を除去した状態の断面図である。
　図１３Ａおよび図１３Ｂは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、メモリセルホール２９中に、第１抵抗変化層１８ａと第２抵抗変化層１８ｂと中間電極１９を埋め込み形成し、層間絶縁層３１に溝３２を形成するまでの工程を示す図で、図１３Ａは層間絶縁層３１を形成した状態の断面図、図１３Ｂは層間絶縁層３１に溝３２を形成した状態の断面図である。
　図１４Ａおよび図１４Ｂは、本発明の第１実施形態の変形例に係る不揮発性記憶装置の製造方法において、溝３２中に電流制御層３４と上部電極３５とを埋め込み形成する工程を示す図で、図１４Ａは電流制御層３４となる電流制御材料層３４１と、上部電極３５となる電極材料層３５１とを溝３２が形成された層間絶縁層３１の上に形成した状態の断面図、図１４ＢはＣＭＰにより層間絶縁層３１上の電極材料層３５１と電流制御材料層３４１とを除去して、溝３２中に電流制御層３４と上部電極３５とを埋め込んだ状態の断面図である。
　まず、図１２Ａに示すように、層間絶縁層１４の中に下部電極裏打ち配線１５および下部電極配線１５１が埋め込み形成された基板（図示せず）上に、例えばＣＶＤ法を用いてＴＥＯＳ－ＳｉＯで構成される第１絶縁層３０ａとこのＴＥＯＳ－ＳｉＯよりも硬質の、例えばＳｉＯＮで構成される第２絶縁層３０ｂを形成する。第１絶縁層３０ａと第２絶縁層３０ｂとにより層間絶縁層３０を構成している。第２絶縁層３０ｂは、ＣＭＰプロセスにおけるストッパとして作用し、この第２絶縁層３０ｂを形成することで、ＣＭＰプロセスを容易に、かつ確実に行うことができる。
　その後、下部電極配線１５１の上の層間絶縁層３０に一定の配列ピッチでメモリセルホール２９を形成する。メモリセルホール２９は、下部電極配線１５１の幅より小さな外形としており、製造工程および形状は図４から図７で説明したものと同様である。
　次に、図１２Ｂおよび図１２Ｃに示すように、メモリセルホール２９を含む層間絶縁層３０上に、第１抵抗変化層１８ａとなる第１抵抗変化材料層１８１ａ（第１堆積膜）と第２抵抗変化層１８ｂとなる第２抵抗変化材料層１８２ｂ（第２堆積層）を形成する。本実施形態においても、第１抵抗変化材料層１８１ａおよび第２抵抗変化材料層１８２ｂとして酸素不足型のタンタル酸化物（ＴａＯｘ）をＡＬＤモードにより形成する。第１抵抗変化層１８ａの酸素含有率は第２抵抗変化層１８ｂよりも高い方が好ましい。第１抵抗変化材料層１８１ａおよび第２抵抗変化材料層１８２ｂの形成方法は第１実施形態と同様であるので説明を省略する。
　次に、図１２Ｄに示すように中間電極材料層１９１を形成した後に、図１２Ｅに示すようにＣＭＰプロセスを用いて層間絶縁層３０上の中間電極材料層１９１および第１抵抗変化材料層１８１ａおよび第２抵抗変化材料層１８１ｂを除去してメモリセルホール２９中に第１抵抗変化層１８ａと第２抵抗変化層１８ｂと中間電極１９とを埋め込み形成する。このとき、層間絶縁層３０には第１絶縁層３０ａより前記ＣＭＰ時の研磨レートが小さい第２絶縁層３０ｂが設けられているので、この第２絶縁層３０ｂが第１及び第２抵抗変化材料層、及び中間電極材料層のＣＭＰ時にストッパとして有効に作用し、第２層間絶縁層３０ｂはほとんど研磨されず、中間電極材料層１９１および第１抵抗変化材料層１８１ａおよび第２抵抗変化材料層１８１ｂの不要部分のみを確実に除去することができる。
　次に、図１３Ａに示すように、層間絶縁層３０と、メモリセルホール２９の中の第１抵抗変化層１８ａと第２抵抗変化層１８ｂと中間電極１９との上に、層間絶縁層３１を形成する。層間絶縁層３１は、電流制御層３４と上部電極３５とを埋め込むために必要な厚みに形成し、その材料としてはＴＥＯＳ－ＳｉＯを用いてもよいし、その他半導体装置において一般的に用いられている層間絶縁材料を用いてもよい。さらに、層間絶縁層３０と同じように、硬質の層間絶縁層を上層に形成する積層構成としてもよい。
　次に、図１３Ｂに示すように、メモリセルホール２９の上部開口部の第１抵抗変化層１８ａと第２抵抗変化層１８ｂと中間電極１９とが露出し、かつ下部電極裏打ち配線１５および下部電極配線１５１に交差するように、基板の厚み方向から見てストライプ形状の溝３２を形成する。この加工は一般的な半導体プロセス、例えばドライエッチングにより行うことができる。
　次に、図１４Ａに示すように、溝３２を含む層間絶縁層３１上に、電流制御層３４となる電流制御材料層３４１と、上部電極３５となる電極材料層３５１とを形成する。これらの材料としては、本実施形態で説明した材料を同じように用いることができる。
　次に、図１４Ｂに示すように、ＣＭＰプロセスにより層間絶縁層３１上の電極材料層３５１と電流制御材料層３４１とを除去して溝３２中に電流制御層３４と上部電極３５とを埋め込む。
　以上の工程により、抵抗変化層１８と、この抵抗変化層１８を挟む領域の下部電極配線１５１と中間電極１９とにより抵抗変化素子１７が構成される。また、中間電極１９、電流制御層３４および上部電極３５により電流制御素子３３が構成される。
　その後、上部電極を保護するための絶縁保護層（図示せず）を形成する。これにより、本実施形態の変形例にかかる不揮発性記憶装置を製造することができる。
　上記のような製造方法により作製した不揮発性記憶装置は、電流制御層３４と上部電極３５とが層間絶縁層３１中に埋め込まれるので、抵抗変化素子１７と電流制御素子３３とをさらに積層する場合に、その積層工程を容易に行うことができる。
　なお、本変形例の不揮発性記憶装置では、図１４Ｂに示すように、上部電極３５の下面および両側面を覆うように、略Ｕ字状の断面を有する電流制御層３４が配されている。このため、この電流制御層３４に窒化物材料を用いれば、金属や酸素、水素等のバリア膜としての機能を持たせることができる。
（第２実施形態）
　図１５は、本発明の第２実施形態の不揮発性記憶装置４０の構成を説明するための断面図である。この不揮発性記憶装置４０は、図１に示す第１実施形態の不揮発性記憶装置１０を基本構成としており、層間絶縁層、この層間絶縁層のメモリセルホール中に埋め込まれた抵抗変化層および電流制御素子を１つの構成単位として、この構成単位をこの基本構成の上にさらに２層積層した構成で構成される。このように積層することにより、さらに大容量の不揮発性記憶装置を実現することができる。
　以下、本実施形態の不揮発性記憶装置４０の構成を簡単に説明する。なお、図１に示す不揮発性記憶装置１０の場合には、上部電極配線２２は、抵抗変化素子１７と電流制御素子２０とがマトリクス状に形成された領域の外にまで延びる構成としている。一方、本実施形態の不揮発性記憶装置４０では、上部電極配線２２と別個の構成要素である上層電極配線２７がマトリクス領域内の上部電極配線２２上にも延在して設けられているが、これについては第２段目および第３段目に付いても同じである。また、この不揮発性記憶装置４０では、抵抗変化素子と電流制御素子とがそれぞれ３段ずつ積層されているので、第１段目、第２段目および第３段目のそれぞれの構成要件を理解しやすくするために、第１段目については第１段、第２段目については第２段、第３段目については第３段を付して区別して表記する。
　第１段上層電極配線２７を含む第１段層間絶縁層２３上に、さらに第２段層間絶縁層４７が形成されている。この第２段層間絶縁層４７には、第１段抵抗変化素子１７に対応する位置にそれぞれメモリセルホールが設けられ、このメモリセルホール中に第２段抵抗変化層４２と第２段共用電極４３とが埋め込み形成されている。そして、この第２段共用電極４３に接続し、基板の厚み方向から見て第１段上層電極配線２７に交差するストライプ形状を有するように、第２段電流制御層４５、第２段上部電極４６および第２段上層電極配線４９が形成されている。さらに、これらを埋め込むように第３段層間絶縁層４８が形成されている。
　第２段上層電極配線４９と第３段層間絶縁層４８上に第４段層間絶縁層５２が形成されている。この第４段層間絶縁層５２には、第１段抵抗変化素子１７（第１段記憶部）および第２段抵抗変化素子４１（第２段記憶部）に対応する位置にメモリセルホールが設けられ、このメモリセルホール中に第３段抵抗変化層５４と第３段共用電極５５とが埋め込み形成されている。そして、この第３段共用電極５５に接続し、基板の厚み方向から見て、第２段上層電極配線４９に交差するストライプ形状を有するように、第３段電流制御層５７、第３段上部電極５８および第３段上層電極配線５９が形成されている。さらに、これらを埋め込み保護するために絶縁保護層６０が形成されている。
　なお、第２段抵抗変化層４２、この第２段抵抗変化層４２を挟む領域の第１段上層電極配線２７および第２段共用電極４３で第２段抵抗変化素子４１（第２段記憶部）を構成している。また、第２段共用電極４３、第２段電流制御層４５および第２段上部電極４６で第２段電流制御素子４４を構成している。さらに、第３段抵抗変化層５４、この第３段抵抗変化層５４を挟む領域の第２段上層電極配線４９および第３段共用電極５５で第３段抵抗変化素子５３（第３段記憶部）を構成している。また、第３段共用電極５５、第３段電流制御層５７および第３段上部電極５８で第３段電流制御素子５６を構成している。
　また、下部電極裏打ち配線１５は、埋め込み導体２４、２５と半導体回路配線２６とを介して能動素子１２のソース領域１２ａに接続している。また、第１段上層電極配線２７についても同様に、埋め込み導体（図示せず）と半導体回路配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２段上層電極配線４９は、図１５に示すように埋め込み導体２４、２５、５０、５１と半導体回路配線２６とを介して別の能動素子１２のソース領域１２ａに接続されている。また、第３段上層電極配線５９についても、第１段上層電極配線２７と同様に埋め込み導体（図示せず）と半導体回路配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
　第１段目の下部電極裏打ち配線１５と第１段上層電極配線２７とは、それぞれビット線とワード線のいずれかとなり、図３に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。また、第１段上層電極配線２７と第２段上層電極配線４９とは、同様にそれぞれビット線とワード線のいずれかとなり、図３に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。ただし、第１段目において、第１段上層電極配線２７がビット線を構成している場合には、第２段目においてもビット線を構成し、第２段上層電極配線４９はワード線を構成するように設計されている。さらに、第２段上層電極配線４９がワード線を構成する場合には、第３段上層電極配線５９はビット線を構成するように設計されている。
　以上のように、本実施形態の不揮発性記憶装置４０の場合には、それぞれの段に設けた抵抗変化素子１７、４１、５３に対して個別にそれぞれ電流制御素子２０、４４、５６が設けられているので、それぞれの段に設けられている抵抗変化素子１７、３３、４５の書き込みと読み出しを安定に、かつ確実に行うことができる。
　このような多段構成の記憶部と電流制御素子を有する不揮発性記憶装置４０の製造工程は、基本的には第１の形態の不揮発性記憶装置１０の製造方法または変形例の製造方法のいずれかを繰り返せばよい。
　（第３実施形態）
　図１６は、本発明の第３実施形態に係る不揮発性記憶装置７０を構成する抵抗変化素子７５と電流制御素子７８の構成を示す断面図である。
　本実施形態の不揮発性記憶装置７０は、下層電極配線７１が少なくとも２層で構成され、抵抗変化層７６に接続する面側には、接続電極７３が形成されている。そして、この接続電極７３の下部には、半導体プロセスにおいて一般的に用いられている、例えばＡｌまたはＣｕで構成される導体材料を用いて下部配線７２が形成されている。
　さらに本実施形態の不揮発性記憶装置７０は、共用電極７９に接続し、基板の厚み方向から見て下層電極配線７１に交差するストライプ形状を有するように、半導体層８０、上部電極８１および接続電極８２が形成されている。この接続電極８２はマトリクス領域外まで延在されて上層電極配線（図示せず）に接続されているが、接続電極８２を上層電極配線として機能するようにしてもよい。その他の構成については、第１実施形態の不揮発性記憶装置１０と同じであるので説明を省略する。
　このような構成において、抵抗変化層７６、この抵抗変化層７６を挟む領域の接続電極７３ａおよび埋め込み形成された金属電極体層である共用電極７９で記憶部７５を構成している。また、金属電極体層である共用電極７９と上部電極８１および半導体層８０とでＭＳＭダイオードで構成された電流制御素子７８を構成している。そして、金属電極体層である共用電極７９がメモリセルホール中に埋め込み形成されている。
　本実施形態の場合には、この電流制御素子７８として、共用電極７９と上部電極８１をＡｌで形成し、半導体層８０として窒素不足型シリコン窒化（ＳｉＮｚ）膜を用いたＭＳＭダイオードで構成されることが特徴である。なお、このような半導体特性を有するＳｉＮｚ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバの圧力を０．１Ｐａ～１Ｐａとし、Ａｒ／Ｎ２流量を１８sccm／２sccmとして作製すればよい。
　また、共用電極７９と上部電極８１をＡｌでなくＰｔで形成してもよい。半導体特性を有するＳｉＮｚを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５となり、不揮発性記憶装置の電流制御素子として充分使用可能であることが確認できた。
　なお、本実施形態では、抵抗変化層７６の下部電極面に接続電極７３を設けたが、これらは必ずしも必須ではない。例えば、抵抗変化層７６の材料選択により、接続電極７３が不要になる場合があり、この場合、第１実施形態の不揮発性記憶装置１０と同様な構成としてもよい。
　（第４実施形態）
　図１７Ａおよび図１７Ｂは、本発明の第４実施形態に係る不揮発性記憶装置１００の要部である記憶部１０３と電流制御素子１０６の構成を示す図で、図１７Ａは平面図、図１７Ｂは１４Ａ－１４Ａ線の断面を矢印方向から見た断面図である。本実施形態の不揮発性記憶装置１００は、第１実施形態の不揮発性記憶装置１０と基本構成は同じであるが、電流制御素子１０６を構成する電流制御層１０７と上部電極１０８が、それぞれの記憶部１０３ごとに分離して形成されていることが特徴である。このため、上層電極配線１１０は、この電流制御素子１０６を埋め込むように形成された層間絶縁層１０９上で、上部電極１０８に接続し、かつ基板の厚み方向から見て下層電極配線１０１に交差するストライプ形状を有するように形成されている。本実施形態の不揮発性記憶装置１００は、下層電極配線１０１が少なくとも２層で構成され、抵抗変化層１０４ａに接続する面側には、接続電極２０２が形成されている。そして、この接続電極２０１の下部には、半導体プロセスにおいて一般的に用いられている、例えばＡｌまたはＣｕで構成される導体材料を用いて下部配線２０２が形成されている。
　このような構成とすることにより、電流制御素子１０６とは独立して上層電極配線１１０を設けることができるので、それぞれ最適な材料を選択することができる。また、上層電極配線１１０をマトリクス領域外に設けたメモリセルホール中の埋め込み導体（図示せず）を介して能動素子（図示せず）に接続する工程を簡略化できる。
　なお、記憶部１０３は、抵抗変化層１０４、この抵抗変化層１０４を挟む領域の下層電極配線１０１ａおよび共用電極１０５により構成されている。そして、電流制御素子１０６は、金属電極体層である共用電極１０５と上部電極１０８および電流制御層１０７により構成されたＭＩＭダイオードで構成される。このように電流制御素子１０６をＭＩＭダイオードとした場合には、ダイオード面積を大きく、かつ電流制御層１０７を薄く形成することができる。したがって、電流容量を大きくすることができるだけでなく、特性ばらつきを低減することも可能となる。
　さらに、電流制御素子１０６としてはＭＩＭダイオードに限定されず、電流制御層１０７に半導体層を用いれば、ＭＳＭダイオード、ｐｎ接合型ダイオードあるいはショットキー接合ダイオードのいずれの構成とすることも可能である。また、第３実施形態から第５実施形態の不揮発性記憶装置においても、第３実施形態の不揮発性記憶装置のように積層構成とすることもできる。
　なお、本実施形態では、電流制御素子１０６を記憶部１０３ごとに分離して設けたが、複数個ずつまとめて分離してもよい。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態の創出がなされ得る。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
　本発明の不揮発性記憶装置の製造方法は、ホール内に酸素含有率の異なる２つの抵抗変化層を、従来より容易に形成することが可能となるため、種々の電子機器分野に有用である。
　５　　　ワード線デコーダ
　６　　　ビット線デコーダ
　７　　　読み出し回路
　１０　　不揮発性記憶装置（ＲｅＲＡＭ）
　１１　　基板
　１２　　能動素子
　１２ａ　ソース領域
　１２ｂ　ドレイン領域
　１２ｃ　ゲート絶縁膜
　１２ｄ　ゲート電極
　１３，１４　層間絶縁層
　１５　　下部電極裏打ち配線
　１６　　層間絶縁層
　１７　　抵抗変化素子
　１８　　抵抗変化層
　１８ａ　第１抵抗変化層
　１８ｂ　第２抵抗変化層
　１９　　中間電極（第２電極）
　２０　　電流制御素子（第１電流制御素子）
　２１　　電流制御層
　２２　　上部電極配線（第３電極）
　２３　　絶縁保護層（第１層間絶縁層）
　２４，２５　埋め込み導体
　２６　　半導体回路配線
　２７　　上層電極配線（第１上層電極配線）
　２９　　メモリセルホール
　２８　　埋め込み導体
　３０　　層間絶縁層
　３０ａ　第１絶縁層
　３０ｂ　第２絶縁層
　３１　　層間絶縁層
　３２　　溝
　３３　　電流制御素子
　３４　　電流制御層
　３５　　上部電極
　４０　　不揮発性記憶装置（ＲｅＲＡＭ）
　４１　　第２段抵抗変化素子（第２段記憶部）
　４２　　第２段抵抗変化層
　４３　　第２段共用電極
　４４　　第２段電流制御素子（電流制御素子）
　４５　　第２段電流制御層
　４６　　第２段上部電極
　４７　　第２段層間絶縁層
　４８　　第３段層間絶縁層
　４９　　第２段上層電極配線
　５０，５１　埋め込み導体
　５２　　第４段層間絶縁層
　５３　　第３段抵抗変化素子（第３段記憶部）
　５４　　第３段抵抗変化層
　５５　　第３段共用電極
　５６　　第３段電流制御素子（電流制御素子）
　５７　　第３段電流制御層
　５８　　第３段上部電極
　５９　　第３段上層電極配線
　６０　　絶縁保護層
　７０　　不揮発性記憶装置（ＲｅＲＡＭ）
　７１　　下部電極配線
　７２　　下部配線
　７３，７３ａ　接続電極（第１電極）
　７５　　記憶部
　７６　　抵抗変化層
　７８　　電流制御素子
　７９　　共用電極
　８０　　半導体層
　８１　　上部電極
　８２　　接続電極
　１００　不揮発性記憶装置（ＲｅＲＡＭ）
　１０１　下部電極配線（第１電極）
　１０１ａ　下層電極配線
　１０３　記憶部
　１０４　抵抗変化層
　１０５　共用電極
　１０６　電流制御素子
　１０７　電流制御層
　１０８　上部電極
　１０９　層間絶縁層
　１１０　上層電極配線
　１５１　下部電極配線（第１電極）
　１８１ａ　第１抵抗変化材料層
　１８１ｂ　第２抵抗変化材料層
　１９１　中間電極材料層
　２００　不揮発性記憶装置（ＲｅＲＡＭ）
　３０１　チャンバ
　３０２　原料容器
　３０３　原料供給系
　３０４　真空計
　３０５　バルブ
　３４１　電流制御材料層
　３５１　電極材料層

Claims (9)

  1. 　基板上に第１電極を形成する工程と、
    　前記第１電極上に層間絶縁層を形成する工程と、
    　前記層間絶縁層内に前記第１電極に貫通するようにメモリセルホールを形成する工程と、
    　前記メモリセルホールの内部に、酸素不足型の遷移金属酸化物で構成される前記第１抵抗変化層および前記第２抵抗変化層をこの順に形成する工程と、
    　前記第２抵抗変化層の上に前記第２電極を形成する工程とを備え、
    　前記第１抵抗変化層を形成する工程および前記第２抵抗変化層を形成する工程は、それぞれ、
    　　前記遷移金属の原子を含有する分子で構成されるソースガスを導入する第１工程と、
    　　前記第１工程後に前記ソースガスを除去する第２工程と、
    　　前記第２工程後に反応性ガスを導入して前記遷移金属酸化物を形成する第３工程と、
    　　前記第３工程後に前記反応性ガスを除去する第４工程と、
    　　で構成される前記第１工程から前記第４工程までのサイクルを１回または複数回実行するものであり、
    　前記第１抵抗変化層を形成する工程は、前記基板の温度を前記ソースガスの自己分解反応が生じない温度に保持しつつ実行されるものであり、
    　前記第２抵抗変化層を形成する条件は、前記第１抵抗変化層を形成する条件に対し、前記基板の温度、前記ソースガスの導入量、及び前記反応性ガスの導入量のいずれか１つまたは複数の条件を異ならせることにより、前記第１抵抗変化層の酸素含有率が前記第２抵抗変化層の酸素含有率より大きくなるように前記第１抵抗変化層および前記第２抵抗変化層を形成する、
    　不揮発性記憶装置の製造方法。
  2. 　前記第１抵抗変化層を形成する工程と、前記第２抵抗変化層を形成する工程とが、同一のチャンバの内部において連続して行なわれる、請求項１に記載の不揮発性記憶装置の製造方法。
  3. 　前記第１抵抗変化層を形成する工程に含まれる前記第１工程におけるチャンバ内の全ガス圧が、前記第２抵抗変化層を形成する工程に含まれる前記第１工程におけるチャンバ内の全ガス圧よりも低く、
    　前記第１抵抗変化層を形成する工程に含まれる前記第３工程におけるチャンバ内の全ガス圧が、前記第２抵抗変化層を形成する工程に含まれる前記第３工程におけるチャンバ内の全ガス圧よりも低い、請求項１または２に記載の不揮発性記憶装置の製造方法。
  4. 　前記第１抵抗変化層を形成する工程に含まれる前記第３工程における反応性ガスの導入量が、前記第２抵抗変化層を形成する工程に含まれる前記第３工程における反応性ガスの導入量よりも多い、請求項１乃至３のいずれかに記載の不揮発性記憶装置の製造方法。
  5. 　前記基板の温度を前記ソースガスの自己分解反応が生じる温度に保持しつつ前記第２抵抗変化層形成工程を実行する、
    　請求項１乃至４のいずれかに記載の不揮発性記憶装置の製造方法。
  6. 　前記基板の温度を前記ソースガスの自己分解反応が生じない温度に保持しつつ、かつ前記反応性ガスの導入量が、前記第１抵抗変化層の形成工程より少なくなるように前記第２抵抗変化層の形成工程を実行する、
    　請求項１乃至４のいずれかに記載の不揮発性記憶装置の製造方法。
  7. 　前記第１抵抗変化層の形成工程における前記第３工程において、反応性ガスの反応律速状態で膜の形成が起こるように前記反応性ガスを導入して、前記第１抵抗変化層を形成し、
    　前記第２抵抗変化層の形成工程における前記第３工程において、反応性ガスの供給律速状態で膜の形成が起こるように前記反応性ガスを導入して、前記第２抵抗変化層を形成することで、
    　前記第１抵抗変化層の酸素含有率を前記第２抵抗変化層の酸素含有率よりも高くする、請求項１乃至６のいずれかに記載の不揮発性記憶装置の製造方法。
  8. 　前記第２電極の上端面を完全に被覆してさらにその外側を覆うように前記層間絶縁層の上に半導体層または絶縁体層を形成する工程と、
    　前記半導体層または前記絶縁体層の上に第３電極を形成して前記第２電極と前記半導体層または前記絶縁体層と前記第３電極とで構成される電流制御素子を構成する工程とを有する、
    　請求項１乃至７のいずれかに記載の不揮発性記憶装置の製造方法。
  9. 　前記遷移金属がタンタルであって、
    　前記第１抵抗変化層を構成するタンタル酸化物をＴａＯｘ、前記第２抵抗変化層を構成するタンタル酸化物をＴａＯｙとするとき、ｘ≧２．１および０．８≦ｙ≦１．９を満たす、請求項１乃至８のいずれかに記載の不揮発性記憶装置の製造方法。
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