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WO2012098747A1 - 固体撮像装置 - Google Patents

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WO2012098747A1
WO2012098747A1 PCT/JP2011/075098 JP2011075098W WO2012098747A1 WO 2012098747 A1 WO2012098747 A1 WO 2012098747A1 JP 2011075098 W JP2011075098 W JP 2011075098W WO 2012098747 A1 WO2012098747 A1 WO 2012098747A1
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WO
WIPO (PCT)
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charge
potential
predetermined direction
buffer gate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2011/075098
Other languages
English (en)
French (fr)
Inventor
慎一郎 ▲高▼木
康人 米田
久則 鈴木
村松　雅治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hamamatsu Photonics KK
Original Assignee
Hamamatsu Photonics KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US13/977,987 priority patent/US9419051B2/en
Priority to KR1020187008803A priority patent/KR20180036793A/ko
Priority to CN201180065655.1A priority patent/CN103329271B/zh
Priority to EP11856354.3A priority patent/EP2667410B1/en
Publication of WO2012098747A1 publication Critical patent/WO2012098747A1/ja
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    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor

Definitions

  • the present invention relates to a solid-state imaging device.
  • a light-sensitive region that generates a charge in response to light incidence and has a substantially rectangular shape formed by two long sides and two short sides, and a light-sensitive region with respect to the light-sensitive region
  • a plurality of potential gradient forming regions that form a potential gradient that is increased along a predetermined direction parallel to the long side of the planar shape, and that are juxtaposed along a direction that intersects the predetermined direction.
  • a plurality of electric charges corresponding to the photoelectric conversion units and arranged on the other short side forming the planar shape of the photosensitive region, and accumulating charges generated in the photosensitive region of the corresponding photoelectric conversion unit What is provided with the storage part is disclosed (for example, refer patent document 1).
  • Such a solid-state imaging device has been conventionally used for various applications, and in particular, is widely used as a light detection means of a spectroscope.
  • the present invention has been made in view of the above-described points, and an object thereof is to provide a solid-state imaging device capable of increasing the saturation charge amount without sacrificing the line rate.
  • the solid-state imaging device generates a charge in response to light incidence and has a light-sensitive region having a substantially rectangular shape whose planar shape is formed by two long sides and two short sides, and a light-sensitive region. And a potential gradient forming region that forms a potential gradient that is increased along a predetermined direction parallel to the long side that forms the planar shape of the photosensitive region, and so as to be along a direction that intersects the predetermined direction.
  • a plurality of photoelectric conversion units arranged side by side and arranged on the other short side corresponding to each of the photoelectric conversion units and forming the planar shape of the photosensitive region, accumulates charges generated in the photosensitive region of the corresponding photoelectric conversion unit A plurality of charge storage units, and a charge output unit that acquires and transfers the charges transferred from the plurality of charge storage units in a direction crossing a predetermined direction, and outputs the charges.
  • a predetermined potential is applied respectively so as to increase the potential in a predetermined direction to.
  • the potential difference raised in a predetermined direction occurs in each charge storage unit. For this reason, the charge is controlled by the potential difference, and the charge transfer speed in the charge storage portion is increased. Therefore, even if the length of the charge storage portion in a predetermined direction is set to be long in order to increase the saturation charge amount, it is possible to prevent the charge transfer time in the charge storage portion from becoming long. As a result, it is possible to prevent the line rate from being lowered.
  • the solid-state imaging device generates a charge in response to light incidence and has a light-sensitive region having a substantially rectangular shape whose planar shape is formed by two long sides and two short sides, and a light-sensitive region. And a potential gradient forming region that forms a potential gradient that is increased along a predetermined direction parallel to the long side that forms the planar shape of the photosensitive region, and so as to be along a direction that intersects the predetermined direction.
  • a plurality of photoelectric conversion units arranged side by side and arranged on the other short side corresponding to each of the photoelectric conversion units and forming the planar shape of the photosensitive region, accumulates charges generated in the photosensitive region of the corresponding photoelectric conversion unit
  • a plurality of charge storage units and a charge output unit that acquires and transfers the charges transferred from the plurality of charge storage units in a direction crossing a predetermined direction, and outputs the charges.
  • Predetermined potential that is higher in a predetermined direction to have at least two gate electrodes are provided, respectively.
  • the potential is increased in a predetermined direction.
  • the difference in potential level is generated.
  • the charge is controlled by the potential difference, and the charge transfer speed in the charge storage portion is increased. Therefore, even if the length of the charge storage portion in a predetermined direction is set to be long in order to increase the saturation charge amount, it is possible to prevent the charge transfer time in the charge storage portion from becoming long. As a result, it is possible to prevent the line rate from being lowered.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging apparatus according to the present embodiment.
  • FIG. 2 is a view for explaining a cross-sectional configuration along the line II-II in FIG.
  • FIG. 3 is a schematic diagram showing the configuration of the buffer gate section.
  • FIG. 4 is a timing chart of each input signal in the solid-state imaging device according to the present embodiment.
  • FIG. 5 is a potential diagram for explaining charge accumulation and discharge operations at each time in FIG.
  • FIG. 6 is a schematic diagram for explaining charge movement in the buffer gate portion.
  • FIG. 7 is a diagram showing simulation results of electrical characteristics of the solid-state imaging device when no potential difference is provided in the buffer gate portion.
  • FIG. 8 is a diagram showing simulation results of electrical characteristics of the solid-state imaging device when a potential difference is provided in the buffer gate portion.
  • FIG. 9 is a schematic diagram showing a configuration of a modified example of the buffer gate portion.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging device according to the present embodiment.
  • FIG. 2 is a diagram for explaining a cross-sectional configuration along the line II-II in FIG.
  • the solid-state imaging device 1 includes a plurality of photoelectric conversion units 3, a plurality of buffer gate units 5, a plurality of transfer units 7, and a shift register 9 as a charge output unit. And.
  • Each photoelectric conversion unit 3 has a photosensitive region 15 and a potential gradient forming region 17.
  • the light sensitive region 15 generates a charge corresponding to the incident light intensity in response to light incidence.
  • the potential gradient forming region 17 has a first direction (the long side direction of the photosensitive region 15) from one short side forming the planar shape of the photosensitive region 15 toward the other short side with respect to the photosensitive region 15. The potential gradient is increased along the direction of The electric charge generated in the photosensitive region 15 by the potential gradient forming region 17 is discharged from the other short side of the photosensitive region 15.
  • the planar shape of the photosensitive region 15 is a substantially rectangular shape formed by two long sides and two short sides.
  • the plurality of photoelectric conversion units 3 are juxtaposed along a direction intersecting (for example, orthogonal to) the first direction and arranged in an array in a one-dimensional direction.
  • the plurality of photoelectric conversion units 3 are juxtaposed in the direction along the short side direction of the photosensitive region 15.
  • the length of the photosensitive region 15 in the long side direction is set to about 1 mm, for example, and the length of the photosensitive region 15 in the short side direction is set to about 24 ⁇ m, for example.
  • Each buffer gate portion 5 corresponds to the photoelectric conversion portion 3 and is disposed on the other short side forming the planar shape of the photosensitive region 15. That is, the plurality of buffer gate portions 5 are juxtaposed in the direction intersecting the first direction (the direction along the short side direction of the photosensitive region 15) on the other short side forming the planar shape of the photosensitive region 15. Has been.
  • the buffer gate unit 5 partitions the photoelectric conversion unit 3 (photosensitive region 15) and the transfer unit 7 from each other. In the present embodiment, charges discharged from the photosensitive region 15 by the potential gradient forming region 17 are accumulated in the buffer gate unit 5.
  • An isolation region 18 is disposed between the adjacent buffer gate portions 5 to achieve electrical isolation between the buffer gate portions 5.
  • Each buffer gate unit 5 in the present embodiment includes a first buffer gate unit 5a and a second buffer gate unit 5b.
  • the first buffer gate portion 5a is disposed adjacent to the photosensitive region 15 in the first direction, and further adjacent to the first buffer gate portion 5a in the first direction.
  • Two buffer gate portions 5b are arranged.
  • the length in the first direction of the buffer gate portion 5 including the first buffer gate portion 5a and the second buffer gate portion is set to, for example, about 32 ⁇ m.
  • the first buffer gate portion 5a and the second buffer gate portion 5b include a gate electrode (an electrode 53 and an electrode 54 to be described later) to which different voltages are applied, and a semiconductor region (an n-type to be described later) formed therebelow. A semiconductor layer 33 and an n-type semiconductor layer 34).
  • the voltage applied to the gate electrode of the first buffer gate portion 5a is applied to the gate electrode of the second buffer gate portion 5b in the first buffer gate portion 5a and the second buffer gate portion 5b.
  • a voltage is applied so as to be lower than the applied voltage.
  • the impurity concentrations of the semiconductor regions of the first buffer gate portion 5a and the second buffer gate portion 5b are the same.
  • the voltage applied to the gate electrode of the first buffer gate portion 5a is applied, for example, about 1 V lower than the voltage applied to the gate electrode of the second buffer gate portion 5b.
  • the potential (potential) formed under the gate electrode increases stepwise at the boundary surface from the first buffer gate portion 5a to the second buffer gate portion 5b.
  • Each transfer unit 7 corresponds to the buffer gate unit 5 and is disposed between the buffer gate unit 5 and the shift register 9. That is, the plurality of transfer units 7 are juxtaposed in the direction intersecting the first direction on the other short side forming the planar shape of the photosensitive region 15.
  • the transfer unit 7 acquires the charge accumulated in the buffer gate unit 5 and transfers the acquired charge toward the shift register 9.
  • An isolation region 18 is disposed between the adjacent transfer units 7 to realize electrical separation between the transfer units 7.
  • the shift register 9 is disposed on the other short side forming the planar shape of the photosensitive region 15.
  • the shift register 9 receives the charges transferred from the transfer unit 7, transfers them in the above-mentioned direction intersecting the first direction, and sequentially outputs them to the amplifier unit 23.
  • the electric charge output from the shift register 9 is converted into a voltage by the amplifier unit 23 and is used as a voltage for each photoelectric conversion unit 3 (photosensitive region 15) juxtaposed in the above direction intersecting the first direction. Is output outside of.
  • the plurality of photoelectric conversion units 3, the plurality of first buffer gate units 5 a, the plurality of second buffer gate units 5 b, the plurality of transfer units 7, and the shift register 9 are included in the semiconductor substrate 30.
  • the semiconductor substrate 30 includes a p-type semiconductor layer 31 serving as a base of the semiconductor substrate 30, n-type semiconductor layers 32, 33, 34, 36, 38 formed on one side of the p-type semiconductor layer 31, and an n ⁇ -type semiconductor. Layers 35 and 37 and a p + -type semiconductor layer 40.
  • Si is used as a semiconductor.
  • “High impurity concentration” means, for example, an impurity concentration of about 1 ⁇ 10 17 cm ⁇ 3 or more, and “+” is attached to the conductivity type, and “low impurity concentration” means that the impurity concentration is 1 ⁇ 10 15 cm ⁇ 3 or less, and “ ⁇ ” is attached to the conductivity type.
  • Examples of n-type impurities include arsenic and phosphorus, and examples of p-type impurities include boron.
  • the p-type semiconductor layer 31 and the n-type semiconductor layer 32 form a pn junction, and the n-type semiconductor layer 32 constitutes the photosensitive region 15 that generates a charge when light enters.
  • the n-type semiconductor layer 32 has a substantially rectangular shape formed by two long sides and two short sides in plan view.
  • the n-type semiconductor layer 32 extends along the long side direction of the n-type semiconductor layer 32 from the one short side forming the planar shape of the n-type semiconductor layer 32 toward the other short side. Are arranged in an array in a one-dimensional direction.
  • Each n-type semiconductor layer 32 is juxtaposed in a direction along the short side direction of the n-type semiconductor layer 32.
  • the isolation region can be composed of a p + type semiconductor layer.
  • the electrode 51 is disposed with respect to the n-type semiconductor layer 32.
  • the electrode 51 is made of a material that transmits light, for example, a polysilicon film, and is formed on the n-type semiconductor layer 32 via an insulating layer (not shown).
  • the electrode 51 forms the potential gradient forming region 17.
  • the electrode 51 is formed so as to continuously extend in a direction intersecting the first direction so as to cover a plurality of n-type semiconductor layers 32 juxtaposed along the direction intersecting the first direction. May be.
  • the electrode 51 may be formed for each n-type semiconductor layer 32.
  • the electrode 51 forms a so-called resistive gate, and is formed to extend from one short side forming the planar shape of the n-type semiconductor layer 32 toward the other short side (the first direction). ing.
  • the electrode 51 forms a potential gradient corresponding to the electrical resistance component in the first direction of the electrode 51, that is, a potential gradient increased along the first direction, by giving a constant potential difference between both ends.
  • One end of the electrode 51 is supplied with a signal MGL from a control circuit (not shown), and the other end of the electrode 51 is supplied with a signal MGH from a control circuit (not shown).
  • a potential gradient that is increased along the first direction is formed in the n-type semiconductor layer 32.
  • An electrode 53 is disposed adjacent to the electrode 51 in the first direction, and an electrode 54 is disposed adjacent to the electrode 53 in the first direction.
  • the electrode 53 and the electrode 54 are respectively formed on the n-type semiconductor layers 33 and 34 via an insulating layer (not shown).
  • the n-type semiconductor layer 33 is disposed on the other short side forming the planar shape of the n-type semiconductor layer 32, and the n-type semiconductor layer 34 is disposed on the other short side forming the planar shape of the n-type semiconductor layer 33. Is arranged.
  • the electrodes 53 and 54 are made of, for example, a polysilicon film.
  • the electrodes 53 and 54 are supplied with signals BG1 and BG2 from a control circuit (not shown), respectively.
  • the electrode 53 and the n-type semiconductor layer 33 below the electrode 53 constitute the first buffer gate portion 5a, and the electrode 54 and the n-type semiconductor layer 34 below the electrode 54 constitute the second buffer gate portion 5b. .
  • Transfer electrodes 55 and 56 are arranged adjacent to the electrode 54 in the first direction.
  • the transfer electrodes 55 and 56 are respectively formed on the n ⁇ type semiconductor layer 35 and the n type semiconductor layer 36 via an insulating layer (not shown).
  • the n ⁇ type semiconductor layer 35 and the n type semiconductor layer 36 are disposed adjacent to the n type semiconductor layer 34 in the first direction.
  • the transfer electrodes 55 and 56 are made of, for example, a polysilicon film.
  • the transfer electrodes 55 and 56 are supplied with a signal TG from a control circuit (not shown).
  • the transfer unit 7 is configured by the transfer electrodes 55 and 56 and the n ⁇ -type semiconductor layer 35 and the n-type semiconductor layer 36 below the transfer electrodes 55 and 56.
  • a transfer electrode 57 is disposed adjacent to the transfer electrode 56 in the first direction.
  • the transfer electrode 57 is formed on the n ⁇ type semiconductor layer 37 and the n type semiconductor layer 38 via an insulating layer (not shown).
  • the n ⁇ type semiconductor layer 37 and the n type semiconductor layer 38 are arranged adjacent to the n type semiconductor layer 36 in the first direction.
  • the transfer electrode 57 is made of, for example, a polysilicon film.
  • the transfer electrode 57 is supplied with a signal P1H from a control circuit (not shown).
  • the shift register 9 is configured by the transfer electrode 57 and the n ⁇ -type semiconductor layer 37 and the n-type semiconductor layer 38 under the transfer electrode 57.
  • the p + type semiconductor layer 40 electrically isolates the n type semiconductor layers 32, 33, 34, 36, and 38 and the n ⁇ type semiconductor layers 35 and 37 from other parts of the semiconductor substrate 30.
  • Each of the insulating layers described above is made of a material that transmits light, for example, a silicon oxide film.
  • the register 9) is preferably shielded from light by arranging a light shielding member or the like. Thereby, it is possible to prevent unnecessary charges from being generated.
  • FIG. 3 is a schematic diagram showing the configuration of the buffer gate unit 5.
  • Each buffer gate portion 5 is disposed on the other short side of the planar shape of each photosensitive region 15. The charge generated in each photosensitive region 15 is transferred in the direction A in FIG. 3 and accumulated in the buffer gate unit 5.
  • the buffer gate unit 5 includes the first buffer gate unit 5a and the second buffer gate unit 5b adjacent to the first buffer gate unit 5a in the first direction.
  • An overflow gate (OFG) 19 is disposed adjacent to the buffer gate portion 5 in a direction crossing the first direction. Adjacent to the overflow gate 19 in a direction crossing the first direction, an overflow drain (OFD) 20 composed of a gate transistor is disposed.
  • OFG overflow gate
  • OFD overflow drain
  • FIG. 4 is a timing chart of the signals MGL, MGH, BG1, BG2, TG, and P1H input to the electrodes 51 to 60 in the solid-state imaging device 1 according to the present embodiment.
  • FIGS. 5A to 5C are potential diagrams for explaining the charge accumulation and discharge operations at times t1 to t3 in FIG.
  • the potential in the semiconductor is higher in the n-type than in the p-type.
  • the potential in the energy band diagram is downward in the positive direction
  • the potential in the n-type semiconductor is deeper (higher) than the potential of the p-type semiconductor in the energy band diagram.
  • the level is lowered.
  • the potentials ⁇ 35 and ⁇ 36 of the n ⁇ type semiconductor layer 35 and the n type semiconductor layer 36 become deep, and a well of the potential ⁇ 36 is formed.
  • the charges accumulated in the wells having the potentials ⁇ 33 and ⁇ 34 are transferred into the well having the potential ⁇ 36.
  • a charge amount QL is accumulated in the potential ⁇ 36.
  • the potentials ⁇ 35 and ⁇ 36 become shallow. As a result, wells having potentials ⁇ 33 and ⁇ 34 are formed.
  • the signal P1H is at the H level at time t3
  • the potentials ⁇ 37 and ⁇ 38 of the n ⁇ -type semiconductor layer 37 and the n-type semiconductor layer 38 become deep, and the wells of the potentials ⁇ 37 and ⁇ 38 are formed.
  • the charge accumulated in the well of potential ⁇ 36 is transferred to the well of potential ⁇ 38.
  • a charge amount QL is accumulated in the potential ⁇ 38.
  • the charge having the charge amount QL is sequentially transferred in a direction intersecting the first direction during the charge transfer period TP, and output to the amplifier unit 23.
  • a signal for transferring the charge amount QL in a direction crossing the first direction is given as the signal P1H.
  • the electrode 53 and the electrode 54 of the buffer gate portion 5 are each given the predetermined potential that is increased in the charge transfer direction (the first direction).
  • the potential formed below the electrode 54 has a height difference that increases stepwise in the charge transfer direction (the first direction). For this reason, the charges are controlled by this potential difference, and the transfer rate of charges in the buffer gate unit 5 is increased. Therefore, even if the length of the buffer gate portion 5 in the first direction is set to be long in order to increase the saturation charge amount, it is possible to prevent the charge transfer time in the buffer gate portion 5 from becoming long. As a result, it is possible to prevent the line rate from being lowered.
  • the length of the buffer gate portion 5 in the charge transfer direction (the first direction) is set to 32 ⁇ m.
  • FIG. 7 is a diagram showing a simulation result of electrical characteristics of the solid-state imaging device 1 when no potential difference is provided in the buffer gate unit 5, that is, when the buffer gate unit 5 is configured by one electrode.
  • the horizontal axis is the distance in the first direction from the end face on the photoelectric conversion unit side of the buffer gate unit 5, the left vertical axis is the potential (potential), and the right vertical axis is the electric field.
  • A has shown the change of the electric field C1 and the electric potential D1 along a 1st direction.
  • the horizontal axis represents the distance in the first direction from the end face on the photoelectric conversion unit side of the buffer gate unit 5, and the vertical axis represents the transfer time.
  • B) shows the charge transfer time T1 in the first direction in the buffer gate section 5. The time spent for the charge to transfer through the buffer gate unit 5 is the transition time F1.
  • the electric field C1 in the first direction when the buffer gate portion 5 is composed of one electrode (when no potential difference is provided) is the weakest at the central portion of the buffer gate portion 5.
  • the buffer gate unit 5 receives a fringing electric field from the electrode of the adjacent unit and the electric field C1 in the first direction is generated. You can get enough.
  • the fringing electric field is weak in the central portion farthest from the adjacent electrode.
  • the potential D1 changes rapidly in the vicinity of the adjacent electrode. In contrast, almost no change in the potential D1 at the center of the buffer gate portion 5 is observed. That is, there is no difference in potential.
  • the transition time F1 in this case is about 0.8 ⁇ s as shown in FIG.
  • FIG. 8 is a diagram showing a simulation result of the electrical characteristics of the solid-state imaging device 1 when a potential difference is provided in the buffer gate unit 5.
  • (a) shows changes in the electric field C2 and the potential D2 along the first direction.
  • (B) shows a charge transfer time T2 in the first direction in the buffer gate section 5, and a transition time F2 which is a time spent for the charge to transfer the buffer gate section 5. ing.
  • the buffer gate portion 5 when the buffer gate portion 5 is constituted by two electrodes, a potential difference is provided in the central portion of the buffer gate portion 5 so that the potential D2 is deepened in a stepped manner.
  • the transition time F2 is about 0.025 ⁇ s as shown in (b), which is about 1/40 shorter than the transition time F1.
  • the electric charge accumulated in the buffer gate unit 5 is acquired by the transfer unit 7 and transferred in the first direction.
  • the charges transferred from each transfer unit 7 are transferred and output by the shift register 9 in a direction crossing the first direction.
  • the charges transferred from the plurality of photoelectric conversion units 3 are acquired by the shift register 9 and transferred in a direction crossing the first direction. Therefore, in the solid-state imaging device 1, it is not necessary to perform signal processing for obtaining a one-dimensional image again. As a result, complication of image processing can be prevented.
  • an all reset gate (ARG) 21 and an all reset drain (AGD) 22 may be additionally provided.
  • the all reset gate 21 and the all reset drain 22 are preferably juxtaposed on the other long side forming the planar shape of the photosensitive region 15, as shown in FIG. That is, the all reset gate 21 is juxtaposed adjacent to the photosensitive region 15 in the direction intersecting the first direction, and the all reset drain 22 is juxtaposed adjacent to the all reset gate 21 in the direction intersecting the first direction. It is preferable that
  • the buffer gate unit 5 is composed of two stages of the first buffer gate part 5a and the second buffer gate part 5b, but the buffer gate part 5 is composed of three or more stages of different potentials. It may be configured. Even when the buffer gate unit 5 is configured with three or more stages, the potential may be increased along the first direction on the staircase. Also in this case, in each buffer gate portion 5, a difference in potential is generated that increases stepwise in the charge transfer direction (the first direction). For this reason, the charge is controlled by the potential difference (potential difference) and moves, and the transfer rate of the charge in the buffer gate unit 5 is increased.
  • the buffer gate unit 5 may be formed of a so-called resistive gate like the potential gradient forming region 17 of the photoelectric conversion unit 3.
  • a potential gradient corresponding to the electrical resistance component in the first direction of the electrode that is, a potential gradient increased along the first direction is formed.
  • a potential level difference that gradually increases in the charge transfer direction (the first direction) occurs. For this reason, the charge is controlled by the potential difference (potential difference), and the charge transfer speed in the buffer gate unit 5 is increased.
  • the present invention can be used as a light detection means of a spectroscope.

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Abstract

　固体撮像装置１は、光感応領域１５と、電位勾配形成領域１７と、をそれぞれ有すると共に、所定の方向に交差する方向に沿うように併置された複数の光電変換部３と、光電変換部３にそれぞれ対応し且つ光感応領域１５の平面形状を成す他方の短辺側に配置され、対応する光電変換部３の光感応領域１５で発生した電荷を蓄積する複数のバッファゲート部５と、複数のバッファゲート部５からそれぞれ転送された電荷を取得し、所定の方向に交差する方向に転送して出力するシフトレジスタ９と、を備える。バッファゲート部５は、所定の方向に沿って配置されると共に所定の方向に向かってポテンシャルを高くするように所定の電位がそれぞれ与えられる少なくとも二つのゲート電極を有する。

Description

固体撮像装置
　本発明は、固体撮像装置に関する。
　固体撮像装置として、光入射に応じて電荷を発生し且つ平面形状が二つの長辺と二つの短辺とによって形作られる略矩形状を成す光感応領域と、光感応領域に対して光感応領域の平面形状を成す長辺に平行な所定の方向に沿って高くされた電位勾配を形成する電位勾配形成領域と、をそれぞれ有すると共に、所定の方向に交差する方向に沿うように併置された複数の光電変換部と、光電変換部にそれぞれ対応し且つ光感応領域の平面形状を成す他方の短辺側に配置され、対応する光電変換部の光感応領域で発生した電荷を蓄積する複数の電荷蓄積部と、を備えたものが開示されている（例えば、特許文献１参照）。このような固体撮像装置は、従来より様々な用途に用いられているが、特に、分光器の光検出手段として広く用いられている。
特開２００９－２７２３３３号公報
　ところで、近年、特にＳＤ－ＯＣＴ（光断層撮像装置）などの医療用途に向けた固体撮像装置に対し、ダイナミックレンジの向上と検診時間の低減の両立が求められている。ダイナミックレンジは、各電荷蓄積部の飽和電荷量を増大することにより、大きくすることができる。検診時間は、ラインレートを高速化することにより、低減することができる。
　しかしながら、飽和電荷量の増大とラインレートの高速化は、いわゆるトレードオフの関係にある。すなわち、飽和電荷量を増大するために、光感応領域を広くして発生する電荷を増やそうとすると、光感応領域から排出された電荷を蓄積する電荷蓄積部の面積も広くする必要がある。電荷蓄積部の面積を広くする場合、所定の方向に交差する方向の長さは画素ピッチで制約されるため、所定の方向の長さを長くしなければならない。電荷蓄積部を所定の方向に長くすると、電荷蓄積部内での電荷の転送に時間がかかり、ラインレートが低くなってしまう。
　本発明は上述の点に鑑みてなされたもので、ラインレートを犠牲にすることなく、飽和電荷量を高めることが可能な固体撮像装置を提供することを目的とする。
　本発明に係る固体撮像装置は、光入射に応じて電荷を発生し且つ平面形状が二つの長辺と二つの短辺とによって形作られる略矩形状を成す光感応領域と、光感応領域に対して光感応領域の平面形状を成す長辺に平行な所定の方向に沿って高くされた電位勾配を形成する電位勾配形成領域と、をそれぞれ有すると共に、所定の方向に交差する方向に沿うように併置された複数の光電変換部と、光電変換部にそれぞれ対応し且つ光感応領域の平面形状を成す他方の短辺側に配置され、対応する光電変換部の光感応領域で発生した電荷を蓄積する複数の電荷蓄積部と、複数の電荷蓄積部からそれぞれ転送された電荷を取得し、所定の方向に交差する方向に転送して出力する電荷出力部と、を備え、電荷蓄積部は、所定の方向に沿って配置されると共に所定の方向に向かってポテンシャルを高くするように所定の電位がそれぞれ与えられる少なくとも二つのゲート電極を有する。
　本発明に係る固体撮像装置では、各電荷蓄積部において、所定の方向に向かって高くされたポテンシャルの高低差が生じる。このため、電荷は、このポテンシャルの高低差に支配されて移動し、電荷蓄積部における電荷の転送速度が高速化する。よって、飽和電荷量を高めるために電荷蓄積部の所定の方向での長さを長く設定したとしても、電荷蓄積部内での電荷の転送時間が長くなるのが抑制される。この結果、ラインレートが低くなることを防ぐことができる。
　本発明に係る固体撮像装置は、光入射に応じて電荷を発生し且つ平面形状が二つの長辺と二つの短辺とによって形作られる略矩形状を成す光感応領域と、光感応領域に対して光感応領域の平面形状を成す長辺に平行な所定の方向に沿って高くされた電位勾配を形成する電位勾配形成領域と、をそれぞれ有すると共に、所定の方向に交差する方向に沿うように併置された複数の光電変換部と、光電変換部にそれぞれ対応し且つ光感応領域の平面形状を成す他方の短辺側に配置され、対応する光電変換部の光感応領域で発生した電荷を蓄積する複数の電荷蓄積部と、複数の電荷蓄積部からそれぞれ転送された電荷を取得し、所定の方向に交差する方向に転送して出力する電荷出力部と、を備え、電荷蓄積部は、所定の方向に沿って配置されると共に所定の方向に高くされる所定の電位がそれぞれ与えられる少なくとも二つのゲート電極を有する。
　本発明に係る固体撮像装置では、電荷蓄積部の少なくとも二つのゲート電極に所定の方向に向かって高くされる所定の電位がそれぞれ与えられるため、各電荷蓄積部において、所定の方向に向かって高くされたポテンシャルの高低差が生じる。このため、電荷は、このポテンシャルの高低差に支配されて移動し、電荷蓄積部における電荷の転送速度が高速化する。よって、飽和電荷量を高めるために電荷蓄積部の所定の方向での長さを長く設定したとしても、電荷蓄積部内での電荷の転送時間が長くなるのが抑制される。この結果、ラインレートが低くなることを防ぐことができる。
　本発明によれば、ラインレートを犠牲にすることなく、飽和電荷量を高めることが可能な固体撮像装置を提供することができる。
図１は、本実施形態に係る固体撮像装置の構成を示す図である。 図２は、図１におけるＩＩ－ＩＩ線に沿った断面構成を説明するための図である。 図３は、バッファゲート部の構成を示す模式図である。 図４は、本実施形態に係る固体撮像装置において、入力される各信号のタイミングチャートである。 図５は、図４における各時刻での電荷の蓄積及び排出動作を説明するためのポテンシャル図である。 図６は、バッファゲート部における電荷の移動を説明するための模式図である。 図７は、バッファゲート部内で電位差を設けない場合の固体撮像装置の電気的特性のシミュレーション結果を示す線図である。 図８は、バッファゲート部内で電位差を設けた場合の固体撮像装置の電気的特性のシミュレーション結果を示す線図である。 図９は、バッファゲート部の変形例の構成を示す模式図である。
　以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
　図１は、本実施形態に係る固体撮像装置の構成を示す図である。図２は、図１におけるＩＩ―ＩＩ線に沿った断面構成を説明するための図である。
　本実施形態に係る固体撮像装置１は、図１に示されるように、複数の光電変換部３と、複数のバッファゲート部５と、複数の転送部７と、電荷出力部としてのシフトレジスタ９と、を備えている。
　各光電変換部３は、光感応領域１５と、電位勾配形成領域１７と、を有している。光感応領域１５は、光の入射に感応して、入射光強度に応じた電荷を発生する。電位勾配形成領域１７は、光感応領域１５に対して、光感応領域１５の平面形状を成す一方の短辺側から他方の短辺側に向かう第１の方向（光感応領域１５の長辺方向に沿う方向）に沿って高くされた電位勾配を形成する。電位勾配形成領域１７により、光感応領域１５に発生した電荷は、光感応領域１５の他方の短辺側から排出される。
　光感応領域１５の平面形状は、二つの長辺と二つの短辺とによって形作られる略矩形状を成している。複数の光電変換部３は、上記第１の方向に交差（例えば、直交）する方向に沿うように併置されて、一次元方向にアレイ状に配置されている。複数の光電変換部３は、光感応領域１５の短辺方向に沿う方向に併置されている。本実施形態では、光感応領域１５の長辺方向での長さは、例えば１ｍｍ程度に設定され、光感応領域１５の短辺方向での長さは、例えば２４μｍ程度に設定されている。
　各バッファゲート部５は、光電変換部３にそれぞれ対応し且つ光感応領域１５の平面形状を成す他方の短辺側に配置されている。すなわち、複数のバッファゲート部５は、光感応領域１５の平面形状を成す他方の短辺側に、上記第１の方向に交差する方向（光感応領域１５の短辺方向に沿う方向）に併置されている。バッファゲート部５は、光電変換部３（光感応領域１５）と転送部７とを仕切る。本実施形態では、電位勾配形成領域１７によって光感応領域１５から排出された電荷がバッファゲート部５に蓄積される。隣り合うバッファゲート部５の間には、アイソレーション領域１８が配置されており、バッファゲート部５の間における電気的な分離を実現している。
　本実施形態における各バッファゲート部５は、第１のバッファゲート部５ａと第２のバッファゲート部５ｂから構成される。バッファゲート部５内では、第１のバッファゲート部５ａが光感応領域１５と第１の方向に隣接して配置され、さらに当該第１のバッファゲート部５ａと第１の方向に隣接して第２のバッファゲート部５ｂが配置される。第１のバッファゲート部５ａと第２のバッファゲート部を合わせたバッファゲート部５の第１の方向での長さは、例えば３２μｍ程度に設定されている。
　第１のバッファゲート部５ａと第２のバッファゲート部５ｂは、それぞれ異なる電圧が印加されるゲート電極（後述する電極５３及び電極５４）と、その下方に形成された半導体領域（後述するｎ型半導体層３３及びｎ型半導体層３４）とによって構成される。電荷転送時、第１のバッファゲート部５ａと第２のバッファゲート部５ｂとには、第１のバッファゲート部５ａのゲート電極に印加される電圧が第２のバッファゲート部５ｂのゲート電極に印加される電圧よりも低くなるように電圧が印加される。本実施形態では、第１のバッファゲート部５ａと第２のバッファゲート部５ｂの半導体領域の不純物濃度が同一である。第１のバッファゲート部５ａのゲート電極に印加される電圧が第２のバッファゲート部５ｂのゲート電極に印加される電圧より、例えば１Ｖ程度低く印加されている。この結果、ゲート電極下に形成される電位（ポテンシャル）が第１のバッファゲート部５ａから第２のバッファゲート部５ｂになる境界面で階段状に高くなる。
　各転送部７は、バッファゲート部５にそれぞれ対応し且つバッファゲート部５とシフトレジスタ９との間に配置されている。すなわち、複数の転送部７は、光感応領域１５の平面形状を成す他方の短辺側に、上記第１の方向に交差する方向に併置されている。転送部７は、バッファゲート部５に蓄積されている電荷を取得し、取得した電荷をシフトレジスタ９に向けて転送する。隣り合う転送部７の間には、アイソレーション領域１８が配置されており、転送部７の間における電気的な分離を実現している。
　シフトレジスタ９は、光感応領域１５の平面形状を成す他方の短辺側に配置されている。シフトレジスタ９は、転送部７からそれぞれ転送された電荷を受け取り、第１の方向に交差する上記方向に転送して、アンプ部２３に順次出力する。シフトレジスタ９から出力された電荷は、アンプ部２３によって電圧に変換され、第１の方向に交差する上記方向に併置された光電変換部３（光感応領域１５）毎の電圧として固体撮像装置１の外部に出力される。
　複数の光電変換部３、複数の第１のバッファゲート部５a、複数の第２のバッファゲート部５ｂ、複数の転送部７、及びシフトレジスタ９は、図２に示されるように、半導体基板３０上に形成される。半導体基板３０は、半導体基板３０の基体となるｐ型半導体層３１と、ｐ型半導体層３１の一方面側に形成されたｎ型半導体層３２，３３，３４，３６，３８、ｎ－型半導体層３５，３７及びｐ＋型半導体層４０と、を含んでいる。本実施形態では、半導体としてＳｉを用いる。「高不純物濃度」とは、例えば不純物濃度が１×１０１７ｃｍ－３程度以上のことであって、「＋」を導電型に付けて示し、「低不純物濃度」とは、不純物濃度が１×１０１５ｃｍ－３程度以下であって、「－」を導電型に付けて示す。ｎ型不純物としては砒素やリンなどがあり、ｐ型不純物としては硼素などがある。
　ｐ型半導体層３１とｎ型半導体層３２とはｐｎ接合を形成しており、ｎ型半導体層３２により、光の入射により電荷を発生する光感応領域１５が構成される。ｎ型半導体層３２は、平面視で、二つの長辺と二つの短辺とによって形作られる略矩形状を成している。ｎ型半導体層３２は、上記第１の方向（すなわち、ｎ型半導体層３２の平面形状を成す一方の短辺側から他方の短辺側に向かう、ｎ型半導体層３２の長辺方向に沿う方向）に交差する方向に沿うように併置されて、一次元方向にアレイ状に配置されている。各ｎ型半導体層３２は、ｎ型半導体層３２の短辺方向に沿う方向に併置されている。上記アイソレーション領域は、ｐ＋型半導体層により構成できる。
　ｎ型半導体層３２に対して、電極５１が配置されている。電極５１は、光を透過する材料、例えば、ポリシリコン膜からなり、絶縁層（図示せず）を介してｎ型半導体層３２上に形成されている。電極５１により、電位勾配形成領域１７が構成される。電極５１は、上記第１の方向に交差する方向に沿うように併置されている複数のｎ型半導体層３２にわたるように、上記第１の方向に交差する方向に連続して伸びて形成されていてもよい。電極５１は、ｎ型半導体層３２ごとに形成されていてもよい。
　電極５１は、いわゆる抵抗性ゲートを構成しており、ｎ型半導体層３２の平面形状を成す一方の短辺側から他方の短辺側に向かう方向（上記第１の方向）に伸びて形成されている。電極５１は、両端に定電位差を与えることにより、当該電極５１の第１の方向での電気抵抗成分に応じた電位勾配、すなわち上記第１の方向に沿って高くされた電位勾配を形成する。電極５１の一端には制御回路（図示せず）から信号ＭＧＬが与えられ、電極５１の他端には制御回路（図示せず）から信号ＭＧＨが与えられる。信号ＭＧＬがＬレベルであると共にＭＧＨがＨレベルであると、ｎ型半導体層３２において上記第１の方向に沿って高くされる電位勾配が形成される。
　電極５１と第１の方向に隣接して、電極５３、更に電極５３と第１の方向に隣接して電極５４が配置されている。電極５３及び電極５４は、絶縁層（図示せず）を介して、ｎ型半導体層３３、３４にそれぞれ形成されている。ｎ型半導体層３３は、ｎ型半導体層３２の平面形状を成す他方の短辺側に配置されており、ｎ型半導体層３４は、ｎ型半導体層３３の平面形状を成す他方の短辺側に配置されている。電極５３及び５４は、例えば、ポリシリコン膜からなる。電極５３及び電極５４には、制御回路（図示せず）から信号ＢＧ１、ＢＧ２がそれぞれ与えられる。電極５３及び電極５３下のｎ型半導体層３３によって、第１のバッファゲート部５ａが構成され、電極５４及び電極５４下のｎ型半導体層３４によって、第２のバッファゲート部５ｂが構成される。
　電極５４と第１の方向に隣接して、転送電極５５，５６が配置されている。転送電極５５，５６は、絶縁層（図示せず）を介して、ｎ－型半導体層３５及びｎ型半導体層３６上にそれぞれ形成されている。ｎ－型半導体層３５及びｎ型半導体層３６は、ｎ型半導体層３４と第１の方向に隣接して配置されている。転送電極５５，５６は、例えば、ポリシリコン膜からなる。転送電極５５，５６には、制御回路（図示せず）から信号ＴＧが与えられる。転送電極５５，５６及び転送電極５５，５６下のｎ－型半導体層３５及びｎ型半導体層３６によって、転送部７が構成される。
　転送電極５６と第１の方向に隣接して、転送電極５７が配置されている。転送電極５７は、絶縁層（図示せず）を介して、ｎ－型半導体層３７及びｎ型半導体層３８上にそれぞれ形成されている。ｎ－型半導体層３７及びｎ型半導体層３８は、ｎ型半導体層３６と第１の方向に隣接して配置されている。転送電極５７は、例えば、ポリシリコン膜からなる。転送電極５７には、制御回路（図示せず）から信号Ｐ１Ｈが与えられる。転送電極５７及び転送電極５７下のｎ－型半導体層３７及びｎ型半導体層３８によって、シフトレジスタ９が構成される。
　ｐ＋型半導体層４０は、ｎ型半導体層３２，３３，３４，３６，３８、及びｎ－型半導体層３５，３７を、半導体基板３０の他の部分から電気的に分離している。上述した各絶縁層は、光を透過する材料、例えば、シリコン酸化膜からなる。ｎ型半導体層３２を除く、ｎ型半導体層３３，３４，３６，３８、ｎ－型半導体層３５，３７（第１のバッファゲート部５ａ、第２のバッファゲート部５ｂ、転送部７、シフトレジスタ９）は、遮光部材を配置するなどして、遮光されていることが好ましい。これにより、不要な電荷が生じるのを防ぐことができる。
　図３にバッファゲート部５の構成を示す模式図を示す。各バッファゲート部５は、各光感応領域１５の平面形状を成す他方の短辺側に配置されている。各光感応領域１５で発生した電荷は、図３内のＡの方向に転送され、バッファゲート部５に蓄積される。上述したようにバッファゲート部５は、第１のバッファゲート部５ａと当該第１のバッファゲート部５ａの第１の方向に隣接した第２のバッファゲート部５ｂからなる。
　当該バッファゲート部５と第１の方向に交差する方向に隣接してオーバーフローゲート（ＯＦＧ）１９が配置されている。オーバーフローゲート１９の第１の方向に交差する方向に隣接して、ゲートトランジスタにより構成されるオーバーフロードレイン（ＯＦＤ）２０が配置されている。このような構成により、バッファゲート部５にて当該バッファゲート部５の蓄積容量を超える電荷が発生した際に、蓄積容量を超えた分の電荷を図３内のＢの方向に排出できる。これにより、蓄積容量を超えたバッファゲート部５から溢れた電荷が他のバッファゲート部５へ漏れ出すブルーミング等の不都合が防止される。
　続いて、図４及び図５に基づいて、固体撮像装置１における動作を説明する。図４は、本実施形態に係る固体撮像装置１において、電極５１～６０に入力される各信号ＭＧＬ，ＭＧＨ，ＢＧ１，ＢＧ２，ＴＧ，Ｐ１Ｈのタイミングチャートである。図５（ａ）～（ｃ）は、図４における各時刻ｔ１～ｔ３での電荷の蓄積及び排出動作を説明するためのポテンシャル図である。
　ところで、ｎ型の半導体では正にイオン化したドナーが存在し、ｐ型の半導体では負にイオン化したアクセプターが存在する。半導体におけるポテンシャルは、ｐ型よりもｎ型の方が高くなる。換言すれば、エネルギーバンド図におけるポテンシャルは、下向きがポテンシャルの正方向となるため、ｎ型の半導体におけるポテンシャルは、エネルギーバンド図においてはｐ型の半導体のポテンシャルよりも深くなり（高くなり）、エネルギー準位は低くなる。各電極に正電位を印加すると、電極直下の半導体領域のポテンシャルが深くなる（正方向に大きくなる）。各電極に印加される正電位の大きさを小さくすると、対応する電極直下の半導体領域のポテンシャルが浅くなる（正方向に小さくなる）。
　図４に示されるように、時刻ｔ１にて、信号ＭＧＨがＨレベルであると、ｎ型半導体層３２において上記第１の方向に沿って高くされる電位勾配が形成されている。ポテンシャルφ３２は、ｎ型半導体層３３側に向けて深くなるように傾斜し、ポテンシャルφ３２に勾配が形成されている（図５（ａ）参照）。信号ＭＧＬ，ＢＧ１，ＴＧ，Ｐ１ＨがＬレベルであり、信号ＭＧＨ，ＢＧ２がＨレベルであると、ｎ型半導体層３３のポテンシャルφ３３及びｎ型半導体層３４のポテンシャルφ３４は、ｎ－型半導体層３５のポテンシャルφ３５より深いことから、ポテンシャルφ３３，φ３４の井戸が形成されている（図５（ａ）参照）。この状態で、ｎ型半導体層３２に光が入射して電荷が発生していると、発生した電荷は、ポテンシャルφ３３，φ３４の井戸内に蓄積される。ポテンシャルφ３３，φ３４には、電荷量ＱＬが蓄積されている。ポテンシャルφ３３，φ３４は、図６にも示されるように、ポテンシャルφ３４がポテンシャルφ３３より深くなるように、ＢＧ１，ＢＧ２が与えられる。
　時刻ｔ２にて、信号ＴＧがＨレベルであると、ｎ－型半導体層３５及びｎ型半導体層３６の各ポテンシャルφ３５，φ３６が深くなり、ポテンシャルφ３６の井戸が形成されている。ポテンシャルφ３３，φ３４の井戸に蓄積されていた電荷は、ポテンシャルφ３６の井戸内に転送される。ポテンシャルφ３６には、電荷量ＱＬが蓄積されている。
　時刻ｔ３にて、信号ＴＧがＬレベルであると、ポテンシャルφ３５，φ３６は浅くなる。これにより、ポテンシャルφ３３，φ３４の井戸が形成される。時刻ｔ３にて、信号Ｐ１ＨがＨレベルであると、ｎ－型半導体層３７及びｎ型半導体層３８の各ポテンシャルφ３７，φ３８は深くなり、ポテンシャルφ３７，φ３８の井戸が形成されている。ポテンシャルφ３６の井戸内に蓄積されていた電荷はポテンシャルφ３８の井戸内に転送される。ポテンシャルφ３８には、電荷量ＱＬが蓄積されている。
　この後、電荷量ＱＬの電荷は、電荷転送期間ＴＰの間において、上記第１の方向に交差する方向に順次転送されて、アンプ部２３に出力される。図３での図示は省略するが、電荷転送期間ＴＰでは、電荷量ＱＬを上記第１の方向に交差する方向に転送するための信号が信号Ｐ１Ｈとして与えられる。
　以上のように、本実施形態では、バッファゲート部５の電極５３と電極５４とに、電荷の転送方向（上記第１の方向）に向かって高くされる所定の電位がそれぞれ与えられるため、電極５３と電極５４との下に形成されるポテンシャルは、電荷の転送方向（上記第１の方向）に向かって階段状に高くなる高低差が形成される。このため、電荷は、このポテンシャルの高低差に支配されて移動することになり、バッファゲート部５における電荷の転送速度が高速化する。よって、飽和電荷量を高めるためにバッファゲート部５の上記第１の方向での長さを長く設定したとしても、バッファゲート部５内での電荷の転送時間が長くなるのが抑制される。この結果、ラインレートが低くなることを防ぐことができる。
　続いて、図７及び図８に基づきバッファゲート部５における電荷の読出し速度高速化の検証結果について説明する。ここでは、バッファゲート部５の電荷の転送方向（上記第１の方向）での長さが３２μｍに設定されている。
　図７は、バッファゲート部５内で電位差を設けない、すなわち一つの電極でバッファゲート部５を構成した場合の固体撮像装置１の電気的特性のシミュレーション結果を示す線図である。（ａ）では、横軸がバッファゲート部５の光電変換部側の端面からの第１の方向への距離、左の縦軸が電位（ポテンシャル）、右の縦軸を電場とされている。（ａ）は、第１の方向に沿った電場Ｃ１及び電位Ｄ１の変化を示している。（ｂ）は、横軸がバッファゲート部５の光電変換部側の端面からの第１の方向への距離、縦軸が転送時間とされている。（ｂ）は、バッファゲート部５における第１の方向への電荷の転送時間Ｔ１を示している。電荷がバッファゲート部５内を転送するのに費やされた時間が遷移時間Ｆ１である。
　図７（ａ）に示すように、一つの電極でバッファゲート部５を構成した場合（電位差を設けない場合）の第１の方向における電場Ｃ１はバッファゲート部５の中央部で最も弱い。その理由は、以下の通りである。バッファゲート部５に隣接する光電変換部３及び転送部７（以下、隣接部）の近傍では、バッファゲート部５が隣接部の電極からのフリンジング電界を受けて第１の方向における電場Ｃ１が十分得られる。これに対して、隣接部の電極から最も離れた中央部では、このフリンジング電界が弱くなる。また、電位Ｄ１は、隣接部の電極の近傍では急激に変化している。これに対し、バッファゲート部５の中央部での電位Ｄ１の変化はほとんど見られない。すなわち、ポテンシャルの高低差が生じない。この場合の遷移時間Ｆ１は、図７（ｂ）に示すように約０．８μｓである。
　一方、図８は、バッファゲート部５内で電位差を設けた場合の固体撮像装置１の電気的特性のシミュレーション結果を示す線図である。図７と同様に（ａ）には、第１の方向に沿った電場Ｃ２及び電位Ｄ２の変化が示されている。（ｂ）には、バッファゲート部５における第１の方向への電荷の転送時間Ｔ２が示され、電荷がバッファゲート部５を転送するのに費やされた時間である遷移時間Ｆ２が示されている。
　図８（ａ）に示すように、二つの電極でバッファゲート部５を構成した場合、バッファゲート部５の中央部において電位Ｄ２が階段状に深くなるように電位差が設けられている。この場合の遷移時間Ｆ２は、（ｂ）に示すように約０．０２５μｓであり、遷移時間Ｆ１に比べて、約１／４０短縮化した。
　本実施形態では、バッファゲート部５に蓄積された電荷は、転送部７に取得されて、第１の方向に転送される。各転送部７から転送された電荷は、シフトレジスタ９により、上記第１の方向に交差する方向に転送されて出力される。複数の光電変換部３から転送された電荷は、シフトレジスタ９により取得されて上記第１の方向に交差する方向に転送される。したがって、固体撮像装置１においては、一次元画像を得るための信号処理をあらためて実行する必要はない。この結果、画像処理の煩雑化を防ぐことができる。
　以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
　例えば、本実施形態では、さらにオールリセットゲート（ＡＲＧ）２１及びオールリセットドレイン（ＡＧＤ）２２を併置してもよい。この場合、オールリセットゲート２１及びオールリセットドレイン２２は、図９に示すように、光感応領域１５の平面形状を成す他方の長辺側にそれぞれ併置されていることが好ましい。すなわち、光感応領域１５と第１の方向に交差する方向に隣接してオールリセットゲート２１が併置され、オールリセットゲート２１と第１の方向に交差する方向に隣接してオールリセットドレイン２２が併置されていることが好ましい。
　このような構成によれば、光感応領域１５の電荷をリセットする場合、光感応領域１５で発生した電荷は図９内のＧの方向に移動するため、僅かな移動距離（一般に画素ピッチの１０～２４μｍ程度）でオールリセットゲート２１、オールリセットドレイン２２に到達できる。これにより、リセットに要する時間が短縮化できる。オーバーフローゲート１９及びオーバーフロードレイン２０を用いて光感応領域１５の電荷をリセットすることも可能である。しかしながら、光感応領域１５で発生した電荷がバッファゲート５を経由して移動（図９内のＡ及びＢ）する必要があるため、リセットに要する時間が長い。
　本実施形態では、バッファゲート部５は、第１のバッファゲート部５ａと第２のバッファゲート部５ｂの２段で構成されているが、バッファゲート部５を３段以上の電位が異なる段で構成してもよい。バッファゲート部５を３段以上で構成した場合にも、第１の方向に沿って電位が階段上に高くなるようにすればよい。この場合も、各バッファゲート部５において、電荷の転送方向（上記第１の方向）に向かって階段状に高くなるポテンシャルの高低差が生じる。このため、電荷は、ポテンシャルの高低差（電位差）に支配されて移動して、バッファゲート部５における電荷の転送速度が高速化する。
　バッファゲート部５は、光電変換部３の電位勾配形成領域１７のようにいわゆる抵抗性ゲートで構成してもよい。この構成では、電極両端に定電位差を与えることにより、当該電極の第１の方向での電気抵抗成分に応じた電位勾配、すなわち上記第１の方向に沿って高くされた電位勾配が形成される。この場合、各バッファゲート部５において、電荷の転送方向（上記第１の方向）に向かって徐々に高くなるポテンシャルの高低差が生じる。このため、電荷は、ポテンシャルの高低差（電位差）に支配されて移動することになり、バッファゲート部５における電荷の転送速度が高速化する。
　本発明は、分光器の光検出手段として利用できる。
１…固体撮像装置、３…光電変換部、５…バッファゲート部、７…転送部、９…シフトレジスタ、１５…光感応領域、１７…電位勾配形成領域、２３…アンプ部。

Claims (2)

  1. 　固体撮像装置であって、光入射に応じて電荷を発生し且つ平面形状が二つの長辺と二つの短辺とによって形作られる略矩形状を成す光感応領域と、前記光感応領域に対して前記光感応領域の平面形状を成す長辺に平行な所定の方向に沿って高くされた電位勾配を形成する電位勾配形成領域と、をそれぞれ有すると共に、前記所定の方向に交差する方向に沿うように併置された複数の光電変換部と、
    　前記光電変換部にそれぞれ対応し且つ前記光感応領域の平面形状を成す他方の短辺側に配置され、対応する光電変換部の光感応領域で発生した電荷を蓄積する複数の電荷蓄積部と、
    　前記複数の電荷蓄積部からそれぞれ転送された電荷を取得し、前記所定の方向に交差する前記方向に転送して出力する電荷出力部と、を備え、
    　前記電荷蓄積部は、前記所定の方向に沿って配置されると共に前記所定の方向に向かってポテンシャルを高くするように所定の電位がそれぞれ与えられる少なくとも二つのゲート電極を有する。
  2. 　固体撮像装置であって、光入射に応じて電荷を発生し且つ平面形状が二つの長辺と二つの短辺とによって形作られる略矩形状を成す光感応領域と、前記光感応領域に対して前記光感応領域の平面形状を成す長辺に平行な所定の方向に沿って高くされた電位勾配を形成する電位勾配形成領域と、をそれぞれ有すると共に、前記所定の方向に交差する方向に沿うように併置された複数の光電変換部と、
    　前記光電変換部にそれぞれ対応し且つ前記光感応領域の平面形状を成す他方の短辺側に配置され、対応する光電変換部の光感応領域で発生した電荷を蓄積する複数の電荷蓄積部と、
    　前記複数の電荷蓄積部からそれぞれ転送された電荷を取得し、前記所定の方向に交差する前記方向に転送して出力する電荷出力部と、を備え、
    　前記電荷蓄積部は、前記所定の方向に沿って配置されると共に前記所定の方向に高くされる所定の電位がそれぞれ与えられる少なくとも二つのゲート電極を有する。
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