WO2012063696A1 - 液晶表示装置 - Google Patents

Abstract

　視野角特性を改善するために１つの画素が複数のサブ画素に分割された構成の液晶表示装置において、パネル駆動用のＩＣチップの数を従来よりも削減する。　第１のサブ画素部（Ｐｉｘ１）に対応するゲートバスラインを駆動する第１のゲートドライバ（１１０Ｌ）および第２のサブ画素部（Ｐｉｘ２）に対応するゲートバスラインを駆動する第２のゲートドライバ（１１０Ｒ）はパネル内にモノリシックに形成される。第２のゲートドライバ（１１０Ｒ）内のシフトレジスタ（第２のシフトレジスタ）（１１２）は、各行に対応する段および各行につき１つ設けられたダミー段とが直列に接続された構成とされる。このような構成において、第２のゲートドライバ（１１０Ｒ）の動作を制御するクロック信号の周波数は、第１のゲートドライバ（１１０Ｌ）の動作を制御するクロック信号の周波数の２倍とされる。

Description

液晶表示装置

　本発明は、液晶表示装置に関し、詳しくは、視野角特性を改善するために１つの画素が複数のサブ画素（副画素）に分割された構成の液晶表示装置に関する。

　液晶表示装置の駆動方式の１つとして、従来より、「１つの画素を複数（典型的には２個）のサブ画素によって構成し、それら複数のサブ画素の輝度が互いに異なる輝度となるように液晶を駆動する」という方式（以下、「画素分割方式」という。）が知られている。この画素分割方式は、液晶表示装置の視野角特性を改善するために採用される方式である。なお、以下においては、ひとつの画素（Ｒ，Ｇ，およびＢの３色の画素によってカラー表示が行われる液晶表示装置の場合には、それぞれの色の画素）を形成する領域のことを「画素部」といい、サブ画素を形成する領域のことを「サブ画素部」という。

　画素分割方式を採用する液晶表示装置においては、画素容量への充電が行われる際の画素電極の電位（以下、「充電電位」という。）が２つのサブ画素部で異なる大きさにされる。これを実現するための構成として、図１５に示すように、１つの画素部９に対して２本のゲートバスラインＧＬ１，ＧＬ２と１本のソースバスラインＳＬとが割り当てられる構成（以下、「２Ｇ－１Ｄ構成」という。）や、図１６に示すように、１つの画素部９に対して１本のゲートバスラインＧＬと２本のソースバスラインＳＬ１，ＳＬ２とが割り当てられる構成（以下、「１Ｇ－２Ｄ構成」という。）などが知られている。

　２Ｇ－１Ｄ構成（図１５参照）を採用する液晶表示装置においては、一方のサブ画素部に対応して設けられているゲートバスラインＧＬ１に与えられる走査信号の波形と他方のサブ画素部に対応して設けられているゲートバスラインＧＬ２に与えられる走査信号の波形とを異ならせることによって、２つのサブ画素部間での充電電位の差が得られている。この構成においては、ゲートバスラインを駆動するためのゲートドライバは、典型的には、１または複数のＩＣチップを表示部の両側（ゲートバスラインが延びる方向についての一端側と他端側）に設けることによって実現されている。また、ソースバスラインを駆動するためのソースドライバは、典型的には、１または複数のＩＣチップを表示部の一端側（ソースバスラインが延びる方向についての一端側）に設けることによって実現されている。

　１Ｇ－２Ｄ構成（図１６参照）を採用する液晶表示装置においては、一方のサブ画素部に対応して設けられているソースバスラインＳＬ１に与えられる映像信号の波形と他方のサブ画素部に対応して設けられているソースバスラインＳＬ２に与えられる映像信号の波形とを異ならせることによって、２つのサブ画素部間での充電電位の差が得られている。この構成においては、ゲートドライバは、典型的には、１または複数のＩＣチップを表示部の一端側（ゲートバスラインが延びる方向についての一端側）に設けることによって、あるいは、表示部の一端側でガラス基板上にモノリシックに形成することによって実現されている。また、ソースドライバは、典型的には、１または複数のＩＣチップを表示部の両側（ソースバスラインが延びる方向についての一端側と他端側）に設けることによって実現されている。

　なお、画素分割方式を採用する液晶表示装置の構成例については、例えば、日本の特開２００４－６２１４６号公報，日本の特開２００８－１４５８８６号公報，日本の特開２００７－８６７９１号公報，「SID 08 Digestの“55.3: Driving Method of Integrated Gate Driver for Large Area LCD-TV”」などに開示されている。

日本の特開２００４－６２１４６号公報 日本の特開２００８－１４５８８６号公報 日本の特開２００７－８６７９１号公報

Min-Cheol Lee, Yong-Soon Lee, Seung-Hwan Moon, Dong-Gyu Kim, Kyung-Seob Kim, Nam Deog Kim, and Sang Soo Kim, "55.3: Driving Method of Integrated Gate Driver for Large Area LCD-TV", SID 08 Digest, p.838-841, 2008．

　ところで、２Ｇ－１Ｄ構成を採用する液晶表示装置においては、一方のサブ画素部に対応して設けられているゲートバスラインＧＬ１と他方のサブ画素部に対応して設けられているゲートバスラインＧＬ２とが駆動されなければならないので、一般的な液晶表示装置（画素分割方式を採用していない液晶表示装置）に比べて２倍の数のゲートドライバ用ＩＣチップが必要となる。また、１Ｇ－２Ｄ構成を採用する液晶表示装置においては、一方のサブ画素部に対応して設けられているソースバスラインＳＬ１と他方のサブ画素部に対応して設けられているソースバスラインＳＬ２とが駆動されなければならないので、一般的な液晶表示装置に比べて２倍の数のソースドライバ用ＩＣチップが必要となる。このように、画素分割方式を採用する従来の液晶表示装置においては、一般的な液晶表示装置と比べて多くの数のパネル駆動用ＩＣチップを要するので、高コストとなっている。

　そこで本発明は、視野角特性を改善するために１つの画素が複数のサブ画素に分割された構成の液晶表示装置において、パネル駆動用のＩＣチップの数を従来よりも削減することを目的とする。

　本発明の第１の局面は、表示部と、
　第１のスイッチング素子と該第１のスイッチング素子の第１の導通端子に接続された第１の画素電極と該第１の画素電極の電位に応じて電荷を蓄積する第１の画素容量とを含む第１のサブ画素部および第２のスイッチング素子と該第２のスイッチング素子の第１の導通端子に接続された第２の画素電極と該第２の画素電極の電位に応じて電荷を蓄積する第２の画素容量とを含む第２のサブ画素部からなり、前記表示部にｎ行×ｍ列の画素マトリクス（ｎおよびｍは自然数）を形成する画素部と、
　前記画素マトリクスの各行に対応して設けられ、前記第１のスイッチング素子の制御端子に接続された第１の走査信号線と、
　前記画素マトリクスの各行に対応して設けられ、前記第２のスイッチング素子の制御端子に接続された第２の走査信号線と、
　前記画素マトリクスの各列に対応して設けられ、前記第１のスイッチング素子の第２の導通端子と前記第２のスイッチング素子の第２の導通端子とに接続された映像信号線と、
　前記第１の走査信号線を駆動する第１の走査信号線駆動回路と、
　前記第２の走査信号線を駆動する第２の走査信号線駆動回路と、
　前記映像信号線を駆動する映像信号線駆動回路と
を備えた液晶表示装置であって、
　前記表示部と前記第１の走査信号線駆動回路と前記第２の走査信号線駆動回路とは、１枚の基板上にモノリシックに形成され、
　前記第１の走査信号線駆動回路は、各第１の走査信号線に対応する段からなる複数の段によって構成された第１のシフトレジスタを有し、
　前記第１のシフトレジスタは、互いに位相が１８０度ずらされた２相のクロック信号である第１のクロック信号群に基づいて、前記複数の段から１段ずつ順次にオンレベルとなる走査信号を出力し、
　前記第２の走査信号線駆動回路は、各第２の走査信号線に対応する段からなる複数の走査信号出力用段および互いに隣接する任意の２個の走査信号出力用段の間にＪ個（Ｊは自然数）ずつ設けられた複数のダミー段によって構成された第２のシフトレジスタを有し、
　前記第２のシフトレジスタは、互いに位相が１８０度ずらされた２相のクロック信号である第２のクロック信号群に基づいて、前記複数の走査信号出力用段から１段ずつ順次にオンレベルとなる走査信号を出力し、
　前記第２のクロック信号群の周波数は、前記第１のクロック信号群の周波数のＪ＋１倍とされていることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記ダミー段は、互いに隣接する任意の２個の走査信号出力用段の間に１個ずつ設けられていることを特徴とする。

　本発明の第３の局面は、本発明の第１の局面において、
　前記第１の走査信号線駆動回路は、前記第１の走査信号線および前記第２の走査信号線が延びる方向についての前記表示部の一端側に設けられ、
　前記第２の走査信号線駆動回路は、前記第１の走査信号線および前記第２の走査信号線が延びる方向についての前記表示部の他端側に設けられていることを特徴とする。

　本発明の第４の局面は、本発明の第１の局面において、
　前記第１のシフトレジスタおよび前記第２のシフトレジスタを構成する各段は、
　　走査信号を出力するための出力ノードと、
　　前記出力ノードに第２の導通端子が接続された出力制御用スイッチング素子と、
　　前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
　　前記第１ノードに第２の導通端子が接続され、前段の出力ノードからの出力信号が制御端子および第１の導通端子に与えられる第１ノードターンオン用スイッチング素子と、
　　前記出力ノードに第１の導通端子が接続され、オフレベルの電位が第２の導通端子に与えられ、次段の出力ノードからの出力信号が制御端子に与えられる出力ノードターンオフ用スイッチング素子と
を備え、
　前記第１のシフトレジスタにおいては、前記出力制御用スイッチング素子の第１の導通端子には、前記第１のクロック信号群に含まれる２相のクロック信号のいずれかが与えられ、
　前記第２のシフトレジスタにおいては、前記出力制御用スイッチング素子の第１の導通端子には、前記第２のクロック信号群に含まれる２相のクロック信号のいずれかが与えられることを特徴とする。

　本発明の第１の局面によれば、画素分割方式を採用する液晶表示装置において、表示部と走査信号線駆動回路とは１枚の基板上にモノリシックに形成されている。ここで、第１のサブ画素部に対応して設けられている第１の走査信号線を駆動するための第１の走査信号線駆動回路は、各第１の走査信号線に対応する段からなる複数の段によって構成されたシフトレジスタ（第１のシフトレジスタ）を備えており、第２のサブ画素部に対応して設けられている第２の走査信号線を駆動するための第２の走査信号線駆動回路は、各第２の走査信号線に対応する段（走査信号出力用段）と１個の走査信号出力用段につきＪ個（Ｊは自然数）設けられたダミー段とによって構成されたシフトレジスタ（第２のシフトレジスタ）を備えている。このような構成において、第２のシフトレジスタの動作を制御するクロック信号の周波数は、第１のシフトレジスタの動作を制御するクロック信号の周波数のＪ＋１倍にされている。このため、画素マトリクスの各行において、第２のサブ画素部における充電期間の長さは第１のサブ画素部における充電期間の長さのＪ分の１とされる。これにより、走査信号線駆動回路がモノリシック化された構成の液晶表示装置において、第１のサブ画素部における充電電位と第２のサブ画素部における充電電位とを異なる大きさにすることができる。以上より、画素分割方式を採用する液晶表示装置を、走査信号線駆動用のＩＣチップを備えることなく実現することが可能となる。これにより、画素分割方式を採用する液晶表示装置についてのコストの低減が可能となる。

　本発明の第２の局面によれば、第２のシフトレジスタには最低限必要な数だけのダミー段が設けられる。このため、より効果的に、画素分割方式を採用する液晶表示装置についてのコストの低減が可能となる。

　本発明の第３の局面によれば、走査信号線駆動回路は表示部の両側に形成されるので、額縁領域が効率的に用いられつつ、画素分割方式を採用する液晶表示装置についてのコストの低減が可能となる。

　本発明の第４の局面によれば、第１のシフトレジスタおよび第２のシフトレジスタを構成する各段には最低限必要な数だけのスイッチング素子が設けられる。このため、より効果的に、画素分割方式を採用する液晶表示装置についてのコストの低減が可能となる。

本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置において、液晶パネルの内部の構成を示すブロックである。 上記実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記実施形態において、表示部内における画素部の構成を示す回路図である。 上記実施形態において、第１のシフトレジスタの構成を示すブロック図である。 上記実施形態において、段構成回路の構成（シフトレジスタの１段分の構成）を示す回路図である。 上記実施形態において、段構成回路の動作について説明するための信号波形図である。 上記実施形態において、ゲートドライバの動作について説明するための信号波形図である。 上記実施形態において、サブ画素部における充電について説明するための図である。 上記実施形態において、サブ画素部における充電について説明するための信号波形図である。 上記実施形態において、ＩＣチップ削減の効果について説明するための図である。 上記実施形態の第１の変形例における第２のシフトレジスタの構成を示すブロック図である。 上記実施形態の第１の変形例において、ゲートドライバの動作について説明するための信号波形図である。 上記実施形態の第１の変形例において、サブ画素部における充電について説明するための図である。 上記実施形態の第２の変形例における段構成回路の構成（シフトレジスタの１段分の構成）を示す回路図である。 ２Ｇ－１Ｄ構成を示す概略図である。 １Ｇ－２Ｄ構成を示す概略図である。

　以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は制御端子に相当し、ドレイン端子（ドレイン電極）は第１の導通端子に相当し、ソース端子（ソース電極）は第２の導通端子に相当する。また、薄膜トランジスタについてはすべてｎチャネル型であると仮定して説明する。

＜１．全体構成および動作＞
　図２は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、表示部１０２とゲートドライバ（第１のゲートドライバ１１０Ｌおよび第２のゲートドライバ１１０Ｒ）とを含む液晶パネル１００と、表示制御回路２００と、ソースドライバ（映像信号線駆動回路）３００と、補助容量配線ドライバ４００とを備えている。ソースドライバ３００については、ＩＣチップの形態でガラス基板上に実装されている。これに対して、ゲートドライバについては、液晶パネル１００内においてガラス基板上にモノリシックに形成されている。

　表示部１０２には、ソースドライバ３００から延びる複数本（ｍ本）のソースバスラインと、第１のゲートドライバ１１０Ｌから延びる複数本（ｎ本）のゲートバスライン（以下、「第１のゲートバスライン」という。）と、第２のゲートドライバ１１０Ｒから延びる複数本（ｎ本）のゲートバスライン（以下、「第２のゲートバスライン」という。）と、補助容量配線ドライバ４００から延びる補助容量配線と、複数個（ｎ×ｍ個）の画素部とが設けられている。これら複数個（ｎ×ｍ個）の画素部によって、ｎ行×ｍ列の画素マトリクスが形成されている。なお、一般的な表示装置ではＲ（赤）色用の画素，Ｇ（緑）色用の画素，およびＢ（青）色用の画素の３つの画素によってカラー表示が行われているところ、上述したように、本説明においては、それら３つの画素を形成する全体のことではなくそれぞれの色の画素を形成する領域のことを「（１つの）画素部」という。図３は、表示部１０２内における画素部の構成を示す回路図である。図３に示すように、Ｒ（赤）色用の画素部，Ｇ（緑）色用の画素部，およびＢ（青）色用の画素部はいずれも２個のサブ画素部（第１のサブ画素部Ｐｉｘ１および第２のサブ画素部Ｐｉｘ２）によって構成されている。

　サブ画素部には、対応する交差点を通過するゲートバスライン（第１のサブ画素部Ｐｉｘ１であれば第１のゲートバスラインＧＬ（Ｌ）、第２のサブ画素部Ｐｉｘ２であれば第２のゲートバスラインＧＬ（Ｒ））にゲート電極が接続されるとともに当該交差点を通過するソースバスラインＳＬにソース電極が接続された薄膜トランジスタ（ＴＦＴ）７１と、その薄膜トランジスタ７１のドレイン電極に接続された画素電極７２と、表示部１０２内の全てのサブ画素部に共通的に設けられた対向電極（共通電極）７５および補助容量配線（補助容量電極）ＣＳＬと、画素電極７２と対向電極７５とによって形成される液晶容量７３と、画素電極７２と補助容量配線ＣＳＬとによって形成される補助容量７４とが含まれている。また、液晶容量７３と補助容量７４とによって画素容量が形成されている。そして、各薄膜トランジスタ７１のゲート電極がゲートバスラインからアクティブな走査信号を受けたときに当該薄膜トランジスタ７１のソース電極がソースバスラインＳＬから受ける映像信号に基づいて、画素容量に画素値を示す電圧が保持される。なお、本実施形態においては、第１のサブ画素部Ｐｉｘ１内の薄膜トランジスタ７１，画素電極７２，および画素容量によってそれぞれ第１のスイッチング素子，第１の画素電極，および第１の画素容量が実現されている。また、第２のサブ画素部Ｐｉｘ２内の薄膜トランジスタ７１，画素電極７２，および画素容量によってそれぞれ第２のスイッチング素子，第２の画素電極，および第２の画素容量が実現されている。

　次に、図２に示す構成要素の動作について説明する。表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳと、第１のゲートドライバ１１０Ｌの動作を制御するための第１のゲートスタートパルス信号ＧＳＰ（Ｌ），第１のゲートエンドパルス信号ＧＥＰ（Ｌ），クロックＣＫＬ１，およびクロックＣＫＬ２と、第２のゲートドライバ１１０Ｒの動作を制御するための第２のゲートスタートパルス信号ＧＳＰ（Ｒ），第２のゲートエンドパルス信号ＧＥＰ（Ｒ），クロックＣＫＲ１，およびクロックＣＫＲ２と、補助容量配線ドライバ４００の動作を制御するための補助容量配線制御信号ＳＨとを出力する。なお、本実施形態においては、クロックＣＫＬ１およびクロックＣＫＬ２によって第１のクロック信号群が実現され、クロックＣＫＲ１およびクロックＣＫＲ２によって第２のクロック信号群が実現されている。

　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインに駆動用映像信号を印加する。第１のゲートドライバ１１０Ｌは、表示制御回路２００から出力される第１のゲートスタートパルス信号ＧＳＰ（Ｌ），第１のゲートエンドパルス信号ＧＥＰ（Ｌ），クロックＣＫＬ１，およびクロックＣＫＬ２に基づいて、アクティブな走査信号の各第１のゲートバスラインへの印加を１垂直走査期間を周期として繰り返す。第２のゲートドライバ１１０Ｒは、表示制御回路２００から出力される第２のゲートスタートパルス信号ＧＳＰ（Ｒ），第２のゲートエンドパルス信号ＧＥＰ（Ｒ），クロックＣＫＲ１，およびクロックＣＫＲ２に基づいて、アクティブな走査信号の各第２のゲートバスラインへの印加を１垂直走査期間を周期として繰り返す。補助容量配線ドライバ４００は、表示制御回路２００から出力される補助容量配線制御信号ＳＨに基づいて、補助容量配線ＣＳＬに所定の電位ＶＣＳを与える。

　以上のようにして、各ソースバスラインに駆動用映像信号が印加され、各第１のゲートバスラインおよび各第２のゲートバスラインに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部１０２に表示される。

＜２．液晶パネルの内部の構成＞
　図１は、本実施形態における液晶パネル１００の内部の構成を示すブロックである。図１に示すように、液晶パネル１００には、表示部１０２を中心として、ゲートバスラインが延びる方向についての一端側（図１では左側）に第１のゲートドライバ１１０Ｌが設けられ、他端側（図１では右側）に第２のゲートドライバ１１０Ｒが設けられている。

　第１のゲートドライバ１１０Ｌは、ｎ段からなるシフトレジスタ１１１を有している。上述したように表示部１０２にはｎ行×ｍ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ１１１の各段が設けられている。以下においては、シフトレジスタの各段を構成する回路のことを「段構成回路」という。第１のゲートドライバ１１０Ｌ内のシフトレジスタ（以下、「第１のシフトレジスタ」ともいう。）１１１には、ｎ個の段構成回路１１Ｌ１～１１Ｌｎが含まれている。それらｎ個の段構成回路１１Ｌ１～１１Ｌｎは互いに直列に接続されている。段構成回路１１Ｌ１～１１Ｌｎはそれぞれ第１のゲートバスラインＧＬ（Ｌ１）～ＧＬ（Ｌｎ）に接続されている。

　これに対して、第２のゲートドライバ１１０Ｒは、（２ｎ－１）段からなるシフトレジスタ１１２を有している。すなわち、第２のゲートドライバ１１０Ｒ内のシフトレジスタ（以下、「第２のシフトレジスタ」ともいう。）１１２には、（２ｎ－１）個の段構成回路が含まれている。それら（２ｎ－１）個の段構成回路は互いに直列に接続されている。このような構成において、それら（２ｎ－１）個の段構成回路のうちのｎ個の段構成回路１１Ｒ１～１１Ｒｎはそれぞれ第２のゲートバスラインＧＬ（Ｒ１）～ＧＬ（Ｒｎ）に接続されているが、それ以外の段構成回路１１Ｒｉｄ（ｉは１以上ｎ－１以下の整数）は第２のゲートバスラインには接続されていない。第２のゲートバスラインに接続されていない段構成回路１１Ｒｉｄは、図１に示すように、第２のゲートバスラインに接続されている段構成回路に着目したときに互いに隣接する任意の２つの段構成回路の間に設けられている。これら段構成回路１１Ｒｉｄは、第１のシフトレジスタ１１１の動作と第２のシフトレジスタ１１２の動作との同期を取るために設けられており、いわゆるダミーの回路として機能する。以下、これら段構成回路１１Ｒｉｄのことを「ダミー出力用段構成回路」という。なお、本実施形態においては、段構成回路１１Ｒ１～１１Ｒｎによって走査信号出力用段が実現され、ダミー出力用段構成回路１１Ｒｉｄによってダミー段が実現されている。また、本実施形態においては最終段の段構成回路１１Ｒｎの次段にはダミー出力用段構成回路が設けられていないが、最終段の段構成回路１１Ｒｎの次段にもダミー出力用段構成回路を備える構成にしても良い。

　表示部１０２内においては、第１のサブ画素部Ｐｉｘ１は第１のゲートバスラインに接続され、第２のサブ画素部Ｐｉｘ２は第２のゲートバスラインに接続されている。より詳しくは、第１のサブ画素部Ｐｉｘ１内の薄膜トランジスタ７１のゲート電極が第１のゲートバスラインに接続され、第２のサブ画素部Ｐｉｘ２内の薄膜トランジスタ７１のゲート電極が第２のゲートバスラインに接続されている（図３参照）。第１のゲートバスラインＧＬ（Ｌ１）～ＧＬ（Ｌｎ）にはそれぞれ第１シフトレジスタ１１１内の段構成回路１１Ｌ１～１１Ｌｎから走査信号Ｇｏｕｔ（Ｌ１）～Ｇｏｕｔ（Ｌｎ）が印加され、第２のゲートバスラインＧＬ（Ｒ１）～ＧＬ（Ｒｎ）にはそれぞれ第２シフトレジスタ１１２内の段構成回路１１Ｒ１～１１Ｒｎから走査信号Ｇｏｕｔ（Ｒ１）～Ｇｏｕｔ（Ｒｎ）が印加される。

　次に、図４および図５を参照しつつ、本実施形態におけるシフトレジスタの詳しい構成について説明する。図４は、第１のシフトレジスタ１１１のうちの（ｋ－１）段目から（ｋ＋２）段目までを構成する段構成回路１１Ｌ（ｋ－１）～１１Ｌ（ｋ＋２）の詳細な構成を示すブロック図である。なお、ｋは２以上で（ｎ－２）以下の偶数とする。第１シフトレジスタ１１１の各段（各段構成回路）には、クロックＶＣＬＫを受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、出力信号Ｑを出力するための出力端子とが設けられている。

　第１のシフトレジスタ１１１の各段（各段構成回路）の入力端子に与えられる信号は次のようになっている。奇数段目については、クロックＣＫＬ１がクロックＶＣＬＫとして与えられ、偶数段目については、クロックＣＫＬ２がクロックＶＣＬＫとして与えられる。また、任意の段について、前段からの出力信号Ｑがセット信号Ｓとして与えられ、次段からの出力信号Ｑがリセット信号Ｒとして与えられる。但し、１段目については、第１のゲートスタートパルス信号ＧＳＰ（Ｌ）がセット信号Ｓとして与えられ、ｎ段目（最終段目）については、第１のゲートエンドパルス信号ＧＥＰ（Ｌ）がリセット信号Ｒとして与えられる。なお、ローレベルの直流電源電位ＶＳＳについては、全ての段構成回路に共通的に与えられる。第１のシフトレジスタ１１１の各段（各段構成回路）からは出力信号Ｑが出力される。各段からの出力信号Ｑは、対応する第１のゲートバスラインに走査信号Ｇｏｕｔとして与えられるとともに、リセット信号Ｒとして前段に与えられ、セット信号Ｓとして次段に与えられる。

　以上のような構成において、第１のシフトレジスタ１１１の１段目にセット信号Ｓとしての第１のゲートスタートパルス信号ＧＳＰ（Ｌ）のパルスが与えられると、クロックＣＫＬ１およびクロックＣＫＬ２に基づいて、各段からの出力信号Ｑに含まれるシフトパルスが１段目からｎ段目へと順次に転送される。そして、このシフトパルスの転送に応じて、各段から出力される走査信号Ｇｏｕｔが順次にアクティブとなる。

　なお、第２のシフトレジスタ１１２についても、第１のシフトレジスタ１１１と同様の構成となっている。但し、ダミー出力用段構成回路からの出力信号Ｑは、前段にリセット信号Ｒとして与えられ、次段にセット信号Ｓとして与えられるが、表示部１０２内の第２のゲートバスラインには与えられない。また、各段にはクロックＶＣＬＫとしてクロックＣＫＲ１またはクロックＣＫＲ２が与えられる。さらに、１段目については、第２のゲートスタートパルス信号ＧＳＰ（Ｒ）がセット信号Ｓとして与えられ、最終段目については、第２のゲートエンドパルス信号ＧＥＰ（Ｒ）がリセット信号Ｒとして与えられる。

　図５は、段構成回路の構成（シフトレジスタの１段分の構成）を示す回路図である。段構成回路は、図５に示すように、３個の薄膜トランジスタＴ１，Ｔ２，およびＴ３を備えている。また、この段構成回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、３個の入力端子５１～５３と１個の出力端子（出力ノード）５４とを有している。ここで、セット信号Ｓを受け取る入力端子には符号５１を付し、クロックＶＣＬＫを受け取る入力端子には符号５２を付し、リセット信号Ｒを受け取る入力端子には符号５３を付している。薄膜トランジスタＴ１のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、薄膜トランジスタＴ１のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。薄膜トランジスタＴ１のゲート端子と薄膜トランジスタＴ２のソース端子とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを以下「第１ノード」といい、符号Ｎ１を付す。

　薄膜トランジスタＴ１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子５３に接続され、ソース端子は出力端子５４に接続されている。薄膜トランジスタＴ２については、ゲート端子およびドレイン端子は入力端子５１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＴ３については、ゲート端子は入力端子５２に接続され、ドレイン端子は出力端子５４に接続され、ソース端子には直流電源電位ＶＳＳが与えられている。

　次に、各構成要素のこの段構成回路における機能について説明する。薄膜トランジスタＴ１は、第１ノードＮ１の電位がハイレベルになっているときに、クロックＶＣＬＫの電位を出力端子５４に与える。薄膜トランジスタＴ２は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ３は、リセット信号Ｒがハイレベルになっているときに、出力端子５４の電位を直流電源電位ＶＳＳに向けて変化させる。

　なお、本実施形態においては、薄膜トランジスタＴ１によって出力制御用スイッチング素子が実現され、薄膜トランジスタＴ２によって第１ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＴ３によって出力ノードターンオフ用スイッチング素子が実現されている。

＜３．動作＞
＜３．１　段構成回路の動作＞
　図５および図６を参照しつつ、本実施形態における段構成回路の動作について説明する。図６に示すように、時点ｔ１０以前の期間には、第１ノードＮ１の電位および出力信号Ｑ（出力端子５４）の電位はローレベルとなっている。また、入力端子５３には、所定期間おきにハイレベルとなるクロックＶＣＬＫが与えられている。なお、図６に関し、実際の波形にはいくらかの遅延が生じるが、ここでは理想的な波形を示している。

　時点ｔ１０になると、入力端子５１にセット信号Ｓのパルスが与えられる。薄膜トランジスタＴ２は図５に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ２はオン状態となる。これにより、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ１はオン状態となる。ここで、ｔ１０～ｔ１１の期間中、クロックＶＣＬＫはローレベルとなっている。このため、この期間中、出力信号Ｑはローレベルで維持される。

　時点ｔ１１になると、クロックＶＣＬＫがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１はオン状態となっているので、入力端子５３の電位の上昇とともに出力端子５４の電位は上昇する。ここで、上述したように、薄膜トランジスタＴ１のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、薄膜トランジスタＴ１のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。このため、ブートストラップ効果によって、第１ノードＮ１の電位は大きく上昇する。その結果、薄膜トランジスタＴ１には大きな電圧が印加され、出力信号Ｑの電位は、クロックＶＣＬＫのハイレベルの電位にまで上昇する。これにより、この段構成回路の出力端子５４に接続されているゲートバスラインが選択状態となる。なお、ｔ１１～ｔ１２の期間中、リセット信号Ｒはローレベルとなっている。このため、薄膜トランジスタＴ３はオフ状態で維持されるので、この期間中に出力信号Ｑの電位が低下することはない。

　時点ｔ１２になると、クロックＶＣＬＫはハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５４の電位は低下し、更に寄生容量Ｃｇｄ，Ｃｇｓを介して第１ノードＮ１の電位も低下する。また、時点ｔ１２には、入力端子５２にリセット信号Ｒのパルスが与えられる。これにより、薄膜トランジスタＴ３はオン状態となる。その結果、出力端子５４の電位すなわち出力信号Ｑの電位はローレベルにまで低下する。

＜３．２　ゲートドライバの動作＞
　次に、段構成回路についての上述した動作を踏まえ、図７を参照しつつゲートドライバ（第１のゲートドライバ１１０Ｌおよび第２のゲートドライバ１１０Ｒ）の動作について説明する。この液晶表示装置の動作期間を通じて、第１のゲートドライバ１１０Ｌには、互いに位相が１８０度ずれた２相のクロック信号であるクロックＣＫＬ１およびクロックＣＫＬ２が与えられ、第２のゲートドライバ１１０Ｒには、互いに位相が１８０度ずれた２相のクロック信号であるクロックＣＫＲ１およびクロックＣＫＲ２が与えられる。クロックＣＫＲ１，ＣＫＲ２の周波数は、図７に示すように、クロックＣＫＬ１，ＣＫＬ２の周波数の２倍になっている。

　時点ｔ０になると、第１のゲートドライバ１１０Ｌに第１のゲートスタートパルス信号ＧＳＰ（Ｌ）のパルスが与えられる。このパルスは、第１のシフトレジスタ１１１の１段目の段構成回路１１Ｌ１に入力される。なお、時点ｔ０から時点ｔ２までの期間には、クロックＶＣＬＫとして段構成回路１１Ｌ１に与えられるクロックＣＫＬ１はローレベルで維持されるので、走査信号Ｇｏｕｔ（Ｌ１）はローレベルで維持される。

　時点ｔ１になると、第２のゲートドライバ１１０Ｒに第２のゲートスタートパルス信号ＧＳＰ（Ｒ）のパルスが与えられる。このパルスは、第２のシフトレジスタ１１２の１段目の段構成回路１１Ｒ１に入力される。なお、時点ｔ１から時点ｔ２までの期間には、クロックＶＣＬＫとして段構成回路１１Ｒ１に与えられるクロックＣＫＲ１はローレベルで維持されるので、走査信号Ｇｏｕｔ（Ｒ１）はローレベルで維持される。

　時点ｔ２になると、クロックＣＫＬ１がローレベルからハイレベルに変化する。これにより、段構成回路１１Ｌ１からの出力信号Ｑすなわち走査信号Ｇｏｕｔ（Ｌ１）がローレベルからハイレベルに変化する。また、時点ｔ２には、クロックＣＫＲ１がローレベルからハイレベルに変化する。これにより、段構成回路１１Ｒ１からの出力信号Ｑすなわち走査信号Ｇｏｕｔ（Ｒ１）がローレベルからハイレベルに変化する。

　時点ｔ３になると、クロックＣＫＲ２がローレベルからハイレベルに変化し、段構成回路１１Ｒ１の次の段のダミー出力用段構成回路１１Ｒ１ｄからの出力信号Ｇｏｕｔ（Ｒ１ｄ）がローレベルからハイレベルに変化する。当該出力信号Ｇｏｕｔ（Ｒ１ｄ）は、リセット信号Ｒとして段構成回路１１Ｒ１に与えられる。これにより、時点ｔ３には、走査信号Ｇｏｕｔ（Ｒ１）がハーレベルからローレベルに変化する。

　時点ｔ４になると、クロックＣＫＬ２がローレベルからハイレベルに変化し、段構成回路１１Ｌ２からの出力信号Ｑすなわち走査信号Ｇｏｕｔ（Ｌ２）がローレベルからハイレベルに変化する。当該走査信号Ｇｏｕｔ（Ｌ２）は、リセット信号Ｒとして段構成回路１１Ｌ１に与えられる。これにより、走査信号Ｇｏｕｔ（Ｌ１）がハイレベルからローレベルに変化する。また、時点ｔ４には、クロックＣＫＲ１がローレベルからハイレベルに変化する。これにより、段構成回路１１Ｒ２からの出力信号Ｑすなわち走査信号Ｇｏｕｔ（Ｒ２）がローレベルからハイレベルに変化する。当該走査信号Ｇｏｕｔ（Ｒ２）は、リセット信号Ｒとしてダミー出力用段構成回路１１Ｒ１ｄに与えられる。これにより、当該ダミー出力用段構成回路１１Ｒ１ｄからの出力信号Ｇｏｕｔ（Ｒ１ｄ）がハイレベルからローレベルに変化する。

　以上のような動作が繰り返されることによって、図７で符号Ｔ１で示す長さの期間（以下、単に「期間Ｔ１」ともいう。）ずつ順次にハイレベルとなる走査信号Ｇｏｕｔ（Ｌ１）～Ｇｏｕｔ（Ｌｎ）が第１のゲートバスラインＧＬ（Ｌ１）～ＧＬ（Ｌｎ）に対して１行ずつ順次に与えられる。また、図７で符号Ｔ２で示す長さの期間（以下、単に「期間Ｔ２」ともいう。）ずつ順次にハイレベルとなる走査信号Ｇｏｕｔ（Ｒ１）～Ｇｏｕｔ（Ｒｎ）が第２のゲートバスラインＧＬ（Ｒ１）～ＧＬ（Ｒｎ）に対して１行ずつ順次に与えられる。これにより、第１のゲートバスラインＧＬ（Ｌ１）～ＧＬ（Ｌｎ）に接続されている第１のサブ画素部Ｐｉｘ１においては、符号Ｔ１で示す長さの期間、画素容量への充電が行われる。一方、第２のゲートバスラインＧＬ（Ｒ１）～ＧＬ（Ｒｎ）に接続されている第２のサブ画素部Ｐｉｘ２においては、符号Ｔ２で示す長さの期間、画素容量への充電が行われる。

＜４．サブ画素部における充電＞
　次に、ゲートドライバが上述のように動作することによって第１のサブ画素部Ｐｉｘ１および第２のサブ画素部Ｐｉｘ２でどのように画素容量への充電が行われるかについて説明する。本実施形態においては、クロックＣＫＲ１，ＣＫＲ２の周波数は、クロックＣＫＬ１，ＣＫＬ２の周波数の２倍になっている（図７参照）。従って、図７に関し、期間Ｔ１の長さと期間Ｔ２の長さとの関係については、次式（１）が成立する。
　Ｔ２＝（１／２）×Ｔ１　　　・・・（１）
このため、各行において、第２のサブ画素部Ｐｉｘ２での充電期間の長さは、第１のサブ画素部Ｐｉｘ１での充電期間の長さの２分の１となる。なお、図８に、第１のサブ画素部Ｐｉｘ１および第２のサブ画素部Ｐｉｘ２における充電期間を模式的に示している。

　ところで、図９に示すように、第１のゲートバスラインに印加される走査信号Ｇｏｕｔ（Ｌ）が例えば時点ｔａ０に立ち上がると、当該第１のゲートバスラインに接続された第１のサブ画素部Ｐｉｘ１（図３参照）において、薄膜トランジスタ７１のゲート電圧がオンレベルとなり、当該薄膜トランジスタ７１のドレイン電位（画素電極７２の電位）ＶＤ（Ｌ）が時点ｔａ０から徐々に上昇する。走査信号Ｇｏｕｔ（Ｌ）は時点ｔａ２に立ち下がるところ、時点ｔａ２には、ドレイン電位ＶＤ（Ｌ）はＶｃｈ（Ｌ）にまで上昇している。この電位Ｖｃｈ（Ｌ）が、第１のサブ画素部Ｐｉｘ１における充電電位となる。また、時点ｔａ０には、第２のゲートバスラインに印加される走査信号Ｇｏｕｔ（Ｒ）も立ち上がる。これにより、当該第２のゲートバスラインに接続された第２のサブ画素部Ｐｉｘ２において、薄膜トランジスタ７１のゲート電圧がオンレベルとなり、当該薄膜トランジスタ７１のドレイン電位ＶＤ（Ｒ）が時点ｔａ０から徐々に上昇する。走査信号Ｇｏｕｔ（Ｒ）は時点ｔａ１に立ち下がるところ、時点ｔａ１には、ドレイン電位ＶＤ（Ｒ）はＶｃｈ（Ｒ）にまで上昇している。この電位Ｖｃｈ（Ｒ）が、第２のサブ画素部Ｐｉｘ２における充電電位となる。ここで、上式（１）が成立していることより、第１のサブ画素部Ｐｉｘ１における充電電位Ｖｃｈ（Ｌ）と第２のサブ画素部Ｐｉｘ２における充電電位Ｖｃｈ（Ｒ）との関係については、次式（２）が成立する。
　Ｖｃｈ（Ｌ）＝Ｚ×Ｖｃｈ（Ｒ）　　　・・・（２）
ここで、Ｚは、第１のサブ画素部Ｐｉｘ１および第２のサブ画素部Ｐｉｘ２における薄膜トランジスタ７１のゲートオン期間の長さに依存するパラメータである。

　一般にＱ＝Ｃ×Ｖ（Ｑ：電荷量、Ｃ：コンデンサの容量値、Ｖ：コンデンサの両端間の電圧）が成立することから、充電される電荷量をＱｄ，ドレイン電位（充電電位）をＶｄ，ドレイン容量をＣｄとすると、次式（３）が成立する。但し、対向電極（共通電極）７５および補助容量配線（補助容量電極）ＣＳＬの電位を０と仮定する。
　Ｖｄ＝Ｑｄ／Ｃｄ　　　・・・（３）
また、第１のサブ画素部Ｐｉｘ１に関し、充電される電荷量をＱｄ（Ｌ），ドレイン容量をＣｄ（Ｌ）とすると、上式（３）より、充電電位Ｖｃｈ（Ｌ）は次式（４）で表される。
　Ｖｃｈ（Ｌ）＝Ｑｄ（Ｌ）／Ｃｄ（Ｌ）　　　・・・（４）
さらに、第２のサブ画素部Ｐｉｘ２に関し、充電される電荷量をＱｄ（Ｒ），ドレイン容量をＣｄ（Ｒ）とすると、上式（３）より、充電電位Ｖｃｈ（Ｒ）は次式（５）で表される。
　Ｖｃｈ（Ｒ）＝Ｑｄ（Ｒ）／Ｃｄ（Ｒ）　　　・・・（５）

　充電される電荷量Ｑｄについては、薄膜トランジスタ７１が単位時間に流すことのできる電荷量Ｑｔｆｔすなわち電流Ｉｄの大きさと、薄膜トランジスタ７１のゲートオン期間の長さとによって制御することができる。従って、上式（４），（５）に関し、Ｃｄ（Ｌ）とＣｄ（Ｒ）とが等しくされ、かつ、第１のサブ画素部Ｐｉｘ１と第２のサブ画素部Ｐｉｘ２とに等しいソース電位（映像信号の電位）が与えられていても、第１のサブ画素部Ｐｉｘ１と第２のサブ画素部Ｐｉｘ２とで薄膜トランジスタ７１のゲートオン期間の長さを異ならせることによって、Ｖｃｈ（Ｌ）とＶｃｈ（Ｒ）とを異なる大きさにすることができる。

＜５．効果＞
　本実施形態によれば、２Ｇ－１Ｄ構成による画素分割方式を採用する液晶表示装置において、ゲートドライバは、ガラス基板上にモノリシックに形成されている。ここで、一方のサブ画素部（第１のサブ画素部Ｐｉｘ１）に対応して設けられている第１のゲートバスラインを駆動するための第１のゲートドライバ１１０Ｌは、各第１のゲートバスラインに対応する段構成回路が直列に接続された構成のシフトレジスタ（第１のシフトレジスタ１１１）を備えており、他方のサブ画素部（第２のサブ画素部Ｐｉｘ２）に対応して設けられている第２のゲートバスラインを駆動するための第２のゲートドライバ１１０Ｒは、各第２のゲートバスラインに対応する段構成回路と各段構成回路につき１つ設けられたダミー出力用段構成回路とが直列に接続された構成のシフトレジスタ（第２のシフトレジスタ１１２）を備えている。このような構成において、第２のシフトレジスタ１１２の動作を制御するクロックＣＫＲ１，ＣＫＲ２の周波数は、第１のシフトレジスタ１１１の動作を制御するクロックＣＫＬ１，ＣＫＬ２の周波数の２倍にされている。このため、各行において、第１のサブ画素部Ｐｉｘ１と第２のサブ画素部Ｐｉｘ２とでは同じタイミングで画素容量への充電が開始され、かつ、第２のサブ画素部Ｐｉｘ２における充電期間の長さは第１のサブ画素部Ｐｉｘ１における充電期間の長さの２分の１とされる。これにより、ゲートドライバがモノリシック化された構成の液晶表示装置において、第１のサブ画素部Ｐｉｘ１における充電電位と第２のサブ画素部Ｐｉｘ２における充電電位とを異なる大きさにすることができる。以上より、画素分割方式を採用する液晶表示装置を、ゲートドライバ用のＩＣチップを備えることなく実現することができる。

　図１０を参照しつつ、本実施形態におけるＩＣチップ削減の効果について説明する。なお、図１０において、ｐは、一般的な液晶表示装置（画素分割方式を採用していない液晶表示装置）に設けられているゲートドライバ用ＩＣチップの数を示し、ｑは、一般的な液晶表示装置に設けられているソースドライバ用ＩＣチップの数を示している。２Ｇ－１Ｄ構成の従来の液晶表示装置においては、一般的な液晶表示装置の２倍の数のゲートバスラインを駆動するために、２ｐ個のゲートドライバ用ＩＣチップが設けられていた。１Ｇ－２Ｄ構成の従来の液晶表示装置においては、一般的な液晶表示装置の２倍の数のソースバスラインを駆動するために、２ｑ個のソースドライバ用ＩＣチップが設けられていた。これらに対して、本実施形態においては、ゲートドライバがモノリシック化されているので、ゲートドライバ用ＩＣチップは設けられていない。また、１Ｇ－２Ｄ構成の従来の液晶表示装置と比較して、ソースドライバ用ＩＣチップの数は２分の１となっている。このように、画素分割方式を採用する従来の液晶表示装置と比較して、パネル駆動用のＩＣチップの数を削減することができる。これにより、画素分割方式を採用する液晶表示装置についてのコストの低減が可能となる。

＜６．変形例＞
　以下、上記実施形態の変形例について説明する。

＜６．１　第１の変形例＞
　第２のシフトレジスタに関し、上記実施形態においては、ダミー出力用段構成回路は画素マトリクスの各行につき１個だけ設けられていた。しかしながら、本発明はこれに限定されず、画素マトリクスの各行につき複数個のダミー出力用段構成回路を備える構成にしても良い。そこで、以下、第２のシフトレジスタの構成についての変形例を第１の変形例として説明する。

　図１１は、上記実施形態の第１の変形例における第２のシフトレジスタ１１３の構成を示すブロック図である。本変形例においては、図１１に示すように、ダミー出力用段構成回路が画素マトリクスの各行につき３個設けられている（但し、最終行を除く）。なお、第１のシフトレジスタ１１１については、上記実施形態と同様の構成である。

　以上のような構成において、図１２に示すように、第２のシフトレジスタ１１３の動作を制御するクロックＣＫＲ１，ＣＫＲ２の周波数は、第１のシフトレジスタ１１１の動作を制御するクロックＣＫＬ１，ＣＫＬ２の周波数の４倍にされる。これにより、本変形例においては、図１２に示すように、第２のゲートバスラインに印加される走査信号がハイレベルで維持される期間Ｔ３の長さは、第１のゲートバスラインに印加される走査信号がハイレベルで維持される期間Ｔ１の４分の１となる。その結果、各行において、第２のサブ画素部Ｐｉｘ２での充電期間の長さは、第１のサブ画素部Ｐｉｘ１での充電期間の長さの４分の１となる。なお、図１３に、第１のサブ画素部Ｐｉｘ１および第２のサブ画素部Ｐｉｘ２における充電期間を模式的に示している。

　このように、本変形例においても、ゲートドライバがモノリシック化された構成の液晶表示装置において、第１のサブ画素部Ｐｉｘ１における充電電位と第２のサブ画素部Ｐｉｘ２における充電電位とを異なる大きさにすることができる。これにより、画素分割方式を採用する液晶表示装置を、ゲートドライバ用のＩＣチップを備えることなく実現することができる。

　なお、画素マトリクスの各行につきＪ個のダミー出力用段構成回路を備える構成にした場合、第２のシフトレジスタの動作を制御するクロックＣＫＲ１，ＣＫＲ２の周波数を、第１のシフトレジスタの動作を制御するクロックＣＫＬ１，ＣＫＬ２の周波数の（Ｊ＋１）倍にすれば良い。例えば、画素マトリクスの各行につき２個のダミー出力用段構成回路を備える構成として、クロックＣＫＲ１，ＣＫＲ２の周波数をクロックＣＫＬ１，ＣＫＬ２の周波数の３倍にすることもできる。

＜６．２　第２の変形例＞
　上記実施形態においては、図５に示す構成の段構成回路を例に挙げて説明したが、段構成回路の構成については特に限定されない。そこで、以下、段構成回路の構成についての変形例を第２の変形例として説明する。

　図１４は、上記実施形態の第２の変形例における段構成回路の構成を示す回路図である。この段構成回路は、４個の薄膜トランジスタＴ６１～Ｔ６４を備えている。また、この段構成回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、４個の入力端子６１～６４と１個の出力端子６５とを有している。薄膜トランジスタＴ６１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子６３に接続され、ソース端子は出力端子６５に接続されている。薄膜トランジスタＴ６２については、ゲート端子およびドレイン端子は入力端子６１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＴ６３については、ゲート端子は入力端子６２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子には直流電源電位ＶＳＳが与えられている。薄膜トランジスタＴ６４については、ゲート端子は入力端子６４に接続され、ドレイン端子は出力端子６５に接続され、ソース端子には直流電源電位ＶＳＳが与えられている。このような構成において、入力端子６３には２相のクロック信号のうちの一方が与えられ、入力端子６４には２相のクロック信号のうちの他方が与えられる。

　本変形例によると、出力信号Ｑが所定期間だけハイレベルで維持された後のタイミング（図６の時点ｔ１２のタイミング）で、リセット信号Ｒに基づいて第１ノードＮ１の電位がローレベルにされる。このため、第１ノードＮ１の電位が充分に高められた後に、当該第１ノードＮ１の電位を確実にローレベルにまで低下させることができる。また、出力端子６５の電位はクロックＶＣＬＫ２に基づいてローレベルにされるので、当該クロックＶＣＬＫ２がローレベルからハイレベルに変化する毎に出力端子６５の電位がローレベルにまで低下する。以上より、出力端子６５から異常なパルスが出力されることの抑制が可能となる。

　１００…液晶パネル
　１０２…表示部
　１１０Ｌ…第１のゲートドライバ
　１１０Ｒ…第２のゲートドライバ
　１１１…第１のシフトレジスタ
　１１２，１１３…第２のシフトレジスタ
　２００…表示制御回路
　３００…ソースドライバ
　ＧＬ（Ｌ１）～ＧＬ（Ｌｎ）…第１のゲートバスライン
　ＧＬ（Ｒ１）～ＧＬ（Ｒｎ）…第２のゲートバスライン
　ＳＬ１～ＳＬｍ…ソースバスライン
　Ｐｉｘ１…第１のサブ画素部
　Ｐｉｘ２…第２のサブ画素部
　Ｇｏｕｔ（Ｌ１）～Ｇｏｕｔ（Ｌｎ）…第１のゲートバスラインに印加される走査信号
　Ｇｏｕｔ（Ｒ１）～Ｇｏｕｔ（Ｒｎ）…第２のゲートバスラインに印加される走査信号
　ＣＫ１Ｌ，ＣＫ２Ｌ，ＣＫＲ１，ＣＫＲ２…クロック
　Ｓ…セット信号
　Ｒ…リセット信号
　Ｑ…段構成回路からの出力信号

Claims (4)

1. 　表示部と、
   　第１のスイッチング素子と該第１のスイッチング素子の第１の導通端子に接続された第１の画素電極と該第１の画素電極の電位に応じて電荷を蓄積する第１の画素容量とを含む第１のサブ画素部および第２のスイッチング素子と該第２のスイッチング素子の第１の導通端子に接続された第２の画素電極と該第２の画素電極の電位に応じて電荷を蓄積する第２の画素容量とを含む第２のサブ画素部からなり、前記表示部にｎ行×ｍ列の画素マトリクス（ｎおよびｍは自然数）を形成する画素部と、
   　前記画素マトリクスの各行に対応して設けられ、前記第１のスイッチング素子の制御端子に接続された第１の走査信号線と、
   　前記画素マトリクスの各行に対応して設けられ、前記第２のスイッチング素子の制御端子に接続された第２の走査信号線と、
   　前記画素マトリクスの各列に対応して設けられ、前記第１のスイッチング素子の第２の導通端子と前記第２のスイッチング素子の第２の導通端子とに接続された映像信号線と、
   　前記第１の走査信号線を駆動する第１の走査信号線駆動回路と、
   　前記第２の走査信号線を駆動する第２の走査信号線駆動回路と、
   　前記映像信号線を駆動する映像信号線駆動回路と
   を備えた液晶表示装置であって、
   　前記表示部と前記第１の走査信号線駆動回路と前記第２の走査信号線駆動回路とは、１枚の基板上にモノリシックに形成され、
   　前記第１の走査信号線駆動回路は、各第１の走査信号線に対応する段からなる複数の段によって構成された第１のシフトレジスタを有し、
   　前記第１のシフトレジスタは、互いに位相が１８０度ずらされた２相のクロック信号である第１のクロック信号群に基づいて、前記複数の段から１段ずつ順次にオンレベルとなる走査信号を出力し、
   　前記第２の走査信号線駆動回路は、各第２の走査信号線に対応する段からなる複数の走査信号出力用段および互いに隣接する任意の２個の走査信号出力用段の間にＪ個（Ｊは自然数）ずつ設けられた複数のダミー段によって構成された第２のシフトレジスタを有し、
   　前記第２のシフトレジスタは、互いに位相が１８０度ずらされた２相のクロック信号である第２のクロック信号群に基づいて、前記複数の走査信号出力用段から１段ずつ順次にオンレベルとなる走査信号を出力し、
   　前記第２のクロック信号群の周波数は、前記第１のクロック信号群の周波数のＪ＋１倍とされていることを特徴とする、液晶表示装置。
2. 　前記ダミー段は、互いに隣接する任意の２個の走査信号出力用段の間に１個ずつ設けられていることを特徴とする、請求項１に記載の液晶表示装置。
3. 　前記第１の走査信号線駆動回路は、前記第１の走査信号線および前記第２の走査信号線が延びる方向についての前記表示部の一端側に設けられ、
   　前記第２の走査信号線駆動回路は、前記第１の走査信号線および前記第２の走査信号線が延びる方向についての前記表示部の他端側に設けられていることを特徴とする、請求項１に記載の液晶表示装置。
4. 　前記第１のシフトレジスタおよび前記第２のシフトレジスタを構成する各段は、
   　　走査信号を出力するための出力ノードと、
   　　前記出力ノードに第２の導通端子が接続された出力制御用スイッチング素子と、
   　　前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
   　　前記第１ノードに第２の導通端子が接続され、前段の出力ノードからの出力信号が制御端子および第１の導通端子に与えられる第１ノードターンオン用スイッチング素子と、
   　　前記出力ノードに第１の導通端子が接続され、オフレベルの電位が第２の導通端子に与えられ、次段の出力ノードからの出力信号が制御端子に与えられる出力ノードターンオフ用スイッチング素子と
   を備え、
   　前記第１のシフトレジスタにおいては、前記出力制御用スイッチング素子の第１の導通端子には、前記第１のクロック信号群に含まれる２相のクロック信号のいずれかが与えられ、
   　前記第２のシフトレジスタにおいては、前記出力制御用スイッチング素子の第１の導通端子には、前記第２のクロック信号群に含まれる２相のクロック信号のいずれかが与えられることを特徴とする、請求項１に記載の液晶表示装置。

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