WO2011019080A1

WO2011019080A1 - 回路基板及びその製造方法

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Publication number: WO2011019080A1
Application number: PCT/JP2010/063782
Authority: WO
Inventors: 正夫佐久間; 大塚　寛治
Original assignee: Sklink; SK Link Co Ltd
Current assignee: Sklink; SK Link Co Ltd
Priority date: 2009-08-13
Filing date: 2010-08-13
Publication date: 2011-02-17
Anticipated expiration: 2012-02-13

Abstract

【課題】信頼性の高い回路基板を低コストで供給する。【解決手段】例えば、開口部１０１を介してチップ取り出し電極２を含む基板１の一部表面が露出するようメタルマスク１００を基板１に被せ、イオン化された被着金属に、０．０１ｅＶから２５０ｅＶの被着エネルギを与えるイオンプレーティング法により金属導体を形成した後、メタルマスク１００を剥離することによって、基板１の一部表面に形成された金属導体からなる配線層２１を形成する。これにより、フォトリソグラフィー法を用いることなく、基板上に配線層２１を直接形成することができるため、生産性が高く低コストな回路基板を提供することが可能となる。

Description

回路基板及びその製造方法

　本発明は、回路基板及びその製造方法に関し、特に、他の基板と接続するための外部端子電極が形成された回路基板及びその製造方法に関する。本発明はまた、それらを適用した半導体装置及びその製造方法並びにシステムに関する。本発明はさらには、ウエハレベルパッケージ構造およびその製造方法に関するものである。

　近年、コンピュータや移動体通信機器など半導体チップを用いた回路システムに対しては、小型化の要求が非常に高まっている。このような要求を満たすため、半導体チップはそのチップサイズに近いチップサイズパッケージ（ＣＳＰ）に実装されることがある。

　ＣＳＰを実現する方法の一つとして、ウエハレベルパッケージ（ＷＬＰ）と呼ばれるパッケージング方法が知られている（特許文献１，２参照）。ＷＬＰは、ダイシングにより個片化する前のシリコンウエハに対して外部端子電極などを形成する方法であり、ダイシングによる個片化は、ＷＬＰの後に行われる。ＷＬＰを用いれば、多数の半導体チップに対して外部端子電極などの形成を同時に行うことができるため、生産性を高めることができると期待されている。

特開２００４－３１９７９２号公報特開２００７－１５７８７９号公報

　しかしながら、ＷＬＰは、内部端子電極を有する基板を製造する前工程以後の工程であり、ボンディングワイヤを用いた一般的なパッケージング方法とは異なり、基板を含む最終製品に仕上げる後工程において一般的にフォトリソグラフィー工程（レジスト塗布、露光、現像、レジスト剥離）が含まれるため、製造コストが高いという問題があった。例えば、特許文献１の図９には、フォトリソグラフィー法によって配線層（１２）をパターニングし、さらに、フォトリソグラフィー法によって絶縁層（２１）をパターニングした後、外部端子電極（３１）を形成する方法が記載されている。また、特許文献２の図３～図４にも、フォトリソグラフィー法によって配線層（１３）をパターニングし、さらに、フォトリソグラフィー法によって絶縁層（１５）をパターニングした後、外部端子電極（１６）を形成する方法が記載されている。

　このような問題は半導体チップのＷＬＰに限らず、微細な内部回路が形成された各種回路基板に外部端子電極を形成する他のケースにおいても生じる問題である。

　このため、微細な内部回路が形成された回路基板、特にシリコンウエハにウエハレベルで外部端子電極を形成するより安価な方法が求められている。

　更に、本発明者らは、次のことにも気がついた。例えば、回路基板とその他の機能チップとを混載したシステムインパッケージ（ＳＩＰ）の半導体装置を考える場合、その半導体装置のパッケージサイズにおいてもパッケージ内に含まれる半導体チップのサイズに近いパッケージ（ＣＳＰ）に実装することが望ましい。例えば、回路基板に含まれる第１のチップとその第１のチップと通信する第２のチップは、チップサイズが異なり、それらチップを積層構造にするには、チップレベルでの実装技術が必要である。好ましくは、更なる小型化と価格の低減のためにウエハレベルで複数のチップを一つにパッケージングすることが求められている。

　また、例えば、複数の第１のチップで構成するウェハ上にそれぞれ対応する複数の第２のチップを積層してそれらをボンディングワイヤで接続する場合、例えば、ウェハ上にボンディングワイヤと接続する再配線（再配線層）を作成する必要があるが、一般に行われている下地金属をスパッタした後、アディティブ(ダマシン)めっきによって生成されたＣｕ配線は、ボンディングワイヤと接続するには、濡れ性等の問題からあまり適切な金属ではなく、再配線であるＣｕ配線層の上に更にＡｕめっきを施すことが求められ、よって多層構造で、製造コストの高い再配線層の構造となっている。

　本願では、低価格を達成するため、ＷＬＰ製造工程にフォトリソグラフィーを完全に排除し、工程ステップ数を従来の１／２以下にする工夫を加え、信頼性向上のため、被着金属応力を排除した金属被着方法を採用したＷＬＰ半導体回路およびその製造方法を提案する。

　本発明者らは、回路基板に外部端子電極を形成する安価な方法について鋭意研究を重ねた結果、上記課題の少なくとも一つを解決することを見出した。まず最初に、メタルマスクを介して回路基板上に金属材料をイオンプレーティングし、その後メタルマスクを剥離（リフトオフ）する方法を用いれば、フォトリソグラフィー工程を用いることなく、外部端子電極と接続するための配線層を形成できることを見いだした。イオンプレーティング法自体は広く知られた金属成膜方法であるが、イオンプレーティング法とリフトオフ法を組み合わせることによって、フォトリソグラフィー法を用いることなく配線層を直接形成する方法（イオンプリンティング）は、少なくとも半導体チップのＷＬＰにおいては提案された例がない。その理由として、ＷＬＰにおいて膜厚の薄い配線層を形成する方法としては、フォトリソグラフィー法と蒸着やスパッタリングなどの非イオンスピーシーズによる物理被着を用いた方法が確立しており、ＷＬＰにおいて膜厚の厚い配線層を形成する方法としては、フォトリソグラフィー法とメッキ法を用いた方法が確立しているためであると考えられる。しかしながら、本発明者らの研究によれば、上記の方法、すなわちイオンプリンティングで回路基板上に配線層を形成する方が、フォトリソグラフィー法を用いた現在のプロセスよりも製造コストが低くなるばかりでなく、形成された配線層の特性も良好となることを見いだした。次に、その特徴を備えた配線層に対するボンディングワイヤの技術を適用し、複数のチップ間の接続を実施することにより製造コストが更に低下することを見出した。

　本発明は、このような技術的知見に基づきなされたものであって、本発明による回路基板の製造方法は、内部端子電極を有する半導体基板に、前記内部端子電極と外部とを電気的に接続する外部端子電極を形成する回路基板の製造方法であって、前記内部端子電極を含む前記半導体基板の表面の一部が露出するような開口部を有する、陰極側に接続される金属性のメタルマスクを前記半導体基板に被せるマスク工程と、前記半導体基板の表面の一部及び前記メタルマスク上に、イオンプレーティング法により正の電荷を有するイオンの粒子から金属性の導体を形成する成膜工程と、前記メタルマスクを剥離することによって、前記半導体基板の表面の一部に形成された前記内部端子電極と電気的に接続する金属性の導体からなる配線層を残存させるリフトオフ工程と、前記配線層に電気的に接続された前記外部端子電極を形成する電極形成工程と、を備えることを特徴とする。

　本発明は、このような技術的知見に基づきなされたものであって、本発明による回路基板の製造方法は、内部端子電極を有する基板に、前記内部端子電極と外部とを電気的に接続する外部端子電極を形成する回路基板の製造方法であって、前記内部端子電極を含む前記基板の表面の一部が露出するような開口部を有する金属性のメタルマスクを前記基板に被せるマスク工程と、前記基板に所定の電位を与え、前記所定の電位と異なる電位にイオン化された被着金属に、０．０１ｅＶから２５０ｅＶの被着エネルギを与えることによって、前記基板の前記表面の一部及び前記メタルマスク上に、イオンプレーティング法により金属性の導体を形成する成膜工程と、前記メタルマスクを剥離することによって、前記基板の表面の一部に形成された金属性の導体からなる配線層を残存させるリフトオフ工程と、前記配線層に電気的に接続された前記外部端子電極を形成する電極形成工程と、を備えることを特徴とする。

　本発明は、このような技術的知見に基づきなされたものであって、本発明による回路基板は、内部端子電極を有する基板と、前記基板の表面の一部に形成され、前記内部端子電極に電気的に接続する配線層と、前記配線層の表面の第１の部分を覆うことなく、前記配線層の表面の第２の部分を覆う絶縁膜と、前記配線層の第１の部分を覆い、前記配線層に電気的に接続することによって外部と前記内部端子電極とを電気的に接続する外部端子電極と、を備え、前記配線層の第２の部分は、前記基板の表面に垂直な方向から見たエッジ部を含み、前記エッジ部における前記配線層の前記基板の表面と垂直な断面の角度が５５°以下である、ことを特徴とする。

　本発明は、このような技術的知見に基づきなされたものであって、本発明による回路基板は、内部端子電極を有する基板と、前記基板の表面の一部に形成され、一端が前記内部端子電極に接続する導電性の配線層と、前記配線層の他端に接続され、外部との接続に用いられる外部端子電極と、を備え、前記配線層は、前記基板の表面方向とは異なる方向に対して垂直に伸びる柱状の塊の集合体によって構成されていることを特徴とする。

　本発明の一つの効果によれば、メタルマスクを用いたイオンプレーティング法とリフトオフ法の組み合わせ（イオンプリンティング）によって基板上に配線層を直接形成していることから、フォトリソグラフィー工程を用いる必要がなくなる。更に、その配線層（再配線）と、回路基板上に積層されるチップの内部端子電極または回路基板を搭載する絶縁基板上の配線との接続をボンディングワイヤで実施することにより、特にＷＬＰにおける製造コストを大幅に低減することが可能となる。

　しかも、イオンプリンティングによって形成される配線層のエッジ部は、角度が５５°以下となることから、エッジ部における応力が緩和され、配線層と保護絶縁膜との密着性も向上することから、パッケージの信頼性が高められる。さらに、配線層が柱状結晶の集合体によって構成されることから、被着歪みが少なくなり、基板と配線層との密着性が高められる。

　これにより、信頼性の高い回路基板を低コストで供給することが可能となる。

本発明の好ましい実施形態による回路基板（シリコンウエハ）の構造を示す模式的な断面図である。シリコンウエハ１０の主要部を拡大して示す断面図である。（ａ）は配線層２１の平面形状の一例を示す平面図であり、（ｂ）は配線層２２の平面形状の一例を示す平面図である。図３（ｂ）に示す直線Ｂに沿った拡大断面図である。縁部２２ａの幅を説明するための模式図である。図３（ａ）に示す直線Ｃに沿った拡大断面図である。シリコンウエハ１０の製造方法を説明するための工程図である。シリコンウエハ１０の製造方法を説明するための工程図である。側面２１ｓが基板に対して斜めとなる原理を説明するための模式図である。アディティブ法を用いて形成された配線層２１の形状を説明するための関連図である。サブトラクティブ法を用いて形成された配線層２１の形状を説明するための関連図である。アディティブ法を用いて形成された配線層２２の形状を説明するための関連図である。サブトラクティブ法を用いて形成された配線層２２の形状を説明するための関連図である。イオンプレーティング法によって形成されたＣｕの断面を示す図である。柱状の塊３０の集合体が成長するメカニズムを説明するための図である。イオンプレーティング法によって形成されたＣｕ膜のＸ線回折測定の結果を示すグラフである。本発明の変形例を示す図である。本発明の変形例を示す別の図である。本発明に係わる半導体装置の例を示す上面から見た図である。本発明に係わる半導体装置及び電子システムに含まれるＣＰＵとＮＡＮＤフラッシュメモリ並びにＮＡＮＤフラッシュメモリを制御するコントローラの接続例を示す図である。本発明に係わる半導体装置及び電子システムに含まれる第１のチップと第２のチップに係る第１の断面構造を示す図である。本発明に係わる半導体装置及び電子システムに含まれる第１のチップと第２のチップに係る第２の断面構造を示す図である。本発明に係わる半導体装置及び電子システムに含まれる第１のチップと第２のチップに係る第３の断面構造を示す図である。本発明に係わる第１のチップ上の再配線を示す上面から見た図である。本発明に係わる複数の第１のチップで構成する第１のウェハ上の再配線を示す上面から見た図である。本発明に係わる第３のチップ上の再配線を示す上面から見た図である。本発明に係わる第４のチップ上の再配線を示す上面から見た図である。本発明の第１の製造方法に係わる複数の第３のチップで構成する第２のウェハ上の再配線上に第５のチップを積層した構成を示す上面から見た図である。図２８に係わる第３と第５のチップ間にボンディングワイヤを敷設した構成を示す上面から見た図である。図２９に係わるボンディングワイヤの領域の保護絶縁膜を示す上面から見た図である。図３０に係わる積層された第１乃至第５のチップを示す上面から見た図である。絶縁基板５０の上に積層された第１乃至第５のチップと絶縁基板上の配線５１とのボンディングワイヤを示す上面から見た図である。絶縁基板５０の上に配置された第１乃至第７のチップの領域の保護膜を示す上面から見た図である。本発明の第２の製造方法に係わる複数の第１乃至第５のチップを積層した構成を示す上面から見た図である。本発明の第２の製造方法に係わる半導体装置を示す上面から見た図である。本発明の第３の製造方法に係わる積層された第１乃至第５のチップを示す上面から見た図である。本発明に係わる半導体装置と電子システムの例を示す断面図である。本発明に係わる半導体装置と電子システムの製造フローを示す断面図である。図３４に係わる半導体装置と電子システムの製造フローを示す断面図である。図３６に係わる半導体装置と電子システムの製造フローを示す断面図である。チップ間における一部の電気的接続をフリップチップ接続により行う例を示す模式図である。積層されていない複数のチップ間における接続を説明するための模式図である。本発明に係わる第２の半導体装置を示す鳥瞰図である。図４３に係わる半導体装置の製造フロー（本発明の第４の製造方法）である。図４３の半導体装置に係る部材を示す図である。図４５の部材の拡大図である。本発明の第４の製造方法に係わる第１の製造工程における第２の半導体装置を示す鳥瞰図である。本発明の第４の製造方法に係わる第２の製造工程における第２の半導体装置を示す鳥瞰図である。本発明の第４の製造方法に係わる第３の製造工程における第２の半導体装置を示す鳥瞰図である。本発明の第４の製造方法に係わる第４の製造工程における第２の半導体装置を示す鳥瞰図である。本発明の第４の製造方法に係わる第５の製造工程における第２の半導体装置を示す鳥瞰図である。本発明の第４の製造方法に係わる第６の製造工程における第２の半導体装置を示す鳥瞰図である。本発明の第４の製造方法に係わる第７の製造工程における第２の半導体装置を示す鳥瞰図である。本発明に係わる第２の半導体装置の変形例を示す断面図である。本発明に係わる第３の半導体装置を示す断面図である。本発明に係わる第４の半導体装置を示す断面図である。本発明に係わる第５の半導体装置を示す断面図である。本発明に係わる第６の半導体装置を示す断面図である。本実施形態のイオンプレーティング時における被着金属イオンのエネルギの分布を示すグラフである。図５９を対数表示したグラフである。一般的なイオンプレーティングおよび本実施形態におけるイオンプレーティングの被着エネルギの分布を比較するグラフである。図６１を対数表示したグラフである。イオンプレーティング時の被着金属（Ｃｕ）の被着エネルギと、成膜されたＣｕ結晶の構造との関係を示す実験結果である。図５および図６にて説明した、配線層の断面形状を例示する実験結果である。

１　　　　基板
２　　　　チップ取り出し電極（内部端子電極）
３　　　　パッシベーション膜
４，６　　バリア金属配線
４ａ，６ａ　バリア金属材料
５，７　　銅配線
８　　　　保護絶縁膜
８ａ　　　保護絶縁膜の端部
９　　　　半田ボール
９ａ　　　半田ボールの底面
１０　　　シリコンウエハ
２１　　　配線層（第１の配線層）
２２　　　配線層（第２の配線層）
２１ａ　　第１の端部
２１ｂ　　第２の端部
２１ｃ　　再配線部
２１ｅ，２２ｅ　　エッジ部
２１ｓ，２２ｓ　　側面
２１ｕ，２２ｕ　　上面
２２ａ　　縁部
３０　　　柱状の塊
３１　　　基板
３２，３２ａ，３２ｂ　　スピーシーズ
３２ｃ　　スピーシーズの核
３２ｄ　　島状の塊
４０　　　ボンディングワイヤ
４１　　　スクライブライン
４２　　　接着剤
４３、４４　　絶縁膜
５０、５２　　絶縁基板（半導体装置の基板、システム基板）
５１、ａ、ｂ、ｄ、ｅ、ｆ、ｇ　　絶縁基板配線
１００，２００　　メタルマスク
１０１，２０１　　開口部
３００  第２の半導体装置
３０１  ステージ
３０２  リード
３０３  封止材
３０４  リードフレーム
３０５  リード連結部
３０６  ステージ連結部

　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。尚、図１乃至図１８及び図５９乃至図６４までは、第一章として回路基板の構造と製造方法について説明したものであり、図１９乃至図５８までは、第二章及び第三章としてその回路基板に関連した半導体装置及び電子システムの構造と製造方法を説明したものである。

　第一章を説明する。図１は、本発明の好ましい実施形態による回路基板（シリコンウエハを含む）の構造を示す模式的な断面図（第３の方向（Ｚ））である。

　複数の半導体回路を形成した前工程完成ウエハ１の取り出し電極部２上とそれに繋がる面にバリア金属４を、メタルマスクを通してパターン被着し（リフトオフプロセス）、そのパターン上に銅金属５を、メタルマスクを通してパターン被着し（リフトオフプロセス）再配線パターンとなし、さらに接続のための電極を形成するため、再配線パターン上にバリア金属６を、メタルマスクを通してパターン被着し（リフトオフプロセス）、そのパターン上に銅金属７を、メタルマスクを通してパターン被着し（リフトオフプロセス）、ポスト電極となし、ポスト電極部を除いて液状有機保護膜８を印刷で形成する構造を有し、露出ポスト部にはんだボール９などを形成した後、ダイシングにより基本回路チップとなす構造を特徴とするウエハレベルパッケージ半導体回路であり、バリア金属および銅金属のパターン被着をイオンプレーティング法により形成したその金属膜の結晶状態が不定形（アモルファスなど）であることを特徴とする。

　図１に示すように、本実施形態によるシリコンウエハ１０は、ウエハ本体である基板１と、基板１の表面に形成されたチップ取り出し電極（内部端子電極）２と、チップ取り出し電極２に電気的に接続された半田ボール（外部端子電極）９とを備えている。基板１は、その後個片化される複数の半導体チップからなる集合基板である。これら半導体チップに形成されている回路は互いに同一である。

　基板１の表面は、チップ取り出し電極２が設けられた領域以外のほぼ全面が絶縁性のパッシベーション膜３（第２の絶縁膜）で覆われている。特に限定されるものではないが、チップ取り出し電極２は一般的にＡｌからなり、パッシベーション膜３は一般的に厚さ５μｍ程度のポリイミドからなる。チップ取り出し電極２には、後述する配線層と接する表面にメッキ（例えばＮｉ＋Ａｕ）があらかじめ施されていても構わない。尚、本明細書においては、「基板１」と言うときには、チップ取り出し電極２及びパッシベーション膜３を含むことがある。したがって、「基板１の表面」とは、チップ取り出し電極２の表面や、パッシベーション膜３の表面も指すことがある。

　これら基板１、チップ取り出し電極２及びパッシベーション膜３からなる部分は、いわゆる前工程（拡散工程）にて作製される部分である。前工程においては、ステッパーなどを用いた極めて高精度なフォトリソグラフィー法によって、極微細な内部配線などが基板上に形成される。これら内部配線の端子となる部分がチップ取り出し電極２である。本実施形態によるシリコンウエハ１０は、その表面にウエハレベルで加工を施すことにより、図１に示す配線層２１，２２及び半田ボール９などを形成するものである。図１に示す破線Ａはスクライブラインであり、シリコンウエハ１０に対するウエハレベルでの加工（ＷＬＰ工程）が完了した後、スクライブラインに沿ってシリコンウエハ１０をダイシングすることにより、個々の半導体チップに個片化される。

　図２は、シリコンウエハ１０の主要部を拡大して示す断面図である。図２においては、半田ボール９が形成された面を下側にして示している。

　図２に示すように、基板１の表面には、チップ取り出し電極２とパッシベーション膜３が設けられている。上述の通り、パッシベーション膜３は、基板１の表面のうちチップ取り出し電極２が設けられた領域以外のほぼ全面を覆っている。取り出し電極２は、バリア金属配線４及び銅配線５が積層されてなる第１の配線層２１に接続されている。特に限定されるものではないが、バリア金属配線４の厚みとしては０．３μｍ程度、銅配線５の厚みとしては５μｍ程度とすればよい。

　第１の配線層２１は、チップ取り出し電極２を覆う第１の端部２１ａと、第２の端部２１ｂと、基板１の表面に沿って延在し端部２１ａと端部２１ｂとを接続する再配線部２１ｃとを有している。配線層２１の平面形状（それは第１の方向（Ｘ）及び第２の方向（Ｙ）で示される）の一例は図３（ａ）に示されており、特に限定されるものではないが、端部２１ａ，２１ｂの径よりも再配線部２１ｃの幅が細く設計される。また、端部２１ａは、チップ取り出し電極２の全面を覆うよう、チップ取り出し電極２の径よりもやや大きく設計される。配線層２１の上面のうち、配線層２２によって覆われる部分以外は、全て保護絶縁膜８によって覆われる。本明細書においては、配線層２１，２２の上面のうち、保護絶縁膜８によって覆われていない部分を「第１の部分」と呼び、保護絶縁膜８によって覆われた部分を「第２の部分」と呼ぶことがある。したがって、配線層２１は第１の部分を有していない。

　さらに、図２に示すように、配線層２１の端部２１ｂには、バリア金属配線６及び銅配線７が積層されてなる第２の配線層２２に接続されている。特に限定されるものではないが、バリア金属配線６の厚みとしては０．３μｍ程度、銅配線７の厚みとしては１０μｍ程度とすればよい。第２の配線層２２は、半田ボール９の下地となるポスト電極として機能する配線層であり、基板１の表面に対して垂直に設けられている。換言すれば、再配線部２１ｃのように基板１の表面に沿って延在する部分を有していない。配線層２２の平面形状の一例は図３（ｂ）に示されており、配線層２１の端部２１ｂよりも僅かに小さい径を有している。一方、図３（ｂ）に示すように、配線層２２は、半田ボール９の底面９ａを全て覆うよう、半田ボール９の底面９ａよりもやや大きく設計される。これらは、後述する図５を用いた説明にて詳細に理解できる。特に限定されるものではないが、半田ボール９の径が５００μｍ程度であれば、配線層２２の径は４００μｍ程度とすればよい。

　バリア金属配線４，６としては、Ｔｉ、Ｃｒ、Ｔａ又はＰｄからなる単層膜、或いは、ＴｉとＮｉの積層膜などを用いることができる。本発明においてバリア金属配線４，６を設けることは必須でないが、一般に、パッシベーション膜３の表面に銅配線５を直接形成すると両者の密着性が不足し、一旦大気中に曝された銅配線５の表面に銅配線７を直接形成すると両者の密着性が不足するため、これらを設けることが好ましい。但し、本発明においては銅配線５，７をイオンプレーティング法によって形成するため、被着エネルギを制御することによって密着性や被着応力を調整することが可能である。したがって、本発明においては、従来のＷＬＰに比べると、バリア金属配線４，６を設ける必然性は低い。

　図２に示すように、基板１の表面のうち半田ボール９が形成される領域を除く全面は、保護絶縁膜８で覆われている。保護絶縁膜８の材料については特に限定されないが、液状の有機絶縁材料をキュアなどで固化した材料を用いることが好ましい。

　かかる構造により、配線層２１の表面のうち、配線層２２によって覆われる部分以外は全て保護絶縁膜８によって覆われることになる。同様に、配線層２２の表面のうち、半田ボール９の底面９ａによって覆われる部分（第１の部分）以外は全て保護絶縁膜８によって覆われることになる（第２の部分）。図３（ｂ）に示すように、配線層２２の表面のうち、半田ボール９の底面９ａによって覆われる部分は配線層２２の中央部であることから、配線層２２の表面のうち外周に沿った縁部２２ａは保護絶縁膜８によって覆われることになる。この様子は、図３（ｂ）に示す直線Ｂに沿った拡大断面図である図４にも示されており、配線層２２の縁部２２ａの表面が保護絶縁膜８で覆われていることが分かる。

　かかる構造により、保護絶縁膜８によって配線層２２のエッジを含む縁部２２ａが保護されるため、剥離の発生などを防止することができる。エッジとは、基板１の表面に垂直な方向から見た端部を指す。また、配線層２２の縁部２２ａが保護絶縁膜８によって覆われることにより、配線層２２の脱落などが生じなくなる。これらにより、パッケージの信頼性を高めることが可能となる。

　ここで、配線層２２の縁部２２ａの幅Ｌ（図３（ｂ）参照）、つまり、保護絶縁膜８で覆われる幅については、特に限定されるものではないが、１μｍ以上に設定することが好ましい。これは、縁部２２ａの幅Ｌが１μｍ未満であると上記の効果が十分に得られないおそれがあるからである。縁部２２ａの幅Ｌの上限については特に限定されないが、３０μｍ以下とすることが好ましい。これは、縁部２２ａの幅Ｌを３０μｍ超としても、上記の効果はそれ以上向上しない反面、半田ボール９との接触面積が必要以上に小さくなるからである。半田ボール９との接触面積を十分に確保しつつ、上記の効果を十分に得るためには、縁部２２ａの幅Ｌを１５μｍ程度とすることが好ましい。尚、縁部２２ａの幅Ｌとは、図５に示すように、配線層２２の側面２２ｓの平均的接線Ｄ１と配線層２２の上面２２ｕに沿った仮想線Ｄ２との交点Ｐから、保護絶縁膜８の端部８ａまでの距離によって定義される。また、図５に示すように、保護絶縁膜８の基板１からの高さは、配線層２２の上面２２ｕの基板１からの高さよりも高い。図５に示すように、配線層２２の側面２２ｓは垂直ではなく斜めである。この点は配線層２１についても同様であり、以下、配線層２１を例にその断面構造について説明する。

　図６は、図３（ａ）に示す直線Ｃに沿った拡大断面図である。

　図６に示すように、配線層２１の断面形状は、上面２１ｕが基板１の表面に対してほぼ平行であるのに対し、側面２１ｓは基板１の表面に対して斜めの角度を有している。つまり、配線層２１のエッジ部２１ｅが鋭角とされている。その角度θは５５°以下であり、好ましくは２０°以上４０°以下であり、特に好ましくは２５°以上３５°以下である。本実施形態では配線層２１のエッジ部２１ｅがこのような角度を有しているため、エッジ部２１ｅにおける応力が緩和される。しかも、配線層２１と保護絶縁膜８との接触面積が増大することから、両者の密着性も向上する。さらに、エッジ部２１ｅが保護絶縁膜８によって上方から覆われるため、配線層２１とパッシベーション膜３との密着性も向上する。これらにより、パッケージの信頼性を高めることが可能となる。図５に示したように、上記の角度θを有するエッジ部２１ｅは保護絶縁膜８によって覆われていることから、第１の部分（保護絶縁膜８によって覆われていない部分）とは、配線層２１，２２の表面のパターン形状から、角度θを有するエッジ部を構成する部分を除く内包領域となる。尚、図５に示したように、配線層２１の側面２１ｓは、その断面が必ずしも直線的ではなく、角度が徐々に変化する曲線である場合がある。このような場合における角度θとは、図５に示すエッジ部２１ｅ，２２ｅにおける角度によって定義される。エッジ部２１ｅは配線層２１がパッシベーション膜３と接する起点であり、エッジ部２２ｅは配線層２２が配線層２１と接する起点である。

　次に、本実施形態によるシリコンウエハ１０の製造方法について説明する。

　図７～図８は、本実施形態によるシリコンウエハ１０の製造方法を説明するための工程図である。

　まず、前工程（拡散工程）が完了した基板１を用意し、図７（ａ）に示すように、その表面をメタルマスク１００で覆う（マスク工程）。メタルマスク１００（第１のメタルマスク）には配線層２１の平面形状に対応する複数の開口部１０１が設けられており、基板１の表面のうち、配線層２１を形成すべき領域が開口部１０１を介して露出するよう、メタルマスク１００を被せる。配線層２１を形成すべき領域とは、図７（ａ）に示すようにチップ取り出し電極２を含む領域である。メタルマスク１００は、フィックスチャーを用いて位置合わせした後、基板１に密着させ、イオンプレーティング装置の陰極側に接続される。メタルマスク１００は、温度や被着金属によるひずみによるそりが出ないよう、フィックスチャーの固定部で周辺に多少の張力がかかるように固定される。

　メタルマスク１００の材料については特に限定されないが、金属性であり、好ましくはステンレスなどを用いることが好ましい。メタルマスク１００は、フォトリソグラフィー法によってパターニングされたフォトレジストなどとは異なるリジッドなマスクであり、１枚のメタルマスク１００をそのままの状態で基板１に被せることが可能であり、且つ、そのままの状態で基板１から剥離することが可能である。この点において、フォトレジストなどの有機マスクとは明確に区別される。

　次に、図７（ｂ）に示すように、メタルマスク１００を被せた状態で、イオンプレーティング法によってバリア金属材料４ａ及びＣｕ５ａをこの順に被着させる（成膜工程）。イオンプレーティング法とは、被着すべき金属材料を真空中で蒸発又は昇華させ、金属蒸気に正の電荷、被着基板に負の電荷を印加することによって、被着基板に金属材料を蒸着する方法である。したがって、図７（ｂ）に示す工程は、基板１を真空チャンバーに収容し、気体状のバリア金属材料及びＣｕに正の電荷、基板１に負の電荷を印加することによって行う。

　これにより、メタルマスク１００の開口部１０１を介して露出している基板の表面、並びに、メタルマスク１００の上面に、バリア金属材料４ａ及びＣｕ５ａが堆積した状態となる。この時、開口部１０１を介して露出している部分に形成されるバリア金属材料４ａ及びＣｕ５ａは、図９に示すように、上面２１ｕが基板１の表面に対してほぼ平行となるのに対し、側面２１ｓは基板１の表面に対して斜めとなる。これは、ある程度厚みのあるメタルマスクを介してイオンプレーティングを行った場合の特徴であり、開口部１０１を介して露出した領域のうち、メタルマスク１００の側面１００ｓに近い部分は単位時間当たりの被着量が少なくなるからである。

　その理由は、基板１に引き寄せられる金属蒸気のうち進行方向がやや斜めである成分は、開口部１０１の中央においてはメタルマスク１００に阻害されることなく基板１に被着する一方（矢印３１参照）、開口部１０１の端部においてはメタルマスク１００に阻害されて基板１に到達しないからである（矢印３２参照）。また、図９に示すように、メタルマスク１００の側面１００ｓにも金属材料がオーバーハング状に被着するため、これがマスクとなって開口部１０１の端部における被着量が減少する。このような原理により、上面２１ｕについては基板１に対してほぼ平行となるのに対し、側面２１ｓについては基板１に対して斜めとなる。従って、メタルマスクの厚みは被着する金属層の厚みの５倍から１００倍程度の厚みを有することが望ましく、被着金属の配線幅の２倍から１／５倍が望ましい。かかる構造によって得られる効果については既に説明したとおりである。

　これに対し、ＷＬＰにおける配線層の一般的な形成方法であるメッキ法（アディティブ法）を用いた場合、図１０に示すように、フォトリソグラフィー法によってパターニングされたフォトレジスト４１の開口部内に、配線層４２が選択的に形成される。この場合、フォトレジスト４１の開口部の内壁４１ｓは、フォトリソグラフィー法によってパターニングされた結果、実質的に基板１の表面に対してほぼ垂直であることから、開口部内に形成される配線層４２の側面も実質的にほぼ垂直となる。

　また、ＷＬＰにおける配線層の一般的な形成方法ではないが、サブトラクティブ法を用いた場合、図１１（ａ）に示すように、基板の全面に形成された金属導体５１の表面にフォトリソグラフィー法によってパターニングされたフォトレジスト５２が形成される。そして、図１１（ｂ）に示すように、フォトレジスト５２をマスクとして金属導体５１をパターニングすると、形成される配線層５３の側面は基板１の表面に対して実質的にほぼ垂直となる。

　このように、フォトリソグラフィー法を用いた場合には、形成される配線層の側面は実質的にほぼ垂直となることから、上述した効果を得ることはできない。

　本願の特徴の説明に戻り、このようにしてバリア金属材料４ａ及びＣｕ５ａをこの順に被着させた後、図７（ｃ）に示すように、メタルマスク１００を基板１から剥離する（リフトオフ工程）。これにより、開口部１０１内のバリア金属材料４ａ及びＣｕ５ａが残存することから、フォトリソグラフィー法を用いることなく、リフトオフ法によってバリア金属配線４及び銅配線５からなる第１の配線層２１がパターニングされることになる。このように、本発明では、イオンプレーティングとリフトオフプロセスによって、フォトリソグラフィー法を用いることなく配線層２１を直接形成することができる。本明細書においては、このような手法をイオンプリンティングと呼ぶことがある。

　第１の配線層２１を形成した後は、引き続き第２の配線層２２を形成する。第２の配線層２２の形成方法は第１の配線層２１の形成方法と同じであり、図８（ａ）に示すように、配線層２２の平面形状に対応する開口部２０１が設けられたメタルマスク２００（第２のメタルマスク）を用意し、基板１の表面のうち、配線層２２を形成すべき領域が開口部２０１を介して露出するよう、メタルマスク２００を被せる（マスク工程）。配線層２２を形成すべき領域とは、図３（ｂ）に示すように第１の配線層２１の端部２１ｂを含む領域である。メタルマスク２００の材料については、メタルマスク１００と同じ材料を用いればよい。

　次に、メタルマスク２００を被せた状態で、イオンプレーティング法によってバリア金属材料６ａ及びＣｕ７ａをこの順に被着させる（成膜工程）。これにより、メタルマスク２００の開口部２０１を介して露出している基板１の表面（正確には銅配線５の表面）、並びに、メタルマスク２００の上面に、バリア金属材料６ａ及びＣｕ７ａが堆積した状態となる。この場合も、開口部２０１を介して露出している部分に形成されるバリア金属材料６ａ及びＣｕ７ａは、図９に示すように、上面２２ｕが基板に対してほぼ平行となるのに対し、側面２２ｓが基板に対して斜めとなる。

　そして、図８（ｂ）に示すように、メタルマスク２００を基板１から剥離すれば（リフトオフ工程）、フォトリソグラフィー法を用いることなく、バリア金属配線６及び銅配線７からなる第２の配線層２２が形成される。

　次に、図８（ｃ）に示すように、半田ボール９を形成すべき部分を除く基板１の表面に、流動性を有する絶縁材料を選択的に供給し、キュアを行うことにより固化する（保護絶縁膜形成工程）。絶縁材料の選択的な供給は、スクリーン印刷法を用いることが好ましい。絶縁材料を選択的に供給すると、配線層２１の全面と配線層２２の側面２２ｓが保護絶縁膜８によって覆われることになる。絶縁材料を供給する前の段階では、配線層２２が基板から最も突出していることから、配線層２２を避けるように絶縁材料を選択的に供給すれば、配線層２２の側面によって絶縁材料が堰き止められるため、配線層２２の上面の全体が絶縁材料によって覆われることはない。但し、配線層２２の上面が絶縁材料によって全く覆われないわけではなく、拡大図である図５に示したように、表面張力によって配線層２２の縁部２２ａが覆われる。かかる構造によって得られる効果については既に説明したとおりである。

　これに対し、ＷＬＰにおける配線層の一般的な形成方法であるメッキ法（アディティブ法）を用いた場合、図１２に示すように、フォトリソグラフィー法によってパターニングされた保護絶縁膜６０の開口部６１内に、ポスト電極となる配線層６２が選択的に形成される。この場合、配線層６２が保護絶縁膜６０よりも後に形成されることから、配線層６２の縁部６２ａが保護絶縁膜６０によって覆われることはない。

　また、サブトラクティブ法を用いた場合も、図１３に示すように、保護絶縁膜７０の全面に形成された金属導体がパターニングされることになる。この場合も、配線層７１が保護絶縁膜７０よりも後に形成されることから、配線層７１の縁部７１ａが保護絶縁膜７０によって覆われることはない。

　このように、フォトリソグラフィー法を用いた場合には、配線層６２，７１の縁部６２ａ，７１ａが保護絶縁膜６０，７０で覆われることがないため、上述した効果を得ることはできない。

　本願の特徴の説明に戻り、その後は、配線層２２の露出部分に半田を供給しこれを溶融させれば、図１に示すように半田ボール９が形成される（電極形成工程）。以上により、一連のＷＬＰ工程が完了する。その後は、スクライブラインに沿って基板１をダイシングすれば、個々の半導体チップに個片化することができる（切断工程）。尚、基板１のダイシングは、保護絶縁膜８を形成した後、半田ボール９を形成する前に行っても構わない。

　以上説明したように、本実施形態によるシリコンウエハ１０の製造方法によれば、２回のイオンプリンティングによって、フォトリソグラフィー工程（レジストの塗布、露光、現像、及びレジストの剥離を含む一連の工程）を経ることなく配線層２１，２２が直接形成される。このため、従来の一般的な方法を用いた場合と比べて、工程数が１／３～１／４に減少する。しかも、メタルマスク１００は安価に大量生産可能であるとともに、被着した金属をエッチングにより除去すれば、クリーニングされたメタルマスク及びそのエッチングされた金属材料をそれぞれ繰り返し使用することが可能である。本発明者らの実験によれば、５回程度繰り返して使用しても、形成される配線層２１，２２に品質の低下は見られなかった。これらにより、生産性が高く低コストなシリコンウエハ１０を提供することが可能となる。

　尚、配線層２１，２２に含まれる銅配線５，７は、膜厚が比較的厚いため（上記の例ではそれぞれ５μｍ及び１０μｍ）、応力の発生原因となる。しかしながら、上述の通り配線層２１，２２のエッジが鋭角であり、その角度θが５５°以下であることから、エッジ部における応力が緩和される。応力をより緩和するためには、イオンプレーティング時における基板１の温度を低温化するとともに、被着原子エネルギを低い状態とすることによって、ひずみの少ない成膜条件に制御することが好ましい。

　より具体的には、イオンプレーティング時における被着原子エネルギを５～１００ｅＶの範囲に設定することが好ましい。これは、被着原子エネルギが高すぎると、界面破壊が生じるからである。これに対し、被着原子エネルギを上記の範囲に設定すれば、セカンダリマイグレーションが活発となる結果、被着金属は成長方向に伸びる柱状結晶の集合体となる。

　図１４は、イオンプレーティング法によって形成されたＣｕの断面を示す図である。

　図１４に示すように、Ｃｕをイオンプレーティング法によって形成すると、Ｃｕは成長方向に伸びる柱状の塊３０の集合体となる。柱状の塊３０とは、典型的には配線層を構成する金属材料（Ｃｕ）の結晶体であり、この場合、隣接する２つの塊３０の境界部分は結晶界面となる。また、これら柱状の塊３０の少なくとも一部は、互いに結晶方位が異なることがある。柱状の塊３０の成長方向は、基板１の表面方向とは異なる方向であり、典型的には基板の表面に対してほぼ垂直な方向である。したがって、イオンプレーティング法によって形成される配線層２１，２２は、典型的には、基板１の表面に対してほぼ垂直に伸びる柱状結晶の集合体によって構成されることになる。このため、面方向に対しては細分化されたグレインとなることから、被着ひずみが少なく且つ界面においては強固な接着力を得ることが可能となる。

　図１５は、柱状の塊３０の集合体が成長するメカニズムを説明するための図である。

　まず、真空中でイオン化されたスピーシーズ３２がクーロン力により基板３１に向かって運動し、基板３１に付着する（図１５（ａ））。基板３１に付着したスピーシーズ３２ａは、セカンダリマイグレーションによって基板３１の表面を移動し、これによって移動したスピーシーズ３２ｂ同士が合体する（図１５（ｂ））。これを繰り返すことにより、基板３１の表面には、スピーシーズの核３２ｃが形成される（図１５（ｃ））。図１５（ｄ）はスピーシーズの核３２ｃを平面方向から見た図である。イオンプレーティングが進むにつれて、核３２ｃは平面方向及び高さ方向に成長し、島状の塊３２ｄとなる（図１５（ｅ））。島状の塊３２ｄは、イオンプレーティングが進むにつれてさらに成長し、基板３１の表面が隙間なく島状の塊３２ｄで覆い尽くされた後は、高さ方向に成長を進め、柱状の塊３０となる（図１５（ｆ））。このようなメカニズムにより柱状の塊３０の集合体が成長することから、早期に島状の塊３２ｄが形成された箇所においては柱状の塊３０の高さが高くなり、他の箇所においては柱状の塊３０の高さがやや低くなる。このため、柱状の塊３０の基板３１からの高さは互いに僅かに異なることになり、その結果、配線層２１，２２の表面には、細かな凹凸が現れることになる。

　使用するイオンプレーティング装置としては、市販のイオンプレーティング装置を用いることができるが、被着金属イオンのエネルギを制御することによって、密着力を確保しつつひずみの発生しにくい成膜条件とすることができる。イオン源は電子ビーム法で蒸発させ、蒸発した金属原子を高周波コイルの中で発生しているＡｒプラズマに浸入させ、イオン化させる。イオン化された金属原子はマイナス電極に設置されたウエハにクーロン力で引き付けられ、被着する。

　その被着エネルギはイオンの平均自由工程と電圧に関与する。イオンの有効面積をσ２とすると、平均自由工程λ[ｍ]はＡｒガス温度Ｔ[Ｋ]およびガス圧Ｐ[Ｐａ]で決まり、次式で表すことができる。

　また、イオン質量をｍ[ｇ]とすると、加速される速度ｖは、次式で表すことができる。

　したがって、イオン加速エネルギＵは、次式で表すことができる。

　当然、平均自由工程λはボルツマン分布をしているため、０から１０００倍以上という広がりを持つが、平均自由行程で被着層の性質が異なることになる。

　上式から明らかなようにイオン加速エネルギＵは平均自由工程λと同一次元であるため、ボルツマン分布をする。図５９は、本実施形態のイオンプレーティング時における被着金属イオンのエネルギの分布を示すグラフである。図６０は図５９を対数表示したグラフである。エネルギ分布を視認しやすい図６０を用いて説明すると、本実施形態のイオンプレーティングでは、主要部分を２５±１０ｅＶとする０．０１ｅＶから２５０ｅＶの被着エネルギを与える。

　ここで「主要部分」とは、ボルツマン分布する被着エネルギのピークを意味する。図５９に示すように、本実施形態では、被着エネルギのピークは２５±１０ｅＶ、すなわち１５ｅＶ～３５ｅＶの範囲にあればよい。図５９では１５ｅＶ、２５ｅＶ、３５ｅＶをそれぞれピークとする３通りのエネルギ分布ｆ１（ｕ）、ｆ２（ｕ）、ｆ３（ｕ）を例示している。

　次に、ピークを中心とした被着エネルギの範囲（上下限）を上記の０．０１ｅＶから２５０ｅＶと定めた理由について説明する。本来、ボルツマン分布する被着エネルギに上下限はない。しかし、本実施形態の被着エネルギを一般的なイオンプレーティングのそれと差別化するため、図６０の縦軸に示す、頻度が５％（値０．０５）以下の、ほとんど利用されないエネルギ値を一応の目安として切り捨てた。するとエネルギの範囲０．８～２５０ｅＶが得られる。ただし本実施形態では下限値をより小さくし、被着エネルギの範囲を０．０１～２５０ｅＶとした。これは、被着エネルギが低い分子・原子は空間を飛程中に衝突し易く、これによってエネルギが減少すると見たからである。

　図６１は一般的なイオンプレーティングおよび本実施形態におけるイオンプレーティングの被着エネルギの分布を比較するグラフである。図６２は図６１を対数表示したグラフである。本実施形態におけるイオンプレーティングの特徴は、被着エネルギのピーク（図６２に代表として示すエネルギ分布ｆ１（ｕ）のピーク１５ｅＶ）が、一般的なイオンプレーティングの被着エネルギのピーク（図６２のエネルギ分布ｆ０（ｕ）のピーク１ｋｅＶ）より格段に小さく、２桁もの差があることである。

　ピークにこれだけ明確な差がありながら、既に述べたように上下限のないボルツマン分布同士であるために、本実施形態におけるイオンプレーティングと一般的なイオンプレーティングの被着エネルギの分布曲線は、ほとんど使用されない裾野の部分（０．０５＝５％以下の部分）でオーバーラップしている。そこで一般的なイオンプレーティングについても、本実施形態と同様に頻度が５％以下のエネルギ値を一応の目安として切り捨てる。これによって本実施形態の被着エネルギの範囲０．０１～２５０ｅＶは、一般的なイオンプレーティングの被着エネルギの範囲とオーバーラップしなくなる。したがって両者を明確に差別化することができる。

　なお、イオンプレーティングの被着原子エネルギの範囲を上記の０．０１～２５０ｅＶからさらに限定し、５～１００ｅＶにすることが好ましいことは既に述べた通りである。

　図５および図６に示した、配線層２１、２２のエッジ部２１ｅ、２２ｅの角度が５５°以下となる構造、および、図１４に示した、Ｃｕが柱状の塊３０の集合体となる構造は、本実施形態に特有の構造である。すなわち、ある程度の厚みのメタルマスクを用い、主要部分を２５±１０ｅＶとする０．０１ｅＶから２５０ｅＶの被着エネルギでイオンプレーティングを行うことにより、かかる構造の配線層が得られる。

　ボルツマン分布からＣｕ^２＋イオンの粒子エネルギの平均値１５．５ｅＶとすると、分布はおおむね２００ｅＶ（０．０１％以下を切捨て）で収まる。この値は原子結合エネルギの約５から１０倍であり、被着後再配列するエネルギを持っているが、被着された状態を乱す値ではないことから、被着膜の応力が発生しない条件である。この条件で被着したＣｕ膜のＸ線回折によるピークを圧延銅箔と比較した測定結果を図１６に示す。図１６は、上記の件で被着したＣｕ膜８０と、標準Ｃｕ板８１とを比較した図である。最大ピーク（２θ＝６９°）と２θ＝３３°のピークはＳＵＳ板に貼り付けたための、ＳＵＳを表すピークであり、これを除外してみる必要があるが、全体として強度が強い方が標準Ｃｕ板８１であり、それと同じ場所にピーク値が一致していることから、ひずみのないＣｕ結晶となっていることが分かる。

　以上の説明で明らかなように、ひずみの少ない厚いＣｕ配線を、フォトリソグラフィー法を用いることなく形成することができる。

　図６３はイオンプレーティング時の被着金属（Ｃｕ）の被着エネルギと、成膜されたＣｕ結晶の構造との関係を示す実験結果である。同図は結晶をＦＩＢ（Focused Ion Beam）で切断した断面である。バイアス電圧およびＣｕイオンエネルギは４通りに変化させている。その値は図６３（ａ）においてバイアス１０Ｖ、Ｃｕイオンエネルギ１．８２５ｅＶ＋α（条件１）、図６３（ｂ）においてバイアス５５Ｖ、Ｃｕイオンエネルギ１０．０３８ｅＶ＋α（条件２）、図６３（ｃ）においてバイアス２００Ｖ、Ｃｕイオンエネルギ３６．５０３ｅＶ＋α（条件３）および図６３（ｄ）においてバイアス３００Ｖ、Ｃｕイオンエネルギ５４．７５４ｅＶ＋α（条件４）である。それぞれ被着エネルギに「＋α」としているのは、これらの被着エネルギの値には、原料基板へのイオンビーム加熱の運動エネルギ（１～５ｅＶ）を加算すべきだからである。

　条件１～条件４は、すべて、０．０１ｅＶから２５０ｅＶという本発明が推奨する範囲の被着エネルギの範囲にある。したがって、Ｃｕの大部分が柱状結晶となっていて、図１５で説明したセカンダリマイグレーションが起こっている良好な結果と見える。条件１～４の柱状結晶の成長の様子の相違を、以下、考察する。

　図６３（ｂ）に示す条件２、すなわち被着エネルギが１０．０３８ｅＶ＋α＝１１～１５ｅＶの場合が、４条件のなかで、最も、全体にわたって微細できれいな柱状結晶ができていることが分かる。条件２における被着エネルギは、上記の０．０１ｅＶから２５０ｅＶという範囲のなかでも本発明が主要部分としてとりわけ推奨する２５±１０ｅＶに最も近い値である。

　図６３（ａ）に示す条件１、すなわち低い被着エネルギ１．８２５ｅＶ＋α＝２．８～６．８ｅＶの場合は、領域Ａ１に示すように、粗大結晶になってしまっている領域がある。これは、図１５で説明したセカンダリマイグレーションが不足し、安定して成長していない柱状結晶が、隣で成長している柱状結晶からの侵食を受けたためと考えられる。したがって柱状にならず、横の広がりができ、上記のような粗大結晶ができている。また、その他の３つの領域Ａ２、Ａ３、Ａ４にも見られるように、かかる侵食は、柱状結晶の途中でも起こっている。条件１よりさらに低エネルギにした場合には、かかる粗大化が顕著になり、さらに低エネルギにすれば、結晶はアモルファスに近付くと考えられる。

　図６３（ｃ）に示す条件３、すなわち被着エネルギを高くした３６．５０３ｅＶ＋α＝３７～４１ｅＶの場合、被着当初（おおよそラインＬ１より下方の層）は、微細柱状結晶の傾向が見られる。しかしおおよそラインＬ１より上の中盤以降、スピーシーズ衝突時に既に生成した結晶の乱れが生じ、セカンダリー・サーダリマイグレーションで柱状結晶の連続性が阻害される傾向にあり、結晶粒が次第に粗大化されて成長してゆく。

　図６３（ｄ）に示す条件４、すなわち被着エネルギをさらに高くした５４．７５４ｅＶ＋α＝５５～６０ｅＶの場合、おおよそラインＬ２より上の層において、条件３と同様の粗大化成長とともに、さらに柱状結晶の連続性がなくなり、乱れが大きくなっている。そのきっかけは、既結晶の乱れによる枝別れの箇所が多いことから判断できる。さらに本実験結果には含まれていない以内が、被着エネルギを１００ｅＶレベルにすると、柱状結晶ではなく、粒状結晶が生じてくる可能性が示唆される。

　以上の条件１～４の比較をまとめると、最も柱状結晶の成長が理想的なものから順に、条件２＞条件３＞条件１＞条件４の順位が付けられる。概ね、本発明がとりわけ推奨する２５±１０ｅＶの被着エネルギに近い値でイオンプレーティングを行ったものから順番に良好な柱状結晶を形成している。

　なお条件１より低い被着エネルギや条件４より高いエネルギなど、より広範囲の被着エネルギを用いて実験すれば、結晶の成長の差がより顕著に現れたと考えられる。

　原子の並びが５００～８００個程度という超微細な柱状結晶(ほぼ５０ｎｍ径)では粒界が極端に多いことから、粒界の変位能の高さから成膜ひずみが小さくなり、被着厚みが厚くても、残留応力の小さな安定膜が形成される。

　イオンプレーティングによる被着金属は、通常の金属結合エネルギの数倍のエネルギで被着するため、界面接着強度も大きく、ひずみが小さいことから柱状結晶は最適な成膜条件である。

　図６４は、図５および図６にて説明した、配線層２１の断面形状を例示する実験結果である。図６４（ａ）は成膜された配線層２１の結晶構造を示している。図６４（ｂ）は、配線層２１の成膜時における配線層２１とメタルマスク１００との位置関係を模式的に示す図である。図６４（ｃ）は、図６４（ａ）と比較対象となる、図１０に示したメッキ法にて配線層４２を形成した場合の実験結果を例示する図である。図６４（ａ）では、メタルマスクを用いたイオンプレーティングによって配線層（Ｃｕ）を成膜していて、その被着エネルギは１８．２５ｅＶ（バイアス１００ｖ）である。

　図６４（ａ）には、図６４（ｂ）で位置関係を模式的に示したメタルマスク１００の影響でエネルギが弱く、柱状結晶がうまくできていない領域Ａ５があるものの、エッジ部の角度が５５°以下となる配線層２１が形成されている。

　一方、図６４（ｃ）に比較例として示すメッキ法にて配線層を形成した場合には、エッジ部Ａ６の形状が基板１に対してほぼ９０°になっていて、エッジ部Ａ６の応力は緩和されないし、配線層４２と保護絶縁膜との密着性も向上させることができず、パッケージの信頼性が高められない。

　以上、本発明の好ましい回路基板に関する実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

　例えば、本発明において基板上に２層の配線層２１，２２を設けることは必須でなく、模式図である図１７に示すように、チップ取り出し電極２の上部に配線層２２を直接形成しても構わない。つまり、再配線部を有する配線層２１を省略することも可能である。このような構造は、チップ取り出し電極２の電極ピッチが十分に広く、再配線を行う必要がないケースにおいて好適である。この場合、図１８に示すように、配線層２２の側面２２ｓは斜め（５５°以下）であり、配線層２２の上面２２ｕのうち外周に沿った縁部２２ａは保護絶縁膜８によって覆われる。

　また、上記実施形態においては、配線層２１，２２をバリア金属配線と銅配線の２層構造としたが、本発明がこれに限定されるものではない。したがって、バリア金属配線を省略しても構わないし、銅を主成分とする銅配線の代わりに他の金属材料からなる配線を用いても構わない。Ｃｕ以外の好ましい他の金属材料（主金属）の主成分としては、Ａｌ、Ｔｉ、Ｃｒ及びＮｉを挙げることができる。好ましくは、主成分は、５０パーセント以上である。その他の材料（副金属）の副成分は１０パーセント以下である。特に、Ａｌは一般的なＷＬＰにて用いられるメッキ法では形成することができない金属材料であるが、イオンプレーティング法によれば、金属の種類にかかわらず成膜可能である。また、銅配線の代わりにＡｌ配線を用いた場合、Ａｌ自身の活性度が高いためバリア金属配線は不要である。Ａｌは金属特性が塑性変形しやすく応力緩和されやすいため、厚く被着しても応力が発生しない利点を有する。さらに、銅配線の代わりに、複数の金属材料からなる多元合金を含む配線を用いても構わない。多元合金は、その種類によってはメッキ法で形成することが困難であるが、イオンプレーティング法によれば、任意の種類の金属を任意の比率で混合させることが可能となる。多元合金を使用したイオンプレーティング法によって、さらに製造コストが低減できる。

　また、上記実施形態においては、おなじメタルマスクを用いてバリア金属配線（第１の金属性の導体）と銅配線（第２の金属性の導体）の複数の配線層を連続的に形成している（一回のマスク工程、連続する複数回の成膜工程、及び一回のマスク工程に対応する一回のリフトオフ工程からなる一連の工程群）が、本発明がこれに限定されるものではなく、メタルマスクを用いてバリア金属配線を形成した後このメタルマスクを剥離し、別のメタルマスクを用いて銅配線を形成しても構わない。

　さらに、本発明の対象がシリコンウエハに限定されるものではなく、種々の回路基板に適用することが可能である。

　さらに、本願の権利対象である回路基板が、シリコンウエハ及び半導体チップに限定されるものではなく、シリコンウエハ、半導体チップを封止した最終製品としての電子デバイス（単一の半導体チップまたは複数の半導体チップがモールディング等で封止された半導体装置、単一または複数の半導体装置を含むカード、単一または複数の半導体チップを含むカード、コンピュータや移動体通信機器などの電子機器に含まれるシステムとしてのマザーボード等）とすることが可能である。この場合、回路基板の外部端子電極は、最終製品が有する外部端子電極となる。本願の一つの技術思想（フォトリソグラフィー工程を経て作成された基板に、フォトリソグラフィー工程を使用せずにメタルマスクを基板に被せるマスク工程、イオンプレーティング法により金属性の導体を形成する成膜工程、及びメタルマスクを剥離するリフトオフ工程、並びに外部端子電極を形成する電極形成工程）と何ら矛盾するものではない。

　尚、これまでの技術思想においては、後工程においてボンディングワイヤを敷設することを排除するものではないし、回路基板又は最終製品がボンディングワイヤを含むことを何ら制約するものでもない。配線層２１、２２がＡｌ金属である場合、ボンディングワイヤの設置には好都合である。前述のように、例えば、バリア金属配線は不要であり、更に厚く被着しても応力が発生しない利点（塑性変形しやすく応力緩和されやすい）を有するからである。よって、実施形態における半田ボール９に替えてボンディングワイヤまたはＴＡＢ（tape automated bonding）を外部端子電極に含めてもよい。

　次に、第二章を説明する。本実施形態による第１の半導体装置、第６の半導体装置及び電子システムの構造、並びにそれらの製造方法について説明する。図１９乃至図４２までは、その回路基板に関連した第１の半導体装置及び電子システムの構造と製造方法を説明したものである。図５８は、その回路基板に関連した第６の半導体装置を説明したものである。

　図１９は、本発明の好ましい実施形態による第１の半導体装置（複数のチップを含む）の構造を示す模式的な構造図を上から見た図である。尚、第二章の説明において、第１の半導体装置を単に半導体装置と呼ぶ場合がある。

　図１９に示すように、本実施形態による半導体装置は、絶縁基板５０（第４の基板）の上に複数の機能素子である複数の半導体チップ（第１乃至第７チップ）が搭載される。絶縁基板５０は、周知の材料及び製法で構成される。絶縁基板上には、それぞれが複数の配線層５１（絶縁基板配線）が形成される複数の配線を含む。配線層５１は、周知の材料及び製法で構成される。配線層５１は、１０～２０μｍの厚さである。半導体装置は、外部と通信する外部端子群１、２を有する。外部端子群は、配線層５１と同一構造である。外部端子群１、２は、絶縁基板５０の上面（第１乃至第７チップが搭載されている側の面）に形成されている必要はなく、絶縁基板５０の裏面又は側面、及びそれらの組み合わせの面に形成されていても構わない。図１９においては外部端子群１、２を破線で示しており、これは、外部端子群１、２が絶縁基板５０の裏面に形成されていることを意味する。この点は、図３２，３３，３５，３７においても同様である。

　本実施形態による半導体装置は、第１、２及び第６のチップで構成された第１のシステム、並びに第３、４、５及び第７のチップで構成された第２のシステムを有する。第１のチップ（第１の基板）と第２のチップ（第２の基板）は積層される。第３、４及び第５のチップは、積層される。第１のチップ、第３のチップ（第１の基板）及び第４のチップ（第５の基板）は、前述した回路基板である。第３のチップと第４のチップは、同一の機能を有する半導体チップである。第６のチップ（第３の基板）は、第１及び第２のチップ並びに外部端子群１を介して半導体装置の外部とそれぞれ通信する。第７のチップ（第３の基板）は、第３乃至第５のチップ並びに外部端子群２を介して半導体装置の外部とそれぞれ通信する。第３、４、５及び第７のチップで構成された第２のシステムの電気的な接続構成は、図２０に示される。第１、２及び第６のチップで構成された第１のシステムの電気的な接続構成は、不図示であるが、第２のシステムと同様である。故に、この半導体装置は、２つのシステムを有する例である。

　図２０に示すように、本実施形態による第２のシステムは、CPU(プロセッサ：第７チップ)の命令信号をNANDフラッシュメモリ（第３、第４チップ）の動作信号に変換するための制御回路チップ（第５チップ）との接続状態を示した一例である。それぞれの記号は表1に示すとおりである。なお、Other-a,-bは非公開の特別な信号である（不図示）。

　CPUは、汎用のI/O制御信号(GPIO)ピン、アドレス指定ピンA0～An、読み出し/書き込みピンRD/_WRなどの制御ピンで構成されている。しかし、NANDフラッシュメモリは読み出しや書き込みをシーケンシャルに実行するため、CPU命令とは異なったステップで実行しなければならず、制御回路（第５チップ）が必要である。メモリにアクセスするには、まず所定のコマンドを投入してから、メモリのアドレスを必要サイクル分投入する。そのうえで必要なデータの読み出しや書き込みが実行できる。制御回路がNANDフラッシュメモリを適切に実行させ、CPUの命令に従ったNANDメモリのタスクを実行する。これで分かることは、CPUとNANDフラッシュメモリ間の接続配線ａ、CPUと制御回路間の接続配線ｂ、及び制御回路とNANDフラッシュメモリ間の接続配線ｃ、並びにCPU、制御回路、NANDフラッシュメモリの３者間で共有する接続配線ｄがある。

　図１９に戻り、接続配線ａ、接続配線ｂ及び接続配線ｄは、それぞれ複数の配線層５１（ａ、ｂ－１乃至ｂ－３、ｄ－１、ｄ－２、ｅ－１）で示される。接続配線ｃ（ｃ－１乃至ｃ－７）は、前述の配線層２１若しくはボンディングワイヤ、またはそれらの組み合わせで示される。尚、図面の紙上、それら配線本数は少なく表現している。よって、対応するそれぞれのチップに含まれるチップ取り出し電極（内部端子電極）２の数も実際の製品の数よりも少なく表記している。複数の内部端子電極２は、図１９においては、白枠で示されるＤ１乃至Ｄ１０、Ｅ１乃至Ｅ１０及びＦ１乃至Ｆ１２で示される。尚、配線層２１は、第１の端部２１ａ、第２の端部２１ｂ及び再配線部２１ｃを含む。図１９においては、第１の端部２１ａと第２の端部２１ｂはグレーの枠で示されるＧとＨの符号で示され、再配線部２１ｃは点線または一点鎖線で示される。再配線部２１ｃは、第１の端部２１ａと第２の端部２１ｂ、若しくは第１の端部２１ａ同士、または第２の端部２１ｂ同士を接続する。第３のチップと第４のチップのそれぞれの表面に形成する配線層２１は同一のパターンである。ボンディングワイヤについて、内部端子電極２間を接続する、または内部端子電極２及び第１の端部２１ａ、第２の端部２１ｂをそれぞれ接続するボンディングワイヤは、細い線と太い線のいずれかで示される。

　第１のチップと第２のチップ間との接続、及びそれらと配線層５１との接続について詳述する。第１のチップは、複数のチップ取り出し電極（内部端子電極）２を有する。それらは、白枠で示されるＡ１乃至Ａ５で示される。第１のチップの表面には、第１の端部２１ａ（第２のノード）、第２の端部２１ｂ（第１のノード）及び再配線部２１ｃ（第１または第２の配線）を含む再配線が形成される。第２のチップは、複数のチップ取り出し電極（内部端子電極）２を有する。それらは、白枠で示されるＢ１乃至Ｂ６で示される。取り出し電極（内部端子電極）２（Ａ１）は、図２の様に第１の端部２１ａ（Ｃ２）と接続する。図面の都合上、白枠とグレーの枠を少しずらして表現している。第１の構造形式として、取り出し電極（内部端子電極）２（Ｂ１）は、第２の端部２１ｂ（Ｃ１；第１のノード）とボンディングワイヤ（第１のボンディングワイヤ）で接続する。以降、図面上においては、曲線で描画された実線のシンボルがボンディングワイヤを示している。尚、細い実線と太い実線とがあるが、その意味は後述する。取り出し電極（内部端子電極）２（Ａ１）は、第１の端部２１ａ（Ｃ２；第２のノード）と接続する。取り出し電極（内部端子電極）２（Ａ５）は、第１の端部２１ａ（Ｃ１２）と接続する。取り出し電極（内部端子電極）２（Ｂ６）は、第２の端部２１ｂ（Ｃ１１）と接続する。これらについて、Ｘ－１からＸ－２のラインで表現した断面図を図２１で示す。ボンディングワイヤ４０は、周知の材料、構造（その断面は円形、円状）、手法で形成される。第１と第２のチップ間には、接着剤４２が形成される。絶縁膜４３は、ボンディングワイヤ４０を保護する。これは、後の第１のチップで構成される第１のウェハがスクライブライン４１でダイシングする工程に必要な保護膜である。保護絶縁膜８は、不図示である。再配線は、前述のメタルマスクとイオンプレーティング及びメタルマスクのリフトオフによって形成され、特殊な構造を有する。それらは、第１のチップの表面に垂直な方向から見たエッジ部を含み、第１のチップと接するエッジ部における再配線である配線層の第１のチップの表面と垂直な断面の角度が５５°以下である。例えば、スクライブライン４１側の配線層２１の終端の形状で示される。さらに、配線層２１は、第１のチップの表面方向とは異なる方向に伸びる柱状の塊の集合体によって構成されている。尚、配線層２１は、好ましくはアルミAlを主成分とする金属であり、Si、Ti、Cuなどの副金属が少量混入し、パシベーション膜への接着力を高めると共に大電流によるエレクトロマイグレーション耐性、耐食性を高めた。Alの金属性が確保された範囲の副金属の混入範囲である。特に、Ａｌは一般的なＷＬＰにて用いられるメッキ法では形成することができない金属材料であるが、イオンプレーティング法によれば、金属の種類にかかわらず成膜可能である。また、一例として、配線層２１の厚さは、０．５～２ミクロンメータとするが、前述のように０．２～１０ミクロンメータでもよい。接着剤は、一例として、ダイボンディング剤(ペースト状)である金属粉末などの混入されたエポキシ、あるいはシリコーン樹脂である。尚、本発明において「主成分」とは、重量比で最も比率の多い材料を指し、好ましくは、重量比が５０％以上である材料を指す。

　図１９に戻り、第２の構造形式として、取り出し電極（内部端子電極）２（Ｂ２）は、第２の端部２１ｂ（Ｃ３）とボンディングワイヤ（第２のボンディングワイヤ）で接続する。第１の配線層５１（絶縁基板配線；ｆ）は、第２の端部２１ｂ（Ｃ４）とボンディングワイヤ（第３のボンディングワイヤ）で接続する。これらについて、Ｘ－３からＸ－４のラインで表現した断面図を図２２で示す。

　第３の構造形式として、取り出し電極（内部端子電極）２（Ａ３）は、第１の端部２１ａ（Ｃ９）と接続する。第２の配線層５１（絶縁基板配線；ｆ）は、第２の端部２１ｂ（Ｃ６）と接続する。これらについて、Ｘ－５からＸ－６のラインで表現した断面図を図２３で示す。配線層２１は、第１のチップと第２のチップ間に配置され、第１の端部２１ａ（Ｃ９）と第２の端部２１ｂ（Ｃ６）と接続する。これらについて、Ｘ－５からＸ－６のラインで表現した断面図を図２３で示す。

　第４の構造形式として、第３の配線層５１（絶縁基板配線；ｆ）は、取り出し電極（内部端子電極）２（Ａ２）、第２の端部２１ｂ（Ｃ７）及び第２の端部２１ｂ（Ｃ８）を介して取り出し電極（内部端子電極）２（Ｂ３）と接続する。

　第５の構造形式として、第４の配線層５１（絶縁基板配線；ｆ）は、第２の端部２１ｂ（Ｃ５）と接続する。取り出し電極（内部端子電極）２（Ｂ４）は、第２の端部２１ｂ（Ｃ１０）を介して第２の端部２１ｂ（Ｃ５）と接続する。これは、第２と第３の構造形式の応用である。

　第３のチップ、第４のチップ及び第５のチップ間の接続、及びそれらと配線層５１との接続について詳述する。基本的には、第１と第２のチップ間の接続と同様であるが、それらに開示されていない部分を詳述する。

　第６の構造形式として、第５の配線層５１（絶縁基板配線；ｄ－１）は、第２の端部２１ｂ（Ｇ５）、取り出し電極（内部端子電極）２（Ｅ１）と接続する。取り出し電極（内部端子電極）２（Ｄ１）は、第１の端部２１ａ（Ｇ６）を介して第２の端部２１ｂ（Ｇ５）と接続する。取り出し電極（内部端子電極）２（Ｆ２）は、第２の端部２１ｂ（Ｇ２）を介して第２の端部２１ｂ（Ｇ５）と接続する。尚、第４のチップは、第３のチップ同様に配線層２１と２つの第２の端部２１ｂ（Ｇ２）（Ｇ５）を有するが、それらは使用されない。第４のチップが有する取り出し電極（内部端子電極）２（Ｅ１）は、実質的に第４のチップの第２の端部２１ｂ（Ｇ６；不図示）に接続する。

　第７の構造形式として、第６の配線層５１（絶縁基板配線；ｄ－２）は、第２の端部２１ｂ（Ｇ７）、取り出し電極（内部端子電極）２（Ｄ２）及び取り出し電極（内部端子電極）２（Ｅ２）と接続する。取り出し電極（内部端子電極）２（Ｆ３）は、第２の端部２１ｂ（Ｇ３）を介して第２の端部２１ｂ（Ｇ７）と接続する。第４のチップは、第３のチップ同様に配線層２１と２つの第２の端部２１ｂ（Ｇ３（Ｈ３））（Ｇ７（Ｈ７））を有するが、それらは使用しない。以下同様である。

　第８の構造形式として、２つの取り出し電極（内部端子電極）２（Ｄ５）（E４）は、第２の端部２１ｂ（Ｇ１０）及び第２の端部２１ｂ（Ｇ９）を介して取り出し電極（内部端子電極）２（Ｆ４）と接続する。これらは、接続配線ｃ（ｃ－１）で示される。

　第９の構造形式として、２つの取り出し電極（内部端子電極）２（Ｆ５）（E５）間は、第２の端部２１ｂ（Ｇ１１）及び第２の端部２１ｂ（Ｇ１２）を介して接続する。これらは、接続配線ｃ（ｃ－２）で示される。Ｆ５とＧ１１は、ボンディングワイヤ（第５のボンディングワイヤ）で接続する。Ｅ５とＤ５は、ボンディングワイヤ（第６のボンディングワイヤ）で接続する。

　第１０の構造形式として、２つの取り出し電極（内部端子電極）２（Ｆ６）（Ｄ６）間は、第２の端部２１ｂ（Ｇ１３）及び第２の端部２１ｂ（Ｇ１４）を介して接続する。これらは、接続配線ｃ（ｃ－３）で示される。

　第１１の構造形式として、２つの取り出し電極（内部端子電極）２（Ｅ１０）（Ｄ１０）は、それぞれ対応する第１の端部２１ａ（Ｈ１６）（Ｇ１６）及び第１の端部２１ａ（Ｈ１５）（Ｇ１５）を介して取り出し電極（内部端子電極）２（Ｆ１１）に接続する。２つの取り出し電極（内部端子電極）２（Ｅ９）（Ｄ９）は、それぞれ対応する第１の端部２１ａ（Ｈ１５）（Ｇ１５）を介して取り出し電極（内部端子電極）２（Ｆ１１）に接続する。これらは、接続配線ｃ（ｃ－７）で示される。２つの第１の端部２１ａ（Ｈ１５）（Ｈ１６）間は、第４のチップの表面に形成された再配線部２１ｃ（一点鎖線）によって、接続される。その再配線部２１ｃ（一点鎖線）は、第３のチップと第４のチップ間に配置する。２つの第１の端部２１ａ（Ｇ１５）（Ｇ１６）間は、第３のチップの表面に形成された再配線部２１ｃ（点線）によって、接続される。その再配線部２１ｃ（点線）は、第３のチップと第５のチップ間に配置する。第１２の構造形式として、配線層５１（絶縁基板配線；ａ）は、取り出し電極（内部端子電極）２（Ｅ３）とボンディングワイヤ（第７のボンディングワイヤ）で接続し、また、配線層５１（絶縁基板配線；ａ）は、取り出し電極（内部端子電極）２（Ｄ３）とボンディングワイヤで接続する。配線層５１（絶縁基板配線；ｂ－３）は、取り出し電極（内部端子電極）２（Ｆ１０）とボンディングワイヤ（第４のボンディングワイヤ）で接続する。

　第１のチップについて、図２４、図２５で詳述する。図２４は、第１のチップの表面に形成された第１の端部２１ａ、第２の端部２１ｂ及び再配線部２１ｃを含む再配線の上面図である。図２５は、それぞれ再配線が形成された複数の第１のチップで構成するウェハ（第１のウェハ）状態の上面図である。これらの構造、及び製造方法の特徴は、前述のとおりである。よって、図２４で示される一つの第１のチップは、第１のウェハにおける状態において一つの第１のチップを拡大した図である。

　第３と第４のチップについて、図２６、図２７で詳述する。図２６と図２７は、それぞれ第３のチップと第４のチップの表面に形成された第１の端部２１ａ、第２の端部２１ｂ及び再配線部２１ｃを含む再配線の上面図である。この実施例においては、同一機能のチップとしているので、それらの再配線は同一のレイアウトパターンであり、符号が異なるのみである。図２６で示される第３のチップ（第４のチップ）は、第１のウェハ（図２５）同様に再配線が形成された複数の第３のチップで構成するウェハ（第２のウェハ）であり、一つの第３のチップを拡大したものである。図２７も同様である。ダイシング工程にて、一つの第２のウェハからダイシングされたチップを、第３と第４のチップと定義してもよい。

　第１の製造方法に係わる第３と第５のチップについて、図２８、図２９及び図３０で詳述する。図２８は、第３のチップに第５のチップを接着剤で積層に形成した上面図である。正確には、第３のチップの表面に形成された再配線の上に接着剤を介して第５のチップが積層する。これら図２８、図２９及び図３０においても、第３のチップは、第２のウェハにおける状態において一つの第３のチップを拡大したものであることに注意が必要である。図２９は、第３のチップと第５のチップ間をボンディングワイヤで接続した上面図である。８か所において、それぞれボンディングワイヤリングしている。この実施例の説明において、ボンディングワイヤは、名称として単一名詞で扱っている。またボンディングワイヤは、ワイヤボンディングと呼ぶことがある。図３０は、８か所のボンディングワイヤを絶縁膜（網掛け）で保護した上面図である。第２のウェハをダイシングする工程、または試験工程においてボンディングワイヤの欠損を防止する。この後、複数の第５のチップが積層された第２のウェハは、ダイシングされ、積層された一つの個別チップとなる。

　第１のチップ乃至第５のチップについて、図３１で詳述する。第４のチップの上に第３のチップが積層される。第３のチップの上に、それぞれ第１のチップと第５のチップが積層される。第１のチップの上に第２のチップが積層される。正確には、第３のチップと第５のチップがボンディングワイヤでワイヤリングされて積層された一つの第１の個別チップが、第４のチップに積層される。第１のチップと第２のチップがボンディングワイヤでワイヤリングされて積層された一つの第２の個別チップが、第３のチップに積層される。尚、第４のチップは、第１の端部２１ａ、第２の端部２１ｂ及び再配線部２１ｃを含む再配線が表面に形成された第２のウェハをダイシングして得られた個別のチップである。さらに、その後の工程において、第３と第４のチップは積層する。第３のチップは、少なくとも一部の第４のチップの取り出し電極（内部端子電極）２、第１の端部２１ａ及び第２の端部２１ｂが露出するように、第４のチップに積層される。その露出の意義は、絶縁基板配線５１、その他のチップの取り出し電極（内部端子電極）２、第１の端部２１ａ及び第２の端部２１ｂの少なくとも一つとの接続のためである。

　半導体装置について、図３２及び図３３で詳述する。図３２においては、第４のチップ（正確には、積層された第１のチップ乃至第５のチップ）が、絶縁基板５０の上に搭載される。それぞれのチップまたはそれぞれのチップに関連する複数の再配線が、複数の絶縁基板配線５１と複数のボンディングワイヤ（太い実線）で接続される。第４のチップまたは第４のチップに関連する再配線が、第３及び第５のチップと複数のボンディングワイヤ（太い実線）で接続される。図３３においては、第１のチップ乃至第７のチップが、それぞれ絶縁膜（網掛け）で保護されている。

　第２の製造方法に係わる第１のチップ乃至第５のチップについて、図３４、図３５で詳述する。図３４においては、それぞれのウェハからダイシングされた第１のチップ乃至第５のチップが、積層される。当然、第１、第３及び第４のチップのそれぞれの表面には、再配線が形成されている。第１の製造方法が、再配線を含むウェハの状態で異なるチップを積層してボンディングワイヤを敷設し、その後ダイシングするのに対して、第２の製造方法では、まず最初に、それぞれ再配線を含むウェハをダイシングして、それぞれの異なるチップを積層している。

　図３５（半導体装置）においては、第４のチップ（正確には、積層された第１のチップ乃至第５のチップ）が、絶縁基板５０の上に搭載され、それぞれ複数の絶縁基板配線５１と複数のボンディングワイヤで接続される。第１のチップ乃至第５のチップ間は、それぞれ複数のボンディングワイヤで接続される。すべてのボンディングワイヤが太い実線であることに注意が必要である。それは、すべてのボンディングワイヤが、一工程にて敷設されるからである。第１のチップ乃至第７のチップが、それぞれ絶縁膜で保護されている。

　第３の製造方法に係わる第１のチップ乃至第５のチップについて、図３６で詳述する。図３６においては、最初に、それぞれのウェハからダイシングされた第１のチップ乃至第５のチップが、積層される。当然、第１、第３及び第４のチップのそれぞれの表面には、再配線が形成されている。第１のチップと第２のチップ間が、ボンディングワイヤ（細い実線）で接続される。さらに、第３のチップと第５のチップ間が、ボンディングワイヤ（細い実線）で接続される。それらボンディングワイヤは、絶縁膜（網掛け）で保護される。第２の製造方法が、第４のチップ（正確には、積層された第１のチップ乃至第５のチップ）を絶縁基板５０の上に搭載し、それぞれ複数の絶縁基板配線５１と複数のボンディングワイヤで接続するのに対して、第３の製造方法では、第４のチップ（正確には、積層された第１のチップ乃至第５のチップ）を絶縁基板５０の上に搭載する前に一部のボンディンワイヤを敷設し、保護膜を設けている。この一部のボンディングワイヤを敷設した状態において、第４のチップ（正確には、積層された第１のチップ乃至第５のチップ）を試験した後、良品のみを絶縁基板５０に搭載する。

　図３７は、本発明の好ましい実施形態による複数の半導体装置（それぞれ複数のチップを含む）と電子システムの構造を示す模式的な構造図を上から見た図である。電子システムは、３つの半導体装置（それぞれ半導体装置１，２，３）を含む。半導体装置１は、それぞれ絶縁基板５２に敷設された外部端子群１、２を介して半導体装置２，３と通信する。半導体装置２、３は、それぞれ絶縁基板５０に敷設された外部端子群３，４を介して外部と通信する。外部端子群１、２の一部分は、絶縁基板５２の裏面または側面、それらの側面の組み合わせに敷設してもよい。図１９で示される半導体装置が一つの部品として顧客に提供されるのに対して、図３７で示される半導体装置１が一つの部品として顧客に提供される。例えば、顧客は異なる供給元からそれぞれ購入した半導体装置１，２，３を一つのシステムとして製造し、電子部品の最終製品としてエンドユーザに提供される。半導体装置２、半導体装置３も半導体装置１と同様な本願の特徴を適用することができる。よって、電子システムにおいても、それは本願の特徴を含む。

　次に、本実施形態による半導体装置及び電子システムの製造方法について説明する。図３８は第１の製造方法、図３９は第２の製造方法、図４０は第３の製造方法である。第１乃至第３の製造法方法において、図２４乃至図２７は、共通である。

　第１の製造方法（図３８）は、図２８乃至図３３に対応する。ステップ２０１にて、ウェハに電子回路を形成する。この工程は、前述のようにフォトリソグラフィー法（レジスト塗布、露光、現像、レジスト剥離）により形成される。これは異なるベンダーから購入する場合がある。ステップ２０２にて、前述した本願の特徴であるウェハ上に再配線等を形成する。ステップ２０３にて、異なるチップを再配線が形成されたウェハ（回路基板）に接着材等で積層する。ダイボンディング剤(ペースト状)である金属粉末などの混入されたエポキシ、あるいはシリコーン樹脂を印刷法でウエハ上に形成した後、異なるチップを搭載し、樹脂硬化させる。ステップ２０４（第１のボンディングワイヤ工程）にて、積層されたチップとウェハとをボンディングワイヤ（ワイヤボンディング）で接続する。ステップ２０５（第１のボンディングワイヤ保護膜形成工程）にて、そのボンディングワイヤの領域を保護膜で覆う。その保護膜は、有機系の被覆剤をポッティング等で行い、硬化させる。ステップ２０６にて、ウェハをダイシングして複数の積層したチップに分離する。ステップ２０７にて、半導体装置の絶縁基板５０に接着剤等で接続する。接着剤は、一例として、ダイボンディング剤(ペースト状)である金属粉末などの混入されたエポキシ、あるいはシリコーン樹脂である。ステップ２０８（第２のボンディングワイヤ工程）にて、絶縁基板上の配線５１と積層したチップとをボンディングワイヤで接続する。ステップ２０９（第２のボンディングワイヤ保護膜形成工程）にて、少なくともそのボンディングワイヤの領域を保護膜で覆う。その保護膜は、有機系の被覆剤をポッティング等で行い、硬化させる。好ましくは、積層されたチップを含む領域を保護膜で覆う。ステップ２１０にて、外観検査等を行い半導体装置（半導体回路）が完成する。ボンディングワイヤ工程は２工程、ボンディングワイヤを覆う絶縁膜は２つ存在することに注意が必要である。試験工程においては、好ましくは３つの試験工程を適用するのが好ましい。第１の試験工程（試験１）では、ウェハに描画された電子回路を試験する。第１の試験工程は、ステップ２０２の後に実施してもよい。或いは、ステップ２０１の後に試験を行い、さらに、ステップ２０２の後に試験を行っても構わない。これによれば、ステップ２０２において形成された再配線に不良があるか否かを判別することが可能となる。第２の試験工程（試験２）においては、積層された複数の電子回路を試験する。第２の試験工程は、ステップ２０４後に実施してもよい。これは、試験結果によって、ボンディングワイヤを修正（リペア）もしくは冗長なボンディングワイヤ（不図示）を敷設することがあるからである。第３の試験工程（試験３）においては、半導体装置全体として試験する。第３の試験工程は、ステップ２０８の後に実施してもよい。これは、試験結果によって、ボンディングワイヤを修正（リペア）もしくは冗長なボンディングワイヤ（不図示）を敷設することがあるからである。これらの一連の工程において、ボンディングワイヤの意義は、第１乃至第５のチップの取り出し電極（内部端子電極）２の座標が設計変更等により異なっても、ボンディングワイヤの長さにより調整が可能な柔軟な接続が実現できる。

　第２の製造方法（図３９）は、図３４乃至図３５に対応する。第１の製造方法所なる点のみを詳述する。ステップ２０２の後、ステップ２０６が適用される。ステップ２０６の後、ステップ２１１が適用される。ステップ２１１の後、ステップ２１２及びステップ２１３が順次適用される。つまり、ステップ２０２の後、ステップ２０３乃至ステップ２０５を排除し、ステップ２０６を適用している。ステップ２１１は、図３４の様に絶縁基板５０の上にすべてのチップを積層する。ステップ２１２（第３のボンディングワイヤ工程）は、絶縁基板上の配線５１と積層したすべてのチップ、及びそれらチップ同士を一回のボンディングワイヤの工程で接続する。ステップ２１３（第３のボンディングワイヤ保護膜形成工程）は、少なくともそのボンディングワイヤの領域を保護膜で覆う。これら複数の工程によって、第１の製造方法の工程数よりも少ない工程数で半導体装置が実現できる。尚、試験工程について、第２の製造方法は２つの試験工程に削減されていることに注意が必要である。但し、本例においても、ステップ２０１の後に試験を行い、さらに、ステップ２０２の後に試験を行っても構わない。これによれば、ステップ２０２において形成された再配線に不良があるか否かを判別することが可能となる。また、ステップ２１２において全てのボンディングワイヤを形成することは必須でなく、複数の工程に分けてボンディングワイヤを形成しても構わない。例えば、まずチップ同士を接続するボンディングワイヤを形成し、その後、別の工程にて絶縁基板上の配線５１とチップとを接続するボンディングワイヤを形成しても構わない。

　第３の製造方法（図４０）は、図３６に対応する。第１の製造方法と異なる点のみを詳述する。ステップ２０２の後、ステップ２０６が適用される。ステップ２０６の後、ステップ２１４、ステップ２１５が順次適用される。つまり、ウェハをダイシングするステップ２０６の工程を、第１の製造方法より前の工程に移行させている。これにより、ボンディングワイヤに関するボンダー装置をウェハのサイズに対応した高価で大きなボンダー装置に比べてチップのサイズに対応した安価で小さなボンダー装置を使用することができる。尚、ステップ２１４は、それぞれのウェハからダイシングされた複数のチップを積層する。ステップ２１５は、それらチップ間をボンディングワイヤで接続する。更に、第１の試験工程（試験１）は、ステップ２０６の後に実施してもよい。

　第１乃至第３の製造方法は、それぞれ異なる長所を有する。半導体装置の製造業者は、第１乃至第７のチップをすべて製造する訳ではない。更に、再配線も異なる業者が行う場合がある。第１乃至第３の製造方法は、これらの複数の製造業者が関連する多様な製造方法を提供する。例えば、試験１乃至試験３のそれぞれが、異なる業者が関連する受け渡しの責任と理解することもできる。

　以上、本発明の好ましい第１の半導体装置と電子システムに関する実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

　例えば、第２の端部２１ｂは、図２、図３（ｂ）の様に配線層２２（第２の配線層）を含んでいてもよい。半田ボール９に変わるボンディングワイヤの製造条件をリラックスできる場合がある。第２の端部２１ｂが二層（第一及び第二の配線層）であれば、ボンディング時のボンダー装置からのメカニカルストレスを緩和できる。言い換えれば、ボンダー装置がワイヤリングする時の圧力の設定値に余裕を持たせることができる。

　また、第６のチップと第７のチップが、それぞれ配線層５１と接続する構造は、問わない。図２の構造であれば、絶縁基板５０にフリップチップとして接続する構造である。また、図２の配線６，７及び半田ボール９を除く構造であれば、本願の半導体装置の製造工程（接着工程、ボンディングワイヤ工程）に含むことが可能である。

　また、絶縁基板５０から第１乃至第７のチップにそれぞれ供給する電源供給線は、これまで本願が開示した再配線の特徴を準用して適用することができる。

　また、半導体装置は、第１、２及び第６のチップで構成された第１のシステムのみでよい、並びに第３、４、５及び第７のチップで構成された第２のシステム、又は第３、５及び第７のチップで構成された第２のシステムのみでもよい、ことは当然のことである。半導体装置の外観、形状、機能は、問わない。よって、第１のシステムではNANDフラッシュメモリに関するシステムについて例示したが、不揮発性に限られず揮発性のメモリ、またはそれらの組み合わせ、さらにはメモリの機能に限られない。

　また、半導体装置は、第１のシステムと第２のシステムが相互に関連するデータ処理を行う機能であってもよい。例えば、第３のチップの表面に形成された再配線を介して、第１及び第２のチップとボンディングワイヤで接続される、又は第１のチップの表面に形成された再配線と、第３のチップの表面に形成された再配線、第３、４、５のチップとが、ボンディングワイヤで接続される、等の多様な構造が考えられる。

　例えば、第６の半導体装置は、図５８に示される。第１３の構造形式として、取り出し電極（内部端子電極）２（Ｆ１３）は、ボンディングワイヤ１を介して第２の端部２１ｂ（Ｇ１８）に接続する。第２の端部２１ｂ（Ｇ１８）は、再配線部２１ｃを介して第２の端部２１ｂ（Ｇ１９）に接続する。第２の端部２１ｂ（Ｇ１９）は、ボンディングワイヤ２を介して第２の端部２１ｂ（Ｇ２０）に接続する。第２の端部２１ｂ（Ｇ２０）は、再配線部２１ｃを介して第２の端部２１ｂ（Ｇ２１）に接続する。第２の端部２１ｂ（Ｇ２１）は、ボンディングワイヤ３を介して絶縁基板配線５１（ｅ－１）に接続する。絶縁基板配線５１（ｅ－１）は、後述するリードフレームのリード部に替えることができる。ボンディングワイヤ２は、再配線層間を接続するジャンピングワイヤである。取り出し電極（内部端子電極）２（Ｆ１３）は、第３のチップの取り出し電極（内部端子電極）２でもよい。この場合、第２の端部２１ｂ（Ｇ１８）は、第１の端部２１ａ（Ｇ１８）に置き換わる。ジャンピングワイヤは、前述の第１の構造形式から第１２の構造形式のいずれかに組み込むことが可能である。

　また、上記実施形態では、チップ間における電気的な接続を全てボンディングワイヤによって行っているが、本発明がこれに限定されるものではなく、チップ間における一部の電気的接続をフリップチップ接続により行っても構わない。チップ間における一部の電気的接続をフリップチップ接続により行う例を図４１に示す。図４１に示す例では、チップＣｈｉｐ－Ａの上にチップＣｈｉｐ－Ｂが搭載され、さらに、チップＣｈｉｐ－Ｂの上にチップＣｈｉｐ－Ｃが搭載されている。このうち、チップＣｈｉｐ－ＡとチップＣｈｉｐ－Ｂについては上方が主面となるようフェースアップ方式で搭載され、チップＣｈｉｐ－Ｃについては下方が主面となるようフェースダウン方式で搭載されている。そして、チップＣｈｉｐ－Ａと配線５１との間、チップＣｈｉｐ－Ｂと配線５１との間、並びに、チップＣｈｉｐ－ＡとチップＣｈｉｐ－Ｂとの間は、ボンディングワイヤ４０によって電気的に接続されている。一方、チップＣｈｉｐ－ＢとチップＣｈｉｐ－Ｃとの間は、半田ボール９を用いたフリップチップ接続によって電気的に接続されている。本発明はこのような態様も包含しうる。チップＣｈｉｐ－Ｂ及びチップＣｈｉｐ－Ｃの少なくともいずれかは、チップの表面に形成された本願の特徴である再配線層を有する。チップＣｈｉｐ－Ｃの構造は、図２で示される。チップＣｈｉｐ－Ｂの構造は、例えば、図２３で示される第１チップの表面に敷設する配線４２である。半田ボール９は、配線４２に接続する。少なくともいずれかのチップに本願の特徴を適用することで、大幅なコストダウンが実現できる。

　さらに、上記実施形態では、積層された複数のチップ間における接続について説明したが、積層されていない複数のチップ間における接続にも本発明の技術思想を応用することが可能である。例えば、図４２に示すように、絶縁基板５０の上面にチップＣｈｉｐ－ＤとチップＣｈｉｐ－Ｅが搭載され、チップＣｈｉｐ－Ｄと配線５１との間、チップＣｈｉｐ－Ｅと配線５１との間、並びに、チップＣｈｉｐ－ＤとチップＣｈｉｐ－Ｅとの間をボンディングワイヤ４０によって電気的に接続することも可能である。本発明はこのような態様も包含しうる。チップＣｈｉｐ－ＤとチップＣｈｉｐ－Ｅは、少なくともいずれかのチップの表面に形成された本願の特徴である再配線層を有する。ボンディングワイヤ４０は、少なくともチップＣｈｉｐ－ＤとチップＣｈｉｐ－Ｅのいずれかの再配線に接続する。例えば、ボンディングワイヤ４０は、チップＣｈｉｐ－Ｄの表面に形成された再配線層とチップＣｈｉｐ－Ｅの表面に形成された再配線層間を接続する。チップＣｈｉｐ－Ｄの表面に形成された再配線層とチップＣｈｉｐ－Ｅのチップ取出し電極（内部端子電極）間を接続する。ボンディングワイヤ４０は、チップＣｈｉｐ－Ｄの表面に形成された複数の再配線層間を接続してもよい。

　さらに、上記実施形態では、絶縁基板５０に複数の半導体チップを搭載した例を挙げたが、半導体チップを搭載する基板としては絶縁性の基板に限定されるものではなく、リードフレームなどの導電性基板であっても構わない。本発明はこのような態様も包含しうる。

　次に、第三章を説明する。本実施形態による第２の半導体装置乃至第５の半導体装置、及びそれらの製造方法について説明する。図４３乃至図５７までは、その回路基板に関連した第２乃至第５の半導体装置の構造と製造方法を説明したものである。

　図４３は、本発明の好ましい実施形態による第２の半導体装置（複数のチップを含む）の構造を示す模式的な構造図の鳥観図である。尚、第三章の説明において、第２の半導体装置を単に半導体装置と呼ぶ。第１の半導体装置と同一な部分は第２の半導体装置の説明において説明を省略し、図面の簡素化のために符号も省略する。

　図４３に示すように、本実施形態による半導体装置３００は、前述の半導体装置１に含まれる第１乃至第第５のチップ及びそれらに関連する複数のボンディングワイヤを含む。第１の半導体装置と異なる点は、第６及び第７のチップ、絶縁基板５０，５２（半導体装置の基板、システム基板）、及び複数の絶縁基板配線５１、ａ、ｂ、ｄ、ｅ、ｆ、ｇを含まない。第２の半導体装置は、第１乃至第第５のチップを搭載する金属性のステージ３０１、複数のボンディングワイヤと接続するステージと同一な材質の金属性の複数のリード３０２、及びそれらを封止する封止材３０３を有する。図５４の様に、封止材３０３は、ステージの裏面（複数のチップが搭載される主面と対向する反対の面）及びリードの裏面（ボンディングワイヤが接する主面と対向する面）を覆っていないことに注意が必要である。リードの裏面の一部（好ましくは、チップのエッジと反対側である封止材のエッジ側）は、第２の半導体装置の外部端子として利用される。この第２の半導体装置をシステムであるマザーボード上のメタライズド配線等に実装する場合、その裏面の一部が半田等で接続される接点となる。リードの外部端子のノードとボンディングワイヤが接するリードのノードの長さは、任意である。封止材の一辺に配置されることは必須ではない。ステージも必須ではない。尚、図５４は、第２の半導体装置の変形例であり、第１と第２のチップに関する部分の断面図である。この断面図において、第１チップの内部端子電極（チップ取出し電極）と再配線との接続等は、開示されていないが、図２１、図２３、後述する図５５と同様である。図５４において、半導体装置の外部端子であるリードが２辺に存在する。４辺に存在してもよい。リードは底辺と側面の一部に露出する。ステージ３０１は、その裏面（底面）がシステムのマザーボードと接し、ヒートシンクに役割をなす。ステージ３０１と第１チップ間の接着剤が導電性の場合、第１チップの基板電位をマザーボードから印加することも可能である。マザーボードと電気的、熱的な接続を望まない場合、ステージ３０１の裏面に絶縁処理を施してもよい。

　図４４に第２の半導体装置の製造フロー（第４の製造方法）を示す。第４の製造方法は、図４７乃至図５３に対応する。図３９（第２の製造方法）と異なる点について述べる。ステップ２０６の後、ステップ２１４乃至２１８が順次適用される。リードフレーム（ステージ）に複数のチップを積層して接着するステップ２１４は、図４７乃至図５１に対応する。複数のチップ間及びリードフレームの配線（リード）とチップをボンディングワイヤで接続するステップ２１５は、図５２に対応する。樹脂で封止するステップ２１６は、図５３に対応する。リードフレームを切断するするステップ２１７は、不図示である。リードフレームを成形（リードフォーミング）するステップ２１８は、図５６に対応する。形成とは、封止材の外部に露出するリードを、マザーボード等の様々なシステムに装填する製造方法に合わせた顧客が希望する所定形状にベンドされる。尚、図４３、図５４、図５５のそれぞれの半導体装置の場合においては、ステップ２１８は省略されるステップである。

　ステップ２１４について述べる。図４７は、ステージ３０１に接着剤等で第４のチップを搭載した図である。図４８は、第４のチップに接着剤等で第３のチップを積層した図である。図４９は、第３のチップに接着剤等で第５のチップを積層した図である。図５０は、第３のチップに接着剤等で第１のチップを積層した図である。図５１は、第１のチップに接着剤等で第２のチップを積層した図である。尚、第１乃至第５のチップを予め積層してからステージに搭載することも可能である。更に、後述する図５６、図５７のそれぞれの半導体装置の場合においては、ステップ２１４を省略することも可能である。この場合、後のボンディングワイヤでの接続工程において、ステージの代わりに製造装置の治具等で行う。治具はフィルムであってもよい。

　ステップ２１５について述べる。図５２は、複数のリード３０２と、再配線のノード及び各チップの内部端子電極（チップパッド）の少なくともいずれかをボンディングワイヤ４０で接続する。

　ステップ２１６について述べる。図５３は、ワイヤボンディングが敷設された後、モールディングして半導体装置としての外形を形成する。少なくともリード３０２の一部の裏面は、封止されない。

　図４６は、一つの半導体装置に対応する金属材料である。例えば、カード状の最終製品の半導体装置である。金属材料は、半導体装置が外部と通信するために必要なインタフェースである。インタフェースには、電源も含む。金属材料は、ステージ３０１、複数のリード３０２、これらを支持するリードフレーム３０４、ステージ及びリード並びにリードフレームを接続するステージ連結部３０６、リード連結部３０５を含む。金属材料は、通常、コバール、４２合金（４２％Ｎｉ‐鉄）、銅系合金等の導電性に優れた材料で組成される。厚さは、ミニマム１００μｍ以上が好ましい。第２乃至第５の半導体装置は、リードで半導体装置全体の剛性を担う一部であるからである。更に、後述する第３乃至第５の半導体装置（図５５乃至図５７）においては、複数のチップを支持するからである。必要な部分にメッキをおこなう場合もある。メカニカル強度が大きい金属材料の板を、フオトリソグラフイー技術を用いたエッチング加工方法やスタンピング法等により図４５の様に加工される。図４５は、行列として２４個の半導体装置のための第１の金属材料である。第１の金属材料は、前述のステップ２１４において適用される。２４個の第４のチップが、第１の金属材料に一括処理として積層される。ステップ２１５においても、２４個のチップとそれぞれ対応する複数のリードとが、ボンディングワイヤによって接続される。ステップ２１６においても同様に、２４個の第４のチップが、一括処理される。

　ステップ２１７について述べる。２４個の半導体装置が、第１の金属材料に対してステップ２１４乃至２１６の製造工程を経た後、複数個所のステージ連結部３０６及び複数個所のリード連結部３０５が、パンチング等によって切断され、２４個の第２の半導体装置が完成する。

　第３乃至第５の半導体装置について述べる。第３乃至第５の半導体装置のそれぞれの断面図は、図５５乃至図５７に対応する。第２の半導体装置と異なる点について述べる。第３の半導体装置（図５５）は、第１チップの上に接着剤等の絶縁材を介してリード３０２の少なくとも一部が配置される。ステージ３０１は必須ではなく、この場合、前述のようにステージ３０１の代わりに製造装置の治具等（フィルム）等に粘着された第１チップ（第１チップには、既に第２チップが積層されている）をリード３０２に接着する工程の後、ボンディングワイヤで接続する。フィルムは、封止工程前に剥離されてもよい。リード３０２は、第２チップの上に接着されていてもよい。第１チップ及び第２チップのそれぞれの上に接着されていてもよい。第４の半導体装置（図５６）は、リード３０２の少なくとも一部の上に接着剤等の絶縁材を介してチップが配置される。ステージ３０１は存在しない。第１チップの裏面にステージ３０１を設けてもよい。第５の半導体装置（図５７）は、第１及び第２のチップの上（電子回路が描画された表面側）にそれぞれリードの一部を接着し、それらリードからボンディングワイヤで第１のチップの表面に形成された回路基板（再配線））を介して第１のチップの内部端子電極（チップ取出し電極）に、電気的に接続する。リードの外部端子は様々な形状、封止材の場所から露出させることができる。第１乃至第５の半導体装置のそれぞれの特徴の組み合わせにより、図示しない様々な内部構造、外部端子の露出方法が得られる。

　以上、本発明の好ましい第２乃至第５の半導体装置に関する実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

　例えば、第４の製造方法（図４４）は、以下のように変形できる。第１の製造方法（図３８）におけるステップ２０３（チップをウェハ上に接着）を、第４の製造方法におけるステップ２０２とステップ２０６の間に挿入する。そして、第４の製造方法におけるステップ１１４においては、既に積層された２つのチップ（第１チップ及び第２チップ）を一つの単位基板（単位チップ）をリードフレームのステージ３０１を含まない半導体装置（図５６、図５７）においては、前述のように、ステージ３０１の代わりに製造装置の治具等（フィルム）等を用いる。

　本発明は、回路基板及びその製造方法に関し、特に、他の基板と接続するための外部端子電極が形成された回路基板及びその製造方法に利用することができる。本発明はまた、それらを適用した半導体装置及びその製造方法並びにシステムに利用することができる。本発明はさらには、ウエハレベルパッケージ構造およびその製造方法利用することができる。

Claims

　内部端子電極を有する基板に、前記内部端子電極と外部とを電気的に接続する外部端子電極を形成する回路基板の製造方法であって、
　前記内部端子電極を含む前記基板の表面の一部が露出するような開口部を有する、陰極側に接続される金属性のメタルマスクを前記基板に被せるマスク工程と、
　前記基板に所定の電位を与え、前記所定の電位と異なる電位にイオン化された被着金属に、０．０１ｅＶから２５０ｅＶの被着エネルギを与えることによって、前記基板の表面の一部及び前記メタルマスク上に、イオンプレーティング法により正の電荷を有するイオンの粒子から金属性の導体を形成する成膜工程と、
　前記メタルマスクを剥離することによって、前記基板の表面の一部に形成された前記内部端子電極と電気的に接続する金属性の導体からなる配線層を残存させるリフトオフ工程と、
　前記配線層に電気的に接続された前記外部端子電極を形成する電極形成工程と、
　を備えることを特徴とする回路基板の製造方法。
　内部端子電極を有する基板と、
　前記基板の表面の一部に形成され、前記内部端子電極に電気的に接続する配線層と、
　前記配線層の表面の第１の部分を覆うことなく、前記配線層の表面の第２の部分を覆う絶縁膜と、
　前記配線層の第１の部分を覆い、前記配線層に電気的に接続することによって外部と前記内部端子電極とを電気的に接続する外部端子電極と、を備え、
　前記配線層の第２の部分は、前記基板の表面に垂直な方向から見たエッジ部を含み、
　前記基板と接する前記エッジ部における前記配線層の前記基板の表面と垂直な断面の角度が５５°以下である、ことを特徴とする回路基板。
　内部端子電極を有する基板と、
　前記基板の表面の一部に形成され、一端が前記内部端子電極に接続する導電性の配線層と、
　前記配線層の他端に接続され、外部との接続に用いられる外部端子電極と、を備え、
　前記配線層は、前記基板の表面方向とは異なる方向へ垂直に伸びる柱状の塊の集合体によって構成されていることを特徴とする回路基板。