[go: up one dir, main page]

WO2011086796A1 - コンデンサ内蔵基板の製造方法 - Google Patents

コンデンサ内蔵基板の製造方法 Download PDF

Info

Publication number
WO2011086796A1
WO2011086796A1 PCT/JP2010/071975 JP2010071975W WO2011086796A1 WO 2011086796 A1 WO2011086796 A1 WO 2011086796A1 JP 2010071975 W JP2010071975 W JP 2010071975W WO 2011086796 A1 WO2011086796 A1 WO 2011086796A1
Authority
WO
WIPO (PCT)
Prior art keywords
capacitor
substrate
insulating substrate
electrode layer
base material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2010/071975
Other languages
English (en)
French (fr)
Inventor
仁志 野口
賢一 江崎
一也 二木
直樹 田中
真吾 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of WO2011086796A1 publication Critical patent/WO2011086796A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors (thin- or thick-film circuits; capacitors without a potential-jump or surface barrier specially adapted for integrated circuits, details thereof, multistep manufacturing processes therefor)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/236—Terminals leading through the housing, i.e. lead-through
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils

Definitions

  • the present invention relates to a method for manufacturing a capacitor built-in substrate in which a capacitor element is built in an insulating substrate.
  • capacitors are provided at a plurality of locations in a surface region (305) (upper surface in FIG. 14; hereinafter referred to as “upper surface”) on which a semiconductor element such as a CPU is mounted.
  • a ground terminal (306) and a power supply terminal (307) to which both electrode layers (301) and (302) of the element (300) are to be electrically connected are formed.
  • the capacitor element (300) is embedded in the insulating substrate (304) so that both electrode layers (301) and (302) are substantially parallel to the upper surface (305) of the insulating substrate (304).
  • the first electrode layer (301) and each ground terminal (306) are electrically connected to each other through conductive vias (308) and (309) formed in the insulating substrate (304).
  • the second electrode layer (302) of (300) and each power supply terminal (307) are electrically connected to each other through a conductive via (310) formed in the insulating substrate (304).
  • the capacitor element (300) is mounted on one of the two insulating substrates constituting the insulating substrate (304), and then the other insulating substrate. Is laminated on one insulating substrate.
  • the capacitor element (300) mounted on the insulating base material has a small thickness and is in the form of a sheet.
  • Such a capacitor element (300) requires high handling performance when it is mounted on an insulating substrate. For this reason, if the capacitor elements (300) to be mounted on the insulating base material are individually handled, the process of mounting the capacitor elements (300) on the insulating base material becomes complicated.
  • a metal foil is pasted on the insulating base material, and then the metal foil is etched to thereby form the capacitor element on the insulating base material.
  • a method of forming a first electrode layer (301) of (300) and then forming a dielectric layer (303) and a second electrode layer (302) on the first electrode layer (301) has been proposed. . This eliminates the need to handle the capacitor elements (300) individually.
  • the dielectric layer (303) and the second electrode layer (302) of the capacitor element (300) must be formed on an insulating substrate.
  • a sputtering method, a vacuum deposition method, a sol-gel method, an aerosol deposition method, a powder jet deposition method, or the like is used for the formation of the dielectric layer (303) and the second electrode layer (302).
  • the dielectric material or metal material for forming the dielectric layer (303) and the second electrode layer (302) of the capacitor element (300) may be mixed into another component such as an insulating base material. It was.
  • an object of the present invention is to simplify the process of mounting a capacitor element on an insulating base material in the method of manufacturing a capacitor built-in substrate.
  • a method for manufacturing a capacitor-embedded substrate according to the present invention includes one or a plurality of capacitor elements having a dielectric layer interposed between a first electrode layer and a second electrode layer, and an insulating substrate.
  • a method of manufacturing a capacitor-embedded substrate in which a capacitor element is embedded in an insulating substrate by embedding the capacitor element includes an element sheet manufacturing step, an attaching step, an etching step, and a stacking step.
  • a dielectric layer is formed on one or a plurality of predetermined regions to be the first electrode layer of the one or more capacitor elements in the metal foil, Thereafter, by forming a metal layer to be the second electrode layer on the dielectric layer, a predetermined region of the metal foil, a dielectric layer formed on the predetermined region, and a dielectric layer on the dielectric layer
  • seat in which the element part which consists of the formed metal layer was provided in 1 or several places is produced.
  • the element sheet is affixed on one insulating base material among the two insulating base materials constituting the insulating substrate.
  • the metal foil is etched to leave the one or more predetermined regions on the one insulating base material, and is composed of an element portion provided at one or more locations of the element sheet.
  • the one or more capacitor elements are formed.
  • the insulating substrate is formed by laminating the other insulating base material on the one insulating base material.
  • the capacitor element is mounted at a predetermined position on the insulating substrate.
  • the capacitor element mounted on the insulating substrate has a small thickness dimension and is in the form of a sheet.
  • Such a capacitor element requires high handling performance when it is mounted on an insulating substrate. For this reason, if the capacitor elements to be mounted on the insulating base material are individually handled, the process of mounting the capacitor elements on the insulating base material becomes complicated.
  • the capacitor element is formed by performing the etching process, and the capacitor element is handled as an element sheet until the etching process is performed. Therefore, it is not necessary to handle the capacitor elements individually, and the process of mounting the capacitor elements on the insulating substrate is simplified.
  • a dielectric layer and a metal layer constituting a capacitor element are formed on the metal foil to produce an element sheet. . Therefore, it is not necessary to form the dielectric layer and the metal layer on the insulating substrate. Therefore, there is no possibility that the dielectric material or the metal material for forming the dielectric layer and the metal layer is mixed into another component such as an insulating base material. Further, even when heat treatment is necessary to form the capacitor element, there is no possibility that the heat treatment will adversely affect other components. Therefore, according to the manufacturing method of the present invention, it is easy to mount the capacitor element on the insulating base material.
  • etching step a part of the surface on the metal layer side of the predetermined region to be left in the metal foil is covered with the metal layer. Etching is performed on the metal foil.
  • the process of mounting the capacitor element on the insulating base material can be simplified.
  • FIG. 1 is a cross-sectional view showing a capacitor built-in substrate.
  • FIG. 2 is a plan view of the capacitor element built in the capacitor built-in substrate as viewed from the second electrode layer side.
  • FIG. 3 is a diagram showing impedance characteristics of the capacitor built-in substrate.
  • FIG. 4 is a perspective view for explaining a dielectric layer forming step in the element sheet manufacturing step of the capacitor element mounting method executed in the element mounting step of the capacitor built-in substrate manufacturing method.
  • FIG. 5 is a perspective view for explaining an annealing step in the element sheet manufacturing step.
  • FIG. 6 is a perspective view for explaining a resist forming step in the element sheet manufacturing step.
  • FIG. 7 is a perspective view for explaining a plating step in the element sheet manufacturing step.
  • FIG. 1 is a cross-sectional view showing a capacitor built-in substrate.
  • FIG. 2 is a plan view of the capacitor element built in the capacitor built-in substrate as viewed from the second electrode layer side.
  • FIG. 8 is a plan view for explaining the state of the second sheet for element formation after execution of the plating step.
  • FIG. 9 is a plan view for explaining a resist stripping step in the element sheet manufacturing step.
  • 10 is a cross-sectional view taken along the line AA shown in FIG.
  • FIG. 11 is a cross-sectional view for explaining the attaching step of the mounting method.
  • FIG. 12 is a cross-sectional view for explaining the etching process of the mounting method.
  • FIG. 13 is a cross-sectional view for explaining a lamination process of the method for manufacturing a capacitor built-in substrate.
  • FIG. 14 is a cross-sectional view showing a conventional capacitor built-in substrate.
  • FIG. 15 is a cross-sectional view showing a conventional capacitor mounting board.
  • FIG. 1 is a cross-sectional view showing a capacitor built-in substrate.
  • the capacitor built-in substrate includes a capacitor element (1) having a dielectric layer (13) interposed between a first electrode layer (11) and a second electrode layer (12), and an insulating substrate (
  • the capacitor element (1) is embedded in the insulating substrate (2) by embedding the capacitor element (1) in the insulating substrate (2).
  • the capacitor element (1) is embedded in the insulating substrate (2) in such a posture that the surfaces of the electrode layers (11), (12) are substantially parallel to the surface of the insulating substrate (2).
  • the insulating substrate (2) is formed from a material having flame retardancy, for example, a material of FR-4 (Flame Retardant Type 4).
  • FR-4 Flame Retardant Type 4
  • the material of FR-4 is a flame retardant material made of, for example, a composite material of glass fiber and epoxy resin.
  • the first electrode layer (11) of the capacitor element (1) is formed of a metal foil.
  • the metal foil is formed of a metal material that can form a foil and can be an electrode layer, such as copper (Cu), nickel (Ni), aluminum (Al), platinum (Pt), or the like.
  • the metal foil can be handled by itself, for example, can hold itself.
  • the thickness dimension of the metal foil is preferably 1 ⁇ m or more.
  • copper (Cu) is used as the metal material of the metal foil forming the first electrode layer (11).
  • the second electrode layer (12) of the capacitor element (1) is formed of a metal thin film.
  • the metal thin film is a metal film formed thinly on the surface of the base material such as the dielectric layer (13), and a thin film such as copper (Cu) can be formed and can be an electrode layer. It is formed from a metal material. Therefore, the metal thin film is difficult to handle by itself, and is handled integrally with the base material.
  • the thickness dimension of the metal thin film is preferably 20 ⁇ m or less.
  • copper (Cu) is used as the metal material of the metal thin film that forms the second electrode layer (12).
  • FIG. 2 is a plan view of the capacitor element (1) as seen from the second electrode layer (12) side.
  • the first electrode layer (11) of the capacitor element (1) has a surface (111) on the second electrode layer (12) side (upper surface in FIG. 1; hereinafter referred to as “upper surface”). Is covered with the second electrode layer (12).
  • the first electrode layer (11) has a substantially square shape
  • the second electrode layer (12) has a substantially square shape having a smaller area than the first electrode layer (11).
  • the second electrode layer (12) covers the central region of the upper surface (111) of the first electrode layer (11).
  • the dielectric layer (13) is a region (112) covered by the second electrode layer (12) in the upper surface (111) of the first electrode layer (11). ) And is not formed on the region (113) not covered by the second electrode layer (12).
  • the insulating substrate (2) is electrically connected to a region (113) of the upper surface (111) of the first electrode layer (11) that is not covered by the second electrode layer (12).
  • the connected first conductive via (31) and the surface (121) of the second electrode layer (12) on the opposite side of the first electrode layer (11) (upper surface in FIG. 1; hereinafter referred to as “upper surface”) ) are electrically connected to the second conductive via (32).
  • the conductive vias 31 and 32 are formed on the surface region 21 on the second electrode layer 12 side of the capacitor element 1 on the surface of the insulating substrate 2 (the upper surface in FIG. 1).
  • both conductive vias (31) and (32) are exposed in the surface region (21).
  • a conductive material such as copper (Cu) is used to form both conductive vias (31) and (32).
  • the first electrode layer is formed at 12 locations on the upper surface (111) of the first electrode layer (11) on the region (113) not covered by the second electrode layer (12).
  • Conductive vias (31) are formed, and second conductive vias (32) are formed at four locations on the upper surface (121) of the second electrode layer (12).
  • These first conductive vias (31) (31) and second conductive vias (32) to (32) are arranged in a 4 ⁇ 4 matrix on the paper surface of FIG.
  • a ground terminal (41) and a power supply terminal (42) are formed on the upper surface (21) of the insulating substrate (2).
  • the tip of each first conductive via (31) exposed on the upper surface (21) of the insulating substrate (2) is electrically connected to the ground terminal (41), and the power terminal (42)
  • the tip of each second conductive via (32) exposed on the upper surface (21) of the insulating substrate (2) is electrically connected. Therefore, an electrical path is formed between the ground terminal (41) and the power supply terminal (42) via the capacitor element (1).
  • each second conductive via (32) may be connected to the ground terminal (41), and the tip of each first conductive via (31) may be connected to the power supply terminal (42).
  • each first conductive via (31) extends toward the upper surface (21) of the insulating substrate (2) without being in electrical contact with the second electrode layer (12), and is formed on the upper surface (21).
  • the front end portion of the first conductive via (31) can be exposed. Therefore, the conductive via to be electrically connected to the conventional capacitor-embedded substrate, specifically the first electrode layer (11), is the first electrode of the capacitor element (1) in the surface of the insulating substrate (2).
  • this embodiment Compared with the capacitor built-in substrate (see FIG. 14) routed to the surface region (22) on the layer (11) side (the lower surface in FIG. 1; hereinafter referred to as the “lower surface”), this embodiment has a built-in capacitor.
  • the substrate FIG. 1
  • the electrical path is shortened, and as a result, the inductance generated in the capacitor built-in substrate is reduced. This improves the impedance characteristics of the capacitor built-in substrate in the high frequency region.
  • FIG. 3 is a graph (91) showing the impedance characteristics of the substrate with a built-in capacitor of the present embodiment obtained by simulation.
  • the impedance characteristic of the conventional capacitor mounting board as shown in FIG. 15 is also shown by a graph (92).
  • a chip-like capacitor element (316) is mounted on the lower surface (311) of the insulating substrate (304).
  • an electrical path is formed between the power supply terminal (306) and the ground terminal (307) formed on the upper surface (305) of the insulating substrate (304) via the capacitor element (316). Yes.
  • the capacitor built-in substrate has a configuration in which the capacitor element (1) is embedded in a plurality of locations in the insulating substrate (2).
  • a plurality of capacitor elements (1) are formed on one insulating base material (20) of two insulating base materials (20) and (20) (see FIG. 13) constituting the insulating substrate (2). ) To (1) are mounted.
  • FIGS. 4 to 9 are diagrams for explaining an element sheet manufacturing process of the mounting method of the capacitor element (1).
  • a dielectric layer forming process In the element sheet manufacturing process, a dielectric layer forming process, an annealing process, a resist forming process, a plating process, and a resist stripping process are executed in this order.
  • a metal foil (50) is prepared, and the surface (501) of the metal foil (50), specifically, the metal foil (50) is insulated.
  • a film of dielectric material is formed on the predetermined region (54) to be the first electrode layer (11) of each capacitor element (1) to be mounted on the substrate (20) by using a film forming device (71). Form.
  • the dielectric layer (13) of the capacitor element (1) is formed on the predetermined region (54) of the metal foil (50).
  • predetermined regions (54) are set at 11 locations on one metal foil (50) formed of copper (Cu), and a dielectric having a square shape is formed on each predetermined region (54).
  • a layer (13) is formed.
  • the first sheet for element formation (61) in which a plurality of dielectric layers (13) are formed on the surface (501) of the metal foil (50) is formed.
  • the predetermined area (54) is set corresponding to a predetermined position on the insulating base material (20) on which each capacitor element (1) is to be mounted.
  • a film of dielectric material is formed on each predetermined region (54) so that a part of the predetermined region (54) is covered with the dielectric layer (13). Specifically, the central portion of each predetermined region (54) is covered with the dielectric layer (13).
  • each dielectric layer (13) is irradiated with a laser to thereby anneal the dielectric layer (13). Thereby, the characteristics of the dielectric layer (13) can be further improved.
  • the annealing step is not an essential step in the method for manufacturing a capacitor-embedded substrate according to the present invention, and the annealing step may be performed only when the characteristics of the dielectric layer are further improved.
  • annealing may be performed by a method such as microwave heating, heating in the atmosphere or nitrogen atmosphere (using a furnace or the like), or the like.
  • the first sheet for element formation (61) is subjected to a masking process. Specifically, as shown in FIG. 6, a resist (52) is formed in the exposed surface of the first element forming sheet (61) in a region where plating is not desired to be applied in the plating process to be executed next. .
  • the dielectric layer (13 The resist (52) is formed in the region not covered with (). Thereby, the second sheet for element formation (62) is formed.
  • the second sheet for element formation (62) is immersed in a plating solution (72), thereby subjecting the second sheet for element formation (62) to electroless plating.
  • a metal thin film (53) to be the second electrode layer (12) of the capacitor element (1) is formed on each dielectric layer (13).
  • copper (Cu) is used as the metal material for the electroless plating process.
  • a method such as sputtering, vapor deposition, screen printing, and ink jet can be used in addition to plating.
  • the resist (52) (see FIG. 8) formed on the surface (501) of the metal foil (50) is stripped and the surface (501) of the metal foil (50) is stripped. )
  • To remove the resist (52) accordingly, as shown in FIGS. 9 and 10, each predetermined region (54) of the metal foil (50), the dielectric layer (13) formed on the predetermined region (54), and the dielectric layer (13)
  • the element sheet (6) is formed in which the element portions (5) composed of the metal thin film (53) formed on the element are provided at a plurality of locations.
  • a chemical method can be used for removing the resist (52).
  • FIG. 11 is a cross-sectional view for explaining the attaching process of the mounting method of the capacitor element (1).
  • a sticking process is a process performed after execution of an element sheet preparation process.
  • the element sheet (6) is attached to the surface of the insulating substrate (20).
  • FIG. 12 is a cross-sectional view for explaining the etching process of the mounting method of the capacitor element (1).
  • An etching process is a process performed after execution of a sticking process. As shown in FIG. 12, in the etching process, pattern etching is performed on the metal foil (50) (see FIG. 11) of the element sheet (6), thereby each predetermined region ( 54) is left on the insulating substrate (20).
  • each predetermined region (54) left on the insulating base (20) is a part of the surface on the metal thin film (53) side, specifically, the central region on the surface on the metal thin film (53) side. It will be covered by the metal thin film (53).
  • the metal thin film (53) a part of the surface on the metal thin film (53) side of the predetermined region (54) to be left out of the metal foil (50) is covered with the metal thin film (53).
  • pattern etching is performed on the metal foil (50).
  • each element left on the insulating base material (20) The capacitor element (1) is formed from the portion (5). Specifically, a predetermined region (54) of the metal foil (50) left on the insulating substrate (20) in each element part (5) becomes the first electrode layer (11) of the capacitor element (1). The metal thin film (53) formed on the predetermined region becomes the second electrode layer (12) of the capacitor element (1). As a result, a dielectric layer (13 between the electrode layers (11) and (12) is formed. ) Is formed as a capacitor element (1).
  • the insulating substrate (2) As shown in FIG. 12, in the etching process of the present embodiment, by performing pattern etching on the metal foil (50), in addition to the first electrode layer (11) of the capacitor element (1), the insulating substrate (2) An electrode pattern (55) such as a power supply pattern and a ground pattern to be formed therein is formed.
  • each capacitor element (1) is mounted at a predetermined position on the insulating substrate (20).
  • FIG. 13 is a cross-sectional view for explaining a lamination process of a method for producing a capacitor built-in substrate.
  • a lamination process is a process performed after execution of an element mounting process.
  • another insulating base material (20) constituting the insulating substrate (2) is laminated on the insulating base material (20).
  • the insulating substrate (2) is formed by the two insulating base materials (20) laminated.
  • a first conductive via (31) and a second conductive via (32) are formed on the insulating substrate (2), and a ground terminal is formed on the upper surface (21) of the insulating substrate (2). (41) and a power supply terminal (42) are formed. As a result, the capacitor built-in substrate is completed.
  • the capacitor element (1) mounted on the insulating base (20) has a small thickness and is in the form of a sheet.
  • Such a capacitor element (1) requires high handling performance when it is mounted on the insulating substrate (20). For this reason, if the capacitor elements (1) to be mounted on the insulating base material (20) are individually handled, the element mounting process for mounting the capacitor element (1) on the insulating base material (20) is complicated. Become.
  • the capacitor element (1) is formed by performing the etching process, and the capacitor element (1) is handled as the element sheet (6) until the etching process is performed. Therefore, it is not necessary to handle the capacitor elements (1) individually, and the process of mounting the capacitor elements on the insulating substrate (20) is simplified.
  • the dielectric layer (13) constituting the capacitor element (1) is formed on the metal foil (50) before the metal foil (50) is attached to the insulating substrate (20). Then, a metal thin film (53) is formed to produce an element sheet (6). Therefore, it is not necessary to form the dielectric layer (13) and the metal thin film (53) on the insulating substrate (20). Therefore, there is no possibility that the dielectric material or the metal material for forming the dielectric layer (13) and the metal thin film (53) is mixed into another component such as the insulating base (20). Further, even when it is necessary to perform a heat treatment, specifically, the above-described annealing step, in order to form the capacitor element (1), there is no possibility that another component is adversely affected by the heat treatment. Therefore, according to the mounting method of the present invention, it is easy to mount the capacitor element (1) on the insulating substrate (20).
  • substrate with a built-in capacitor exists in the range of 5 micrometers or more and 100 micrometers or less. This is because, when the thickness is smaller than 5 ⁇ m, handling of the element sheet (6) becomes difficult and problems such as an increase in resistance occur. Further, when the thickness dimension is larger than 100 ⁇ m, the thickness of the capacitor element (1) affects the surface of the insulating base material (20), so that irregularities are formed on the surface of the insulating base material (20). This is because it becomes difficult to laminate another insulating base material (20) thereon.
  • the mounting method can also be applied to the case where a capacitor built-in substrate (see FIG. 1) in which the capacitor element (1) is embedded only at one location in the insulating substrate (2).
  • the etching step only the first electrode layer (11) constituting the capacitor element (1) may be formed from the metal foil (50) without forming the electrode pattern (55).
  • the second electrode layer (12) of the capacitor element (1) may be formed of a metal foil.
  • the shape of the first electrode layer (11) and the second electrode layer (12) of the capacitor element (1) is not limited to a substantially square shape, but the first electrode layer (11) and the second electrode layer (12). ) Various shapes can be used.
  • Capacitor element (11) First electrode layer (12) Second electrode layer (13) Dielectric layer (2) Insulating substrate (20) Insulating substrate (31) First conductive via (32) Second conductive via (33) Third conductive via (41) Ground terminal (42) Power supply terminal (5) Element section (50) Metal foil (53) Metal thin film (metal layer) (54) Predetermined area (6) Element sheet

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

【課題】コンデンサ内蔵基板の製造方法において、絶縁基材上にコンデンサ素子を搭載する工程を簡略化する。 【解決手段】本発明に係るコンデンサ内蔵基板の製造方法は、素子シート作製工程と、貼付け工程と、エッチング工程と、積層工程とを有する。ここで、素子シート作製工程では、金属箔50を用いて、該金属箔50の内、コンデンサ素子の第１電極層となる所定領域54上に誘電体層13を形成し、その後、該誘電体層13上にコンデンサ素子の第２電極層となる金属層53を形成することにより、コンデンサ素子となる素子部５が設けられた素子シート６を作製する。貼付け工程では、素子シート６を絶縁基材20上に貼り付ける。エッチング工程では、金属箔50にエッチングを施すことにより、絶縁基材20上に所定領域54を残置させて、素子シート６に設けられた素子部５からなるコンデンサ素子を形成する。積層工程では、該絶縁基材20上に別の絶縁基材20を積層する。

Description

コンデンサ内蔵基板の製造方法
　本発明は、コンデンサ素子が絶縁基板に内蔵されたコンデンサ内蔵基板の製造方法に関する。
　従来から、回路基板を小型化及び薄型化するべく、絶縁基板内に電子部品を埋設することにより絶縁基板に電子部品が内蔵された電子部品内蔵基板が提案されている。特に、本願に関連する技術として、図１４に示す様に、絶縁基板(304)に、第１電極層(301)と第２電極層(302)との間に誘電体層(303)が介在したコンデンサ素子(300)を埋設したコンデンサ内蔵基板が提案されている（例えば、特許文献１参照）。
　具体的には、絶縁基板(304)の表面の内、ＣＰＵ等の半導体素子が搭載される表面領域(305)（図１４の紙面において上面。以下、「上面」という）の複数箇所に、コンデンサ素子(300)の両電極層(301)(302)がそれぞれ電気的に接続されるべきグランド端子(306)及び電源端子(307)が形成されている。そして、コンデンサ素子(300)は、その両電極層(301)(302)が絶縁基板(304)の上面(305)に略平行となる姿勢で絶縁基板(304)内に埋設され、コンデンサ素子(300)の第１電極層(301)と各グランド端子(306)とが、絶縁基板(304)内に形成された導電ビア(308)(309)を通じて互いに電気的に接続される一方、コンデンサ素子(300)の第２電極層(302)と各電源端子(307)とが、絶縁基板(304)内に形成された導電ビア(310)を通じて互いに電気的に接続されている。
　上記コンデンサ内蔵基板を作製する工程では、絶縁基板(304)を構成する２枚の絶縁基材の内、一方の絶縁基材上にコンデンサ素子(300)を搭載し、その後、他方の絶縁基材を一方の絶縁基材に積層する。
特開２００４－１０３９６７号公報
　しかしながら、絶縁基材上に搭載する上記コンデンサ素子(300)は、その厚さ寸法が小さくてシート状のものである。この様なコンデンサ素子(300)は、これを絶縁基材上に搭載するときに高いハンドリング性能を必要とする。このため、絶縁基材上に搭載せんとするコンデンサ素子(300)を個々にハンドリングしたのでは、絶縁基材上にコンデンサ素子(300)を搭載する工程が煩雑化することになる。
　そこで、絶縁基材上にコンデンサ素子(300)を搭載する工程において、先ず、絶縁基材上に金属箔を貼り付け、次に該金属箔にエッチングを施すことにより、絶縁基材上にコンデンサ素子(300)の第１電極層(301)を形成し、その後、該第１電極層(301)上に誘電体層(303)と第２電極層(302)を形成する方法が提案されている。これにより、コンデンサ素子(300)を個々にハンドリングする必要がなくなる。
　しかしながら、この様な方法では、コンデンサ素子(300)の誘電体層(303)及び第２電極層(302)を、絶縁基材上で形成しなければならない。ここで、誘電体層(303)及び第２電極層(302)の形成には、スパッタリング法、真空蒸着法、ゾルゲル法、エアロゾルデポジション法、パウダージェットデポジション法等が用いられる。このため、コンデンサ素子(300)の誘電体層(303)及び第２電極層(302)を形成するための誘電体材料や金属材料が、絶縁基材等の別の部品に混入する虞があった。又、コンデンサ素子(300)を形成するために熱処理が必要である場合、該熱処理により別の部品に悪影響が及ぶ虞があった。従って、上記方法では、絶縁基材上にコンデンサ素子(300)を良好な状態で搭載することが困難であった。
　そこで本発明の目的は、コンデンサ内蔵基板の製造方法において、絶縁基材上にコンデンサ素子を搭載する工程を簡略化することである。
　本発明に係るコンデンサ内蔵基板の製造方法は、第１電極層と第２電極層との間に誘電体層が介在した１又複数のコンデンサ素子と、絶縁基板とを具え、該絶縁基板内にコンデンサ素子を埋設することにより絶縁基板にコンデンサ素子が内蔵されたコンデンサ内蔵基板を製造する方法であって、素子シート作製工程と、貼付け工程と、エッチング工程と、積層工程とを有する。ここで、素子シート作製工程では、金属箔を用いて、該金属箔の内、前記１又複数のコンデンサ素子の第１電極層となる１又は複数の所定領域上に誘電体層を形成し、その後、該誘電体層上に前記第２電極層となる金属層を形成することにより、前記金属箔の所定領域と、該所定領域上に形成された誘電体層と、該誘電体層上に形成された金属層とからなる素子部が１又は複数箇所に設けられた素子シートを作製する。貼付け工程では、前記素子シートを、前記絶縁基板を構成する２つの絶縁基材の内、一方の絶縁基材上に貼り付ける。エッチング工程では、前記金属箔にエッチングを施すことにより、前記一方の絶縁基材上に前記１又は複数の所定領域を残置させて、前記素子シートの１又は複数箇所に設けられた素子部からなる前記１又は複数のコンデンサ素子を形成する。積層工程では、前記一方の絶縁基材上に他方の絶縁基材を積層することにより前記絶縁基板を形成する。
　上記製造方法を実施することにより、コンデンサ素子が、絶縁基材上の所定位置に搭載されることになる。
　上記製造方法において絶縁基材上に搭載するコンデンサ素子は、その厚さ寸法が小さくてシート状のものである。この様なコンデンサ素子は、これを絶縁基材上に搭載するときに高いハンドリング性能を必要とする。このため、絶縁基材上に搭載せんとするコンデンサ素子を個々にハンドリングしたのでは、絶縁基材上にコンデンサ素子を搭載する工程が煩雑になる。
　上記製造方法によれば、コンデンサ素子はエッチング工程の実行により形成され、該エッチング工程を実行する迄は、コンデンサ素子は素子シートとして扱われることになる。よって、コンデンサ素子を個々にハンドリングする必要がなく、絶縁基材上にコンデンサ素子を搭載する工程が簡略化されることになる。
　又、上記製造方法においては、金属箔を絶縁基材上に貼り付ける前に、該金属箔上に、コンデンサ素子を構成する誘電体層及び金属層を形成して、素子シートを作製している。従って、該誘電体層及び金属層を絶縁基材上で形成する必要がない。よって、誘電体層及び金属層を形成するための誘電体材料や金属材料が絶縁基材等の別の部品に混入する虞がない。又、コンデンサ素子を形成するために熱処理が必要である場合でも、該熱処理により別の部品に悪影響が及ぶ虞もない。よって、本発明に係る製造方法によれば、絶縁基材上へのコンデンサ素子の搭載が容易となる。
　上記製造方法の具体的構成において、前記エッチング工程では、金属箔の内、残置することとなる前記所定領域の前記金属層側の表面の一部が該金属層によって覆われることとなる様に、前記金属箔にエッチングが施される。
　本発明に係るコンデンサ内蔵基板の製造方法によれば、絶縁基材上にコンデンサ素子を搭載する工程を簡略化することが出来る。
図１は、コンデンサ内蔵基板を示す断面図である。 図２は、該コンデンサ内蔵基板に内蔵されているコンデンサ素子を第２電極層側から見た平面図である。 図３は、該コンデンサ内蔵基板のインピーダンス特性を示す図である。 図４は、上記コンデンサ内蔵基板の製造方法の素子搭載工程で実行されるコンデンサ素子の搭載方法の素子シート作製工程の内、誘電体層形成工程を説明する斜視図である。 図５は、該素子シート作製工程の内、アニール工程を説明する斜視図である。 図６は、該素子シート作製工程の内、レジスト形成工程を説明する斜視図である。 図７は、該素子シート作製工程の内、メッキ工程を説明する斜視図である。 図８は、該メッキ工程の実行後の素子形成用第２シートの状態を説明する平面図である。 図９は、該素子シート作製工程の内、レジスト剥離工程を説明する平面図である。 図１０は、図９に示されるＡ－Ａ線に沿う断面図である。 図１１は、上記搭載方法の貼付け工程を説明する断面図である。 図１２は、上記搭載方法のエッチング工程を説明する断面図である。 図１３は、上記コンデンサ内蔵基板の製造方法の積層工程を説明する断面図である。 図１４は、従来のコンデンサ内蔵基板を示した断面図である。 図１５は、従来のコンデンサ搭載基板を示した断面図である。
　以下、本発明をコンデンサ内蔵基板の製造工程にて実施した形態につき、図面に沿って具体的に説明する。
　図１は、コンデンサ内蔵基板を示す断面図である。図１に示す様に、コンデンサ内蔵基板は、第１電極層(11)と第２電極層(12)との間に誘電体層(13)が介在したコンデンサ素子(１)と、絶縁基板(２)とを具え、該絶縁基板(２)内にコンデンサ素子(１)を埋設することにより絶縁基板(２)にコンデンサ素子(１)が内蔵されている。ここで、コンデンサ素子(１)は、その両電極層(11)(12)の表面が絶縁基板(２)の表面と略平行となる姿勢で、絶縁基板(２)内に埋設されている。
　絶縁基板(２)は、難燃性を有する材料、例えばＦＲ－４（Flame　Retardant　Type　4）の材料から形成されている。ここで、ＦＲ－４の材料は、例えばガラス繊維とエポキシ樹脂の複合材料からなる難燃性の材料である。
　コンデンサ素子(１)の第１電極層(11)は、金属箔により形成されている。ここで、金属箔は、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）等、箔を形成することが可能であって且つ電極層となり得る金属材料から形成されている。又、金属箔は、それ単独での取り扱いが可能であり、例えばそれ自体を保持することが可能である。金属箔の厚さ寸法は１μｍ以上であることが好ましい。尚、本実施形態においては、第１電極層(11)を形成する金属箔の金属材料として銅（Ｃｕ）が用いられている。
　一方、コンデンサ素子(１)の第２電極層(12)は、金属薄膜により形成されている。ここで、金属薄膜は、誘電体層(13)等の基材の表面に薄く形成された金属膜であり、銅（Ｃｕ）等、薄膜を形成することが可能であって且つ電極層となり得る金属材料から形成されている。従って、金属薄膜は、それ単独での取り扱いが困難であり、基材と一体で取り扱われる。金属薄膜の厚さ寸法は２０μｍ以下であることが好ましい。尚、本実施形態においては、第２電極層(12)を形成する金属薄膜の金属材料として銅（Ｃｕ）が用いられている。
　図２は、コンデンサ素子(１)を第２電極層(12)側から見た平面図である。図２に示す様に、コンデンサ素子(１)の第１電極層(11)は、第２電極層(12)側の表面(111)（図１の紙面において上面。以下、「上面」という）の一部が該第２電極層(12)によって覆われている。具体的には、第１電極層(11)は略正方形の形状を有する一方、第２電極層(12)は、第１電極層(11)よりも面積の小さい略正方形の形状を有しており、第２電極層(12)は、第１電極層(11)の上面(111)の中央領域を覆っている。
　図１に示す様に本実施形態においては、誘電体層(13)は、第１電極層(11)の上面(111)の内、第２電極層(12)によって覆われている領域(112)上に形成され、第２電極層(12)によって覆われていない領域(113)上には形成されていない。
　図１に示す様に、絶縁基板(２)には、第１電極層(11)の上面(111)の内、第２電極層(12)によって覆われていない領域(113)に電気的に接続された第１導電ビア(31)と、第２電極層(12)の第１電極層(11)とは反対側の表面(121)（図１の紙面において上面。以下、「上面」という）に電気的に接続された第２導電ビア(32)とが形成されている。又、両導電ビア(31)(32)は、絶縁基板(２)の表面の内、コンデンサ素子(１)の第２電極層(12)側の表面領域(21)（図１の紙面において上面。以下、「上面」という）に向けて延び、該表面領域(21)に両導電ビア(31)(32)の先端部が露出している。ここで、両導電ビア(31)(32)の形成には、銅（Ｃｕ）等の導電材料が用いられている。
　図２に示す様に本実施形態においては、第１電極層(11)の上面(111)の内、第２電極層(12)によって覆われていない領域(113)上の１２箇所に第１導電ビア(31)が形成されると共に、第２電極層(12)の上面(121)上の４箇所に第２導電ビア(32)が形成されており、これらの第１導電ビア(31)～(31)と第２導電ビア(32)～(32)が、図２の紙面において４×４のマトリクス状に配列されている。
　図１に示す様に、絶縁基板(２)の上面(21)には、グランド端子(41)と電源端子(42)とが形成されている。ここで、グランド端子(41)には、絶縁基板(２)の上面(21)に露出した各第１導電ビア(31)の先端部が電気的に接続され、電源端子(42)には、絶縁基板(２)の上面(21)に露出した各第２導電ビア(32)の先端部が電気的に接続されている。従って、グランド端子(41)と電源端子(42)との間には、コンデンサ素子(１)を介して電気的な経路が形成されることになる。
　勿論、グランド端子(41)に各第２導電ビア(32)の先端部が接続され、電源端子(42)に各第１導電ビア(31)の先端部が接続されてもよい。
　上記コンデンサ内蔵基板においては、第１電極層(11)の上面(111)に第２電極層(12)によって覆われていない領域(113)が形成されており、該領域(113)に複数の第１導電ビア(31)～(31)が電気的に接続されている。従って、各第１導電ビア(31)を、第２電極層(12)に電気的に接触させることなく、絶縁基板(２)の上面(21)に向けて延ばして、該上面(21)に第１導電ビア(31)の先端部を露出させることが出来る。よって、従来のコンデンサ内蔵基板、具体的には第１電極層(11)に電気的に接続されるべき導電ビアが、絶縁基板(２)の表面の内、コンデンサ素子(１)の第１電極層(11)側の表面領域(22)（図１の紙面において下面。以下、「下面」という）に引き回されていたコンデンサ内蔵基板（図１４参照）に比べて、本実施形態のコンデンサ内蔵基板（図１）は、前記電気的な経路が短くなり、その結果、コンデンサ内蔵基板に生じるインダクタンスが小さくなる。これにより、高周波領域でのコンデンサ内蔵基板のインピーダンス特性が向上することになる。
　本願発明者は、本実施形態のコンデンサ内蔵基板について、高周波領域でのインピーダンス特性が向上することをシミュレーションによって確かめた。図３は、シミュレーションによって得られた本実施形態のコンデンサ内蔵基板のインピーダンス特性をグラフ(91)で示した図である。
　尚、図３には、図１５に示す如く従来のコンデンサ搭載基板のインピーダンス特性も、グラフ(92)によって示されている。ここで、従来のコンデンサ搭載基板においては、図１５に示す様に、絶縁基板(304)の複数箇所に、その上面(305)から下面(311)に貫通する一対の導電ビア(314)(315)が形成されると共に、該絶縁基板(304)の下面(311)にチップ状のコンデンサ素子(316)が搭載されている。これにより、絶縁基板(304)の上面(305)に形成されている電源端子(306)とグランド端子(307)との間に、コンデンサ素子(316)を介して電気的な経路が形成されている。
　図３に示す２つのグラフ(91)(92)を比較することにより、本実施形態のコンデンサ内蔵基板において、高周波領域でのインピーダンス特性が向上していることがわかる。
　次に、上記コンデンサ内蔵基板が、絶縁基板(２)内の複数箇所にコンデンサ素子(１)が埋設されている構成を有する場合について、該コンデンサ内蔵基板の作製方法を説明する。該方法では、先ず、絶縁基板(２)を構成する２枚の絶縁基材(20)(20)（図１３参照）の内、一方の絶縁基材(20)上に複数のコンデンサ素子(１)～(１)を搭載する素子搭載工程が実行される。
　ここで、上記素子搭載工程にて実施されるコンデンサ素子(１)の搭載方法について説明する。
　図４～図９は、コンデンサ素子(１)の搭載方法の素子シート作製工程を説明する図である。該素子シート作製工程では、誘電体層形成工程、アニール工程、レジスト形成工程、メッキ工程、及びレジスト剥離工程が、この順に実行される。
　図４に示す様に、誘電体層形成工程では、先ず金属箔(50)を用意し、該金属箔(50)の表面(501)、具体的には該金属箔(50)の内、絶縁基材(20)上に搭載されるべき各コンデンサ素子(１)の第１電極層(11)となる所定領域(54)上に、成膜装置(71)を用いて誘電体材料の膜を形成する。これにより、金属箔(50)の所定領域(54)上にコンデンサ素子(１)の誘電体層(13)が形成される。本実施形態では、銅（Ｃｕ）から形成された１枚の金属箔(50)の１１箇所に所定領域(54)が設定され、各所定領域(54)上に、正方形の形状を有する誘電体層(13)が形成される。これにより、金属箔(50)の表面(501)に複数の誘電体層(13)が形成された素子形成用第１シート(61)が形成される。
　ここで、所定領域(54)は、各コンデンサ素子(１)が搭載されるべき絶縁基材(20)上の所定位置に対応して設定されている。又、各所定領域(54)上には、該所定領域(54)の一部が誘電体層(13)によって覆われることとなる様に、誘電体材料の膜が形成される。具体的には、各所定領域(54)の中央部が誘電体層(13)によって覆われることになる。
　図５に示す様に、アニール工程では、各誘電体層(13)にレーザを照射することにより、該誘電体層(13)にアニール処理を施す。これにより、誘電体層(13)の特性を更に向上させることが出来る。
　尚、アニール工程は、本発明に係るコンデンサ内蔵基板の製造方法に必須の工程ではなく、誘電体層の特性を更に向上させる場合にのみ、アニール工程を実行してもよい。又、アニール処理には、レーザ照射の他に、マイクロ波加熱、大気又は窒素雰囲気中での加熱（炉などを使用）等の方法を用いることが出来る。
　レジスト形成工程では、素子形成用第１シート(61)にマスキング処理を施す。具体的には、図６に示す様に、素子形成用第１シート(61)の露出表面の内、次に実行されるメッキ工程においてメッキを付着させたくない領域にレジスト(52)を形成する。本実施形態では、メッキ工程にて誘電体層(13)の表面(131)にのみメッキを付着させるべく、本工程において、金属箔(50)の表面(501)の内、誘電体層(13)によって覆われていない領域にレジスト(52)を形成する。これにより、素子形成用第２シート(62)が形成される。
　図７に示す様に、メッキ工程では、素子形成用第２シート(62)をメッキ液(72)に浸漬させることにより、素子形成用第２シート(62)に無電解メッキ処理を施す。これにより、図８に示す様に、各誘電体層(13)上に、コンデンサ素子(１)の第２電極層(12)となる金属薄膜(53)が形成される。本実施形態では、無電解メッキ処理用の金属材料として銅（Ｃｕ）が用いられる。
　尚、金属薄膜(53)の形成には、メッキ処理の他に、スパッタリング法、蒸着法、スクリーン印刷法、インクジェット法等の手法を用いることが出来る。
　図９に示す様に、レジスト剥離工程では、金属箔(50)の表面(501)上に形成されているレジスト(52)（図８参照）を剥離し、金属箔(50)の表面(501)からレジスト(52)を除去する。これにより、図９及び図１０に示す様に、金属箔(50)の各所定領域(54)と、該所定領域(54)上に形成された誘電体層(13)と、該誘電体層(13)上に形成された金属薄膜(53)とからなる素子部(５)が複数箇所に設けられた素子シート(６)が形成される。
　尚、レジスト(52)の剥離には、例えば化学的な手法を用いることが出来る。
　図１１は、コンデンサ素子(１)の搭載方法の貼付け工程を説明する断面図である。貼付け工程は、素子シート作製工程の実行後に実行される工程である。図１１に示す様に、貼付け工程では、素子シート(６)を絶縁基材(20)の表面に貼り付ける。
　図１２は、コンデンサ素子(１)の搭載方法のエッチング工程を説明する断面図である。エッチング工程は、貼付け工程の実行後に実行される工程である。図１２に示す様に、エッチング工程では、素子シート(６)の金属箔(50)（図１１参照）にパターンエッチングを施すことにより、該金属箔(50)に設定されている各所定領域(54)を絶縁基材(20)上に残置させる。
　ここで、各所定領域(54)上には、該所定領域(54)の中央部に誘電体層(13)が形成され、該誘電体層(13)上に金属薄膜(53)が形成されている。従って、絶縁基材(20)上に残置した各所定領域(54)は、金属薄膜(53)側の表面の一部、具体的には金属薄膜(53)側の表面の中央領域が、該金属薄膜(53)によって覆われることになる。言い換えると、エッチング工程では、金属箔(50)の内、残置することとなる所定領域(54)の金属薄膜(53)側の表面の一部が該金属薄膜(53)によって覆われることとなる様に、金属箔(50)にパターンエッチングが施される。
　これにより、素子シート(６)の複数箇所に設けられた素子部(５)が絶縁基材(20)上の所定位置に残置し、その結果、絶縁基材(20)上に残置した各素子部(５)からコンデンサ素子(１)が形成されることになる。具体的には、各素子部(５)の内、絶縁基材(20)上に残置した金属箔(50)の所定領域(54)がコンデンサ素子(１)の第１電極層(11)となり、該所定領域上に形成されている金属薄膜(53)がコンデンサ素子(１)の第２電極層(12)となり、その結果、両電極層(11)(12)間に誘電体層(13)が介在したコンデンサ素子(１)が形成されることになる。
　図１２に示す様に本実施形態のエッチング工程においては、金属箔(50)にパターンエッチングを施すことにより、コンデンサ素子(１)の第１電極層(11)の他に、絶縁基板(２)内に形成されるべき電源パターンやグランドパターン等の電極パターン(55)を形成している。
　上述した搭載方法を実施することにより、各コンデンサ素子(１)が、絶縁基材(20)上の所定位置に搭載されることになる。
　図１３は、コンデンサ内蔵基板を作製する方法の積層工程を説明する断面図である。積層工程は、素子搭載工程の実行後に実行される工程である。図１３に示す様に、積層工程では、絶縁基材(20)上に、絶縁基板(２)を構成する別の絶縁基材(20)を積層する。これにより、積層された２つの絶縁基材(20)により絶縁基板(２)が形成されることになる。
　その後、図１に示す様に、絶縁基板(２)に、第１導電ビア(31)と第２導電ビア(32)とを形成し、絶縁基板(２)の上面(21)に、グランド端子(41)と電源端子(42)とを形成する。これにより、コンデンサ内蔵基板が完成することになる。
　上記搭載方法において絶縁基材(20)上に搭載するコンデンサ素子(１)は、その厚さ寸法が小さくてシート状のものである。この様なコンデンサ素子(１)は、これを絶縁基材(20)上に搭載するときに高いハンドリング性能を必要とする。このため、絶縁基材(20)上に搭載せんとするコンデンサ素子(１)を個々にハンドリングしたのでは、絶縁基材(20)上にコンデンサ素子(１)を搭載する素子搭載工程が煩雑になる。
　上記搭載方法によれば、コンデンサ素子(１)はエッチング工程の実行により形成され、該エッチング工程を実行する迄は、コンデンサ素子(１)は素子シート(６)として扱われることになる。よって、コンデンサ素子(１)を個々にハンドリングする必要がなく、絶縁基材(20)上にコンデンサ素子を搭載する工程が簡略化されることになる。
　又、上記搭載方法においては、金属箔(50)を絶縁基材(20)上に貼り付ける前に、該金属箔(50)上に、コンデンサ素子(１)を構成する誘電体層(13)及び金属薄膜(53)を形成して、素子シート(６)を作製している。従って、該誘電体層(13)及び金属薄膜(53)を絶縁基材(20)上で形成する必要がない。よって、誘電体層(13)及び金属薄膜(53)を形成するための誘電体材料や金属材料が絶縁基材(20)等の別の部品に混入する虞がない。又、コンデンサ素子(１)を形成するために、熱処理、具体的には上記アニール工程を実行する必要がある場合でも、該熱処理により別の部品に悪影響が及ぶ虞もない。よって、本発明に係る搭載方法によれば、絶縁基材(20)上へのコンデンサ素子(１)の搭載が容易となる。
　尚、上記コンデンサ内蔵基板の作製に用いるコンデンサ素子(１)の厚さ寸法は、５μｍ以上１００μｍ以下の範囲内であることが好ましい。なぜなら、該厚さ寸法が５μｍより小さい場合、素子シート(６)のハンドリングが困難になり、又、抵抗が大きくなる等の問題が生じるからである。又、該厚さ寸法が１００μｍより大きい場合、コンデンサ素子(１)の厚さが影響して絶縁基材(20)の表面上に凹凸が形成され、上記積層工程にて絶縁基材(20)上に別の絶縁基材(20)を積層することが困難になるからである。
　尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、上記搭載方法は、コンデンサ素子(１)が絶縁基板(２)内の１箇所にだけ埋設されたコンデンサ内蔵基板（図１参照）を作製する場合にも適用することが出来る。又、上記エッチング工程において、金属箔(50)からは、電極パターン(55)を形成せずにコンデンサ素子(１)を構成する第１電極層(11)のみを形成してもよい。
　更に、上記コンデンサ内蔵基板において、コンデンサ素子(１)の第２電極層(12)は、金属箔により形成されていてもよい。又、コンデンサ素子(１)の第１電極層(11)及び第２電極層(12)の形状は略正方形に限定されるものではなく、第１電極層(11)及び第２電極層(12)には様々な形状を採用することが出来る。
(１)　コンデンサ素子
(11)　第１電極層
(12)　第２電極層
(13)　誘電体層
(２)　絶縁基板
(20)　絶縁基材
(31)　第１導電ビア
(32)　第２導電ビア
(33)　第３導電ビア
(41)　グランド端子
(42)　電源端子
(５)　素子部
(50)　金属箔
(53)　金属薄膜（金属層）
(54)　所定領域
(６)　素子シート

Claims (2)

  1. 　第１電極層と第２電極層との間に誘電体層が介在した１又複数のコンデンサ素子と、絶縁基板とを具え、該絶縁基板内にコンデンサ素子を埋設することにより絶縁基板にコンデンサ素子が内蔵されたコンデンサ内蔵基板を製造する方法であって、
    　金属箔を用いて、該金属箔の内、前記１又複数のコンデンサ素子の第１電極層となる１又は複数の所定領域上に誘電体層を形成し、その後、該誘電体層上に前記第２電極層となる金属層を形成することにより、前記金属箔の所定領域と、該所定領域上に形成された誘電体層と、該誘電体層上に形成された金属層とからなる素子部が１又は複数箇所に設けられた素子シートを作製する素子シート作製工程と、
    　前記素子シートを、前記絶縁基板を構成する２つの絶縁基材の内、一方の絶縁基材上に貼り付ける貼付け工程と、
    　前記金属箔にエッチングを施すことにより、前記一方の絶縁基材上に前記１又は複数の所定領域を残置させて、前記素子シートの１又は複数箇所に設けられた素子部からなる前記１又は複数のコンデンサ素子を形成するエッチング工程と、
    　前記一方の絶縁基材上に他方の絶縁基材を積層することにより前記絶縁基板を形成する積層工程
    とを有するコンデンサ内蔵基板の製造方法。
  2. 　前記エッチング工程では、金属箔の内、残置することとなる前記所定領域の前記金属層側の表面の一部が該金属層によって覆われることとなる様に、前記金属箔にエッチングが施される請求項１に記載のコンデンサ内蔵基板の製造方法。
PCT/JP2010/071975 2010-01-15 2010-12-08 コンデンサ内蔵基板の製造方法 Ceased WO2011086796A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010007411A JP2013062265A (ja) 2010-01-15 2010-01-15 コンデンサ内蔵基板の製造方法
JP2010-007411 2010-01-15

Publications (1)

Publication Number Publication Date
WO2011086796A1 true WO2011086796A1 (ja) 2011-07-21

Family

ID=44304087

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/071975 Ceased WO2011086796A1 (ja) 2010-01-15 2010-12-08 コンデンサ内蔵基板の製造方法

Country Status (2)

Country Link
JP (1) JP2013062265A (ja)
WO (1) WO2011086796A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113629041A (zh) * 2020-05-09 2021-11-09 芯恩（青岛）集成电路有限公司 一种mos电容器件及其制造方法
WO2022230353A1 (ja) * 2021-04-30 2022-11-03 株式会社村田製作所 集積型コンデンサおよび集積型コンデンサの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203455A (ja) * 1999-11-12 2001-07-27 Matsushita Electric Ind Co Ltd コンデンサ搭載金属箔およびその製造方法、ならびに回路基板およびその製造方法
JP2006135036A (ja) * 2004-11-04 2006-05-25 Mitsui Mining & Smelting Co Ltd キャパシタ層形成材及びそのキャパシタ層形成材を用いて得られる内蔵キャパシタ層を備えたプリント配線板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203455A (ja) * 1999-11-12 2001-07-27 Matsushita Electric Ind Co Ltd コンデンサ搭載金属箔およびその製造方法、ならびに回路基板およびその製造方法
JP2006135036A (ja) * 2004-11-04 2006-05-25 Mitsui Mining & Smelting Co Ltd キャパシタ層形成材及びそのキャパシタ層形成材を用いて得られる内蔵キャパシタ層を備えたプリント配線板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113629041A (zh) * 2020-05-09 2021-11-09 芯恩（青岛）集成电路有限公司 一种mos电容器件及其制造方法
WO2022230353A1 (ja) * 2021-04-30 2022-11-03 株式会社村田製作所 集積型コンデンサおよび集積型コンデンサの製造方法

Also Published As

Publication number Publication date
JP2013062265A (ja) 2013-04-04

Similar Documents

Publication Publication Date Title
CN102448244B (zh) 用于高速信号设计的印刷电路板
KR100673860B1 (ko) 임베디드 인쇄회로기판 제작방법
JP4930567B2 (ja) 中継基板、プリント基板ユニットおよび中継基板の製造方法
JP2001203316A5 (ja)
WO2019111966A1 (ja) 配線基板、半導体装置、及び配線基板の製造方法
TWI478642B (zh) 具有內埋元件的電路板及其製作方法
KR20140024151A (ko) 인덕터 제조방법
JP2012198189A (ja) 電子部品検査装置用配線基板
TWI507119B (zh) 柔性電路板及其製作方法
CN102316665A (zh) 柔性电路板及其制作方法
US20070287281A1 (en) Circuit carrier and manufacturing process thereof
JPWO2012014648A1 (ja) 基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法
WO2011086796A1 (ja) コンデンサ内蔵基板の製造方法
WO2011118307A1 (ja) コンデンサ内蔵基板の製造方法、及び該製造方法に使用可能な素子シートの製造方法
JP2006332346A (ja) 基板、電子部品、及び、これらの製造方法
KR100651474B1 (ko) 칩 내장형 인쇄회로기판의 제조방법
JP2013127993A (ja) コンデンサ素子、コンデンサ内蔵基板、素子シート、及びこれらの製造方法
WO2011086797A1 (ja) コンデンサ内蔵基板の製造方法
JP7182856B2 (ja) 配線基板及びその製造方法
WO2011086795A1 (ja) コンデンサ素子及びコンデンサ内蔵基板
TWI311452B (en) Method of fabricating a device-containing substrate
JPWO2012014647A1 (ja) 基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法
US7592203B2 (en) Method of manufacturing an electronic protection device
JP2013214538A (ja) 基板内蔵用キャパシタの製造方法、及びこれを備えたキャパシタ内蔵基板
JP2011249593A (ja) 多数個取り配線基板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10843151

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10843151

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP