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WO2011075991A1 - 高性能半导体器件及其形成方法 - Google Patents

高性能半导体器件及其形成方法 Download PDF

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WO2011075991A1
WO2011075991A1 PCT/CN2010/074462 CN2010074462W WO2011075991A1 WO 2011075991 A1 WO2011075991 A1 WO 2011075991A1 CN 2010074462 W CN2010074462 W CN 2010074462W WO 2011075991 A1 WO2011075991 A1 WO 2011075991A1
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WO
WIPO (PCT)
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ion implantation
gate
dielectric layer
region
semiconductor device
Prior art date
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Ceased
Application number
PCT/CN2010/074462
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English (en)
French (fr)
Inventor
尹海洲
骆志炯
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to US12/996,809 priority Critical patent/US8420489B2/en
Publication of WO2011075991A1 publication Critical patent/WO2011075991A1/zh
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Ceased legal-status Critical Current

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    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Definitions

  • the post-inversion Halo injection method is used. That is, the inversion Halo implant is performed after the gate stack is formed, and the inverted Halo dopant needs to penetrate the gate stack to implant the channel region, which will cause deterioration and defects of the gate stack, and easily cause gate leakage. Current. Moreover, in the case of a metal gate, inverting the Halo dopant will make it difficult to penetrate the metal gate, which will result in inversion of Halo ion implantation.
  • ion implantation such as phosphorus and arsenic is performed using, for example, a group V element, the ion implantation energy is 5-40 keV, and the dose is Iel2-5el3.
  • Ion implantation using, for example, a group III element such as boron, boron difluoride, and indium has an ion implantation energy of 5 to 40 keV and a dose of Iel2 to 5el3.
  • the device can be subjected to two symmetric inverted Halo ion implantations at an angle of about 0-40 degrees from the vertical to form an inverted Halo ion implantation region in the channel of the substrate.
  • the present invention generally relates to a method of fabricating a semiconductor device.
  • the following disclosure provides many different embodiments or examples for implementing different structures of the present invention.
  • the components and arrangements of the specific examples are described below. Of course, they are merely examples and are not intended to limit the invention.
  • the present invention may repeat reference numerals and/or letters in different examples. This repetition is for the purpose of brevity and clarity and does not in itself indicate the relationship between the various embodiments and/or arrangements discussed.
  • the present invention provides examples of various specific processes and materials, but one of ordinary skill in the art will recognize the applicability and/or applicability of other processes. Use of other materials.
  • first and second features are formed in direct contact
  • additional features formed between the first and second features.
  • the embodiment, such that the first and second features may not be in direct contact.
  • the gate dielectric layer 212 can be a thermal oxide layer including silicon oxide, silicon nitride, such as silicon dioxide, or a high K dielectric.
  • the dummy gate 208 is a sacrificial layer.
  • the dummy gate 208 can be, for example, polysilicon.
  • dummy gate 208 comprises amorphous silicon.
  • Gate dielectric layer 212 and dummy gate 208 may be formed by MOS technology processes such as deposition, photolithography, etching, and/or other suitable methods.
  • Source/drain regions 204, 206 may be formed by implanting p-type or n-type dopants or impurities into substrate 202 in accordance with a desired transistor structure. Source/drain regions 204, 206 may be formed by methods including photolithography, ion implantation, diffusion, and/or other suitable processes. The source and drain electrodes 204, 206 may be formed after the gate dielectric layer 212, and the device is thermally annealed using conventional semiconductor processing techniques and steps to activate doping in the source and drain electrodes 204, 206, Thermal annealing can be carried out using processes known to those skilled in the art, including rapid thermal annealing, spike annealing, and the like. Covering the gate stack 30 forms a sidewall spacer 214.
  • an interlayer dielectric layer (ILD) 216 may also be formed on the substrate, which may be, but is not limited to, for example, undoped silicon oxide (SiO 2 ), doped silicon oxide (such as boron). Silicon glass, borophosphosilicate glass, etc.) and silicon nitride (Si 3 N 4 ).
  • the interlayer dielectric layer 216 can be formed using methods such as chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and/or other suitable processes.
  • the interlayer dielectric layer may have a multilayer structure. In one embodiment, the interlayer dielectric layer 216 has a thickness in the range of about 30 to 90 nanometers.
  • the interlayer dielectric layer 216 and the sidewall spacers 214 are planarized to expose the upper surface of the dummy gate 208.
  • the interlayer dielectric layer 216 can be removed, for example, by a chemical mechanical polishing (CMP) method until the upper surface of the sidewall spacer 214 is exposed, as shown in FIG.
  • CMP chemical mechanical polishing
  • the sidewall spacer 214 is then subjected to chemical mechanical polishing or reactive ion etching to remove the upper surface of the sidewall spacer 214, thereby exposing the dummy gate 208, as shown in FIG.
  • step 103 the dummy gate 208 is removed, exposing the gate dielectric layer 212 to form the opening 220.
  • the dummy gate 208 is removed using wet etching and/or dry etching.
  • the wet etch process comprises tetradecyl ammonium hydroxide (TMAH), KOH, or other suitable etchant solution.
  • the inverted Halo ion implantation region When the angle with the vertical direction increases, the inverted Halo ion implantation region will move from the middle of the channel to both sides of the channel while the depth of the inverted Halo ion implantation region becomes shallow. Therefore, in the implementation, the energy and angle of the inverted Halo ion implantation are designed according to the short channel effect of the control device. If the angle of the vertical direction is not large in the two symmetric inverted Halo ion implantation, the two inverted Halo ion implantation regions in the channel are close to the middle of the channel, and overlap may occur.
  • the length of the gate length determines the width of the opening 220, the amount of inverted Halo ion dopant implanted is determined. The shorter the gate length, the less inverted Halo ion dopant is implanted, and vice versa. Therefore, the cancellation effect of the N-type inverted Halo ion dopant on the P-type dopant in the channel region of the short-channel nMOSFET is offset by the P-type dopant in the channel region of the long-channel nMOSFET.
  • the P-type inverted Halo ion dopant counteracts the N-type dopant in the channel region of the short-channel pMOSFET compared to the N-type dopant in the channel region of the long-channel pMOSFET.
  • the offset effect is small, so the inversion Halo ion doping amount of the channel region of the short channel MOSFET device is smaller than that of the channel region of the long channel MOSFET device, that is, it can be improved
  • the threshold voltage of short-channel devices can be used to reduce the low-value voltage effect caused by the reduction of gate length, and to control and reduce the short-channel effect.
  • the device is thermally annealed to activate doping in the inverted Halo ion implantation region.
  • rapid thermal annealing can be employed, and in other embodiments other annealing processes can be employed.
  • this step it is also necessary to consider the activation needs and diffusion effects of source-drain regions and source-drain extension regions. If the source-drain region and the source-drain extension region do not have been activated, this step can be used to perform annealing for the purpose of activation.
  • the device is typically annealed using a spike annealing process, such as annealing at a temperature above about 1000 ° C for between 0.5 and 2 seconds.
  • the metal gate material can include one or more layers of material, such as a liner, a material that provides a suitable work function to the gate, a gate electrode material, and/or other suitable material.
  • a liner a material that provides a suitable work function to the gate
  • a gate electrode material a material that provides a suitable work function to the gate
  • a gate electrode material a material that provides a suitable work function to the gate
  • a gate electrode material such as a metal gate electrode material
  • the N-type semiconductor device one or more elements may be selected from the group consisting of: TiN, TiAlN, TaAlN, TaN, TaSiN, and combinations of these materials; for a P-type semiconductor device, it may be from a group containing the following elements
  • One or more elements are selected for deposition: TiN, TiSiN, TiCN, TaAlC, TiAlN, TaN, and combinations of these materials.
  • CMP chemical mechanical polishing
  • the metal gate material can include one or more layers of material, such as a liner, a material that provides a suitable work function to the gate, a gate electrode material, and/or other suitable material.
  • a liner a material that provides a suitable work function to the gate
  • a gate electrode material a material that provides a suitable work function to the gate
  • a gate electrode material a material that provides a suitable work function to the gate
  • a gate electrode material such as a metal gate electrode material
  • the N-type semiconductor device one or more elements may be selected from the group consisting of: TiN, TiAlN, TaAlN, TaN, TaSiN, and combinations of these materials; for a P-type semiconductor device, it may be from a group containing the following elements
  • One or more elements are selected for deposition: TiN, TiSiN, TiCN, TaAlC, TiAlN, TaN, and combinations of these materials.
  • CMP chemical mechanical polishing
  • the gate dielectric is unacceptable by the thermal annealing process of reversed Halo ion implantation and reverse Halo ion implantation, such as affecting device reliability, optionally removed before or after annealing the inverted Halo ion implantation region
  • the gate dielectric layer 212 after annealing the device, forms a new gate dielectric layer and a metal gate, such that a gate dielectric layer will be formed on the sidewall of the sidewall spacer 214.
  • step 204 the device is subjected to reverse Halo ion implantation to form an inverted Halo ion implantation region 228 in the substrate of the opening.
  • an N-type dopant is used for ion implantation, such as a group V element for ion implantation, such as phosphorus and arsenic, with an ion implantation energy of 5-40 keV and a dose of Iel2-5el3.
  • a P-type dopant is used for ion implantation, for example, ion implantation using a Group III element such as boron, boron difluoride, and indium, and an ion implantation energy of 5-40 keV and a dose of Iel2-5el3. Since the inverted Halo ions of the present invention are implanted through the opening 220, the energy of the desired ions is much lower than that of the prior art reverse Halo ion implantation.
  • the present invention can perform two symmetric inverted Halo ion implantations at an angle of about 0-40 degrees from the vertical to form an inverted Halo ion implantation region 228 in the trench of the substrate.
  • the reverse channel Halo ion doping amount of the channel region of the short channel MOSFET device is smaller than that of the channel region of the long channel MOSFET device, which can further improve the short channel device.
  • the threshold voltage can be used to reduce the low-value voltage effect caused by the reduction of the gate length, and to control and reduce the short-channel effect.
  • Embodiments of the present invention utilize reversed Halo ion implantation using openings formed by the removal of dummy gates, thereby reducing the degradation of the gate stack by reversed Halo ion implantation regions to avoid causing gate leakage current. It also provides a method for inverting Halo ion implantation in the case of a metal gate, which reduces the overlap of the inverted Halo ion implantation region with the source and drain regions, and can reduce band-to-band leakage in MOSFET devices. Current.
  • the present invention may also select a method of first performing source/drain and its extension annealing, performing reverse Halo ion implantation, and performing reverse Halo doping annealing as needed.
  • the influence of source/drain and its extension annealing on reverse Halo doping is avoided. It is considered to separately optimize the inversion Halo ion implantation annealing on the source/drain and its extension doping effects to satisfy the inverted Halo doping. Activation and diffusion control are required.

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Description

高性能半导体器件及其形成方法 技术领域
本发明通常涉及一种半导体器件及其形成方法。 更具体而言， 涉及一种在 沟道中具有反转 Halo离子注入区的半导体器件及其形成方法， 从而能够在降 低短沟道效应的同时不损害金属栅堆叠的性能。 背景技术
随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的 元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和空间也需 要进一步缩小。 相应地， 为了提高 MOSFET (金属氧化物半导体场效应晶体 管） 器件的性能需要进一步减少 MOSFET器件的栅长。 然而随着栅长持续减 小， 减少到接近源极和漏极的耗尽层的宽度， 例如小于 40nm时， 将会产生较 严重的短沟道效应（ short channel effect或简写为 SCE ), 从而不利地降低器件 的性能，给大规模集成电路的生产造成困难。一种短沟道效应表现在 MOSFET 的阔值电压随着栅长减少而减少，从而导致栅长短时漏电流急剧增加。如何降 低短沟道效应以及有效地控制栅长缩小时引起的低阔值电压 ,已经成为集成电 路大规模生产中的一个很关键的问题。
在 Zhu H等人的文章中： "On the Control of Short-Channel Effect for MOSFETs With Reverse Halo Implantation " , IEEE ELECTRON DEVICE LETTERS, 卷 28第 2期，第 168-170页，描述了了一种在沟道中引入反转 Halo 离子注入区来控制和降低短沟道效应的方法。 通过对 NMOS器件的沟道中利 用较大能量注入 N型掺杂剂， 由于较长栅长的栅堆叠对离子阻挡更多， 导致 栅长较短的 NMOS器件的沟道区的 N型离子掺杂的量比栅长较长的 NMOS器 件的沟道区的 N型离子掺杂的量更小， 进而可以提高短栅长 NMOS器件的阔 值电压，控制和降低短沟道效应。这种方法也可通过利用较大能量注入 P型掺 杂剂来实现在 PMOS器件上。
然而， 在现有的反转 Halo离子注入方法均釆用了后反转 Halo注入方法， 即， 反转 Halo注入是在形成栅堆叠之后进行的， 而且反转 Halo掺杂剂需穿透 栅堆叠注入沟道区，这将弓 I起栅堆叠的劣化和缺陷，并且容易导致栅极漏电流。 而且， 在釆用金属栅的情况下， 反转 Halo掺杂剂将很难穿透金属栅， 这将导 致无法实现反转 Halo离子注入。
因此， 为了改进高性能半导体器件的制造， 需要提供一种能够在沟道中形 成反转 Halo离子注入区的半导体器件及其形成方法， 从而能够在降低短沟道 效应的同时不损害金属栅堆叠的性能。 发明内容
为了解决上述技术问题， 本发明提出了一种制造半导体器件的方法， 所述 方法包括： a )提供一个衬底； b )在衬底上形成源极区、 漏极区、 设置在所 述衬底上位于所述源极区和漏极区之间的栅堆叠、 在所述栅堆叠侧壁形成 的侧墙以及覆盖所述源极区和漏极区的层间介电层， 所述栅堆叠包括栅极介 质层和伪栅极； c )去除所述伪栅极， 暴露所述栅极介质层以形成开口； d ) 对所述器件进行反转 Halo离子注入，对于 N型半导体器件使用 N型掺杂剂进 行离子注入， 对于 P型半导体器件使用 P型掺杂剂进行离子注入， 以在所述 开口的衬底中形成反转 Halo离子注入区； f )进行退火， 以激活反转 Halo离 子注入区的掺杂； g )对所述器件进行后续加工。
此外， 也可以通过如下替代方式来制造半导体器件， 所述方法包括： a ) 提供一个衬底； b ) 在衬底上形成源极区、 漏极区、 设置在所述衬底上位于 所述源极区和漏极区之间的栅堆叠、在所述栅堆叠侧壁形成的侧墙以及覆盖 所述源极区和漏极区的层间介电层，所述栅堆叠包括栅极介质层和伪栅极； c ) 去除所述栅极介质层和伪栅极， 暴露所述衬底以形成开口； d )对所述器件进 行反转 Halo离子注入， 对于 N型半导体器件使用 N型掺杂剂进行离子注入， 对于 P型半导体器件使用 P型掺杂剂进行离子注入， 以在所述开口的衬底中 形成反转 Halo离子注入区； e )进行退火， 以激活反转 Halo离子注入区的掺 杂； f )对所述器件进行后续加工。
特别地， 对于 N型半导体器件， 使用例如 V族元素进行离子注入， 例如 磷和砷， 离子注入能量为 5-40keV, 剂量为 Iel2-5el3。 对于 P型半导体器件， 使用例如 III族元素进行离子注入， 例如硼、 二氟化硼和铟， 离子注入能量为 5-40keV, 剂量为 Iel2-5el3。 可以以与垂直方向成大约 0-40度的角度对所述 器件进行两次对称反转 Halo离子注入，在衬底的沟道中形成反转 Halo离子注 入区。
此外根据本发明的另一个方面还提供一种半导体器件， 包括： 衬底、 在 衬底上形成的源极区、 漏极区、 形成在衬底上位于所述源极区和所述漏极 区之间的栅堆叠、 在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的 层间介电层， 其中所述栅堆叠包括栅极介质层和金属栅极， 所述半导体器 件还包括在所述半导体器件的沟道区形成的反转 Halo离子注入区， 对于 N 型半导体器件所述反转 Halo离子注入区包括 N型掺杂剂， 对于 P型半导体器 件所述反转 Halo离子注入区包括 P型掺杂剂。 附图说明
图 1示出了根据本发明的第一实施例的半导体器件的制造方法的流程图； 图 2-11 示出了根据本发明的第一实施例的半导体器件各个制造阶段的示 意图；
图 12 示出了根据本发明的第二实施例的半导体器件的制造方法的流程 图；
图 13-15示出了根据本发明的第二实施例的半导体器件各个制造阶段的示 意图。 具体实施方式
本发明通常涉及一种半导体器件的制造方法。 下文的公开提供了许多 不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且 目的不在于限制本发明。 此外， 本发明可以在不同例子中重复参考数字和 / 或字母。 这种重复是为了简化和清楚的目的， 其本身不指示所讨论各种实 施例和 /或设置之间的关系。 此外， 本发明提供了的各种特定的工艺和材料 的例子， 但是本领域普通技术人员可以意识到其他工艺的可应用于性和 /或 其他材料的使用。 另外， 以下描述的第一特征在第二特征之 "上"的结构 可以包括第一和第二特征形成为直接接触的实施例， 也可以包括另外 的特征形成在第一和第二特征之间的实施例， 这样第一和第二特征可 能不是直接接触。 第一实施例
根据本发明的第一实施例， 参考图 1 , 图 1示出了根据本发明的实施例的 半导体器件的制造方法的流程图。在步骤 101 , 首先提供一个半导体衬底 202 , 参考图 2。 在本实施例中， 衬底 202包括位于晶体结构中的硅衬底（例如晶 片） 。 根据现有技术公知的设计要求 （例如 p型衬底或者 n型衬底） ， 衬 底 202可以包括各种掺杂配置。 其他例子的衬底 202还可以包括其他基本 半导体， 例如锗和金刚石。 或者， 衬底 202可以包括化合物半导体， 例如 碳化硅、 砷化镓、 砷化铟或者磷化铟。 此外， 衬底 202可以可选地包括外 延层， 可以被应力改变以增强性能， 以及可以包括绝缘体上硅（SOI )结构。
在步骤 102, 在衬底 202上形成源极区 204、 漏极区 206、 设置在所述 衬底上位于所述源极区 204和所述漏极区 206之间的栅堆叠 30 , 在所述栅 堆叠 30的侧壁形成的侧墙 214。 所述栅堆叠 30包括栅极介质层 212和伪栅 极 208。
栅极介质层 212可以为热氧化层， 包括氧化硅、 氮化硅， 例如二氧化 硅， 也可为高 K介质。 伪栅极 208为牺牲层。 伪栅极 208可以例如为多晶 硅。 在一个实施例中， 伪栅极 208包括非晶硅。 栅极介质层 212和伪栅极 208可以由 MOS技术工艺， 例如沉积、 光刻、 蚀刻及 /或其他合适的方法形 成。
源 /漏极区 204、 206可以通过根据期望的晶体管结构， 注入 p型或 n 型掺杂物或杂质到衬底 202 中而形成。 源 /漏极区 204、 206可以由包括光 刻、 离子注入、 扩散和 /或其他合适工艺的方法形成。 源极和漏极 204、 206 可以后于栅极介质层 212形成， 利用通常的半导体加工工艺和步骤， 对所 述器件进行热退火， 以激活源极和漏极 204、 206中的掺杂， 热退火可以釆 用包括快速热退火、 尖峰退火等本领域技术人员所知晓的工艺进行。 覆盖所述栅堆叠 30形成侧墙 214。 侧墙 214可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅、 氟化物掺杂硅玻璃、 低 k电介质材料及其组合， 和 /或 其他合适的材料形成。 侧墙 214可以具有多层结构。 侧墙 214可以通过包 括沉积合适的电介质材料的方法形成。侧墙 214有一段覆盖在栅堆叠 30上， 这结构可以用本领域技术人员所知晓的工艺得到。在其它实施例中 ,侧墙 214 也可以没有覆盖在栅堆叠 30上。
特别地， 还可以在所述衬底上沉积形成层间介电层 （ILD ) 216 , 所述 可以是但不限于例如未掺杂的氧化硅 （Si02 ) 、 掺杂的氧化硅（如硼硅玻 璃、 硼磷硅玻璃等） 和氮化硅（Si3N4 ) 。 所述层间介电层 216可以使用例 如化学气相沉积 （CVD ) 、 物理气相沉积 （PVD ) 、 原子层沉积 （ALD ) 及 /或其他合适的工艺等方法形成。 层间介电层可以具有多层结构。 在一个 实施例中， 层间介电层 216的厚度范围为大约 30到 90纳米。
而后， 对所述层间介质层 216和所述侧墙 214平坦化处理以暴露所述 伪栅极 208的上表面。 例如可以通过化学机械抛光 （CMP ) 方法来去除所 述层间介质层 216 , 直至暴露所述侧墙 214的上表面， 如图 3所示。 而后 再对所述侧墙 214进行化学机械抛光或反应离子刻蚀， 从而去除所述侧墙 214的上表面， 从而暴露所述伪栅极 208 , 如图 4所示。
而后方法进行到步骤 103 , 在该步骤中伪栅极 208被移除， 暴露所述栅 极介质层 212以形成开口 220。 如图 5所示。 例如， 选择性地蚀刻多晶硅并 停止在栅极介质层 212上来除去伪栅极 208并形成开口 220。 伪栅极 208 可以使用湿蚀刻和 /或干蚀刻除去。 在一个实施例中， 湿蚀刻工艺包括四曱 基氢氧化铵 （TMAH ) 、 KOH或者其他合适蚀刻剂溶液。
在步骤 104, 如图 6A所示， 对所述器件进行反转 Halo离子注入， 以在 所述开口的衬底中形成反转 Halo离子注入区。
本发明所指的反转 Halo离子注入是指， 对于 N型半导体器件， 使用 N型 掺杂剂进行离子注入， 例如 V族元素进行离子注入， 例如碑和碎， 离子注入 能量为 5-40keV, 剂量为 Iel2-5el3。 对于 P型半导体器件， 使用 P型掺杂剂 进行离子注入 , 例如使用 III族元素进行离子注入， 例如硼、 二氟化硼和铟 , 离子注入能量为 5-40keV, 剂量为 Iel2-5el3。 由于本发明的反转 Halo离子通 过开口 220注入， 所需离子的能量比现有技术的反转 Halo离子注入能量低 很多。 本发明可以以与垂直方向成大约 0-40度的角度对所述器件进行两次对 称反转 Halo离子注入， 在衬底的沟道中形成反转 Halo离子注入区 228。 反转 Halo离子注入区域由开口 220的宽度、 开口 220的高度、 离子注入的能量、 注入的角度及离子穿透侧墙 214和介质层 216能力决定。当与垂直方向的角度 增大， 反转 Halo离子注入区将从沟道中间移向沟道的两侧， 同时反转 Halo离 子注入区的深度变浅。 所以在实施中， 根据控制器件短沟道效应需要， 设计反 转 Halo离子注入的能量和角度。 假如在进行两次对称反转 Halo离子注入中， 与垂直方向的角度不大， 沟道中的两个反转 Halo离子注入区离沟道中间近， 可能出现重叠。
由于栅长的长短决定了开口 220的宽度，也就决定所注入反转 Halo离子 掺杂剂的量， 栅长越短， 注入的反转 Halo离子掺杂剂越少， 反之亦然。 因此 N型反转 Halo离子掺杂剂对短沟道 nMOSFET的沟道区中的 P型掺杂剂产生 的抵消作用比长沟道 nMOSFET的沟道区中的 P型掺杂剂产生的抵消作用要 小， 而 P型反转 Halo离子掺杂剂对短沟道 pMOSFET的沟道区中的 N型掺杂 剂产生的抵消作用比长沟道 pMOSFET的沟道区中的 N型掺杂剂产生的抵消 作用要小， 因此短沟道 MOSFET器件的沟道区的反转 Halo离子掺杂量比长沟 道的 MOSFET器件的沟道区的反转 Halo离子掺杂量更小，即进而可以提高短 沟道器件的阔值电压， 可以用来减少栅长缩小时引起的低阔值电压效应，控制 和降低短沟道效应。 例如， 如图 6B-6C所示， 在栅长为 30nm的 nMOSFET器 件中的反转 Halo离子注入量（图 6B )将大大低于栅长为 60nm的 nMOSFET 器件中的反转 Halo离子注入量（图 6C )。
此后， 在步骤 105, 对器件进行热退火， 以激活反转 Halo 离子注入区中 的掺杂。例如可以釆用快速热退火，在其他的实施例中可以釆用其他的退火工 艺。在这一步骤，还需要考虑对源漏区及源漏扩展区掺杂的激活需要和扩散影 响。 如果源漏区及源漏扩展区掺杂还没有激活， 可以利用本步骤顺带退火， 以 达到激活目的。根据本发明的实施例 ,通常釆用尖峰退火工艺对器件进行退火， 例如在大约 1000°C以上的温度进行 0.5到 2秒间退火。
此后， 在步骤 106, 可以根据制造需要对所述器件进行进一步的加工。 例 如， 如图 7所示， 可以在开口中形成金属栅极 226。 优选地， 可以在形成栅极 介质层 212之后可以在其上沉积功函数金属栅层。功函数金属栅层可以包括在 大约 10埃到大约 100埃范围之间的厚度。 用于功函数金属栅层的材料可以包 括 TiN、 TiAlN、 TaN以及 TaAlN。
之后在所述栅极介质层 212之上形成金属栅极 226, 如图 7所示。 金 属栅极材料可以包括一个或多个材料层， 例如衬层， 向栅极提供合适功函 数的材料， 栅电极材料和 /或其他合适材料。 对于 N型半导体器件可以从包 含下列元素的组中选择一种或多种元素进行沉积： TiN、 TiAlN、 TaAlN、 TaN、 TaSiN及这些材料的组合；对于 P型半导体器件可以从包含下列元素的组中选 择一种或多种元素进行沉积： TiN、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN及这 些材料的组合。
最后执行化学机械抛光 （CMP ) 工艺， 以形成金属栅极 226。
特别地，如果反转 Halo离子注入和反转 Halo离子注入的热退火工艺可能 对栅极介质层造成不可接受的劣化。 可选择地， 可以在反转 Halo离子注入后 去除所述栅极介质层 212, 如图 8所示， 例如可以使用湿蚀刻和 /或干蚀刻除 去。 在一个实施例中， 氢氟酸（HF ) 或者其他合适蚀刻剂溶液。 然后再形 成新的栅极介质层。 栅极介质层 212可以在反转 Halo离子注入后去除。 在 其它的实施例中， 栅极介质层 212也可以选择在下一步反转 Halo 离子注入 区退火后再去除。
在栅极介质层 212被去除的情况下， 在对反转 Halo离子注入区进行退火 之后， 则可以在开口中形成新的栅极介质层 224和金属栅极 226 , 所述栅极介 质层 224覆盖所述衬底 202和侧墙 214的内壁。
如图 9所示， 可以沉积新的栅极介质层 224 , 所述栅极介质层 224覆 盖所述衬底和侧墙的内壁。 栅极介质层 224 为高介电常数（高 k )材料。 在一个实施例中， 高 k材料包括二氧化铪（Hf02 ) 。 其他例子的高 k材料 包括 HfSiO、 HfSiON、 HfTaO, HfTiO, HfZrO及其组合， 以及 /或者其他 合适的材料。栅极介质层 224可以包括大约 12埃到 35埃范围之间的厚度。 栅极介质层 212可以通过例如化学气相沉积（ CVD )或者原子层沉积（ ALD ) 的工艺来形成。栅极介质层 224还可以具有多层结构， 包括具有上述材料的一 个以上的层。 函数金属栅层可以包括在大约 10埃到大约 100埃范围之间的厚度。 用于功函 数金属栅层的材料可以包括 TiN、 TiAlN、 TaN以及 TaAlN。
优选地， 在新的栅极介质层 224形成后， 可以增加一步退火处理， 以提高 栅极介质层 224质量， 退火的温度范围为 600至 800度。
之后在所述栅极介质层 224之上形成金属栅极 226 , 如图 10所示。 金 属栅极材料可以包括一个或多个材料层， 例如衬层， 向栅极提供合适功函 数的材料， 栅电极材料和 /或其他合适材料。 对于 N型半导体器件可以从包 含下列元素的组中选择一种或多种元素进行沉积： TiN、 TiAlN、 TaAlN、 TaN、 TaSiN及这些材料的组合；对于 P型半导体器件可以从包含下列元素的组中选 择一种或多种元素进行沉积： TiN、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN及这 些材料的组合。
最后执行化学机械抛光 （CMP ) 工艺， 以形成金属栅极 226 , 如图 11 所示。
也就是说，如果栅极介质受反转 Halo离子注入和反转 Halo离子注入的热 退火工艺影响不大时， 上述第一实施例中的栅极介质可以作为器件的栅极介 质， 因此可以保留器件的栅极介质层， 即， 不去除栅极介质， 在进行退火激活 后， 形成金属栅极， 所以在侧墙 214的侧壁上没有栅极介质层。 如果栅极介质 受反转 Halo 离子注入和反转 Halo 离子注入的热退火工艺影响变得不可接受 时， 比如影响器件的可靠性， 可选择地在对反转 Halo离子注入区退火之前或 者之后去除所述栅极介质层 212, 在对器件进行退火之后， 再形成新的栅极介 质层和金属栅极， 这样在侧墙 214的侧壁上将形成有栅极介质层。 第二实施例
下面将仅就第二实施例区别于第一实施例的方面进行阐述。 未描述的 部分应当认为与第一实施例釆用了相同的步骤、 方法或者工艺来进行， 因 此再次不再赘述。 在根据本发明的第二实施例中， 如图 12所示， 在所述步 骤 203中， 可以将栅极介质层 212与伪栅极 208一并去除， 从而暴露所述 衬底 202 , 以形成开口 220 , 如图 13所示。 可以使用湿蚀刻和 /或干蚀刻除 去所述伪栅极 208和栅极介质层 212。
而后与第一实施例的步骤相同， 在步骤 204 , 如图 14所示， 对所述器 件进行反转 Halo离子注入，以在所述开口的衬底中形成反转 Halo离子注入区 228。 对于 N型半导体器件， 使用 N型掺杂剂进行离子注入， 例如 V族元素 进行离子注入， 例如磷和砷， 离子注入能量为 5-40keV, 剂量为 Iel2-5el3 ,。 对于 P型半导体器件， 使用 P型掺杂剂进行离子注入， 例如使用 III族元素进 行离子注入， 例如硼、 二氟化硼和铟， 离子注入能量为 5-40keV , 剂量为 Iel2-5el3。 由于本发明的反转 Halo离子通过开口 220 注入， 所需离子的能 量比现有技术的反转 Halo离子注入能量低很多。 本发明可以以与垂直方向成 大约 0-40度的角度对所述器件进行两次对称反转 Halo离子注入， 在衬底的沟 道中形成反转 Halo离子注入区 228。反转 Halo离子注入区域由开口 220的宽 度、 开口 220的高度、 离子注入的能量、 注入的角度及离子穿透侧墙 214和 介质层 216能力决定。 当与垂直方向的角度增大， 反转 Halo离子注入区将从 沟道中间移向沟道的两侧， 同时反转 Halo离子注入区的深度变浅。 所以在实 施中， 根据控制器件短沟道效应需要，设计反转 Halo离子注入的能量和角度。 假如在进行两次对称反转 Halo离子注入中， 与垂直方向的角度不大， 沟道中 的两个反转 Halo离子注入区离沟道中间近， 可能出现重叠。
由于栅长的长短决定了开口 220的宽度，也就决定所注入反转 Halo离子 掺杂剂的量， 栅长越短， 注入的反转 Halo离子掺杂剂越少， 反之亦然， 因此 N型反转 Halo掺杂剂对短沟道 nMOSFET的沟道区中的 P型掺杂剂产生的抵 消作用比长沟道 nMOSFET的沟道区中的 P型掺杂剂产生的抵消作用要小，而 P型反转 Halo掺杂剂对短沟道 pMOSFET的沟道区中的 N型掺杂剂产生的抵 消作用比长沟道 pMOSFET的沟道区中的 N型掺杂剂产生的抵消作用要小， 因此短沟道 MOSFET 器件的沟道区的反转 Halo 离子掺杂量比长沟道的 MOSFET器件的沟道区的反转 Halo离子掺杂量更小， 即进而可以提高短沟道 器件的阔值电压， 可以用来减少栅长缩小时引起的低阔值电压效应，控制和降 氐短沟道效应。
由于栅极介质层 212 已经在步骤 203 中被去除， 因此， 直接进入步骤 205 , 对器件进行退火， 以激活反转 Halo 离子注入区的杂质。 例如可以釆用 快速热退火，在其他的实施例中可以釆用其他的退火工艺。如果源漏区及源漏 扩展区参杂还没有激活， 可以利用本步骤顺带退火， 以达到激活目的。 根据本 发明的实施例， 通常釆用尖峰退火工艺对器件进行退火， 例如在大约 1000 °c 以上的温度进行 0.5到 2秒间退火
随后在开口 222中形成新的栅极介质层 224和金属栅极 226 , 所述栅极 介质层 224覆盖所述衬底 202和侧墙 214的内壁。
上面已经根据第一和第二实施例阐述了在沟道中形成具有反转 Halo 离子注入区的半导体器件的方法，从而能够在降低短沟道效应的同时不损害金 属栅堆叠的性能。
本发明的实施例利用去除伪栅极形成的开口进行反转 Halo离子注入， 从 而减少了反转 Halo离子注入区对栅堆叠的劣化避免导致栅极漏电流。 而且也 提供了对于金属栅情况下， 实现反转 Halo离子注入的方法， 减少了反转 Halo 离子注入区与源极区和漏极区主体部分的重叠， 能够减少 MOSFET器件中的 带-带泄漏电流。
同时由于对于沟道区釆用反转 Halo离子注入的方式， 即对于 N型半导体 器件， 使用 N型掺杂剂进行离子注入， 例如 V族元素进行离子注入， 例如磷 和砷。 对于 P型半导体器件， 使用 P型掺杂剂进行离子注入， 例如使用 III族 元素进行离子注入， 例如硼、 二氟化硼和铟， 使得对于栅长较短的 MOSFET 器件的沟道区获得的反转 Halo离子掺杂量比栅长较长的 MOSFET器件的沟道 区的反转 Halo离子掺杂量更小， 进而可以提高阔值电压、 控制和降低短沟道 效应。
此外， 对于本发明技术中反转 Halo离子注入， 本发明也可因需要来选择 先进行源 /漏及其延伸区退火、 进行反转 Halo离子注入、 再进行反转 Halo掺 杂退火的方式， 避免了源 /漏及其延伸区退火对反转 Halo掺杂的影响； 可考虑 对源 /漏及其延伸区掺杂影响上分开优化反转 Halo离子注入退火， 以满足反转 Halo掺杂的激活和扩散控制需要。
此外， 由于现有技术的反转 Halo离子注入通常在栅极介质形成后进行， 离子注入可能使栅极介质劣化， 也会不利地降低器件的性能。 而本发明可釆用 先进行反转 Halo的离子注入， 再形成栅极介质和金属栅极的方式， 可以避免 上述栅极介质劣化的问题。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的 精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变 化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理解在保持 本发明保护范围内的同时， 工艺步骤的次序可以变化。
此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机 构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本领域 的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明描述的对 应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进 行应用。 因此， 本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权利要求书
1、 一种制造半导体器件的方法， 所述方法包括：
a )提供一个衬底；
b )在衬底上形成源极区、 漏极区、 设置在所述衬底上位于所述源极区 和漏极区之间的栅堆叠、在所述栅堆叠侧壁形成的侧墙以及覆盖所述源极区 和漏极区的层间介电层， 所述栅堆叠包括栅极介质层和伪栅极；
c )去除所述伪栅极， 暴露所述栅极介质层以形成开口；
d )对所述器件进行反转 Halo离子注入， 对于 N型半导体器件使用 N型 掺杂剂进行离子注入， 对于 P型半导体器件使用 P型掺杂剂进行离子注入， 以在所述开口的衬底中形成反转 Halo离子注入区；
f )进行退火， 以激活反转 Halo离子注入区的掺杂；
g )对所述器件进行后续加工。
2、 根据权利要求 1所述的方法， 其中所述步骤 g ) 包括： 在所述开口中 形成金属栅极。
3、 根据权利要求 1所述的方法， 其中在步骤 d )和 f )之间或者步骤 f ) 之后还包括： 去除所述栅极介质层。
4、 根据权利要求 3所述的方法， 其中所述步骤 g ) 包括： 在所述开口中 形成新的栅极介质层和金属栅极，其中所述新的栅极介质层覆盖所述侧墙的内 壁。
5、 根据权利要求 1所述的方法， 其中在执行所述 d )前进行退火， 以激 活源 /漏极区的掺杂。
6、 根据权利要求 1所述的方法， 其中所述步骤 d ) 包括： 对于 N型半导 体器件， 使用 V族元素进行离子注入。
7、 根据权利要求 6所述的方法， 其中， 所述 V族元素包括碑和砷， 离子 注入能量为 5-40keV, 剂量为 Iel2-5el3。
8、 根据权利要求 1所述的方法， 其中所述步骤 d ) 包括： 对于 P型半导 体器件， 使用 III族元素进行离子注入。
9、 根据权利要求 8所述的方法， 其中， 所述 III族元素包括硼、 二氟化硼 和铟， 离子注入能量为 5-40keV, 剂量为 Iel2-5el3。
10、 根据权利要求 1所述的方法， 其中所述进行反转 Halo离子注入的步 骤包括： 以与垂直方向成 0-40度的角度对所述器件进行两次对称反转 Halo离 子注入。
11、 一种制造半导体器件的方法， 所述方法包括：
a )提供一个衬底；
b )在衬底上形成源极区、 漏极区、 设置在所述衬底上位于所述源极区 和漏极区之间的栅堆叠、在所述栅堆叠侧壁形成的侧墙以及覆盖所述源极区 和漏极区的层间介电层， 所述栅堆叠包括栅极介质层和伪栅极；
c )去除所述栅极介质层和伪栅极， 暴露所述衬底以形成开口；
d )对所述器件进行反转 Halo离子注入， 对于 N型半导体器件使用 N型 掺杂剂进行离子注入， 对于 P型半导体器件使用 P型掺杂剂进行离子注入， 以在所述开口的衬底中形成反转 Halo离子注入区；
e )进行退火， 以激活反转 Halo离子注入区的掺杂；
f )对所述器件进行后续加工。
12、 根据权利要求 11所述的方法， 其中所述步骤 f)包括： 在所述开口中 形成新的栅极介质层和金属栅极，其中所述新的栅极介质层覆盖所述侧墙的内 壁。
13、 根据权利要求 11 所述的方法， 其中在执行所述 d )前进行退火， 以 激活源 /漏极区的掺杂。
14、 根据权利要求 11所述的方法， 其中所述步骤 d ) 包括： 对于 N型半 导体器件， 使用 V族元素进行离子注入。
15、 根据权利要求 14所述的方法， 其中， 所述 V族元素包括碑和砷， 离 子注入能量为 5-40keV, 剂量为 Iel2-5el3。
16、 根据权利要求 11所述的方法， 其中所述步骤 d ) 包括： 对于 P型半 导体器件， 使用 III族元素进行离子注入。
17、 根据权利要求 16所述的方法， 其中， 所述 III族元素包括硼、 二氟化 硼和铟， 离子注入能量为 5-40keV, 剂量为 Iel2-5el3。
18、根据权利要求 11所述的方法， 其中所述进行反转 Halo离子注入的步 骤包括： 以与垂直方向成 0-40度的角度对所述器件进行两次对称反转 Halo离 子注入。
19、 一种半导体器件， 包括： 衬底、 在衬底上形成的源极区、 漏极区、 形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、 在栅堆叠侧壁 形成的侧墙和覆盖所述源极区和漏极区的层间介电层， 其中所述栅堆叠包 括栅极介质层和金属栅极， 所述半导体器件还包括在所述半导体器件的沟 道区形成的反转 Halo离子注入区， 对于 N型半导体器件所述反转 Halo离子 注入区包括 N型掺杂剂， 对于 P型半导体器件所述反转 Halo离子注入区包括 P型掺杂剂。
20、 根据权利要求 19所述的器件， 其中所述 N型掺杂剂包括 V族元素， 所述 P型掺杂剂包括 III族元素。
21、 根据权利要求 20所述的器件， 其中所述 V族元素包括碑和砷， 所述 反转 Halo离子注入能量为 5-40keV, 剂量为 Iel2-5el3; 所述 III族元素包括 硼、二氟化硼和铟，所述反转 Halo离子注入能量为 5-40keV,剂量为 Iel2-5el3。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269358A (zh) * 2014-09-16 2015-01-07 复旦大学 半导体器件的制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277754A1 (en) * 2012-04-20 2013-10-24 Chia-Wen Liang Semiconductor Integrated Structure
CN103606524B (zh) * 2013-10-15 2016-03-23 中国科学院微电子研究所 一种mosfet结构及其制造方法
CN105489606A (zh) * 2014-09-19 2016-04-13 中国科学院微电子研究所 半导体器件及其制造方法
US10714621B2 (en) * 2016-12-14 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming doped channel thereof
CN107706097B (zh) * 2017-09-14 2019-03-22 长鑫存储技术有限公司 半导体器件结构及其制备方法
CN116092925A (zh) * 2023-02-01 2023-05-09 上海华力集成电路制造有限公司 一种用于HK金属栅的自对准Halo补偿沟道注入方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121096A (en) * 1999-03-17 2000-09-19 National Semiconductor Corporation Implant process utilizing as an implant mask, spacers projecting vertically beyond a patterned polysilicon gate layer
CN1319884A (zh) * 2000-01-21 2001-10-31 国际商业机器公司 用于亚0.05μmMOS器件的可处理的隔离层镶栅工艺
CN1499588A (zh) * 2002-11-08 2004-05-26 �Ҵ���˾ 低阻t-栅极mosfet器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952149B2 (en) * 2005-05-12 2011-05-31 International Business Machines Corporation Anti-halo compensation
US7776725B2 (en) * 2005-09-12 2010-08-17 International Business Machines Corporation Anti-halo compensation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121096A (en) * 1999-03-17 2000-09-19 National Semiconductor Corporation Implant process utilizing as an implant mask, spacers projecting vertically beyond a patterned polysilicon gate layer
CN1319884A (zh) * 2000-01-21 2001-10-31 国际商业机器公司 用于亚0.05μmMOS器件的可处理的隔离层镶栅工艺
CN1499588A (zh) * 2002-11-08 2004-05-26 �Ҵ���˾ 低阻t-栅极mosfet器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HUILONG ZHU ET AL.: "On the Control of Short-Channel Effect for MOSFETs With Reverse Halo Implantation", IEEE ELECTRON DEVICE LETTERS, vol. 28, no. 2, February 2007 (2007-02-01), pages 168 - 170, XP011157712, DOI: doi:10.1109/LED.2006.889230 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269358A (zh) * 2014-09-16 2015-01-07 复旦大学 半导体器件的制备方法

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