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WO2010125819A1 - 半導体素子、半導体装置および電力変換器 - Google Patents

半導体素子、半導体装置および電力変換器 Download PDF

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WO2010125819A1
WO2010125819A1 PCT/JP2010/003062 JP2010003062W WO2010125819A1 WO 2010125819 A1 WO2010125819 A1 WO 2010125819A1 JP 2010003062 W JP2010003062 W JP 2010003062W WO 2010125819 A1 WO2010125819 A1 WO 2010125819A1
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WO
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silicon carbide
potential
diode
semiconductor
electrode
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PCT/JP2010/003062
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English (en)
French (fr)
Inventor
安達和広
楠本修
内田正雄
橋本浩一
風間俊
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Panasonic Corp
Original Assignee
Panasonic Corp
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a semiconductor element.
  • the present invention relates to a silicon carbide semiconductor element (power semiconductor device) used for high breakdown voltage and large current.
  • the present invention also relates to a semiconductor device including a silicon carbide semiconductor element and a power converter.
  • Silicon carbide (silicon carbide: SiC) is a high-hardness semiconductor material with a larger band gap than silicon (Si), and is applied to various semiconductor devices such as power elements, environmental elements, high-temperature operating elements, and high-frequency elements. Has been. In particular, application to power elements such as semiconductor elements and rectifying elements has attracted attention.
  • a power element using SiC has advantages such as a significant reduction in power loss compared to a Si power element. Further, the SiC power element can realize a smaller semiconductor device as compared with the Si power element by utilizing such characteristics.
  • a representative semiconductor element among power elements using SiC is a metal-insulator-semiconductor field-effect transistor (MISFET).
  • MISFET metal-insulator-semiconductor field-effect transistor
  • SiC-FET Metal-Oxide-Semiconductor Field-Effect Transistor
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • a SiC-FET When a SiC-FET is used as a switching element of a power converter that performs synchronous rectification type control, it is necessary to flow a “return current” while the SiC-FET is in an OFF state, as will be described in detail later.
  • a pn junction inherent in the SiC-FET may be used as a path for the return current.
  • Such a pn junction exists in the semiconductor element constituting the SiC-FET and functions as a diode, so that it is called a “body diode”.
  • a pn junction diode (body diode) present in the SiC-FET is used as a freewheeling diode, a current flows in the forward direction through the body diode that is a pn junction.
  • a current flows through the SiC pn junction, it is considered that the crystal degradation of the SiC-FET proceeds due to the bipolar operation by the body diode (for example, Patent Document 1, Non-
  • the ON voltage of the body diode may increase. Further, when the body diode is used as a free-wheeling diode, a reverse recovery current flows when the diode transitions from the on state to the off state due to the bipolar operation of the pn junction diode. The reverse recovery current causes a recovery loss and also reduces the switching speed.
  • FIG. 1 shows a configuration of a typical inverter circuit 1000 having a freewheeling diode element.
  • the inverter circuit 1000 is a circuit for driving a load 1500 such as a motor, and includes a plurality of semiconductor elements 1100 made of SiC-FETs.
  • a semiconductor element 1100 and a freewheeling diode element 1200 are connected in antiparallel.
  • An on-current (I F ) flows through the semiconductor element 1100, and a return current (I R ) flows through the free-wheeling diode element 1200.
  • One set is constituted by two semiconductor elements 1100 connected in series, and three sets are provided in parallel to the DC power supply 2000.
  • the gate potential of each semiconductor element 1100 is controlled by the controller.
  • FIG. 2A shows the configuration of the semiconductor element (SiC-FET) 1100.
  • the semiconductor element 1100 is made of a silicon carbide (SiC) semiconductor, and has a structure in which an n ⁇ drift layer 120 is stacked on an n + substrate (SiC substrate) 110.
  • a p body region 130 is formed on the n ⁇ drift layer 120, and a p body contact region 132 and an n + source region 140 are formed on the p body region 130.
  • a source electrode 145 are formed on the p-body contact region 132 and n + source region 140.
  • a channel epitaxial layer 150 is formed on the surfaces of n ⁇ drift layer 120, p body region 130, and n + source region 140. Further, a gate insulating film 160 and a gate electrode 165 are formed on the channel epitaxial layer 150. A channel region is formed in a portion of channel epitaxial layer 150 in contact with the upper surface of p body region 130. A drain electrode 170 is formed on the back surface of the n + substrate 110.
  • the semiconductor element 1100 has a body diode 180 built therein. That is, body diode 180 is formed by a pn junction between p body region 130 and n ⁇ drift layer 120.
  • the rising voltage Vf of the body diode 180 at room temperature is relatively high at around 3 V (about 2.7 V), and the loss is large.
  • FIG. 4 shows the current-voltage characteristics and the rising voltage of the body diode 180 at different operating temperatures.
  • the rising voltage Vf obtained by tangential approximation from the curve indicating the current-voltage characteristics is as high as about 2.8 V at 25 ° C., and such a diode having a high rising voltage is not practical.
  • Vf decreases.
  • the body diode 180 is used as a free-wheeling diode, there is a problem that the crystal degradation of the semiconductor element 1100 proceeds and the reliability is lowered.
  • the body diode 180 is a pn junction diode and is a bipolar operation element.
  • a reverse recovery current flows and therefore a recovery loss occurs.
  • a period in which a reverse recovery current flows is generated, and it is extremely difficult to perform high-speed switching of the semiconductor element 1100. Further, since the switching loss increases, it is difficult to increase the switching frequency.
  • a semiconductor element 1110 illustrated in FIG. 2B is an insulated gate bipolar transistor (IGBT) using SiC.
  • IGBT insulated gate bipolar transistor
  • the body diode 181 cannot be used as a freewheeling diode in the first place. This is because the substrate 112 of the semiconductor element 1110 is a p + substrate.
  • body diode 182 in addition to body diode 181 between p body region 130 and n ⁇ drift layer 120, body diode 182 having a pn junction between p + substrate 112 and n ⁇ drift layer 120 is also incorporated. The presence of the body diode 182 prevents the return current (I R ) from flowing.
  • FIG. 17 is a circuit diagram showing a part of the configuration shown in FIG. According to FIG. 17, a DC power supply 2000 supplies power to an inductive load 2100 such as a motor. A high side MISFET H and a low side MISFET L are connected in series. The controller 2200 for driving the high side MISFET H and the low side MISFET L outputs the gate drive voltage Vg1 of the high side MISFET H and the gate drive voltage Vg2 of the low side MISFET L.
  • the controller 2200 together with the DC power supply 2000, functions as a “potential setting unit” that sets the potential of each MOSFET (semiconductor element), and the semiconductor device illustrated is driven by this potential setting unit.
  • the currents I1 and I2 indicated by the arrows have a positive value when flowing in the direction of the arrow, and have a negative value when flowing in the direction opposite to the direction of the arrow.
  • 18 (a) to 18 (e) are operation waveforms of the circuit shown in FIG. 17, and are timing charts showing the voltages and currents of the respective parts when a current flows to the inductive load 2100.
  • FIG. 17 is a diagrammatic representation of the circuit shown in FIG. 17, and is timing charts showing the voltages and currents of the respective parts when a current flows to the inductive load 2100.
  • the gate drive voltage Vg1 of the high side MISFET H and the gate drive voltage Vg2 of the low side MISFET L are exclusively turned on and off.
  • dead times Td1 and Td2 are provided between Vg1 and Vg2.
  • the initial state in the timing chart of FIG. 18 shows a state in which Vg2 is turned on and a current is flowing through a path indicated by an arrow 96 shown in FIG.
  • Vg2 is turned off, and during the dead time period Td1, a current flows through the path of the arrow 97 shown in FIG. 17, that is, the freewheeling diode element connected in antiparallel to the low-side MISFET L.
  • the current I1 shows a negative value.
  • the reverse recovery current passing through the freewheeling diode element connected in antiparallel from the high-side MISFET H to the low-side MISFET L is transient as indicated by the peak current 98. Flowing into. Although this reverse recovery current does not flow to the inductive load 2100, it is superimposed on the current flowing to the high-side MISFET H as indicated by the arrow 95 in FIG. 17, increasing the switching loss, element destruction due to overcurrent, and noise generation It causes cause.
  • the low-side MISFET L is turned on while the current is flowing through the freewheeling diode element connected in reverse parallel to the low-side MISFET L, and the current flows through the path of the arrow 96 shown in FIG. 17, that is, the channel of the low-side MISFET L. Return to the initial state.
  • the on / off operation timing differs between the high-side MISFET H and the low-side MISFET L. However, since the reverse recovery current also occurs on the high side, current also flows through the high-side freewheeling diode element.
  • Curves (a) and (b) in FIG. 3 show measurement results of current change of a pn junction diode (Si-PND) using Si.
  • the pn junction diode has a period in which a reverse recovery current is generated, thereby deteriorating the characteristics of the inverter circuit 1000 (for example, hindering switching speed and switching loss). Increase).
  • the reverse recovery current is larger in the curve (b) at 150 ° C. than in the curve (a) at 25 ° C. Therefore, the characteristics of the pn junction diode deteriorate as the temperature increases.
  • the curve (c) in FIG. 3 shows the measurement result of the current change of the Schottky barrier diode (SiC-SBD) using SiC.
  • the reverse recovery current is small compared to the curves (a) and (b).
  • Curve (c) is the result of both 25 ° C. and 150 ° C., so it can be seen that the SiC-SBD hardly generates reverse recovery current even at high temperatures. Therefore, it is preferable to use SiC-SBD as the free-wheeling diode element 1200 as compared to Si-PND.
  • the SiC semiconductor device disclosed in Patent Document 2 uses a SiC SBD as a “reflux diode element”.
  • the SBD has a lower rising voltage than the body diode of the SiC-FET. For this reason, when the return current is small, the return current flows through the SBD, so that the return current does not flow through the body diode.
  • SiC SBD is used as the free-wheeling diode element
  • SiC SBD is also expensive, resulting in an increase in circuit cost.
  • the SiC-FET of Patent Document 2 when the reflux current flows through the body diode, the failure rate of the SiC-FET increases, resulting in a power converter with low reliability.
  • the number of parts increases by the amount of SiC-SBD mounted, so that the power converter becomes larger by that amount, which goes against the demand for a power converter that is desired to be reduced in size and weight.
  • the present invention has been made in view of the above circumstances, and its main purpose is to maintain high reliability by suppressing the progress of crystal degradation of the SiC semiconductor device without increasing the number of components.
  • the object is to provide a SiC semiconductor device.
  • Another object of the present invention is to provide a SiC semiconductor device capable of operating at high speed while reducing loss.
  • the semiconductor device of the present invention is a semiconductor device comprising a semiconductor element including a metal-insulator-semiconductor field effect transistor and a potential setting unit for setting a potential of the semiconductor element, wherein the metal-insulator-semiconductor electric field is provided.
  • the effect transistor includes a first conductivity type semiconductor substrate, a first conductivity type first silicon carbide semiconductor layer located on a main surface of the semiconductor substrate, and a first conductivity type semiconductor carbide layer located in the first silicon carbide semiconductor layer.
  • a two-conductivity type body region Formed on the first silicon carbide semiconductor layer and in contact with at least part of the body region and the source region, a two-conductivity type body region, a first conductivity type source region located in the body region A first conductivity type second silicon carbide semiconductor layer, a gate insulating film on the second silicon carbide semiconductor layer, a gate electrode on the gate insulating film, and a source electrode in contact with the source region And a drain electrode provided on the back surface of the semiconductor substrate, the potential of the drain electrode with reference to the potential of the source electrode being Vds, and the potential of the gate electrode with respect to the potential of the source electrode being Vgs.
  • the gate threshold voltage of the metal-insulator-semiconductor field effect transistor is Vth
  • the direction of current flowing from the drain electrode to the source electrode is forward
  • the direction of current flowing from the source electrode to the drain electrode is reverse.
  • the potential setting unit increases the potential Vgs of the gate electrode with reference to the potential of the source electrode to be equal to or higher than a gate threshold voltage Vth, whereby the second silicon carbide semiconductor layer And the drain electrode and the source electrode are electrically connected to each other through a transistor operation OFF mode.
  • the metal-insulator-semiconductor field effect transistor is connected to the second electrode from the source electrode. And functioning as a diode for passing a current in the reverse direction to the drain electrode through the silicon carbide semiconductor layer.
  • the absolute value of the rising voltage of the diode is smaller than the absolute value of the rising voltage of the body diode constituted by the body region and the first silicon carbide semiconductor layer.
  • the difference between the absolute value of the rising voltage of the diode and the rising voltage of the body diode is 0.7 volts or more.
  • the absolute value of the rising voltage of the diode is less than 1.3 volts at room temperature.
  • the absolute value of the rising voltage of the diode is less than 1.0 volts at room temperature.
  • the absolute value of the rising voltage of the diode is less than 0.6 volts at room temperature.
  • Another semiconductor device of the present invention is a semiconductor device including a metal-insulator-semiconductor field effect transistor, wherein the metal-insulator-semiconductor field effect transistor includes a first conductivity type semiconductor substrate and the semiconductor substrate.
  • a source region of one conductivity type a second silicon carbide semiconductor layer of a first conductivity type formed on the first silicon carbide semiconductor layer and in contact with at least a part of the body region and the source region;
  • a gate insulating film on the second silicon carbide semiconductor layer a gate electrode on the gate insulating film; a source electrode in contact with the source region; and a drain electrode provided on a back surface of the semiconductor substrate;
  • the potential of the drain electrode with reference to the potential of the source electrode is Vds
  • the potential of the gate electrode with reference to the potential of the source electrode is Vgs
  • the gate threshold voltage of the metal-insulator-semiconductor field effect transistor is Vth.
  • the metal-insulator-semiconductor electric field The effect transistor is electrically connected between the drain electrode and the source electrode through the second silicon carbide semiconductor layer.
  • the metal-insulator-semiconductor field effect transistor is When no current flows in the forward direction and Vds ⁇ 0 volts, the source electrode passes through the second silicon carbide semiconductor layer.
  • the diode functions as a diode for passing a current in the reverse direction to the drain electrode, and the absolute value of the rising voltage of the diode is the absolute value of the rising voltage of the body diode constituted by the body region and the first silicon carbide semiconductor layer. Less than the value.
  • the difference between the absolute value of the rising voltage of the diode and the rising voltage of the body diode is 0.7 volts or more.
  • the absolute value of the rising voltage of the diode is less than 1.3 volts at room temperature.
  • the absolute value of the rising voltage of the diode is less than 1.0 volts at room temperature.
  • the absolute value of the rising voltage of the diode is less than 0.6 volts at room temperature.
  • the semiconductor device includes a transistor having a gate electrode, a source electrode, a drain electrode, and a channel region, and a potential setting unit that sets a potential of the gate electrode, and the potential of the source electrode is used as a reference.
  • the potential of the drain electrode is Vds
  • the potential of the gate electrode is Vgs based on the potential of the source electrode
  • the gate threshold voltage of the transistor is Vth
  • the direction of the current flowing from the drain electrode to the source electrode is forward
  • the direction of the current flowing from the source electrode to the drain electrode is defined as a reverse direction
  • the potential setting unit uses the potential Vgs of the gate electrode with respect to the potential of the source electrode as a gate threshold value in the transistor operation ON mode.
  • the channel region is used to
  • the transistor is formed by conducting between the rain electrode and the source electrode, and setting the potential Vgs of the gate electrode with reference to the potential of the source electrode to 0 volts or more and less than the gate threshold voltage Vth in the transistor operation OFF mode.
  • Another semiconductor device of the present invention is a semiconductor device including a metal-insulator-semiconductor field effect transistor, wherein the metal-insulator-semiconductor field effect transistor includes a first conductivity type semiconductor substrate and the semiconductor substrate.
  • d is 5 nm or more and 200 nm or less.
  • d is 10 nm or more and 100 nm or less.
  • d is 20 nm to 75 nm.
  • the second silicon carbide semiconductor layer is a layer epitaxially grown on the first silicon carbide semiconductor layer.
  • the second silicon carbide semiconductor layer is a layer formed by performing ion implantation on the first silicon carbide semiconductor layer.
  • a power converter according to the present invention includes any one of the semiconductor elements described above, a first wiring that applies at least a part of a power supply voltage between a source electrode and a drain electrode of the semiconductor element, and switching of the semiconductor element. And a second wiring that applies a voltage from a controller to be controlled to the gate electrode of the semiconductor element, and outputs electric power to be supplied to the load.
  • the device further includes a terminal electrically connected to the power source.
  • the device further includes a terminal electrically connected to the inductive load.
  • Another semiconductor device of the present invention is a semiconductor device comprising a semiconductor element including a metal-insulator-semiconductor field effect transistor and a potential setting unit for setting a potential of the semiconductor element, wherein the metal-insulator-
  • the semiconductor field effect transistor includes a first conductivity type semiconductor substrate, a first conductivity type first silicon carbide semiconductor layer located on a main surface of the semiconductor substrate, and a position on the first silicon carbide semiconductor layer.
  • a second conductivity type body region a first conductivity type source region located on the body region, a recess penetrating the body region and the source region and reaching the first silicon carbide semiconductor layer;
  • a second silicon carbide semiconductor layer of a first conductivity type including a side surface of the recess and formed in contact with at least a part of the body region and the source region; and a gate on the second silicon carbide semiconductor layer.
  • the drain comprising an insulating film, a gate electrode on the gate insulating film, a source electrode in contact with the source region, and a drain electrode provided on a back surface of the semiconductor substrate, the potential being based on the potential of the source electrode
  • the potential of the electrode is Vds
  • the potential of the gate electrode with respect to the potential of the source electrode is Vgs
  • the gate threshold voltage of the metal-insulator-semiconductor field effect transistor is Vth
  • the current that flows from the drain electrode to the source electrode Is defined as the forward direction, and the direction of the current flowing from the source electrode to the drain electrode is defined as the reverse direction.
  • the potential setting unit is configured so that the potential of the gate electrode is based on the potential of the source electrode.
  • the second silicon carbide semiconductor layer By raising the potential Vgs to the gate threshold voltage Vth or higher, the second silicon carbide semiconductor layer is used to increase the potential.
  • the metal The insulator-semiconductor field effect transistor is caused to function as a diode for passing a current in the reverse direction from the source electrode to the drain electrode through the second silicon carbide semiconductor layer.
  • the absolute value of the rising voltage of the diode is smaller than the absolute value of the rising voltage of the body diode constituted by the body region and the first silicon carbide semiconductor layer.
  • the difference between the absolute value of the rising voltage of the diode and the rising voltage of the body diode is 0.7 volts or more.
  • the absolute value of the rising voltage of the diode is less than 1.3 volts at room temperature.
  • the absolute value of the rising voltage of the diode is less than 1.0 volts at room temperature.
  • the absolute value of the rising voltage of the diode is less than 0.6 volts at room temperature.
  • Still another semiconductor device of the present invention is a semiconductor device including a metal-insulator-semiconductor field effect transistor, wherein the metal-insulator-semiconductor field effect transistor includes a first conductivity type semiconductor substrate and the semiconductor.
  • a first conductivity type first silicon carbide semiconductor layer located on the main surface of the substrate, a second conductivity type body region located on the first silicon carbide semiconductor layer, and located on the body region A source region of a first conductivity type; a recess that penetrates the body region and the source region and reaches the first silicon carbide semiconductor layer; and a side surface of the recess, and includes at least one of the body region and the source region
  • a first conductivity type second silicon carbide semiconductor layer formed in contact with the portion; a gate insulating film on the second silicon carbide semiconductor layer; a gate electrode on the gate insulating film; and the source region A source electrode in contact with the drain electrode provided on a back surface of the semiconductor substrate, wherein the potential of the drain electrode with reference to the potential of
  • Vds When Vds ⁇ 0 volt, it functions as a diode that flows current in the reverse direction from the source electrode to the drain electrode through the second silicon carbide semiconductor layer, and the absolute value of the rising voltage of the diode is the body The absolute value of the rising voltage of the body diode constituted by the region and the first silicon carbide semiconductor layer is smaller.
  • the difference between the absolute value of the rising voltage of the diode and the rising voltage of the body diode is 0.7 volts or more.
  • the absolute value of the rising voltage of the diode is less than 1.3 volts at room temperature.
  • the absolute value of the rising voltage of the diode is less than 1.0 volts at room temperature.
  • the absolute value of the rising voltage of the diode is less than 0.6 volts at room temperature.
  • a semiconductor element including a transistor having a gate electrode, a source electrode, a drain electrode, and a channel region; and a potential setting unit that sets a potential of the semiconductor element, and the potential of the drain electrode with respect to the potential of the source electrode Vds, the gate electrode potential Vgs based on the source electrode potential, the gate threshold voltage of the transistor Vth, the direction of current flowing from the drain electrode to the source electrode in the forward direction, and from the source electrode to the above
  • the direction of the current flowing to the drain electrode is defined as the reverse direction
  • the potential setting unit raises the potential Vgs of the gate electrode with reference to the potential of the source electrode to a gate threshold voltage Vth or higher in the transistor operation ON mode.
  • the drain electrode and the source electrode through the channel region Between the source electrode and the gate electrode by setting a potential Vgs of the gate electrode with reference to the potential of the source electrode to 0 V or more and less than a gate threshold voltage Vth in the transistor operation OFF mode. It is used for a semiconductor device that functions as a diode that allows a current to flow in the reverse direction to the drain electrode through a channel region.
  • Still another semiconductor device of the present invention is a semiconductor device including a metal-insulator-semiconductor field effect transistor, wherein the metal-insulator-semiconductor field effect transistor includes a first conductivity type semiconductor substrate and the semiconductor.
  • a first conductivity type first silicon carbide semiconductor layer located on the main surface of the substrate, a second conductivity type body region located on the first silicon carbide semiconductor layer, and located on the body region A source region of a first conductivity type; a recess that penetrates the body region and the source region and reaches the first silicon carbide semiconductor layer; and a side surface of the recess, and includes at least one of the body region and the source region
  • a first conductivity type second silicon carbide semiconductor layer formed in contact with the portion, a gate insulating film on the second silicon carbide semiconductor layer, a gate electrode on the gate insulating film, and the source region
  • the second silicon carbide semiconductor layer includes at least one impurity doped layer doped with a first conductivity type impurity; and
  • d is 5 nm or more and 200 nm or less.
  • d is 10 nm or more and 100 nm or less.
  • d is 20 nm to 75 nm.
  • the second silicon carbide semiconductor layer is a layer formed by epitaxial growth.
  • the second silicon carbide semiconductor layer is a layer formed by ion implantation.
  • Another power converter of the present invention includes any one of the semiconductor elements described above, a first wiring that applies at least a part of a power supply voltage between a source electrode and a drain electrode of the semiconductor element, And a second wiring that applies a voltage from a controller that controls switching to the gate electrode of the semiconductor element, and outputs power to be supplied to the load.
  • the device further includes a terminal electrically connected to the power source.
  • the device further includes a terminal electrically connected to the inductive load.
  • the diode current is supplied to the channel instead of the body diode composed of the pn junction, so that the rising voltage is lower than that of the body diode and the conduction loss can be reduced.
  • a wide band gap semiconductor such as a silicon carbide semiconductor is more effective because the rising voltage of the body diode becomes high.
  • the voltage directly applied to the pn junction of the silicon carbide semiconductor is kept below the rising voltage (2.7 V) of the body diode by reducing the rising voltage at room temperature (25 ° C.) of the diode in which current flows in the channel as much as possible. It is possible to avoid the problem of increased crystal defects due to the forward current flowing through the pn junction of the silicon carbide semiconductor.
  • the unipolar operation is performed instead of the bipolar operation, the reverse recovery current is reduced, and the reverse recovery current loss can be reduced, the switching loss can be reduced, and the switching speed can be increased.
  • the free wheel diode element of the power conversion circuit becomes unnecessary, and the number of parts can be reduced.
  • one element can be operated as a MISFET or a diode depending on the voltage applied to the electrode of the element. As a result, the circuit cost can be reduced.
  • Circuit diagram showing configuration of typical inverter circuit 1000 (A) is a cross-sectional view of a semiconductor element (SiC-MISFET) 1100, and (b) is a cross-sectional view of a semiconductor element (SiC-IGBT) 1110.
  • Graph for explaining reverse recovery current of pn junction diode Graph for explaining rising voltage of SiC body diode (A) is sectional drawing which shows typically the structure of the semiconductor element 100 which concerns on embodiment of this invention, (b) is the circuit abbreviation of the semiconductor element 100.
  • (A) is sectional drawing for demonstrating the conduction band energy distribution in the interface of the channel region 55 and the gate insulating film 60
  • (b) and (c) are the channels in the case of a forward direction and a reverse direction, respectively.
  • Graph showing the conduction band energy distribution in the horizontal direction Graph showing IV characteristics of semiconductor device 100
  • (A) and (b) are correlation diagrams of Vth in the forward direction and Vf0 in the reverse direction.
  • the circuit diagram which shows the structure of the power converter circuit 200 using the semiconductor element 100 which concerns on embodiment of this invention.
  • Sectional drawing which shows the structure of the semiconductor element which does not have the channel epilayer 50 used by simulation are graphs of Id-Vd characteristics of reverse current expressed in linear scale and logarithmic scale (one logarithm), respectively.
  • (A) And (b) is a graph which shows the channel horizontal direction conduction band energy distribution in a reverse direction characteristic.
  • (A) And (b) is a graph which shows channel horizontal direction conduction band energy distribution in a forward direction characteristic.
  • Graph showing Vgs dependence of channel interface conduction band energy 1 is a circuit diagram showing one phase of the three-phase inverter of the inverter circuit shown in FIG. (A) to (e) are diagrams (timing charts) showing operation waveforms of the circuit shown in FIG.
  • FIGS. 4A to 4C are process cross-sectional views for explaining a method for manufacturing the semiconductor element 100.
  • FIGS. 4A to 4C are process cross-sectional views for explaining a method for manufacturing the semiconductor element 100.
  • FIGS. 4A to 4C are process cross-sectional views for explaining a method for manufacturing the semiconductor element 100.
  • FIGS. 4A to 4C are process cross-sectional views for explaining a method for manufacturing the semiconductor element 100.
  • Sectional drawing which shows typically the other structure of the semiconductor element 100 which concerns on this embodiment.
  • FIGS. 4A to 4C are process cross-sectional views for explaining a method for manufacturing the semiconductor element 100 ′.
  • FIGS. 4A to 4C are process cross-sectional views for explaining a method for manufacturing the semiconductor element 100 ′.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of semiconductor element 100 '
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of semiconductor element 100 '
  • Equivalent circuit of Si-MOSFET Equivalent circuit of Si-MOSFET and freewheeling diode combination Equivalent circuit of combination of Si-MOSFET and SiC-SBD Equivalent circuit of Si-IGBT and freewheeling diode combination
  • Sectional drawing which shows typically the structure which shows the modification of the semiconductor element 100 Correlation diagram between Vth in the forward direction and Vf0 in the reverse direction when the thickness and impurity concentration of the channel epi layer 50 are changed.
  • the semiconductor device of the present invention includes a semiconductor element including a MISFET and a potential setting unit for setting the potential of the semiconductor element.
  • This semiconductor element has a silicon carbide semiconductor layer functioning as a channel region, and includes a MISFET having a gate electrode and a source electrode on the main surface side of the substrate and a drain electrode on the back surface side of the substrate.
  • the potential setting unit applies the potential from the source electrode to the drain electrode through the channel region by applying to the gate electrode a potential that is zero or more and less than the threshold voltage Vth of the transistor with reference to the potential of the source electrode. Operate as a diode that conducts current.
  • the semiconductor element of the present invention includes a MISFET having a silicon carbide semiconductor layer functioning as a channel region, having a gate electrode and a source electrode on the main surface side of the substrate, and having a drain electrode on the back surface side of the substrate. Yes.
  • This MISFET operates as a diode that allows current to flow from the source electrode to the drain electrode through the channel region when the potential of the gate electrode relative to the potential of the source electrode is zero or more and less than the threshold voltage Vth of the transistor. .
  • FIG. 5A is a cross-sectional view schematically showing the configuration of the semiconductor element 100 of this embodiment.
  • FIG. 5B shows a circuit abbreviation of the semiconductor element 100 of the present embodiment.
  • the diode symbol shown in FIG. 5B means a diode that allows current to flow through the channel region of the semiconductor element 100.
  • G represents a gate electrode
  • S represents a source electrode
  • D represents a drain electrode.
  • the potential of the drain electrode D with reference to the potential of the source electrode S is Vds
  • the potential of the gate electrode G with reference to the potential of the source electrode S is Vgs
  • the current flowing from the drain electrode D to the source electrode S is Is defined as “forward direction”
  • the direction of current flowing from the source electrode S to the drain electrode D is defined as “reverse direction”.
  • the unit of potential and voltage is volt (V).
  • the semiconductor element 100 of this embodiment is a semiconductor element including a MISFET, and the channel region of the MISFET exhibits diode characteristics under a predetermined condition.
  • the semiconductor element 100 includes a first conductivity type silicon carbide semiconductor substrate 10 and a first conductivity type first carbonization formed on the surface 10a of the substrate 10. And a silicon semiconductor layer 20.
  • Silicon carbide semiconductor substrate 10 of the present embodiment is an n + substrate (n + SiC substrate), and first silicon carbide semiconductor layer 20 is an n ⁇ drift layer. That is, in the present embodiment, the first conductivity type is n-type and the second conductivity type is p-type. The n-type and p-type may be interchanged.
  • the superscript “+” or “ ⁇ ” in the symbols “n + ” or “n ⁇ ” represents the relative concentration of impurities. “N + ” means that the n-type impurity concentration is higher than “n”, and “n ⁇ ” means that the n-type impurity concentration is lower than “n”.
  • a second conductivity type body region (well region) 30 is formed in first silicon carbide semiconductor layer 20.
  • a source region 40 of the first conductivity type is formed in the body region 30.
  • the body region 30 is p-type, and the source region 40 is n + -type.
  • a p-type contact region 32 is formed in the body region 30.
  • a source electrode 45 is formed on the source region 40.
  • the source electrode 45, n + is formed on the surface of the source region 40 and the p-contact region 32, n + are both electrical contact with the source region 40 and the p contact region 32.
  • region 22 sandwiched between body regions 30 functions as a JFET (Junction Field-Effect Transistor) region.
  • second silicon carbide semiconductor layer 50 is formed in contact with at least part of p body region 30 and n + source region 40.
  • Second silicon carbide semiconductor layer 50 in the present embodiment is formed by epitaxial growth on n ⁇ drift layer 20 in which p body region 30 and n + source region 40 are formed.
  • Second silicon carbide semiconductor layer 50 includes a channel region 55 at a position located above p body region 30.
  • this second silicon carbide semiconductor layer 50 is referred to as a “channel epi layer”.
  • the length of the channel region 55 corresponds to the length indicated by the two bidirectional arrows shown in FIG. That is, the “channel length” of the MISFET is defined by the horizontal size of the upper surface (surface in contact with the channel epilayer 50) of the p body region 30 in the drawing.
  • a gate insulating film 60 is formed on the channel epi layer 50.
  • a gate electrode 65 is formed on the gate insulating film 60.
  • a drain electrode 70 is formed on the back surface 10 b of the substrate 10.
  • the threshold voltage of the MISFET of the semiconductor element 100 is Vth.
  • the MISFET conducts between the drain electrode 70 and the source electrode 45 via the channel epi layer 50 when Vgs ⁇ Vth (transistor operation ON mode) (when Vds> 0 V, the drain electrode 70 to the source electrode).
  • Vgs ⁇ Vth the transistor is turned off.
  • this MISFET is a diode that allows current to flow from the source electrode 45 to the drain electrode 70 via the channel epi layer 50 when Vds ⁇ 0 V in the transistor operation OFF mode even when 0 V ⁇ Vgs ⁇ Vth.
  • a diode that allows current to flow from a source electrode to a drain electrode through a channel layer may be referred to as a “channel diode”.
  • the direction from the drain electrode 70 to the source electrode 45 is defined as “forward direction”
  • the direction from the source electrode 45 to the drain electrode 70 is defined as “reverse direction”. Is the “reverse direction”.
  • This diode which uses the channel region of the MISFET as a current path, does not pass a current of 1 mA or more when Vds> Vf0 (Vf0 is a negative value), and supplies a current of 1 mA or more when Vds ⁇ Vf0.
  • Vf0 is a negative value
  • Vf0 is a negative value
  • the “rising voltage” in the current-voltage characteristic of the diode flows to the MISFET when the MISFET is on (Vgs is sufficiently larger than Vth and Vds is 1 V so that the rated current flows).
  • the definition is divided into a semiconductor element having a current of 1 A or more (a semiconductor element having a large current capacity) and a semiconductor element having a current smaller than 1A (a semiconductor element having a small current capacity).
  • the diode current rises when a voltage that is forward to the diode is applied to the diode and the absolute value of the current flowing through the diode is 1 mA or more.
  • a voltage (Vf0) applied to the diode when the absolute value of the current flowing through the diode is 1 mA is defined as a “rising voltage”.
  • the current flowing through the diode is 1 / 1,000 of the current flowing through the MISFET when the MISFET is on and Vds is 1V.
  • the voltage (Vf0) applied to the diode when the value is reached is defined as the “rising voltage”.
  • a predetermined potential is applied to the gate electrode of the semiconductor element 100 by the potential setting unit.
  • the step of conducting between the drain electrode 70 and the source electrode 45 through the channel epi layer 50 by raising Vgs to Vth or more is executed.
  • the MISFET is configured as a “diode” that allows a current to flow in the reverse direction from the source electrode 45 to the drain electrode 70 via the channel epilayer 50.
  • a functioning step is executed.
  • the absolute value of Vf0 (rising voltage of the diode) is set to be smaller than 2.7 volts for the reason described later.
  • the diode current 90 when the semiconductor element 100 functions as a diode passes through the channel epilayer 50 and passes from the source electrode 45 to the drain electrode 70. It flows to.
  • the path of the diode current 90 is completely different from the path of the current 92 that flows through the parasitic body diode (the pn junction between the body region 30 and the semiconductor layer 20).
  • the diode current flows through the channel region instead of the body diode that is a pn junction, the rising voltage of the diode can be made lower than the rising voltage of the body diode. Conduction loss can be reduced.
  • the rise voltage of the pn junction diode depends on the band gap size of the semiconductor material.
  • the rising voltage of the body diode is particularly high, and the reduction of the rising voltage in the present invention is more effective.
  • the diode current 90 is allowed to flow through the channel epi layer 50, so that the problem of an increase in crystal defects due to the forward current flowing in the pn junction of the silicon carbide semiconductor can be avoided. Since the operation of the diode for passing a current through the channel epilayer is not a bipolar operation by holes and electrons through the pn junction but a unipolar operation, the reverse recovery current is reduced. For this reason, it becomes possible to reduce reverse recovery current loss, reduce switching loss, and increase the switching speed.
  • the switching frequency can be increased.
  • the capacitance value of the capacitor, which is a passive component, and the inductance value of the reactor, which is a passive component can be reduced, so that it is possible to reduce the size and cost of the capacitor and the reactor.
  • the parasitic inductance, parasitic reactance, and parasitic resistance of the circuit can be reduced. As a result, loss can be reduced and noise can be reduced.
  • the reactor can be downsized and the cost can be reduced.
  • the free-wheeling diode element 1200 of the inverter circuit 1000 is not necessary, so that the number of parts can be reduced, and as a result, the circuit cost can be greatly reduced. It becomes.
  • FIG. 6 is a diagram for explaining the conduction band energy distribution at the interface between the channel epitaxial layer 50 and the gate insulating film 60.
  • FIG. 6A is a structural model for calculating the conduction band energy distribution, and the AA ′ line in FIG. 6A is plotted along the horizontal axis [ ⁇ m in FIGS. 6B and 6C. ].
  • FIGS. 6B and 6C show the conduction band energy distribution in the channel lateral direction in the case of the forward direction and the reverse direction, respectively.
  • shaft of FIG.6 (b) and (c) represents the conduction band energy [eV].
  • the forward direction that is, the case where Vds is greater than 0V will be described.
  • the conduction band energy of the region in contact with the p body region (or p well) 30 in the channel epi layer 50 that is, the conduction band energy of the channel region 55).
  • the reverse current starts to flow through the channel epi layer 50 (or the channel region 55) before flowing through the body diode. Since it flows through the channel epi layer 50, it is a unipolar operation like the forward current of the MISFET (or MOSFET). Therefore, no reverse recovery current occurs, and therefore no recovery loss occurs.
  • a rising voltage lower than the rising voltage caused by the diffusion potential of the pn junction of SiC, which is a wide band gap semiconductor, can be provided.
  • the conduction band energy of the channel region 55 decreases due to the application of the gate voltage, and a current flows.
  • the conduction band energy on the drain side rises, so that the energy barrier existing between the channel and the drain is lowered and current flows.
  • FIG. 7 shows the IV characteristics at room temperature of the semiconductor device 100 prototyped by the inventors.
  • the prototype semiconductor device 100 is a DMOSFET (Double Implanted MOSFET) using SiC, which is a kind of MISFET, and has the same structure as that shown in FIG.
  • the horizontal axis of the graph of FIG. 7 is Vds, and the vertical axis is the value of current flowing in the “forward direction” from the drain electrode to the source electrode. When a current flows in the “reverse direction” from the source electrode to the drain electrode, the current has a negative value.
  • the reverse current rising voltage (absolute value of Vf 0) is a value (near 1 V) smaller than 2.7 V, which is the pn diffusion potential of SiC. Since the rising voltage of the reverse current (absolute value of Vf0) is lower than the rising voltage of the body diode, it can be seen that the diode current flows through the channel region of the MISFET, not the body diode which is a pn junction. . As a result, the conduction loss can be reduced by using the semiconductor element 100. Since the rise voltage of the pn junction diode depends on the band gap size of the semiconductor material, the rise voltage of the body diode is particularly high in a wide band gap semiconductor such as a silicon carbide semiconductor. It is effective.
  • FIG. 8 shows the IV characteristics at room temperature of a MOSFET using Si as a comparative example.
  • the absolute value of the reverse current threshold value Vf0 is 0.6V.
  • the reverse current at this time flows through the body diode, and the rising voltage of the reverse current is the rising voltage of the pn junction of the body diode.
  • Si since Si has a lower breakdown electric field than SiC, in order to have the same breakdown voltage as SiC, it is necessary to at least increase the thickness of the drift layer and decrease the impurity concentration of the drift layer. As a result, the Si-MISFET has a higher conduction loss than the SiC-MISFET having the same breakdown voltage. Further, since Si has a low band gap of 1.1 eV, the leakage current of the pn junction increases at about 150 ° C. Therefore, the operating temperature is limited when Si-MISFET is used.
  • FIG. 9 shows a correlation diagram between the threshold voltage Vth of the forward current and the rising voltage Vf0 of the reverse current.
  • FIG. 9A is a correlation diagram based on the actual measurement value data of the prototype. In this graph, the voltage when the current Id reaches 2 mA is adopted as the rising voltage Vf0 of the reverse current. The conditions of the impurity concentration in the body region and the thickness of the gate insulating film are fixed.
  • FIG. 9B is a correlation diagram based on a simulation result of a structure in which some parameters (for example, the thickness or concentration of the channel epilayer 50) of the MOSFET element are changed.
  • the semiconductor element (MISFET) 1100 generally used in the inverter circuit 1000 which is a power circuit as shown in FIG. 1 is preferably normally off (Vth> 0 V). This is because even if the gate control circuit fails for some reason and the gate voltage becomes 0V, the drain current can be cut off, which is safe. Further, the threshold voltage of the MISFET decreases as the temperature rises. For example, in the case of a SiC-MOSFET, there is a case where the temperature is lowered by about 1 V with a temperature rise of 100 ° C. Here, if the noise margin is 1 V so that the gate is not turned on by noise, it is preferable to set Vth at room temperature to 2 V (1 V + 1 V) or more.
  • the threshold voltage Vth of the forward current is somewhat high and the absolute value (
  • the inventor of the present application diligently studied whether or not such conflicting requirements could be satisfied.
  • ) of the rising voltage Vf0 of the reverse current can be adjusted by the impurity concentration and thickness of the channel layer.
  • the MISFET in the semiconductor device of the present invention includes a channel layer. Therefore, in addition to the impurity concentration and thickness of the channel layer, By appropriately selecting the impurity concentration and the thickness of the gate insulating film, the absolute value (
  • FIG. 36 is a diagram showing the correlation between the threshold voltage Vth of the forward current and the absolute value (
  • the horizontal axis represents the threshold voltage Vth of the forward current
  • the vertical axis represents the absolute value (
  • the concentration of the p-type body region (well region) is 1 ⁇ 10 19 cm ⁇ 3 and the thickness of the gate insulating film is fixed at 70 nm.
  • the range of other parameters is as follows. -Channel epi layer thickness: 20-70 nm Channel epi layer concentration: 1 ⁇ 10 17 to 4 ⁇ 10 18 cm ⁇ 3
  • FIG. 36 shows that, for example, by reducing the thickness of the channel epilayer and increasing the impurity concentration of the channel epilayer, it is possible to increase Vth while keeping
  • the thickness of the channel epi layer corresponding to the correlation line passing through the intersection of Vth 5V and
  • the concentration at two points where data exists that is, the intermediate between 7 ⁇ 10 17 cm ⁇ 3 and 1 ⁇ 10 18 cm ⁇ 3 , may be set to about 8.5 ⁇ 10 17 cm ⁇ 3 .
  • the absolute value of the rising voltage of the diode via the channel is determined by adjusting the thickness and impurity concentration of the second silicon carbide semiconductor layer (channel epi layer). It can be set to be smaller than the absolute value of the rising voltage.
  • 10A to 10D show that the absolute value (
  • the vertical axis of the graph indicates the impurity concentration [cm ⁇ 3 ] of the channel epi layer, and the horizontal axis indicates the thickness [nm] of the channel epi layer.
  • the title “1E + 20” on the vertical axis means 1 ⁇ 10 20 .
  • the points in the figure are plotted values obtained by simulation.
  • the parameter ranges in the simulation conducted to obtain this figure are as follows.
  • Gate insulation film thickness 60-120nm
  • P-type body region (well region) concentration 2 ⁇ 10 18 to 2 ⁇ 10 19 cm ⁇ 3
  • -Channel epi layer thickness 10-70 nm
  • Channel epi layer concentration 1 ⁇ 10 17 to 1.5 ⁇ 10 19 cm ⁇ 3
  • the threshold voltage Vth of the forward current is adjusted to 0 V or higher, that is, the MISFET is normally off.
  • (i) to (v) are straight lines indicating boundary regions. These straight lines are expressed as follows.
  • ⁇ 2.0V is that the thickness d (nm) and the impurity concentration N (cm ⁇ 3 ) of the channel epilayer 50 are a straight line (i) and a straight line (v).
  • d (nm) and the impurity concentration N (cm ⁇ 3 ) of the channel epilayer 50 are a straight line (i) and a straight line (v).
  • ⁇ 1.3V is that the thickness d (nm) of the channel epilayer 50 and the impurity concentration N (cm ⁇ 3 ) are sandwiched between the straight line (i) and the straight line (iv). be in the region, that is, to satisfy the b 1.3 ⁇ d ⁇ a 1.3 ⁇ N ⁇ b 0 ⁇ d ⁇ a 0 ( see FIG. 10B).
  • ⁇ 1.0V is that the thickness d (nm) of the channel epitaxial layer 50 and the impurity concentration N (cm ⁇ 3 ) are sandwiched between the straight line (i) and the straight line (iii).
  • b 1 ⁇ d ⁇ a 1 ⁇ N ⁇ b 0 ⁇ d ⁇ a 0 see FIG. 10C.
  • ⁇ 0.6V is that the thickness d (nm) of the channel epi layer 50 and the impurity concentration N (cm ⁇ 3 ) are sandwiched between the straight line (i) and the straight line (ii).
  • the thickness d and the impurity concentration N of the channel epilayer 50 in the region sandwiched between the straight line (i) and the straight line (ii) are selected.
  • the impurity concentration and film thickness of the channel epi layer 50 are set to 4 ⁇ 10 18 cm ⁇ 3 and 20 nm, respectively.
  • the concentration of the p body region 30 and the thickness of the gate insulating film 60 are selected so that a desired Vth (here, 2 V or more and 8 V or less) is obtained.
  • the concentration of the p body region 30 and the thickness of the gate insulating film 60 may be appropriately selected in consideration of required device performance and restrictions on the manufacturing process.
  • the thickness d of the channel epi layer is preferably 5 nm or more. This is because when the thickness d of the channel epi layer is 5 nm or more, the channel epi layer is not partially lost even if variations in film formation or processing process occur.
  • the thickness d of the channel epi layer is 10 nm or more.
  • the uniformity of the film thickness of the channel epi layer is improved.
  • the thickness d of the channel epi layer is more preferably 20 nm or more.
  • the uniformity of the film thickness of the channel epi layer is further improved, and the channel epi layer deposition stability is improved.
  • the thickness d of the channel epi layer is preferably 200 nm or less. This is because, when the thickness d of the channel epi layer is 200 nm or less, etching does not require a long time in the step of etching the channel epi layer in order to form the source electrode.
  • the thickness d of the channel epi layer is more preferably 100 nm or less.
  • the thickness d of the channel epi layer is more preferably 75 nm or less. When it is 75 nm or less, an appropriate threshold voltage Vth when used as a MISFET and a small rising voltage
  • Vth when used as a MISFET and a small rising voltage
  • Vth when used as a MISFET
  • the rising voltage of the channel diode at room temperature is preferably as small as possible.
  • the voltage directly applied to the pn junction of the silicon carbide semiconductor can be kept below the rising voltage (2.7 V) of the body diode, and the number of crystal defects increases due to the forward current flowing through the pn junction of the silicon carbide semiconductor.
  • is approximately 0.6 V, for example, if a potential of 0 V or less is applied to the source and ⁇ 0.6 V or less to the drain, it functions as a diode. In this case, current flows through the channel 90 via the channel region 55.
  • the current of the diode does not pass through the path 92 but flows through the path 90.
  • a potential higher than 0V is applied to the source and ⁇ 2.7V is applied to the drain
  • a diode current first flows through the path 90.
  • the substrate 10 and the drift layer 20 are included in the path 90. If the current flowing here is I, the substrate resistance is Rsub, and the resistance of the drift layer 20 below the p-well region 30 is Rd, the portion between the p-well region 30 and the drain is I ⁇ (Rsub + Rd). A voltage drop occurs.
  • the voltage applied between the p-well region 30 and the drift layer 20 is a voltage obtained by subtracting I ⁇ (Rsub + Rd) from the source-drain voltage.
  • the voltage applied to the pn junction of the body diode.
  • Vpn
  • SiC is a wide-gap semiconductor, in order to prevent current from flowing through the body diode even in a high-temperature environment in which it can be used at an environmental temperature particularly in a high-temperature region (300 ° C. or higher) compared to Si,
  • at room temperature is preferably less than 1.0V, and more preferably less than 0.6V. If
  • FIG. 11 shows a power conversion circuit (here, an inverter circuit) 200, a load 500, a power supply 2000, and a controller using the semiconductor element 100 of the present embodiment. Since the semiconductor element 100 of the present embodiment is a freewheeling diode fusion type MISFET, the freewheeling diode element 1200 shown in FIG. 1 is not necessary. Therefore, in FIG. 1, in one inverter circuit 1000, a total of 12 elements, ie, six semiconductor elements 1100 and six free-wheel diode elements 1200 are required. When 100 is used, the inverter circuit 200 can be constructed with a total of six elements.
  • the semiconductor element 100 and the controller correspond to the semiconductor device of the present invention.
  • the semiconductor device of the present invention includes a terminal that is electrically connected to the power supply 2000.
  • the semiconductor device of the present invention includes a terminal that is electrically connected to the inductive load 500.
  • the number of parts is halved, so that the cost can be significantly reduced. Further, since the number of parts is reduced, the loss of each element (connection loss and the like) can be reduced as compared with the inverter circuit 1000, and as a result, the performance of the inverter circuit 200 can be improved. In addition, in the configuration of the present embodiment, the number of parts is halved compared to the inverter circuit 1000, so that the inverter circuit 200 can be reduced in size and weight, or noise can be reduced. It becomes.
  • parasitic C capacitance
  • parasitic L inductance
  • EMI electromagnetic interference
  • the loss can be reduced
  • the amount of heat generated in the inverter circuit 200 can be reduced. Therefore, the heat sink can be reduced in size, or measures for the cooling means can be facilitated. If the loss can be reduced, the frequency can be increased. For example, if the frequency can be doubled, the volume of the conductor element (C) and inductor element (L) to be used is halved. As a result, it is possible to reduce the size and weight of the element used and to reduce the cost.
  • the semiconductor element 100 of this embodiment can be widely used for power converters (for example, an inverter, a converter, a matrix converter, etc.).
  • the semiconductor device 100 can be used for other circuits (for example, digital circuits such as logic) as long as the semiconductor element 100 can be used.
  • the power source is not limited to a DC power source, and may be an AC power source. It can be appropriately selected depending on the application of the circuit.
  • the inventor of the present application examined the difference in characteristics between the case with and without the channel epi layer 50 by simulation analysis.
  • FIG. 12 is a cross-sectional view showing the structure of a semiconductor element (inverted MISFET) without the channel epi layer 50 used in the simulation.
  • FIG. 13 shows the Id-Vds characteristics (Id: drain current, Vds: drain voltage) of the reverse current analyzed by the simulation.
  • Id drain current
  • Vds drain voltage
  • FIG. 13A shows a linear scale
  • FIG. 13B shows a logarithmic scale (one logarithm). Curve I is the result when the channel epi layer is present, and curve II is the result when the channel epi layer is not present.
  • the gate insulating film 60 has a thickness of 70 nm and a channel length Lg of 0.5 ⁇ m.
  • the impurity concentration of the JFET region 22 is 1 ⁇ 10 17 cm ⁇ 3 .
  • the channel region of the MISFET is formed in the channel layer.
  • FIG. 14 is a graph showing the Ec distribution in the lateral direction of the channel in the reverse characteristics (characteristics when reverse current flows).
  • Ec is an abbreviation for “Construction Band Energy”.
  • ⁇ represents an energy barrier that is the difference between Ec on the JFET region side and the maximum Ec in the channel region.
  • 14 (a) and 15 (a) show the results without the channel epi layer
  • Electrons flowing in the reverse direction flow from the JFET region side over the channel region Ec to the source region.
  • Ec on the JFET side rises, the energy barrier ⁇ is lowered, and when Vds becomes Vf0 or less, electrons flow over the energy barrier ⁇ .
  • FIG. 15 is a graph showing the channel lateral direction Ec distribution in the forward characteristics.
  • ⁇ shown in FIG. 15 represents an energy barrier that is the difference between Ec on the source region and the maximum Ec of the channel region. Electrons flowing in the forward direction flow from the source region to the JFET region, jumping over the maximum Ec of the channel region. As shown in FIG. 15, when Vgs is raised, Ec of the channel region is lowered and the energy barrier ⁇ is lowered. When Vgs becomes Vth or higher, electrons flow beyond the energy barrier ⁇ .
  • FIG. 16 is a graph showing the Vgs dependence of the channel interface Ec.
  • Curve I in FIG. 16 is the result when the channel epi layer is present, and curve II is the result when the channel epi layer is not present. From FIG. 16, it can be seen that Ec of curve I is lower than that of curve II, so
  • the power converter (inverter circuit 200) of the present invention shown in FIG. 11 includes, for example, the high-side MISFET H and the low-side MISFET L connected to the freewheeling diode element in the conventional circuit configuration shown in FIG. This is realized by replacing with the element 100.
  • the peak value of reverse recovery current (98 in FIG. 18) can be reduced as compared with the body diode of MISFET. As a result, switching loss can be greatly reduced, and noise generation can be suppressed.
  • of the threshold value is lower than that in the case where the pn junction diode (body diode) of the MISFET is used as the freewheeling diode, and therefore the conduction loss can be reduced.
  • FIG. 19 is a circuit diagram of a buck-boost converter 210 including the semiconductor element 100 of the present embodiment.
  • the controller corresponds to the potential setting unit in the present invention.
  • the step-up / down converter 210 is composed of the semiconductor element 100, the above-described effects can be obtained. That is, since the reverse recovery current can be reduced as compared with the body diode, the switching loss can be greatly reduced, and the generation of noise can be suppressed. In addition, the absolute value
  • FIG. 20 is a circuit diagram of a boost converter 220 including the semiconductor element 100 of the present embodiment.
  • the gate and source of the upper arm semiconductor device 100 are short-circuited.
  • converter 220 is a boost converter in which the upper arm is a diode and the lower arm is a switch.
  • the controller corresponds to the potential setting unit in the present invention.
  • the semiconductor element 100 shown in FIG. 21 has a vertical DMISFET structure, and is basically the same as the configuration shown in FIG. “DMISFET” is an abbreviation for Double-implanted-MISFET.
  • a difference from the structure shown in FIG. 5 is that an interlayer insulating film 67 is formed on the gate electrode 65, and a source wiring (or source pad) 47 is formed on the source electrode 45 and the interlayer insulating film 67. It is a point that is formed. A different point is that a back surface electrode 72 for die bonding is formed on the back surface of the drain electrode 70.
  • the back electrode 72 for die bonding is, for example, a laminated electrode of Ti / Ni / Ag.
  • the substrate 10 is prepared.
  • the substrate 10 is, for example, a low resistance n-type 4H—SiC offcut substrate.
  • a high-resistance drift region 20 is epitaxially grown on the substrate 10.
  • n-type 4H—SiC is used for the drift region 20.
  • a mask 81 made of, for example, SiO 2 is formed on the drift region 20, and ions of Al or B, for example, are ion-implanted.
  • a p-well region (body region) 30 is formed as shown in FIG.
  • a source region 40 is formed by ion implantation of, for example, nitrogen into the p-well region 30 using a mask (not shown), and contact is performed by implantation of, for example, Al. Region 32 is formed. After the ion implantation, the mask is removed and activation annealing is performed.
  • the activation annealing is performed in the step shown in FIG. 23A, but it is not performed in the step of FIG. 23A, and the activation annealing in the step of FIG. Good.
  • an epitaxial layer (channel epi layer) 50 is grown using silicon carbide on the entire surface of the drift region 20 including the p well region 30, the source region 40 and the contact region 32.
  • the impurity concentration N (cm ⁇ 3 ) and the thickness d (nm) of the channel epi layer 50 are adjusted to a range that satisfies the following conditions, for example.
  • a gate insulating film 60 is formed on the surface of the channel epi layer 50, for example, by thermal oxidation.
  • a polycrystalline silicon film 64 doped with about 7 ⁇ 10 20 cm ⁇ 3 of phosphorus is deposited on the surface of the gate insulating film 60.
  • the thickness of the polycrystalline silicon film 64 is, for example, about 500 nm.
  • a gate electrode 65 is formed in a desired region by dry etching the polycrystalline silicon film 64 using a mask (not shown).
  • an interlayer insulating film 67 using, for example, SiO 2 is deposited by a CVD method so as to cover the surface of the gate electrode 65 and the surface of the drift region 20.
  • the thickness of the interlayer insulating film 67 is 1.5 ⁇ m, for example.
  • an interlayer insulating film 67 between the surface of the contact region 32 and a part of the surface of the source region 40 is formed by dry etching using a mask (not shown). By removing, the via hole 68 is formed.
  • a nickel film having a thickness of about 50 nm is formed on the interlayer insulating film 67, and then by etching, leaving the inside of the via hole 68 and a part of the periphery thereof, Remove the nickel film.
  • the source electrode 45 made of nickel silicide is formed by reacting nickel with the surface of silicon carbide by, for example, heat treatment at 950 ° C. for 5 minutes in an inert atmosphere. Note that, for example, nickel is deposited on the entire back surface of the substrate 10 and similarly reacted with silicon carbide by heat treatment to form the drain electrode 70.
  • a source wiring (or source pad) 47 is obtained as shown in FIG. .
  • a gate wiring (or gate pad) in contact with the gate electrode is also formed in another region at the chip end.
  • Ti / Ni / Ag is deposited on the back surface of the drain electrode 70 as the back electrode 72 for die bonding. In this way, the semiconductor element 100 shown in FIG. 21 is obtained.
  • the semiconductor element 100 ′ shown in FIG. 26 has a vertical trench MISFET structure.
  • the semiconductor element 100 ′ shown in FIG. 26 is different from the structure of the semiconductor element 100 shown in FIG. 5 or FIG. 21 in that a trench (recess) is formed, but the semiconductor element 100 shown in FIG.
  • the effect of this embodiment described above can also be obtained with the form '.
  • a substrate 10 is prepared.
  • the substrate 10 is, for example, a low resistance n-type 4H—SiC offcut substrate.
  • a high resistance drift region 20 is epitaxially grown on the substrate 10.
  • n-type 4H—SiC is used for the drift region 20.
  • a high concentration n + source region 40 is formed on the surface of the p base layer 30 by, for example, nitrogen ion implantation or epitaxial growth.
  • a p-type contact region 32 reaching the p base layer 30 is formed from the surface of the n + source region 40 by, for example, Al ion implantation.
  • the activation annealing is performed, for example, at about 1700 to 1800 ° C. for about 30 minutes in an inert atmosphere.
  • a trench 69 is formed in a desired region by dry etching silicon carbide using a mask (not shown).
  • Trench 69 is a recess that penetrates n + source region 40 and p base layer 30 and reaches drift region 20.
  • a silicon carbide layer (channel epi layer) 50 is epitaxially grown on the region including the side surface of the trench 69.
  • the impurity concentration N (cm ⁇ 3 ) and the thickness d (nm) of the channel epi layer 50 are adjusted to a range that satisfies the following conditions, for example.
  • the channel epi layer 50 may have a structure in which the impurity concentration changes in the thickness direction as described above.
  • a gate insulating film 60 is formed by, for example, thermal oxidation.
  • a polycrystalline silicon film having a thickness of about 500 nm doped with, for example, about 7 ⁇ 10 20 cm ⁇ 3 of phosphorus is deposited on the surface of the gate insulating film 60, and then the desired The gate electrode 65 is formed by dry etching into the pattern.
  • SiO 2 having a thickness of 1.5 ⁇ m is deposited as an interlayer insulating film 67 on the surface of the gate electrode 65, and then dry-etched to thereby form the contact region 32. And the interlayer insulating film 67 on the surface of part of the source region 40 is removed. In this manner, a via hole exposing the contact region 32 and a part of the source region 40 is formed.
  • a nickel film having a thickness of, for example, about 50 nm is formed on the interlayer insulating film 67, and then the inside of the via hole and a part of the periphery thereof are left by etching. Remove the membrane.
  • the source electrode 45 made of nickel silicide is formed by reacting nickel with the surface of silicon carbide by, for example, heat treatment at 950 ° C. for 5 minutes in an inert atmosphere. Note that, for example, nickel is deposited on the entire back surface of the substrate 10 and similarly reacted with silicon carbide by heat treatment to form the drain electrode 70.
  • a source wiring (or source pad) 47 as shown in FIG. .
  • a gate wiring (or gate pad) in contact with the gate electrode is also formed in another region at the chip end.
  • Ti / Ni / Ag for example, is deposited on the back surface of the drain electrode 70 as the back electrode 72 for die bonding. In this way, the semiconductor element 100 ′ shown in FIG. 26 is obtained.
  • FIG. 31 to FIG. 34 show combinations of semiconductor elements and diode elements in the prior art, and the effects of the present invention will be described in comparison with the present invention.
  • FIG. 31 is an equivalent circuit in the case of a single Si-MOSFET.
  • D is a drain terminal
  • S is a source terminal
  • G is a gate terminal.
  • Ir is a reverse current.
  • the reflux current flows through the body diode inside the Si-MOSFET as the reverse current Ir. Since the body diode is a bipolar element, a reverse recovery current flows, so that the switching loss is large and the switching time is also long.
  • the reverse current flows through the channel layer that performs a unipolar operation, so that the reverse recovery current becomes very small. Therefore, there is an effect that the switching loss is small and the switching time is short.
  • FIG. 32 shows an equivalent circuit of a combination of a Si-MOSFET and a free wheel diode element.
  • the free-wheeling diode element in FIG. 32 is a Si-pin diode. Since the freewheeling diode element is a bipolar element, a reverse recovery current flows as in the circuit of FIG. For this reason, switching loss is large and switching time is also large.
  • the reverse recovery current is very small and the switching time is short.
  • the free wheel diode element is prepared as another part and connected to the Si-MOSFET, two parts are required. In the present invention, such a free wheel diode is used. Since no element is required, the number of parts can be reduced.
  • FIG. 33 is an equivalent circuit of a combination of Si-MOSFET and SiC-SBD.
  • the free-wheeling diode element in FIG. 33 is SiC-SBD.
  • a Zener diode is installed in series on the drain side of the Si-MOSFET.
  • a Zener diode is required to pass a reverse current through the freewheeling diode.
  • the Si-MOSFET has a built-in pn junction body diode, and
  • Zener diode when the reverse current flows, the current flows in the direction where the absolute value of Vf0 is lower, so it flows through the body diode of the Si-MOSFET without flowing through the freewheeling diode. In order to prevent reverse current from flowing through the body diode of the Si-MOSFET, a Zener diode is provided.
  • the semiconductor element of the present invention there is no loss due to the conduction loss and switching loss of the Zener diode and the parasitic capacitance of the freewheeling diode, which are generated by the combination of Si-MOSFET and SiC-SBD. For this reason, loss can be reduced.
  • the number of parts is three. However, in the present invention, only one is required, and therefore, the number of parts can be reduced by 1/3.
  • FIG. 34 is an equivalent circuit of a combination of Si-IGBT and a free-wheeling diode.
  • the freewheeling diode in FIG. 34 is a Si-pin diode.
  • both the semiconductor element and the diode element are bipolar elements, a tail current flows through the semiconductor element during switching, switching loss is large, and switching time is long. Further, since the diode has a large reverse recovery current, the switching loss is large and the switching time is long.
  • the switching loss is small and the switching time is short. Since the number of parts is two in the prior art and one in the present invention, the number of parts can be reduced.
  • the use of the semiconductor device of the present invention eliminates the need for a free-wheeling diode.
  • a freewheeling diode element may be added.
  • the current capacity of the free-wheeling diode element may be smaller than the current capacity of the free-wheeling diode element in the prior art. Therefore, it is possible to reduce the chip area of the freewheeling diode and thereby reduce the cost.
  • FIG. 35 is a cross-sectional view showing a modified example of the configuration of FIG.
  • the example of FIG. 35 differs from the configuration of FIG. 5 in that the upper surface of the channel epi layer 50 is on the same plane as the upper surfaces of the n + source region 40 and the p contact region 32.
  • the semiconductor element 101 of the present modified example sequentially executes a step of forming the channel epi layer 50 after forming the body region 30 and a step of forming the n + source region 40 and the p contact region 32 at the corresponding portions. realizable.
  • an ion implanted layer in which an n-type impurity is implanted into the corresponding portion may be used. That is, in the present invention, the “second silicon carbide semiconductor layer” formed in contact with at least part of the body region and the source region is formed by epitaxial growth on the drift layer (first silicon carbide semiconductor layer).
  • the region is not limited to the layer, and may be a region where impurity ions are implanted in the surface of the first silicon carbide semiconductor layer.
  • nitrogen or phosphorus is applied to the surface of the first silicon carbide semiconductor layer (drift layer) 20 (not the surface in contact with the substrate 10 but the opposite surface). Ions are implanted.
  • a region inside body region 30 located on the surface of first silicon carbide semiconductor layer 20 and where body contact region 32 and source region 40 are not formed becomes a channel region.
  • ion-implanting for example, nitrogen or phosphorus into this channel region, an n-type impurity donor and a p-type impurity acceptor coexist.
  • D is the thickness of the second silicon carbide semiconductor layer formed by ion implantation.
  • the rising voltage of the diode in which current flows from the source electrode to the drain electrode through the channel layer may be measured when Vgs is 0 V, for example.
  • Vgs ⁇ 20 V
  • ) of the rising voltage Vf0 of the reverse current when Vgs is 0 V is measured as described above. If it is smaller than the rising voltage of the body diode obtained by the method, it can be regarded as functioning as a diode in which current flows from the source electrode to the drain electrode through the channel layer.
  • the rising voltage of the body diode which has been described as 2.7 V so far, varies slightly depending on the parameters of the created element, and therefore needs to be read as appropriate.
  • a leak current may flow between the drain and source if the channel cannot be sufficiently turned off or if the body diode has a defective pn junction. .
  • a slight leakage current is observed even in a voltage region smaller than the absolute value of the rising voltage of the body diode, and the apparent rising voltage value may change.
  • the following method is effective for determining whether or not the device functions as a channel diode when there is the above leakage current.
  • the present invention it is possible to provide a semiconductor element capable of suppressing the progress of crystal degradation of a SiC semiconductor device without increasing the number of parts.

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Abstract

　本発明は、ＭＩＳＦＥＴを含む半導体素子１００であって、チャネルエピ層５０を介した逆方向のダイオードの特性を有することを特徴とする。半導体素子１００は、第１導電型の炭化珪素半導体基板１０と、第１導電型の半導体層２０と、第２導電型のボディ領域３０と、第１導電型のソース領域４０と、ボディ領域に接して形成されたチャネルエピ層５０と、ソース電極４５と、ゲート絶縁膜６０と、ゲート電極６５と、ドレイン電極７０とを備える。ＭＩＳＦＥＴのゲート電極に印加する電圧が閾値電圧よりも小さい場合、ソース電極４５からチャネルエピ層５０を介してドレイン電極７０へ電流を流すダイオードとして機能する。このダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい。

Description

半導体素子、半導体装置および電力変換器
　本発明は、半導体素子に関する。特に、高耐圧、大電流用に使用される、炭化珪素半導体素子（パワー半導体デバイス）に関する。本発明はまた、炭化珪素半導体素子を備えた半導体装置および電力変換器に関する。
　炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。中でも、半導体素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。また、ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より小型の半導体装置を実現することができる。
　ＳｉＣを用いたパワー素子のうち代表的な半導体素子は金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）である。以下、ＳｉＣのＭＩＳＦＥＴを、単に「ＳｉＣ－ＦＥＴ」と称する場合がある。金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。ＳｉＣのｐｎ接合に順方向電流を流すと、基板底面転位に起因して積層欠陥が増大するというＳｉＣ固有の問題が報告されている。ＳｉＣ－ＦＥＴをスイッチング素子として、例えば、モータ等の負荷を駆動制御する電力変換器などに用いる場合に、この問題が生じる。同期整流型制御を行う電力変換器のスイッチング素子としてＳｉＣ－ＦＥＴを用いる場合、後に詳しく説明するように、ＳｉＣ－ＦＥＴがオフ状態に「還流電流」を流す必要がある。この還流電流の経路として、ＳｉＣ－ＦＥＴに内在するｐｎ接合を用いることがある。このようなｐｎ接合は、ＳｉＣ－ＦＥＴを構成する半導体素子の内部に存在し、ダイオードとして機能するため、「ボディダイオード」と称されている。ＳｉＣ－ＦＥＴに内在するｐｎ接合ダイオード（ボディダイオード）を還流ダイオードとして用いると、ｐｎ接合であるボディダイオードに順方向に電流を流すことになる。このような電流がＳｉＣのｐｎ接合を流れると、ボディダイオードによるバイポーラ動作によってＳｉＣ－ＦＥＴの結晶劣化が進行すると考えられている（例えば、特許文献１、非特許文献１、２）。
　ＳｉＣ－ＦＥＴの結晶劣化が進行すると、ボディダイオードのＯＮ電圧が上昇する可能性がある。また、ボディダイオードを還流ダイオードとして用いると、ｐｎ接合ダイオードのバイポーラ動作に起因して、ダイオードがオン状態からオフ状態に遷移するとき、逆回復電流が流れる。逆回復電流はリカバリー損失を発生させ、スイッチング速度の低下も招く。
　ボディダイオードを還流ダイオードとして用いることによって生じる、このような問題を解決するため、電子部品である還流ダイオード素子をＳｉＣ－ＦＥＴと逆並列に接続し、還流ダイオード素子に還流電流を流すことが提案されている（例えば特許文献２）。
　図１は、還流ダイオード素子を有する典型的なインバータ回路１０００の構成を示している。
　インバータ回路１０００は、モータなどの負荷１５００を駆動するための回路であり、ＳｉＣ－ＦＥＴからなる複数の半導体素子１１００を備えている。インバータ回路１０００では、半導体素子１１００と、逆並列で還流ダイオード素子１２００が接続されている。半導体素子１１００を通してオン電流（ＩF）が流れ、還流ダイオード素子１２００を通して還流電流（ＩR）が流れる。直列に接続された２つの半導体素子１１００から１つのセットが構成されており、３つのセットが直流電源２０００に対して並列的に設けられている。各半導体素子１１００のゲート電位は、コントローラによって制御される。
　図２（ａ）は、半導体素子（ＳｉＣ－ＦＥＴ）１１００の構成を示している。半導体素子１１００は、炭化珪素（ＳｉＣ）半導体から構成されており、ｎ+基板（ＳｉＣ基板）１１０の上に、ｎ-ドリフト層１２０が積層された構造を有している。ｎ-ドリフト層１２０の上部には、ｐボディ領域１３０が形成されており、ｐボディ領域１３０の上部に、ｐボディコンタクト領域１３２とｎ+ソース領域１４０とが形成されている。そして、ｐボディコンタクト領域１３２およびｎ+ソース領域１４０の上には、ソース電極１４５が形成されている。
　ｎ-ドリフト層１２０、ｐボディ領域１３０およびｎ+ソース領域１４０の表面には、チャネルエピタキシャル層１５０が形成されている。さらに、チャネルエピタキシャル層１５０の上には、ゲート絶縁膜１６０およびゲート電極１６５が形成されている。チャネルエピタキシャル層１５０のうち、ｐボディ領域１３０の上面に接する部分には、チャネル領域が形成される。ｎ+基板１１０の裏面にはドレイン電極１７０が形成されている。
　半導体素子１１００には、ボディダイオード１８０が内蔵されている。すなわち、ｐボディ領域１３０とｎ-ドリフト層１２０との間のｐｎ接合によって、ボディダイオード１８０が形成されている。
　ＳｉＣはワイドバンドギャップ半導体であるので、ボディダイオード１８０の室温での立ち上がり電圧Ｖｆは、３Ｖ付近（約２．７Ｖ）と比較的高く、損失が大きい。
　図４は、異なる動作温度における、ボディダイオード１８０の電流電圧特性および立ち上がり電圧を表している。ボディダイオード１８０について、その電流電圧特性を示すカーブから接線近似で求めた立ち上がり電圧Ｖｆは、２５℃で約２．８Ｖと高く、このような高い立ち上がり電圧のダイオードは実用的ではない。動作温度が高くなると、Ｖｆは小さくなる。また、前述したように、ボディダイオード１８０を還流ダイオードとして用いると、半導体素子１１００の結晶劣化が進行し、信頼性が低下してしまうという問題がある。
　したがって、インバータ回路１０００においてボディダイオード１８０を還流ダイオード素子１２００の代わりとして使用することは困難である。また、ＳｉＣ固有の課題として、ｐｎ接合に順方向電流を流し続けると、ＳｉＣの結晶欠陥が増大し、それによって、損失が増大するという問題も発生する。
　ボディダイオード１８０はｐｎ接合ダイオードであり、バイポーラ動作の素子である。ボディダイオード１８０がオフになるとき、逆回復電流が流れ、それゆえに、リカバリー損失が発生する。その結果、逆回復電流が流れる期間が発生するため、半導体素子１１００の高速スイッチングを実行することが極めて難しくなる。また、スイッチング損失が増大するため、スイッチング周波数を上げることが困難になる。
　図２（ｂ）に示した半導体素子１１１０は、ＳｉＣを用いた絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）である。この半導体素子１１１０の場合は、そもそも、ボディダイオード１８１を還流ダイオードとして使用することができない。これは、半導体素子１１１０の基板１１２が、ｐ+基板であるからである。半導体素子１１１０の場合、ｐボディ領域１３０とｎ-ドリフト層１２０との間のボディダイオード１８１の他に、ｐ+基板１１２とｎ-ドリフト層１２０との間のｐｎ接合によるボディダイオード１８２も内蔵されており、ボディダイオード１８２の存在によって、還流電流（ＩR）を流すことができない。
　図１７は、図１中の一部構成を説明のために抜き出して示す回路図である。図１７によれば、直流電源２０００がモータ等の誘導性負荷２１００に電力を供給する。ハイサイドＭＩＳＦＥＴ　Ｈと、ローサイドＭＩＳＦＥＴ　Ｌとが直列に接続されている。ハイサイドＭＩＳＦＥＴ　ＨとローサイドＭＩＳＦＥＴ　Ｌを駆動するコントローラ２２００は、ハイサイドＭＩＳＦＥＴ　Ｈのゲート駆動電圧Ｖｇ１と、ローサイドＭＩＳＦＥＴ　Ｌのゲート駆動電圧Ｖｇ２を出力する。
　コントローラ２２００は、直流電源２０００とともに、各ＭＯＳＦＥＴ（半導体素子）の電位を設定する「電位設定部」として機能し、この電位設定部により、図示される半導体装置が駆動される。
　図１７において、矢印で示される電流Ｉ１、Ｉ２は、矢印の方向に流れるとき、正の値を有し、矢印の方向とは反対の方向に流れるとき、負の値を有するものとする。
　図１８（ａ）～（ｅ）は、図１７に示した回路の動作波形であり、誘導性負荷２１００へ電流を流す時の各部の電圧および電流を示すタイミングチャートである。
　ハイサイドＭＩＳＦＥＴ　Ｈのゲート駆動電圧Ｖｇ１と、ローサイドＭＩＳＦＥＴ　Ｌのゲート駆動電圧Ｖｇ２とは排他的にオン、オフされる。また、ハイサイドＭＩＳＦＥＴ　ＨとローサイドＭＩＳＦＥＴ　Ｌとが同時にオンし短絡破壊することを防止するため、Ｖｇ１とＶｇ２との間にはデッドタイムＴｄ１、Ｔｄ２が設けられる。
　図１８のタイミングチャートにおける初期状態は、Ｖｇ２がオンし、図１７に示した矢印９６の経路に電流が流れている状態を示している。次に、Ｖｇ２がオフし、デッドタイム期間Ｔｄ１の間、図１７に示した矢印９７の経路、すなわちローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子を電流が流れる。このとき、電流Ｉ１は負の値を示している。
　ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子に電流が流れている状態で、ハイサイドＭＩＳＦＥＴ　Ｈをオンすると、ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子に電圧が印加される。この電圧は、還流ダイオード素子にとっては逆方向電圧である。このため、図１７に示した矢印９５の経路で、ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子に逆回復電流が流れた後、ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子がオフする。より詳しくは、ハイサイドＭＩＳＦＥＴ　Ｈがオンすると、そのタイミングでハイサイドＭＩＳＦＥＴ　ＨからローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子を貫通する逆回復電流が、ピーク電流９８で示すように過渡的に流れる。この逆回復電流は、誘導性負荷２１００に流れることはないが、図１７の矢印９５で示すようにハイサイドＭＩＳＦＥＴ　Ｈに流れる電流に重畳され、スイッチング損失の増大、過電流による素子破壊、ノイズ発生等を引き起こす原因となる。
　ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子がオフすると、図１７に示した矢印９４の経路で電流が流れる。次に、Ｖｇ１がオフし、デッドタイム期間Ｔｄ２の間、図１７に示した矢印９７の経路、すなわちローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子に電流が流れる。
　ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子を電流が流れている状態で、ローサイドＭＩＳＦＥＴ　Ｌがオンし、図１７に示した矢印９６の経路で、すなわちローサイドＭＩＳＦＥＴ　Ｌのチャネルに電流が流れ、初期状態に戻る。なお、ハイサイドＭＩＳＦＥＴ　ＨとローサイドＭＩＳＦＥＴ　Ｌとではオン／オフ動作のタイミングが異なるが、逆回復電流はハイサイド側でも発生するため、ハイサイド側の還流ダイオード素子にも電流は流れる。
　次に、図３を参照しながら、ｐｎ接合ダイオードの逆回復電流について説明する。図３中の曲線（ａ）及び（ｂ）は、Ｓｉを用いたｐｎ接合ダイオード（Ｓｉ－ＰＮＤ）の電流変化の測定結果を示している。曲線（ａ）は２５℃（Ｔj＝２５℃）の結果であり、曲線（ｂ）は１５０℃（Ｔj＝１５０℃）の結果である。
　曲線（ａ）及び（ｂ）からわかるように、ｐｎ接合ダイオードには逆回復電流が発生する期間があり、それにより、インバータ回路１０００の特性の悪化（例えば、スイッチングの高速化の阻害およびスイッチング損失の増大）を招く。逆回復電流は、２５℃の曲線（ａ）よりも、１５０℃の曲線（ｂ）の方が大きく、したがって、ｐｎ接合ダイオードは高温ほど特性が悪化する。
　一方、図３中の曲線（ｃ）は、ＳｉＣを用いたショットキーバリアダイオード（ＳｉＣ－ＳＢＤ）の電流変化の測定結果を示している。曲線（ｃ）の場合、逆回復電流は、曲線（ａ）および（ｂ）と比較して小さいことがわかる。また、曲線（ｃ）は、２５℃と１５０℃との両方の結果であるので、ＳｉＣ－ＳＢＤでは高温の場合でも逆回復電流はほとんど生じないことがわかる。それゆえに、Ｓｉ－ＰＮＤと比較すると、還流ダイオード素子１２００としてＳｉＣ－ＳＢＤを使用することが好ましい。
　しかしながら、ＳｉＣ－ＳＢＤは高価であるという問題がある。さらには、インバータ回路１０００において還流電流のために部品点数を増やすことは回路コストの増大を招くことになる。
特開２００８－１７２３７号公報 特開２００２－２９９６２５号公報
荒井和雄、吉田貞史　共編、ＳｉＣ素子の基礎と応用（オーム社、２００３、Ｐ２０６） Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｓ．３８９－３９３(２００２)ｐｐ．１２５９－１２６４
　特許文献２に開示されたＳｉＣ半導体装置は、「還流ダイオード素子」としてＳｉＣのＳＢＤを用いている。ＳＢＤは、立ち上がり電圧がＳｉＣ－ＦＥＴのボディダイオードと比較して低い。このため、還流電流が小さいときは、ＳＢＤに還流電流が流れるため、ボディダイオードに還流電流が流れることはない。
 しかしながら、還流ダイオード素子としてＳｉＣのＳＢＤを用いると、炭化珪素半導体材料はまだ高価であるがゆえにＳｉＣのＳＢＤも高価であり、回路コストの増大を招くことになる。更に特許文献２のＳｉＣ－ＦＥＴを電力変換器に用いると、ボディダイオードに還流電流が流れた場合にＳｉＣ－ＦＥＴの故障率が上昇し、信頼性の低い電力変換器となるという問題もある。また、ＳｉＣ－ＳＢＤ搭載分だけ部品点数が多くなることで電力変換器がその分大きくなり、小型化軽量化が望まれる電力変換器の要望に逆行することとなる。
　本発明は、上記事情に鑑みてなされたものであり、その主な目的は、部品点数を増やすことなく、ＳｉＣ半導体装置の結晶劣化の進行を抑制することで高信頼性を保つことが可能なＳｉＣ半導体素子を提供することにある。
　また、本発明の他の目的は、損失を低減しつつ高速動作することが可能なＳｉＣ半導体素子を提供することにある。
　本発明の半導体装置は、金属－絶縁体－半導体電界効果トランジスタを含む半導体素子と、前記半導体素子の電位を設定する電位設定部とを備える半導体装置であって、前記金属－絶縁体－半導体電界効果トランジスタは、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のソース領域と、前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極とを備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、前記電位設定部は、トランジスタ動作ＯＮモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通させ、トランジスタ動作ＯＦＦモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、前記金属－絶縁体－半導体電界効果トランジスタを、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である。
　本発明の他の半導体素子は、金属－絶縁体－半導体電界効果トランジスタを含む半導体素子であって、前記金属－絶縁体－半導体電界効果トランジスタは、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のソース領域と、前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極とを備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、Ｖｇｓ≧Ｖｔｈの場合、前記金属－絶縁体－半導体電界効果トランジスタは、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通し、０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、前記金属－絶縁体－半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である。
　好ましい実施形態において、ゲート電極、ソース電極、ドレイン電極、およびチャネル領域を有するトランジスタを含む半導体素子と、前記ゲート電極の電位を設定する電位設定部と、を備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記トランジスタのゲート閾値電圧をＶｔｈ、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、前記電位設定部は、トランジスタ動作ＯＮモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記チャネル領域を介して前記ドレイン電極と前記ソース電極との間を導通させ、トランジスタ動作ＯＦＦモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、前記トランジスタを、前記ソース電極から前記チャネル領域を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる半導体装置に用いられる。
　本発明の他の半導体素子は、金属－絶縁体－半導体電界効果トランジスタを含む半導体素子であって、前記金属－絶縁体－半導体電界効果トランジスタは、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のソース領域と、前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極とを備え、前記第２の炭化珪素半導体層は、第１導電型不純物がドープされた少なくとも１つの不純物ドープ層を含み、前記第２の炭化珪素半導体層における不純物濃度の平均をＮ（ｃｍ-3）、厚さをｄ（ｎｍ）とすると、Ｎおよびｄが、
ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0、
ｂ0＝１．３４９×１０21、
ａ0＝－１．８２４、
ｂ1.3＝２．３９９×１０20、
ａ1.3＝－１．７７４
の関係を満足する。
　好ましい実施形態において、さらに、
Ｎ≧ｂ1×ｄ＾ａ1、
ｂ1＝２．１８８×１０20、
ａ1＝－１．６８３
の関係を満足する。
　好ましい実施形態において、さらに、
Ｎ≧ｂ0.6×ｄ＾ａ0.6、
ｂ0.6＝７．６０９×１０20、
　ａ0.6＝－１．８８１
の関係を満足する。
　好ましい実施形態において、ｄが５ｎｍ以上２００ｎｍ以下である。
　好ましい実施形態において、ｄが１０ｎｍ以上１００ｎｍ以下である。
　好ましい実施形態において、ｄが２０ｎｍ以上７５ｎｍ以下である。
　好ましい実施形態において、前記第２の炭化珪素半導体層は、前記第１の炭化珪素半導体層上にエピタキシャル成長した層である。
　好ましい実施形態において、前記第２の炭化珪素半導体層は、前記第１の炭化珪素半導体層にイオン注入を行うことにより形成された層である。
　本発明の電力変換器は、上記の何れかの半導体素子と、電源電圧の少なくとも一部を前記半導体素子のソース電極とドレイン電極との間に印加する第１配線と、前記半導体素子のスイッチングを制御するコントローラからの電圧を前記半導体素子のゲート電極に印加する第２配線とを備え、負荷に供給する電力を出力する。
　好ましい実施形態において、電源と電気的に接続される端子をさらに備える。
　好ましい実施形態において、誘導性負荷と電気的に接続される端子をさらに備える。
　本発明の他の半導体装置は、金属－絶縁体－半導体電界効果トランジスタを含む半導体素子と、前記半導体素子の電位を設定する電位設定部とを備える半導体装置であって、前記金属－絶縁体－半導体電界効果トランジスタは、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、前記ボディ領域上に位置する第１導電型のソース領域と、前記ボディ領域および前記ソース領域を貫通し、前記第１の炭化珪素半導体層に達する凹部と、前記凹部の側面を含み、前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極とを備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、前記電位設定部は、トランジスタ動作ＯＮモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通させ、トランジスタ動作ＯＦＦモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、前記金属－絶縁体－半導体電界効果トランジスタを、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である。
　本発明の更に他の半導体素子は、金属－絶縁体－半導体電界効果トランジスタを含む半導体素子であって、前記金属－絶縁体－半導体電界効果トランジスタは、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、前記ボディ領域上に位置する第１導電型のソース領域と、前記ボディ領域および前記ソース領域を貫通し、前記第１の炭化珪素半導体層に達する凹部と、前記凹部の側面を含み、前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極とを備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、Ｖｇｓ≧Ｖｔｈの場合、前記金属－絶縁体－半導体電界効果トランジスタは、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通し、０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、前記金属－絶縁体－半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である。
　好ましい実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である。
　ゲート電極、ソース電極、ドレイン電極、およびチャネル領域を有するトランジスタを含む半導体素子と、前記半導体素子の電位を設定する電位設定部とを備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記トランジスタのゲート閾値電圧をＶｔｈ、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、前記電位設定部は、トランジスタ動作ＯＮモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記チャネル領域を介して前記ドレイン電極と前記ソース電極との間を導通させ、トランジスタ動作ＯＦＦモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、前記トランジスタを、前記ソース電極から前記チャネル領域を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる半導体装置に用いられる。
　本発明の更に他の半導体素子は、金属－絶縁体－半導体電界効果トランジスタを含む半導体素子であって、前記金属－絶縁体－半導体電界効果トランジスタは、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、前記ボディ領域上に位置する第１導電型のソース領域と、前記ボディ領域および前記ソース領域を貫通し、前記第１の炭化珪素半導体層に達する凹部と、前記凹部の側面を含み、前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極とを備え、前記第２の炭化珪素半導体層は、第１導電型不純物がドープされた少なくとも１つの不純物ドープ層を含み、前記第２の炭化珪素半導体層における不純物濃度の平均をＮ（ｃｍ-3）、厚さをｄ（ｎｍ）とすると、Ｎおよびｄが、
ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝－１．８２４
ｂ1.3＝２．３９９×１０20
ａ1.3＝－１．７７４
の関係を満足する。
　好ましい実施形態において、さらに、
Ｎ≧ｂ1×ｄ＾ａ1
ｂ1＝２．１８８×１０20
ａ1＝－１．６８３
の関係を満足する。
　好ましい実施形態において、さらに、
Ｎ≧ｂ0.6×ｄ＾ａ0.6
ｂ0.6＝７．６０９×１０20
ａ0.6＝－１．８８１
の関係を満足する。
　好ましい実施形態において、ｄが５ｎｍ以上２００ｎｍ以下である。
　好ましい実施形態において、ｄが１０ｎｍ以上１００ｎｍ以下である。
　好ましい実施形態において、ｄが２０ｎｍ以上７５ｎｍ以下である。
　好ましい実施形態において、前記第２の炭化珪素半導体層は、エピタキシャル成長により形成された層である。
　好ましい実施形態において、前記第２の炭化珪素半導体層は、イオン注入により形成された層である。
　本発明の他の電力変換器は、上記の何れかの半導体素子と、電源電圧の少なくとも一部を前記半導体素子のソース電極とドレイン電極との間に印加する第１配線と、前記半導体素子のスイッチングを制御するコントローラからの電圧を前記半導体素子のゲート電極に印加する第２配線とを備え、負荷に供給する電力を出力する。
　好ましい実施形態において、電源と電気的に接続される端子をさらに備える。
　好ましい実施形態において、誘導性負荷と電気的に接続される端子をさらに備える。
　本発明によれば、ダイオード電流をｐｎ接合からなるボディダイオードではなく、チャネルに流すので、立ち上がり電圧がボディダイオードよりも低く、導通損失を低減できる。特に、炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が高くなるので、より効果的である。また、チャネルに電流が流れるダイオードの室温（２５℃）における立ち上がり電圧をできるだけ小さくすることにより、炭化珪素半導体のｐｎ接合に直接印加される電圧をボディダイオードの立ち上がり電圧（２．７Ｖ）未満に保つことができ、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。さらには、バイポーラ動作でなく、ユニポーラ動作となるので、逆回復電流が軽減され、逆回復電流損失の低減、スイッチング損失の低減、スイッチングの高速化が可能となる。また、本素子を使用することにより、電力変換回路の還流ダイオード素子が不要となり、部品点数を低減することが可能となる。言い換えれば、本発明によれば、素子の電極に印加する電圧に応じて、１つの素子をＭＩＳＦＥＴとして動作させたり、ダイオードとして動作させたりすることができる。その結果、回路コストの低減が可能となる。
典型的なインバータ回路１０００の構成を示す回路図 （ａ）は半導体素子（ＳｉＣ－ＭＩＳＦＥＴ）１１００の断面図、（ｂ）は半導体素子（ＳｉＣ－ＩＧＢＴ）１１１０の断面図 ｐｎ接合ダイオードの逆回復電流について説明するためのグラフ ＳｉＣボディダイオードの立ち上がり電圧を説明するためのグラフ （ａ）は、本発明の実施形態に係る半導体素子１００の構成を模式的に示す断面図、（ｂ）は半導体素子１００の回路略号 （ａ）は、チャネル領域５５とゲート絶縁膜６０との界面におけるコンダクションバンドエネルギー分布を説明するための断面図、（ｂ）および（ｃ）は、それぞれ、順方向および逆方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示すグラフ 半導体素子１００のＩ－Ｖ特性を示すグラフ Ｓｉを用いたＭＯＳＦＥＴ（比較例）のＩ－Ｖ特性を示すグラフ （ａ）および（ｂ）は、順方向のＶｔｈと逆方向のＶｆ０との相関図 チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ 本発明の実施形態に係る半導体素子１００を用いた電力変換回路２００の構成を示す回路図 シミュレーションで使用した、チャネルエピ層５０がない半導体素子の構造を示す断面図 （ａ）および（ｂ）は、それぞれ、リニアな目盛および対数目盛（片対数）で表した逆方向電流のＩｄ－Ｖｄ特性のグラフ （ａ）および（ｂ）は、逆方向特性におけるチャネル横方向コンダクションバンドエネルギー分布を示すグラフ （ａ）および（ｂ）は、順方向特性におけるチャネル横方向コンダクションバンドエネルギー分布を示すグラフ チャネル界面コンダクションバンドエネルギーのＶｇｓ依存性を示すグラフ 図１に示したインバータ回路の３相インバータの１相分を取り出した回路図 （ａ）から（ｅ）は、図１７に示した回路の動作波形を示す図（タイミングチャート） 昇降圧コンバータ２１０を示す回路図 昇圧コンバータ２２０を示す回路図 本実施形態に係る半導体素子１００の構成を模式的に示す断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 本実施形態に係る半導体素子１００の他の構成を模式的に示す断面図 （ａ）から（ｃ）は、半導体素子１００’の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、半導体素子１００’の製造方法を説明するための工程断面図 （ａ）および（ｂ）は、半導体素子１００’の製造方法を説明するための工程断面図 （ａ）および（ｂ）は、半導体素子１００’の製造方法を説明するための工程断面図 Ｓｉ－ＭＯＳＦＥＴの等価回路 Ｓｉ－ＭＯＳＦＥＴと還流ダイオードの組み合わせの等価回路 Ｓｉ－ＭＯＳＦＥＴとＳｉＣ－ＳＢＤの組み合わせの等価回路 Ｓｉ－ＩＧＢＴと還流ダイオードの組み合わせの等価回路 半導体素子１００の改変例を示す構成を模式的に示す断面図 チャネルエピ層５０の厚さや不純物濃度を変化させた場合の順方向のＶｔｈと逆方向のＶｆ０との相関図
　本発明の半導体装置は、ＭＩＳＦＥＴを含む半導体素子と、この半導体素子の電位を設定する電位設定部を備えている。この半導体素子は、チャネル領域として機能する炭化珪素半導体層を有し、基板の主面側にゲート電極およびソース電極を有し、基板の裏面側にドレイン電極を有するＭＩＳＦＥＴを含んでいる。上記電位設定部は、ソース電極の電位を基準としてゼロ以上であってトランジスタの閾値電圧Ｖｔｈ未満の電位をゲート電極に付与することにより、上記ＭＩＳＦＥＴを、ソース電極からチャネル領域を介してドレイン電極に電流を流すダイオードとして動作させる。
　また、本発明の半導体素子は、チャネル領域として機能する炭化珪素半導体層を有し、基板の主面側にゲート電極およびソース電極を有し、基板の裏面側にドレイン電極を有するＭＩＳＦＥＴを含んでいる。このＭＩＳＦＥＴは、ソース電極の電位を基準とするゲート電極の電位がゼロ以上であってトランジスタの閾値電圧Ｖｔｈ未満の場合に、ソース電極からチャネル領域を介してドレイン電極に電流を流すダイオードとして動作する。
　以下、図面を参照しながら、本発明による半導体素子の実施の形態を説明する。本発明は以下の実施形態に限定されない。
　図５（ａ）および（ｂ）を参照しながら、本発明の実施形態に係る半導体素子１００について説明する。図５（ａ）は、本実施形態の半導体素子１００の構成を模式的に示す断面図である。なお、図５（ｂ）は、本実施形態の半導体素子１００の回路略号を表している。図５（ｂ）に記されているダイオード記号は、半導体素子１００のチャネル領域を介して電流を流すダイオードを意味する。Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電極を示す。
　本明細書では、ソース電極Ｓの電位を基準とするドレイン電極Ｄの電位をＶｄｓ、ソース電極Ｓの電位を基準とするゲート電極Ｇの電位をＶｇｓとし、ドレイン電極Ｄからソース電極Ｓへ流れる電流の向きを「順方向」、ソース電極Ｓからドレイン電極Ｄへ流れる電流の向きを「逆方向」と定義する。なお、電位および電圧の単位は、いずれも、ボルト（Ｖ）である。
　本実施形態の半導体素子１００は、ＭＩＳＦＥＴを含む半導体素子であり、所定条件下でＭＩＳＦＥＴのチャネル領域がダイオード特性を発揮する。
　図５（ａ）に示すように、本実施形態における半導体素子１００は、第１導電型の炭化珪素半導体基板１０と、基板１０の表面１０ａ上に形成された第１導電型の第１の炭化珪素半導体層２０とを含んでいる。本実施形態の炭化珪素半導体基板１０は、ｎ+基板（ｎ+ＳｉＣ基板）であり、第１の炭化珪素半導体層２０は、ｎ-ドリフト層である。すなわち、本実施形態では、第１導電型がｎ型、第２導電型がｐ型である。ｎ型とｐ型は相互に入れ替わっても良い。なお、「ｎ+」又は「ｎ-」の符号における上付き文字の「＋」又は「－」の表記は、不純物の相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
　第１の炭化珪素半導体層２０には、第２導電型のボディ領域（ウェル領域）３０が形成されている。ボディ領域３０内には、第１導電型のソース領域４０が形成されている。本実施形態のボディ領域３０はｐ型であり、ソース領域４０はｎ+型である。
　ボディ領域３０にはｐ型のコンタクト領域３２が形成されている。ソース領域４０上にはソース電極４５が形成されている。ソース電極４５は、ｎ+ソース領域４０およびｐコンタクト領域３２の表面に形成され、ｎ+ソース領域４０およびｐコンタクト領域３２の両方と電気的に接触している。
　第１の炭化珪素半導体層（ｎ-ドリフト層）２０の表面部のうち、ボディ領域３０に挟まれた領域２２は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）領域として機能する。
　第１の炭化珪素半導体層２０上には、第２の炭化珪素半導体層５０がｐボディ領域３０およびｎ+ソース領域４０の少なくとも一部に接して形成されている。本実施形態における第２の炭化珪素半導体層５０は、ｐボディ領域３０およびｎ+ソース領域４０が形成されたｎ-ドリフト層２０の上に、エピタキシャル成長によって形成されている。第２の炭化珪素半導体層５０は、ｐボディ領域３０の上方に位置する箇所にチャネル領域５５を含んでいる。ここでは、この第２の炭化珪素半導体層５０を「チャネルエピ層」と称することにする。チャネル領域５５の長さ（チャネル長）は、図５（ａ）に示されている２つの双方向矢印で示される長さに相当する。すなわち、ＭＩＳＦＥＴの「チャネル長」は、図面上における、ｐボディ領域３０の上面（チャネルエピ層５０と接する表面）の水平方向サイズで規定される。
　チャネルエピ層５０の上にはゲート絶縁膜６０が形成されている。ゲート絶縁膜６０の上にはゲート電極６５が形成されている。基板１０の裏面１０ｂには、ドレイン電極７０が形成されている。
　半導体素子１００のＭＩＳＦＥＴの閾値電圧（順方向電流の閾値電圧）をＶｔｈとする。ＭＩＳＦＥＴは、Ｖｇｓ≧Ｖｔｈの場合（トランジスタ動作ＯＮモード）、チャネルエピ層５０を介してドレイン電極７０とソース電極４５との間を導通する（Ｖｄｓ＞０Ｖの場合には、ドレイン電極７０からソース電極４５へオン電流が流れる）が、Ｖｇｓ＜Ｖｔｈの場合、トランジスタとしてはオフ状態になる。
　しかし、このＭＩＳＦＥＴは、トランジスタ動作ＯＦＦモードにおいて、０Ｖ≦Ｖｇｓ＜Ｖｔｈの場合であっても、Ｖｄｓ＜０Ｖのときは、チャネルエピ層５０を介してソース電極４５からドレイン電極７０に電流を流すダイオードとして機能する。以降、本明細書において、チャネル層を介してソース電極からドレイン電極に電流を流すダイオードを、「チャネルダイオード」と記載することがある。本明細書では、ドレイン電極７０からソース電極４５への向きを「順方向」、ソース電極４５からドレイン電極７０への向きを「逆方向」と定義しているため、このダイオードが電流を流す方向は、「逆方向」である。
　ＭＩＳＦＥＴのチャネル領域を電流経路とする、このダイオード（チャネルダイオード）は、Ｖｄｓ＞Ｖｆ０（Ｖｆ０は負の値）の場合に１ｍＡ以上の電流を流さず、Ｖｄｓ≦Ｖｆ０の場合に１ｍＡ以上の電流を流す特性を有している。言い換えると、このダイオードを流れる電流は、Ｖｄｓ＞Ｖｆ０（Ｖｆ０は負の値）のとき、ほとんどゼロ（１ｍＡ未満）であるが、Ｖｄｓをゼロから徐々に小さくしていく（Ｖｄｓの絶対値を増加させていく）と、ＶｄｓがＶｆ０に達したとき、１ｍＡの電流を流し始め、更にＶｄｓの絶対値を増加させていくと、電流が更に増加していくことになる。この意味で、Ｖｆ０は、ダイオードの電流－電圧特性における「立ち上がり電圧」に相当する。
　本願明細書では、ダイオードの電流－電圧特性における「立ち上がり電圧」を、ＭＩＳＦＥＴがオンの状態（定格電流が流れるようにＶｇｓがＶｔｈよりも十分に大きく、かつＶｄｓが１Ｖ）のときにＭＩＳＦＥＴに流れる電流が１Ａ以上である半導体素子（電流容量の大きい半導体素子）と、１Ａより小さい半導体素子（電流容量の小さい半導体素子）とに分けて定義する。
　前者の半導体素子（電流容量の大きい半導体素子）の場合、ダイオードにとって順方向となる電圧がダイオードに印加され、ダイオードを流れる電流の絶対値が１ｍＡ以上となるとき、ダイオード電流が立ち上がったと定義する。そして、ダイオードを流れる電流の絶対値が１ｍＡとなるときにダイオードに印加されている電圧（Ｖｆ０）を「立ち上がり電圧」と定義する。一方、後者の半導体素子（電流容量の小さい半導体素子）の場合は、ダイオードを流れる電流が、ＭＩＳＦＥＴがオンの状態であってＶｄｓが１ＶのときにＭＩＳＦＥＴに流れる電流の１千分の１の電流値となるときにダイオードに印加されている電圧（Ｖｆ０）を「立ち上がり電圧」と定義する。
　本発明では、電位設定部により、半導体素子１００のゲート電極に所定の電位が付与される。こうして、ＶｇｓをＶｔｈ以上に上昇させることにより、チャネルエピ層５０を介してドレイン電極７０とソース電極４５との間を導通させるステップが実行される。また、電位設定部により、Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、ＭＩＳＦＥＴを、ソース電極４５からチャネルエピ層５０を介してドレイン電極７０へ逆方向に電流を流す「ダイオード」として機能させるステップが実行される。
　本発明では、後述する理由により、Ｖｆ０の絶対値（ダイオードの立ち上がり電圧）を２．７ボルトよりも小さく設定している。
　本実施形態の半導体素子１００は、上述の構成を有しているがゆえに、半導体素子１００がダイオードとして機能する際のダイオード電流９０は、チャネルエピ層５０を通って、ソース電極４５からドレイン電極７０へと流れる。ダイオード電流９０の経路は、寄生のボディダイオード（ボディ領域３０と半導体層２０とのｐｎ接合）を流れる電流９２の経路とは全く異なる。
　本実施形態の半導体素子１００によれば、ダイオード電流をｐｎ接合であるボディダイオードでなく、チャネル領域を介して流すので、ダイオードの立ち上がり電圧をボディダイオードの立ち上がり電圧よりも低くすることが可能となり、導通損失を低減できる。
　ｐｎ接合ダイオードの立ち上がり電圧は半導体材料のバンドギャップの大きさに依存する。炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が特に高く、本発明における立ち上がり電圧の低減はより効果的である。
　本実施形態の半導体素子１００では、チャネルエピ層５０を介してダイオード電流９０を流すので、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。チャネルエピ層を介して電流を流すダイオードの動作は、ｐｎ接合を介した正孔、電子によるバイポーラ動作でなく、ユニポーラ動作となるので、逆回復電流が軽減される。このため、逆回復電流損失の低減、スイッチング損失の低減、スイッチングの高速化が可能となる。
　スイッチング損失が低減すると、スイッチング周波数を上げることが可能になる。その結果、受動部品であるキャパシターのキャパシタンスの値および受動部品であるリアクトルのインダクタンスの値を小さくすることができるため、キャパシターとリアクトルの小型化とコストの低減が可能になる。また、部品点数が低減できることにより、回路の寄生インダクタンス、寄生リアクタンス、寄生抵抗の低減ができ、その結果、損失の低減が可能になり、また、ノイズの低減ができるためノイズフィルタを構成するキャパシターとリアクトルの小型化とコストの低減も可能になる。
　加えて、本実施形態の半導体素子１００を用いた場合、インバータ回路１０００の還流ダイオード素子１２００が不要となるので、部品点数を低減することが可能となり、その結果、回路コストの大幅な低減が可能となる。
　次に、図６を参照しながら、さらに、本実施形態の半導体素子１００の動作について説明する。
　図６は、チャネルエピ層５０とゲート絶縁膜６０との界面におけるコンダクションバンドエネルギー分布を説明するための図である。図６（ａ）は、コンダクションバンドエネルギー分布を計算するための構造モデルであり、図６（ａ）中のＡ－Ａ’ラインが、図６（ｂ）および（ｃ）の横軸［μｍ］に相当する。図６（ｂ）および（ｃ）は、それぞれ、順方向および逆方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示している。なお、図６（ｂ）および（ｃ）の縦軸は、コンダクションバンドエネルギー［ｅＶ］を表している。
　まず、順方向、すなわち、Ｖｄｓが０Ｖより大きい場合について説明する。図６（ｂ）に示すように、順方向の場合、チャネルエピ層５０のうち、ｐボディ領域（またはｐウェル）３０と接する領域のコンダクションバンドエネルギー（すなわち、チャネル領域５５のコンダクションバンドエネルギー）が、チャネルエピ層５０のうち、ソース領域４０上およびＪＦＥＴ領域（ドレイン領域）２２上の領域のコンダクションバンドエネルギーよりも高いため、キャリアが流れない。
　次いで、Ｖｇｓを０Ｖよりも正の方向に上げていくと、チャネル領域５５のコンダクションバンドエネルギーが下がり、チャネルエピ層５０のうち、ソース領域４０上の領域とチャネル領域５５との間の障壁がなくなる。したがって、ソース領域４０からチャネル領域５５へキャリアが流れ込む。
　次に、逆方向、すなわち、Ｖｄｓが０Ｖ以下の場合について説明する。Ｖｄｓが０Ｖの状態からスタートして、Ｖｄｓを０Ｖから下げていくと、図６（ｃ）に示すように、チャネルエピ層５０のうち、ＪＦＥＴ領域（ドレイン領域）２２上の領域のコンダクションバンドエネルギーが上がっていき、チャネル領域５５との障壁が低くなる。したがって、ＪＦＥＴ領域（ドレイン領域）２２上の領域からキャリア（電子）が流れ込む。
　すなわち、逆電流は、ボディダイオードを流れるよりも前に、チャネルエピ層５０（又はチャネル領域５５）に流れ始める。チャネルエピ層５０を流れるので、ＭＩＳＦＥＴ（またはＭＯＳＦＥＴ）の順方向電流と同じく、ユニポーラ動作である。したがって、逆回復電流も生じず、それゆえに、リカバリー損失を発生しない。また、ワイドバンドギャップ半導体であるＳｉＣのｐｎ接合の拡散電位に起因する立ち上がり電圧よりも低い立ち上がり電圧を持たせることができる。
　要約すると、本実施形態の半導体素子１００においては、図６（ｂ）に示すように、順方向ではゲート電圧の印加によってチャネル領域５５のコンダクションバンドエネルギーが低下して電流が流れる。一方、逆方向では、図６（ｃ）に示すように、ドレイン側のコンダクションバンドエネルギーが上昇することによって、チャネル・ドレイン間に存在するエネルギー障壁が低くなり、電流が流れる。
　次に、図７を参照しながら、半導体素子１００の特性について説明する。図７は、本願発明者が試作した半導体素子１００の室温におけるＩ－Ｖ特性を示している。試作した半導体素子１００は、ＭＩＳＦＥＴの一種であるＳｉＣを用いたＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ　Ｉｍｐｌａｎｔｅｄ　ＭＯＳＦＥＴ）であり、図５に示した構造と同じ構造を有している。図７のグラフの横軸はＶｄｓであり、縦軸はドレイン電極からソース電極へ「順方向」に流れる電流の値である。電流がソース電極からドレイン電極へ「逆方向」に流れるとき、その電流は負の値を有しているものとする。
　順方向（Ｖｄｓ＞０Ｖ）のＩ－Ｖ特性は、Ｖｇｓ＝０Ｖ、５Ｖ、１０Ｖ、１５Ｖ、２０Ｖの場合に測定されたカーブである。逆方向（Ｖｄｓ≦０Ｖ）のＩ－Ｖ特性は、Ｖｇｓ＝０Ｖの場合に測定されたカーブである。
　図７からわかるように、半導体素子１００では、逆方向電流の立ち上がり電圧（Ｖｆ０の絶対値）が、ＳｉＣのｐｎ拡散電位である２．７Ｖよりも小さい値（１Ｖ付近）である。逆方向電流の立ち上がり電圧（Ｖｆ０の絶対値）がボディダイオードの立ち上がり電圧よりも低いことから、ダイオード電流が、ｐｎ接合であるボディダイオードでなく、ＭＩＳＦＥＴのチャネル領域を介して流れていることがわかる。その結果、半導体素子１００を用いることにより導通損失を低減できる。ｐｎ接合ダイオードの立ち上がり電圧は半導体材料のバンドギャップの大きさに依存するので、炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が特に高く、本発明における立ち上がり電圧の低減はより効果的である。
　図８は、比較例として、Ｓｉを用いたＭＯＳＦＥＴの室温におけるＩ－Ｖ特性を示している。この比較例の場合、逆方向電流の閾値Ｖｆ０の絶対値は０．６Ｖである。このときの逆方向電流は、ボディダイオードを流れており、逆方向電流の立ち上がり電圧はボディダイオードのｐｎ接合の立ち上がり電圧である。比較例の場合、ＳｉはＳｉＣに比べ絶縁破壊電界が低いので、ＳｉＣと同じ耐圧を有するためには、少なくともドリフト層の膜厚を大きくし、ドリフト層の不純物濃度を小さくする必要がある。これにより、Ｓｉ－ＭＩＳＦＥＴは同じ耐圧を持つＳｉＣ－ＭＩＳＦＥＴに比べ導通損失が高くなる。また、Ｓｉはバンドギャップが１．１ｅＶと低いので、１５０℃程度でｐｎ接合のリーク電流が増大する。したがってＳｉ－ＭＩＳＦＥＴを用いる場合は動作温度が限定される。
　図９は、順方向電流の閾値電圧Ｖｔｈと、逆方向電流の立ち上がり電圧Ｖｆ０との相関図を示している。図９（ａ）は、試作品の実測値データに基づいた相関図である。このグラフでは、逆方向電流の立ち上がり電圧Ｖｆ０として、電流Ｉｄが２ｍＡに達したときの電圧を採用した。ボディ領域の不純物濃度およびゲート絶縁膜の厚さは条件を固定している。図９（ｂ）は、ＭＯＳＦＥＴ素子の幾つかのパラメータ（例えば、チャネルエピ層５０の厚さ又は濃度など）を変更した構造についてのシミュレーション結果に基づいた相関図である。
　図９（ａ）から理解できるように、Ｖｔｈが低いほど、｜Ｖｆ０｜も小さくなることがわかる。この傾向は、図９（ｂ）についても同様である。ここで、本実施形態の半導体素子１００において｜Ｖｆ０｜は小さいことが望ましいが、順方向電流の閾値電圧Ｖｔｈは２Ｖ以上あることが好ましい。その理由は次の通りである。
　図１に示したようなパワー回路であるインバータ回路１０００において一般的に使用する半導体素子（ＭＩＳＦＥＴ）１１００は、ノーマリーオフ（Ｖｔｈ＞０Ｖ）であることが好ましい。なぜならば、何らかの要因でゲート制御回路が故障し、ゲート電圧が０Ｖになってしまっても、ドレイン電流を遮断することができるので、安全だからである。また、ＭＩＳＦＥＴの閾値電圧は高温になると低下する。例えば、ＳｉＣ－ＭＯＳＦＥＴの場合、１００℃の温度上昇で約１Ｖ低下する場合がある。ここで、ノイズでゲートがオンになってしまわないようにノイズマージンを１Ｖとすれば、室温でのＶｔｈは２Ｖ（１Ｖ＋１Ｖ）以上に設定することが好ましい。
　したがって、順方向電流の閾値電圧Ｖｔｈはある程度高く、しかも、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）はできるだけ低くという、相反する要求を満たすことが求められる。
　本願発明者は、そのように相反する要求を満たすことができるかどうか鋭意検討した。種々の検討の結果、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）は、チャネル層の不純物濃度および厚さにより調節することができることを見出した。また、チャネル層を備えていない反転型のＭＩＳＦＥＴとは異なり、本発明の半導体素子におけるＭＩＳＦＥＴは、チャネル層を備えていることから、チャネル層の不純物濃度および厚さに加えて、ｐボディ領域の不純物濃度やゲート絶縁膜の膜厚を適切に選択することにより、順方向電流の閾値電圧Ｖｔｈと逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）とをそれぞれ独立に制御することができることを見出した。
　図３６は、本発明の半導体素子における、順方向電流の閾値電圧Ｖｔｈと逆方向電流の立ち上がり電圧Ｖｆ０の絶対値(｜Ｖｆ０｜）との相関を示す図である。図３６において、横軸は順方向電流の閾値電圧Ｖｔｈ、縦軸は逆方向電流の立ち上がり電圧Ｖｆ０の絶対値(｜Ｖｆ０｜）を示す。本図を得るために実施したシミュレーションにおいて、ｐ型ボディ領域（ウェル領域）の濃度は１×１０19ｃｍ-3、ゲート絶縁膜の厚さは７０ｎｍで固定している。他のパラメータの範囲は以下の通りである。
・チャネルエピ層の厚さ：２０～７０ｎｍ
・チャネルエピ層の濃度：１×１０17～４×１０18ｃｍ-3
　図３６から、例えば、チャネルエピ層の厚さを薄くし、かつチャネルエピ層の不純物濃度を高くすることにより、｜Ｖｆ０｜を一定にしながら、Ｖｔｈを大きくすることが可能であることがわかる。したがって、チャネルエピ層の不純物濃度と厚さを適度に設定することにより、Ｖｔｈと｜Ｖｆ０｜とをそれぞれ独立に制御することが可能である。
 例えばＶｔｈ＝５Ｖ、｜Ｖｆ０｜＝１Ｖに制御する場合のチャネルエピ層の厚さと不純物濃度の設定方法を、この図を用いて説明する。
　まず、Ｖｔｈ＝５Ｖと、｜Ｖｆ０｜＝１Ｖとの交点を通る相関直線に対応するチャネルエピ層の厚さを読み取る。図３６では約４０ｎｍと読み取ることができる。したがって、チャネルエピ層の厚さを４０ｎｍに設定する。次に上記のチャネルエピ層の厚さにおいて、Ｖｔｈ＝５Ｖとなる不純物濃度を設定すればよい。ここでは、データが存在する２点の濃度、すなわち７×１０17ｃｍ-3と１×１０18ｃｍ-3の中間をとって、約８．５×１０17ｃｍ-3に設定すればよい。
　このように、本発明にかかる半導体素子において、第２の炭化珪素半導体層（チャネルエピ層）の厚さと不純物濃度を調整することにより、チャネルを介したダイオードの立ち上がり電圧の絶対値が、ボディダイオードの立ち上がり電圧の絶対値よりも小さくなるように設定することができる。
　図１０Ａ～１０Ｄは、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲の値となるために、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物（ドナー）濃度Ｎ（ｃｍ-3）が取る必要のある条件の領域を示すグラフである。グラフの縦軸はチャネルエピ層の不純物濃度［ｃｍ-3］、横軸はチャネルエピ層の厚さ［ｎｍ］を示している。縦軸の例えば「１Ｅ＋２０」の標記は、１×１０20を意味している。図中の点はシミュレーションで得た値をプロットしたものである。本図を得るために実施したシミュレーションにおけるパラメータの範囲は以下の通りである。
・ゲート絶縁膜の厚さ：６０～１２０ｎｍ
・ｐ型ボディ領域（ウェル領域）の濃度：２×１０18～２×１０19ｃｍ-3
・チャネルエピ層の厚さ：１０～７０ｎｍ
・チャネルエピ層の濃度：１×１０17～１．５×１０19ｃｍ-3
　なお、いずれの場合も、順方向電流の閾値電圧Ｖｔｈが０Ｖ以上、すなわちＭＩＳＦＥＴがノーマリオフとなるように調整されている。
　図１０Ａから図１０Ｄにおいて、（ｉ）～（ｖ）はそれぞれ境界領域を示す直線である。これらの直線を式で表すと、以下の通りである。
　直線（ｉ）に対応する式：
Ｎ＝ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝－１．８２４
　直線（ｉｉ）に対応する式：
Ｎ＝ｂ0.6×ｄ＾ａ0.6
ｂ0.6＝７．６０９×１０20
ａ0.6＝－１．８８１、
　直線（ｉｉｉ）に対応する式：Ｎ＝ｂ1×ｄ＾ａ1
ｂ1＝２．１８８×１０20
ａ1＝－１．６８３、
　直線（ｉｖ）に対応する式：
Ｎ＝ｂ1.3×ｄ＾ａ1.3
ｂ1.3＝２．３９９×１０20
ａ1.3＝－１．７７４、
　直線（ｖ）に対応する式：
Ｎ＝ｂ2×ｄ＾ａ2
ｂ2＝５．７５４×１０20
ａ2＝－２．３８０
である。
ここで、＾は冪乗を示し、Ａ＾Ｂは、ＡBを意味する。
　例えば、０＜｜Ｖｆ０｜≦２．０Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｖ）で挟まれた領域にあること、すなわち、ｂ2×ｄ＾ａ2≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１０Ａ参照）。
　０＜｜Ｖｆ０｜≦１．３Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｉｖ）で挟まれた領域にあること、すなわち、ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１０Ｂ参照）。
　０＜｜Ｖｆ０｜≦１．０Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｉｉｉ）で挟まれた領域にあること、すなわち、ｂ1×ｄ＾ａ1≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１０Ｃ参照）。
　０＜｜Ｖｆ０｜≦０．６Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線(ｉ)と直線(ｉｉ)で挟まれた領域にあること、すなわち、ｂ0.6×ｄ＾ａ0.6≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１０Ｄ参照）。
　なお、シミュレーションのパラメータ範囲内でグラフを作成したが、シミュレーションのパラメータ範囲外の点であっても、Ｎとｄが上記の各領域に対応する数式で示された範囲内であれば、それぞれ、０＜｜Ｖｆ０｜≦２．０Ｖ、０＜｜Ｖｆ０｜≦１．３Ｖ、０＜｜Ｖｆ０｜≦１．０Ｖ、０＜｜Ｖｆ０｜≦０．６Ｖを満たすと考えられる。
　例えば、０＜｜Ｖｆ０｜≦０．６Ｖの特性を実現したい場合、直線（ｉ）と直線（ｉｉ）で挟まれた領域における、チャネルエピ層５０の厚さｄおよび不純物濃度Ｎを選択する。例えば、チャネルエピ層５０の不純物濃度と膜厚を、それぞれ、４×１０18ｃｍ-3、２０ｎｍと設定する。ここで、さらに所望のＶｔｈ（ここでは２Ｖ以上８Ｖ以下）が得られるように、ｐボディ領域３０の濃度、および、ゲート絶縁膜６０の膜厚を選択する。ｐボディ領域３０の不純物（アクセプタ）濃度を例えば１×１０19ｃｍ-3、および、ゲート絶縁膜６０の膜厚を例えば７０ｎｍに設定することにより、｜Ｖｆ０｜＝約０．５Ｖとすることが可能となり、Ｖｔｈも約３．８Ｖという値が得られる。
　ｐボディ領域３０の濃度やゲート絶縁膜６０の厚さは、要求されるデバイス性能や、製造プロセス上の制約を考慮した上で、適宜選択すればよい。
　チャネルエピ層の厚さｄは５ｎｍ以上であることが好ましい。チャネルエピ層の厚さｄを５ｎｍ以上にすると、成膜や加工プロセスのばらつきが生じても、チャネルエピ層が一部消失してしまうことがないためである。
　チャネルエピ層の厚さｄは１０ｎｍ以上であることがさらに好ましい。チャネルエピ層の厚さｄを１０ｎｍ以上にすると、チャネルエピ層の膜厚の均一性が向上する。
　チャネルエピ層の厚さｄは２０ｎｍ以上であることがさらに好ましい。チャネルエピ層の厚さｄを２０ｎｍ以上にすると、チャネルエピ層の膜厚の均一性がさらに向上し、チャネルエピ層成膜安定性が向上する。
　また、チャネルエピ層の厚さｄは２００ｎｍ以下であることが好ましい。チャネルエピ層の厚さｄが２００ｎｍ以下であると、ソース電極を形成するためにチャネルエピ層をエッチングする工程において、エッチングに長時間を要することがないためである。
　チャネルエピ層の厚さｄは１００ｎｍ以下であることがさらに好ましい。１００ｎｍ以下であると、ＭＩＳＦＥＴとして使用する場合の適度な閾値電圧Ｖｔｈと、還流ダイオードの小さな立ち上がり電圧｜Ｖｆ０｜とを容易に両立することができる。
　チャネルエピ層の厚さｄは７５ｎｍ以下であることがさらに好ましい。７５ｎｍ以下であると、ＭＩＳＦＥＴとして使用する場合の適度な閾値電圧Ｖｔｈと、還流ダイオードの小さな立ち上がり電圧｜Ｖｆ０｜とをさらに容易に両立することができる。
　室温におけるチャネルダイオードの立ち上がり電圧はできるだけ小さいことが好ましい。これにより、炭化珪素半導体のｐｎ接合に直接印加される電圧をボディダイオードの立ち上がり電圧（２．７Ｖ）以下に保つことができ、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。これについて、図５を用いて説明する。｜Ｖｆ０｜が例えば約０．６Ｖの場合、例えばソースに０Ｖ、ドレインに－０．６Ｖ以下の電位を与えるとダイオードとして機能する。この場合、電流はチャネル領域５５を介して経路９０で流れる。次に、ソースに０Ｖ、ドレインに－２．７Ｖの電位を与えた場合であっても、ダイオードの電流は経路９２を通らず、経路９０で流れる。この理由を以下に述べる。ソースに０Ｖ、ドレインに－２．７Ｖより大きい電位を与えた場合、まず経路９０に対してダイオード電流が流れる。ここで、基板１０およびドリフト層２０が経路９０に含まれている。ここで流れている電流をＩ、基板抵抗をＲｓｕｂ、ドリフト層２０のうち、ｐウェル領域３０より下の抵抗をＲｄとすると、ｐウェル領域３０とドレイン間において、Ｉ×（Ｒｓｕｂ＋Ｒｄ）の分だけ電圧降下が起こる。このとき、ｐウェル領域３０とドリフト層２０の間にかかる電圧は、ソース－ドレイン間電圧からＩ×（Ｒｓｕｂ＋Ｒｄ）を差し引いた電圧となる。つまり、ソース－ドレイン間電圧として、本来ボディダイオードに電流が流れうる２．７Ｖの電圧を印加しても、ボディダイオードに並列する形でチャネルダイオードが存在しているため、ソースドレイン間の電圧を｜Ｖｄｓ｜、ボディダイオードのｐｎ接合にかかる電圧をＶｐｎとすると、
　Ｖｐｎ＝｜Ｖｄｓ｜－Ｉ×（Ｒｓｕｂ＋Ｒｄ）
となる。経路９０で示されるチャネルダイオードの｜Ｖｆ０｜が小さいほど、同じ｜Ｖｄｓ｜に対してＩが大きくなるため、ボディダイオードのｐｎ接合にかかる電圧Ｖｐｎは小さくなる。そのため、ボディダイオードのｐｎ接合にかかる電圧Ｖｐｎが、本来ボディダイオードに電流が流れ始める２．７Ｖの電圧に到達しないので、ボディダイオードには電流が流れない。つまり、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。
　ＳｉＣはワイドギャップ半導体であるので、Ｓｉと比較して特に高温領域（３００℃以上）の環境温度での使用が可能となる高温環境においてもボディダイオードに電流が流れないようにするために、室温における｜Ｖｆ０｜は１．３Ｖ以下であることが好ましい。
　また、室温における｜Ｖｆ０｜は、１．０Ｖ未満であることが好ましく、０．６Ｖ未満であることが更に好ましい。室温における｜Ｖｆ０｜が１．０Ｖ未満であれば、ＳｉＣ－ＳＢＤ（逆方向電流の立ち上がり電圧：１．０Ｖ程度）を還流ダイオード素子として用いた場合よりも優れた動作が実現する。また、室温における｜Ｖｆ０｜が０．６Ｖ未満であると、Ｓｉ－ｐｉｎダイオード（逆方向電流の立ち上がり電圧：０．６Ｖ程度）を還流ダイオード素子として用いた場合よりも優れた動作が実現する。
　図１１は、本実施形態の半導体素子１００を用いた電力変換回路（ここでは、インバータ回路）２００、負荷５００、電源２０００及びコントローラを示している。本実施形態の半導体素子１００は、還流ダイオード融合型のＭＩＳＦＥＴであるので、図１に示した還流ダイオード素子１２００が不要となる。したがって、図１では、１つのインバータ回路１０００において半導体素子１１００が６個と還流ダイオード素子１２００が６個の合計１２個の素子が必要であったが、図１１に示した本実施形態の半導体素子１００を用いると合計６個の素子でインバータ回路２００を構築することができる。コントローラが本発明における電位設定部に相当する。コントローラは、各半導体素子１００のゲートに印加される電位を制御する。コントローラは、各半導体素子のゲートの電位を、例えば、Ｖｇｓ＞Ｖｔｈと、Ｖｇｓ＝０Ｖとを切り替えるように制御する。
　半導体素子１００及びコントローラが、本発明の半導体装置に相当する。本発明の半導体装置は、電源２０００と電気的に接続される端子を備える。また、本発明の半導体装置は、誘導性の負荷５００と電気的に接続される端子を備える。
　本実施形態のインバータ回路２００では部品点数が半分になることにより、コストの大幅な低減を図ることができる。また、部品点数が少なくなることにより、インバータ回路１０００と比較して、各素子の損失（接続損失など）を低減することができ、その結果、インバータ回路２００の性能を向上させることができる。加えて、本実施形態の構成では、インバータ回路１０００と比較して、部品点数が半分になることで、インバータ回路２００を小型化・軽量化させることができ、あるいは、ノイズ低減を図ることが可能となる。
　さらに、部品点数が少なくなることによって、寄生のＣ（容量）及び／または寄生のＬ（インダクタンス）を低減することができるので、その点でも、損失を低減でき、そして、電磁妨害（ＥＭＩ：Ｅｌｅｃｔｒｏ　Ｍａｇｎｅｔｉｃ　Ｉｎｔｅｒｆｅｒｅｎｃｅ）の問題（ノイズの問題）を緩和することができる。さらに、損失を低減できることから、インバータ回路２００において発生熱量を減らすことができ、それゆえに、ヒートシンクを小型化でき、あるいは、冷却化手段の対策を容易にすることが可能となる。そして、損失を低減できると、周波数を上げることができ、例えば周波数を２倍にすることができれば、それにより、使用するコンダクタ素子（Ｃ）、インダクタ素子（Ｌ）の体積を１／２にすることが可能となり、その結果、使用する素子の小型化・軽量化と、コスト低減を図ることができる。
　なお、本実施形態ではインバータ回路を例にして説明したが、本実施形態の半導体素子１００は、広く電力変換器（例えば、インバータ、コンバータ、マトリックスコンバータ等）に用いることができる。また、半導体素子１００が使用できる用途であれば、電力変換回路に限らず、他の回路（例えば、ロジックなどのデジタル回路等）に用いることができる。電源は、直流電源に限定されず、交流電源でもよい。回路の用途によって、適宜選択することができる。
　次に、図１２から図１６を参照しながら、本実施形態の半導体素子１００の説明をさらに続ける。
　本願発明者は、チャネルエピ層５０がある場合とない場合との特性の差異をシミュレーション解析により検討した。
　図１２は、シミュレーションで使用した、チャネルエピ層５０がない半導体素子（反転型ＭＩＳＦＥＴ）の構造を示す断面図である。
　図１３は、シミュレーションで解析した逆方向電流のＩｄ－Ｖｄｓ特性（Ｉｄ；ドレイン電流、Ｖｄｓ；ドレイン電圧）を示している。ここで、Ｖｇｓは０Ｖである。図１３（ａ）は、リニアな目盛で表しており、図１３（ｂ）は、対数目盛（片対数）で表している。また、曲線Ｉがチャネルエピ層ありの場合の結果で、曲線ＩＩはチャネルエピ層なしの場合の結果である。
　曲線Ｉおよび曲線ＩＩについての半導体素子１００も、共に、Ｖｔｈ＝約３．５Ｖになるようにしている。共通条件としては、ゲート絶縁膜６０の膜厚は７０ｎｍ、チャネル長Ｌｇは０．５μｍである。また、ＪＦＥＴ領域２２の不純物濃度は、１×１０17ｃｍ-3である。
　図１３から理解できるように、順方向電流の閾値電圧Ｖｔｈがほぼ同じでも、逆方向電流は、チャネルエピ層がある場合（曲線Ｉ）の方が流れやすいことがわかる。したがって、本発明では、ＭＩＳＦＥＴのチャネル領域をチャネル層内に形成する。
　さらに、図１４および図１５を参照しながら説明を続ける。図１４は、逆方向特性（逆方向電流が流れる時の特性）におけるチャネル横方向のＥｃ分布を示すグラフである。なお、「Ｅｃ」は、「Ｃｏｎｄｕｃｔｉｏｎ　Ｂａｎｄ　Ｅｎｅｒｇｙ」の略語である。図中のΦは、ＪＦＥＴ領域側のＥｃとチャネル領域中の最大のＥｃの差であるエネルギー障壁を表す。図１４（ａ）および図１５（ａ）は、チャネルエピ層なしの場合の結果で、図１４（ｂ）および図１５（ｂ）は、チャネルエピ層ありの場合の結果である。チャネルエピあり・無しの半導体素子１００の両者とも、Ｖｔｈ＝約３．５Ｖで比較している。
　逆方向に流れる電子はＪＦＥＴ領域側からチャネル領域のＥｃを飛び越えてソース領域上に流れる。図に示すように、Ｖｄｓを下げるとＪＦＥＴ側のＥｃは上昇し、エネルギー障壁Φが低下し、ＶｄｓがＶｆ０以下になると、電子がエネルギー障壁Φを超えて流れるようになる。
　図１５は、順方向特性におけるチャネル横方向Ｅｃ分布を示すグラフである。図１５に示すΦはソース領域上のＥｃとチャネル領域の最大のＥｃの差であるエネルギー障壁を表す。順方向に流れる電子は、ソース領域上からチャネル領域の最大のＥｃを飛び越えてＪＦＥＴ領域に流れる。図１５に示すように、Ｖｇｓを上げるとチャネル領域のＥｃが低下し、エネルギー障壁Φが低下する。ＶｇｓがＶｔｈ以上になると、電子がエネルギー障壁Φを超えて流れる。
　図１４（ａ）および（ｂ）を比べると、Ｖｔｈが同じであれば、チャネルエピ層なしの場合（図１４（ａ））の方が、チャネルエピ層ありの場合（図１４（ｂ））よりも、エネルギー障壁φが高いことがわかる。したがって、チャネルエピ層ありの構成の半導体素子１００の方が逆方向電流は流れやすい。
　図１６は、チャネル界面ＥｃのＶｇｓ依存性を示すグラフである。図１６中の曲線Ｉがチャネルエピ層ありの場合の結果で、曲線ＩＩがチャネルエピ層なしの場合の結果である。図１６から、曲線ＩのＥｃは曲線ＩＩより低いので｜Ｖｆ０｜が低く、逆電流が流れやすいことが判る。
　半導体素子１００においては、Ｖｔｈが同じでも、チャネルエピ層ありの方がＶｇｓ＝０Ｖでのチャネル領域のコンダクションバンドエネルギーの障壁（φ）が低く、逆方向電流が流れやすい。
　図１１に示す本発明の電力変換器（インバータ回路２００）は、例えば図１７に示す従来の回路構成において、還流ダイオード素子と接続されたハイサイドＭＩＳＦＥＴ　ＨおよびローサイドＭＩＳＦＥＴ　Ｌを、本実施形態の半導体素子１００で置き換えることによって実現される。本発明の電力変換器によれば、ＭＩＳＦＥＴのボディダイオードに比べて、逆回復電流のピーク値（図１８の９８）を減らすことができる。その結果、スイッチング損失を大幅に低減でき、さらに、ノイズの発生を抑制することができる。本発明の電力変換器によれば、ＭＩＳＦＥＴのｐｎ接合ダイオード（ボディダイオード）を還流ダイオードとして用いる場合に比べて、閾値の絶対値｜Ｖｆ０｜が低く、それゆえ、導通損失を低減することができる。
　なお、上述の実施形態では、電力変換器としてインバータ回路２００を例示して説明したが、本実施形態の構成はそれに限定されない。図１９は、本実施形態の半導体素子１００を含む昇降圧コンバータ２１０の回路図である。コントローラが本発明における電位設定部に相当する。
　この昇降圧コンバータ２１０は、半導体素子１００から構成されているので、上述した効果を得ることができる。すなわち、ボディダイオードに比べて逆回復電流が低減できるので、スイッチング損失を大幅に低減でき、さらに、ノイズの発生を抑制することができる。そして、ＭＩＳＦＥＴのボディダイオードに比べて、閾値の絶対値｜Ｖｆ０｜が低く、それゆえ、導通損失を低減することができる。なお、昇降圧コンバータ２１０におけるタイミングチャートは、図１８に示したタイミングチャートのピーク電流９８が低減されたものと同様または類似のものである。
　加えて、図２０は、本実施形態の半導体素子１００を含む昇圧コンバータ２２０の回路図である。図１９に示した構成における上アームの半導体素子１００におけるゲートとソースがショートした構成となっている。詳述すると、コンバータ２２０は、上アームがダイオードであり、下アームがスイッチとなった昇圧コンバータである。コントローラが本発明における電位設定部に相当する。
　次に、図２１、および、図２２から図２５を参照しながら、本実施形態の半導体素子１００の構造と製造方法を詳述する。
　図２１に示した半導体素子１００は、縦型のＤＭＩＳＦＥＴの構造を有しており、基本的に、図５に示した構成と同じである。「ＤＭＩＳＦＥＴ」は、Ｄｏｕｂｌｅ－ｉｍｐｌａｎｔｅｄ－ＭＩＳＦＥＴの略である。
　図５に示した構造と異なる点は、ゲート電極６５の上に層間絶縁膜６７が形成されており、そして、ソース電極４５および層間絶縁膜６７の上に、ソース配線（又はソースパッド）４７が形成されている点である。なお、ドレイン電極７０の裏面に、ダイボンド用の裏面電極７２が形成されている点も異なる。ダイボンド用の裏面電極７２は、例えば、Ｔｉ／Ｎｉ／Ａｇの積層電極である。
　続いて図２１に示した半導体素子１００の製造方法を説明する。まず、図２２（ａ）に示すように、基板１０を準備する。基板１０は、例えば、低抵抗のｎ型４Ｈ－ＳｉＣオフカット基板である。
　次に、図２２（ｂ）に示すように、基板１０の上に高抵抗のドリフト領域２０をエピタキシャル成長する。ドリフト領域２０は、例えば、ｎ型４Ｈ－ＳｉＣを用いる。次に、図２２（ｃ）に示すように、ドリフト領域２０の上に、例えばＳｉＯ2からなるマスク８１を形成し、例えばＡｌまたはＢのイオン８２をイオン注入する。
　イオン注入後、マスク８１を除去し、例えば１７００℃程度の高温において不活性雰囲気中で活性化アニールを行うと、図２３（ａ）に示すように、ｐウェル領域（ボディ領域）３０が形成される。
　続いて、図２３（ｂ）に示すように、マスク（不図示）を用いてｐウェル領域３０に、例えば窒素をイオン注入することによってソース領域４０を形成し、例えばＡｌを注入することによってコンタクト領域３２を形成する。イオン注入後に、マスクを除去して活性化アニールを行う。
　なお、ここでは図２３（ａ）で示した工程で活性化アニールを実施したが、図２３（ａ）の工程では実施せず、図２３（ｂ）の工程における活性化アニールで兼用してもよい。
　次に、図２３（ｃ）に示すように、ｐウェル領域３０、ソース領域４０およびコンタクト領域３２を含むドリフト領域２０の表面全体に、炭化珪素を用いてエピタキシャル層（チャネルエピ層）５０を成長させる。本実施形態では、チャネルエピ層５０の不純物濃度N（ｃｍ-3）および厚さｄ（ｎｍ）を、例えば以下の条件を満たす範囲に調整する。
ｂ1×ｄ＾ａ1≦Ｎ＜ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝－１．８２４
ｂ1＝２．１８８×１０20
ａ1＝－１．６８３
　次いで、図２４（ａ）に示すように、チャネルエピ層５０の所定部位をドライエッチングした後、例えば熱酸化によって、チャネルエピ層５０の表面にゲート絶縁膜６０を形成する。その後、図２４（ｂ）に示すように、ゲート絶縁膜６０の表面に、リンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜６４を堆積する。多結晶シリコン膜６４の厚さは、例えば、５００ｎｍ程度である。
　次に、図２４（ｃ）に示すように、マスク（不図示）を用いて、多結晶シリコン膜６４をドライエッチングすることにより、所望の領域にゲート電極６５を形成する。続いて、図２５（ａ）に示すように、ゲート電極６５の表面およびドリフト領域２０の表面を覆うように、例えばＳｉＯ2を用いた層間絶縁膜６７をＣＶＤ法によって堆積する。層間絶縁膜６７の厚さは、例えば、１．５μｍである。
　次に、図２５（ｂ）に示すように、マスク（不図示）を用いて、ドライエッチングにより、コンタクト領域３２の表面上と、ソース領域４０の一部の表面上との層間絶縁膜６７を除去することによって、ビアホール６８が形成される。
　その後、図２５（ｃ）に示すように、例えば厚さ５０ｎｍ程度のニッケル膜を、層間絶縁膜６７上に形成し、次いで、エッチングによって、ビアホール６８の内部およびその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で例えば９５０℃、５分間の熱処理によって、ニッケルを炭化珪素表面と反応させることによって、ニッケルシリサイドで構成されるソース電極４５を形成する。なお、基板１０の裏面にも、例えばニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させて、ドレイン電極７０を形成する。
　続いて、層間絶縁膜６７およびビアホール６８の上に、厚さ４μｍ程度のアルミニウムを堆積し、所望のパターンにエッチングすると、図２１に示したように、ソース配線（又はソースパッド）４７が得られる。なお、図示しないが、チップ端にゲート電極と接触するゲート配線（またはゲートパッド）も他の領域に形成する。さらに、ドレイン電極７０の裏面に、ダイボンド用の裏面電極７２として、例えばＴｉ／Ｎｉ／Ａｇを堆積する。このようにして、図２１に示した半導体素子１００が得られる。
　次に、図２６、および、図２７から図３０を参照しながら、本実施形態の他の半導体素子１００’の構造と製造方法を詳述する。
　図２６に示した半導体素子１００’は、縦型トレンチＭＩＳＦＥＴの構造を有している。図２６に示した半導体素子１００’は、トレンチ（凹部）が形成された形態である点が、図５または図２１に示した半導体素子１００の構成と異なるが、図２６に示した半導体素子１００’の形態でも、上述した本実施形態の効果を得ることができる。
　続いて図２６に示した半導体素子１００’の構造の説明も兼ねつつ、当該半導体素子１００’の製造方法を説明する。
　まず、図２７（ａ）に示すように、基板１０を準備する。基板１０は、例えば、低抵抗のｎ型４Ｈ－ＳｉＣオフカット基板である。次に、図２７（ｂ）に示すように、基板１０の上に、高抵抗のドリフト領域２０をエピタキシャル成長する。ドリフト領域２０は、例えば、ｎ型４Ｈ－ＳｉＣを用いる。
　次に、図２７（ｃ）に示すように、ドリフト領域２０の表面の上に、例えば、厚さ０．５μｍ～１μｍ程度のｐベース層（ボディ領域）３０をエピタキシャル成長させる。続いて、図２８（ａ）に示すように、ｐベース層３０の表面に、例えば窒素のイオン注入によって、あるいは、エピタキシャル成長によって、高濃度のｎ+ソース領域４０を形成する。加えて、例えばＡｌのイオン注入によってｎ+ソース領域４０の表面から、ｐベース層３０に到達するｐ型のコンタクト領域３２を形成する。ここで、活性化アニールは、例えば不活性雰囲気中で１７００～１８００℃程度で３０分程度実行する。
　次に、図２８（ｂ）に示すように、マスク（不図示）を用いて、炭化珪素をドライエッチングすることによって、所望の領域にトレンチ６９を形成する。トレンチ６９は、ｎ+ソース領域４０およびｐベース層３０を貫通し、ドリフト領域２０に到達する凹部である。
　次に、図２８（ｃ）に示すように、トレンチ６９の側面を含む領域上に、炭化珪素層（チャネルエピ層）５０をエピタキシャル成長させる。本実施形態では、チャネルエピ層５０の不純物濃度N（ｃｍ-3）および厚さｄ（ｎｍ）を、例えば以下の条件を満足する範囲に調整する。
ｂ1×ｄ＾ａ1≦Ｎ＜ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝－１．８２４
ｂ1＝２．１８８×１０20
ａ1＝－１．６８３
　チャネルエピ層５０は、前述した通り、不純物濃度が厚さ方向に変化する構造を有していてもよい。
　次いで、図２９（ａ）に示すように、チャネルエピ層５０をドライエッチングによって、所望のパターンに形成した後、例えば熱酸化によってゲート絶縁膜６０を形成する。
　続いて、図２９（ｂ）に示すように、ゲート絶縁膜６０の表面に、例えばリンを７×１０20ｃｍ-3程度ドーピングした厚さ５００ｎｍ程度の多結晶シリコン膜を堆積し、次いで、所望のパターンにドライエッチングすることによって、ゲート電極６５を形成する。
　次に、図３０（ａ）に示すように、ゲート電極６５の表面に、層間絶縁膜６７として、例えば厚さ１．５μｍのＳｉＯ2を堆積し、次いで、ドライエッチングすることによって、コンタクト領域３２の表面およびソース領域４０の一部の表面にある層間絶縁膜６７を除去する。このようにして、コンタクト領域３２とソース領域４０の一部とを露出させるビアホールを形成する。
　その後、図３０（ｂ）に示すように、例えば厚さ５０ｎｍ程度のニッケル膜を、層間絶縁膜６７上に形成し、次いで、エッチングによって、ビアホールの内部およびその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で例えば９５０℃、５分間の熱処理によって、ニッケルを炭化珪素表面と反応させることによって、ニッケルシリサイドで構成されるソース電極４５を形成する。なお、基板１０の裏面にも、例えばニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させて、ドレイン電極７０を形成する。
　続いて、層間絶縁膜６７およびビアホールの上に、例えば厚さ４μｍ程度のアルミニウムを堆積し、所望のパターンにエッチングすると、図２６に示したように、ソース配線（又はソースパッド）４７が得られる。なお、図示しないが、チップ端にゲート電極と接触するゲート配線（またはゲートパッド）も他の領域に形成する。さらに、ドレイン電極７０の裏面に、ダイボンド用の裏面電極７２として、例えばＴｉ／Ｎｉ／Ａｇを堆積する。このようにして、図２６に示した半導体素子１００’が得られる。
　従来技術における半導体素子とダイオード素子の組み合わせを図３１から図３４に示し、本発明と比較し本発明の効果を説明する。
　図３１は、Ｓｉ－ＭＯＳＦＥＴの単体の場合の等価回路である。Ｄはドレイン端子、Ｓはソース端子、Ｇはゲート端子である。Ｉｆは順方向電流、Ｉｒは逆方向電流である。この回路では、還流電流が逆方向電流ＩｒとしてＳｉ－ＭＯＳＦＥＴの内部のボディダイオードを流れる。ボディダイオードはバイポーラ素子であるので、逆回復電流が流れるため、スイッチング損失が大きく、スイッチング時間も大きい。これに対し、本発明の半導体素子は、逆方向電流はユニポーラ動作をするチャネル層を流れるため、逆回復電流が非常に小さくなる。そのため、スイッチング損失は小さく、スイッチング時間も短いという効果がある。
　図３２は、Ｓｉ－ＭＯＳＦＥＴと還流ダイオード素子の組み合わせの等価回路を示す。図３２の還流ダイオード素子はＳｉ－ｐｉｎダイオードである。還流ダイオード素子がバイポーラ素子であるため、図３１の回路と同様に、逆回復電流が流れる。このため、スイッチング損失が大きく、スイッチング時間も大きい。
　これに対し、本発明の半導体素子によれば、前述したように、逆回復電流が非常に小さく、スイッチング時間も短い。また、図３２で示す回路構成では、還流ダイオード素子を別の部品として用意し、Ｓｉ－ＭＯＳＦＥＴと接続しているため、部品数が２個必要であるが、本発明では、そのような還流ダイオード素子は不要であるため、部品点数の低減が可能となる。
　図３３は、Ｓｉ－ＭＯＳＦＥＴとＳｉＣ－ＳＢＤの組み合わせの等価回路である。図３３の還流ダイオード素子はＳｉＣ－ＳＢＤである。Ｓｉ－ＭＯＳＦＥＴのドレイン側に直列にチェナーダイオードが設置されている。チェナーダイオードは逆方向電流を還流ダイオードに流すために必要となる。Ｓｉ－ＭＯＳＦＥＴにはｐｎ接合のボディダイオードが内蔵されており、この｜Ｖｆ０｜は約０．６Ｖである。還流ダイオードの｜Ｖｆ０｜は約１Ｖである。
　もしチェナーダイオードがないと、逆方向電流が流れるときに、Ｖｆ０の絶対値が低い方に電流が流れるため、還流ダイオードには流れずＳｉ－ＭＯＳＦＥＴのボディダイオードを流れる。逆方向電流がＳｉ－ＭＯＳＦＥＴのボディダイオードに流れることを防ぐためにチェナーダイオードが設置されている。
　順方向電流が流れるときは、チェナーダイオードの導通損失が発生し、またスイッチング時にもチェナーダイオードのスイッチング損失が発生する。還流ダイオードは寄生キャパシタンスを持つので、寄生キャパシタンスに蓄積されるエネルギーはスイッチング時にスイッチング損失の増加を伴う。
　これに対し、本発明の半導体素子によれば、Ｓｉ－ＭＯＳＦＥＴとＳｉＣ－ＳＢＤの組み合わせで発生する、チェナーダイオードの導通損失とスイッチング損失および、還流ダイオードの寄生キャパシタンスによる損失は発生しない。このため、損失の低減が可能となる。また、図３３の構成では、部品点数が３個であるが、本発明では１個でよいので、１／３の部品点数の低減が可能となる。
　図３４は、Ｓｉ－ＩＧＢＴと還流ダイオードの組み合わせの等価回路である。図３４の還流ダイオードはＳｉ－ｐｉｎダイオードである。この組み合わせの場合は、半導体素子もダイオード素子もバイポーラ素子であるので、スイッチング時に半導体素子にテール電流が流れスイッチング損失が大きく、スイッチング時間は長い。また、ダイオードは逆回復電流が大きいため、スイッチング損失が大きく、スイッチング時間は長い。
　これに対し、本発明の半導体素子によれば、スイッチング損失は小さく、スイッチング時間は短い。部品点数は、従来技術では２個、本発明では１個の構成であるので、部品点数の低減が可能である。
　以上、本発明の半導体装置を使用すれば、還流ダイオードが不要になることを示したが、本発明の半導体装置に内蔵されるチャネル領域を流れるダイオードの電流容量より要求される負荷電流が大きい場合には、還流ダイオード素子を追加してもよい。この場合、負荷電流は、本発明の半導体装置と還流ダイオード素子の両方を流れるため、還流ダイオード素子の電流容量は、従来技術における還流ダイオード素子の電流容量より小さくしてもよい。このため、還流ダイオードのチップ面積の低減と、これによるコストの低減が可能になる。
　以上、本発明を好適な実施形態について説明してきたが、こうした記述は発明に対する限定事項ではなく、勿論、上記の実施形態に対する種々の改変が可能である。
　図３５は図５の構成に対する改変例を示した断面図である。図３５の例は、チャネルエピ層５０の上面がｎ+ソース領域４０、ｐコンタクト領域３２の上面と同一面上に存在するという点で図５の構成と異なる。本改変例の半導体素子１０１は、例えば、ボディ領域３０を形成した後にチャネルエピ層５０を形成する工程、該当箇所にｎ+ソース領域４０、ｐコンタクト領域３２を形成する工程を順次実行することで実現できる。
 　なお、チャネルエピ層５０の代わりに該当部分にｎ型の不純物を注入したイオン注入層を用いてもよい。すなわち、本発明において、ボディ領域およびソース領域の少なくとも一部に接して形成された「第２の炭化珪素半導体層」は、ドリフト層（第１の炭化珪素半導体層）上にエピタキシャル成長によって形成された層には限定されず、第１の炭化珪素半導体層の表面のうち不純物イオンが注入された領域であってもよい。例えば、図２３（ｂ）の工程の後で、第１の炭化珪素半導体層（ドリフト層）２０の表面（基板１０に接する面ではなく、その反対側の面）に対して、例えば窒素やリンのイオンを注入する。このとき、第１の炭化珪素半導体層２０の表面に位置するボディ領域３０の内側であって、ボディコンタクト領域３２およびソース領域４０が形成されていない領域がチャネル領域となる。このチャネル領域に例えば窒素やリンをイオン注入することで、ｎ型不純物であるドナーと、ｐ型不純物であるアクセプタが共存することになる。ここで、ドナー濃度Ｎｄとアクセプタ濃度Ｎａの差（Ｎｄ－Ｎａ＝Ｎ）が、例えば以下の条件を満足するように、イオン注入ドーズ量や注入エネルギーを決定する。
ｂ1×ｄ＾ａ1≦Ｎ＜ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝－１．８２４
ｂ1＝２．１８８×１０20
ａ1＝－１．６８３
　ｄはイオン注入によって形成された第２の炭化珪素半導体層の厚さである。本実施形態における「ｄ」は、Ｎｄ＞Ｎａの関係を満足する注入領域の厚さであると定義する。すなわち、ｄは、Ｎｄ＞Ｎａの関係を満足する注入領域の、基板１０に垂直な方向におけるサイズであり、第１の炭化珪素半導体層（ドリフト層）２０の表面からＮｄ＝Ｎａとなる位置までの距離（深さ）にほぼ等しい。
　本発明の半導体素子において、ソース電極からチャネル層を介してドレイン電極に電流が流れるダイオードの立ち上がり電圧は、例えば、Ｖｇｓが０Ｖのときに測定すればよい。
　本発明の半導体装置、半導体素子におけるボディダイオードには、Ｖｇｓを十分にマイナスに設定して（例えばＶｇｓ＝－２０Ｖ）、ＭＩＳＦＥＴのチャネル領域が完全にオフ、すなわち導通していない状態において、Ｖｄｓ＜０となる電圧を印加することにより電流を流すことができる。この状態において、ボディダイオードの立ち上がり電圧を測定することができる。
　チャネル層として炭化珪素層を用いたＭＩＳＦＥＴにおいて、室温における、０ボルト≦Ｖｇｓ＜Ｖｔｈのとき、例えばＶｇｓが０Ｖでの逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が、上記の測定方法により求めたボディダイオードの立ち上がり電圧よりも小さければ、ソース電極からチャネル層を介してドレイン電極に電流が流れるダイオードとして機能しているとみなすことができる。
　なお、これまで２．７Ｖとして記載してきたボディダイオードの立ち上がり電圧は、作成された素子のパラメータによって若干変動するため、適宜読み替える必要がある。また、ＭＩＳＦＥＴに対してＶｇｓ＝０の電圧を印加していても、チャネルが十分にオフできない場合や、ボディダイオードのｐｎ接合に欠陥がある場合、リーク電流がドレイン－ソース間に流れることがある。この場合はボディダイオードの立ち上がり電圧の絶対値より小さい電圧領域においても、若干のリーク電流が観測され、見かけ上の立ち上がり電圧の値が変化することがある。
　上記のリーク電流がある場合に、チャネルダイオードとして機能しているか否かを判断するためには、例えば下記の方法が有効である。Ｖｇｓ＝０Ｖのときにソース電極からドレイン電極に流れるダイオードの電流が１Ａ流れるときの電圧が、上記の（Ｖｇｓを十分にマイナスに設定してＶｄｓ＜０となる電圧を印加して電流を流すことにより決定した）立ち上がり電圧より大きい場合は、ボディダイオードに電流が流れていると判断できる。またＶｇｓ＝０Ｖのときにソース電極からドレイン電極に流れるダイオードの電流が１Ａ流れるときの電圧が、上記の（Ｖｇｓを十分にマイナスに設定してＶｄｓ＜０となる電圧を印加して電流を流すことにより決定した）立ち上がり電圧より小さい場合は、チャネルダイオードに電流が流れていると判断できる。
　本発明によれば、部品点数を増やすことなく、ＳｉＣ半導体装置の結晶劣化の進行を抑制することが可能な半導体素子を提供することができる。
　　１０、１１０　基板（炭化珪素半導体基板）
　　２０、１２０　第１の炭化珪素半導体層（ドリフト層）
　　２２　ＪＦＥＴ領域
　　３０、１３０　ボディ領域（ウェル領域）
　　３２、１３２　ボディコンタクト領域（コンタクト領域）
　　４０、１４０　ソース領域
　　４５、１４５　ソース電極
　　４７　ソース配線（ソースパッド）
　　５０、１５０　第２の炭化珪素半導体層またはチャネル層（チャネルエピ層）
　　５５　チャネル領域
　　６０、１６０　ゲート絶縁膜
　　６４　多結晶シリコン膜
　　６５、１６５　ゲート電極
　　６７　層間絶縁膜
　　６８　ビアホール
　　６９　トレンチ
　　７０、１７０　ドレイン電極
　　７２　裏面電極
　　８１　マスク
　　９０　ダイオード電流
　１００　半導体素子
　１００’　半導体素子
　１０１　半導体素子
　１０２　半導体素子
　１１２　基板
　１８０、１８１、１８２　ボディダイオード
　２００　電力変換回路（インバータ回路）
　２１０　昇降圧コンバータ
　２２０　昇圧コンバータ
　５００　負荷
１０００　インバータ回路
１１００　半導体素子
１１１０　半導体素子
１２００　還流ダイオード素子
１５００　負荷
２０００　直流電源
２１００　誘導性負荷
２２００　コントローラ

Claims (46)

  1. 　金属－絶縁体－半導体電界効果トランジスタを含む半導体素子と、
    　前記半導体素子の電位を設定する電位設定部と、
    を備える半導体装置であって、
    　前記金属－絶縁体－半導体電界効果トランジスタは、
    　第１導電型の半導体基板と、
    　前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
    　前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、
    　前記ボディ領域内に位置する第１導電型のソース領域と、
    　前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、
    　前記第２の炭化珪素半導体層上のゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極と、
    　前記ソース領域に接触するソース電極と、
    　前記半導体基板の裏面に設けられたドレイン電極と
    　を備え、
    　前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
    　前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
    　前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
    　前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
    　前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
    　前記電位設定部は、
    　トランジスタ動作ＯＮモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通させ、
    　トランジスタ動作ＯＦＦモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、前記金属－絶縁体－半導体電界効果トランジスタを、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる、半導体装置。
  2. 　前記ダイオードの立ち上がり電圧の絶対値は前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい、請求項１に記載の半導体装置。
  3. 　前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である、請求項２に記載の半導体素子。
  4. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である請求項２に記載の半導体装置。
  5. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である請求項２に記載の半導体装置。
  6. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である請求項２に記載の半導体装置。
  7. 　金属－絶縁体－半導体電界効果トランジスタを含む半導体素子であって、
    　前記金属－絶縁体－半導体電界効果トランジスタは、
    　第１導電型の半導体基板と、
    　前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
    　前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、
    　前記ボディ領域内に位置する第１導電型のソース領域と、
    　前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、
    　前記第２の炭化珪素半導体層上のゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極と、
    　前記ソース領域に接触するソース電極と、
    　前記半導体基板の裏面に設けられたドレイン電極と
    　を備え、
    　前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
    　前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
    　前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
    　前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
    　前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、
    　Ｖｇｓ≧Ｖｔｈの場合、
    　前記金属－絶縁体－半導体電界効果トランジスタは、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通し、
    　０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、
    　前記金属－絶縁体－半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、
    　前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい、半導体素子。
  8. 　前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である、請求項７に記載の半導体素子。
  9. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である請求項７に記載の半導体素子。
  10. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である請求項７に記載の半導体素子。
  11. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である請求項７に記載の半導体素子。
  12. 　ゲート電極、ソース電極、ドレイン電極、およびチャネル領域を有するトランジスタを含む半導体素子と、
    　前記ゲート電極の電位を設定する電位設定部と、
    を備え、
    　前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
    　前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
    　前記トランジスタのゲート閾値電圧をＶｔｈ、
    　前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
    　前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
    　前記電位設定部は、
    　トランジスタ動作ＯＮモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記チャネル領域を介して前記ドレイン電極と前記ソース電極との間を導通させ、
    　トランジスタ動作ＯＦＦモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、前記トランジスタを、前記ソース電極から前記チャネル領域を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる半導体装置に用いられる、請求項７に記載の半導体素子。
  13. 　金属－絶縁体－半導体電界効果トランジスタを含む半導体素子であって、
    　前記金属－絶縁体－半導体電界効果トランジスタは、
    　第１導電型の半導体基板と、
    　前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
    　前記第１の炭化珪素半導体層内に位置する第２導電型のボディ領域と、
    　前記ボディ領域内に位置する第１導電型のソース領域と、
    　前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、
    　前記第２の炭化珪素半導体層上のゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極と、
    　前記ソース領域に接触するソース電極と、
    　前記半導体基板の裏面に設けられたドレイン電極と
    　を備え、
    　前記第２の炭化珪素半導体層は、第１導電型不純物がドープされた少なくとも１つの不純物ドープ層を含み、前記第２の炭化珪素半導体層における不純物濃度の平均をＮ（ｃｍ-3）、厚さをｄ（ｎｍ）とすると、Ｎおよびｄが、
    ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0
    ｂ0＝１．３４９×１０21
    ａ0＝－１．８２４
    ｂ1.3＝２．３９９×１０20
    ａ1.3＝－１．７７４
    の関係を満足する、半導体素子。
  14. 　さらに、
    Ｎ≧ｂ1×ｄ＾ａ1
    ｂ1＝２．１８８×１０20
    ａ1＝－１．６８３
    の関係を満足する、請求項１３に記載の半導体素子。
  15. 　さらに、
    Ｎ≧ｂ0.6×ｄ＾ａ0.6
    ｂ0.6＝７．６０９×１０20
    ａ0.6＝－１．８８１
    の関係を満足する、請求項１３に記載の半導体素子。
  16. 　ｄが５ｎｍ以上２００ｎｍ以下である、請求項１３に記載の半導体素子。
  17. 　ｄが１０ｎｍ以上１００ｎｍ以下である、請求項１３に記載の半導体素子。
  18. 　ｄが２０ｎｍ以上７５ｎｍ以下である、請求項１３に記載の半導体素子。
  19. 　前記第２の炭化珪素半導体層は、前記第１の炭化珪素半導体層上にエピタキシャル成長した層である請求項１３に記載の半導体素子。
  20. 　前記第２の炭化珪素半導体層は、前記第１の炭化珪素半導体層にイオン注入を行うことにより形成された層である請求項１３に記載の半導体素子。
  21. 　請求項７から２０の何れかに記載の半導体素子と、
    　電源電圧の少なくとも一部を前記半導体素子のソース電極とドレイン電極との間に印加する第１配線と、
    　前記半導体素子のスイッチングを制御するコントローラからの電圧を前記半導体素子のゲート電極に印加する第２配線と、
    を備え、
    　負荷に供給する電力を出力する電力変換器。
  22. 　電源と電気的に接続される端子をさらに備える、請求項１に記載の半導体装置。
  23. 　誘導性負荷と電気的に接続される端子をさらに備える、請求項２２に記載の半導体装置。
  24. 　金属－絶縁体－半導体電界効果トランジスタを含む半導体素子と、
    　前記半導体素子の電位を設定する電位設定部と、
    を備える半導体装置であって、
    　前記金属－絶縁体－半導体電界効果トランジスタは、
    　第１導電型の半導体基板と、
    　前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
    　前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、
    　前記ボディ領域上に位置する第１導電型のソース領域と、
    　前記ボディ領域および前記ソース領域を貫通し、前記第１の炭化珪素半導体層に達する凹部と、
    　前記凹部の側面を含み、前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、
    　前記第２の炭化珪素半導体層上のゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極と、
    　前記ソース領域に接触するソース電極と、
    　前記半導体基板の裏面に設けられたドレイン電極と
    　を備え、
    　前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
    　前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
    　前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
    　前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
    　前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
    　前記電位設定部は、
    　トランジスタ動作ＯＮモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通させ、
    　トランジスタ動作ＯＦＦモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、前記金属－絶縁体－半導体電界効果トランジスタを、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる、半導体装置。
  25. 　前記ダイオードの立ち上がり電圧の絶対値は前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい、請求項２４に記載の半導体装置。
  26. 　前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である、請求項２５に記載の半導体素子。
  27. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である請求項２５に記載の半導体装置。
  28. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である請求項２５に記載の半導体装置。
  29. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である請求項２５に記載の半導体装置。
  30. 　金属－絶縁体－半導体電界効果トランジスタを含む半導体素子であって、
    　前記金属－絶縁体－半導体電界効果トランジスタは、
    　第１導電型の半導体基板と、
    　前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
    　前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、
    　前記ボディ領域上に位置する第１導電型のソース領域と、
    　前記ボディ領域および前記ソース領域を貫通し、前記第１の炭化珪素半導体層に達する凹部と、
    　前記凹部の側面を含み、前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、
    　前記第２の炭化珪素半導体層上のゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極と、
    　前記ソース領域に接触するソース電極と、
    　前記半導体基板の裏面に設けられたドレイン電極と
    　を備え、
    　前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
    　前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
    　前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
    　前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
    　前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、
    　Ｖｇｓ≧Ｖｔｈの場合、
    　前記金属－絶縁体－半導体電界効果トランジスタは、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通し、
    　０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、
    　前記金属－絶縁体－半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、
    　前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい、半導体素子。
  31. 　前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である、請求項３０に記載の半導体素子。
  32. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である請求項３０に記載の半導体素子。
  33. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である請求項３０に記載の半導体素子。
  34. 　前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である請求項３０に記載の半導体素子。
  35. 　ゲート電極、ソース電極、ドレイン電極、およびチャネル領域を有するトランジスタを含む半導体素子と、
    　前記半導体素子の電位を設定する電位設定部と、
    を備え、
    　前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
    　前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
    　前記トランジスタのゲート閾値電圧をＶｔｈ、
    　前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
    　前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
    　前記電位設定部は、
    　トランジスタ動作ＯＮモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記チャネル領域を介して前記ドレイン電極と前記ソース電極との間を導通させ、
    　トランジスタ動作ＯＦＦモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、前記トランジスタを、前記ソース電極から前記チャネル領域を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる半導体装置に用いられる、請求項３０に記載の半導体素子。
  36. 　金属－絶縁体－半導体電界効果トランジスタを含む半導体素子であって、
    　前記金属－絶縁体－半導体電界効果トランジスタは、
    　第１導電型の半導体基板と、
    　前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
    　前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、
    　前記ボディ領域上に位置する第１導電型のソース領域と、
    　前記ボディ領域および前記ソース領域を貫通し、前記第１の炭化珪素半導体層に達する凹部と、
    　前記凹部の側面を含み、前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第１導電型の第２の炭化珪素半導体層と、
    　前記第２の炭化珪素半導体層上のゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極と、
    　前記ソース領域に接触するソース電極と、
    　前記半導体基板の裏面に設けられたドレイン電極と
    　を備え、
    　前記第２の炭化珪素半導体層は、第１導電型不純物がドープされた少なくとも１つの不純物ドープ層を含み、前記第２の炭化珪素半導体層における不純物濃度の平均をＮ（ｃｍ-3）、厚さをｄ（ｎｍ）とすると、Ｎおよびｄが、
    ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0
    ｂ0＝１．３４９×１０21
    ａ0＝－１．８２４
    ｂ1.3＝２．３９９×１０20
    ａ1.3＝－１．７７４
    の関係を満足する、半導体素子。
  37. 　さらに、
    Ｎ≧ｂ1×ｄ＾ａ1
    ｂ1＝２．１８８×１０20
    ａ1＝－１．６８３
    の関係を満足する、請求項３６に記載の半導体素子。
  38. 　さらに、
    Ｎ≧ｂ0.6×ｄ＾ａ0.6
    ｂ0.6＝７．６０９×１０20
    ａ0.6＝－１．８８１
    の関係を満足する、請求項３６に記載の半導体素子。
  39. 　ｄが５ｎｍ以上２００ｎｍ以下である、請求項３６に記載の半導体素子。
  40. 　ｄが１０ｎｍ以上１００ｎｍ以下である、請求項３６に記載の半導体素子。
  41. 　ｄが２０ｎｍ以上７５ｎｍ以下である、請求項３６に記載の半導体素子。
  42. 　前記第２の炭化珪素半導体層は、エピタキシャル成長により形成された層である請求項３６に記載の半導体素子。
  43. 　前記第２の炭化珪素半導体層は、イオン注入により形成された層である請求項３６に記載の半導体素子。
  44. 　請求項３０から４３の何れかに記載の半導体素子と、
    　電源電圧の少なくとも一部を前記半導体素子のソース電極とドレイン電極との間に印加する第１配線と、
    　前記半導体素子のスイッチングを制御するコントローラからの電圧を前記半導体素子のゲート電極に印加する第２配線と、
    を備え、
    　負荷に供給する電力を出力する電力変換器。
  45. 　電源と電気的に接続される端子をさらに備える、請求項２４に記載の半導体装置。
  46. 　誘導性負荷と電気的に接続される端子をさらに備える、請求項４５に記載の半導体装置。
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