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WO2010100683A1 - 基準電流トリミング回路および基準電流トリミング回路を備えたａ／ｄ変換器 - Google Patents

基準電流トリミング回路および基準電流トリミング回路を備えたａ／ｄ変換器 Download PDF

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WO2010100683A1
WO2010100683A1 PCT/JP2009/003481 JP2009003481W WO2010100683A1 WO 2010100683 A1 WO2010100683 A1 WO 2010100683A1 JP 2009003481 W JP2009003481 W JP 2009003481W WO 2010100683 A1 WO2010100683 A1 WO 2010100683A1
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WO
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current
circuit
reference current
mirror
source
Prior art date
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Application number
PCT/JP2009/003481
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English (en)
French (fr)
Inventor
野間崎大輔
奥本健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
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    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal

Definitions

  • the present invention relates to a reference current trimming circuit that outputs an internally generated reference current to the outside and trims the current from the measurement result.
  • a conventional reference current trimming circuit includes a reference voltage generation circuit, an operational amplifier for amplifying the generated reference voltage, a transistor receiving the output voltage, a resistor ladder connected in series to the transistor, and a tap thereof Switch for selectively feeding back to the input terminal of the operational amplifier, a trimming circuit for controlling the operation of the analog switch circuit, and an IO pad that enables external monitoring of the current flowing through the resistor ladder It consists of and. The current is measured at the IO pad, and the reference current is trimmed from the result by changing the feedback path from the resistance ladder to the input of the operational amplifier by the trimming circuit (see Patent Document 1).
  • the conventional reference current trimming circuit measures the current value externally, and trims the current value by changing the resistance value of the reference resistance based on the measurement result.
  • a plurality of unit resistors corresponding to the trimming step are arranged.
  • the resistance placed on the semiconductor substrate has a large deviation in resistance value that occurs during manufacturing due to processing accuracy. Therefore, in order to set the desired trimming range, the resistance of the resistor is increased by increasing the area of the unit resistance. The deviation of values must be suppressed. Such a configuration increases the area, which is an obstacle to the reduction in area.
  • An object of the present invention is to provide a reference current trimming circuit having a small area and high accuracy, and an A / D converter including the reference current trimming circuit.
  • the mirror ratio of the current mirror circuit included in the reference current circuit is changed instead of changing the resistance value of the reference resistor from the result of measuring the current value.
  • a plurality of mirror circuits are arranged on the semiconductor substrate.
  • the arrangement area can be made smaller than arranging a plurality of reference resistors on the semiconductor substrate.
  • the second reference voltage obtained by dividing the first reference voltage by resistance is changed instead of changing the resistance value of the reference resistor from the result of measuring the current value.
  • the voltage dividing resistor is arranged on the semiconductor substrate.
  • the resistance value deviation that occurs during the production of the voltage dividing resistor only affects the relative deviation of the second reference voltage.
  • the area can be made as small as possible, and the arrangement area can be made smaller than arranging a plurality of reference resistors on the semiconductor substrate.
  • the reference current mirrored by a plurality of parallel-connected current mirror circuits is externally measured, and the mirror voltage ratio of the current mirror circuit is changed by controlling the gate voltage of the current mirror circuit based on the result.
  • the current value of is obtained. Therefore, the arrangement area can be made smaller than arranging a plurality of reference resistors on the semiconductor substrate. Further, since trimming is performed from the current value after mirroring, current variations due to the mirror circuit can be reduced, and a reference current trimming circuit that obtains a more accurate current can be realized.
  • the reference current mirrored by the current mirror circuit is externally measured, and based on the result, the second reference voltage extracted from the resistance voltage division of the first reference voltage is changed, and the desired current is changed. Get the current value. Therefore, the arrangement area can be made smaller than arranging a plurality of reference resistors on the semiconductor substrate. Further, since trimming is performed from the current value after mirroring, current variations due to the mirror circuit can be reduced, and a reference current trimming circuit that obtains a more accurate current can be realized.
  • FIG. 3 is a circuit diagram of a reference current trimming circuit according to the first embodiment of the present invention. It is a flowchart figure of the reference current trimming process in Embodiment 1 of this invention.
  • FIG. 10 is a circuit diagram of a reference current trimming circuit according to a first modification of the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a reference current trimming circuit according to a second modification of the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a reference current trimming circuit in a third modification of the first embodiment of the present invention. It is a circuit diagram of the reference current trimming circuit in the 4th modification of Embodiment 1 of this invention.
  • FIG. 10 is a circuit diagram of a reference current trimming circuit according to a first modification of the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a reference current trimming circuit according to a second modification of the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a reference current trimming circuit in
  • FIG. 10 is a circuit diagram of a reference current trimming circuit according to a fifth modification of the first embodiment of the present invention.
  • FIG. 20 is a circuit diagram of a reference current trimming circuit according to a sixth modification of the first embodiment of the present invention. It is a circuit diagram of a reference current trimming circuit in a seventh modification of the first embodiment of the present invention. It is a circuit diagram of the reference current trimming circuit in the 8th modification of Embodiment 1 of this invention. It is a circuit diagram of the reference current trimming circuit in Embodiment 2 of this invention. It is a circuit diagram of the A / D converter provided with the reference current trimming circuit in Embodiment 3 of this invention.
  • FIG. 1 is a circuit diagram showing a reference current trimming circuit according to Embodiment 1 of the present invention.
  • a high-accuracy reference voltage VBG generated by a bandgap reference circuit is input, and an operational amplifier 12 is used to input a current from an NMOS transistor 10 from a reference voltage VBG, a virtually shorted voltage VBGIS, and a resistor 11 having a resistance value Rref. Generate.
  • the current is mirrored by a current mirror circuit 13 composed of a plurality of parallel-connected transistors to obtain a reference current IREF.
  • each of the plurality of mirror destination PMOS current source transistors 21 constituting the current mirror circuit 13 is controlled by the analog switch circuit 14 with the control signal ICNT, so that the connection destination is the gate voltage of the mirror source PMOS current source transistor 22.
  • Switching to either VBP or power supply is possible, and the value of the reference current IREF can be arbitrarily set. That is, the current mirror ratio is changed by changing the number of transistors to be turned on among the plurality of mirror destination PMOS current source transistors 21 by the analog switch circuit 14.
  • the reference current IREF is supplied to an analog circuit such as an operational amplifier, but at the time of inspection, the analog switch 15 is switched by the output control signal OUTCNT and is output to the outside through the IO pad 16.
  • FIG. 2 is a flowchart showing a reference current trimming process according to the first embodiment of the present invention.
  • the initial value ICNT_o of the control signal ICNT corresponding to the initial value of the reference current IREF is read from the ROM 18 to set the state of the analog switch circuit 14 (initial value setting step 71), and the reference current IREF output externally is converted to a tester or the like. External measurement is performed by the current measuring instrument 17 (measurement step 72).
  • FIG. 3 is a circuit diagram showing a reference current trimming circuit according to a first modification of the first embodiment of the present invention.
  • the current mirror circuit 25 is composed of a cascode type current source, and PMOS cascode transistors 26 and 27 are inserted into the current paths of the mirror source and mirror destination PMOS current source transistors 22 and 21, respectively, to improve current mirror accuracy. It is a configuration.
  • a common cascode voltage VCASP is supplied to the gates of the PMOS cascode transistors 26 and 27. Compared to the configuration of FIG. 1, the insertion of the PMOS cascode transistors 26 and 27 improves the accuracy of the reference current IREF.
  • FIG. 4 is a circuit diagram showing a reference current trimming circuit according to a second modification of the first embodiment of the present invention.
  • a current is generated by the PMOS transistor 30 from the reference voltage VBG, the virtually shorted voltage VBGIS, and the resistor 31 having the resistance value Rref using the operational amplifier 32.
  • the current is mirrored by a current mirror circuit 33 composed of a plurality of parallel-connected transistors to obtain a reference current IREF.
  • the gate voltage of each of the plurality of mirror destination NMOS current source transistors 36 constituting the current mirror circuit 33 is controlled by the analog switch circuit 34 with the control signal ICNT, so that the connection destination is the gate voltage of the mirror source NMOS current source transistor 37.
  • the reference current IREF can be switched to either VBN or ground, and the value of the reference current IREF can be arbitrarily set.
  • the reference current IREF is supplied to an analog circuit such as an operational amplifier, but at the time of inspection, the analog switch 35 is switched by the output control signal OUTCNT and is output to the outside through the IO pad 16.
  • the externally output reference current IREF is externally measured by a current measuring instrument 17 such as a tester, and when the measurement result deviates from a desired value, the control signal ICNT can be arbitrarily changed and set so that the desired reference current IREF is obtained. it can.
  • the obtained set value is stored in the fuse 19, even when the original reference current IREF varies due to resistance variation, the reference current IREF of each chip is trimmed at the time of inspection, and the accurate reference current IREF is supplied to the analog circuit. be able to.
  • FIG. 5 is a circuit diagram showing a reference current trimming circuit according to a third modification of the first embodiment of the present invention.
  • a current is generated by the NMOS transistor 10 from the reference voltage VBG, the virtually shorted voltage VBGIS, and the resistor 11 having the resistance value Rref using the operational amplifier 12.
  • the current is mirrored by a current mirror circuit 13 composed of a plurality of parallel-connected transistors to obtain a reference current IREF.
  • the gate voltage of each of the plurality of mirror source PMOS current source transistors 22 constituting the current mirror circuit 13 is connected to the gate voltage of the mirror destination PMOS current source transistor 21 by controlling the analog switch circuit 41 with the control signal ICNT.
  • the value of the reference current IREF can be arbitrarily set.
  • the reference current IREF is supplied to an analog circuit such as an operational amplifier, but at the time of inspection, the analog switch 15 is switched by the output control signal OUTCNT and is output to the outside through the IO pad 16.
  • the externally output reference current IREF is externally measured by a current measuring instrument 17 such as a tester, and when the measurement result deviates from a desired value, the control signal ICNT can be arbitrarily changed and set so that the desired reference current IREF is obtained. it can.
  • the obtained set value is stored in the fuse 19, even when the original reference current IREF varies due to resistance variation, the reference current IREF of each chip is trimmed at the time of inspection, and the accurate reference current IREF is supplied to the analog circuit. be able to.
  • FIG. 6 is a circuit diagram showing a reference current trimming circuit according to a fourth modification of the first embodiment of the present invention.
  • a current is generated by the PMOS transistor 30 from the reference voltage VBG, the virtually shorted voltage VBGIS, and the resistor 31 having the resistance value Rref using the operational amplifier 32.
  • the current is mirrored by a current mirror circuit 33 composed of a plurality of transistors connected in parallel to obtain a reference current IREF.
  • the gate voltage of each of the plurality of mirror source NMOS current source transistors 37 constituting the current mirror circuit 33 is connected to the gate voltage of the mirror destination NMOS current source transistor 36 by controlling the analog switch circuit 42 with the control signal ICNT.
  • the reference current IREF can be switched to either VBN or ground, and the value of the reference current IREF can be arbitrarily set.
  • the reference current IREF is supplied to an analog circuit such as an operational amplifier, but at the time of inspection, the analog switch 35 is switched by the output control signal OUTCNT and is output to the outside through the IO pad 16.
  • the externally output reference current IREF is externally measured by a current measuring instrument 17 such as a tester, and when the measurement result deviates from a desired value, the control signal ICNT can be arbitrarily changed and set so that the desired reference current IREF is obtained. it can.
  • the obtained set value is stored in the fuse 19, even if the original reference current IREF varies due to resistance variation, the reference current IREF of each chip is trimmed at the time of inspection, and the accurate reference current IREF is supplied to the analog circuit. be able to.
  • FIG. 7 is a circuit diagram showing a reference current trimming circuit according to a fifth modification of the first embodiment of the present invention.
  • a current is generated by the NMOS transistor 10 from the reference voltage VBG, the virtually shorted voltage VBGIS, and the resistor 11 having the resistance value Rref using the operational amplifier 12.
  • the current is mirrored by a current mirror circuit 25 composed of a plurality of parallel-connected transistors to obtain a reference current IREF.
  • the current mirror circuit 25 is composed of a cascode type current source, and PMOS cascode transistors 26 and 27 are inserted into the current paths of the mirror source and mirror destination PMOS current source transistors 22 and 21, respectively, to improve current mirror accuracy. It is a configuration.
  • each of the plurality of mirror destination PMOS cascode transistors 27 constituting the current mirror circuit 25 is switched to either the cascode voltage VCASP or the power source by controlling the analog switch circuit 51 with the control signal ICNT.
  • the value of the reference current IREF can be arbitrarily set. Normally, the reference current IREF is supplied to an analog circuit such as an operational amplifier, but at the time of inspection, the analog switch 15 is switched by the output control signal OUTCNT and is output to the outside through the IO pad 16.
  • the externally output reference current IREF is externally measured by a current measuring instrument 17 such as a tester, and when the measurement result deviates from a desired value, the control signal ICNT can be arbitrarily changed and set so that the desired reference current IREF is obtained. it can. If the obtained set value is stored in the fuse 19, even when the original reference current IREF varies due to resistance variation, the reference current IREF of each chip is trimmed at the time of inspection, and the accurate reference current IREF is supplied to the analog circuit. be able to.
  • FIG. 8 is a circuit diagram showing a reference current trimming circuit according to a sixth modification of the first embodiment of the present invention.
  • a current is generated by the PMOS transistor 30 from the reference voltage VBG, the virtually shorted voltage VBGIS, and the resistor 31 having the resistance value Rref using the operational amplifier 32.
  • the reference current IREF is obtained by mirroring the current with a current mirror circuit 52 constituted by a plurality of transistors connected in parallel.
  • the current mirror circuit 52 is composed of a cascode type current source, and NMOS cascode transistors 53 and 54 are inserted in the current paths of the mirror source and mirror destination NMOS current source transistors 37 and 36, respectively, to improve current mirror accuracy. It is a configuration.
  • each of the plurality of mirror destination NMOS cascode transistors 54 constituting the current mirror circuit 52 is switched to either the cascode voltage VCASN or the ground by controlling the analog switch circuit 55 with the control signal ICNT.
  • the value of the reference current IREF can be arbitrarily set. Normally, the reference current IREF is supplied to an analog circuit such as an operational amplifier, but at the time of inspection, the analog switch 35 is switched by the output control signal OUTCNT and is output to the outside through the IO pad 16.
  • the externally output reference current IREF is externally measured by a current measuring instrument 17 such as a tester, and when the measurement result deviates from a desired value, the control signal ICNT can be arbitrarily changed and set so that the desired reference current IREF is obtained. it can. If the obtained set value is stored in the fuse 19, even when the original reference current IREF varies due to resistance variation, the reference current IREF of each chip is trimmed at the time of inspection, and the accurate reference current IREF is supplied to the analog circuit. be able to.
  • FIG. 9 is a circuit diagram showing a reference current trimming circuit according to a seventh modification of the first embodiment of the present invention.
  • a current is generated by the NMOS transistor 10 from the reference voltage VBG, the virtually shorted voltage VBGIS, and the resistor 11 having the resistance value Rref using the operational amplifier 12.
  • the current is mirrored by a current mirror circuit 25 composed of a plurality of parallel-connected transistors to obtain a reference current IREF.
  • the current mirror circuit 25 is composed of a cascode type current source, and PMOS cascode transistors 26 and 27 are inserted into the current paths of the mirror source and mirror destination PMOS current source transistors 22 and 21, respectively, to improve current mirror accuracy. It is a configuration.
  • each of the plurality of mirror-source PMOS cascode transistors 26 constituting the current mirror circuit 25 is switched to the cascode voltage VCASP or the power source by controlling the analog switch circuit 56 with the control signal ICNT.
  • the value of the reference current IREF can be arbitrarily set. Normally, the reference current IREF is supplied to an analog circuit such as an operational amplifier, but at the time of inspection, the analog switch 15 is switched by the output control signal OUTCNT and is output to the outside through the IO pad 16.
  • the externally output reference current IREF is externally measured by a current measuring instrument 17 such as a tester, and when the measurement result deviates from a desired value, the control signal ICNT can be arbitrarily changed and set so that the desired reference current IREF is obtained. it can. If the obtained set value is stored in the fuse 19, even when the original reference current IREF varies due to resistance variation, the reference current IREF of each chip is trimmed at the time of inspection, and the accurate reference current IREF is supplied to the analog circuit. be able to.
  • FIG. 10 is a circuit diagram showing a reference current trimming circuit according to an eighth modification of the first embodiment of the present invention.
  • a current is generated by the PMOS transistor 30 from the reference voltage VBG, the virtually shorted voltage VBGIS, and the resistor 31 having the resistance value Rref using the operational amplifier 32.
  • the reference current IREF is obtained by mirroring the current with a current mirror circuit 52 constituted by a plurality of transistors connected in parallel.
  • the current mirror circuit 52 is composed of a cascode type current source, and NMOS cascode transistors 53 and 54 are inserted in the current paths of the mirror source and mirror destination NMOS current source transistors 37 and 36, respectively, to improve current mirror accuracy. It is a configuration.
  • each of the plurality of mirror-source NMOS cascode transistors 53 constituting the current mirror circuit 52 is switched to the cascode voltage VCASN or the ground by controlling the analog switch circuit 57 with the control signal ICNT.
  • the value of the reference current IREF can be arbitrarily set. Normally, the reference current IREF is supplied to an analog circuit such as an operational amplifier, but at the time of inspection, the analog switch 35 is switched by the output control signal OUTCNT and is output to the outside through the IO pad 16.
  • the externally output reference current IREF is externally measured by a current measuring instrument 17 such as a tester, and when the measurement result deviates from a desired value, the control signal ICNT can be arbitrarily changed and set so that the desired reference current IREF is obtained. it can. If the obtained set value is stored in the fuse 19, even if the original reference current IREF varies due to resistance variation, the reference current IREF of each chip is trimmed at the time of inspection, and the accurate reference current IREF is supplied to the analog circuit. be able to.
  • FIG. 11 is a circuit diagram showing a reference current trimming circuit according to the second embodiment of the present invention.
  • a current is generated by the NMOS transistor 10 from the reference voltage VBGO, the virtually shorted voltage VBGIS, and the resistor 11 having the resistance value Rref using the operational amplifier 12.
  • the current is mirrored by the current mirror circuit 13 to obtain a reference current IREF.
  • the reference voltage VBGO is, for example, a voltage obtained by resistance-dividing the high-accuracy reference voltage VBG generated by the band gap reference circuit with the resistor ladder 61, and can be switched by controlling the analog switch circuit 62 with the control signal ICNT.
  • the value of the reference current IREF can be arbitrarily set. Normally, the reference current IREF is supplied to an analog circuit such as an operational amplifier, but at the time of inspection, the analog switch 15 is switched by the output control signal OUTCNT and is output to the outside through the IO pad 16.
  • the externally output reference current IREF is externally measured by a current measuring instrument 17 such as a tester, and when the measurement result deviates from a desired value, the control signal ICNT can be arbitrarily changed and set so that the desired reference current IREF is obtained. it can.
  • the storage location of the obtained setting value may be not only the fuse 19 but also a nonvolatile memory.
  • FIG. 12 is a circuit diagram showing an A / D converter including a reference current trimming circuit according to the third embodiment of the present invention.
  • the output of the reference current trimming circuit 81 according to any of the first embodiment (including the respective modifications) or the second embodiment is connected to the analog switch 15 and is output from the IO pad 16 or the analog input AIN is set. Whether to supply to the A / D converter core 82 to be processed can be selected by the output control signal OUTCNT.
  • the value of the reference current IREF can be arbitrarily set by controlling with the control signal ICNT. Normally, the reference current IREF is supplied as an operating voltage VG to the A / D converter core 82 via the NMOS transistor 80.
  • the analog switch 15 is switched by the output control signal OUTCNT and is output to the outside through the IO pad 16.
  • the externally output reference current IREF is externally measured by a current measuring instrument 17 such as a tester, and when the measurement result deviates from a desired value, the control signal ICNT can be arbitrarily changed and set so that the desired reference current IREF is obtained. it can. If the obtained set value is stored in the fuse 19, even when the original reference current IREF varies due to resistance variation, the reference current IREF of each chip is trimmed at the time of inspection, and the A / D converter core 82 is accurately referenced.
  • the current IREF can be supplied as its operating current.
  • the reference current trimming circuit and the A / D converter including the reference current trimming circuit according to the present invention can change the mirror ratio of the current mirror circuit even when the original reference current varies due to resistance variation. Or, by changing the reference voltage, the reference current of each chip can be trimmed at the time of inspection, and an accurate reference current can be supplied to the analog circuit.
  • An A / D converter including a circuit can be realized with a smaller area than a conventional method of trimming a reference resistor.
  • the present invention performs analog / digital mixed semiconductor integrated circuits, for example, video signal processing for cameras, televisions, videos, etc., communication signal processing for wireless LANs, etc., and digital read channel processing for DVDs, etc. with high accuracy and low cost. Useful above.

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Abstract

　基準電圧と抵抗（１１）とからトランジスタ（１０）および演算増幅器（１２）により電流を生成し、その電流を電流ミラー回路（１３）でミラーして、基準電流を得る。電流ミラー回路（１３）を例えば複数のＰＭＯＳトランジスタ（２１，２２）で構成し、基準電流の外部モニタ計測結果に基づき、ミラー先の複数の並列接続された各電流源トランジスタ（２１）のゲート電圧をアナログスイッチ回路（１４）で、それぞれ電源、又はミラー元の電流源トランジスタ（２２）のゲートに接続するよう切り替えることにより、オンするミラー先の電流源トランジスタ（２１）の数を変えて電流ミラー比を変更することにより、基準電流のトリミングを実現する。

Description

基準電流トリミング回路および基準電流トリミング回路を備えたＡ／Ｄ変換器
　本発明は、内部生成した基準電流を外部に出力し、その測定結果から電流をトリミングする基準電流トリミング回路に関するものである。
　従来の基準電流トリミング回路は、基準電圧発生回路と、発生された基準電圧を増幅するための演算増幅器と、その出力電圧を受けるトランジスタと、このトランジスタに直列接続された抵抗ラダーと、それのタップを選択的に上記演算増幅器の入力端子にフィードバックするためのアナログスイッチ回路と、このアナログスイッチ回路の動作を制御するためのトリミング回路と、上記抵抗ラダーに流れる電流の外部モニタを可能とするＩＯパッドとで構成されている。ＩＯパッドにおいて電流を測定し、その結果からトリミング回路によって抵抗ラダーから演算増幅器の入力へのフィードバック経路を変更することにより、基準電流をトリミングする（特許文献１参照）。
特開平１１－３４６１２７号公報
　上記従来の基準電流トリミング回路は外部で電流値を計測し、その計測結果から基準抵抗の抵抗値を変更することで電流値のトリミングを行っている。半導体基板上にこの回路を実現するためには、トリミング・ステップに対応する単位抵抗を複数個並べることになる。しかし、半導体基板上に配置される抵抗は加工精度に起因した製造時に発生する抵抗値のずれが大きいため、所望のトリミング範囲に設定するためには、単位抵抗の面積を大きくすることで、抵抗値のずれを抑えなければならない。このような構成は面積が増大するため、小面積化への障害となり問題である。
　本発明の目的は、小面積かつ高精度の基準電流トリミング回路と、その基準電流トリミング回路を備えたＡ／Ｄ変換器とを提供することにある。
　本発明では、前記の課題を解決するため、電流値を測定した結果から基準抵抗の抵抗値を変更するのではなく、基準電流回路に含まれる電流ミラー回路のミラー比を変更する構成にする。この構成であれば、複数列のミラー回路を半導体基板上に配置することになるが、複数個の基準抵抗を半導体基板上に配置するよりも配置面積を小さくすることが可能である。
　あるいは、本発明では、前記の課題を解決するため、電流値を測定した結果から基準抵抗の抵抗値を変更するのではなく、第１の基準電圧を抵抗分圧した第２の基準電圧を変更する構成にする。この構成であれば、分圧抵抗を半導体基板上に配置することになるが、分圧抵抗の製造時に発生する抵抗値ずれは第２の基準電圧の相対ずれとして影響するだけなので、分圧抵抗の面積は極力小さくすることができ、複数個の基準抵抗を半導体基板上に配置するよりも配置面積を小さくすることが可能である。
　本発明によれば、複数の並列接続された電流ミラー回路でミラーした基準電流を外部測定し、その結果から電流ミラー回路のゲート電圧を制御することで電流ミラー回路のミラー比を変更し、所望の電流値を得る。そのため、複数個の基準抵抗を半導体基板上に配置するよりも配置面積を小さくすることができる。また、ミラー後の電流値からトリミングを実施するため、ミラー回路による電流ばらつきも低減することができ、より高精度な電流を得る基準電流トリミング回路が実現できる。
　また、本発明によれば、電流ミラー回路でミラーした基準電流を外部測定し、その結果をもとに、第１の基準電圧の抵抗分圧から取り出す第２の基準電圧を変更し、所望の電流値を得る。そのため、複数個の基準抵抗を半導体基板上に配置するよりも配置面積を小さくすることができる。また、ミラー後の電流値からトリミングを実施するため、ミラー回路による電流ばらつきも低減することができ、より高精度な電流を得る基準電流トリミング回路が実現できる。
本発明の実施の形態１における基準電流トリミング回路の回路図である。 本発明の実施の形態１における基準電流トリミング工程のフローチャート図である。 本発明の実施の形態１の第１変形例における基準電流トリミング回路の回路図である。 本発明の実施の形態１の第２変形例における基準電流トリミング回路の回路図である。 本発明の実施の形態１の第３変形例における基準電流トリミング回路の回路図である。 本発明の実施の形態１の第４変形例における基準電流トリミング回路の回路図である。 本発明の実施の形態１の第５変形例における基準電流トリミング回路の回路図である。 本発明の実施の形態１の第６変形例における基準電流トリミング回路の回路図である。 本発明の実施の形態１の第７変形例における基準電流トリミング回路の回路図である。 本発明の実施の形態１の第８変形例における基準電流トリミング回路の回路図である。 本発明の実施の形態２における基準電流トリミング回路の回路図である。 本発明の実施の形態３における基準電流トリミング回路を備えたＡ／Ｄ変換器の回路図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。
　《実施形態１》
　図１は、本発明の実施の形態１による基準電流トリミング回路を示す回路図である。例えばバンドギャップリファレンス回路により生成された高精度の基準電圧ＶＢＧを入力とし、演算増幅器１２を用いて基準電圧ＶＢＧと仮想ショートした電圧ＶＢＧＩＳと抵抗値Ｒｒｅｆを持つ抵抗１１とからＮＭＯＳトランジスタ１０により電流を生成する。その電流を複数の並列接続されたトランジスタで構成する電流ミラー回路１３でミラーして基準電流ＩＲＥＦを得る。電流ミラー回路１３を構成する複数のミラー先ＰＭＯＳ電流源トランジスタ２１の各々のゲート電圧は、制御信号ＩＣＮＴでアナログスイッチ回路１４を制御することにより、接続先をミラー元ＰＭＯＳ電流源トランジスタ２２のゲート電圧ＶＢＰ、又は電源のいずれかに切り替えることができ、基準電流ＩＲＥＦの値を任意に設定可能である。すなわち、複数のミラー先ＰＭＯＳ電流源トランジスタ２１のうちのオンするトランジスタの数をアナログスイッチ回路１４により変えて、電流ミラー比を変更するのである。通常、基準電流ＩＲＥＦは演算増幅器などのアナログ回路へ供給されるが、検査時に出力制御信号ＯＵＴＣＮＴによりアナログスイッチ１５を切り替えて、ＩＯパッド１６を通して外部出力する。
　図２は、本発明の実施の形態１による基準電流トリミング工程を示すフローチャート図である。まず、基準電流ＩＲＥＦの初期値に対応する制御信号ＩＣＮＴの初期値ＩＣＮＴ＿ｏをＲＯＭ１８から読み出してアナログスイッチ回路１４の状態を設定し（初期値設定工程７１）、外部出力した基準電流ＩＲＥＦをテスタなどの電流計測器１７で外部計測する（計測工程７２）。そして、計測結果Ｉｒｅｆ＿ｍと所望の値Ｉｒｅｆ＿ｉｄｅａｌとの間の誤差を求め（計算工程７３）、基準電流ＩＲＥＦが所望の値になるよう、係数ΔＩｒｅｆを用いて誤差から補正値ＩＣＮＴ＿ｅを求める（計算工程７４）。補正後の制御信号ＩＣＮＴの設定値をヒューズ１９に記憶させれば（ヒューズ切断工程７５）、抵抗ばらつきにより元々の基準電流ＩＲＥＦがばらつく場合でも、各チップの基準電流ＩＲＥＦを検査時にトリミングして、アナログ回路へ精度良い基準電流ＩＲＥＦを供給することができる。また、補正後の制御信号ＩＣＮＴの設定値を記憶する先はヒューズ１９だけではなく、不揮発性のメモリでもよい。
　図３は、本発明の実施の形態１の第１変形例による基準電流トリミング回路を示す回路図である。電流ミラー回路２５は、カスコード型電流源で構成しており、ミラー元およびミラー先のＰＭＯＳ電流源トランジスタ２２，２１の電流パスにそれぞれＰＭＯＳカスコードトランジスタ２６，２７を挿入し、電流ミラー精度を高めた構成である。ＰＭＯＳカスコードトランジスタ２６，２７の各々のゲートには、共通のカスコード電圧ＶＣＡＳＰが供給される。図１の構成に比べて、ＰＭＯＳカスコードトランジスタ２６，２７の挿入により基準電流ＩＲＥＦの精度が向上する。
　図４は、本発明の実施の形態１の第２変形例による基準電流トリミング回路を示す回路図である。基準電圧ＶＢＧを入力とし、演算増幅器３２を用いて基準電圧ＶＢＧと仮想ショートした電圧ＶＢＧＩＳと抵抗値Ｒｒｅｆを持つ抵抗３１とからＰＭＯＳトランジスタ３０により電流を生成する。その電流を複数の並列接続されたトランジスタで構成する電流ミラー回路３３でミラーして基準電流ＩＲＥＦを得る。電流ミラー回路３３を構成する複数のミラー先ＮＭＯＳ電流源トランジスタ３６の各々のゲート電圧は、制御信号ＩＣＮＴでアナログスイッチ回路３４を制御することにより、接続先をミラー元ＮＭＯＳ電流源トランジスタ３７のゲート電圧ＶＢＮ、又はグラウンドのいずれかに切り替えることができ、基準電流ＩＲＥＦの値を任意に設定可能である。通常、基準電流ＩＲＥＦは演算増幅器などのアナログ回路へ供給されるが、検査時に出力制御信号ＯＵＴＣＮＴによりアナログスイッチ３５を切り替えて、ＩＯパッド１６を通して外部出力する。外部出力した基準電流ＩＲＥＦをテスタなどの電流計測器１７で外部計測し、計測結果が所望の値からずれていた場合、所望の基準電流ＩＲＥＦになるよう制御信号ＩＣＮＴを任意に変更設定することができる。求めた設定値をヒューズ１９に記憶させれば、抵抗ばらつきにより元々の基準電流ＩＲＥＦがばらつく場合でも、各チップの基準電流ＩＲＥＦを検査時にトリミングして、アナログ回路へ精度良い基準電流ＩＲＥＦを供給することができる。
　図５は、本発明の実施の形態１の第３変形例による基準電流トリミング回路を示す回路図である。基準電圧ＶＢＧを入力とし、演算増幅器１２を用いて基準電圧ＶＢＧと仮想ショートした電圧ＶＢＧＩＳと抵抗値Ｒｒｅｆを持つ抵抗１１とからＮＭＯＳトランジスタ１０により電流を生成する。その電流を複数の並列接続されたトランジスタで構成する電流ミラー回路１３でミラーして基準電流ＩＲＥＦを得る。電流ミラー回路１３を構成する複数のミラー元ＰＭＯＳ電流源トランジスタ２２の各々のゲート電圧は、制御信号ＩＣＮＴでアナログスイッチ回路４１を制御することにより、接続先をミラー先ＰＭＯＳ電流源トランジスタ２１のゲート電圧ＶＢＰ、又は電源のいずれかに切り替えることができ、基準電流ＩＲＥＦの値を任意に設定可能である。通常、基準電流ＩＲＥＦは演算増幅器などのアナログ回路へ供給されるが、検査時に出力制御信号ＯＵＴＣＮＴによりアナログスイッチ１５を切り替えて、ＩＯパッド１６を通して外部出力する。外部出力した基準電流ＩＲＥＦをテスタなどの電流計測器１７で外部計測し、計測結果が所望の値からずれていた場合、所望の基準電流ＩＲＥＦになるよう制御信号ＩＣＮＴを任意に変更設定することができる。求めた設定値をヒューズ１９に記憶させれば、抵抗ばらつきにより元々の基準電流ＩＲＥＦがばらつく場合でも、各チップの基準電流ＩＲＥＦを検査時にトリミングして、アナログ回路へ精度良い基準電流ＩＲＥＦを供給することができる。
　図６は、本発明の実施の形態１の第４変形例による基準電流トリミング回路を示す回路図である。基準電圧ＶＢＧを入力とし、演算増幅器３２を用いて基準電圧ＶＢＧと仮想ショートした電圧ＶＢＧＩＳと抵抗値Ｒｒｅｆを持つ抵抗３１とからＰＭＯＳトランジスタ３０により電流を生成する。その電流を複数の並列接続されたトランジスタで構成する電流ミラー回路３３でミラーして基準電流ＩＲＥＦを得る。電流ミラー回路３３を構成する複数のミラー元ＮＭＯＳ電流源トランジスタ３７の各々のゲート電圧は、制御信号ＩＣＮＴでアナログスイッチ回路４２を制御することにより、接続先をミラー先ＮＭＯＳ電流源トランジスタ３６のゲート電圧ＶＢＮ、又はグラウンドのいずれかに切り替えることができ、基準電流ＩＲＥＦの値を任意に設定可能である。通常、基準電流ＩＲＥＦは演算増幅器などのアナログ回路へ供給されるが、検査時に出力制御信号ＯＵＴＣＮＴによりアナログスイッチ３５を切り替えて、ＩＯパッド１６を通して外部出力する。外部出力した基準電流ＩＲＥＦをテスタなどの電流計測器１７で外部計測し、計測結果が所望の値からずれていた場合、所望の基準電流ＩＲＥＦになるよう制御信号ＩＣＮＴを任意に変更設定することができる。求めた設定値をヒューズ１９に記憶させれば、抵抗ばらつきにより元々の基準電流ＩＲＥＦがばらつく場合でも、各チップの基準電流ＩＲＥＦを検査時にトリミングして、アナログ回路へ精度良い基準電流ＩＲＥＦを供給することができる。
　図７は、本発明の実施の形態１の第５変形例による基準電流トリミング回路を示す回路図である。基準電圧ＶＢＧを入力とし、演算増幅器１２を用いて基準電圧ＶＢＧと仮想ショートした電圧ＶＢＧＩＳと抵抗値Ｒｒｅｆを持つ抵抗１１とからＮＭＯＳトランジスタ１０により電流を生成する。その電流を複数の並列接続されたトランジスタで構成する電流ミラー回路２５でミラーして基準電流ＩＲＥＦを得る。電流ミラー回路２５は、カスコード型電流源で構成しており、ミラー元およびミラー先のＰＭＯＳ電流源トランジスタ２２，２１の電流パスにそれぞれＰＭＯＳカスコードトランジスタ２６，２７を挿入し、電流ミラー精度を高めた構成である。電流ミラー回路２５を構成する複数のミラー先ＰＭＯＳカスコードトランジスタ２７の各々のゲート電圧は、制御信号ＩＣＮＴでアナログスイッチ回路５１を制御することにより、接続先をカスコード電圧ＶＣＡＳＰ、又は電源のいずれかに切り替えることができ、基準電流ＩＲＥＦの値を任意に設定可能である。通常、基準電流ＩＲＥＦは演算増幅器などのアナログ回路へ供給されるが、検査時に出力制御信号ＯＵＴＣＮＴによりアナログスイッチ１５を切り替えて、ＩＯパッド１６を通して外部出力する。外部出力した基準電流ＩＲＥＦをテスタなどの電流計測器１７で外部計測し、計測結果が所望の値からずれていた場合、所望の基準電流ＩＲＥＦになるよう制御信号ＩＣＮＴを任意に変更設定することができる。求めた設定値をヒューズ１９に記憶させれば、抵抗ばらつきにより元々の基準電流ＩＲＥＦがばらつく場合でも、各チップの基準電流ＩＲＥＦを検査時にトリミングして、アナログ回路へ精度良い基準電流ＩＲＥＦを供給することができる。
　図８は、本発明の実施の形態１の第６変形例による基準電流トリミング回路を示す回路図である。基準電圧ＶＢＧを入力とし、演算増幅器３２を用いて基準電圧ＶＢＧと仮想ショートした電圧ＶＢＧＩＳと抵抗値Ｒｒｅｆを持つ抵抗３１とからＰＭＯＳトランジスタ３０により電流を生成する。その電流を複数の並列接続されたトランジスタで構成する電流ミラー回路５２でミラーして基準電流ＩＲＥＦを得る。電流ミラー回路５２は、カスコード型電流源で構成しており、ミラー元およびミラー先のＮＭＯＳ電流源トランジスタ３７，３６の電流パスにそれぞれＮＭＯＳカスコードトランジスタ５３，５４を挿入し、電流ミラー精度を高めた構成である。電流ミラー回路５２を構成する複数のミラー先ＮＭＯＳカスコードトランジスタ５４の各々のゲート電圧は、制御信号ＩＣＮＴでアナログスイッチ回路５５を制御することにより、接続先をカスコード電圧ＶＣＡＳＮ、又はグラウンドのいずれかに切り替えることができ、基準電流ＩＲＥＦの値を任意に設定可能である。通常、基準電流ＩＲＥＦは演算増幅器などのアナログ回路へ供給されるが、検査時に出力制御信号ＯＵＴＣＮＴによりアナログスイッチ３５を切り替えて、ＩＯパッド１６を通して外部出力する。外部出力した基準電流ＩＲＥＦをテスタなどの電流計測器１７で外部計測し、計測結果が所望の値からずれていた場合、所望の基準電流ＩＲＥＦになるよう制御信号ＩＣＮＴを任意に変更設定することができる。求めた設定値をヒューズ１９に記憶させれば、抵抗ばらつきにより元々の基準電流ＩＲＥＦがばらつく場合でも、各チップの基準電流ＩＲＥＦを検査時にトリミングして、アナログ回路へ精度良い基準電流ＩＲＥＦを供給することができる。
　図９は、本発明の実施の形態１の第７変形例による基準電流トリミング回路を示す回路図である。基準電圧ＶＢＧを入力とし、演算増幅器１２を用いて基準電圧ＶＢＧと仮想ショートした電圧ＶＢＧＩＳと抵抗値Ｒｒｅｆを持つ抵抗１１とからＮＭＯＳトランジスタ１０により電流を生成する。その電流を複数の並列接続されたトランジスタで構成する電流ミラー回路２５でミラーして基準電流ＩＲＥＦを得る。電流ミラー回路２５は、カスコード型電流源で構成しており、ミラー元およびミラー先のＰＭＯＳ電流源トランジスタ２２，２１の電流パスにそれぞれＰＭＯＳカスコードトランジスタ２６，２７を挿入し、電流ミラー精度を高めた構成である。電流ミラー回路２５を構成する複数のミラー元ＰＭＯＳカスコードトランジスタ２６の各々のゲート電圧は、制御信号ＩＣＮＴでアナログスイッチ回路５６を制御することにより、接続先をカスコード電圧ＶＣＡＳＰ、又は電源のいずれかに切り替えることができ、基準電流ＩＲＥＦの値を任意に設定可能である。通常、基準電流ＩＲＥＦは演算増幅器などのアナログ回路へ供給されるが、検査時に出力制御信号ＯＵＴＣＮＴによりアナログスイッチ１５を切り替えて、ＩＯパッド１６を通して外部出力する。外部出力した基準電流ＩＲＥＦをテスタなどの電流計測器１７で外部計測し、計測結果が所望の値からずれていた場合、所望の基準電流ＩＲＥＦになるよう制御信号ＩＣＮＴを任意に変更設定することができる。求めた設定値をヒューズ１９に記憶させれば、抵抗ばらつきにより元々の基準電流ＩＲＥＦがばらつく場合でも、各チップの基準電流ＩＲＥＦを検査時にトリミングして、アナログ回路へ精度良い基準電流ＩＲＥＦを供給することができる。
　図１０は、本発明の実施の形態１の第８変形例による基準電流トリミング回路を示す回路図である。基準電圧ＶＢＧを入力とし、演算増幅器３２を用いて基準電圧ＶＢＧと仮想ショートした電圧ＶＢＧＩＳと抵抗値Ｒｒｅｆを持つ抵抗３１とからＰＭＯＳトランジスタ３０により電流を生成する。その電流を複数の並列接続されたトランジスタで構成する電流ミラー回路５２でミラーして基準電流ＩＲＥＦを得る。電流ミラー回路５２は、カスコード型電流源で構成しており、ミラー元およびミラー先のＮＭＯＳ電流源トランジスタ３７，３６の電流パスにそれぞれＮＭＯＳカスコードトランジスタ５３，５４を挿入し、電流ミラー精度を高めた構成である。電流ミラー回路５２を構成する複数のミラー元ＮＭＯＳカスコードトランジスタ５３の各々のゲート電圧は、制御信号ＩＣＮＴでアナログスイッチ回路５７を制御することにより、接続先をカスコード電圧ＶＣＡＳＮ、又はグラウンドのいずれかに切り替えることができ、基準電流ＩＲＥＦの値を任意に設定可能である。通常、基準電流ＩＲＥＦは演算増幅器などのアナログ回路へ供給されるが、検査時に出力制御信号ＯＵＴＣＮＴによりアナログスイッチ３５を切り替えて、ＩＯパッド１６を通して外部出力する。外部出力した基準電流ＩＲＥＦをテスタなどの電流計測器１７で外部計測し、計測結果が所望の値からずれていた場合、所望の基準電流ＩＲＥＦになるよう制御信号ＩＣＮＴを任意に変更設定することができる。求めた設定値をヒューズ１９に記憶させれば、抵抗ばらつきにより元々の基準電流ＩＲＥＦがばらつく場合でも、各チップの基準電流ＩＲＥＦを検査時にトリミングして、アナログ回路へ精度良い基準電流ＩＲＥＦを供給することができる。
　《実施形態２》
　図１１は、本発明の実施の形態２による基準電流トリミング回路を示す回路図である。基準電圧ＶＢＧＯを入力とし、演算増幅器１２を用いて基準電圧ＶＢＧＯと仮想ショートした電圧ＶＢＧＩＳと抵抗値Ｒｒｅｆを持つ抵抗１１とからＮＭＯＳトランジスタ１０により電流を生成する。その電流を電流ミラー回路１３でミラーして基準電流ＩＲＥＦを得る。基準電圧ＶＢＧＯは、例えばバンドギャップリファレンス回路により生成された高精度の基準電圧ＶＢＧを抵抗ラダー６１で抵抗分割した電圧であり、制御信号ＩＣＮＴでアナログスイッチ回路６２を制御することにより切り替えることができ、基準電流ＩＲＥＦの値を任意に設定可能である。通常、基準電流ＩＲＥＦは演算増幅器などのアナログ回路へ供給されるが、検査時に出力制御信号ＯＵＴＣＮＴによりアナログスイッチ１５を切り替えて、ＩＯパッド１６を通して外部出力する。外部出力した基準電流ＩＲＥＦをテスタなどの電流計測器１７で外部計測し、計測結果が所望の値からずれていた場合、所望の基準電流ＩＲＥＦになるよう制御信号ＩＣＮＴを任意に変更設定することができる。求めた設定値をヒューズ１９に記憶させれば、抵抗ばらつきにより元々の基準電流ＩＲＥＦがばらつく場合でも、各チップの基準電流ＩＲＥＦを検査時にトリミングして、アナログ回路へ精度良い基準電流ＩＲＥＦを供給することができる。また、求めた設定値の記憶先はヒューズ１９だけではなく、不揮発性のメモリでもよい。
　《実施形態３》
　図１２は、本発明の実施の形態３による基準電流トリミング回路を備えたＡ／Ｄ変換器を示す回路図である。上記実施形態１（各変形例を含む）又は上記実施形態２のいずれかに係る基準電流トリミング回路８１の出力はアナログスイッチ１５に接続され、ＩＯパッド１６により外部出力されるか、アナログ入力ＡＩＮを処理するＡ／Ｄ変換器コア８２に供給するかを出力制御信号ＯＵＴＣＮＴにより選択することができる。基準電流ＩＲＥＦの値は、制御信号ＩＣＮＴで制御することにより任意に設定可能である。通常、基準電流ＩＲＥＦはＮＭＯＳトランジスタ８０を介してＡ／Ｄ変換器コア８２へ動作電圧ＶＧとして供給されるが、検査時に出力制御信号ＯＵＴＣＮＴによりアナログスイッチ１５を切り替えて、ＩＯパッド１６を通して外部出力する。外部出力した基準電流ＩＲＥＦをテスタなどの電流計測器１７で外部計測し、計測結果が所望の値からずれていた場合、所望の基準電流ＩＲＥＦになるよう制御信号ＩＣＮＴを任意に変更設定することができる。求めた設定値をヒューズ１９に記憶させれば、抵抗ばらつきにより元々の基準電流ＩＲＥＦがばらつく場合でも、各チップの基準電流ＩＲＥＦを検査時にトリミングして、Ａ／Ｄ変換器コア８２へ精度良い基準電流ＩＲＥＦをその動作電流として供給することができる。
　以上のように、本発明に係る基準電流トリミング回路および基準電流トリミング回路を備えたＡ／Ｄ変換器は、抵抗ばらつきにより元々の基準電流がばらつく場合でも、電流ミラー回路のミラー比を変更すること、又は基準電圧を変更することで、各チップの基準電流を検査時にトリミングして、アナログ回路へ精度良い基準電流を供給することができ、高精度な電流を得る基準電流トリミング回路および基準電流トリミング回路を備えるＡ／Ｄ変換器が、従来の基準抵抗をトリミングする方法よりも小面積で実現できる。本発明は、アナログ・デジタル混載の半導体集積回路、例えば、カメラ、テレビ、ビデオなどの映像信号処理、無線ＬＡＮなどの通信信号処理、ＤＶＤなどのデジタルリードチャネル処理を、高精度かつ低コストで行う上で有用である。
１０，３０　トランジスタ
１１，３１　抵抗
１２，３２　演算増幅器
１３，２５，３３　電流ミラー回路
１４，３４　アナログスイッチ回路
１５，３５　アナログスイッチ
１６　ＩＯパッド
１７　電流計測器
１８　ＲＯＭ
１９　ヒューズ
２１，３６　ミラー先電流源トランジスタ
２２，３７　ミラー元電流源トランジスタ
２６，５３　ミラー元カスコードトランジスタ
２７，５４　ミラー先カスコードトランジスタ
４１，４２　アナログスイッチ回路
５１，５５，５６，５７　アナログスイッチ回路
５２　電流ミラー回路
６１　抵抗ラダー
６２　アナログスイッチ回路
７１　初期値設定工程
７２　計測工程
７３，７４　計算工程
７５　ヒューズ切断工程
８０　トランジスタ
８１　基準電流トリミング回路
８２　Ａ／Ｄ変換器コア

Claims (18)

  1. 　与えられた基準電圧を電流に変換する電圧電流変換回路と、
    　前記変換により得られた電流をミラーして基準電流を得るように複数の並列接続されたトランジスタで構成された電流ミラー回路と、
    　前記基準電流の外部モニタ計測結果をもとに、前記電流ミラー回路を構成するトランジスタのゲート電圧の接続を切り替えることで電流ミラー比を変更することにより前記基準電流のトリミングを実現するように、前記電流ミラー回路を制御する制御回路とを備えたことを特徴とする基準電流トリミング回路。
  2. 　請求項１記載の基準電流トリミング回路において、
    　前記制御回路は、前記電流ミラー回路を構成するトランジスタのゲート電圧の接続を切り替えるアナログスイッチ回路を有することを特徴とする基準電流トリミング回路。
  3. 　請求項２記載の基準電流トリミング回路において、
    　前記制御回路は、前記アナログスイッチ回路の初期状態を設定するための回路を更に有することを特徴とする基準電流トリミング回路。
  4. 　請求項２記載の基準電流トリミング回路において、
    　前記制御回路は、前記変更後の電流ミラー比を実現する前記アナログスイッチ回路の状態を記憶するための回路を更に有することを特徴とする基準電流トリミング回路。
  5. 　請求項１記載の基準電流トリミング回路において、
    　前記電流ミラー回路をＰＭＯＳトランジスタで構成し、前記基準電流の外部モニタ計測結果に基づき、ミラー先の複数の並列接続された各電流源トランジスタのゲート電圧をアナログスイッチで、それぞれ電源、又はミラー元の電流源トランジスタのゲートに接続するよう切り替えることにより、オンするミラー先の電流源トランジスタ数を変えて、電流ミラー比を変更することを特徴とする基準電流トリミング回路。
  6. 　請求項１記載の基準電流トリミング回路において、
    　前記電流ミラー回路をＮＭＯＳトランジスタで構成し、前記基準電流の外部モニタ計測結果に基づき、ミラー先の複数の並列接続された各電流源トランジスタのゲート電圧をアナログスイッチで、それぞれグラウンド、又はミラー元の電流源トランジスタのゲートに接続するよう切り替えることにより、オンするミラー先の電流源トランジスタ数を変えて、電流ミラー比を変更することを特徴とする基準電流トリミング回路。
  7. 　請求項１記載の基準電流トリミング回路において、
    　前記電流ミラー回路をＰＭＯＳトランジスタで構成し、前記基準電流の外部モニタ計測結果に基づき、ミラー元の複数の並列接続された各電流源トランジスタのゲート電圧をアナログスイッチで、それぞれ電源、又はミラー先の電流源トランジスタのゲートに接続するよう切り替えることにより、オンするミラー元の電流源トランジスタ数を変えて、電流ミラー比を変更することを特徴とする基準電流トリミング回路。
  8. 　請求項１記載の基準電流トリミング回路において、
    　前記電流ミラー回路をＮＭＯＳトランジスタで構成し、前記基準電流の外部モニタ計測結果に基づき、ミラー元の複数の並列接続された各電流源トランジスタのゲート電圧をアナログスイッチで、それぞれグラウンド、又はミラー先の電流源トランジスタのゲートに接続するよう切り替えることにより、オンするミラー元の電流源トランジスタ数を変えて、電流ミラー比を変更することを特徴とする基準電流トリミング回路。
  9. 　請求項１記載の基準電流トリミング回路において、
    　前記電流ミラー回路をＰＭＯＳ電流源トランジスタとＰＭＯＳカスコードトランジスタとで構成し、前記基準電流の外部モニタ計測結果に基づき、ミラー先の複数の並列接続された各カスコードトランジスタのゲート電圧をアナログスイッチで、それぞれ電源、又はミラー元のカスコードトランジスタのゲートに接続するよう切り替えることにより、オンするミラー先のカスコードトランジスタ数を変えて、電流ミラー比を変更することを特徴とする基準電流トリミング回路。
  10. 　請求項１記載の基準電流トリミング回路において、
    　前記電流ミラー回路をＮＭＯＳ電流源トランジスタとＮＭＯＳカスコードトランジスタとで構成し、前記基準電流の外部モニタ計測結果に基づき、ミラー先の複数の並列接続された各カスコードトランジスタのゲート電圧をアナログスイッチで、それぞれグラウンド、又はミラー元のカスコードトランジスタのゲートに接続するよう切り替えることにより、オンするミラー先のカスコードトランジスタ数を変えて、電流ミラー比を変更することを特徴とする基準電流トリミング回路。
  11. 　請求項１記載の基準電流トリミング回路において、
    　前記電流ミラー回路をＰＭＯＳ電流源トランジスタとＰＭＯＳカスコードトランジスタとで構成し、前記基準電流の外部モニタ計測結果に基づき、ミラー元の複数の並列接続された各カスコードトランジスタのゲート電圧をアナログスイッチで、それぞれ電源、又はミラー先のカスコードトランジスタのゲートに接続するよう切り替えることにより、オンするミラー元のカスコードトランジスタ数を変えて、電流ミラー比を変更することを特徴とする基準電流トリミング回路。
  12. 　請求項１記載の基準電流トリミング回路において、
    　前記電流ミラー回路をＮＭＯＳ電流源トランジスタとＮＭＯＳカスコードトランジスタとで構成し、前記基準電流の外部モニタ計測結果に基づき、ミラー元の複数の並列接続された各カスコードトランジスタのゲート電圧をアナログスイッチで、それぞれグラウンド、又はミラー先のカスコードトランジスタのゲートに接続するよう切り替えることにより、オンするミラー元のカスコードトランジスタ数を変えて、電流ミラー比を変更することを特徴とする基準電流トリミング回路。
  13. 　請求項１記載の基準電流トリミング回路を備えたＡ／Ｄ変換器であって、
    　前記基準電流トリミング回路にてトリミングした基準電流より動作電流を得ることを特徴とするＡ／Ｄ変換器。
  14. 　与えられた第１の基準電圧をもとに第２の基準電圧を生成する基準電圧生成回路と、
    　前記第２の基準電圧を電流に変換する電圧電流変換回路と、
    　前記変換により得られた電流をミラーして基準電流を得るように構成された電流ミラー回路と、
    　前記基準電流の外部モニタ計測結果をもとに、前記第２の基準電圧を変更することにより前記基準電流のトリミングを実現するように、前記基準電圧生成回路を制御する制御回路とを備えたことを特徴とする基準電流トリミング回路。
  15. 　請求項１４記載の基準電流トリミング回路において、
    　前記制御回路は、前記第１の基準電圧を入力とする抵抗分圧回路の複数の分圧出力のうちの１つを選択するアナログスイッチ回路を有することを特徴とする基準電流トリミング回路。
  16. 　請求項１５記載の基準電流トリミング回路において、
    　前記制御回路は、前記アナログスイッチ回路の初期状態を設定するための回路を更に有することを特徴とする基準電流トリミング回路。
  17. 　請求項１５記載の基準電流トリミング回路において、
    　前記制御回路は、前記変更後の第２の基準電圧を実現する前記アナログスイッチ回路の状態を記憶するための回路を更に有することを特徴とする基準電流トリミング回路。
  18. 　請求項１４記載の基準電流トリミング回路を備えたＡ／Ｄ変換器であって、
    　前記基準電流トリミング回路にてトリミングした基準電流より動作電流を得ることを特徴とするＡ／Ｄ変換器。
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