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WO2010032431A1 - 結晶質酸化インジウム半導体膜を有する薄膜トランジスタ - Google Patents

結晶質酸化インジウム半導体膜を有する薄膜トランジスタ Download PDF

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WO2010032431A1
WO2010032431A1 PCT/JP2009/004592 JP2009004592W WO2010032431A1 WO 2010032431 A1 WO2010032431 A1 WO 2010032431A1 JP 2009004592 W JP2009004592 W JP 2009004592W WO 2010032431 A1 WO2010032431 A1 WO 2010032431A1
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WO
WIPO (PCT)
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oxide
thin film
film transistor
semiconductor film
indium oxide
Prior art date
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Application number
PCT/JP2009/004592
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English (en)
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Inventor
井上一吉
矢野公規
笘井重和
宇都野太
笠見雅司
後藤健治
川嶋浩和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Idemitsu Kosan Co Ltd
Original Assignee
Idemitsu Kosan Co Ltd
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Publication date
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Priority to JP2010529622A priority patent/JP5631213B2/ja
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    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10P14/22—
    • H10P14/2922—
    • H10P14/3802—

Definitions

  • the present invention relates to a thin film transistor having a semiconductor film made of crystalline indium oxide containing indium oxide as a main component and containing a positive trivalent metal oxide.
  • silicon-based semiconductor films dominate the switching elements that drive the above display devices. This is because, in addition to the stability and workability of the silicon-based thin film, the switching speed is fast.
  • This silicon-based thin film is generally produced by a chemical vapor deposition method (CVD method).
  • the switching speed is relatively slow, and there is a problem that an image cannot be displayed when displaying a high-speed moving image or the like.
  • the switching speed is relatively fast, but a high temperature of 800 ° C. or higher, heating with a laser, etc. are necessary for crystallization. Cost.
  • the silicon-based thin film has excellent performance as a voltage element, a change in the characteristics with time is a problem when a current is passed.
  • Sputtering targets composed of indium oxide, gallium oxide, and zinc oxide, as well as zinc oxide and oxide as materials for obtaining a transparent semiconductor film that is more stable than a silicon-based thin film and has a light transmittance equivalent to that of an ITO film.
  • a transparent semiconductor thin film made of magnesium has been proposed (for example, Patent Document 1).
  • a transparent semiconductor film made of indium oxide, gallium oxide and zinc oxide, or zinc oxide and magnesium oxide has a very fast etching property with a weak acid.
  • the metal thin film on the transparent semiconductor film may be etched at the same time. It was inappropriate.
  • Patent Document 2 describes an indium oxide semiconductor film having a bixbyite structure in which a positive divalent metal oxide is contained in indium oxide. Attempts have been made to reduce the carrier concentration by including a positive divalent metal oxide. However, in the case of a positive divalent metal oxide, an impurity order may be formed in the band gap of the energy band structure of the bixbite structure, which may reduce the mobility.
  • An object of the present invention is to provide a thin film transistor having an indium oxide-based semiconductor film capable of selectively etching only a metal thin film on the semiconductor film.
  • a thin film transistor having a crystalline indium oxide semiconductor film containing indium oxide as a main component and containing a positive trivalent metal oxide can be provided.
  • the positive trivalent metal oxide is boron oxide, aluminum oxide, gallium oxide, scandium oxide, yttrium oxide, lanthanum oxide, praseodymium oxide, neodymium oxide, samarium oxide, europium oxide, gadolinium oxide, terbium oxide, dyspronium oxide, oxide 2.
  • the ratio [M / (M + In): atomic ratio] of the metal element (M) to the total amount of the indium element (In) of the indium oxide and the metal element (M) of the positive trivalent metal oxide is 0.0001 to 3.
  • the present invention by using a semiconductor film formed by adding a positive trivalent metal oxide to indium oxide, only the metal thin film on the semiconductor film can be selectively etched. In addition, a high-performance thin film transistor can be obtained.
  • FIG. 1 is a schematic cross-sectional view of a thin film transistor manufactured in Example 1.
  • FIG. 6 is a schematic cross-sectional view of a thin film transistor manufactured in Example 3.
  • FIG. 6 is a diagram showing an output curve of a thin film transistor manufactured in Example 3.
  • FIG. 6 is a diagram showing a transfer curve of a thin film transistor manufactured in Example 3.
  • a thin film transistor (TFT) of the present invention is characterized by having a crystalline indium oxide semiconductor film containing indium oxide as a main component and containing a positive trivalent metal oxide.
  • FIG. 1 is a schematic cross-sectional view showing an embodiment of a thin film transistor of the present invention.
  • the thin film transistor 1 has a gate electrode 20 sandwiched between a substrate 10 and an insulating film 30, and a semiconductor film 40 is stacked on the gate insulating film 30 as an active layer. Further, a source electrode 50 and a drain electrode 52 are provided so as to cover the vicinity of the end of the semiconductor film 40.
  • a channel portion 60 is formed in a portion surrounded by the semiconductor film 40, the source electrode 50 and the drain electrode 52.
  • the thin film transistor of the present invention is not limited to a channel etch type thin film transistor, and an element configuration known in this technical field can be adopted.
  • an etch stopper type thin film transistor may be used.
  • FIG. 2 is a schematic cross-sectional view showing another embodiment of the thin film transistor of the present invention.
  • the thin film transistor 2 is an etch stopper type thin film transistor.
  • the thin film transistor 2 has the same configuration as the thin film transistor 1 described above except that an etch stopper 70 is formed so as to cover the channel portion 60.
  • a source electrode 50 and a drain electrode 52 are provided so as to cover the vicinity of the end of the semiconductor film 40 and the vicinity of the end of the etch stopper 70.
  • a crystalline indium oxide semiconductor film containing indium oxide as a main component and containing a positive trivalent metal oxide is used for the semiconductor film 40.
  • the etching of the semiconductor film can be suppressed when the source electrode 50 and the drain electrode 52 are etched.
  • the carrier density of the semiconductor film can be reduced, and the semiconductor film can be less than 2 ⁇ 10 +17 cm ⁇ 3 at a temperature near room temperature, so that excellent thin film transistor characteristics are exhibited.
  • the carrier density at temperatures near room temperature is preferably less than 10 +17 cm ⁇ 3 . If the carrier density is 2 ⁇ 10 +17 cm ⁇ 3 or more, the TFT may not be driven. Even when the TFT is driven, it may be normally on, the threshold voltage may be negatively increased, or the On-Off value may be small.
  • mainly composed of indium oxide means that the content (atomic ratio) of In element in all metal elements forming the semiconductor film is more than 90%. Since the content of In element is more than 90%, the mobility of the TFT can be increased.
  • a “crystalline film” is a film in which a crystal peak can be confirmed by X-ray diffraction. By making the semiconductor film a crystallized film, the durability of the TFT can be increased.
  • the crystalline film may be any of a single crystal film, an epitaxial film, and a polycrystalline film, and is preferably an epitaxial film and a polycrystalline film because industrial production is easy and the area can be increased. A polycrystalline film is preferred.
  • the polycrystalline film is preferably made of nanocrystals.
  • the average crystal grain size determined from X-ray diffraction using Scherrer's equation is usually 500 nm or less, preferably 300 nm or less, more preferably 150 nm or less, and even more preferably 80 nm or less. If it is larger than 500 nm, there is a possibility that variation when the transistor is miniaturized becomes large.
  • the positive trivalent metal oxide contained in the semiconductor film is boron oxide, aluminum oxide, gallium oxide, scandium oxide, yttrium oxide, lanthanum oxide, praseodymium oxide, neodymium oxide, oxidation
  • One or more oxides selected from samarium, europium oxide, gadolinium oxide, terbium oxide, dyspronium oxide, fornium oxide, erbium oxide, thulium oxide, ytterbium oxide and lutetium oxide are preferred. These oxides have a strong bonding force with oxygen, and the amount of oxygen vacancies in the polycrystalline indium oxide thin film can be reduced.
  • Oxygen vacancies are thought to occur frequently at grain boundaries, and the above metal oxide is different from the ionic radius of indium. Because of the strong bonding force, oxygen vacancies can be suppressed from occurring at the crystal grain boundaries. As a result, the carrier density at a temperature near room temperature can be controlled to be less than 10 +17 cm ⁇ 3 .
  • aluminum oxide, gallium oxide, yttrium oxide, ytterbium oxide, erbium oxide, holmium oxide, dyspronium oxide, and samarium oxide are preferable, and gallium oxide, yttrium oxide, and ytterbium oxide are more preferable.
  • the positive trivalent metal oxide is preferably dissolved in indium oxide, but it is not necessary that all of them are dissolved.
  • the ratio [M / (M + In): atomic ratio of metal element (M) to the total amount of indium element (In) of indium oxide of the semiconductor film and metal element (M) of the positive trivalent metal oxide. ] is preferably 0.0001 to 0.1. If the atomic ratio is less than 0.0001, the amount of the metal element (M) to be added is small and the effect of reducing oxygen vacancies is small, so the carrier density may be 2 ⁇ 10 +17 cm ⁇ 3 or more. On the other hand, if it exceeds 0.1, the crystallinity of the semiconductor film is lowered, the amount of oxygen vacancies is increased, the carrier density may be 2 ⁇ 10 +17 cm ⁇ 3 or more, and the TFT characteristics may not be operated.
  • the ratio [M / (M + In)] of the metal element (M) is more preferably 0.0005 to 0.05, and particularly preferably 0.001 to 0.05.
  • the ratio of the metal element (M) can be obtained by measuring the abundance of each element by ICP (Inductively Coupled Plasma) measurement.
  • the metal element (M) ratio can be implemented, for example, by adjusting the amount of each element in the sputtering target used when forming the semiconductor film.
  • the composition of the semiconductor film substantially matches the composition of the sputtering target.
  • the substrate can be used for the substrate, gate electrode, gate insulating film, source / drain electrode, and the like, and are not particularly limited.
  • a metal thin film such as Al, Cu, or Au can be used for each electrode, and an oxide thin film such as a silicon oxide film or a hafnium oxide film can be used for the gate insulating film.
  • the manufacturing method of the present invention includes a film forming step of forming a semiconductor film containing indium oxide and a positive trivalent metal oxide, a step of oxidizing the semiconductor film, and / or a step of crystallizing.
  • components such as a gate electrode, a gate insulating film, and a source / drain electrode can be formed by a known method.
  • a gate electrode made of a metal thin film such as Al, Cu, or Au is formed on a substrate, and an oxide thin film made of a silicon oxide film, a hafnium oxide film, or the like is formed thereon as a gate insulating film.
  • a semiconductor film made of an indium oxide film containing a positive trivalent metal oxide is formed only on a necessary portion by mounting a metal mask thereon. Thereafter, a source / drain electrode is formed in a necessary portion using a metal mask, whereby a thin film transistor can be manufactured.
  • the semiconductor film can be formed by sputtering, ion plating, vapor deposition, or the like.
  • the sputtering method is preferable.
  • a method using a sintered target of a complex oxide is preferable.
  • a composite oxide sintered target obtained by adding a positive trivalent metal oxide to indium oxide is preferable.
  • the composite oxide sintered target can be manufactured by a method known in this technical field.
  • the sputtering conditions can be appropriately adjusted according to the target to be used, the thickness of the semiconductor film, and the like.
  • As the sputtering method an RF sputtering method, a DC sputtering method, or an AC sputtering method can be used.
  • the DC sputtering method and the AC sputtering method are preferable because the film forming speed is high.
  • a step of oxidizing the thin film and / or a step of crystallizing the thin film are performed.
  • a lamp annealing device, a laser annealing device, a hot air heating device, a contact heating device, or the like can be used in the presence of oxygen.
  • the semiconductor film is preferably heat-treated in the presence of oxygen at 150 to 450 ° C. for 0.5 to 1200 minutes. If it is less than 150 ° C., the semiconductor film may not be sufficiently crystallized, and if it exceeds 450 ° C., the substrate and the semiconductor film may be damaged.
  • the heat treatment temperature is more preferably 180 ° C. to 350 ° C., and particularly preferably 200 ° C. to 300 ° C. Also, if the heat treatment time is less than 0.5 minutes, the heat treatment time is too short and the crystallization of the film may be insufficient, and if it exceeds 1200 minutes, it takes too much time and is not productive.
  • the heat treatment time is more preferably 1 minute to 600 minutes, and particularly preferably 5 minutes to 60 minutes.
  • the crystallization and / or oxidation treatment of the semiconductor film may be performed immediately after the formation of the semiconductor film, or may be performed after the formation of other components such as source / drain electrodes.
  • the manufacturing method of the present invention is particularly suitable for a manufacturing method of a channel etch type thin film transistor. Since the semiconductor film of the present invention is crystalline, an etching process using photolithography can be adopted as a method for forming the source / drain electrodes and the channel portion from a metal thin film such as Al. That is, the etching solution for removing the metal thin film can selectively etch the metal thin film without etching the semiconductor film. An etch stopper type thin film transistor manufacturing method may also be used.
  • Sputtering was carried out at room temperature with a sputtering power of 100 W while evacuating until the back pressure reached 5 ⁇ 10 ⁇ 4 Pa, adjusting the pressure to 0.2 Pa while flowing argon 9.5 sccm and oxygen 0.5 sccm. It was.
  • the substrate was heat-treated at 300 ° C. for 30 minutes in air in a hot air heating furnace. Thereafter, a molybdenum metal film was formed to 300 nm on the semiconductor film 40 and the gate insulating film 30. A resist was applied to the molybdenum metal film, and prebaked at 80 ° C. for 15 minutes.
  • the resist film was irradiated with UV light (light intensity: 300 mJ / cm 2 ) through a mask, and then developed with 3 wt% tetramethylammonium hydroxide (TMAH). After washing with pure water, the resist film was post-baked at 130 ° C. for 15 minutes to form a resist pattern having a desired source / drain electrode shape.
  • the substrate with a resist pattern was treated with a mixed acid of phosphoric acid / acetic acid / nitric acid to etch the molybdenum metal film, thereby forming the source electrode 50 and the drain electrode 52. Thereafter, it was washed with pure water, dried by air blowing, and a thin film transistor (the gap (L) between the source and drain electrodes of the channel portion 60 was 200 ⁇ m and the width (W) was 500 ⁇ m) was produced.
  • the gap (L) between the source and drain electrodes of the channel portion 60 was 200 ⁇ m and the width (W) was 500 ⁇ m
  • the field effect mobility of the thin film transistor is 4.5cm 2 / V ⁇ sec, On -Off ratio was 10 8, it was a thin film transistor showing a normally-off characteristics. The output characteristics showed a clear pinch-off.
  • the shift voltage (Vth) after applying 20V voltage to the gate electrode for 100 minutes was 0.2V.
  • Field effect mobility of the thin film transistor is 1.2cm 2 / V ⁇ sec, On -Off ratio is 10 7, was a thin film transistor showing a normally-off characteristics. The output characteristics showed a clear pinch-off.
  • the semiconductor film was crystalline. A peak of the bixbite structure of indium oxide was observed.
  • the carrier concentration determined by hole measurement was 8 ⁇ 10 +16 / cm 3 .
  • Example 2 Thin film transistor characteristics similar to those of Example 2 were obtained with respect to the thin film transistor manufactured in the same manner as in Example 1 except that a sputtering target added with thulium oxide, ytterbium oxide, and lutetium oxide was used. Further, in the XRD measurement result of each semiconductor film, a peak due to the bixbite of indium oxide was observed. The carrier concentration determined by Hall measurement was 10 +17 / cm 3 or less. The composition of the sputtering target used and the characteristics of the obtained thin film transistor are shown.
  • the field-effect mobility 8.2cm 2 / V ⁇ sec, On -Off ratio was 10 5
  • the output characteristics showed a clear pinch-off.
  • Aluminum oxide: Al / (Al + In) 0.005
  • the field-effect mobility 6.2cm 2 / V ⁇ sec, On -Off ratio was 10 5
  • the output characteristics showed a clear pinch-off.
  • Scandium oxide: Sc / (Sc + In) 0.02
  • the field-effect mobility 4.2cm 2 / V ⁇ sec, On -Off ratio is 10 6
  • the output characteristics showed a clear pinch-off.
  • the output characteristics showed a clear pinch-off.
  • Lanthanum oxide: La / (La + In) 0.02
  • the field effect mobility was 5.1 cm 2 / V ⁇ sec
  • the On-Off ratio was 10 6
  • the thin film transistor exhibited normally-off characteristics.
  • the output characteristics showed a clear pinch-off.
  • Neodymium oxide: Nd / (Nd + In) 0.01
  • the field effect mobility was 8.4 cm 2 / V ⁇ sec
  • the On-Off ratio was 10 6
  • the thin film transistor exhibited normally-off characteristics.
  • the output characteristics showed a clear pinch-off.
  • Samarium oxide: Sm / (Sm + In) 0.05
  • the field-effect mobility 7.6cm 2 / V ⁇ sec, On -Off ratio is 10 7 was a thin film transistor showing a normally-off characteristics.
  • the output characteristics showed a clear pinch-off.
  • Europium oxide: Eu / (Eu + In) 0.03
  • On -Off ratio 10 7
  • the field-effect mobility 6.7cm 2 / V ⁇ sec, On -Off ratio is 10 7
  • the output characteristics showed a clear pinch-off.
  • Terbium oxide: Tb / (Tb + In) 0.005
  • the field-effect mobility 3.3cm 2 / V ⁇ sec, On -Off ratio 10 7
  • the output characteristics showed a clear pinch-off.
  • the field-effect mobility 14.7cm 2 / V ⁇ sec, On -Off ratio is 10 7
  • the output characteristics showed a clear pinch-off.
  • Erbium oxide: Er / (Er + In) 0.01
  • the output characteristics showed a clear pinch-off.
  • Thulium oxide: Tm / (Tm + In) 0.02
  • the field-effect mobility 8.3cm 2 / V ⁇ sec, On -Off ratio 10 7, was a thin film transistor showing a normally-off characteristics.
  • the resist film was irradiated with UV light (light intensity: 300 mJ / cm 2 ) through a mask, and then developed with 3 wt% tetramethylammonium hydroxide (TMAH). After washing with pure water, the resist film was post-baked at 130 ° C. for 15 minutes, and a pattern was formed in a portion to become the channel portion 60.
  • An etch stopper 70 was formed by dry etching with CF 4 . The resist was stripped with a resist stripper, washed with water, and dried by air blow. Thereafter, a molybdenum metal film having a thickness of 300 nm was formed on the semiconductor film 40, the etch stopper 70, and the thermal oxide film 30.
  • a resist was applied to the molybdenum metal film, and prebaked at 80 ° C. for 15 minutes. Thereafter, the resist film was irradiated with UV light (light intensity: 300 mJ / cm 2 ) through a mask, and then developed with 3 wt% tetramethylammonium hydroxide (TMAH). After washing with pure water, the resist film was post-baked at 130 ° C. for 15 minutes to form a resist pattern in the shape of the source electrode 50 and the drain electrode 52.
  • the molybdenum metal film was etched by treating the substrate with a resist pattern with a mixed acid of phosphoric acid, acetic acid and nitric acid.
  • the semiconductor film 40 is not crystallized and can be etched simultaneously with the molybdenum metal film by treating with a mixed acid of phosphoric acid, acetic acid and nitric acid.
  • the channel portion 60 is protected by the etch stopper 70, and the semiconductor film 40 is not etched.
  • the semiconductor film is crystallized. Therefore, it cannot be etched by a treatment with a mixed acid of phosphoric acid, acetic acid and nitric acid.
  • the semiconductor film in order to perform simultaneous etching with the molybdenum metal film, the semiconductor film may be etched with aqua regia composed of hydrochloric acid / nitric acid / water, a hydrochloric acid aqueous solution containing ferric chloride, an HBr aqueous solution, or the like. Since a strong acid is used, the heat treatment is preferably performed in the final step.
  • FIG. 5 shows the relationship between the drain voltage (Vds) and the same current (Ids) when the gate voltage (Vgs) is changed from -5V to 25V.
  • the white circle line is a curve obtained by raising the drain current to the gate voltage by a power of 1/2
  • the black circle line is 4 is a curve showing a drain current with respect to a gate voltage.
  • XE-Y means X ⁇ 10 ⁇ Y .
  • 5.0E-06 is 5.0 ⁇ 10 ⁇ 6 .
  • Comparative Example 1 A thin film transistor was fabricated in the same manner as in Example 1 except that a target made of indium oxide-gallium oxide-zinc oxide was used as the sputtering target.
  • TFT characteristics could not be measured.
  • Comparative Example 2 A thin film transistor was fabricated in the same manner as in Example 1 except that a target made of indium oxide-gallium oxide was used as the sputtering target.
  • TFT characteristics could not be measured.
  • the thin film transistor of the present invention can be suitably used for sensors such as display panels, RFID tags, X-ray detector panels, fingerprint sensors, and photosensors.
  • the thin film transistor manufacturing method of the present invention is particularly suitable for a channel etch type thin film transistor manufacturing method.

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Abstract

　酸化インジウムを主成分とし、正３価の金属酸化物を含有する結晶質酸化インジウム半導体膜を有する薄膜トランジスタ。

Description

結晶質酸化インジウム半導体膜を有する薄膜トランジスタ
　本発明は、酸化インジウムを主成分とし、正３価の金属酸化物を含有する結晶質酸化インジウムからなる半導体膜を有する薄膜トランジスタに関する。
　近年、表示装置の発展は目覚ましく、液晶表示装置やＥＬ表示装置等、種々の表示装置がパソコンやワ－プロ等のＯＡ機器へ活発に導入されている。これらの表示装置は、いずれも表示素子を透明導電膜で挟み込んだサンドイッチ構造を有している。
　上記の表示装置を駆動させるスイッチング素子には、現在、シリコン系の半導体膜が主流を占めている。それは、シリコン系薄膜の安定性、加工性の良さの他、スイッチング速度が速い等が良好なためである。このシリコン系薄膜は、一般に化学蒸気析出法（ＣＶＤ法）により作製されている。
　しかしながら、シリコン系薄膜が非晶質の場合、スイッチング速度が比較的遅く、高速な動画等を表示する場合は画像を表示できないという難点を有している。また、結晶質のシリコン系薄膜の場合には、スイッチング速度は比較的速いが、結晶化するために８００℃以上の高温や、レーザーによる加熱等が必要であり、製造時に多大なエネルギーと工程を要する。また、シリコン系の薄膜は、電圧素子としても性能は優れているものの、電流を流した場合、その特性の経時変化が問題となっている。
　シリコン系薄膜よりも安定性に優れるとともに、ＩＴＯ膜と同等の光透過率を有する透明半導体膜を得るための材料等として、酸化インジウム、酸化ガリウム及び酸化亜鉛からなるスパッタリングターゲットや、酸化亜鉛と酸化マグネシウムからなる透明半導体薄膜が提案されている（例えば、特許文献１）。酸化インジウム、酸化ガリウム及び酸化亜鉛、又は酸化亜鉛と酸化マグネシウムからなる透明半導体膜は、弱酸でのエッチング性が非常に早い特徴を持っている。しかしながら、金属薄膜のエッチング液でもエッチングされ、透明半導体膜上の金属薄膜をエッチングする場合に、同時にエッチングされてしまうことがあり、透明半導体膜上の金属薄膜だけを選択的にエッチングする場合には不適であった。
　一方、酸化インジウムの結晶質を含む膜、特に多結晶膜は、酸素欠損を生成しやすく、成膜時の酸素分圧を上げたり、酸化処理等をしても、キャリヤー密度を２×１０＋１７ｃｍ－３にすることが困難と考えられていた。そのために、半導体膜又はＴＦＴとしての試みはほとんどなされていなかった。
　また、特許文献２に酸化インジウムに正２価の金属酸化物を含有させたビックスバイト構造を有する酸化インジウム半導体膜が記載されている。正２価の金属酸化物を含有させることにより、キャリヤー濃度を低減する試みがなされている。しかしながら、正２価の金属酸化物の場合、ビックスバイト構造のエネルギーバンド構造のバンドギャップ内に不純物順位を形成することがあり、これが、移動度を低下させる場合がある。
特開２００４－１１９５２５号公報 国際公開第ＷＯ２００７／０５８２４８
　本発明の目的は、半導体膜上の金属薄膜だけを選択的にエッチングすることができる酸化インジウム系の半導体膜を有する薄膜トランジスタを提供することである。
　上記目的を達成するため、本発明者らが鋭意研究した結果、酸化インジウムに正３価の金属酸化物を含有させて形成した半導体膜を使用することにより、半導体膜上の金属薄膜だけを選択的にエッチングでき、また、高性能な薄膜トランジスタが得られることを見出し、本発明を完成させた。
　本発明によれば、以下の薄膜トランジスタ等を提供することができる。
１．酸化インジウムを主成分とし、正３価の金属酸化物を含有する結晶質酸化インジウム半導体膜を有する薄膜トランジスタ。
２．前記正３価の金属酸化物が、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化プラセオジム、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロニウム、酸化ホルニウム、酸化エルビウム、酸化ツリウム、酸化イッテリビウム及び酸化ルテチウムから選択される１種又は２種以上の酸化物である１に記載の薄膜トランジスタ。
３．前記酸化インジウムのインジウム元素（Ｉｎ）と前記正３価の金属酸化物の金属元素（Ｍ）の合計量に対する金属元素（Ｍ）の比率[Ｍ／（Ｍ＋Ｉｎ）：原子比]が０．０００１～０．１である１又は２に記載の薄膜トランジスタ。
４．酸化インジウム、及び正３価の金属酸化物を含有する半導体膜を成膜する成膜工程と、前記半導体膜を酸化処理する工程、及び／又は前記半導体膜を結晶化する工程を含む、１～３のいずれかに記載の薄膜トランジスタの製造方法。
５．前記半導体膜を酸素の存在下に、１５０～４５０℃で０．５～１２００分間熱処理する４に記載の薄膜トランジスタの製造方法。
６．チャンネルエッチ型の薄膜トランジスタの製造方法である４又は５に記載の薄膜トランジスタの製造方法。
７．エッチストッパー型の薄膜トランジスタの製造方法である４又は５に記載の薄膜トランジスタの製造方法。
　本発明によれば、酸化インジウムに正３価の金属酸化物を含有させて形成した半導体膜を使用することにより、半導体膜上の金属薄膜だけを選択的にエッチングできる。また、高性能な薄膜トランジスタが得られる。
本発明の薄膜トランジスタの実施形態を示す概略断面図である。 本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。 実施例１で作製した薄膜トランジスタの概略断面図である。 実施例３で作製した薄膜トランジスタの概略断面図である。 実施例３で作製した薄膜トランジスタの出力曲線を示す図である。 実施例３で作製した薄膜トランジスタの伝達曲線を示す図である。
　本発明の薄膜トランジスタ（ＴＦＴ）は、酸化インジウムを主成分とし、正３価の金属酸化物を含有する結晶質酸化インジウム半導体膜を有することを特徴とする。
　図１は、本発明の薄膜トランジスタの実施形態を示す概略断面図である。
　薄膜トランジスタ１は、基板１０及び絶縁膜３０の間にゲート電極２０を挟持しており、ゲート絶縁膜３０上には半導体膜４０が活性層として積層されている。さらに、半導体膜４０の端部付近を覆うようにしてソース電極５０及びドレイン電極５２がそれぞれ設けられている。半導体膜４０、ソース電極５０及びドレイン電極５２で囲まれた部分にチャンネル部６０を形成している。
　尚、図１の薄膜トランジスタ１はいわゆるチャンネルエッチ型薄膜トランジスタである。本発明の薄膜トランジスタは、チャンネルエッチ型薄膜トランジスタに限定されず、本技術分野で公知の素子構成を採用できる。例えば、エッチストッパー型の薄膜トランジスタでもよい。
　図２は、本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。尚、上述した薄膜トランジスタ１と同じ構成部材には同じ番号を付し、その説明を省略する。
　薄膜トランジスタ２は、エッチストッパー型の薄膜トランジスタである。薄膜トランジスタ２は、チャンネル部６０を覆うようにエッチストッパー７０が形成されている点を除き、上述した薄膜トランジスタ１と同じ構成である。半導体膜４０の端部付近及びエッチストッパー７０の端部付近を覆うようにしてソース電極５０及びドレイン電極５２がそれぞれ設けられている。
　本発明では半導体膜４０に、酸化インジウムを主成分とし、正３価の金属酸化物を含有する結晶質酸化インジウム半導体膜を使用する。これにより、ソース電極５０及びドレイン電極５２のエッチングの際に、半導体膜がエッチングされることを抑制できる。また、半導体膜のキャリヤー密度を低減することができ、室温付近の温度において２×１０＋１７ｃｍ－３未満にすることが可能となり、良好な薄膜トランジスタ特性を示すようになる。
　室温付近の温度においてのキャリヤー密度は、好ましくは１０＋１７ｃｍ－３未満である。キャリヤー密度が２×１０＋１７ｃｍ－３以上では、ＴＦＴとして駆動しないおそれがある。また、ＴＦＴとして駆動したとしてもノーマリーオンになったり、閾値電圧がマイナスに大きくなったり、Ｏｎ－Ｏｆｆ値が小さくなる場合がある。
　ここで、「酸化インジウムを主成分とする」とは、半導体膜を形成する全金属元素に占めるＩｎ元素の含有量（原子比）が９０％超であることを意味する。Ｉｎ元素の含有量が９０％超であるため、ＴＦＴの移動度を高くすることができる。
　また、「結晶質膜」とは、Ｘ線回折により結晶ピークを確認できる膜である。半導体膜を結晶化膜とすることにより、ＴＦＴの耐久性を高くできる。
　結晶質膜は、単結晶膜、エピタキシャル膜及び多結晶膜のいずれであってもよく、工業生産が容易かつ大面積化が可能であることから、好ましくはエピタキシャル膜及び多結晶膜であり、特に好ましくは多結晶膜である。
　結晶質膜が多結晶膜の場合、当該多結晶膜がナノクリスタルからなることが好ましい。Ｘ線回折からScherrer’s　equationを用いて求めた平均結晶粒径は通常５００ｎｍ以下、好ましくは３００ｎｍ以下、より好ましくは１５０ｎｍ以下、さらに好ましくは８０ｎｍ以下である。５００ｎｍより大きいとトランジスタを微細化した際のばらつきが大きくなるおそれがある。
　半導体膜が含有する正３価の金属酸化物としては、　前記正３価の金属酸化物が、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化プラセオジム、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロニウム、酸化ホルニウム、酸化エルビウム、酸化ツリウム、酸化イッテリビウム及び酸化ルテチウムから選択される１種又は２種以上の酸化物が好ましい。これらの酸化物は、酸素との結合力が強く、多結晶化酸化インジウム薄膜の酸素欠損量を低減することが可能となる。酸素欠損は、結晶粒界で多く発生すると考えられ、上記金属酸化物は、インジウムのイオン半径とは異なるために、結晶中に存在するよりも、結晶粒界に多く存在すると考えられ、酸素との結合力が強いために、結晶粒界での酸素欠損の発生を抑えることが出来るようになる。その結果、室温付近の温度においてのキャリヤー密度を、１０＋１７ｃｍ－３未満に制御できるようになる。
　上記金属酸化物のうち、特に、酸化アルミニウム、酸化ガリウム、酸化イットリウム、酸化イッテリビウム、酸化エルビウム、酸化ホルミウム、酸化ジスプロニウム、酸化サマリウムが好ましく、さらに、酸化ガリウム、酸化イットリウム、酸化イッテリビウムが好ましい。
　尚、正３価の金属酸化物は、酸化インジウムに固溶している方が望ましいが、全てが固溶している必要はない。
　本発明において、半導体膜の酸化インジウムのインジウム元素（Ｉｎ）と前記正３価の金属酸化物の金属元素（Ｍ）の合計量に対する金属元素（Ｍ）の比率[Ｍ／（Ｍ＋Ｉｎ）：原子比]は、０．０００１～０．１であることが好ましい。原子比が０．０００１未満では、添加する金属元素（Ｍ）の量が少なく、酸素欠損の低減効果が小さいため、キャリヤー密度が２×１０＋１７ｃｍ－３以上になる場合がある。一方、０．１超では半導体膜の結晶性が低くなり、酸素欠損量が増え、キャリヤー密度が２×１０＋１７ｃｍ－３以上になる場合があり、ＴＦＴ特性として作動しなくなる場合がある。また、ＴＦＴとして駆動したとしてもノーマリーオンになったり、閾値電圧がマイナスに大きくなったり、Ｏｎ－Ｏｆｆ値が小さくなる場合がある。さらに、正３価の金属酸化物を多く含むと、半導体膜が結晶化しなくなり、結果、エッチング液に溶解するようになり、選択エッチングが出来なくなるおそれがある。
　金属元素（Ｍ）の比率[Ｍ／（Ｍ＋Ｉｎ）]は、より好ましくは０．０００５～０．０５であり、特に好ましくは０．００１～０．０５である。
　尚、金属元素（Ｍ）の比率は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）測定により、各元素の存在量を測定することで求めることができる。
　また、金属元素（Ｍ）比率は、例えば、半導体膜を形成する際に使用するスパッタリングターゲットの各元素の存在量を調整することで実施できる。半導体膜の組成は、スパッタリングターゲットの組成とほぼ一致する。
　本発明の薄膜トランジスタにおいて、基板、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極等の構成部材は、公知のものが使用でき、特に限定されない。
　例えば、各電極にはＡｌ、Ｃｕ、Ａｕ等の金属薄膜が使用でき、ゲート絶縁膜には、酸化シリコン膜、酸化ハフニウム膜等の酸化物薄膜を使用できる。
　続いて、本発明の薄膜トランジスタの製造方法を説明する。
　本発明の製造方法は、酸化インジウム、及び正３価の金属酸化物を含有する半導体膜を成膜する成膜工程と、半導体膜を酸化処理する工程、及び／又は結晶化する工程を含む。尚、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極等の構成部材は、公知の方法により形成できる。
　例えば、基板上にＡｌ、Ｃｕ、Ａｕ等の金属薄膜からなるゲート電極を形成し、その上に、酸化シリコン膜、酸化ハフニウム膜等からなる酸化物薄膜をゲート絶縁膜として形成する。その上に、金属マスクを装着して必要な部分だけに正３価の金属酸化物を含む酸化インジウム膜からなる半導体膜を形成する。その後、金属マスクを用いて、必要部分にソース・ドレイン電極を形成することで、薄膜トランジスタを製造することができる。
　半導体膜の成膜は、スパッタ法、イオンプレーティング法、蒸着法等がある。このなかでは、スパッタ法が好ましい。
　スパッタリングでは、複合酸化物の焼結ターゲットを用いる方法が好ましい。具体的に、酸化インジウムに正３価の金属酸化物を添加した複合酸化物の焼結ターゲットが好ましい。尚、複合酸化物の焼結ターゲットは、本技術分野において公知の方法により製造できる。
　スパッタリングの条件は、使用するターゲットや、半導体膜の膜厚等にあわせて適宜調整することができる。スパッタリング方法は、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法が使用できる。中でも、ＤＣスパッタ法、ＡＣスパッタ法が、成膜速度も速く、好ましい。
　本発明の薄膜トランジスタの製造方法では、半導体膜の形成後、薄膜を酸化処理する工程、及び／又は薄膜を結晶化する工程を行う。
　半導体膜の結晶化及び酸化処理には、酸素の存在下にランプアニ―ル装置、レーザーアニール装置、熱風加熱装置、接触加熱装置等を用いることが出来る。
　半導体膜を酸素の存在下に、１５０～４５０℃、０．５～１２００分の条件で熱処理することが好ましい。１５０℃未満では、半導体膜が十分に結晶化しない場合があり、４５０℃超では、基板や半導体膜にダメージを与える場合がある。熱処理温度は、１８０℃～３５０℃がさらに好ましく、特に２００℃～３００℃が好ましい。
　また、熱処理時間が０．５分未満では、熱処理時間が短すぎて膜の結晶化が不十分となる場合があり、１２００分超では時間が掛かりすぎ生産的ではない。熱処理時間は、１分～６００分がさらに好ましく、特に５分～６０分が好ましい。
　尚、半導体膜の結晶化及び／又は酸化処理は、半導体膜の形成後、すぐに実施してもよく、また、ソース・ドレイン電極等、他の構成部材の形成後に実施してもよい。
　本発明の製造方法は、特に、チャンネルエッチ型の薄膜トランジスタの製造方法に適している。本発明の半導体膜は結晶質であるため、Ａｌ等の金属薄膜からソース・ドレイン電極及びチャンネル部を形成する方法として、フォトリソグラフィを使用したエッチング工程を採用できる。即ち、金属薄膜を除去するエッチング液では、半導体膜はエッチングされず、金属薄膜を選択的にエッチングできる。尚、エッチストッパー型の薄膜トランジスタの製造方法であってもよい。
実施例１
（Ａ）薄膜トランジスタの作製
　図３に示すチャンネルエッチ型の薄膜トランジスタをフォトレジスト法にて作製した。
　２００ｎｍ厚みの熱酸化膜（ＳｉＯ２膜）付きの導電性シリコン基板１０を使用した。熱酸化膜がゲート絶縁膜３０として機能し、導電性シリコン部がゲート電極２０として機能する。
　ゲート絶縁膜３０上に、酸化インジウム－酸化ガリウムからなるターゲット[Ｇａ／（Ｉｎ＋Ｇａ）＝０．０３：原子比）]を用いて、スパッタリング法で４０ｎｍの半導体膜４０を成膜した。スパッタリングは、背圧が５×１０－４Ｐａとなるまで真空排気したあと、アルゴン９．５ｓｃｃｍ、酸素０．５ｓｃｃｍを流しながら、圧力を０．２Ｐａに調整し、スパッタパワー１００Ｗにて室温で行った。
　半導体膜４０の形成後、この基板を熱風加熱炉内で空気中、３００℃で３０分間熱処理した。
　その後、半導体膜４０及びゲート絶縁膜３０上に、モリブデン金属膜を３００ｎｍ成膜した。
　モリブデン金属膜にレジストを塗布し、８０℃で１５分間プレベークした。その後、マスクを通してＵＶ光（光強度：３００ｍＪ／ｃｍ２）をレジスト膜に照射し、その後、３ｗｔ％のテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）にて現像した。純水で洗浄後、レジスト膜を１３０℃で１５分ポストベークし、所望の形状のソース・ドレイン電極形状のレジストパターンを形成した。
　レジストパターン付き基板を、燐酸・酢酸・硝酸の混合酸で処理することで、モリブデン金属膜をエッチングし、ソース電極５０及びドレイン電極５２を形成した。その後、純水で洗浄しエアーブローして乾燥させ、薄膜トランジスタ（チャンネル部６０のソース・ドレイン電極間間隙（Ｌ）が２００μｍ、幅（Ｗ）が５００μｍ）を作製した。
　この薄膜トランジスタの電界効果移動度は４．５ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０８であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。ゲート電極に２０Ｖ電圧を１００分間印加した後のシフト電圧（Ｖｔｈ）は、０．２Ｖであった。
（Ｂ）半導体膜の評価
　石英ガラス基板上に、上記（Ａ）のスパッタリングと同じ条件にて半導体膜を形成した。その後、熱風加熱炉内で、空気中、３００℃で３０分間熱処理した。得られた半導体膜のＸ線回折（ＸＲＤ）測定をしたところ、酸化インジウムのビックスバイト構造のピークが観察された。これにより、半導体膜が結晶質であることが確認できた。また、ホール測定により求めたキャリヤー濃度は、８×１０＋１６／ｃｍ３であった。
　尚、半導体膜の熱処理条件を、空気中、４５０℃で５時間として得た半導体膜について、同じくＸＲＤ測定した。３００℃にて熱処理したＸＲＤのピーク強度を比較したところ、３００℃で得られたピーク強度は、４５０℃で得られたピーク強度の約９５％であった。
実施例２
　スパッタリングターゲットとして、酸化インジウム－酸化イッテリビウムからなるターゲット[Ｙｂ／（Ｙｂ＋Ｉｎ）＝０．０３：原子比）]を用いた他は、実施例１と同様にして、薄膜トランジスタを作製した。
　この薄膜トランジスタの電界効果移動度は１．２ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０７であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
　また、ＸＲＤ測定の結果、半導体膜は結晶質性であった。酸化インジウムのビックスバイト構造のピークが観察された。また、ホール測定により求めたキャリヤー濃度は、８×１０＋１６／ｃｍ３であった。
　尚、酸化ガリウムに代えて、酸化ホウ素、酸化アルミニウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化プラセオジム、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロニウム、酸化ホルニウム、酸化エルビウム、酸化ツリウム、酸化イッテリビウム及び酸化ルテチウムをそれぞれ添加したスパッタリングターゲットを使用した他は、実施例１と同様にして作製した薄膜トランジスタについても、実施例２とほぼ同様な薄膜トランジスタ特性が得られた。また、各半導体膜のＸＲＤ測定結果は、同じく酸化インジウムのビックスバイトに起因するピークが観察された。また、ホール測定により求めたキャリヤー濃度は、１０＋１７／ｃｍ３以下であった。
　使用したスパッタリングターゲットの組成、及び得られた薄膜トランジスタの特性を示す。
・酸化ホウ素：Ｂ／（Ｂ＋Ｉｎ）＝０．００４
　電界効果移動度は８．２ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０５であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化アルミニウム：Ａｌ／（Ａｌ＋Ｉｎ）＝０．００５
　電界効果移動度は６．２ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０５であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化スカンジウム：Ｓｃ／（Ｓｃ＋Ｉｎ）＝０．０２
　電界効果移動度は４．２ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０６であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化イットリウム：Ｙ／（Ｙ＋Ｉｎ）＝０．０５
電界効果移動度は６．８ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０７であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ランタン：Ｌａ／（Ｌａ＋Ｉｎ）＝０．０２
　電界効果移動度は５．１ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０６であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ネオジム：Ｎｄ／（Ｎｄ＋Ｉｎ）＝０．０１
　電界効果移動度は８．４ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０６であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化サマリウム：Ｓｍ／（Ｓｍ＋Ｉｎ）＝０．０５
　電界効果移動度は７．６ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０７であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ユウロピウム：Ｅｕ／（Ｅｕ＋Ｉｎ）＝０．０３
　電界効果移動度は５．３ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０７であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ガドリニウム：Ｇｄ／（Ｇｄ＋Ｉｎ）＝０．０３
　電界効果移動度は６．７ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０７であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化テルビウム：Ｔｂ／（Ｔｂ＋Ｉｎ）＝０．００５
　電界効果移動度は３．３ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０７であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ジスプロニウム：Ｄｙ／（Ｄｙ＋Ｉｎ）＝０．０１
　電界効果移動度は１４．７ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０７であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化エルビウム：Ｅｒ／（Ｅｒ＋Ｉｎ）＝０．０１
　電界効果移動度は１１．４ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０７であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ツリウム：Ｔｍ／（Ｔｍ＋Ｉｎ）＝０．０２
　電界効果移動度は８．３ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０７であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ルテチウム：Ｌｕ／（Ｌｕ＋Ｉｎ）＝０．００３
　電界効果移動度は６．９ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０７であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
実施例３
　図４に示すエッチストッパー型の薄膜トランジスタを、フォトレジスト法にて作製した。
　熱酸化膜３０（ＳｉＯ２膜）付きの導電性シリコン基板１０上に、酸化インジウム－酸化イットリウムからなるターゲット［Ｙ／（Ｉｎ＋Ｙ）＝０．０３：原子比）］を用いて、実施例１と同様にスパッタリング法で４０ｎｍの半導体膜４０を成膜した。
　次に、Ｓｉをターゲットとして、アルゴン：７ｓｃｃｍ、酸素３ｓｃｃｍ流し、圧力０．５Ｐａにて１００ｎｍ成膜した。その後、レジストを塗布し、８０℃で１５分間プレベークした。その後、マスクを通してＵＶ光（光強度：３００ｍＪ／ｃｍ２）をレジスト膜に照射し、その後、３ｗｔ％のテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）にて現像した。純水で洗浄後、レジスト膜を１３０℃で１５分ポストベークし、チャンネル部６０となる部分にパターンを形成した。ＣＦ４によるドライエッチングにより、エッチストッパー７０を形成した。レジスト剥離剤にて、レジストを剥離し、水洗し、エアーブローにより乾燥した。
　その後、半導体膜４０、エッチストッパー７０及び熱酸化膜３０上に、モリブデン金属膜を３００ｎｍ成膜した。
　モリブデン金属膜にレジストを塗布し、８０℃で１５分間プレベークした。その後、マスクを通してＵＶ光（光強度：３００ｍＪ／ｃｍ２）をレジスト膜に照射し、その後、３ｗｔ％のテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）にて現像した。純水で洗浄後、レジスト膜を１３０℃で１５分ポストベークし、ソース電極５０及びドレイン電極５２の形状のレジストパターンを形成した。
　レジストパターン付き基板を、燐酸・酢酸・硝酸の混合酸で処理することで、モリブデン金属膜をエッチングした。この場合、半導体膜４０は結晶化しておらず、燐酸・酢酸・硝酸の混合酸で処理することにより、モリブデン金属膜と同時にエッチングが出来る。また、チャンネル部６０は、エッチストッパー７０にて保護されており、半導体膜４０がエッチングされることはない。
　レジストを剥離後、その後、純水で洗浄しエアーブローして乾燥させた。その後、熱風加熱炉内で空気中、３００℃で３０分間熱処理して、薄膜トランジスタ（チャンネル部６０のソース・ドレイン電極間間隙（Ｌ）が２００μｍ、幅（Ｗ）が５００μｍ）を作製した。
　尚、上記の熱処理をモリブデン金属膜のエッチング前に実施すると、半導体膜が結晶化する。そのため、燐酸・酢酸・硝酸の混合酸による処理でエッチングすることができない。その場合、モリブデン金属膜と同時エッチングするためには、塩酸・硝酸・水からなる王水や、塩化第二鉄を含む塩酸水溶液、ＨＢｒ水溶液等で、半導体膜をエッチングすればよい。強酸を使用することになるので、熱処理は最終工程で行うことが好ましい。
　この薄膜トランジスタの電界効果移動度は１０．８ｃｍ２／Ｖ・ｓｅｃ、Ｏｎ－Ｏｆｆ比は１０８であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。ゲート電極に２０Ｖ電圧を１００分間印加した後のシフト電圧（Ｖｔｈ）は、０．２Ｖであった。
　半導体膜は結晶質であった。また、ホール測定により求めたキャリヤー濃度は、６×１０＋１６／ｃｍ３であった。
　実施例３で作製した薄膜トランジスタの出力曲線を図５に、伝達曲線を図６に示す。図５は、ゲート電圧（Ｖｇｓ）を－５Ｖ～２５Ｖと変更したときの、ドレイン電圧（Ｖｄｓ）と同電流（Ｉｄｓ）の関係を示したものである。図６は、ゲート電圧（Ｖｇｓ）とドレイン電流（Ｉｄｓ）の関係を示したものであり、白丸からなる線は、ゲート電圧に対するドレイン電流を１／２乗した曲線であり、黒丸からなる線は、ゲート電圧に対するドレイン電流を示す曲線である。
　図５及び図６において、「ＸＥ－Ｙ」はＸ×１０－Ｙを意味する。例えば、５．０Ｅ－０６は５．０×１０－６である。
比較例１
　スパッタリングターゲットに、酸化インジウム－酸化ガリウム－酸化亜鉛からなるターゲットを使用した他は、実施例１と同様にして薄膜トランジスタを作製した。スパッタリングターゲットの組成（原子比）は以下の通りである。
　　Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ）＝０．３４
　　Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ）＝０．３３
　　Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ）＝０．３３
　その結果、モリブデン金属膜のエッチングの際に、チャンネル部６０の下部の半導体膜４０もエッチングされ消失していた。従って、ＴＦＴ特性は測定できなかった。
比較例２
　スパッタリングターゲットに、酸化インジウム－酸化ガリウムからなるターゲットを使用した他は、実施例１と同様にして薄膜トランジスタを作製した。スパッタリングターゲットの組成（原子比）は以下の通りである。
　　Ｉｎ／（Ｉｎ＋Ｇａ）＝０．７
　　Ｇａ／（Ｉｎ＋Ｇａ）＝０．３
　その結果、モリブデン金属膜のエッチングの際に、チャンネル部６０の下部の半導体膜４０もエッチングされ消失していた。従って、ＴＦＴ特性は測定できなかった。
　本発明の薄膜トランジスタは、ディスプレイ用パネル、ＲＦＩＤタグ、Ｘ線ディテクタパネル・指紋センサ・フォトセンサ等のセンサ等に好適に使用できる。
　本発明の薄膜トランジスタの製造方法は、特に、チャンネルエッチ型の薄膜トランジスタの製造方法に適している。
　上記に本発明の実施形態及び／又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び／又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
　この明細書に記載の文献の内容を全てここに援用する。

Claims (7)

  1. 　酸化インジウムを主成分とし、正３価の金属酸化物を含有する結晶質酸化インジウム半導体膜を有する薄膜トランジスタ。
  2. 　前記正３価の金属酸化物が、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化プラセオジム、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロニウム、酸化ホルニウム、酸化エルビウム、酸化ツリウム、酸化イッテリビウム及び酸化ルテチウムから選択される１種又は２種以上の酸化物である請求項１に記載の薄膜トランジスタ。
  3. 　前記酸化インジウムのインジウム元素（Ｉｎ）と前記正３価の金属酸化物の金属元素（Ｍ）の合計量に対する金属元素（Ｍ）の比率[Ｍ／（Ｍ＋Ｉｎ）：原子比]が０．０００１～０．１である請求項１又は２に記載の薄膜トランジスタ。
  4. 　酸化インジウム、及び正３価の金属酸化物を含有する半導体膜を成膜する成膜工程と、
    　前記半導体膜を酸化処理する工程、及び／又は前記半導体膜を結晶化する工程を含む、
    　請求項１～３のいずれかに記載の薄膜トランジスタの製造方法。
  5. 　前記半導体膜を酸素の存在下に、１５０～４５０℃で０．５～１２００分間熱処理する請求項４に記載の薄膜トランジスタの製造方法。
  6. 　チャンネルエッチ型の薄膜トランジスタの製造方法である請求項４又は５に記載の薄膜トランジスタの製造方法。
  7. 　エッチストッパー型の薄膜トランジスタの製造方法である請求項４又は５に記載の薄膜トランジスタの製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011148614A1 (ja) * 2010-05-27 2011-12-01 出光興産株式会社 酸化物焼結体、それからなるターゲット及び酸化物半導体薄膜
WO2013021632A1 (ja) * 2011-08-11 2013-02-14 出光興産株式会社 薄膜トランジスタ
WO2013035335A1 (ja) * 2011-09-06 2013-03-14 出光興産株式会社 スパッタリングターゲット
WO2014181777A1 (ja) * 2013-05-09 2014-11-13 独立行政法人物質・材料研究機構 薄膜トランジスタおよびその製造方法
JP2015144172A (ja) * 2014-01-31 2015-08-06 国立研究開発法人物質・材料研究機構 酸化物半導体およびその製法
JP2015144171A (ja) * 2014-01-31 2015-08-06 国立研究開発法人物質・材料研究機構 酸化物薄膜トランジスタおよびその製造方法
KR20190115018A (ko) 2017-02-01 2019-10-10 이데미쓰 고산 가부시키가이샤 비정질 산화물 반도체막, 산화물 소결체, 및 박막 트랜지스터
KR20210034601A (ko) 2018-08-01 2021-03-30 이데미쓰 고산 가부시키가이샤 결정 구조 화합물, 산화물 소결체, 스퍼터링 타깃, 결정질 산화물 박막, 아모르퍼스 산화물 박막, 박막 트랜지스터, 및 전자 기기
TWI731704B (zh) * 2010-03-26 2021-06-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
WO2024219464A1 (ja) * 2023-04-19 2024-10-24 出光興産株式会社 半導体デバイス及び電子機器

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478185B2 (en) * 2010-05-12 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical display device and display method thereof
JP5189674B2 (ja) * 2010-12-28 2013-04-24 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9018629B2 (en) * 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101978835B1 (ko) * 2012-03-16 2019-05-15 한국전자통신연구원 박막 트랜지스터
JP2013258895A (ja) * 2012-05-18 2013-12-26 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
DE112014006046T5 (de) * 2013-12-27 2016-09-15 Semiconductor Energy Laboratory Co., Ltd. Licht emittierende Vorrichtung
CN103913917B (zh) * 2014-03-27 2017-02-22 上海天马微电子有限公司 一种tft阵列基板及显示面板
JP6097458B1 (ja) * 2015-07-30 2017-03-15 出光興産株式会社 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ
KR101914835B1 (ko) * 2016-11-18 2018-11-02 아주대학교산학협력단 금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터
CN107903712A (zh) * 2017-11-17 2018-04-13 福州大学 一种喷墨打印技术中的半导体金属氧化物墨水及使用方法
WO2020196716A1 (ja) * 2019-03-28 2020-10-01 出光興産株式会社 結晶酸化物薄膜、積層体及び薄膜トランジスタ
CN113078042B (zh) * 2021-03-22 2022-04-26 青岛科技大学 一种薄膜晶体管制备方法
CN114230314B (zh) * 2021-12-15 2023-04-04 先导薄膜材料（广东）有限公司 一种氧化铟镱钇粉体及其制备方法与应用
CN114163216A (zh) * 2021-12-15 2022-03-11 先导薄膜材料（广东）有限公司 一种氧化铟钛镱粉体及其制备方法与应用
CN118908696B (zh) * 2024-07-08 2025-12-16 中山智隆新材料科技有限公司 一种高迁移率的氧化铟基靶材及其制备方法和应用
CN119162538A (zh) * 2024-09-15 2024-12-20 先导薄膜材料（广东）有限公司 一种氧化镱掺杂氧化铟钪的晶体薄膜及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007046181A1 (ja) * 2005-10-19 2007-04-26 Idemitsu Kosan Co., Ltd. 半導体薄膜及びその製造方法
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びｔｆｔ基板の製造方法
WO2008018403A1 (en) * 2006-08-10 2008-02-14 Idemitsu Kosan Co., Ltd. Lanthanoid-containing oxide target
JP2008130814A (ja) * 2006-11-21 2008-06-05 Canon Inc 薄膜トランジスタの製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4604440B2 (ja) * 2002-02-22 2011-01-05 日本電気株式会社 チャネルエッチ型薄膜トランジスタ
JP4164563B2 (ja) 2002-09-24 2008-10-15 独立行政法人科学技術振興機構 酸化物半導体ｐｎ接合デバイス及びその製造方法
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR100659759B1 (ko) * 2004-10-06 2006-12-19 삼성에스디아이 주식회사 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
US20090090914A1 (en) 2005-11-18 2009-04-09 Koki Yano Semiconductor thin film, method for producing the same, and thin film transistor
KR20080108223A (ko) * 2006-01-31 2008-12-12 이데미쓰 고산 가부시키가이샤 Ｔｆｔ 기판, 반사형 ｔｆｔ 기판 및 이들의 제조 방법
JP2007305975A (ja) * 2006-04-13 2007-11-22 National Institute Of Advanced Industrial & Technology Ｉｉｉ族酸化物半導体を含む半導体素子
TWI478347B (zh) * 2007-02-09 2015-03-21 出光興產股份有限公司 A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007046181A1 (ja) * 2005-10-19 2007-04-26 Idemitsu Kosan Co., Ltd. 半導体薄膜及びその製造方法
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びｔｆｔ基板の製造方法
WO2008018403A1 (en) * 2006-08-10 2008-02-14 Idemitsu Kosan Co., Ltd. Lanthanoid-containing oxide target
JP2008130814A (ja) * 2006-11-21 2008-06-05 Canon Inc 薄膜トランジスタの製造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI731704B (zh) * 2010-03-26 2021-06-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2011249570A (ja) * 2010-05-27 2011-12-08 Idemitsu Kosan Co Ltd 酸化物焼結体、それからなるターゲット及び酸化物半導体薄膜
CN102918003A (zh) * 2010-05-27 2013-02-06 出光兴产株式会社 氧化物烧结体、由其形成的靶和氧化物半导体薄膜
US9153438B2 (en) 2010-05-27 2015-10-06 Idemitsu Kosan Co., Ltd. Sintered oxide body, target comprising the same, and oxide semiconductor thin film
WO2011148614A1 (ja) * 2010-05-27 2011-12-01 出光興産株式会社 酸化物焼結体、それからなるターゲット及び酸化物半導体薄膜
KR20130080011A (ko) 2010-05-27 2013-07-11 이데미쓰 고산 가부시키가이샤 산화물 소결체, 그것으로 이루어지는 타겟 및 산화물 반도체 박막
WO2013021632A1 (ja) * 2011-08-11 2013-02-14 出光興産株式会社 薄膜トランジスタ
JPWO2013021632A1 (ja) * 2011-08-11 2015-03-05 出光興産株式会社 薄膜トランジスタ
KR20140048249A (ko) * 2011-08-11 2014-04-23 이데미쓰 고산 가부시키가이샤 박막 트랜지스터
KR102101605B1 (ko) * 2011-08-11 2020-04-17 이데미쓰 고산 가부시키가이샤 박막 트랜지스터
US9178076B2 (en) 2011-08-11 2015-11-03 Idemitsu Kosan Co., Ltd. Thin-film transistor
WO2013035335A1 (ja) * 2011-09-06 2013-03-14 出光興産株式会社 スパッタリングターゲット
US9767998B2 (en) 2011-09-06 2017-09-19 Idemitsu Kosan Co., Ltd. Sputtering target
WO2014181777A1 (ja) * 2013-05-09 2014-11-13 独立行政法人物質・材料研究機構 薄膜トランジスタおよびその製造方法
JPWO2014181777A1 (ja) * 2013-05-09 2017-02-23 国立研究開発法人物質・材料研究機構 薄膜トランジスタおよびその製造方法
JP2015144171A (ja) * 2014-01-31 2015-08-06 国立研究開発法人物質・材料研究機構 酸化物薄膜トランジスタおよびその製造方法
JP2015144172A (ja) * 2014-01-31 2015-08-06 国立研究開発法人物質・材料研究機構 酸化物半導体およびその製法
KR20190115018A (ko) 2017-02-01 2019-10-10 이데미쓰 고산 가부시키가이샤 비정질 산화물 반도체막, 산화물 소결체, 및 박막 트랜지스터
US11342466B2 (en) 2017-02-01 2022-05-24 Idemitsu Kosan Co., Ltd. Amorphous oxide semiconductor film, oxide sintered body, thin film transistor, sputtering target, electronic device, and amorphous oxide semiconductor film production method
KR20210034601A (ko) 2018-08-01 2021-03-30 이데미쓰 고산 가부시키가이샤 결정 구조 화합물, 산화물 소결체, 스퍼터링 타깃, 결정질 산화물 박막, 아모르퍼스 산화물 박막, 박막 트랜지스터, 및 전자 기기
KR20220098041A (ko) 2018-08-01 2022-07-08 이데미쓰 고산 가부시키가이샤 결정 구조 화합물, 산화물 소결체, 스퍼터링 타깃, 결정질 산화물 박막, 아모르퍼스 산화물 박막, 박막 트랜지스터, 및 전자 기기
WO2024219464A1 (ja) * 2023-04-19 2024-10-24 出光興産株式会社 半導体デバイス及び電子機器

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