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TWI482275B - Thin film transistor having a high purity crystalline indium oxide semiconductor film, and a method for manufacturing the same - Google Patents

Thin film transistor having a high purity crystalline indium oxide semiconductor film, and a method for manufacturing the same Download PDF

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Publication number
TWI482275B
TWI482275B TW098135613A TW98135613A TWI482275B TW I482275 B TWI482275 B TW I482275B TW 098135613 A TW098135613 A TW 098135613A TW 98135613 A TW98135613 A TW 98135613A TW I482275 B TWI482275 B TW I482275B
Authority
TW
Taiwan
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thin film
semiconductor film
film transistor
indium oxide
oxide
Prior art date
Application number
TW098135613A
Other languages
English (en)
Other versions
TW201023357A (en
Inventor
Kazuyoshi Inoue
Masashi Kasami
Koki Yano
Shigekazu Tomai
Hirokazu Kawashima
Original Assignee
Idemitsu Kosan Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co filed Critical Idemitsu Kosan Co
Publication of TW201023357A publication Critical patent/TW201023357A/zh
Application granted granted Critical
Publication of TWI482275B publication Critical patent/TWI482275B/zh

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
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    • H10D64/62—Electrodes ohmically coupled to a semiconductor

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  • Recrystallisation Techniques (AREA)

Description

具有高純度結晶質氧化銦半導體膜之薄膜電晶體、及其製造方法 發明領域
本發明係關於一種具有高純度結晶質氧化銦所形成之半導體膜的薄膜電晶體及其製造方法。
 發明背景
近年來，顯示裝置的發展令人矚目，液晶顯示裝置和EL顯示裝置等各種顯示裝置被積極地應用於個人電腦或文字處理器等之OA機器。這些顯示裝置每一種都具有以透明導電膜夾住顯示元件之三明治結構。
驅動上述顯示裝置的薄膜電晶體(TFT)等之開關元件，目前主要使用矽系的半導體膜。這是因為矽系薄膜除安定性、加工性的優點之外，有開關速度快等合適的長處。該矽系薄膜一般可藉化學氣相沉積法(CVD)法來製作。
但是，矽系薄膜為非晶質時，開關速度較慢，在欲顯示高速的動畫等時有無法顯示圖像之難點。另外，結晶質的矽系薄膜之情形中，雖然開關速度比較快，但是結晶化必須在800℃以上的高溫或者要利用雷射來加熱等，在製造時需要大量的能量和許多步驟。另外，矽系的薄膜作為電壓元件也是性能優良的材料，但是在通上電流時，其特性的經時變化會成為問題。
作為用以獲得比矽系薄膜安定性良好，同時具有與ITO膜同等的光透射率之透明半導體膜的材料等，由氧化銦、氧化鎵及氧化鋅形成之濺鍍靶和，由氧化鋅和氧化鎂形成之透明半導體薄膜被提出(例如，專利文獻1)。由氧化銦、氧化鎵及氧化鋅，或氧化鋅和氧化鎂形成之透明半導體膜，具有在弱酸中腐蝕性非常快的特徵。雖是這樣，但在金屬薄膜的蝕刻液中也會被腐蝕，而有在蝕刻透明半導體膜上之金屬薄膜時，會同時被蝕刻的情形，對於只要選擇性地蝕刻透明半導體膜上之金屬薄膜的情形而言，並不適用。
另一方面，已知含有氧化銦的結晶質膜，尤其是多結晶膜，容易發生缺氧，即使提高成膜時之氧分壓，或進行氧化處理等，載子密度仍難以達到2×10+17 cm-3 。因此，幾乎沒有進行其作為半導體膜或TFT之嘗試。
另外，專利文獻2中記載具有使氧化銦含有正2價的金屬氧化物之方鐵錳礦結構的氧化銦半導體膜。做了透過使其含有正2價的金屬氧化物的方式來降低載子濃度的嘗試。然而，正2價之金屬氧化物的情形，有時會在方鐵錳礦結構的能帶結構之能帶隙內形成雜質能階，這個情形有時會使移動率降低。
專利文獻3中記載使用結晶質氧化銦薄膜之薄膜電晶體。但是，通道部的陷阱密度會有升高的情形。因此，有無法充分地降低S值和，變成常開的電晶體等之問題。另外，如果薄膜中的陷阱密度高，會因陷阱而有無法充分降低關閉電流值之問題。
針對這點，專利文獻3中記載透過取氧化銦薄膜的膜厚為20nm，可降低關閉電流值。然而，將膜厚控制在20nm，並形成均勻，且大面積的膜，在技術上是困難的。因此，可能會成為薄膜電晶體特性出現變異的原因。
【先前技術文獻】 專利文獻
專利文獻1：特開2004-119525號公報
專利文獻2：國際公開第07/058248號公報
專利文獻3：特開2008-130814號公報
 發明概要
本發明之目的係通過一種使用由結晶質氧化銦形成之半導體膜的薄膜電晶體，並降低半導體膜的陷阱密度以提供高性能的薄膜電晶體。
本發明人等發現，由結晶質氧化銦形成之半導體膜的雜質，具體而言，即正4價以上的金屬元素，會對半導體膜的陷阱密度產生影響。然後，確定透過將該金屬元素的含有率設為預定值以下，可獲得高性能的薄膜電晶體之情形，藉而完成本發明。
依據本發明，可提供以下的薄膜電晶體等。
1.一種薄膜電晶體，其具有結晶質氧化銦半導體膜，且相對於前述半導體膜中含有之全部金屬元素，正4價以上的金屬元素含有率為10原子ppm以下。
2.一種薄膜電晶體，其具有結晶質氧化銦半導體膜，且相對於前述半導體膜中含有之全部金屬元素，正4價以上的金屬元素含有率為1原子ppm以下。
3.一種薄膜電晶體，其具有結晶質氧化銦半導體膜，且相對於前述半導體膜中含有之全部金屬元素，正4價以上的金屬元素含有率為0.1原子ppm以下。
4.如第1項～第3項之任一項記載的薄膜電晶體，其中前述正4價以上的金屬元素為Sn。
5.如第1項～第4項之任一項記載的薄膜電晶體，更且，其中相對於前述半導體膜中含有之全部金屬元素，正2價以下的金屬元素之含有率在50原子ppm以下。
6.如第1項～第5項之任一項記載的薄膜電晶體，其係通道蝕刻型。
7.如第1項～第5項之任一項記載的薄膜電晶體，其係蝕刻阻擋型。
8.一種如第1項～第7項之任一項記載的薄膜電晶體之製造方法，其包含使用純度為99.99原子%以上的氧化銦靶材使半導體膜成膜之成膜步驟和，氧化處理前述半導體膜之步驟，及/或使前述半導體膜結晶化之步驟。
9.如第8項記載之薄膜電晶體的製造方法，其中前述氧化銦靶材的純度為99.995原子%以上。
10.如第8項或第9項記載之薄膜電晶體的製造方法，其係以濺鍍法來實施前述成膜步驟，且將濺鍍中之氛圍氣的氧濃度設在5～20體積%。
11.如第8項～第10項之任一項記載的薄膜電晶體之製造方法，其係在氧的存在下，以150～450℃熱處理前述半導體膜0.1～1200分鐘。
若依據本發明，因結晶質氧化銦薄膜的雜質濃度低，可降低薄膜中，尤其是通道部分的陷阱密度。其結果可充分降低S值。
圖式簡單說明
第1圖顯示本發明之通道蝕刻型薄膜電晶體的實施態樣之概略斷面圖。
第2圖顯示本發明之蝕刻阻擋型薄膜電晶體的實施態樣之概略斷面圖。
第3圖由實施例1製作之通道蝕刻型薄膜電晶體的概略斷面圖。
第4圖顯示由實施例1製作之薄膜電晶體的輸出曲線圖。
第5圖顯示由實施例1製作之薄膜電晶體的傳輸曲線圖。
第6圖由實施例3製作之蝕刻阻擋型薄膜電晶體的概略斷面圖。
第7圖顯示由實施例5製作之薄膜電晶體的傳輸曲線圖。
 較佳實施例之詳細說明
本發明之薄膜電晶體(TFT)，特徵在於其具有結晶質氧化銦半導體膜，且相對於半導體膜所含之全部金屬元素，正4價以上金屬元素的含有率為10原子ppm以下。
第1圖是顯示本發明之薄膜電晶體的實施態樣之概略斷面圖。
薄膜電晶體1是將閘電極20夾在基板10與絕緣膜30之間，並於閘極絕緣膜30上積層半導體膜40作為活性層。此外，分別設置源電極50和汲電極52以覆蓋半導體膜40的端部附近。在由半導體膜40、源電極50和汲電極52圍出之部分形成通道部60。
另外，第1圖的薄膜電晶體1是所謂的通道蝕刻型薄膜電晶體。本發明之薄膜電晶體並未限定於通道蝕刻型薄膜電晶體，可採用本技術領域中公知的元件結構。
第2圖是顯示本發明之薄膜電晶體的其他實施態樣之概略斷面圖。另外，對與上述薄膜電晶體1相同的結構部件附以同一編號，省略其說明。
薄膜電晶體2是蝕刻阻擋型薄膜電晶體。薄膜電晶體2除形成蝕刻阻擋層70以覆蓋通道部60這點以外，與上述薄膜電晶體1為相同的結構。分別設置源電極50和汲電極52以覆蓋半導體膜40的端部附近及蝕刻阻擋層70的端部附近。
本發明中，使用由高純度的結晶質氧化銦形成之薄膜做為半導體膜40。此處，所謂高純度，意指結晶質氧化銦薄膜實質上不包含作為雜質的正4價以上之金屬元素。具體而言，意指形成半導體膜之全部金屬中所占的正4價以上之金屬元素的含有率為10原子ppm以下。透過極力降低該等之含有率，可降低薄膜中或絕緣膜-半導體膜界面的陷阱密度。其結果可降低S值。
薄膜中的雜質會造成電子的散射，引起移動率的降低。雜質濃度如果低，就可以抑制散射，維持氧化銦本來所具有之高移動率。
另外，會有因雜質而在結晶構造中產生紊亂現象，無法充分降低缺氧狀態而變成顯示常開動作的薄膜電晶體之情形。本發明中，因為使用雜質濃度極低的結晶質氧化銦半導體膜，故可獲得常關，高移動率、低關閉電流值，而且S值低，並顯示高動作安定性的高性能薄膜電晶體。
另外，本發明中常關定義為，閾值電壓的值為負(正)之情形。閾值電壓由傳輸曲線(Id-Vg)圖的X截距求得。
尤其，將正4價以上的金屬元素之含有率設定在10原子ppm以下，可藉而將室溫附近之半導體膜的載子密度保持於低於2×10+17 cm-3 。藉此，可獲得良好的薄膜電晶體特性。
此外，半導體膜的載子密度在室溫附近以小於2×10+17 cm-3 為佳。載子密度在2×10+17 cm-3 以上，作為TFT有不驅動之虞。而，作為TFT即使已經驅動，也會有閾值電壓大幅降為負值並顯示常開，或On/Off比變小之情形。
將正2價以下的金屬元素之含有率設定為50原子ppm以下，可藉而提高所製得之TFT的移動率。
正4價以上的金屬元素及正2價以下的金屬元素在薄膜內以金屬氧化物的形式存在。
半導體膜中包含的正4價以上的金屬氧化物，是從氧化鈦、氧化鋯、氧化鉿、氧化釩、氧化鈮、氧化鉭、氧化鉻、氧化鉬、氧化鎢、氧化錳等之正4價以上的重金屬氧化物，及氧化矽、氧化鍺、氧化錫、氧化鉛、氧化銻、氧化鉍、氧化鈰中選出之1種或2種以上的氧化物。這些氧化物被捕捉到結晶中時，會有生成載子的情形。其結果，在室溫附近的溫度下有無法將載子密度控制在小於2×10+17 cm-3 之情形。
上述金屬氧化物中，尤其是氧化鈦、氧化鋯、氧化錫，宜嚴密地加以管理。
半導體膜中所含有之正2價以下的金屬氧化物，是從氧化鋰、氧化鈉、氧化鉀、氧化銣、氧化銫、氧化鎂、氧化鈣、氧化鍶、氧化鋇等之正2價以下的鹼、鹼土類屬氧化物及氧化鋅中選出之1種或2種以上的氧化物。這些氧化物被捕捉到結晶中時，有時會在能帶隙內形成雜質能階。其結果，載子陷阱生成，有移動率降低之情形。
上述金屬氧化物中，尤其是氧化鈉、氧化鉀、氧化鎂、氧化鈣、氧化鋅，宜嚴密地加以管理。
本發明中，相對於半導體膜的全部金屬元素，正4價以上之金屬氧化物的金屬元素(M4)之含有率在10原子ppm以下，以5原子ppm以下為佳，1原子ppm以下較佳，0.5原子ppm以下更佳，0.1原子ppm以下特佳。原子比超過10原子ppm時，有載子密度達到2×10+17 cm-3 以上的情形，並有不產生TFT特性之情形。另外，作為TFT，即使已經驅動也會有閾值電壓大幅降為負值而顯示常開，或關閉電流值增加On/Off比變小之情形。另外還會有薄膜中及(或)絕緣膜-半導體膜界面的陷阱密度增加，S值增大之虞。
M4中，尤其是Sn含有率高時，因為元素的氧化能力強，故載子濃度增加，即使驅動TFT依然會有閾值電壓大幅變為負值而顯示常開，或斷開電流值增加On/Off比減小之情形。另外會有薄膜中及(或)絕緣膜-半導體膜界面的陷阱密度增加，S值增大之虞。Sn的含有率以1原子ppm以下為佳，0.5原子ppm以下更好，0.1原子ppm以下特別合適。
本發明中，相對半導體膜的全部金屬元素，正2價以下的金屬氧化物之金屬元素(M2)的含有率以50原子ppm以下為佳。如果原子比超過50原子ppm，會有移動率降低，或不起動TFT特性之情形。另外，會有薄膜中及(或)絕緣膜-半導體膜界面的陷阱密度增加，S值增大之虞。
金屬元素(M2)的比例，以10原子ppm以下較佳，5原子ppm以下更佳，1原子ppm以下特佳。
金屬元素(M)的比例是藉ICP-Mass(Inductively Coupled Plasma Mass)測定，可透過測定各元素的存在量求算出。
另外，金屬元素(M)的比例，可藉調整例如形成半導體膜時使用之濺鍍靶的各元素存在量的方式來實施。半導體膜的組成大致與濺鍍靶的組成一致。
本發明中，透過使用結晶質氧化銦半導體膜，在蝕刻源電極50和汲電極52時，可抑制半導體膜被蝕。另外，還可提高TFT的耐久性。
另外，「結晶膜」係指，可利用X射線繞射確定結晶波峰之膜。
結晶膜可為單晶膜、磊晶膜及多晶膜的任一種，從容易工業生產且可大面積化的觀點，以磊晶膜及多晶膜為佳，特別合適的是多晶膜。
結晶質膜為多結晶膜的情形中，該多結晶質膜宜由奈米晶體形成。由X射線繞射使用Scherrer's equation求算之平均結晶粒徑通常為500nm以下，以300nm以下為佳，150nm以下較佳，80nm以下更好。若大於500nm則會有微細化電晶體時偏差增大之虞。
本發明的薄膜電晶體中，基板、閘電極、閘極絕緣膜、源‧汲電極等之構成元件，可使用公知者，並無特殊限制。
例如，各電極可使用Al、Cu、Au等之金屬薄膜，閘極絕緣膜可使用氧化矽膜、氧化鉿膜等之氧化物薄膜。
接著，說明本發明之薄膜電晶體的製造方法。
本發明的製造方法包含成膜氧化銦半導體膜之成膜步驟和，氧化處理半導體膜之步驟，及/或結晶化之步驟。此外，閘電極、閘極絕緣膜、源‧汲電極等之構成元件，可藉由公知的方法來形成。
例如，將由Al、Cu、Au等的金屬薄膜形成之閘電極形成於基板上，然後在其上形成由氧化矽膜、氧化鉿膜等形成之氧化物薄膜作為閘極絕緣膜。然後在其上安裝金屬遮罩，僅在必要部分形成由氧化銦膜形成之半導體膜。然後，使用金屬遮罩，透過在必要部分形成源‧汲電極，可製造薄膜電晶體。
半導體膜的成膜有濺鍍法、離子鍍法、蒸鍍法等。其中以濺鍍法為佳。
濺鍍法中，以使用燒結靶材之方法為佳。具體而言，以99.99原子%以上，或99.995原子%(4N)以上之高純度氧化銦的燒結靶材為佳。燒結靶材可藉本技術領域公知的方法來製造。
藉由使用高純度的氧化銦燒結體靶材，可獲得雜質濃度極低的結晶質氧化銦薄膜。
濺鍍條件可根據使用之靶材或半導體膜的膜厚等進行適宜調整。濺鍍方法可使用高頻濺鍍法、直流濺鍍法、交流濺鍍法。其中，直流濺鍍法、交流濺鍍法成膜速度快，適宜使用。
宜使成膜過程中有氧存在。透過使濺鍍中有氧存在，在接下來的氧化處理步驟中，可有效地進行氧化處理。
濺鍍中氛圍氣的氧濃度以5～20體積%為佳，前述氧濃度以7～17%更佳，8～14體積%是特別好的。
本發明之薄膜電晶體的製造方法中，半導體膜形成後，進行氧化處理薄膜的步驟及/或結晶化薄膜之步驟。
半導體薄膜的結晶化及氧化處理中，可在氧存在下使用燈退火裝置、雷射光退火裝置、熱風加熱裝置、接觸加熱裝置等。
在氧的存在下，宜用150～450℃，0.1～1200分鐘的條件熱處理半導體膜。低於150℃時，會有半導體膜無法充分結晶化之情形，超過450℃時會對基板或半導體膜帶來損傷。熱處理溫度以180℃～350℃更佳，特別好的是200℃～300℃。
另外，熱處理時間不足0.1分鐘時，會有熱處理時間過短使膜的結晶化不充分之情形，超過1200分鐘時則過於花費時間而不具生產性。熱處理時間以1分鐘～600分鐘更佳，尤為合宜的是5分鐘～60分鐘。
此外，半導體膜的結晶化及/或氧化處理，可在半導體膜形成後立即實施，另外亦可在源‧汲電極等其他構成元件形成後實施。
本發明的製造方法尤其適用於通道蝕刻型薄膜電晶體的製造方法。因為本發明之半導體膜為結晶質，故在從Al等之金屬薄膜形成源‧汲電極及通道部的方法上，可以採用使用光微影法(photolithography)之蝕刻程序。亦即，用蝕刻液除去金屬薄膜時，半導體膜未受到蝕刻，可選擇性地蝕刻金屬薄膜。另外，亦可適用於蝕刻阻擋型薄膜電晶體的製造方法。
實施例
在實施例中，「ppm」意指原子ppm。
實施例1 (A)薄膜電晶體的製作
製作示於第3圖之通道蝕刻型薄膜電晶體。
使用附著100nm厚的熱氧化膜(SiO2 膜)之導電性矽基板10。熱氧化膜提供作為閘極絕緣膜30之機能，導電性矽部提供作為閘電極20之機能。
使用由純度4N以上的高純度氧化銦(湘南電子材料研究所製)製成之靶材(正4價以上的金屬元素：Sn、Ti、Zr的總合計：0.09ppm(Sn：0.02ppm)，正2價以下的金屬元素：Na、K、Mg、Zn的總合計：0.8ppm)，利用濺鍍法在閘極絕緣膜30上使50nm的半導體膜40成膜。
另外，用ICP-Mass(Inductively Coupled Plasma Mass)測定靶材的雜質。
濺鍍是抽真空至背壓為5×10-4 Pa後，邊流通氬氣9.0sccm，氧氣1.0sccm，邊將壓力調整到0.2Pa，將T-S間距設成10cm，基板溫度設為室溫，在濺鍍功率100W下進行。
將金屬遮罩設置在半導體膜40上，於通道部60的兩端附近蒸鍍金而形成源電極50及汲電極52，以便形成源‧汲電極間間隙(L)為200μm、寬(W)為1000μm的通道部60。
然後，在熱風加熱爐內，於空氣中以300℃熱處理1小時，製作成薄膜電晶體。
該薄膜電晶體的場效移動率為60cm2 /V‧sec，On/Off比為5×106 ，閾值電壓(Vth)為7.1V，S值為1.1V/dec.，是顯示常關特性之薄膜電晶體。另外，輸出特性顯示明顯的夾止。
就實施例及比較例，將形成半導體膜時使用之靶材的雜質量、元件構成及薄膜電晶體的性能示於表1。
(B)半導體膜的評估
於石英玻璃基板上，用與上述(A)的濺鍍相同之條件形成半導體膜。該半導體膜為非晶質。然後，在熱風加熱爐內，於空氣中以300℃熱處理1小時。進行獲得之半導體膜的X射線繞射(XRD)測定時，觀察到氧化銦的方鐵錳礦結構的波峰。藉此可確認半導體膜為結晶質。
另外，將半導體膜的熱處理條件定為空氣中，以450℃處理5小時，並進行相同的XRD測定。比較300℃下經熱處理之XRD的波峰強度時，在300℃獲得之波峰強度約為在450℃獲得之波峰強度的98%。
由實施例1製作之薄膜電晶體的輸出曲線示於第4圖，傳輸曲線示於第5圖。第4圖是顯示將閘極電壓(Vgs)在-5V～25V變更時的汲極電壓(Vds)與同極電流(Ids)之關係。第5圖是顯示閘極電壓(Vgs)與汲極電流(Ids)的關係之圖式，由白色圓點形成的曲線是相對於閘極電壓之將汲極電流乘以1/2的曲線，由黑色圓點形成的曲線是顯示相對於閘極電壓之汲極電流的曲線。
在第4圖及第5圖中，「XE-Y」意指X×10-Y 。例如，1.0E-05為1.0×10-5 。
實施例2
除使用由高純度氧化銦形成之靶材(正4價以上的金屬元素：Sn、Ti、Zr的總合計：0.4ppm(Sn：0.1ppm)，正2價以下的金屬元素：Na、K、Mg、Zn的總合計：3ppm)，湘南電子材料研究所製]作為濺鍍靶以外，與實施例1同樣地處理，製作薄膜電晶體。
該薄膜電晶體的場效移動率為52cm2 /V‧sec，On/Off 比為106 ，Vth為5.5V，S值為1.5V/dec.，是顯示常關特性之薄膜電晶體。另外，輸出特性顯示明顯的夾止。
另外，半導體膜為結晶質性質。
比較例1
除使用由純度3N的氧化銦形成之靶材(正4價以上的金屬元素：Sn、Ti、Zr的總合計：120ppm(Sn：30ppm)，正2價以下的金屬元素：Na、K、Mg、Zn的總合計：60ppm)作為濺鍍靶以外，與實施例1同樣地處理，製作薄膜電晶體。
該薄膜電晶體的場效移動率為46cm2 /V‧sec，On/Off比為2.5×105 ，Vth為-1.2V，S值為2.4V/dec.，是顯示常開特性之薄膜電晶體。另外，輸出特性顯示明顯的夾止。
另外，半導體膜為結晶質性質。
像這樣處理，透過如實施例那樣地將純度高的氧化銦燒結體靶材經成膜獲得之結晶質氧化銦膜用於薄膜電晶體，可獲得場效移動率、On/Off比及S值良好的電晶體特性。
實施例3
利用光阻蝕刻法(photoresist method)製作示於第6圖之蝕刻阻擋型薄膜電晶體。
在附著熱氧化膜(SiO2 膜)的導電性矽基板10上，與實施例1同樣地處理，使用由高純度氧化銦形成之靶材(正4價以上的金屬元素：Sn、Ti、Zr的總合計：0.09ppm(Sn：0.02ppm)，正2價以下的金屬元素：Na、K、Mg、Zn的總合計：0.8ppm)，用濺鍍法成膜50nm的半導體膜40。
然後，利用高頻濺鍍法，在氧分壓15%、氬85%的條件下成膜300nm的SiO2 ，以作為形成蝕刻阻擋層的層。在該帶有SiO2 的半導體膜上塗布抗蝕劑，以80℃預烘15分鐘。然後，通過遮罩對抗蝕膜照射UV光(光強度：300mJ/cm2 )，然後用3wt%的四甲基氫氧化銨(TMAH)進行顯影。用純水洗淨後，在130℃下后烘抗蝕膜15分鐘，藉使用CF4的乾法蝕刻來蝕刻SiO2 以形成所需形狀的蝕刻阻擋層70。
然後在半導體膜40、閘極絕緣膜(熱氧化膜)30及蝕刻阻擋層70上成膜鉬金屬膜300nm。
在鉬金屬膜上塗布抗蝕劑，在80℃下進行15分鐘的預烘。然後，通過遮罩對抗蝕膜照射UV光(光強度：300mJ/cm2 )，然後，用3wt%四甲基氫氧化銨(TMAH)進行顯影。用純水洗淨後，在130℃下后烘抗蝕膜15分鐘後，形成所需形狀之源‧汲電極形狀的抗蝕圖案。
對該帶有抗蝕圖案的基板用磷酸‧醋酸‧硝酸的混合酸處理，藉此蝕刻鉬金屬膜，形成源電極50和汲電極52。同時，也同時蝕刻半導體膜40與閘極絕緣膜30相鄰接之部分。然後剝離抗蝕劑，用純水洗淨然後吹風使其乾燥，製作成薄膜電晶體(通道部60的源‧汲電極間間隙(L)為200μm，寬(W)為1000μm)。
然後，在熱風加熱爐內於空氣中，以300℃熱處理該薄膜電晶體1小時。
該薄膜電晶體的場效移動率為62cm2 /V‧sec，On-Off比為3×107 ，Vth為6.8V，S值為0.9V/dec.，是顯示常關特性之薄膜電晶體。另外，輸出特性顯示明顯的夾止。對閘電極施加20V電壓100分鐘後的漂移電壓(Vth)為0.25V。半導體膜為結晶質。
比較例2
除使用由純度3N的氧化銦形成之靶材(正4價以上的金屬元素：Sn、Ti、Zr的總合計：120ppm(Sn：30ppm)，正2價以下的金屬元素：Na、K、Mg、Zn的總合計：60ppm)形成之靶材作為濺鍍靶以外，與實施例3同樣地處理，製作薄膜電晶體。
該薄膜電晶體的場效移動率為48cm2 /V‧sec，On/Off比為107 ，Vth為-2.8V，S值為1.9V/dec.，是顯示常關特性之薄膜電晶體。另外，輸出特性顯示明顯的夾止。對閘電極施加20V電壓100分鐘後的漂移電壓(Vth)為0.4V。
半導體膜為結晶質。
像這樣地利用光微影及剝離製程，在蝕刻阻擋型薄膜電晶體中，當使用由純度高的氧化銦燒結體靶材而獲得之結晶質氧化銦薄膜時，同樣也是S值低，並顯示良好的電晶體特性。
實施例4
除將通道部60的源‧汲電極間間隙(L)定為20μm，寬(W)定為100μm以外，與實施例3同樣地處理，製作薄膜電晶體。
該薄膜電晶體的場效移動率為32cm2 /V‧sec，On/Off比為109 ，Vth為3.5V，S值為0.45V/dec.，是顯示常關特性之薄膜電晶體。另外，輸出特性顯示明顯的夾止。對閘電極施加20V電壓100分鐘後的漂移電壓(Vth)為0.18V。
半導體膜為結晶質。
實施例5
除將通道部60的源‧汲電極間間隙(L)定為10μm，寬(W)定為20μm以外，與實施例4同樣地處理，製作薄膜電晶體。
該薄膜電晶體的場效移動率為36cm2 /V‧sec，On/Off比為4.6×108 ，Vth為3.2V，S值為0.40V/dec.，是顯示常關特性之薄膜電晶體。另外，輸出特性顯示明顯的夾止。對閘電極施加20V電壓100分鐘後的漂移電壓(Vth)為0.16V。
半導體膜為結晶質。
由實施例5製作之薄膜電晶體的傳輸曲線示於第7圖。
比較例3
除使用由純度3N的氧化銦形成之靶材(正4價以上的金屬元素：Sn、Ti、Zr的總合計：120ppm(Sn：30ppm)，正2價以下的金屬元素：Na、K、Mg、Zn的總合計：60ppm)形成之靶材作為濺鍍靶以外，與實施例4同樣地處理，製作薄膜電晶體。
該薄膜電晶體的場效移動率為27cm2 /V‧sec，On/Off比為4×108 ，Vth為-2.2V，S值為1.0V/dec.，是顯示常開特性之薄膜電晶體。另外，輸出特性顯示明顯的夾止。對閘電極施加20V電壓100分鐘後的漂移電壓(Vth)為0.38V。半導體膜為結晶質。
實施例4的薄膜電晶體，係具有與專利文獻3中記載的元件相同程度之通道長(L)和寬(W)的元件大小。此種情形下本發明依然可以獲得具有良好電晶體特性之電晶體。
實施例5之薄膜電晶體的源‧汲電極間間隙(L)為10μm，寬(W)為20μm。即使在縮小通道寬度的情形中，利用本發明依然可以獲得具有良好電晶體特性之電晶體。
產業之可利用性
本發明之薄膜電晶體，可適宜的用於顯示用平板、射頻識別標籤(Radio Frequency Identification tag)、X射線平板探測器‧指紋傳感器‧光傳感器等之傳感器等。
本發明之薄膜電晶體的製造方法，尤其適用於通道蝕刻型薄膜電晶體的製造方法。
上述內容中雖詳細說明了幾個本發明之實施態樣及/或實施例，惟熟悉該項技術者，在不實質地脫離本發明之新穎教示及效果下，容易在這些例示之實施態樣及/或實施例中加入多種變更。因此，該等多種變更包含於本發明的範圍內。
本說明書記載之文獻的內容全部援引於此。
1、2．．．薄膜電晶體
10．．．基板
20．．．閘電極
30．．．閘極絕緣膜
40．．．半導體膜
50．．．源電極
52．．．汲電極
60．．．通道部
70．．．蝕刻阻擋層
第1圖顯示本發明之通道蝕刻型薄膜電晶體的實施態樣之概略斷面圖。
第2圖顯示本發明之蝕刻阻擋型薄膜電晶體的實施態樣之概略斷面圖。
第3圖由實施例1製作之通道蝕刻型薄膜電晶體的概略斷面圖。
第4圖顯示由實施例1製作之薄膜電晶體的輸出曲線圖。
第5圖顯示由實施例1製作之薄膜電晶體的傳輸曲線圖。
第6圖由實施例3製作之蝕刻阻擋型薄膜電晶體的概略斷面圖。
第7圖顯示由實施例5製作之薄膜電晶體的傳輸曲線圖。
1．．．薄膜電晶體
10．．．基板
20．．．閘電極
30．．．閘極絕緣膜
40．．．半導體膜
50．．．源電極
52．．．汲電極
60．．．通道部

Claims (12)

  1. 一種具有高純度結晶質氧化銦半導體膜之薄膜電晶體，其具有結晶質氧化銦半導體膜，且相對於前述半導體膜中所含有之全部金屬元素，正4價以上的金屬元素之含有率在10原子ppm以下。
  2. 一種具有高純度結晶質氧化銦半導體膜之薄膜電晶體，其具有結晶質氧化銦半導體膜，且相對於前述半導體膜中所含有之全部金屬元素，正4價以上的金屬元素之含有率在1原子ppm以下。
  3. 一種具有高純度結晶質氧化銦半導體膜之薄膜電晶體，其具有結晶質氧化銦半導體膜，且相對於前述半導體膜中所含有之全部金屬元素，正4價以上的金屬元素之含有率在0.1原子ppm以下。
  4. 如申請專利範圍第1項記載的薄膜電晶體，其中前述正4價以上的金屬元素為Sn。
  5. 如申請專利範圍第1項記載的薄膜電晶體，更且，相對於前述半導體膜中所含有之全部金屬元素，正2價以下的金屬元素之含有率在50原子ppm以下。
  6. 如申請專利範圍第1項記載的薄膜電晶體，前述半導體膜係由奈米晶體所形成之多結晶膜，且平均結晶粒徑為500nm以下。
  7. 如申請專利範圍第1項~第6項之任一項記載的薄膜電晶體，其係通道蝕刻型。
  8. 如申請專利範圍第1項~第6項之任一項記載的薄膜電 晶體，其係蝕刻阻擋型。
  9. 一種如申請專利範圍第1項~第8項之任一項記載的薄膜電晶體之製造方法，其包含使用純度為99.99原子%以上的氧化銦靶材使半導體膜成膜之成膜步驟和，氧化處理前述半導體膜之步驟，及/或結晶化前述半導體膜之步驟。
  10. 如申請專利範圍第9項記載之薄膜電晶體的製造方法，其中前述氧化銦靶材的純度為99.995原子%以上。
  11. 如申請專利範圍第9項記載之薄膜電晶體的製造方法，其係以濺鍍操作來實施前述成膜步驟，且將濺鍍中的氛圍氣之氧濃度設為5~20體積%。
  12. 如申請專利範圍第9項~第11項之任一項記載的薄膜電晶體的製造方法，其係在氧的存在下，以150~450℃熱處理前述半導體膜0.1~1200分鐘。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5817327B2 (ja) 2010-09-29 2015-11-18 東ソー株式会社 酸化物焼結体、その製造方法、それを用いて得られる酸化物透明導電膜及び太陽電池
JP5122670B2 (ja) 2010-11-05 2013-01-16 日東電工株式会社 透明導電性フィルムの製造方法
JP5101719B2 (ja) * 2010-11-05 2012-12-19 日東電工株式会社 透明導電性フィルム、その製造方法及びそれを備えたタッチパネル
CN103765596B (zh) * 2011-08-11 2018-07-13 出光兴产株式会社 薄膜晶体管
KR20140056392A (ko) * 2011-09-29 2014-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101506303B1 (ko) * 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
CN105734493B (zh) 2012-11-08 2018-11-16 株式会社半导体能源研究所 金属氧化物膜及金属氧化物膜的形成方法
TWI692110B (zh) * 2017-06-05 2020-04-21 日商凸版印刷股份有限公司 半導體裝置、顯示裝置、及濺鍍靶材
US20250220975A1 (en) 2022-04-01 2025-07-03 Idemitsu Kosan Co.,Ltd. Semiconductor film, and method for producing semiconductor film

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007058248A1 (ja) * 2005-11-18 2007-05-24 Idemitsu Kosan Co., Ltd. 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP2008130814A (ja) * 2006-11-21 2008-06-05 Canon Inc 薄膜トランジスタの製造方法
WO2008114588A1 (ja) * 2007-03-20 2008-09-25 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、酸化物半導体膜及び半導体デバイス

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007058248A1 (ja) * 2005-11-18 2007-05-24 Idemitsu Kosan Co., Ltd. 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP2008130814A (ja) * 2006-11-21 2008-06-05 Canon Inc 薄膜トランジスタの製造方法
WO2008114588A1 (ja) * 2007-03-20 2008-09-25 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、酸化物半導体膜及び半導体デバイス

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