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WO2010026664A1 - 不揮発性記憶素子及び不揮発性記憶装置 - Google Patents

不揮発性記憶素子及び不揮発性記憶装置 Download PDF

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WO2010026664A1
WO2010026664A1 PCT/JP2008/066193 JP2008066193W WO2010026664A1 WO 2010026664 A1 WO2010026664 A1 WO 2010026664A1 JP 2008066193 W JP2008066193 W JP 2008066193W WO 2010026664 A1 WO2010026664 A1 WO 2010026664A1
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WO
WIPO (PCT)
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nonvolatile memory
recording layer
layer
memory element
interface
Prior art date
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Application number
PCT/JP2008/066193
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English (en)
French (fr)
Inventor
豪 山口
親義 鎌田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to PCT/JP2008/066193 priority patent/WO2010026664A1/ja
Priority to TW098128558A priority patent/TWI425625B/zh
Publication of WO2010026664A1 publication Critical patent/WO2010026664A1/ja
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

Definitions

  • the present invention relates to a nonvolatile memory element and a nonvolatile memory device.
  • NAND flash memory and small HDD hard disk drive
  • a memory using a resistance change material having a low resistance state and a high resistance state has been proposed.
  • the resistance change material is caused to repeat the transition between the low resistance state and the high resistance state, the characteristics of the low resistance state and the high resistance state may vary. For this reason, it is desired to improve the stability of repeated operations.
  • variable resistance film is sandwiched between a lower metal electrode and an upper metal electrode.
  • the variable resistance film is doped with atoms constituting the lower metal electrode and the upper metal electrode, and a process called forming is performed. Techniques that attempt to simplify are disclosed.
  • the resistance change layer includes Fe 2 O 3 and Fe 3 O 4
  • the lower electrode has a composition different from that of the resistance change layer and is made of iron oxide containing Fe 3 O 4.
  • the present invention provides a nonvolatile memory element and a nonvolatile memory device having high repetitive operation stability.
  • a record that includes a typical element, a transition element, and oxygen and that can record information by reversibly transitioning between a high resistance state and a low resistance state.
  • a layer and is provided adjacent to the recording layer, and is made of at least one of metal, metal oxide, metal nitride, and metal carbide, and has the typical element at a concentration lower than the concentration of the typical element in the recording layer.
  • a non-volatile memory element comprising: a first layer having conductivity is provided.
  • the non-volatile memory element at least one of application of a voltage to the recording layer of the non-volatile memory element and energization of a current to the recording layer.
  • a non-volatile memory device comprising: a drive unit that records information by causing the recording layer to transition between the high resistance state and the low resistance state.
  • FIG. 1 is a schematic view illustrating the configuration of a nonvolatile memory element according to a first embodiment of the invention.
  • 1 is a schematic view illustrating the configuration of a main part of a nonvolatile memory device to which a nonvolatile memory element according to a first embodiment of the invention is applied. It is a schematic diagram which illustrates the structure of the non-volatile memory element of a 1st comparative example. It is a schematic diagram which illustrates the structure of the non-volatile memory element of a 2nd comparative example.
  • FIG. 4 is a schematic view illustrating the configuration of another nonvolatile memory element according to the first embodiment of the invention.
  • FIG. 4 is a schematic view illustrating the configuration of another nonvolatile memory element according to the first embodiment of the invention.
  • FIG. 4 is a schematic view illustrating the configuration of another nonvolatile memory element according to the first embodiment of the invention.
  • FIG. 4 is a schematic view illustrating the configuration of another nonvolatile memory element according to the first embodiment of the invention.
  • FIG. 6 is a schematic view illustrating the configuration of a nonvolatile memory element according to a second embodiment of the invention.
  • FIG. 6 is a schematic view illustrating the configuration of another nonvolatile memory element according to the second embodiment of the invention.
  • FIG. 6 is a schematic view illustrating the configuration of another nonvolatile memory element according to the second embodiment of the invention.
  • FIG. 6 is a schematic view illustrating the configuration of another nonvolatile memory element according to the second embodiment of the invention.
  • FIG. 6 is a schematic view illustrating the configuration of another nonvolatile memory element according to the second embodiment of the invention.
  • FIG. 6 is a schematic view illustrating the configuration of another nonvolatile memory element according to the second embodiment of the invention.
  • FIG. 6 is a schematic view illustrating the configuration of a nonvolatile memory element according to a third embodiment of the invention.
  • FIG. 9 is a schematic perspective view illustrating the configuration of a nonvolatile memory device according to a fourth embodiment of the invention.
  • FIG. 6 is a schematic circuit diagram illustrating the configuration of a nonvolatile memory device according to a fourth embodiment of the invention.
  • FIG. 9 is a schematic perspective view illustrating the configuration of another nonvolatile memory device according to the fourth embodiment of the invention.
  • FIG. 9 is a schematic perspective view illustrating the configuration of another nonvolatile memory device according to the fourth embodiment of the invention.
  • FIG. 9 is a schematic perspective view illustrating the configuration of another nonvolatile memory device according to the fourth embodiment of the invention.
  • FIG. 9 is a schematic perspective view illustrating the configuration of a nonvolatile memory device according to a fifth embodiment of the invention.
  • FIG. 9 is a schematic plan view illustrating the configuration of a nonvolatile memory device according to a fifth embodiment of the invention.
  • FIG. 9 is a schematic cross-sectional view illustrating the configuration of a main part of a nonvolatile memory device according to a sixth embodiment of the invention.
  • FIG. 10 is a schematic cross-sectional view illustrating the operation of a nonvolatile memory device according to a sixth embodiment of the invention. It is a schematic diagram which illustrates the structure of the principal part of another non-volatile memory device which concerns on the 6th Embodiment of this invention.
  • FIG. 9 is a schematic plan view illustrating the configuration of a nonvolatile memory device according to a fifth embodiment of the invention.
  • FIG. 9 is a schematic cross-sectional view illustrating the configuration of a main part of a nonvolatile memory device according to a sixth
  • FIG. 10 is a schematic cross-sectional view illustrating the main part of another nonvolatile memory device according to the sixth embodiment of the invention.
  • FIG. 26 is a schematic cross-sectional view illustrating the main part of a nonvolatile memory device according to a modification according to the sixth embodiment of the invention.
  • FIG. 26 is a schematic cross-sectional view illustrating the main part of a nonvolatile memory device according to a modification according to the sixth embodiment of the invention.
  • It is a schematic diagram which illustrates the structure of the principal part of another non-volatile memory device which concerns on the 6th Embodiment of this invention.
  • FIG. 10 is a schematic cross-sectional view illustrating the main part of another nonvolatile memory device according to the sixth embodiment of the invention.
  • FIG. 10 is a schematic cross-sectional view illustrating the main part of another nonvolatile memory device according to the sixth embodiment of the invention.
  • FIG. 26 is a schematic cross-sectional view illustrating the main part of a nonvolatile memory device according to a modification according to the sixth embodiment of the invention.
  • FIG. 1 is a schematic view illustrating the configuration of the nonvolatile memory element according to the first embodiment of the invention. That is, FIG. 5A is a schematic cross-sectional view illustrating the configuration of the nonvolatile memory element according to this embodiment.
  • FIG. 4B is a graph illustrating the change in the concentration of the typical element A in the recording layer 13 and the upper electrode 14 of the nonvolatile memory element according to this embodiment, and the vertical axis indicates the recording layer 13 and the upper electrode. 14 represents the position x in the film thickness direction, and the horizontal axis represents the concentration CA of the typical element A.
  • the nonvolatile memory element 310 includes a recording layer 13 and an upper electrode 14 (first layer).
  • the recording layer 13 exhibits a phase change between a high resistance state phase and a low resistance state phase depending on the voltage applied to the recording layer 13 or the current flowing through the recording layer 13. That is, for example, the recording layer 13 has a plurality of states with different resistivity due to a potential difference applied to the recording layer 13 via the upper electrode 14 or a current passed through the recording layer 13 via the upper electrode 14. Presents a phase.
  • the nonvolatile memory element 310 can be applied to, for example, a nonvolatile memory such as a cross point type, a probe memory type, and various flash memory types.
  • a configuration of the nonvolatile memory element 310 when the nonvolatile memory element 310 is used in a cross-point nonvolatile memory device will be described.
  • FIG. 2 is a schematic view illustrating the configuration of the main part of a nonvolatile memory device to which the nonvolatile memory element according to the first embodiment of the invention is applied.
  • 1A is a schematic perspective view
  • FIG. 1B is a schematic cross-sectional view.
  • the memory cell 33 and the rectifying element 34 are used in the cross-point type nonvolatile memory device 210. Is provided in the cross-point type nonvolatile memory device 210. Is provided.
  • the upper and lower arrangement relationship between the word line WL i and the bit line BL j is arbitrary.
  • the arrangement relationship between the memory cell 33 and the rectifying element 34 between the word line WL i and the bit line BL j is also arbitrary. That is, in the specific example illustrated in FIG. 2, the memory cell 33 is disposed on the bit line BL j side with respect to the rectifying element 34, but the memory cell 33 is disposed on the word line WL i side with respect to the rectifying element 34. May be.
  • the memory cell 33 includes the recording unit 22.
  • the recording unit 22 includes a lower electrode 12, an upper electrode 14, and a recording layer 13 provided between the lower electrode 12 and the upper electrode 14.
  • the recording unit 22 of the memory cell 33 includes the nonvolatile memory element 310.
  • the upper electrode 14 and the lower electrode 12 have convenient names and can be interchanged.
  • the memory cell 33 can include a protective layer 33 ⁇ / b> B and a heater layer 35 provided between the recording unit 22 and the protective layer 33 ⁇ / b> B.
  • the protective layer 33B is provided on the bit line BL j side of the recording unit 22, but the protective layer 33B may be provided on the word line WL i side of the recording unit 22. it may be provided between the rectifying element 34 and the word line WL i.
  • the heater layer 35 and the protective layer 33B are provided as necessary and can be omitted.
  • a plurality of these word lines WL i , rectifying elements 34, memory cells 33, and bit lines BL j are provided, and an insulating layer is provided between them to be insulated from each other.
  • At least one of the lower electrode 12 and the upper electrode 14 of the recording unit 22 is at least one of the word line WL i , the rectifying element 34, the heater layer 35, the protective layer 33 B, and the bit line BL j adjacent to the recording unit 22. You may combine with either. In this case, a layer that is also used as at least one of the lower electrode 12 and the upper electrode 14 is regarded as at least one of the lower electrode 12 and the upper electrode 14.
  • the recording layer 13 and the upper electrode 14 are provided in the recording unit 22 of the nonvolatile memory element 310 according to the present embodiment.
  • the lower electrode 12 can be provided.
  • the nonvolatile memory element 310 includes the recording layer 13 and the upper electrode 14. explain.
  • the upper electrode 14 can be read as the lower electrode 12.
  • the recording layer 13 includes a typical element A, a transition element B, and oxygen O. That is, the recording layer 13 is represented by A x B y O z (where x is a molar ratio of typical elements, y is a molar ratio of transition elements, and z is a molar ratio of oxygen O).
  • the recording layer 13 can record information by reversibly transitioning between a high resistance state and a low resistance state.
  • the first layer (upper electrode 14) is provided adjacent to the recording layer 13.
  • the upper electrode 14 is made of at least one of metal, metal oxide, metal nitride, and metal carbide, and has conductivity.
  • the upper electrode 14 includes the typical element A included in the recording layer 13.
  • the concentration CA of the typical element A in the upper electrode 14 is lower than the concentration CA of the typical element A in the recording layer 13.
  • the recording layer 13 is made of an oxide made of A x B y O z, and the transition between the high resistance state and the low resistance state in the recording layer 13 is performed. For example, this is performed as follows.
  • the ions of the typical element A that have moved to the upper electrode 14 receive electrons from the upper electrode 14 and are deposited as metal to form a metal layer. Therefore, in the region close to the upper electrode 14, the typical element is reduced and behaves like a metal, and the electric resistance is reduced.
  • the recorded information is reproduced by, for example, applying a voltage pulse to the recording layer 13 and detecting the resistance value of the recording layer 13. At this time, the magnitude of the voltage pulse is set to a minute value that does not cause the movement of A ions.
  • the typical element A is thermally more stable.
  • the initial high resistance state phase HR appears.
  • a voltage pulse having a polarity opposite to that of the set operation SO is applied, and the typical element A in the vicinity of the upper electrode 14 gives electrons to the upper electrode 14 to become ions.
  • the ions of some of the transition elements B whose valences have increased are changed to the initial high resistance state phase HR because their valences are reduced to the same values as the initial values.
  • the nonvolatile memory device 210 performs the recording operation, that is, the set operation SO and the reset operation RO.
  • the upper electrode 14 includes the typical element A included in the recording layer 13.
  • the concentration CA of the typical element A in the upper electrode 14 is lower than the concentration CA of the typical element A in the recording layer 13. Thereby, the typical element A in the set operation SO can be easily moved from the recording layer 13 to the upper electrode 14 side.
  • the upper electrode 14 contains the typical element A that is the same type of element as the moving element.
  • the concentration CA of the typical element A is lower in the upper electrode 14 than in the recording layer 13. This facilitates the movement of the typical element A in the direction from the recording layer 13 to the upper electrode 14 in the set operation SO.
  • FIG. 3 is a schematic view illustrating the configuration of the nonvolatile memory element of the first comparative example. That is, FIG. 5A is a schematic cross-sectional view illustrating the configuration of the nonvolatile memory element 390 of the first comparative example.
  • FIG. 5B is a graph illustrating the change in the concentration of the typical element A in the recording layer 13 and the upper electrode 14 of the nonvolatile memory element 390 of the first comparative example.
  • the vertical axis indicates the recording layer 13 and The position x in the film thickness direction in the upper electrode 14 is represented, and the horizontal axis represents the concentration CA of the typical element A.
  • the upper electrode 14 contains the typical element A, but the concentration CA of the upper electrode 14 is higher than that of the recording layer 13. Is higher.
  • the typical element A moves from the recording layer 13 toward the upper electrode 14 in the set operation SO
  • the typical element A which is the same type of element as the moving element
  • the typical element A is transferred to the recording layer 13. It is harder to move because it is contained at a higher concentration. That is, the presence of the typical element A to be moved in the recording layer 13 is more stable in terms of concentration. That is, the viewpoint of the concentration of the typical element A is opposite to the moving direction induced by the electric field. Therefore, in the nonvolatile memory element 390 of the comparative example, the movement of the typical element A in the direction from the recording layer 13 to the upper electrode 14 during the set operation SO becomes difficult, and the operation is unstable. When the operation is repeated, the degree of instability of the operation increases. That is, at least one of the low resistance state phase LR and the high resistance state phase HR changes.
  • the concentration CA of the typical element A is lower in the upper electrode 14 than in the recording layer 13, and thus the set operation SO is performed. At this time, the movement of the typical element A in the direction from the recording layer 13 to the upper electrode 14 is easy, and it is stable even if this operation is repeated.
  • nonvolatile memory element 310 As described above, according to the nonvolatile memory element 310 according to this embodiment, a nonvolatile memory element having high repeated operation stability can be provided.
  • FIG. 4 is a schematic view illustrating the configuration of the nonvolatile memory element of the second comparative example. That is, FIG. 6A is a schematic cross-sectional view illustrating the configuration of the nonvolatile memory element 391 of the second comparative example.
  • FIG. 4B is a graph illustrating the change in the concentration of the typical element A in the recording layer 13 and the upper electrode 14 of the nonvolatile memory element 391 of the second comparative example.
  • the vertical axis indicates the recording layer 13 and The position x in the film thickness direction in the upper electrode 14 is represented, and the horizontal axis represents the concentration CA of the typical element A.
  • the typical element A included in the recording layer 13 is not included in the upper electrode 14.
  • the upper electrode 14 does not contain the typical element A.
  • the resistance in the movement of the typical element A is large. That is, the energy of the presence of the typical element A in the upper electrode 14 is high, and as a result, it is difficult for the typical element A to move in the upper electrode 14.
  • the upper electrode 14 contains the typical element A at a concentration lower than the concentration of the recording layer 13. That is, the upper electrode 14 contains the typical element A at a low concentration in advance. For this reason, the energy of the presence of the typical element A in the upper electrode 14 is low, and the typical element A can easily move through the upper electrode 14. Therefore, according to the nonvolatile memory element 310 according to this embodiment, a nonvolatile memory element with high repeated operation stability can be provided.
  • a variable resistance film is sandwiched between a lower metal electrode and an upper metal electrode, and the variable resistance film is doped with atoms constituting the lower metal electrode and the upper metal electrode. Therefore, unlike the nonvolatile memory element 310 according to this embodiment, the typical element A contained in the recording layer 13 is not contained in the upper electrode 14 at a low concentration, but atoms contained in the metal electrode are included. This is a configuration included in the recording layer 13. That is, the concentration of the atoms contained in the metal electrode is higher in the metal electrode than in the variable resistance film.
  • the resistance change layer includes Fe 2 O 3 and Fe 3 O 4
  • the lower electrode has a composition different from that of the resistance change layer, and Fe 3 O 4 is used. Since the structure is made of an iron oxide containing, the resistance change layer is not made of a typical element, a transition element, and oxygen. Further, in this configuration, even when Fe is regarded as the typical element A in the present embodiment, the Fe concentration in the lower electrode is higher than the Fe concentration in the resistance change layer.
  • Patent Document 1 and Patent Document 2 do not facilitate the movement of the typical element A contained in the recording layer 13 as described in the first comparative example.
  • FIG. 5 is a schematic view illustrating the configuration of another nonvolatile memory element according to the first embodiment of the invention. That is, FIG. 5A is a schematic cross-sectional view illustrating the configuration of another nonvolatile memory element 311 according to this embodiment.
  • FIG. 6B is a graph illustrating the change in the concentration of the typical element A in the recording layer 13 and the upper electrode 14 of another nonvolatile memory element 311 according to this embodiment, and the vertical axis indicates the recording layer 13. And the position x in the film thickness direction in the upper electrode 14, and the horizontal axis represents the concentration CA of the typical element A.
  • the concentration CA of the typical element in the upper electrode 14 is gradually changed.
  • the concentration CA of the typical element in the upper electrode 14 is gradually changed.
  • description thereof is omitted.
  • the concentration CA of the typical element A in the upper electrode 14 is higher in a region closer to the first interface 14 a between the recording layer 13 and the upper electrode 14. It is higher than a region far from one interface 14a.
  • the concentration CA of the typical element A continuously changes as it moves away from the first interface 14a from the first interface 14a. That is, the concentration CA gradually decreases.
  • the concentration CA of the typical element A has a concentration gradient in the upper electrode 14, so that the typical element A moves from the recording layer 13 to the upper electrode. 14, and in the direction from the first interface 14 a into the upper electrode 14.
  • nonvolatile memory element 311 According to the nonvolatile memory element 311 according to the present embodiment, a nonvolatile memory element having higher repeated operation stability can be provided.
  • FIG. 6 is a schematic view illustrating the configuration of another nonvolatile memory element according to the first embodiment of the invention. That is, FIG. 5A is a schematic cross-sectional view illustrating the configuration of another nonvolatile memory element 312 according to this embodiment.
  • FIG. 4B is a graph illustrating the change in the concentration of the typical element A in the recording layer 13 and the upper electrode 14 of another nonvolatile memory element 312 according to this embodiment, and the vertical axis indicates the recording layer 13. And the position x in the film thickness direction in the upper electrode 14, and the horizontal axis represents the concentration CA of the typical element A.
  • the concentration CA of the typical element in the recording layer 13 is gradually changed.
  • description thereof is omitted.
  • the concentration CA of the typical element A in the upper electrode 14 has a concentration gradient
  • the concentration CA of the typical element A in the recording layer 13 is the concentration. Has a gradient.
  • the region near the first interface 14a between the recording layer 13 and the upper electrode 14 is lower than the region far from the first interface 14a. That is, the concentration of the typical element A is highest at a portion away from the first interface 14a of the recording layer 13, and then decreases at a portion near the first interface 14a of the recording layer 13. Further, the upper electrode 14 is low at a portion close to the first interface 14a and is lowest at a portion of the upper electrode 14 away from the first interface 14a.
  • the concentration CA continuously changes in each of the above portions.
  • the concentration CA of the typical element A is a concentration gradient in the recording layer 13 and the upper electrode 14 as it proceeds from the recording layer 13 to the upper electrode 14. Therefore, the typical element A is likely to move from the recording layer 13 toward the upper electrode 14 and in the direction from the first interface 14 a into the upper electrode 14.
  • nonvolatile memory element 312 Accordingly, according to the nonvolatile memory element 312 according to the present embodiment, a nonvolatile memory element having higher repeated operation stability can be provided.
  • FIG. 7 is a schematic view illustrating the configuration of another nonvolatile memory element according to the first embodiment of the invention. That is, FIG. 5A is a schematic cross-sectional view illustrating the configuration of another nonvolatile memory element 313 according to this embodiment.
  • FIG. 6B is a graph illustrating the change in the concentration of the typical element A in the recording layer 13 and the upper electrode 14 of another nonvolatile memory element 313 according to this embodiment, and the vertical axis indicates the recording layer 13. And the position x in the film thickness direction in the upper electrode 14, and the horizontal axis represents the concentration CA of the typical element A.
  • the concentration CA of the typical element in the upper electrode 14 is in the direction from the first interface 14 a to the upper electrode 14. As it progresses, it decreases once and then increases. Other than this, since it can be the same as that of the nonvolatile memory element 311, description thereof is omitted.
  • the concentration CA of the typical element A in the upper electrode 14 is higher in the vicinity region 14b near the first interface 14a between the recording layer 13 and the upper electrode 14.
  • the remote region 14d which is higher than the intermediate region 14c far from the first interface 14a and farther than the intermediate region 14c from the first interface 14a, is higher than the intermediate region 14c.
  • the typical element A moves from the recording layer 13 toward the upper electrode 14, and by facilitating the movement at that time, the effect of improving the repeated operation stability is exhibited. Therefore, like the nonvolatile memory element 313 according to the present embodiment, the concentration CA of the typical element A in the upper electrode 14 is in the vicinity region 14b close to the first interface 14a between the recording layer 13 and the upper electrode 14. It is sufficient that there is a region far from the first interface 14a, that is, a region higher than the intermediate region 14c here, and the concentration CA may be increased again in the remote region 14d past the intermediate region 14c.
  • the nonvolatile memory element 313 can also provide a nonvolatile memory element with higher repeated operation stability.
  • FIG. 8 is a schematic view illustrating the configuration of another nonvolatile memory element according to the first embodiment of the invention. That is, FIG. 5A is a schematic cross-sectional view illustrating the configuration of another nonvolatile memory element 314 according to this embodiment.
  • FIG. 5B is a graph illustrating the change in the concentration of the typical element A in the recording layer 13 and the upper electrode 14 of another nonvolatile memory element 314 according to this embodiment, and the vertical axis indicates the recording layer 13. And the position x in the film thickness direction in the upper electrode 14, and the horizontal axis represents the concentration CA of the typical element A.
  • the concentration CA of the typical element in the recording layer 13 is gradually changed. Except for this, it can be the same as that of the nonvolatile memory element 313, and thus the description thereof is omitted.
  • the concentration CA of the typical element A in the recording layer 13 has a concentration gradient.
  • the concentration CA of the typical element A in the upper electrode 14 is higher in the vicinity region 14b near the first interface 14a between the recording layer 13 and the upper electrode 14 than in the intermediate region 14c far from the first interface 14a.
  • the remote area 14d farther from the first interface 14a than the intermediate area 14c is higher than the intermediate area 14c.
  • the region near the first interface 14a between the recording layer 13 and the upper electrode 14 is lower than the region far from the first interface 14a. That is, the concentration of the typical element A is highest at a portion away from the first interface 14a of the recording layer 13, and then decreases at a portion near the first interface 14a of the recording layer 13. Further, the concentration CA of the typical element in the upper electrode 14 once decreases as it proceeds from the first interface 14a toward the upper electrode 14, and then increases. The concentration CA continuously changes in each of the above portions.
  • the concentration CA of the typical element A is a concentration gradient in the recording layer 13 and the upper electrode 14 as it proceeds from the recording layer 13 to the upper electrode 14. Therefore, the typical element A is likely to move from the recording layer 13 toward the upper electrode 14 and in the direction from the first interface 14 a into the upper electrode 14.
  • the concentration CA of the typical element A in the upper electrode 14 is in the vicinity region 14b close to the first interface 14a between the recording layer 13 and the upper electrode 14. It suffices if there is a region far from the first interface 14a, that is, here, a region higher than the intermediate region 14c, and the concentration CA may be increased again in the remote region 14d past the intermediate region 14c.
  • the nonvolatile memory element 314 can provide a nonvolatile memory element having higher repeated operation stability.
  • the method of allowing the upper electrode 14 to contain the typical element A contained in the recording layer 13 at a concentration lower than the concentration in the recording layer 13 is arbitrary.
  • a target including at least one of a metal, a metal oxide, a metal nitride, and a metal carbide to be the upper electrode 14, and a typical element included in the recording layer 13 A method of forming a film to be the upper electrode 14 using a target including A can be employed.
  • the nonvolatile memory element 310 can be manufactured by this method.
  • a film that becomes the upper electrode 13 is formed using a target including at least one of a metal, a metal oxide, a metal nitride, and a metal carbide that becomes the upper electrode 14, Thereafter, the film to be the recording layer 13 and the film to be the upper electrode 14 are heated to diffuse the typical elements contained in the film to be the recording layer 13 from the film to be the recording layer 13 to the film to be the upper electrode 14. Can be adopted.
  • the order of forming the film to be the recording layer 13 and forming the film to be the upper electrode 14 is arbitrary.
  • the word line WL i the rectifying element 34, which have already been described, heater layer 35 protective layer 33B, at least one and a film of the bit line BL j is deposited, the film, when it contains a typical element a contained recording layer 13, the nonvolatile memory element 313, 314
  • the characteristic that the concentration CA of the typical element A once decreases as the distance from the first interface 14 a increases and then increases can be obtained.
  • FIG. 9 is a schematic view illustrating the configuration of a nonvolatile memory element according to the second embodiment of the invention. That is, FIG. 5A is a schematic cross-sectional view illustrating the configuration of the nonvolatile memory element 320 according to this embodiment.
  • FIG. 5B is a graph illustrating the change in the concentration of the typical element A in the lower electrode 12, the recording layer 13, and the upper electrode 14 of the nonvolatile memory element 320 according to this embodiment, and the vertical axis is the lower axis.
  • the position x in the film thickness direction in the electrode 12, the recording layer 13 and the upper electrode 14 is represented, and the horizontal axis represents the concentration CA of the typical element A.
  • the nonvolatile memory element 320 includes the recording layer 13, the upper electrode 14 (first layer), and the lower electrode 12 (second layer).
  • the upper electrode 14 includes the typical element A included in the recording layer 13.
  • the concentration CA of the typical element A in the upper electrode 14 is lower than the concentration CA of the typical element A in the recording layer 13.
  • the lower electrode 12 is made of at least one of metal, metal oxide, metal nitride, and metal carbide, and includes the typical element A included in the recording layer 13.
  • the concentration CA of the typical element A in the lower electrode 12 is lower than the concentration CA of the typical element A in the recording layer 13.
  • the nonvolatile memory element 320 is provided adjacent to the opposite side of the recording layer 13 to the upper electrode 14 in the nonvolatile memory element 310 already described, and a metal, a metal oxide, a metal nitride, and a metal carbide. And a lower electrode 12 containing the typical element A at a concentration lower than the concentration of the typical element A in the recording layer 13.
  • nonvolatile memory element 320 according to the present embodiment, various modifications can be made in the same manner as the nonvolatile memory element 310 according to the first embodiment.
  • FIGS. 10 to 13 are schematic views illustrating the configuration of another nonvolatile memory element according to the second embodiment of the invention. That is, FIG. 10A to FIG. 13A are schematic cross-sectional views illustrating the configurations of other nonvolatile memory elements 321 to 324 according to this embodiment, respectively.
  • FIGS. 10B to 13B show changes in the concentration of the typical element A in the lower electrode 12, the recording layer 13, and the upper electrode 14 of the other nonvolatile memory elements 321 to 324 according to this embodiment, respectively.
  • the vertical axis represents the position x in the film thickness direction in the lower electrode 12, the recording layer 13, and the upper electrode 14, and the horizontal axis represents the concentration CA of the typical element A. . 10 to 13, since the characteristics of the upper electrode 14 and the recording layer 13 have already been described in the first embodiment, they will be omitted as appropriate.
  • the concentration CA of the typical element in the upper electrode 14 and the lower electrode 12 is gradually changed.
  • the concentration CA of the typical element in the upper electrode 14 and the lower electrode 12 is gradually changed.
  • description thereof is omitted.
  • the concentration CA of the typical element A in the upper electrode 14 is higher in a region closer to the first interface 14 a between the recording layer 13 and the upper electrode 14.
  • the concentration CA of the typical element A in the lower electrode 12 is higher in the region closer to the second interface 12a between the recording layer 13 and the upper electrode 14 than in the region far from the first interface 14a. Higher than the area far from
  • the concentration CA of the typical element A has a concentration gradient in the upper electrode 14 and the lower electrode 12, and therefore the typical element A is recorded. It is easy to move from the layer 13 toward the upper electrode 14 and in the direction from the first interface 14a into the upper electrode 14, and from the recording layer 13 toward the lower electrode 12, from the second interface 12a to the lower electrode. It is easy to move in the direction of 12.
  • nonvolatile memory element 321 According to the nonvolatile memory element 321 according to the present embodiment, a nonvolatile memory element having higher repeated operation stability can be provided.
  • the concentration CA of the typical element in the recording layer 13 gradually changes in the vicinity of the first interface 14a and the second interface 12a. is doing.
  • the region near the first interface 14 a between the recording layer 13 and the upper electrode 14 is lower than the region far from the first interface 14 a, and further, the recording layer 13 and the lower electrode 12.
  • the region near the second interface 12a between the two is lower than the region far from the second interface 12a.
  • the concentration CA of the upper electrode 14 is low at a portion near the first interface 14a of the upper electrode 14, and is lowest at a portion of the upper electrode 14 away from the first interface 14a.
  • the region near the second interface 12a between the recording layer 13 and the lower electrode 12 is lower than the region far from the second interface 12a.
  • the concentration CA continuously changes in each of the above portions.
  • the concentration of the typical element A increases in the direction from the recording layer 13 to the upper electrode 14 in the lower electrode 12, the recording layer 13, and the upper electrode 14. Since CA has a concentration gradient and the concentration CA of the typical element A has a concentration gradient as it advances from the recording layer 13 toward the lower electrode 12, the typical element A is transferred from the recording layer 13 to the upper electrode 14. Toward the upper electrode 14 from the first interface 14a or from the recording layer 13 toward the lower electrode 12 and from the second interface 12a into the lower electrode 12 It is easy to move in the direction of
  • nonvolatile memory element 322 Accordingly, according to the nonvolatile memory element 322 according to the present embodiment, a nonvolatile memory element having higher repeated operation stability can be provided.
  • the concentration CA of the typical element in the upper electrode 14 temporarily decreases as it proceeds from the first interface 14a toward the upper electrode 14. After that, the concentration CA of the typical element in the lower electrode 12 once decreases as it proceeds from the second interface 12a toward the lower electrode 12, and then increases.
  • the concentration CA of the typical element A in the upper electrode 14 is a region far from the first interface 14a in the vicinity region 14b close to the first interface 14a between the recording layer 13 and the upper electrode 14, that is, here. It suffices if there is a portion higher than the intermediate region 14c, and the concentration CA may increase again in the remote region 14d that has passed the intermediate region 14c.
  • the concentration CA of the typical element A in the lower electrode 12 is a region far from the second interface 12a in the vicinity region 12b near the second interface 12a between the recording layer 13 and the lower electrode 12, that is, an intermediate region here. It is sufficient that there is a portion higher than 12c, and the concentration CA may be increased again in the remote region 12d past the intermediate region 12c.
  • the nonvolatile memory element 323 can also provide a nonvolatile memory element with higher repeated operation stability.
  • the concentration CA of the typical element in the recording layer 13 gradually changes, and the concentration CA of the typical element in the upper electrode 14. However, it gradually decreases as it proceeds from the first interface 14a toward the upper electrode 14, and then increases. Further, the concentration CA of the typical element in the lower electrode 12 temporarily increases as it proceeds from the second interface 12a toward the lower electrode 12. It declines and then increases.
  • the concentration CA of the typical element A is a concentration gradient in the recording layer 13 and the upper electrode 14 as it proceeds from the recording layer 13 to the upper electrode 14. Therefore, the typical element A is likely to move from the recording layer 13 toward the upper electrode 14 and in the direction from the first interface 14 a into the upper electrode 14.
  • the concentration CA of the typical element A has a concentration gradient in the direction from the recording layer 13 to the lower electrode 12, so that the typical element A moves from the recording layer 13 to the lower electrode 12. It is easy to move in the direction toward the lower electrode 12 from the second interface 12a.
  • one-sided polarity driving may be performed, and even in that case, a nonvolatile memory element with higher repeated operation stability can be provided.
  • the characteristics on the upper electrode 14 side of the recording layer 13 and the characteristics of the upper electrode 14 for example, the distribution of concentration CA
  • the characteristics of the recording layer 13 on the lower electrode 12 side have been described as being relatively similar
  • the present invention is not limited to this.
  • the characteristics of the upper electrode 14 exemplified in the nonvolatile memory element 320 and the characteristics of any one of the lower electrodes 12 exemplified in the nonvolatile memory elements 321 to 324 may be combined. That is, the characteristics of the upper electrode 14 and the characteristics of the lower electrode 12 can be arbitrarily set independently of each other.
  • the characteristics of the recording layer 13 related to the upper electrode 14 and the upper electrode 14 described in the first embodiment are the lower electrode 12 and the lower electrode. 12 is applied to the characteristics of the recording layer 13 related to 12.
  • the typical element A contained in the recording layer 13 is at a concentration lower than the concentration in the recording layer 13 and at least one of the upper electrode 14 and the lower electrode 12.
  • the method of inclusion is arbitrary, and in the first embodiment, a method similar to the method of containing the typical element A in the upper electrode 14 can be applied to the lower electrode 12.
  • the concentration CA of the typical element A in at least one of the upper electrode 14 and the lower electrode 12 is 2 atomic percent (atomic Percentage) to 30 atomic percent.
  • the recording layer 13 has a spinel structure represented by A x B y O 4 (0.1 ⁇ x ⁇ 2.2, 1.5 ⁇ y ⁇ 2), where A is a typical element and B is a transition element. , A x B y O 2 (0.1 ⁇ x ⁇ 1.1, 0.9 ⁇ y ⁇ 1.1), a delafossite structure, A x B y O 4 (0.5 ⁇ x ⁇ 1.1, 0.7 ⁇ y ⁇ 1.1) and A x B y O 3 (0.5 ⁇ x ⁇ 1.1, 0.9 ⁇ y ⁇ 1) It can have any of the ilmenite structures.
  • the typical element A can be at least one selected from the group consisting of Zn, Cd, and Hg.
  • the transition element B can be at least one selected from the group consisting of Cr and Mn.
  • the typical element A is at least one selected from the group consisting of Zn, Cd and Hg
  • the transition element B is at least one selected from the group consisting of Cr and Mn. It can be.
  • FIG. 14 is a schematic view illustrating the configuration of a nonvolatile memory element according to the third embodiment of the invention. That is, FIG. 5A is a schematic cross-sectional view illustrating the configuration of the nonvolatile memory element 330 according to this embodiment.
  • FIG. 4B is a graph illustrating the change in the concentration of the typical element A in the lower electrode 12, the recording layer 13, and the upper electrode 14 of the nonvolatile memory element 330 according to this embodiment, and the vertical axis is the lower axis.
  • the position x in the film thickness direction in the electrode 12, the recording layer 13 and the upper electrode 14 is represented, and the horizontal axis represents the concentration CA of the typical element A.
  • the nonvolatile memory element 330 includes a recording layer 13, an upper electrode 14 (first layer), and a lower electrode 12 (second layer).
  • the nonvolatile memory element 330 is provided adjacent to the opposite side of the recording layer 13 from the upper electrode 14 in the nonvolatile memory element 310 according to the first embodiment, and is formed of metal, metal oxide, or metal nitride.
  • a lower electrode 12 made of at least one of a metal carbide and a metal carbide.
  • the concentration CA of the typical element A in one of the upper electrode 14 and the lower electrode 12 to which a low potential is applied is higher than the other of the other.
  • a potential lower than that of the lower electrode 12 is applied to the upper electrode 14 among the upper electrode 14 and the lower electrode 12.
  • the concentration CA of the typical element A in the upper electrode 14 is higher than the concentration CA of the typical element A in the lower electrode 12. That is, the concentration CA of the typical element A contained in the upper electrode 14 serving as the negative pole is lower than that of the recording layer 13 and higher than that of the lower electrode 12 serving as the positive pole.
  • the nonvolatile memory element 330 improves repeated operation stability in a unipolar operation in which, for example, the upper electrode 14 and the lower electrode 12 are given a lower potential than the lower electrode 12.
  • the nonvolatile memory element 330 of this specific example in the set operation SO, for example, a lower potential than the lower electrode 12 is applied to the upper electrode 14, and at this time, the typical element A contained in the recording layer 13 is changed to the recording layer 13. To the upper electrode 14. Then, by setting the concentration CA of the typical element A in the upper electrode 14 higher than that of the lower electrode 12 by the same effect as described in the first embodiment, the typical element A is moved from the recording layer 13 to the upper electrode. It is easy to move toward 14. That is, the set operation SO is facilitated and stabilized. Thereby, the nonvolatile memory element 330 according to the present embodiment can provide a nonvolatile memory element with higher repeated operation stability.
  • the Joule heat method described above can be used for the reset operation RO.
  • the concentration CA of the typical element A contained in the upper electrode 14 serving as the negative pole may be higher than that of the lower electrode 12 serving as the positive pole.
  • the typical element A may not be included in the lower electrode 12 serving as the positive electrode.
  • a non-volatile memory device is a cross-point type non-volatile memory device, and uses the non-volatile memory element according to the first to third embodiments. It is.
  • FIG. 15 is a schematic perspective view illustrating the configuration of the nonvolatile memory device according to the fourth embodiment of the invention.
  • FIG. 16 is a schematic circuit diagram illustrating the configuration of the nonvolatile memory device according to the fourth embodiment of the invention.
  • a strip-shaped first wiring (word line WL) extending in the X-axis direction on the main surface of the substrate 30. i ⁇ 1 , WL i , WL i + 1 ).
  • the strip-like second wiring (bit lines BL j ⁇ 1 , BL j , BL j + 1 ) extending in the Y-axis direction orthogonal to the X-axis in a plane parallel to the substrate 30 is connected to the first wiring (word Lines WL i ⁇ 1 , WL i , WL i + 1 ).
  • the first wiring and the second wiring are orthogonal to each other.
  • the first wiring and the second wiring may be crossed (non-parallel).
  • the plane parallel to the main surface of the substrate 30 is the XY plane
  • the direction in which the first wiring extends is the X axis
  • the axis orthogonal to the X axis is in the XY plane.
  • the direction perpendicular to the X and Y axes is the Z axis.
  • FIGS. 15 and 16 show an example in which three each of the first wiring and the second wiring are provided, but the present invention is not limited to this, and the first wiring and the second wiring are not limited thereto.
  • the number of the two wirings is arbitrary.
  • the first wiring is a word and the second wiring is a bit line.
  • the first wiring may be a bit line and the second wiring may be a word line. In the following description, it is assumed that the first wiring is a word line and the second wiring is a bit.
  • the memory cell 33 is sandwiched between the first wiring and the second wiring. That is, in the nonvolatile memory device 210, the memory cell 33 is provided at an intersection formed by three-dimensionally intersecting a bit line and a word line.
  • each of the word lines WL i ⁇ 1 , WL i , WL i + 1 is connected to a word line driver 31 having a decoder function via a MOS transistor RSW as a selection switch.
  • One end of each of the bit lines BL j ⁇ 1 , BL j , BL j + 1 is connected to a bit line driver 32 having a decoder and a read function via a MOS transistor CSW as a selection switch.
  • Selection signals R i ⁇ 1 , R i and R i + 1 for selecting one word line (row) are input to the gate of the MOS transistor RSW, and one bit line is input to the gate of the MOS transistor CSW.
  • Selection signals C i ⁇ 1 , C i , and C i + 1 for selecting (column) are input.
  • the memory cell 33 is arranged at the intersection of the word lines WL i ⁇ 1 , WL i , WL i + 1 and the bit lines BL j ⁇ 1 , BL j , BL j + 1 . This is a so-called cross-point cell array structure.
  • a rectifying element 34 for preventing a sneak current during recording / reproduction can be added to the memory cell 33.
  • cross-point cell array structure is that it is advantageous for high integration because it is not necessary to individually connect a MOS transistor to the memory cell 33.
  • the memory cell 33 and the rectifying element 34 are provided between the word line WL i and the bit line BL j .
  • the upper and lower arrangement relationship between the word line WL i and the bit line BL j is arbitrary.
  • the arrangement relationship between the memory cell 33 and the rectifying element 34 between the word line WL i and the bit line BL j is also arbitrary.
  • any one of the nonvolatile memory elements according to the first to third embodiments can be used as the memory cell 33. That is, any of the nonvolatile memory elements according to the first to third embodiments can be used as the recording unit 22 of the memory cell 33.
  • the recording unit 22 includes a lower electrode 12, an upper electrode 14, and a recording layer 13 provided between the lower electrode 12 and the upper electrode 14.
  • a recording layer 13 the lower electrode 12, and the upper electrode 14
  • each of the recording layer 13, the lower electrode 12, and the upper electrode 14 described in the first to third embodiments can be used.
  • the word line driver 31 and the bit line driver 32 serving as a driving unit are connected to the memory cell 33 via the word line WL i and the bit line BL j .
  • At least one of application of a voltage to the recording layer 13 of the nonvolatile memory element and energization of a current to the recording layer 13 is performed.
  • the drive unit records information by causing the recording layer 13 to transition between the high resistance state and the low resistance state.
  • the drive unit can read information recorded on the recording layer 13.
  • the nonvolatile memory device 210 applies any one of the nonvolatile memory elements according to the first to third embodiments, the application of voltage to the recording layer 13 of the nonvolatile memory element, and recording.
  • a drive unit that records information by causing the recording layer 13 to transition between a high-resistance state and a low-resistance state by at least one of supplying a current to the layer 13;
  • the non-volatile memory device 210 further includes a word line WL i and a bit line BL j provided so as to sandwich a non-volatile memory element, and the driving unit is configured to record the recording layer via the word line WL i and the bit line BL j. At least one of application of a voltage to 13 and energization of a current to the recording layer is performed.
  • the nonvolatile memory device 210 according to the present embodiment having such a configuration can provide a nonvolatile memory device having high repeated operation stability.
  • FIG. 17 is a schematic perspective view illustrating the configuration of another nonvolatile memory device according to the fourth embodiment of the invention.
  • FIG. 18 is a schematic perspective view illustrating the configuration of another nonvolatile memory device according to the fourth embodiment of the invention.
  • the three-dimensional nonvolatile memory device 211 can be configured by stacking two layers of a stacked structure including word lines, bit lines, and memory cells 33 sandwiched therebetween.
  • a three-dimensional non-volatile memory device 212 is configured by stacking three layers of stacked structures including word lines, bit lines, and memory cells 33 sandwiched therebetween. You can also.
  • a non-volatile memory device having a three-dimensional structure can be configured by stacking a plurality of stacked structures including word lines, bit lines, and memory cells 33 sandwiched between the word lines, bit lines, and the number of stacked layers. Is optional.
  • the fifth embodiment of the present invention is a probe memory type nonvolatile memory device.
  • FIG. 19 is a schematic perspective view illustrating the configuration of the nonvolatile memory device according to the fifth embodiment of the invention.
  • FIG. 20 is a schematic plan view illustrating the configuration of the nonvolatile memory device according to the fifth embodiment of the invention.
  • the recording layer 13 provided on the electrode 521 is disposed on the XY scanner 516. ing. Then, a probe array is disposed so as to face the recording layer 13.
  • the probe array includes a substrate 523 and a plurality of probes (heads) 524 arranged in an array on one surface side of the substrate 523.
  • Each of the plurality of probes 524 is composed of a cantilever, for example, and is driven by multiplex drivers 525 and 526.
  • Each of the plurality of probes 524 can be individually operated using the microactuator in the substrate 523. However, all the probes 524 are collectively operated to access the data area 531 of the storage medium (recording layer 13). It can also be done.
  • all the probes 524 are reciprocated in the X direction at a constant cycle, and the position information in the Y direction is read from the servo area 532 of the storage medium (recording layer 13).
  • the position information in the Y direction is transferred to the driver 515.
  • the driver 515 drives the XY scanner 516 based on the position information, moves the storage medium (recording layer 13) in the Y direction, and positions the storage medium (recording layer 13) and the probe.
  • data reading or writing is performed simultaneously and continuously on all the probes 524 on the data area 531. Data reading and writing are continuously performed because the probe 524 reciprocates in the X direction.
  • Data reading and writing are performed line by line in the data area 531 by sequentially changing the position of the recording layer 13 in the Y direction.
  • the recording layer 13 may be reciprocated in the X direction at a constant period to read position information from the storage medium (recording layer 13), and the probe 524 may be moved in the Y direction.
  • the recording layer 13 is provided on the electrode 521 provided on the substrate 520, for example.
  • the recording layer 13 includes a plurality of data areas 531 and servo areas 532 disposed at both ends of the plurality of data areas 531 in the X direction.
  • the plurality of data areas 531 occupy the main part of the recording layer 13.
  • a servo burst signal is stored in the servo area 532.
  • the servo burst signal indicates position information in the Y direction within the data area 531.
  • an address area for storing address data and a preamble area for synchronization are arranged in the recording layer 13.
  • the data and servo burst signal are stored in the recording layer 13 as storage bits (electrical resistance fluctuation).
  • the “1” and “0” information of the storage bit is read by detecting the electrical resistance of the recording layer 13.
  • one probe is provided corresponding to one data area 531, and one probe is provided for one servo area 532.
  • the data area 531 is composed of a plurality of tracks.
  • the track of the data area 531 is specified by the address signal read from the address area.
  • the servo burst signal read from the servo area 532 is for moving the probe 524 to the center of the track and eliminating the reading error of the stored bits.
  • the X direction correspond to the down-track direction and the Y direction correspond to the track direction, for example, it is possible to use the head position control technology of the HDD.
  • Each probe 524 is connected to the drive unit 600 via, for example, multiplex drivers 525 and 526.
  • the drive unit 600 supplies each probe 524 with at least one of voltage and current for information recording. Then, the recording layer 13 transitions between the high resistance state and the low resistance state by the voltage and current applied via the probe 524.
  • the drive unit 600 detects the high resistance state and the low resistance state recorded on the recording layer 13 and reads the recorded information.
  • any of the recording layers 13 of the nonvolatile memory elements described in the first to third embodiments can be used as the recording layer 13.
  • the electrode 521 the upper electrode 14 or the lower electrode 12 of any of the nonvolatile memory elements described in the first to third embodiments can be used. That is, as the recording layer 13 and the electrode 521, any of the nonvolatile memory elements described in the first to third embodiments can be used.
  • the nonvolatile memory device 250 includes any one of the nonvolatile memory elements described in the first to third embodiments, the application of a voltage to the recording layer 13 of the nonvolatile memory element, and And a drive unit 600 that records information by causing the recording layer 13 to transition between a high resistance state and a low resistance state by at least one of energization of a current to the recording layer 13.
  • the nonvolatile memory device 250 further includes a probe 524 provided alongside the nonvolatile memory element including the recording layer 13 and the electrode 521, and the drive unit 600 passes through the probe 524 and the recording layer 13 of the nonvolatile memory element. At least one of application of the voltage and energization of the current is performed for each recording unit.
  • the driving unit 600 may include the driver 515 and the XY scanner 516, and conversely, the driving unit may be included in the driver 515 and the XY scanner 516.
  • the nonvolatile memory element with high repetitive operation stability can be obtained due to the effects described with respect to the nonvolatile memory elements according to the first to third embodiments.
  • a sex memory device can be provided.
  • FIG. 21 is a schematic cross-sectional view illustrating the configuration of the main part of a nonvolatile memory device according to the sixth embodiment of the invention.
  • FIG. 22 is a schematic cross-sectional view illustrating the operation of the nonvolatile memory device according to the sixth embodiment of the invention.
  • the nonvolatile memory device 260 according to the present embodiment includes a flash memory type memory cell, and the memory cell includes a MIS (metal-insulator-semiconductor) transistor.
  • MIS metal-insulator-semiconductor
  • the diffusion layer 42 is formed in the surface region of the semiconductor substrate 41.
  • a gate insulating layer 43 is formed on the channel region between the diffusion layers 42.
  • the nonvolatile memory element 44 according to the embodiment of the present invention is formed.
  • a control gate electrode 45 is formed on the nonvolatile memory element 44.
  • any one of the nonvolatile memory elements according to the first to third embodiments can be used as the nonvolatile memory element 44. That is, although not shown in FIG. 21, the nonvolatile memory element 44 includes the recording layer 13 and the upper electrode 14 described in the nonvolatile memory elements according to the first to third embodiments. Furthermore, the nonvolatile memory element 44 can further include the lower electrode 12 described in the nonvolatile memory elements according to the first to third embodiments.
  • the nonvolatile memory device 260 applies a voltage to at least one of the nonvolatile memory elements described in the first to third embodiments and the recording layer 13 of the nonvolatile memory element, or A drive unit (not shown) that records information by energizing a current to cause the recording layer 13 to transition between the high resistance state and the low resistance state.
  • the driving unit is connected to the control gate electrode 45, and the driving unit is at least one of applying a voltage to the recording layer 13 and supplying a current to the recording layer 13 via the control gate electrode 45. Do something.
  • the nonvolatile memory device 260 further includes a MIS transistor having a gate electrode (control gate electrode 45) and a gate insulating film (gate insulating layer 43).
  • the nonvolatile memory element 44 is provided between the gate electrode of the MIS transistor and the gate insulating layer.
  • any one of the upper electrode 14 and the lower electrode 12 of the nonvolatile memory element 44 may be used as the control gate electrode 45, for example.
  • the semiconductor substrate 41 may be a well region, and the semiconductor substrate 41 and the diffusion layer 42 have opposite conductivity types.
  • the control gate electrode 45 becomes a word line and is made of, for example, conductive polysilicon.
  • the potential V1 is applied to the control gate electrode 45 and the potential V2 is applied to the semiconductor substrate 41.
  • the difference between the potential V1 and the potential V2 is large enough for the recording layer 13 of the nonvolatile memory element 44 to transition between the high resistance state and the low resistance state.
  • the polarity of the potential difference is not particularly limited. That is, either V1> V2 or V1 ⁇ V2 may be used.
  • the gate insulating layer 43 is substantially thickened, so the threshold value of the memory cell (MIS transistor) is , Get higher.
  • the threshold value of the memory cell is Lower.
  • the potential V2 may be transferred from the diffusion layer 42 to the channel region of the memory cell instead.
  • arrow Ae represents the movement of electrons
  • arrow Ai represents the movement of ions.
  • the potential V1 ′ is applied to the control gate electrode 45, the potential V3 is applied to one of the diffusion layers 42, and the potential V4 ( ⁇ V3) is applied to the other of the diffusion layers 42.
  • the potential V1 ′ is set to a value exceeding the threshold value of the memory cell in the set state.
  • the memory cell is turned on, electrons flow from one side of the diffusion layer 42 to the other side, and hot electrons are generated. Since the hot electrons are injected into the recording layer 13 through the gate insulating layer 43, the temperature of the recording layer 13 rises.
  • the gate insulating layer 43 is substantially thickened, and the threshold value of the memory cell (MIS transistor) is increased. .
  • the threshold value of the memory cell can be changed based on a principle similar to that of the flash memory, which can be used as a nonvolatile memory device.
  • the nonvolatile memory device 260 any one of the nonvolatile memory elements described in the first to third embodiments is used as the nonvolatile memory element 44, so that repeated stable operation is possible.
  • a non-volatile nonvolatile memory device can be provided.
  • FIG. 23 is a schematic view illustrating the configuration of the main part of another nonvolatile memory device according to the sixth embodiment of the invention.
  • FIG. 24 is a schematic cross-sectional view illustrating the main part of another nonvolatile memory device according to the sixth embodiment of the invention. That is, another nonvolatile memory device 261 according to the present embodiment is a NAND flash memory.
  • FIG. 23 illustrates the NAND cell unit 261c and the driving unit 600 connected thereto, and FIG. The structure of the cell unit 261c is illustrated.
  • an N-type well region 41b and a P-type well region 41c are formed in the P-type semiconductor substrate 41a.
  • a NAND cell unit 261c is formed in the P-type well region 41c.
  • the NAND cell unit 261c includes a NAND string composed of a plurality of memory cells MC connected in series, and a total of two select gate transistors ST connected to both ends of the NAND string unit 261c.
  • the memory cell MC and the select gate transistor ST have the same structure. Specifically, these include an N-type diffusion layer 42, a gate insulating layer 43 on a channel region between the N-type diffusion layers 42, a nonvolatile memory element 44 on the gate insulating layer 43, and a nonvolatile memory element 44 and a control gate electrode 45 (CG) on 44.
  • Each control gate electrode 45 is electrically connected to the drive unit 600.
  • the driving unit 600 may be provided on a substrate on which the NAND cell unit 261c is provided, or may be provided on a different substrate.
  • the nonvolatile memory element 44 is used for the nonvolatile memory element 44. That is, although not shown in these drawings, the nonvolatile memory element 44 is provided with the recording layer 13 described in the first to third embodiments and at least one of the upper electrode 14 and the lower electrode. ing.
  • the state (high resistance state phase HR and low resistance state phase LR) of the recording layer 13 of the nonvolatile memory element 44 that is the memory cell MC can be changed by the above-described basic operation.
  • the recording layer 13 of the select gate transistor ST is fixed to the set state, that is, the low resistance state phase LR.
  • One of the select gate transistors ST is connected to the source line SL, and the other one is connected to the bit line BL. It is assumed that all memory cells in the NAND cell unit 261c are in a reset state (resistance is large) before the set (write) operation SO.
  • the set (write) operation SO is sequentially performed one by one from the memory cell MC on the source line SL side toward the memory cell on the bit line BL side. Giving V1 (positive potential) to the selected word line (control gate electrode) WL as a write voltage, gives a V pass as a transfer potential to the unselected word lines WL (potential memory cell MC is turned on).
  • the select gate transistor ST on the source line SL side is turned off, the select gate transistor ST on the bit line BL side is turned on, and program data is transferred from the bit line BL to the channel region of the selected memory cell MC.
  • a write inhibit potential (for example, the same potential as V1) is transferred to the channel region of the selected memory cell MC, and the recording layer 13 of the selected memory cell MC is transferred.
  • the resistance value should not change from a high state to a low state.
  • V2 ( ⁇ V1) is transferred to the channel region of the selected memory cell MC, and the resistance value of the recording layer 13 of the selected memory cell MC is changed from a high state to a low state. To change.
  • V1 ' is applied to all the word lines (control gate electrodes) WL, and all the memory cells MC in the NAND cell unit 261c are turned on. Further, the two select gate transistors ST are turned on, V3 is applied to the bit line BL, and V4 ( ⁇ V3) is applied to the source line SL.
  • a read potential (positive potential) is applied to the selected word line (control gate electrode) WL, and the memory cell MC receives data “0”, “1” on the unselected word line (control gate electrode) WL.
  • a potential to be turned on without fail is given.
  • the two select gate transistors ST are turned on to supply a read current to the NAND string.
  • the read potential is applied, the selected memory cell MC is turned on or off according to the value of the data stored in the selected memory cell MC. For example, data can be read by detecting a change in the read current. it can.
  • FIG. 25 is a schematic cross-sectional view illustrating the main part of a nonvolatile memory device according to a modification according to the sixth embodiment of the invention. As shown in FIG. 25, in the nonvolatile memory device 262 of the modification according to this embodiment, the select gate transistor ST can be a normal MIS transistor without forming a recording layer.
  • FIG. 26 is a schematic cross-sectional view illustrating the main part of a nonvolatile memory device according to a modification according to the sixth embodiment of the invention. As shown in FIG. 26, in the nonvolatile memory device 263 of the modification example according to this embodiment, the gate insulating layers of the plurality of memory cells MC configuring the NAND string are replaced with the P-type semiconductor layer 47.
  • the P-type semiconductor layer 47 is filled with a depletion layer without applying a voltage.
  • a positive write potential for example, 3.5 V
  • Transfer potential for example, 1 V
  • the set operation can be performed by turning on the select gate transistor ST on the bit line BL side and transferring the program data “0” from the bit line BL to the channel region of the selected memory cell MC. it can.
  • a negative erase potential for example, ⁇ 3.5 V
  • the ground potential P-type well region 41c and P-type semiconductor layer 47 are grounded.
  • a positive read potential for example, 0.5 V
  • the memory cell MC receives the data “ A transfer potential (for example, 1 V) that always turns on regardless of 0 ”or“ 1 ”is applied.
  • the threshold voltage Vth “1” of the memory cell MC in the “1” state is in the range of 0V ⁇ Vth “1” ⁇ 0.5 V
  • the threshold voltage Vth of the memory cell MC in the “0” state “0” is assumed to be in the range of 0.5 V ⁇ Vth “0” ⁇ 1 V.
  • the two select gate transistors ST are turned on to supply a read current to the NAND string. In such a state, since the amount of current flowing through the NAND string changes according to the value of the data stored in the selected memory cell MC, data can be read by detecting this change.
  • the hole doping amount of the P-type semiconductor layer 47 is larger than that of the P-type well region 41c, and the Fermi level of the P-type semiconductor layer 47 is 0 than that of the P-type well region 41c. It is desirable that the depth is about 5V. This is because when a positive potential is applied to the control gate electrode 45, inversion from the P-type to N-type starts from the surface portion of the P-type well region 41c between the N-type diffusion layers 42, and a channel is formed. It is to make it.
  • the channel of the non-selected memory cell MC is formed only at the interface between the P-type well region 41c and the P-type semiconductor layer 47, and at the time of reading, a plurality of memories in the NAND string is formed.
  • the channel of the cell MC is formed only at the interface between the P-type well region 41 c and the P-type semiconductor layer 47. That is, even if the recording layer 13 of the nonvolatile memory element 44 used in the memory cell MC is in the low resistance state phase LR, the diffusion layer 42 and the control gate electrode 45 are not short-circuited.
  • FIG. 27 is a schematic view illustrating the configuration of the main part of another nonvolatile memory device according to the sixth embodiment of the invention.
  • FIG. 28 is a schematic cross-sectional view illustrating the main part of another nonvolatile memory device according to the sixth embodiment of the invention. That is, another nonvolatile memory device 264 according to the present embodiment is a NOR flash memory.
  • FIG. 27 illustrates the NOR cell unit 264c and the drive unit 600 connected to the NOR cell unit 264c, and FIG. The structure of the cell unit 264c is illustrated.
  • an N-type well region 41b and a P-type well region 41c are formed in the P-type semiconductor substrate 41a.
  • a NOR cell is formed in the P-type well region 41c.
  • the NOR cell is composed of one memory cell (MIS transistor) MC connected between the bit line BL and the source line SL.
  • the memory cell MC includes an N-type diffusion layer 42, a gate insulating layer 43 on a channel region between the N-type diffusion layers 42, a non-volatile storage element 44 on the gate insulating layer 43, and a non-volatile storage element 44. And the control gate electrode 45.
  • Each control gate electrode 45 is electrically connected to the drive unit 600.
  • the driving unit 600 may be provided on a substrate on which the NOR cell unit 264c is provided, or may be provided on a different substrate.
  • the state (high resistance state phase HR and low resistance state phase LR) of the recording layer 13 of the nonvolatile memory element 44 used in the memory cell MC can be changed by the above-described basic operation.
  • FIG. 29 is a schematic view illustrating the configuration of the main part of another nonvolatile memory device according to the sixth embodiment of the invention.
  • FIG. 30 is a schematic cross-sectional view illustrating the main part of another nonvolatile memory device according to the sixth embodiment of the invention. That is, another nonvolatile memory device 265 according to the present embodiment is a two-tra type flash memory.
  • FIG. 29 illustrates a two-tracell unit 265c and a driving unit 600 connected thereto, and FIG. The structure of the 2 tracell unit 265c is illustrated.
  • the 2-tracell unit 265c has a cell structure having both the characteristics of the NAND cell unit and the characteristics of the NOR cell.
  • an N-type well region 41b and a P-type well region 41c are formed in the P-type semiconductor substrate 41a.
  • a 2-tracell unit 265c is formed in the P-type semiconductor substrate 41a.
  • the 2-tra cell unit 265c includes one memory cell MC and one select gate transistor ST connected in series.
  • the memory cell MC and the select gate transistor ST have the same structure. Specifically, these include an N-type diffusion layer 42, a gate insulating layer 43 on a channel region between the N-type diffusion layers 42, a nonvolatile memory element 44 on the gate insulating layer 43, and a nonvolatile memory element And a control gate electrode 45 on the upper side 44.
  • Each control gate electrode 45 is electrically connected to the drive unit 600.
  • the drive part 600 may be provided in the board
  • the state (the high resistance state phase HR and the low resistance state phase LR) of the recording layer 13 of the nonvolatile memory element 44 used in the memory cell MC can be changed by the basic operation described above.
  • the recording layer 13 of the select gate transistor ST is fixed to the set state, that is, the low resistance state phase LR.
  • the select gate transistor ST is connected to the source line SL, and the memory cell MC is connected to the bit line BL.
  • the recording layer 13 state (high resistance state phase HR and low resistance state phase LR) of the nonvolatile memory element 44 used in the memory cell MC can be changed by the basic operation described above.
  • FIG. 31 is a schematic cross-sectional view illustrating the main part of a nonvolatile memory device according to a modification according to the sixth embodiment of the invention.
  • the select gate transistor ST can be a normal MIS transistor without forming the nonvolatile memory element 44. It is.
  • nonvolatile memory elements and nonvolatile memory devices that can be implemented by those skilled in the art based on the nonvolatile memory elements and nonvolatile memory devices described above as embodiments of the present invention are also included As long as the gist of the invention is included, it belongs to the scope of the present invention.
  • a nonvolatile memory element and a nonvolatile memory device having high repeated operation stability are provided.

Landscapes

  • Chemical & Material Sciences (AREA)
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Abstract

　典型元素と、遷移元素と、酸素と、を含み、高抵抗状態と低抵抗状態との間を可逆的に遷移することによって情報を記録することが可能な記録層と、前記記録層と隣接して設けられ、金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかからなり、前記記録層における前記典型元素の濃度よりも低い濃度で前記典型元素を含み、導電性を有する第１層と、を備えたことを特徴とする不揮発性記憶素子が提供される。

Description

不揮発性記憶素子及び不揮発性記憶装置
　本発明は、不揮発性記憶素子及び不揮発性記憶装置に関する。
　近年、小型携帯機器が世界的に普及し、同時に、高速情報伝送網の大幅な進展に伴い、小型大容量不揮発性メモリの需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ（hard disk drive）は、特に、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。
　このような状況の下、記録密度の限界を大幅に超えることを目指した新規メモリのアイデアがいくつか提案されている。
　その中で、低抵抗状態と高抵抗状態とを有する抵抗変化材料を用いたメモリが提案されている。このような、抵抗変化材料に低抵抗状態と高抵抗状態との遷移を繰り返させた際に、低抵抗状態と高抵抗状態の特性が変動することがある。このため、繰り返し動作安定性を向上させることが望まれている。
　なお、特許文献１には、下部金属電極と上部金属電極に可変抵抗膜が挟まれ、その可変抵抗膜には、下部金属電極と上部金属電極を構成する原子がドーピングされ、フォーミングと呼ばれる工程が単純化しようと試みる技術が開示されている。
　一方、特許文献２には、抵抗変化層がＦｅ２Ｏ３とＦｅ３Ｏ４とを含み、下部電極が抵抗変化層とは組成が異なり、かつ、Ｆｅ３Ｏ４を含む鉄酸化物からなる構成が開示されている。
特開２００７－２８８０１６号公報 米国特許出願公開第２００７／０２４０９９５Ａ１号明細書
　本発明は、繰り返し動作安定性の高い不揮発性記憶素子及び不揮発性記憶装置を提供する。
　本発明の一態様によれば、典型元素と、遷移元素と、酸素と、を含み、高抵抗状態と低抵抗状態との間を可逆的に遷移することによって情報を記録することが可能な記録層と、前記記録層と隣接して設けられ、金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかからなり、前記記録層における前記典型元素の濃度よりも低い濃度で前記典型元素を含み、導電性を有する第１層と、を備えたことを特徴とする不揮発性記憶素子が提供される。
　本発明の別の一態様によれば、上記の不揮発性記憶素子と、前記不揮発性記憶素子の前記記録層への電圧の印加、及び、前記記録層への電流の通電、の少なくともいずれかによって、前記記録層に前記高抵抗状態と前記低抵抗状態との間を遷移させて情報を記録する駆動部と、を備えたことを特徴とする不揮発性記憶装置が提供される。
本発明の第１の実施形態に係る不揮発性記憶素子の構成を例示する模式図である。 本発明の第１の実施形態に係る不揮発性記憶素子が応用される不揮発性記憶装置の要部の構成を例示する模式図である。 第１の比較例の不揮発性記憶素子の構成を例示する模式図である。 第２の比較例の不揮発性記憶素子の構成を例示する模式図である。 本発明の第１の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。 本発明の第１の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。 本発明の第１の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。 本発明の第１の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。 本発明の第２の実施形態に係る不揮発性記憶素子の構成を例示する模式図である。 本発明の第２の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。 本発明の第２の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。 本発明の第２の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。 本発明の第２の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。 本発明の第３の実施形態に係る不揮発性記憶素子の構成を例示する模式図である。 本発明の第４の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。 本発明の第４の実施形態に係る不揮発性記憶装置の構成を例示する模式的回路図である。 本発明の第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。 本発明の第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。 本発明の第５の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。 本発明の第５の実施形態に係る不揮発性記憶装置の構成を例示する模式的平面図である。 本発明の第６の実施形態に係る不揮発性記憶装置の要部の構成を例示する模式的断面図である。 本発明の第６の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。 本発明の第６の実施形態に係る別の不揮発性記憶装置の要部の構成を例示する模式図である。 本発明の第６の実施形態に係る別の不揮発性記憶装置の要部を例示する模式的断面図である。 本発明の第６の実施形態に係る変形例の不揮発性記憶装置の要部を例示する模式的断面図である。 本発明の第６の実施形態に係る変形例の不揮発性記憶装置の要部を例示する模式的断面図である。 本発明の第６の実施形態に係る別の不揮発性記憶装置の要部の構成を例示する模式図である。 本発明の第６の実施形態に係る別の不揮発性記憶装置の要部を例示する模式的断面図である。 本発明の第６の実施形態に係る別の不揮発性記憶装置の要部の構成を例示する模式図である。 本発明の第６の実施形態に係る別の不揮発性記憶装置の要部を例示する模式的断面図である。 本発明の第６の実施形態に係る変形例の不揮発性記憶装置の要部を例示する模式的断面図である。
符号の説明
　１２　下部電極（第２層）
　１２ａ　第２界面
　１２ｂ　近傍領域
　１２ｃ　中間領域
　１２ｄ　遠隔領域
　１３　記録層
　１４　上部電極（第１層）
　１４ａ　第１界面
　１４ｂ　近傍領域
　１４ｃ　中間領域
　１４ｄ　遠隔領域
　２２　記録部
　３０　基板
　３１　ワード線ドライバ
　３２　ビット線ドライバ
　３３　メモリセル
　３３Ｂ　保護層
　３４　整流素子
　３５　ヒータ層
　４１　半導体基板
　４１ａ　Ｐ型半導体基板
　４１ｂ　Ｎ型ウェル領域
　４１ｃ　Ｐ型ウェル領域
　４２　Ｎ型拡散層（拡散層）
　４３　ゲート絶縁層
　４４　不揮発性記憶素子
　４５　コントロールゲート電極
　４７　Ｐ型半導体層
　２１０、２１１、２１２、２５０、２６０、２６１～２６６　不揮発性記憶装置
　２６１ｃ　ＮＡＮＤセルユニット
　２６４ｃ　ＮＯＲセルユニット
　２６５ｃ　２トラセルユニット
　３１０～３１４、３２０～３２４、３３０、３９０、３９１　不揮発性記憶素子
　５１５　ドライバ
　５１６　ＸＹスキャナ
　５２０　基板
　５２１　電極
　５２３　基板
　５２４　プローブ
　５２５、５２６　マルチプレクスドライバ
　５３１　データエリア
　５３２　サーボエリア
　６００　駆動部
　以下、本発明の実施の形態について図面を参照して詳細に説明する。　
　なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
　なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
　（第１の実施の形態）
　図１は、本発明の第１の実施形態に係る不揮発性記憶素子の構成を例示する模式図である。　
　すなわち、同図（ａ）は本実施形態に係る不揮発性記憶素子の構成を例示する模式的断面図である。同図（ｂ）は本実施形態に係る不揮発性記憶素子の記録層１３及び上部電極１４における典型元素Ａの濃度の変化を例示するグラフ図であり、垂直方向の軸は記録層１３及び上部電極１４中における膜厚方向の位置ｘを表し、水平方向の軸は、典型元素Ａの濃度ＣＡを表している。
　図１に表したように、本発明の第１の実施形態に係る不揮発性記憶素子３１０においては、記録層１３と上部電極１４（第１層）とを有する。
　記録層１３は、記録層１３に印加された電圧、または、記録層１３を流れる電流によって、高抵抗状態の相と、低抵抗状態の相と、の相変化を呈する。すなわち、例えば、上部電極１４を介して記録層１３に印加された電位差、または、上部電極１４を介して記録層１３に通電された電流によって、記録層１３は、抵抗率の異なる複数の状態の相を呈する。
　本実施形態に係る不揮発性記憶素子３１０は、例えば、クロスポイント型、プローブメモリ型、及び、各種のフラッシュメモリ型などの不揮発性記憶になどに応用することができる。一例として、不揮発性記憶素子３１０をクロスポイント型の不揮発性記憶装置に用いた場合の不揮発性記憶素子３１０の構成について説明する。
　図２は、本発明の第１の実施形態に係る不揮発性記憶素子が応用される不揮発性記憶装置の要部の構成を例示する模式図である。　
　すなわち、同図（ａ）は模式的斜視図であり、同図（ｂ）は模式的断面図である。　
　図２（ａ）、（ｂ）に表したように、クロスポイント型の不揮発性記憶装置２１０においては、例えば、ワード線ＷＬｉとビット線ＢＬｊとの間に、メモリセル３３及び整流素子３４が設けられる。なお、ワード線ＷＬｉとビット線ＢＬｊとの上下の配置の関係は任意である。そして、ワード線ＷＬｉとビット線ＢＬｊとの間における、メモリセル３３と整流素子３４との配置の関係も任意である。すなわち、図２に例示した具体例では、メモリセル３３は整流素子３４よりもビット線ＢＬｊの側に配置されているが、メモリセル３３は整流素子３４よりもワード線ＷＬｉの側に配置されても良い。
　そして、図２に表したように、メモリセル３３は、記録部２２を有する。記録部２２は、下部電極１２と、上部電極１４と、下部電極１２と上部電極１４との間に設けられた記録層１３を有する。このように、メモリセル３３の記録部２２は、不揮発性記憶素子３１０を含む。ここで、上部電極１４と下部電極１２とは、便宜的な名称であり、互いに入れ替えが可能である。
　また、メモリセル３３は、記録部２２の他に、保護層３３Ｂと、記録部２２と保護層３３Ｂとの間に設けられたヒータ層３５を有することができる。なお、本具体例では、保護層３３Ｂは、記録部２２のビット線ＢＬｊの側に設けられているが、保護層３３Ｂは、記録部２２のワード線ＷＬｉの側に設けても良く、整流素子３４とワード線ＷＬｉとの間に設けても良い。さらに、これらヒータ層３５と保護層３３Ｂは必要に応じて設けられ、省略可能である。
　これらワード線ＷＬｉ、整流素子３４、メモリセル３３及びビット線ＢＬｊは、それぞれ複数設けられ、それらの間には、絶縁層が設けられ、互いに絶縁される。
　なお、記録部２２の下部電極１２及び上部電極１４の少なくともいずれかは、記録部２２に隣接する例えば、ワード線ＷＬｉ、整流素子３４、ヒータ層３５、保護層３３Ｂ、ビット線ＢＬｊの少なくともいずれかと兼用されても良い。この場合は、下部電極１２及び上部電極１４の少なくともいずれかかと兼用された層が、下部電極１２及び上部電極１４の少なくともいずれか、と見なされる。
　ここで、図１に戻り、本実施形態に係る不揮発性記憶素子３１０の記録部２２においては、記録層１３と上部電極１４とが設けられる。　
　ここで、上記のように、下部電極１２を設けることもできるが、以下では、まず、説明を簡単にするために、不揮発性記憶素子３１０が、記録層１３と上部電極１４とを備える場合として説明する。そして、上部電極１４は、下部電極１２と読み替えることができる。
　本実施形態に係る不揮発性記憶素子３１０においては、記録層１３は、典型元素Ａ、遷移元素Ｂと、酸素Ｏと、を含む。すなわち、記録層１３は、ＡｘＢｙＯｚ（ここで、ｘは典型元素のモル比、ｙは遷移元素のモル比、ｚは酸素Ｏのモル比である。）で表される。
　そして、記録層１３は、高抵抗状態と低抵抗状態との間を可逆的に遷移することによって情報を記録することが可能である。
　一方、第１層（上部電極１４）が記録層１３と隣接して設けられる。上部電極１４は、金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかからなり、導電性を有する。
　そして、図１（ｂ）に表したように、上部電極１４は、記録層１３に含まれる典型元素Ａを含む。そして、上部電極１４における典型元素Ａの濃度ＣＡは、記録層１３における典型元素Ａの濃度ＣＡよりも低い。
　本実施形態に係る不揮発性記憶素子３１０においては、記録層１３が、ＡｘＢｙＯｚからなる酸化物で構成されており、記録層１３における高抵抗状態と低抵抗状態との間の遷移が、例えば、以下のように行われる。
　例えば、記録層１３に電圧が印加された場合した時、記録層１３に含まれる典型元素Ａの一部が、例えば、上部電極１４に向けて移動する。
　上部電極１４の側に移動した典型元素Ａのイオンは、上部電極１４から電子を受け取り、金属として析出して金属層を形成する。従って、上部電極１４に近い領域では、典型元素が還元されて金属的に振舞い、電気抵抗が減少する。
　一方、記録層１３の内部においては、典型元素Ａの一部が上部電極１４の側に移動したため、記録層１３の内部の陽イオンの数が、酸素イオンに対して相対的に減少する。　この時、記録層１３の内部では、結果的に、記録層１３の内部に残された遷移金属Ｂのイオンの価数を上昇させる。この時、その価数が上昇した時に電気抵抗が減少するように遷移金属Ｂを選択すると、金属層、及び、記録層１３の内部、ともに電気抵抗が減少する。このようにして、記録層１３に与えられた電界によって、抵抗値が低下し、低抵抗状態相ＬＲが得られる。この動作をセット動作ＳＯと呼ぶ。
　そして、記録した情報の再生に関しては、例えば電圧パルスを記録層１３に印加し、記録層１３の抵抗値を検出することにより行う。この時、電圧パルスの大きさは、Ａイオンの移動が生じない程度の微小な値とされる。
　一方、例えば、記録層１３に大電流パルスを印加し、それによるジュール熱によって記録層１３を加熱して、記録層１３の酸化還元反応を促進させると、典型元素Ａは熱的により安定な記録層１３の内部へと戻り、初期の高抵抗状態相ＨＲが現れる。また、セット動作ＳＯとは逆極性の電圧パルスを印加し、上部電極１４近傍の典型元素Ａは上部電極１４に電子を与え、イオンとなった後、記録層１３内の電位勾配により記録層１３の内部に戻すことによって、価数が上昇していた一部の遷移元素Ｂのイオンは、その価数が初期と同じ値に減少するため、初期の高抵抗状態相ＨＲへと変化する。
　このようにして、本実施形態に係る不揮発性記憶装置２１０は記録動作、すなわち、セット動作ＳＯ及びリセット動作ＲＯを行う。
　そして、既に説明したように、上部電極１４は、記録層１３に含まれる典型元素Ａを含む。そして、上部電極１４における典型元素Ａの濃度ＣＡは、記録層１３における典型元素Ａの濃度ＣＡよりも低い。　
　これにより、上記のセット動作ＳＯにおける典型元素Ａが記録層１３から上部電極１４の側に移動することを容易にすることができる。
　すなわち、セット動作ＳＯにおいて、典型元素Ａが記録層１３から上部電極１４の方向に移動する際に、上部電極１４には移動する元素と同じ種類の元素である典型元素Ａが含まれている。そして、典型元素Ａの濃度ＣＡは、記録層１３よりも上部電極１４の方が低い。これにより、セット動作ＳＯの際の典型元素Ａの記録層１３から上部電極１４への方向の移動を容易にさせる。
　（第１の比較例）
　図３は、第１の比較例の不揮発性記憶素子の構成を例示する模式図である。　
　すなわち、同図（ａ）は第１の比較例の不揮発性記憶素子３９０の構成を例示する模式的断面図である。同図（ｂ）は第１の比較例の不揮発性記憶素子３９０の記録層１３及び上部電極１４における典型元素Ａの濃度の変化を例示するグラフ図であり、垂直方向の軸は記録層１３及び上部電極１４中における膜厚方向の位置ｘを表し、水平方向の軸は、典型元素Ａの濃度ＣＡを表している。
　図３に表したように、第１の比較例の不揮発性記憶素子３９０においては、上部電極１４に典型元素Ａが含まれているが、その濃度ＣＡは、記録層１３よりも上部電極１４の方が高い。
　この場合、セット動作ＳＯにおいて、典型元素Ａが記録層１３から上部電極１４の方向に移動する際に、上部電極１４には移動する元素と同じ種類の元素である典型元素Ａが、記録層１３よりも高濃度で含まれているので、移動し難い。すなわち、移動すべき典型元素Ａが記録層１３に存在する方が、濃度の観点で安定となる。すなわち、典型元素Ａの濃度の観点と、電界に誘起された移動方向とは相反する方向となる。従って、比較例の不揮発性記憶素子３９０においては、セット動作ＳＯの際の典型元素Ａの記録層１３から上部電極１４への方向の移動が困難となり、動作が不安定である。動作を繰り返した場合に動作の不安定性の程度が拡大する。すなわち、低抵抗状態相ＬＲと高抵抗状態相ＨＲの少なくともいずれかの状態が変動してしまう。
　これに対して、既に説明したように、本実施形態に係る不揮発性記憶素子３９０においては、典型元素Ａの濃度ＣＡは、記録層１３よりも上部電極１４の方が低いので、セット動作ＳＯの際の典型元素Ａの記録層１３から上部電極１４への方向の移動が容易であり、この動作を繰り返しても安定である。
　このように、本実施形態に係る不揮発性記憶素子３１０によれば、繰り返し動作安定性の高い不揮発性記憶素子が提供できる。
　（第２の比較例）
　図４は、第２の比較例の不揮発性記憶素子の構成を例示する模式図である。　
　すなわち、同図（ａ）は第２の比較例の不揮発性記憶素子３９１の構成を例示する模式的断面図である。同図（ｂ）は第２の比較例の不揮発性記憶素子３９１の記録層１３及び上部電極１４における典型元素Ａの濃度の変化を例示するグラフ図であり、垂直方向の軸は記録層１３及び上部電極１４中における膜厚方向の位置ｘを表し、水平方向の軸は、典型元素Ａの濃度ＣＡを表している。
　図４に表したように、第２の比較例の不揮発性記憶素子３９１においては、記録層１３に含まれる典型元素Ａが上部電極１４に含まれていない。
　このような構成の不揮発性記憶素子３９１において、セット動作ＳＯにおいて、典型元素Ａが記録層１３から上部電極１４の方向に移動する際に、上部電極１４には典型元素Ａが含まれていないので、上部電極１４を移動する際に典型元素Ａの移動における抵抗が大きい。すなわち、上部電極１４中に典型元素Ａが存在することのエネルギーが高く、その結果、上部電極１４中を典型元素Ａが移動することを困難にする。
　これに対し、既に説明したように、本実施形態に係る不揮発性記憶素子３９０においては、上部電極１４は典型元素Ａを、記録層１３の濃度よりも低い濃度で含有する。すなわち、上部電極１４には予め典型元素Ａが、低濃度で含まれている。このため、上部電極１４において典型元素Ａが存在することのエネルギーが低く、上部電極１４を典型元素Ａは容易に移動できる。従って、本実施形態に係る不揮発性記憶素子３１０によれば、繰り返し動作安定性の高い不揮発性記憶素子が提供できる。
　なお、特許文献１に開示されている技術においては、下部金属電極と上部金属電極に可変抵抗膜が挟まれ、その可変抵抗膜には、下部金属電極と上部金属電極を構成する原子がドーピングされているので、本実施形態に係る不揮発性記憶素子３１０のように、記録層１３に含まれる典型元素Ａが上部電極１４に低濃度で含まれているのではなく、金属電極に含まれる原子が記録層１３に含まれる構成である。すなわち、金属電極に含まれるその原子の濃度は、金属電極の方が、可変抵抗膜よりも高い構成である。
　また、特許文献２に開示されている技術においては、抵抗変化層がＦｅ２Ｏ３とＦｅ３Ｏ４とを含み、下部電極が抵抗変化層とは組成が異なり、かつ、Ｆｅ３Ｏ４を含む鉄酸化物からなる構成であるので、抵抗変化層が、典型元素と遷移元素と酸素とからなる構成ではない。さらに、もし、この構成において、Ｆｅを本実施形態における典型元素Ａと見なした場合においても、抵抗変化層におけるＦｅ濃度よりも下部電極におけるＦｅ濃度の方が高くなる。
　このように、特許文献１及び特許文献２で開示された構成は、第１の比較例で説明したように、記録層１３に含まれる典型元素Ａの移動を容易化しない。
　図５は、本発明の第１の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。　
　すなわち、同図（ａ）は本実施形態に係る別の不揮発性記憶素子３１１の構成を例示する模式的断面図である。同図（ｂ）は本実施形態に係る別の不揮発性記憶素子３１１の記録層１３及び上部電極１４における典型元素Ａの濃度の変化を例示するグラフ図であり、垂直方向の軸は記録層１３及び上部電極１４中における膜厚方向の位置ｘを表し、水平方向の軸は、典型元素Ａの濃度ＣＡを表している。
　図５に表したように、本発明の第１の実施形態に係る別の不揮発性記憶素子３１１においては、上部電極１４における典型元素の濃度ＣＡが、徐々に変化している。これ以外は、不揮発性記憶素子３１０と同様とすることができるので説明を省略する。
　本実施形態に係る別の不揮発性記憶素子３１１においては、上部電極１４における典型元素Ａの濃度ＣＡは、記録層１３と上部電極１４との間の第１界面１４ａに近い領域の方が、第１界面１４ａから遠い領域よりも高い。例えば、第１界面１４ａから上部電極１４の中を第１界面１４ａから離れるように進むに従って、典型元素Ａの濃度ＣＡは連続的に変化している。すなわち、濃度ＣＡが徐々に低下している。
　このように、本実施形態に係る別の不揮発性記憶素子３１１においては、上部電極１４において、典型元素Ａの濃度ＣＡが濃度勾配を有しているので、典型元素Ａが記録層１３から上部電極１４に向かって、そして、第１界面１４ａから上部電極１４の中への方向に移動し易い。
　これにより、本実施形態に係る不揮発性記憶素子３１１によれば、繰り返し動作安定性のより高い不揮発性記憶素子が提供できる。
　図６は、本発明の第１の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。　
　すなわち、同図（ａ）は本実施形態に係る別の不揮発性記憶素子３１２の構成を例示する模式的断面図である。同図（ｂ）は本実施形態に係る別の不揮発性記憶素子３１２の記録層１３及び上部電極１４における典型元素Ａの濃度の変化を例示するグラフ図であり、垂直方向の軸は記録層１３及び上部電極１４中における膜厚方向の位置ｘを表し、水平方向の軸は、典型元素Ａの濃度ＣＡを表している。
　図６に表したように、本発明の第１の実施形態に係る別の不揮発性記憶素子３１２においては、記録層１３における典型元素の濃度ＣＡが、徐々に変化している。これ以外は、不揮発性記憶素子３１１と同様とすることができるので説明を省略する。
　すなわち、本実施形態に係る別の不揮発性記憶素子３１２においては、上部電極１４における典型元素Ａの濃度ＣＡが濃度勾配を有している他に、記録層１３における典型元素Ａの濃度ＣＡが濃度勾配を有している。
　すなわち、記録層１３においては、記録層１３と上部電極１４との間の第１界面１４ａに近い領域の方が、第１界面１４ａから遠い領域よりも低い。すなわち、典型元素Ａの濃度は、記録層１３の第１界面１４ａから離れた部分が一番高く、そこから、記録層１３の第１界面１４ａに近い部分で低くなる。　
　さらに、上部電極１４の第１界面１４ａに近い部分で低く、そして、上部電極１４において第１界面１４ａから離れた部分において一番低くなっている。　
　そして、濃度ＣＡは、上記の各部分において連続的に変化している。
　このように、本実施形態に係る別の不揮発性記憶素子３１２においては、記録層１３及び上部電極１４において、記録層１３から上部電極１４の方向に進むに従って、典型元素Ａの濃度ＣＡが濃度勾配を有しているので、典型元素Ａが記録層１３から上部電極１４に向かって、そして、第１界面１４ａから上部電極１４の中への方向に移動し易い。
　これにより、本実施形態に係る不揮発性記憶素子３１２によれば、繰り返し動作安定性のより高い不揮発性記憶素子が提供できる。
　図７は、本発明の第１の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。　
　すなわち、同図（ａ）は本実施形態に係る別の不揮発性記憶素子３１３の構成を例示する模式的断面図である。同図（ｂ）は本実施形態に係る別の不揮発性記憶素子３１３の記録層１３及び上部電極１４における典型元素Ａの濃度の変化を例示するグラフ図であり、垂直方向の軸は記録層１３及び上部電極１４中における膜厚方向の位置ｘを表し、水平方向の軸は、典型元素Ａの濃度ＣＡを表している。
　図７に表したように、本発明の第１の実施形態に係る別の不揮発性記憶素子３１３においては、上部電極１４における典型元素の濃度ＣＡが、第１界面１４ａから上部電極１４の方向に進むに従って一旦低下し、その後増大している。これ以外は、不揮発性記憶素子３１１と同様とすることができるので説明を省略する。
　本実施形態に係る別の不揮発性記憶素子３１３においては、上部電極１４における典型元素Ａの濃度ＣＡは、記録層１３と上部電極１４との間の第１界面１４ａに近い近傍領域１４ｂの方が、第１界面１４ａから遠い中間領域１４ｃよりも高く、第１界面１４ａから中間領域１４ｃよりもさらに遠い遠隔領域１４ｄでは、中間領域１４ｃよりも高い。
　本実施形態においては、記録層１３から上部電極１４に向かって典型元素Ａが移動し、その際の移動を容易化することによって、繰り返し動作安定性を向上させる効果を発揮する。このため、本実施形態に係る不揮発性記憶素子３１３のように、上部電極１４における典型元素Ａの濃度ＣＡは、記録層１３と上部電極１４との間の第１界面１４ａに近い近傍領域１４ｂにおいて、第１界面１４ａから遠い領域、すなわち、ここでは中間領域１４ｃ、よりも高い部分があれば良く、中間領域１４ｃを過ぎた遠隔領域１４ｄにおいて、濃度ＣＡが再び高くなっても良い。
　本実施形態に係る不揮発性記憶素子３１３によっても、繰り返し動作安定性のより高い不揮発性記憶素子が提供できる。
　図８は、本発明の第１の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。　
　すなわち、同図（ａ）は本実施形態に係る別の不揮発性記憶素子３１４の構成を例示する模式的断面図である。同図（ｂ）は本実施形態に係る別の不揮発性記憶素子３１４の記録層１３及び上部電極１４における典型元素Ａの濃度の変化を例示するグラフ図であり、垂直方向の軸は記録層１３及び上部電極１４中における膜厚方向の位置ｘを表し、水平方向の軸は、典型元素Ａの濃度ＣＡを表している。
　図８に表したように、本発明の第１の実施形態に係る別の不揮発性記憶素子３１４においては、記録層１３における典型元素の濃度ＣＡが、徐々に変化している。これ以外は、不揮発性記憶素子３１３と同様とすることができるので説明を省略する。
　すなわち、本実施形態に係る別の不揮発性記憶素子３１４においては、記録層１３における典型元素Ａの濃度ＣＡが濃度勾配を有している。そして、上部電極１４における典型元素Ａの濃度ＣＡは、記録層１３と上部電極１４との間の第１界面１４ａに近い近傍領域１４ｂの方が、第１界面１４ａから遠い中間領域１４ｃよりも高く、第１界面１４ａから中間領域１４ｃよりもさらに遠い遠隔領域１４ｄでは、中間領域１４ｃよりも高い。
　すなわち、記録層１３においては、記録層１３と上部電極１４との間の第１界面１４ａに近い領域の方が、第１界面１４ａから遠い領域よりも低い。すなわち、典型元素Ａの濃度は、記録層１３の第１界面１４ａから離れた部分が一番高く、そこから、記録層１３の第１界面１４ａに近い部分で低くなる。　
　さらに、上部電極１４における典型元素の濃度ＣＡは、第１界面１４ａから上部電極１４の方向に進むに従って一旦低下し、その後増大している。　
　そして、濃度ＣＡは、上記の各部分において連続的に変化している。
　このように、本実施形態に係る別の不揮発性記憶素子３１４においては、記録層１３及び上部電極１４において、記録層１３から上部電極１４の方向に進むに従って、典型元素Ａの濃度ＣＡが濃度勾配を有しているので、典型元素Ａが記録層１３から上部電極１４に向かって、そして、第１界面１４ａから上部電極１４の中への方向に移動し易い。
　そして、本実施形態に係る不揮発性記憶素子３１４のように、上部電極１４における典型元素Ａの濃度ＣＡが、記録層１３と上部電極１４との間の第１界面１４ａに近い近傍領域１４ｂにおいて、第１界面１４ａから遠い領域、すなわち、ここでは中間領域１４ｃ、よりも高い部分があれば良く、中間領域１４ｃを過ぎた遠隔領域１４ｄにおいて、濃度ＣＡが再び高くなっても良い。
　これにより、本実施形態に係る不揮発性記憶素子３１４によっても、繰り返し動作安定性のより高い不揮発性記憶素子が提供できる。
　本実施形態に係る不揮発性記憶素子３１０～３１４において、記録層１３に含まれる典型元素Ａを、記録層１３における濃度よりも低い濃度で、上部電極１４に含有させる方法は任意である。
　例えば、記録層１３となる膜を成膜した後に、上部電極１４となる金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかを含むターゲットであって、記録層１３に含まれる典型元素Ａをも含むターゲットを用いて、上部電極１４となる膜を成膜する方法を採用することができる。例えば、不揮発性記憶素子３１０はこの方法によって作製することができる。
　また、記録層１３を成膜した後に、上部電極１４となる金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかを含むターゲットを用いて、上部電極１３となる膜を成膜し、その後、記録層１３となる膜と上部電極１４となる膜を加熱することにより、記録層１３となる膜に含有される典型元素を、記録層１３となる膜から上部電極１４となる膜に拡散させる方法を採用することができる。
　なお、上記において、記録層１３となる膜の成膜と、上部電極１４となる膜の成膜と、の順序は任意である。
　また、記録層１３となる膜及び上部電極１４となる膜の上に（上部電極１４の記録層１３とは反対側の面に）、例えば、既に説明した、ワード線ＷＬｉ、整流素子３４、ヒータ層３５、保護層３３Ｂ、ビット線ＢＬｊの少なくともいずれかとなる膜が成膜され、その膜が、記録層１３含まれる典型元素Ａを含有する場合には、不揮発性記憶素子３１３、３１４のように、上部電極１４において、典型元素Ａの濃度ＣＡが、第１界面１４ａから離れるに従って、一旦減少し、その後上昇する特性が得られる。
　（第２の実施の形態）
　図９は、本発明の第２の実施形態に係る不揮発性記憶素子の構成を例示する模式図である。　
　すなわち、同図（ａ）は本実施形態に係る不揮発性記憶素子３２０の構成を例示する模式的断面図である。同図（ｂ）は本実施形態に係る不揮発性記憶素子３２０の下部電極１２、記録層１３及び上部電極１４における典型元素Ａの濃度の変化を例示するグラフ図であり、垂直方向の軸は下部電極１２、記録層１３及び上部電極１４中における膜厚方向の位置ｘを表し、水平方向の軸は、典型元素Ａの濃度ＣＡを表している。
　図９に表したように、本発明の第２の実施形態に係る不揮発性記憶素子３２０においては、記録層１３と上部電極１４（第１層）と下部電極１２（第２層）を有する。
　そして、上部電極１４は、記録層１３に含まれる典型元素Ａを含む。そして、上部電極１４における典型元素Ａの濃度ＣＡは、記録層１３における典型元素Ａの濃度ＣＡよりも低い。
　さらに、下部電極１２は、金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかからなり、記録層１３に含まれる典型元素Ａを含む。そして、下部電極１２における典型元素Ａの濃度ＣＡは、記録層１３における典型元素Ａの濃度ＣＡよりも低い。
　すなわち、不揮発性記憶素子３２０は、既に説明した不揮発性記憶素子３１０において、記録層１３の上部電極１４とは反対の側に隣接して設けられ、金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかからなり、記録層１３における典型元素Ａの濃度よりも低い濃度で典型元素Ａを含む下部電極１２をさらに備えている。
　これにより、第１の実施形態で説明したのと同様の効果により、上部電極１４及び下部電極１２に印加される電圧の極性を反転させた場合、または、上部電極１４及び下部電極１２の間に通電される電流の向きを反転させた場合に、生じる記録層１３から、上部電極１４または下部電極１２に向かって移動する典型元素Ａの移動を容易にさせる。
　すなわち、記録層１３に異なる極性の電圧を印加し、または、異なる方向の電流を通電した時において、典型元素Ａの移動を容易にすることで、両方の極性の動作において、動作を安定化させることができる。
　本実施形態に係る不揮発性記憶素子３２０においても、第１の実施形態に係る不揮発性記憶素子３１０と同様に各種の変形が可能である。
　図１０～図１３は、本発明の第２の実施形態に係る別の不揮発性記憶素子の構成を例示する模式図である。　
　すなわち、図１０（ａ）～図１３（ａ）は、それぞれ、本実施形態に係る別の不揮発性記憶素子３２１～３２４の構成を例示する模式的断面図である。図１０（ｂ）～図１３（ｂ）は、それぞれ、本実施形態に係る別の不揮発性記憶素子３２１～３２４の下部電極１２、記録層１３及び上部電極１４における典型元素Ａの濃度の変化を例示するグラフ図であり、垂直方向の軸は下部電極１２、記録層１３及び上部電極１４中における膜厚方向の位置ｘを表し、水平方向の軸は、典型元素Ａの濃度ＣＡを表している。　
　なお、図１０～図１３において、上部電極１４及び記録層１３の特性については、第１の実施形態において既に説明したので、適宜省略する。
　図１０に表したように、本発明の第２の実施形態に係る別の不揮発性記憶素子３２１においては、上部電極１４及び下部電極１２における典型元素の濃度ＣＡが、徐々に変化している。これ以外は、不揮発性記憶素子３２０と同様とすることができるので説明を省略する。
　本実施形態に係る別の不揮発性記憶素子３２１においては、上部電極１４における典型元素Ａの濃度ＣＡは、記録層１３と上部電極１４との間の第１界面１４ａに近い領域の方が、第１界面１４ａから遠い領域よりも高く、さらに、下部電極１２における典型元素Ａの濃度ＣＡは、記録層１３と上部電極１４との間の第２界面１２ａに近い領域の方が、第２界面１２ａから遠い領域よりも高い。
　このように、本実施形態に係る別の不揮発性記憶素子３２１においては、上部電極１４及び下部電極１２において、典型元素Ａの濃度ＣＡが濃度勾配を有しているので、典型元素Ａが、記録層１３から上部電極１４に向かって、そして、第１界面１４ａから上部電極１４の中への方向に移動し易く、また、記録層１３から下部電極１２に向かって、第２界面１２ａから下部電極１２の中への方向に移動し易い。
　これにより、本実施形態に係る不揮発性記憶素子３２１によれば、繰り返し動作安定性のより高い不揮発性記憶素子が提供できる。
　図１１に表したように、本実施形態に係る別の不揮発性記憶素子３２２においては、記録層１３における典型元素の濃度ＣＡが、第１界面１４ａ及び第２界面１２ａの近傍において、徐々に変化している。
　すなわち、記録層１３においては、記録層１３と上部電極１４との間の第１界面１４ａに近い領域の方が、第１界面１４ａから遠い領域よりも低く、さらに、記録層１３と下部電極１２との間の第２界面１２ａに近い領域の方が、第２界面１２ａから遠い領域よりも低い。　
　そして、さらに、濃度ＣＡは、上部電極１４においては、上部電極１４の第１界面１４ａに近い部分で低く、そして、上部電極１４において第１界面１４ａから離れた部分において一番低く、下部電極１２においては、記録層１３と下部電極１２との間の第２界面１２ａに近い領域の方が、第２界面１２ａから遠い領域よりも低く、なっている。　
　そして、濃度ＣＡは、上記の各部分において連続的に変化している。
　このように、本実施形態に係る別の不揮発性記憶素子３２２においては、下部電極１２、記録層１３及び上部電極１４において、記録層１３から上部電極１４の方向に進むに従って、典型元素Ａの濃度ＣＡが濃度勾配を有し、記録層１３から下部電極１２の方向に進むに従って、典型元素Ａの濃度ＣＡが濃度勾配を有しているので、典型元素Ａは、記録層１３から上部電極１４に向かって、そして、第１界面１４ａから上部電極１４の中への方向に、または、典型元素Ａが記録層１３から下部電極１２に向かって、そして、第２界面１２ａから下部電極１２の中への方向に、移動し易い。
　これにより、本実施形態に係る不揮発性記憶素子３２２によれば、繰り返し動作安定性のより高い不揮発性記憶素子が提供できる。
　図１２に表したように、本実施形態に係る別の不揮発性記憶素子３２３においては、上部電極１４における典型元素の濃度ＣＡが、第１界面１４ａから上部電極１４の方向に進むに従って一旦低下し、その後増大し、さらに、下部電極１２における典型元素の濃度ＣＡが、第２界面１２ａから下部電極１２の方向に進むに従って一旦低下し、その後増大している。
　このように、上部電極１４における典型元素Ａの濃度ＣＡは、記録層１３と上部電極１４との間の第１界面１４ａに近い近傍領域１４ｂにおいて、第１界面１４ａから遠い領域、すなわち、ここでは中間領域１４ｃ、よりも高い部分があれば良く、中間領域１４ｃを過ぎた遠隔領域１４ｄにおいて、濃度ＣＡが再び高くなっても良い。そして、下部電極１２における典型元素Ａの濃度ＣＡは、記録層１３と下部電極１２との間の第２界面１２ａに近い近傍領域１２ｂにおいて、第２界面１２ａから遠い領域、すなわち、ここでは中間領域１２ｃ、よりも高い部分があれば良く、中間領域１２ｃを過ぎた遠隔領域１２ｄにおいて、濃度ＣＡが再び高くなっても良い。
　本実施形態に係る不揮発性記憶素子３２３によっても、繰り返し動作安定性のより高い不揮発性記憶素子が提供できる。
　図１３に表したように、本実施形態に係る別の不揮発性記憶素子３２４においては、記録層１３における典型元素の濃度ＣＡが、徐々に変化し、また、上部電極１４における典型元素の濃度ＣＡが、第１界面１４ａから上部電極１４の方向に進むに従って一旦低下し、その後増大し、さらに、下部電極１２における典型元素の濃度ＣＡが、第２界面１２ａから下部電極１２の方向に進むに従って一旦低下し、その後増大している。
　このように、本実施形態に係る別の不揮発性記憶素子３２４においては、記録層１３及び上部電極１４において、記録層１３から上部電極１４の方向に進むに従って、典型元素Ａの濃度ＣＡが濃度勾配を有しているので、典型元素Ａが記録層１３から上部電極１４に向かって、そして、第１界面１４ａから上部電極１４の中への方向に移動し易い。記録層１３及び下部電極１２において、記録層１３から下部電極１２の方向に進むに従って、典型元素Ａの濃度ＣＡが濃度勾配を有しているので、典型元素Ａが記録層１３から下部電極１２に向かって、そして、第２界面１２ａから下部電極１２の中への方向に移動し易い。
　これにより、本実施形態に係る不揮発性記憶素子３２４によっても、繰り返し動作安定性のより高い不揮発性記憶素子が提供できる。
　このように、本実施形態に係る不揮発性記憶装置３２０～３２４によって、上部電極１４及び下部電極１２に印加される電圧の極性を反転させた場合、または、上部電極１４及び下部電極１２の間に通電される電流の向きを反転させた場合に、生じる記録層１３から、上部電極１４または下部電極１２に向かって移動する典型元素Ａの移動を容易にさせる。そして、記録層１３に異なる極性の電圧を印加し、または、異なる方向の電流を通電した時において、典型元素Ａの移動を容易にすることで、両方の極性の動作において、動作を安定化させることができる。　
　すなわち、リセット動作ＲＯにおいて、セット動作ＳＯとは逆極性のパルスを印加する方法を採用した場合において、すなわち、両極性の駆動において、動作を安定化させることができる。
　なお、本実施形態に係る不揮発性記憶装置３２０～３２４において、片側極性の駆動を行っても良く、その場合にも、繰り返し動作安定性のより高い不揮発性記憶素子が提供できる。
　なお、上記の不揮発性記憶素子３２０～３２４においては、記録層１３の上部電極１４の側の特性及び上部電極１４の特性（例えば濃度ＣＡの分布）と、記録層１３の下部電極１２の側の特性及び下部電極１２の特性（例えば濃度ＣＡの分布）と、が、比較的類似している場合として説明したが、本発明はこれには限らない。例えば、不揮発性記憶素子３２０に例示した上部電極１４の特性と、不揮発性記憶素子３２１～３２４に例示したいずれかの下部電極１２の特性と、を組み合わせても良い。すなわち、上部電極１４の特性と、下部電極１２の特性と、は互いに独立して、任意に設定することができる。
　また、上部電極１４と下部電極１２とは、相互に入れ替えが可能なので、第１の実施形態について説明した上部電極１４及び上部電極１４に関係した記録層１３の特性は、下部電極１２及び下部電極１２に関係した記録層１３の特性に適用される。
　また、本実施形態に係る不揮発性記憶素子３２０～３２４において、記録層１３に含まれる典型元素Ａを、記録層１３における濃度よりも低い濃度で、上部電極１４及び下部電極１２の少なくともいずれかに含有させる方法は任意であり、第１の実施形態において、上部電極１４に典型元素Ａを含有させる方法と類似の方法を下部電極１２にも適用できる。
　上記の第１及び第２の実施形態に係る不揮発性記憶素子３１０～３１４、３２０～３２４において、上部電極１４及び下部電極１２の少なくともいずれかにおける典型元素Ａの濃度ＣＡは、２原子パーセント（原子百分率）以上、３０原子パーセント以下とすることができる。
　記録層１３は、典型元素をＡとし、遷移元素をＢとした時に、ＡｘＢｙＯ４（０．１≦ｘ≦２．２、１．５≦ｙ≦２）で表されるスピネル構造、ＡｘＢｙＯ２（０．１≦ｘ≦１．１、０．９≦ｙ≦１．１）で表されるデラフォサイト構造、ＡｘＢｙＯ４（０．５≦ｘ≦１．１、０．７≦ｙ≦１．１）で表されるウルフラマイト構造、及びＡｘＢｙＯ３（０．５≦ｘ≦１．１、０．９≦ｙ≦１）で表されるイルメナイト構造のいずれかを有することができる。
　そして、典型元素Ａは、Ｚｎ、Ｃｄ及びＨｇよりなる群から選択された少なくとも１種とすることができる。
　遷移元素Ｂは、Ｃｒ及びＭｎよりなる群から選択された少なくとも１種とすることができる。
　さらに、具体的には、典型元素Ａは、Ｚｎ、Ｃｄ及びＨｇよりなる群から選択された少なくとも１種であり、かつ、遷移元素Ｂは、Ｃｒ及びＭｎよりなる群から選択された少なくとも１種とすることができる。
　（第３の実施の形態）
　図１４は、本発明の第３の実施形態に係る不揮発性記憶素子の構成を例示する模式図である。　
　すなわち、同図（ａ）は本実施形態に係る不揮発性記憶素子３３０の構成を例示する模式的断面図である。同図（ｂ）は本実施形態に係る不揮発性記憶素子３３０の下部電極１２、記録層１３及び上部電極１４における典型元素Ａの濃度の変化を例示するグラフ図であり、垂直方向の軸は下部電極１２、記録層１３及び上部電極１４中における膜厚方向の位置ｘを表し、水平方向の軸は、典型元素Ａの濃度ＣＡを表している。
　図１４に表したように、本発明の第３の実施形態に係る不揮発性記憶素子３３０においては、記録層１３と上部電極１４（第１層）と下部電極１２（第２層）を有する。
　すなわち、不揮発性記憶素子３３０は、第１の実施形態に係る不揮発性記憶素子３１０において、記録層１３の上部電極１４とは反対の側に隣接して設けられ、金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかからなる下部電極１２をさらに備える。
　そして、上部電極１４及び下部電極１２のいずれかのうち、低い電位が与えられる方における典型元素Ａの濃度ＣＡは、いずれかのうちの他方よりも高い。
　本具体例においては、上部電極１４及び下部電極１２のうち、上部電極１４に下部電極１２よりも低い電位が与えられる。そして、上部電極１４における典型元素Ａの濃度ＣＡが、下部電極１２における典型元素Ａの濃度ＣＡよりも高い。すなわち、負側の極となる上部電極１４に含まれる典型元素Ａの濃度ＣＡは、記録層１３よりも低く、正側の極となる下部電極１２よりも高い。
　本実施形態に係る不揮発性記憶素子３３０は、例えば、上部電極１４及び下部電極１２のうち、上部電極１４に下部電極１２よりも低い電位が与えられる単極性の動作において、繰り返し動作安定性を向上させる。
　本具体例の不揮発性記憶素子３３０においては、セット動作ＳＯにおいて、例えば、上部電極１４に下部電極１２よりも低い電位が与えられ、この時、記録層１３に含まれる典型元素Ａが記録層１３から上部電極１４に移動する。そして、第１の実施形態で説明したのと同様の効果によって、上部電極１４における典型元素Ａの濃度ＣＡを、下部電極１２よりも高く設定することによって、典型元素Ａが記録層１３から上部電極１４に向けて移動することを容易化する。すなわち、セット動作ＳＯを容易化し、安定化させる。　
　これにより、本実施形態に係る不揮発性記憶素子３３０によって、繰り返し動作安定性のより高い不揮発性記憶素子が提供できる。
　なお、本実施形態に係る不揮発性記憶素子３３０の場合において、リセット動作ＲＯの際には、既に説明したジュール熱による方法を用いることができる。
　なお、本実施形態に係る不揮発性記憶装置３３０においては、負側の極となる上部電極１４に含まれる典型元素Ａの濃度ＣＡが、正側の極となる下部電極１２よりも高ければ良いので、正側の極となる下部電極１２には典型元素Ａは含まれなくても良い。
　（第４の実施の形態）
　本発明の第４の実施形態に係る不揮発性記憶装置は、クロスポイント型の不揮発性記憶装置であり、上記の第１～第３の実施形態に係る不揮発性記憶素子を用いた不揮発性記憶装置である。
　図１５は、本発明の第４の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。　
　図１６は、本発明の第４の実施形態に係る不揮発性記憶装置の構成を例示する模式的回路図である。　
　図１５及び図１６に表したように、本実施形態に係る不揮発性記憶装置２１０においては、基板３０の主面の上に、Ｘ軸方向に延在する帯状の第１の配線（ワード線ＷＬｉ－１、ＷＬｉ、ＷＬｉ＋１）が設けられている。そして、基板３０に平行な面内でＸ軸と直交するＹ軸方向に延在する帯状の第２の配線（ビット線ＢＬｊ－１、ＢＬｊ、ＢＬｊ＋１）が、第１の配線（ワード線ＷＬｉ－１、ＷＬｉ、ＷＬｉ＋１）に対向して設けられている。　
　なお、上記では、第１の配線と第２の配線とが直交する例であるが、第１の配線と第２の配線とは交差（非平行）であれば良い。　
　なお、このように、基板３０の主面に対して並行な平面をＸ－Ｙ平面とし、第１の配線の延在する方向をＸ軸とし、Ｘ－Ｙ平面内においてＸ軸と直交する軸をＹ軸とし、Ｘ軸及びＹ軸に対して垂直方向をＺ軸とする。
　なお、上記において添え字ｉ及び添え字ｊは任意である。すなわち、図１５及び図１６においては、第１の配線と第２の配線とは、それぞれ３本ずつ設けられている例が示されているが、これには限らず、第１の配線と第２の配線の数は任意である。そして、本具体例では、第１の配線がワードとなり、第２の配線がビット線となる。ただし、第１の配線をビット線とし、第２の配線をワード線としても良い。以下では、第１の配線がワード線であり、第２の配線がビットであるとして説明する。
　そして、図１５及び図１６に表したように、第１の配線と第２の配線との間にメモリセル３３が挟まれている。すなわち、不揮発性記憶装置２１０においては、ビット配線とワード配線が３次元的に交差して形成される交差部にメモリセル３３が設けられている。
　図１６に表したように、例えば、ワード線ＷＬｉ－１、ＷＬｉ、ＷＬｉ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由して、デコーダ機能を有するワード線ドライバ３１に接続され、ビット線ＢＬｊ－１、ＢＬｊ、ＢＬｊ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＣＳＷを経由して、デコーダ及び読み出し機能を有するビット線ドライバ３２に接続される。
　ＭＯＳトランジスタＲＳＷのゲートには、１本のワード線（ロウ）を選択するための選択信号Ｒｉ－１、Ｒｉ、Ｒｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、１本のビット線（カラム）を選択するための選択信号Ｃｉ－１、Ｃｉ、Ｃｉ＋１が入力される。
　メモリセル３３は、ワード線ＷＬｉ－１、ＷＬｉ、ＷＬｉ＋１と、ビット線ＢＬｊ－１、ＢＬｊ、ＢＬｊ＋１と、の交差部に配置される。いわゆるクロスポイント型セルアレイ構造である。
　メモリセル３３には、記録／再生時における回り込み電流(sneak current)を防止するための整流素子３４を付加することができる。
　なお、このようなクロスポイント型セルアレイ構造の特長は、メモリセル３３に個別にＭＯＳトランジスタを接続する必要がないため、高集積化に有利な点にある。
　既に図２によって説明したように、ワード線ＷＬｉとビット線ＢＬｊとの間には、メモリセル３３及び整流素子３４が設けられる。なお、ワード線ＷＬｉとビット線ＢＬｊとの上下の配置の関係は任意である。そして、ワード線ＷＬｉとビット線ＢＬｊとの間における、メモリセル３３と整流素子３４との配置の関係も任意である。
　そして、既に説明したように、メモリセル３３として、第１～第３の実施形態に係る不揮発性記憶素子のいずれかを用いることができる。すなわち、メモリセル３３の記録部２２として、第１～第３の実施形態に係る不揮発性記憶素子のいずれかを用いることができる。
　記録部２２は、下部電極１２と、上部電極１４と、下部電極１２と上部電極１４との間に設けられた記録層１３を有する。　
　ここで、記録層１３、下部電極１２及び上部電極１４には、第１～第３の実施形態で説明した記録層１３、下部電極１２及び上部電極１４のそれぞれを用いることができる。
　このような構成を有する本実施形態に係る不揮発性記憶装置２１０において、駆動部となるワード線ドライバ３１及びビット線ドライバ３２は、ワード線ＷＬｉ及びビット線ＢＬｊを介して、メモリセル３３の不揮発性記憶素子の記録層１３への電圧の印加、及び、前記記録層１３への電流の通電、の少なくともいずれかを行う。これにより、駆動部は、記録層１３に高抵抗状態と低抵抗状態との間を遷移させて情報を記録する。なお、駆動部は、記録層１３に記録された情報を読み出すことができる。
　すなわち、本実施形態に係る不揮発性記憶装置２１０は、第１～第３の実施形態に係る不揮発性記憶素子のいずれかと、前記不揮発性記憶素子の記録層１３への電圧の印加、及び、記録層１３への電流の通電、の少なくともいずれかによって、記録層１３に高抵抗状態と低抵抗状態との間を遷移させて情報を記録する駆動部と、を備える。
　不揮発性記憶装置２１０は、不揮発性記憶素子を挟むようにして設けられたワード線ＷＬｉ及びビット線ＢＬｊをさらに備え、前記駆動部は、ワード線ＷＬｉ及びビット線ＢＬｊを介して、記録層１３への電圧の印加、及び、前記記録層への電流の通電、の少なくともいずれかを行う。
　このような構成を有する本実施形態に係る不揮発性記憶装置２１０によって、繰り返し動作安定性の高い不揮発性記憶装置が提供できる。
　図１７は、本発明の第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。　
　図１８は、本発明の第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。　
　図１７に表したように、ワード線、ビット線、及び、それらに挟まれたメモリセル３３からなる積層構造体を２層積み重ねて、３次元構造の不揮発性記憶装置２１１を構成することもできる。　
　さらに、図１８に表したように、ワード線、ビット線、及び、それらに挟まれたメモリセル３３からなる積層構造体を３層積み重ねて、３次元構造の不揮発性記憶装置２１２を構成することもできる。
　このように、ワード線、ビット線、及び、それらに挟まれたメモリセル３３からなる積層構造体を複数層積み重ねて、３次元構造の不揮発性記憶装置を構成することもでき、積み重ねる積層数は任意である。
　（第５の実施の形態）
　本発明の第５の実施の形態は、プローブメモリ型の不揮発性記憶装置である。　
　図１９は、本発明の第５の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。　
　図２０は、本発明の第５の実施形態に係る不揮発性記憶装置の構成を例示する模式的平面図である。　
　図１９及び図２０に表したように、本発明の第５の実施形態に係る不揮発性記憶装置２５０では、ＸＹスキャナ５１６の上には、電極５２１の上に設けられた記録層１３が配置されている。そして、この記録層１３に対向する形で、プローブアレイが配置される。
　プローブアレイは、基板５２３と、基板５２３の一面側にアレイ状に配置される複数のプローブ（ヘッド）５２４と、を有する。複数のプローブ５２４の各々は、例えば、カンチレバーから構成され、マルチプレクスドライバ５２５、５２６により駆動される。　
　複数のプローブ５２４は、それぞれ、基板５２３内のマイクロアクチュエータを用いて個別に動作可能であるが、全てをまとめて同じ動作をさせて記憶媒体（記録層１３）のデータエリア５３１に対してアクセスを行うこともできる。
　まず、マルチプレクスドライバ５２５、５２６を用いて、全てのプローブ５２４をＸ方向に一定周期で往復動作させ、記憶媒体（記録層１３）のサーボエリア５３２からＹ方向の位置情報を読み出す。Ｙ方向の位置情報は、ドライバ５１５に転送される。　
　ドライバ５１５は、この位置情報に基づいてＸＹスキャナ５１６を駆動し、記憶媒体（記録層１３）をＹ方向に移動させ、記憶媒体（記録層１３）とプローブとの位置決めを行う。　
　両者の位置決めが完了したら、データエリア５３１上のプローブ５２４の全てに対して、同時、かつ、連続的に、データの読み出しまたは書き込みを行う。　
　データの読み出し及び書き込みは、プローブ５２４がＸ方向に往復動作していることから連続的に行われる。また、データの読み出し及び書き込みは、記録層１３のＹ方向の位置を順次変えることにより、データエリア５３１に対して、一行ずつ、実施される。　
　なお、記録層１３をＸ方向に一定周期で往復運動させて記憶媒体（記録層１３）から位置情報を読み出し、プローブ５２４をＹ方向に移動させるようにしても良い。
　記録層１３は、例えば、基板５２０に設けられた電極５２１の上に設けられる。　
　記録層１３は、複数のデータエリア５３１、並びに、複数のデータエリア５３１のＸ方向の両端にそれぞれ配置されるサーボエリア５３２を有する。複数のデータエリア５３１は、記録層１３の主要部を占める。
　サーボエリア５３２内には、サーボバースト信号が記憶される。サーボバースト信号は、データエリア５３１内のＹ方向の位置情報を示している。
　記録層１３内には、これらの情報の他に、さらに、アドレスデータが記憶されるアドレスエリア及び同期をとるためのプリアンブルエリアが配置される。　
　データ及びサーボバースト信号は、記憶ビット（電気抵抗変動）として記録層１３に記憶される。記憶ビットの“１”及び“０”情報は、記録層１３の電気抵抗を検出することにより読み出す。
　本具体例では、１つのデータエリア５３１に対応して１つのプローブ（ヘッド）が設けられ、１つのサーボエリア５３２に対して１つのプローブが設けられる。　
　データエリア５３１は、複数のトラックから構成される。アドレスエリアから読み出されるアドレス信号によりデータエリア５３１のトラックが特定される。また、サーボエリア５３２から読み出されるサーボバースト信号は、プローブ５２４をトラックの中心に移動させ、記憶ビットの読み取り誤差をなくすためのものである。　
　ここで、Ｘ方向をダウントラック方向、Ｙ方向をトラック方向に対応させることにより、例えば、ＨＤＤのヘッド位置制御技術を利用することが可能になる。
　そして、各プローブ５２４は、例えばマルチプレクスドライバ５２５、５２６を介して、駆動部６００に接続される。駆動部６００は、それぞれのプローブ５２４に、情報記録のための、電圧及び電流の少なくともいずれかを供給する。そして、記録層１３は、プローブ５２４を介して与えられた電圧及び電流によって、高抵抗状態と低抵抗状態との間を遷移する。また、駆動部６００は、記録層１３に記録された高抵抗状態と低抵抗状態とを検出し、記録された情報を読み出す。
　このような構成の不揮発性記憶装置２５０においては、記録層１３として、第１～第３の実施形態で説明した不揮発性記憶素子のいずれかの記録層１３を用いることができる。また、電極５２１として、第１～第３の実施形態で説明した不揮発性記憶素子のいずれかの上部電極１４または下部電極１２を用いることができる。すなわち、記録層１３及び電極５２１として、第１～第３の実施形態で説明した不揮発性記憶素子のいずれかを用いることができる。
　すなわち、本実施形態に係る不揮発性記憶装置２５０は、第１～第３の実施形態で説明した不揮発性記憶素子のいずれかと、前記不揮発性記憶素子の記録層１３への電圧の印加、及び、記録層１３への電流の通電、の少なくともいずれかによって、記録層１３に高抵抗状態と低抵抗状態との間を遷移させて情報を記録する駆動部６００と、を備える。
　そして、不揮発性記憶装置２５０は、記録層１３及び電極５２１を含む不揮発性記憶素子に併設されたプローブ５２４をさらに備え、駆動部６００は、プローブ５２４を介して、不揮発性記憶素子の記録層１３の記録単位に対して前記電圧の印加及び前記電流の通電の少なくともいずれかを行う。
　なお、駆動部６００は、上記のドライバ５１５及びＸＹスキャナ５１６を含むこともでき、逆に、駆動部は、上記のドライバ５１５及びＸＹスキャナ５１６に含まれても良い。
　これにより、本実施形態に係るプローブメモリ型の不揮発性記憶装置２５０においても、既に説明した第１～第３の実施形態に係る不揮発性記憶素子に関して説明した効果により、繰り返し動作安定性の高い不揮発性記憶装置が提供できる。
　（第６の実施の形態）
　本発明の第６の実施の形態は、フラッシュメモリ型の不揮発性記憶装置である。　
　図２１は、本発明の第６の実施形態に係る不揮発性記憶装置の要部の構成を例示する模式的断面図である。　
　図２２は、本発明の第６の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。　
　図２１に表したように、本実施形態に係る不揮発性記憶装置２６０においては、フラッシュメモリ型のメモリセルを有し、このメモリセルは、ＭＩＳ(metal-insulator-semiconductor)トランジスタから構成される。
　すなわち、半導体基板４１の表面領域には、拡散層４２が形成される。拡散層４２の間のチャネル領域上には、ゲート絶縁層４３が形成される。ゲート絶縁層４３上には、本発明の実施形態に係る不揮発性記憶素子４４が形成される。不揮発性記憶素子４４の上には、コントロールゲート電極４５が形成される。
　ここで、不揮発性記憶素子４４には、第１～第３の実施形態に係る不揮発性記憶素子のいずれかを用いることができる。　
　すなわち、図２１では図示しないが、不揮発性記憶素子４４は、第１～第３の実施形態に係る不揮発性記憶素子において説明した記録層１３と上部電極１４とを有する。さらに、不揮発性記憶素子４４は、第１～第３の実施形態に係る不揮発性記憶素子において説明した下部電極１２をさらに有することができる。
　すなわち、本実施形態に係る不揮発性記憶装置２６０は、第１～第３の実施形態で説明した不揮発性記憶素子の少なくともいずれかと、前記不揮発性記憶素子の記録層１３に電圧を印加し、または、電流を通電して、記録層１３に前記高抵抗状態と前記低抵抗状態との間を遷移させて情報を記録する駆動部（図示しない）と、を備える。　
　この場合の駆動部は、コントロールゲート電極４５に接続され、駆動部は、コントロールゲート電極４５を介して、記録層１３への電圧の印加、及び、記録層１３への電流の通電、の少なくともいずれかを行う。
　すなわち、本実施形態に係る不揮発性記憶装置２６０は、ゲート電極（コントロールゲート電極４５）とゲート絶縁膜（ゲート絶縁層４３）とを有するＭＩＳトランジスタをさらに備える。不揮発性記憶素子４４は、前記ＭＩＳトランジスタの前記ゲート電極と前記ゲート絶縁層との間に設けられる。
　なお、上記において、不揮発性記憶素子４４の上部電極１４及び下部電極１２のいずれかは、例えばコントロールゲート電極４５と兼用されても良い。
　半導体基板４１は、ウェル領域でも良く、また、半導体基板４１と拡散層４２とは、互いに逆の導電型を有する。コントロールゲート電極４５は、ワード線となり、例えば、導電性ポリシリコンから構成される。
　図２２に表したように、セット（書き込み）動作ＳＯでは、コントロールゲート電極４５に電位Ｖ１を与え、半導体基板４１に電位Ｖ２を与える。　
　電位Ｖ１及び電位Ｖ２の差は、不揮発性記憶素子４４の記録層１３が高抵抗状態と低抵抗状態を遷移するのに十分な大きさである。ただし、電位の差の極性は、特に、限定されない。すなわち、Ｖ１＞Ｖ２、及び、Ｖ１＜Ｖ２のいずれでも良い。
　例えば、初期状態（リセット状態）において、記録層１３が高抵抗状態相ＨＲであると仮定すると、実質的にゲート絶縁層４３が厚くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。
　この状態から電位Ｖ１、Ｖ２を与えて記録層１３を低抵抗状態相ＬＲに変化させると、実質的にゲート絶縁層４３が薄くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、低くなる。
　なお、電位Ｖ２は、半導体基板４１に与えたが、これに代えて、メモリセルのチャネル領域に拡散層４２から電位Ｖ２を転送するようにしても良い。　
　なお、同図において、矢印Ａｅは電子の移動を表し、矢印Ａｉはイオンの移動を表している。
　一方、リセット（消去）動作ＲＯでは、コントロールゲート電極４５に電位Ｖ１’を与え、拡散層４２の一方に電位Ｖ３を与え、拡散層４２の他方に電位Ｖ４（＜Ｖ３）を与える。　
　電位Ｖ１’は、セット状態のメモリセルの閾値を越える値にする。
　この時、メモリセルは、オンになり、電子が拡散層４２の他方から一方に向かって流れると共に、ホットエレクトロンが発生する。このホットエレクトロンは、ゲート絶縁層４３を介して記録層１３に注入されるため、記録層１３の温度が上昇する。
　これにより、記録層１３は、低抵抗状態相ＬＲから高抵抗状態相に変化するため、実質的にゲート絶縁層４３が厚くなったことになり、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。
　このように、フラッシュメモリと類似した原理により、メモリセルの閾値を変えることができ、不揮発性記憶装置として利用できる。　
　この時、本実施形態に係る不揮発性記憶装置２６０においては、不揮発性記憶素子４４として第１～第３の実施形態で説明した不揮発性記憶素子のいずれかを用いているので、繰り返し安定動作可能な不揮発性の不揮発性記憶装置を提供できる。
　図２３は、本発明の第６の実施形態に係る別の不揮発性記憶装置の要部の構成を例示する模式図である。　
　図２４は、本発明の第６の実施形態に係る別の不揮発性記憶装置の要部を例示する模式的断面図である。　
　すなわち、本実施形態に係る別の不揮発性記憶装置２６１は、ＮＡＮＤ型フラッシュメモリであり、図２３は、ＮＡＮＤセルユニット２６１ｃ及びそれに接続された駆動部６００を例示しており、図２４は、ＮＡＮＤセルユニット２６１ｃの構造を例示している。
　図２３及び図２４に表したように、Ｐ型半導体基板４１ａ内には、Ｎ型ウェル領域４１ｂ及びＰ型ウェル領域４１ｃが形成される。Ｐ型ウェル領域４１ｃ内に、ＮＡＮＤセルユニット２６１ｃが形成される。　
　ＮＡＮＤセルユニット２６１ｃは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタＳＴとから構成される。
　メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、同じ構造を有する。具体的には、これらは、Ｎ型拡散層４２と、Ｎ型拡散層４２の間のチャネル領域上のゲート絶縁層４３と、ゲート絶縁層４３上の不揮発性記憶素子４４と、不揮発性記憶素子４４の上のコントロールゲート電極４５（ＣＧ）とから構成される。
　そして、各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、ＮＡＮＤセルユニット２６１ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。
　そして、不揮発性記憶素子４４には、第１～第３の実施形態に係る不揮発性記憶素子の少なくともいずれかが用いられる。すなわち、これらの図には図示しないが、不揮発性記憶素子４４には、第１～第３の実施形態で説明した記録層１３、及び、上部電極１４及び下部電極の少なくともいずれか、が設けられている。
　メモリセルＭＣである不揮発性記憶素子４４の記録層１３の状態（高抵抗状態相ＨＲ及び低抵抗状態相ＬＲ）は、上述の基本動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記録層１３は、セット状態、すなわち、低抵抗状態相ＬＲに固定される。
　セレクトゲートトランジスタＳＴの１つは、ソース線ＳＬに接続され、他の１つは、ビット線ＢＬに接続される。　
　セット（書き込み）動作ＳＯの前には、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルは、リセット状態（抵抗大）になっているものとする。　
　セット（書き込み）動作ＳＯにおいては、ソース線ＳＬ側のメモリセルＭＣからビット線ＢＬ側のメモリセルに向かって１つずつ順番に行われる。　
　選択されたワード線（コントロールゲート電極）ＷＬに書き込み電位としてＶ１（正電位）を与え、非選択のワード線ＷＬに転送電位（メモリセルＭＣがオンになる電位）としてＶｐａｓｓを与える。　
　ソース線ＳＬ側のセレクトゲートトランジスタＳＴをオフ、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域にプログラムデータを転送する。
　例えば、プログラムデータが“１”の時は、選択されたメモリセルＭＣのチャネル領域に書き込み禁止電位（例えば、Ｖ１と同じ程度の電位）を転送し、選択されたメモリセルＭＣの記録層１３の抵抗値が高い状態から低い状態に変化しないようにする。
　また、プログラムデータが“０”の時は、選択されたメモリセルＭＣのチャネル領域にＶ２（＜Ｖ１）を転送し、選択されたメモリセルＭＣの記録層１３の抵抗値を高い状態から低い状態に変化させる。
　一方、リセット（消去）動作ＲＯでは、例えば、全てのワード線（コントロールゲート電極）ＷＬにＶ１’を与え、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣをオンにする。また、２つのセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬにＶ３を与え、ソース線ＳＬにＶ４（＜Ｖ３）を与える。
　この時、ホットエレクトロンがＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣの記録層１３に注入されるため、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣに対して一括してリセット動作が実行される。
　読み出し動作は、選択されたワード線（コントロールゲート電極）ＷＬに読み出し電位（正電位）を与え、非選択のワード線（コントロールゲート電極）ＷＬには、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる電位を与える。　
　また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。　
　選択されたメモリセルＭＣは、読み出し電位が印加されると、それに記憶されたデータの値に応じてオンまたはオフになるため、例えば、読み出し電流の変化を検出することにより、データを読み出すことができる。
　なお、図２４に例示した構造では、セレクトゲートトランジスタＳＴは、メモリセルＭＣと同じ構造を有しているが、以下のように変形しても良い。　
　図２５は、本発明の第６の実施形態に係る変形例の不揮発性記憶装置の要部を例示する模式的断面図である。　
　図２５に表したように、本実施形態に係る変形例の不揮発性記憶装置２６２では、セレクトゲートトランジスタＳＴについては、記録層を形成せずに、通常のＭＩＳトランジスタとすることも可能である。
　図２６は、本発明の第６の実施形態に係る変形例の不揮発性記憶装置の要部を例示する模式的断面図である。　
　図２６に表したように、本実施形態に係る変形例の不揮発性記憶装置２６３では、ＮＡＮＤストリングを構成する複数のメモリセルＭＣのゲート絶縁層がＰ型半導体層４７に置き換えられている。
　高集積化が進み、メモリセルＭＣが微細化されると、電圧を与えていない状態で、Ｐ型半導体層４７は、空乏層で満たされることになる。　
　セット（書き込み）動作ＳＯにおいては、選択されたメモリセルＭＣのコントロールゲート電極４５に正の書き込み電位（例えば、３．５Ｖ）を与え、かつ、非選択のメモリセルＭＣのコントロールゲート電極４５に正の転送電位（例えば、１Ｖ）を与える。　
　この時、ＮＡＮＤストリング内の複数のメモリセルＭＣのＰ型ウェル領域４１ｃの表面がＰ型からＮ型に反転し、チャネルが形成される。
　そこで、上述したように、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域にプログラムデータ“０”を転送すれば、セット動作を行うことができる。
　一方、リセット（消去）動作ＲＯにおいては、例えば、全てのコントロールゲート電極４５に負の消去電位（例えば、－３．５Ｖ）を与え、Ｐ型ウェル領域４１ｃ及びＰ型半導体層４７に接地電位（０Ｖ）を与えれば、ＮＡＮＤストリングを構成する全てのメモリセルＭＣに対して一括して行うことができる。
　読み出し時には、選択されたメモリセルＭＣのコントロールゲート電極４５に正の読み出し電位（例えば、０．５Ｖ）を与え、かつ、非選択のメモリセルＭＣのコントロールゲート電極４５に、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる転送電位（例えば、１Ｖ）を与える。　
　ただし、“１”状態のメモリセルＭＣの閾値電圧Ｖｔｈ“１”については、０Ｖ＜Ｖｔｈ“１”＜０．５Ｖの範囲内にあるものとし、“０”状態のメモリセルＭＣの閾値電圧Ｖｔｈ“０”は、０．５Ｖ＜Ｖｔｈ“０”＜１Ｖの範囲内にあるものとする。　
　また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。　
　このような状態にすれば、選択されたメモリセルＭＣに記憶されたデータの値に応じてＮＡＮＤストリングに流れる電流量が変わるため、この変化を検出することにより、データを読み出すことができる。
　なお、この変形例においては、Ｐ型半導体層４７のホールドープ量がＰ型ウェル領域４１ｃのそれよりも多く、かつ、Ｐ型半導体層４７のフェルミレベルがＰ型ウェル領域４１ｃのそれよりも０．５Ｖ程度深くなっていることが望ましい。　
　これは、コントロールゲート電極４５に正の電位を与えた時に、Ｎ型拡散層４２間のＰ型ウェル領域４１ｃの表面部分からＰ型からＮ型への反転が開始し、チャネルが形成されるようにするためである。　
　このようにすることで、例えば、書き込み時には、非選択のメモリセルＭＣのチャネルは、Ｐ型ウェル領域４１ｃとＰ型半導体層４７の界面のみに形成され、読み出し時には、ＮＡＮＤストリング内の複数のメモリセルＭＣのチャネルは、Ｐ型ウェル領域４１ｃとＰ型半導体層４７の界面のみに形成される。　
　つまり、メモリセルＭＣに用いられる不揮発性記憶素子４４の記録層１３が低抵抗状態相ＬＲであっても、拡散層４２とコントロールゲート電極４５とが短絡することはない。
　図２７は、本発明の第６の実施形態に係る別の不揮発性記憶装置の要部の構成を例示する模式図である。　
　図２８は、本発明の第６の実施形態に係る別の不揮発性記憶装置の要部を例示する模式的断面図である。　
　すなわち、本実施形態に係る別の不揮発性記憶装置２６４は、ＮＯＲ型フラッシュメモリであり、図２７は、ＮＯＲセルユニット２６４ｃ及びそれに接続された駆動部６００を例示しており、図２８は、ＮＯＲセルユニット２６４ｃの構造を例示している。
　図２７及び図２８に表したように、Ｐ型半導体基板４１ａ内には、Ｎ型ウェル領域４１ｂ及びＰ型ウェル領域４１ｃが形成される。Ｐ型ウェル領域４１ｃ内に、ＮＯＲセルが形成される。　
　ＮＯＲセルは、ビット線ＢＬとソース線ＳＬとの間に接続される１つのメモリセル（ＭＩＳトランジスタ）ＭＣから構成される。　
　メモリセルＭＣは、Ｎ型拡散層４２と、Ｎ型拡散層４２の間のチャネル領域上のゲート絶縁層４３と、ゲート絶縁層４３上の不揮発性記憶素子４４と、不揮発性記憶素子４４の上のコントロールゲート電極４５とから構成される。
　そして、各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、ＮＯＲセルユニット２６４ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。
　メモリセルＭＣに用いられる不揮発性記憶素子４４の記録層１３の状態（高抵抗状態相ＨＲ及び低抵抗状態相ＬＲ）は、上述の基本動作により変化させることが可能である。
　図２９は、本発明の第６の実施形態に係る別の不揮発性記憶装置の要部の構成を例示する模式図である。　
　図３０は、本発明の第６の実施形態に係る別の不揮発性記憶装置の要部を例示する模式的断面図である。　
　すなわち、本実施形態に係る別の不揮発性記憶装置２６５は、２トラ型フラッシュメモリであり、図２９は、２トラセルユニット２６５ｃ及びそれに接続された駆動部６００を例示しており、図３０は、２トラセルユニット２６５ｃの構造を例示している。
　図２９及び図３０に表したように、２トラセルユニット２６５ｃは、ＮＡＮＤセルユニットの特徴とＮＯＲセルの特徴とを併せ持ったセル構造である。
　Ｐ型半導体基板４１ａ内には、Ｎ型ウェル領域４１ｂ及びＰ型ウェル領域４１ｃが形成される。Ｐ型ウェル領域４１ｃ内に、２トラセルユニット２６５ｃが形成される。
　２トラセルユニット２６５ｃは、直列接続される１つのメモリセルＭＣと１つのセレクトゲートトランジスタＳＴとから構成される。　
　メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、同じ構造を有する。具体的には、これらは、Ｎ型拡散層４２と、Ｎ型拡散層４２の間のチャネル領域上のゲート絶縁層４３と、ゲート絶縁層４３上の不揮発性記憶素子４４と、不揮発性記憶素子４４の上のコントロールゲート電極４５とから構成される。
　そして、各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、２トラセルユニット２６５ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。
　メモリセルＭＣに用いられる不揮発性記憶素子４４の記録層１３の状態（高抵抗状態相ＨＲ及び低抵抗状態相ＬＲ）は、上述の基本動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記録層１３は、セット状態、すなわち、低抵抗状態相ＬＲに固定される。
　セレクトゲートトランジスタＳＴは、ソース線ＳＬに接続され、メモリセルＭＣは、ビット線ＢＬに接続される。
　メモリセルＭＣに用いられる不揮発性記憶素子４４の記録層１３状態（高抵抗状態相ＨＲ及び低抵抗状態相ＬＲ）は、上述の基本動作により変化させることが可能である。
　なお、図３０に例示した構造では、セレクトゲートトランジスタＳＴは、メモリセルＭＣと同じ構造を有しているが、以下のように変形しても良い。　
　図３１は、本発明の第６の実施形態に係る変形例の不揮発性記憶装置の要部を例示する模式的断面図である。　
　図３１に表したように、本実施形態に係る変形例の不揮発性記憶装置２６６では、セレクトゲートトランジスタＳＴについては、不揮発性記憶素子４４を形成せずに、通常のＭＩＳトランジスタとすることも可能である。
　以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶素子及び不揮発性記憶装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。　
　また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
　その他、本発明の実施の形態として上述した不揮発性記憶素子及び不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶素子及び不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
　その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
　本発明によれば、繰り返し動作安定性の高い不揮発性記憶素子及び不揮発性記憶装置が提供される。

Claims (23)

  1. 　　　典型元素と、
    　　　遷移元素と、
    　　　酸素と、
    　を含み、高抵抗状態と低抵抗状態との間を可逆的に遷移することによって情報を記録することが可能な記録層と、
    　前記記録層と隣接して設けられ、金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかからなり、前記記録層における前記典型元素の濃度よりも低い濃度で前記典型元素を含み、導電性を有する第１層と、
    　を備えたことを特徴とする不揮発性記憶素子。
  2. 　前記第１層における前記典型元素の濃度は、前記記録層と前記第１層との間の第１界面に近い領域の方が、前記第１界面から遠い領域よりも高いことを特徴とする請求項１記載の不揮発性記憶素子。
  3. 　前記第１層における前記典型元素の濃度は、前記記録層と前記第１層との間の第１界面に近い近傍領域の方が、前記第１界面から遠い中間領域よりも高く、前記第１界面から前記中間領域よりもさらに遠い遠隔領域では、前記中間領域よりも高いことを特徴とする請求項１記載の不揮発性記憶素子。
  4. 　前記第１層における前記典型元素の濃度は、２原子百分率以上、３０原子百分率以下であることを特徴とする請求項１記載の不揮発性記憶素子。
  5. 　前記記録層における前記典型元素の濃度は、前記記録層と前記第１層との間の第１界面に近い部分の方が、前記第１界面から遠い部分よりも低いことを特徴とする請求項１記載の不揮発性記憶素子。
  6. 　前記第１層における前記典型元素の濃度は、前記記録層と前記第１層との間の第１界面に近い領域の方が、前記第１界面から遠い領域よりも高いことを特徴とする請求項５記載の不揮発性記憶素子。
  7. 　前記第１層における前記典型元素の濃度は、前記記録層と前記第１層との間の第１界面に近い近傍領域の方が、前記第１界面から遠い中間領域よりも高く、前記第１界面から前記中間領域よりもさらに遠い遠隔領域では、前記中間領域よりも高いことを特徴とする請求項５記載の不揮発性記憶素子。
  8. 　前記記録層の前記第１層とは反対の側に隣接して設けられ、金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかからなり、前記記録層における前記典型元素の濃度よりも低い濃度で前記典型元素を含む第２層をさらに備えたことを特徴とする請求項１記載の不揮発性記憶素子。
  9. 　前記第２層における前記典型元素の濃度は、前記記録層と前記第２層との間の第２界面に近い領域の方が、前記第２界面から遠い領域よりも高いことを特徴とする請求項８記載の不揮発性記憶素子。
  10. 　前記第２層における前記典型元素の濃度は、前記記録層と前記第２層との間の第２界面に近い近傍領域の方が、前記第２界面から遠い中間領域よりも高く、前記第２界面から前記中間領域よりもさらに遠い遠隔領域では、前記中間領域よりも高いことを特徴とする請求項８記載の不揮発性記憶素子。
  11. 　前記記録層における前記典型元素の濃度は、前記記録層と前記第２層との間の第２界面に近い部分の方が、前記第２界面から遠い部分よりも低いことを特徴とする請求項８記載の不揮発性記憶素子。
  12. 　前記第１層における前記典型元素の濃度は、前記記録層と前記第１層との間の第１界面に近い領域の方が、前記第１界面から遠い領域よりも高いことを特徴とする請求項１１記載の不揮発性記憶素子。
  13. 　前記第１層における前記典型元素の濃度は、前記記録層と前記第１層との間の第１界面に近い近傍領域の方が、前記第１界面から遠い中間領域よりも高く、前記第１界面から前記中間領域よりもさらに遠い遠隔領域では、前記中間領域よりも高いことを特徴とする請求項１１記載の不揮発性記憶素子。
  14. 　前記記録層の前記第１層とは反対の側に隣接して設けられ、金属、金属酸化物、金属窒化物及び金属炭化物の少なくともいずれかからなる第２層をさらに備え、
    　前記第１層と前記第２層のいずれかのうち、低い電位が与えられる方における前記典型元素の濃度は、前記いずれかのうちの他方よりも高いことを特徴とする請求項１記載の不揮発性記憶素子。
  15. 　前記記録層は、前記典型元素をＡとし、前記遷移元素をＢとした時に、ＡｘＢｙＯ４（０．１≦ｘ≦２．２、１．５≦ｙ≦２）で表されるスピネル構造、ＡｘＢｙＯ２（０．１≦ｘ≦１．１、０．９≦ｙ≦１．１）で表されるデラフォサイト構造、ＡｘＢｙＯ４（０．５≦ｘ≦１．１、０．７≦ｙ≦１．１）で表されるウルフラマイト構造、及びＡｘＢｙＯ３（０．５≦ｘ≦１．１、０．９≦ｙ≦１）で表されるイルメナイト構造のいずれかを有することを特徴とする請求項１記載の不揮発性記憶素子。
  16. 　前記典型元素は、Ｚｎ、Ｃｄ及びＨｇよりなる群から選択された少なくとも１種であることを特徴とする請求項１５記載の不揮発性記憶素子。
  17. 　前記遷移元素は、Ｃｒ及びＭｎよりなる群から選択された少なくとも１種であることを特徴とする請求項１５記載の不揮発性記憶素子。
  18. 　前記遷移元素は、Ｃｒ及びＭｎよりなる群から選択された少なくとも１種であることを特徴とする請求項１６記載の不揮発性記憶素子。
  19. 　請求項１記載の不揮発性記憶素子と、
    　前記不揮発性記憶素子の前記記録層への電圧の印加、及び、前記記録層への電流の通電、の少なくともいずれかによって、前記記録層に前記高抵抗状態と前記低抵抗状態との間を遷移させて情報を記録する駆動部と、
    　を備えたことを特徴とする不揮発性記憶装置。
  20. 　前記不揮発性記憶素子を挟むようにして設けられたワード線及びビット線をさらに備え、
    　前記駆動部は、前記ワード線及び前記ビット線を介して、前記不揮発性記憶素子の前記記録層への電圧の印加、及び、前記記録層への電流の通電、の少なくともいずれかを行うことを特徴とする請求項１９記載の不揮発性記憶装置。
  21. 　前記不揮発性記憶素子に併設されたプローブをさらに備え、
    　前記駆動部は、前記プローブを介して、前記不揮発性記憶素子の前記記録層の記録単位に対して前記電圧の印加及び前記電流の通電の少なくともいずれかを行うことを特徴とする請求項１９記載の不揮発性記憶装置。
  22. 　前記不揮発性記憶素子を挟むゲート電極とゲート絶縁層とを含むＭＩＳトランジスタをさらに備え、
    　前記駆動部は、前記ゲート電極を介して、前記不揮発性記憶素子の前記記録層への電圧の印加、及び、前記記録層への電流の通電、の少なくともいずれかを行うことを特徴とする請求項１９記載の不揮発性記憶装置。
  23. 　　第１導電型半導体基板内に設けられた第１及び第２の第２導電型半導体領域と、
    　　前記第１及び第２の第２導電型半導体領域の間の第１導電型半導体領域と、
    　　前記第１及び第２の第２導電型半導体領域間における導通／非導通を制御するゲート電極と、
    　をさらに備え、
    　前記不揮発性記憶素子は、前記ゲート電極と前記第１導電型半導体領域との間に配置され、
    　前記駆動部は、前記ゲート電極を介して、前記不揮発性記憶素子の前記記録層への電圧の印加、及び、前記記録層への電流の通電、の少なくともいずれかを行うことを特徴とする請求項１９記載の不揮発性記憶装置。
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