WO2010092810A1 - トランジスタの製造方法、トランジスタ及びスパッタリングターゲット - Google Patents

Abstract

【課題】成膜時に酸素を導入することなく、目的とする活性層の電気伝導特性を得ることができるトランジスタの製造方法を提供する。 【解決手段】本発明の一実施形態に係るトランジスタの製造方法は、酸化物半導体からなるターゲットを非酸化性雰囲気中でスパッタすることで、上記組成範囲の酸化物半導体層（活性層１５）を形成する。上記酸化物半導体は、一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され、比率ｚ／ｙが０以上０．９未満であり、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する。上記酸化物半導体層は、２００℃以上４００℃以下の温度で熱処理される。これにより、５桁以上のオン／オフ電流比特性を有するトランジスタを製造することができる。

Description

トランジスタの製造方法、トランジスタ及びスパッタリングターゲット

　本発明は、酸化物半導体からなる活性層を有するトランジスタの製造方法、トランジスタ及びスパッタリングターゲットに関する。

　近年、アクティブマトリクス型の液晶ディスプレイが広く用いられている。アクティブマトリクス型液晶ディスプレイは、画素ごとにスイッチング素子として電界効果型の薄膜トランジスタ（ＴＦＴ）を有している。

　薄膜トランジスタとしては、活性層がポリシリコンで構成されたポリシリコン型薄膜トランジスタ、活性層がアモルファスシリコンで構成されたアモルファスシリコン型薄膜トランジスタが知られている。

　アモルファスシリコン型薄膜トランジスタは、ポリシリコン型薄膜トランジスタに比べて、活性層の作製が容易であるため、比較的大面積の基板に均一に成膜できるという利点がある。

　一方、アモルファスシリコンよりもキャリア（電子、ホール）の高移動度を実現できる活性層材料として、透明アモルファス酸化物薄膜の開発が進められている。例えば、特許文献１には、酸素雰囲気中でパルスレーザー蒸着法で成膜したホモロガス化合物ＩｎＧａＯ₃（ＺｎＯ）_m（ｍは６未満の自然数）を活性層として用いる電界効果型トランジスタが記載されている。また、特許文献２には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の焼結体からなるターゲットを酸素雰囲気中でスパッタリングすることによって導電性酸化物薄膜を形成する方法が記載されている。

　酸化物半導体からなる活性層の電気伝導特性は、含有する酸素の量に影響される。このため、従来では、成膜時の酸素分圧を調整することで、目的とする電気伝導性を有する酸化物半導体膜を形成するようにしていた。

特開２００６－１６５５２９号公報（段落［００５７］） 特開２０００－４４２３６号公報（段落［００３０］、［００３４］）

　しかしながら、成膜時の酸素分圧によって薄膜の酸素含有量を制御する方法では、基板面内における酸素濃度の均一化が必要となる。したがって、基板が大面積化するにしたがって、基板表面に対する均一な酸素供給が困難になることから、膜質の均一化が困難になり、基板の大型化に対応できないという問題がある。

　以上のような事情に鑑み、本発明の目的は、成膜時に酸素を導入することなく、目的とする活性層の電気伝導特性を得ることができるトランジスタの製造方法、トランジスタ及びスパッタリングターゲットを提供することにある。

　上記目的を達成するため、本発明の一形態に係るトランジスタの製造方法は、酸化物半導体からなるターゲットを非酸化性雰囲気中でスパッタすることで、前記組成範囲の酸化物半導体層を形成することを含む。前記酸化物半導体は、一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する。前記酸化物半導体層は、２００℃以上４００℃以下の温度で熱処理される。

　本発明の一形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極と、ドレイン電極とを具備する。
　前記活性層は、一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなる。
　前記ゲート絶縁膜は、前記ゲート電極と前記活性層との間に形成される。前記ソース電極及びドレイン電極は、前記活性層と電気的に接続される。

　本発明の一形態に係るスパッタリングターゲットは、一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなる。

本発明の一実施形態に係るトランジスタの構成を示す概略断面図である。 上記トランジスタの製造方法を説明する工程断面図である。 上記トランジスタの製造方法を説明する工程断面図である。 酸化性雰囲気でスパッタ成膜したＩＧＺＯ膜と非酸化性雰囲気でスパッタ成膜したＩＧＺＯ膜の電気特性を示す一実験結果であり、（Ａ）は成膜直後、（Ｂ）はアニール処理後のデータをそれぞれ示す。 組成比が異なるターゲットをスパッタすることで成膜されたＩＧＺＯ膜の電気特性を示す一実験結果であり、（Ａ）は成膜直後、（Ｂ）はアニール処理後のデータをそれぞれ示す。 ４００℃アニールで５桁以上のオン／オフ電流比が得られるＩＧＺＯ膜（あるいはターゲット）の組成範囲を示すＩｎＯ_１．５－ＧａＯ_１．５－ＺｎＯの三元系状態図である。 ３００℃アニールで５桁以上のオン／オフ電流比が得られるＩＧＺＯ膜（あるいはターゲット）の組成範囲を示すＩｎＯ_１．５－ＧａＯ_１．５－ＺｎＯの三元系状態図である。 ３００℃アニールで５桁以上のオン／オフ電流比と１ｃｍ^２／Ｖ・ｓ以上の移動度が得られるＩＧＺＯ膜（あるいはターゲット）の組成範囲を示すＩｎＯ_１．５－ＧａＯ_１．５－ＺｎＯの三元系状態図である。 ４００℃アニールで５桁以上のオン／オフ電流比と１ｃｍ^２／Ｖ・ｓ以上の移動度が得られるＩＧＺＯ膜（あるいはターゲット）の組成範囲を示すＩｎＯ_１．５－ＧａＯ_１．５－ＺｎＯの三元系状態図である。

　本発明の一実施形態に係るトランジスタの製造方法は、酸化物半導体からなるターゲットを非酸化性雰囲気中でスパッタすることで、前記組成範囲の酸化物半導体層を形成することを含む。前記酸化物半導体は、一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され（ｘ、ｙ及びｚは整数）、比率ｚ／ｙは０以上０．９未満、かつ、比率ｘ／ｙは０以上６．５未満（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜６．５）である組成範囲を有する。前記酸化物半導体層は、２００℃以上４００℃以下の温度で熱処理される。

　上記非酸化性雰囲気とは、反応性ガスとして酸素などの酸化性ガスがチャンバ内に意図的に導入されないで形成された真空雰囲気を意味し、減圧時にチャンバ内に残存する酸素をも排除する趣旨ではない。上記方法によれば、基板表面における酸素濃度の均一化を図ることなく、面内において均質な酸化物半導体層を形成することが可能となり、基板の大型化にも容易に対応することが可能となる。

　また、上記ような雰囲気下で形成されるスパッタ膜は、ターゲットの組成と同一またはほぼ同一の組成を有する。上記のように成分比が規定されたターゲットをスパッタすることで成膜される酸化物半導体層は、そのままでは所定のトランジスタ特性が得られない。そこで、成膜された酸化物半導体層を上記温度範囲でアニール（熱処理）することより、当該酸化物半導体層の構造緩和が促され、所要のトランジスタ特性を発現させることが可能となる。

　ターゲットの組成範囲に関しては、上記一般式において、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満とする（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜６．５）。これにより、成膜後４００℃の熱処理によって、オン／オフ電流比（オン電流値とオフ電流値との比）が５桁以上のトランジスタを得ることができる。

　ここで、Ｉｎ含有量が０（ｚ＝０）及びＺｎ含有量が０（ｘ＝０）の場合でも、５桁以上のオン／オフ電流比を得ることができる。比率ｚ／ｙが０．９以上では、Ｇａ_２Ｏ_３成分が不足して、トランジスタとして動作可能なオン／オフ電流比を得ることが困難である。また、比率ｘ／ｙが６．５以上では、ＺｎＯ成分が過剰となり、トランジスタとして動作可能なオン／オフ電流比を得ることが困難である。

　熱処理温度は、２００℃以上４００℃以下とされる。熱処理温度が２００℃未満では、酸化物半導体層の構造緩和作用を促進できず、５桁以上のオン／オフ電流比を確保することが困難となる。また、熱処理温度が４００℃を超えると、当該酸化物半導体層が成膜される基板や当該基板上に形成される各種機能膜に対して材料的な制約が生じることがある。

　前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０より大きく６．５より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０＜（ｘ／ｙ）＜６．５）であってもよい。
　これにより、成膜後３００℃の熱処理によって、オン／オフ電流比が５桁以上のトランジスタを製造することができる。

　前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０．３より大きく２．６より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０．３＜（ｘ／ｙ）＜２．６）であってもよい。
　これにより、成膜後３００℃の熱処理によって、オン／オフ電流比が５桁以上で、かつ、移動度が１．０ｃｍ^２／Ｖｓ以上のトランジスタを製造することができる。

　前記比率ｚ／ｙは、０以上０．９未満であり、前記比率ｘ／ｙは、０以上２．６未満であり、比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満の範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜２．６、かつ、（ｙ／（ｘ＋ｙ＋ｚ））＜０．８）であってもよい。
　これにより、成膜後４００℃の熱処理によって、オン／オフ電流比が５桁以上で、かつ、移動度が１．０ｃｍ^２／Ｖｓ以上のトランジスタを製造することができる。

　本発明の一実施形態に係るトランジスタは、ゲート電極と、活性層と、ゲート絶縁膜と、ソース電極と、ドレイン電極とを具備する。
　前記活性層は、一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜６．５）を有する酸化物半導体からなる。
　前記ゲート絶縁膜は、前記ゲート電極と前記活性層との間に形成される。前記ソース電極及びドレイン電極は、前記活性層と電気的に接続される。

　上記トランジスタによれば、５桁以上のオン／オフ電流比を得ることができる。

　前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０より大きく６．５より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０＜（ｘ／ｙ）＜６．５）であってもよい。
　これにより、３００℃を超える高温処理を必要とすることなく、５桁以上のオン／オフ電流比を得ることができる。

　前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０．３より大きく２．６より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０．３＜（ｘ／ｙ）＜２．６）であってもよい。
　これにより、３００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ^２／Ｖｓ以上の移動度を得ることができる。

　前記比率ｚ／ｙは、０以上０．９未満であり、前記比率ｘ／ｙは、０以上２．６未満であり、比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満の範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜２．６、かつ、（ｙ／（ｘ＋ｙ＋ｚ））＜０．８）であってもよい。
　これにより、４００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ^２／Ｖｓ以上の移動度を得ることができる。

　本発明の一実施形態に係るスパッタリングターゲットは、一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜６．５）を有する酸化物半導体からなる。

　上記スパッタリングターゲットによれば、５桁以上のオン／オフ電流比を有する、薄膜トランジスタ用の活性層を形成することができる。

　前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０より大きく６．５より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０＜（ｘ／ｙ）＜６．５）であってもよい。
　これにより、３００℃を超える高温処理を必要とすることなく、５桁以上のオン／オフ電流比を有する、薄膜トランジスタ用の活性層を形成することができる。

　前記比率ｚ／ｙは、０以上０．５未満であり、前記比率ｘ／ｙは、０．３より大きく２．６より小さい範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．５、かつ、０．３＜（ｘ／ｙ）＜２．６）であってもよい。
　これにより、３００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ^２／Ｖｓ以上の移動度を有する、薄膜トランジスタ用の活性層を形成することができる。

　前記比率ｚ／ｙは、０以上０．９未満であり、前記比率ｘ／ｙは、０以上２．６未満であり、比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満の範囲（ｘ、ｙ及びｚが正数の場合、０＜（ｚ／ｙ）＜０．９、かつ、０＜（ｘ／ｙ）＜２．６、かつ、（ｙ／（ｘ＋ｙ＋ｚ））＜０．８）であってもよい。
　これにより、４００℃を越える高温処理を必要とすることなく、５桁以上のオン／オフ電流比と、１．０ｃｍ^２／Ｖｓ以上の移動度を有する、薄膜トランジスタ用の活性層を形成することができる。

　以下、図面を参照しながら、本発明の実施形態を説明する。

　図１は、本発明の実施形態によるトランジスタの構成を示す概略断面図である。本実施形態では、いわゆるボトムゲート型の電界効果型トランジスタを例に挙げて説明する。

　本実施形態のトランジスタ１は、ゲート電極１１と、活性層１５と、ゲート絶縁膜１４と、ソース電極１７Ｓと、ドレイン電極１７Ｄとを有する。

　ゲート電極１１は、基材１０の表面に形成された導電膜からなる。基材１０は、典型的には、透明なガラス基板である。ゲート電極１１は、典型的には、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属単層膜あるいは金属多層膜で構成され、例えばスパッタリング法によって形成される。本実施形態では、ゲート電極１１は、銅で構成される。ゲート電極１１の厚さは特に限定されず、例えば、３００ｎｍである。

　活性層１５は、トランジスタ１のチャネル層として機能する。活性層１５の膜厚は、例えば５０ｎｍ～２００ｎｍである。活性層１５は、一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する。

　活性層１５は、後に詳述するように、上記組成範囲を有するスパッタリングターゲットを用いて成膜された後、所定温度で熱処理（アニール）されることで形成される。上記ターゲットを非酸化性雰囲気下でスパッタリングすることにより、ターゲットの組成と同一又はほぼ同一の組成を有する酸化物半導体層が形成される。この半導体層をアニール処理することで、当該半導体層の構造緩和が促進され、例えば、５桁以上のオン／オフ電流比を発現させる活性層が形成される。

　ゲート絶縁膜１４は、ゲート電極１１と活性層１５の間に形成される。ゲート絶縁膜１４は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）などで構成されるが、これに限らず、金属酸化膜等の種々の電気絶縁膜を用いて形成することができる。成膜方法は特に限定されず、ＣＶＤ法でもよいし、スパッタリング法、蒸着法等であってもよい。ゲート絶縁膜１４の膜厚は特に限定されず、例えば、２００ｎｍ～４００ｎｍとされる。

　ソース電極１７Ｓ及びドレイン電極１７Ｄは、活性層１５の上に相互に離間して形成される。ソース電極１７Ｓ及びドレイン電極１７Ｄは、例えば、アルミニウム、モリブデン、銅、チタンなどの金属単層膜あるいはこれら金属の多層膜で構成することができる。後述するように、ソース電極１７Ｓ及びドレイン電極１７Ｄは、金属膜をパターニングすることで同時に形成することができる。当該金属膜の厚さは、例えば、１００ｎｍ～５００ｎｍである。

　活性層１５の上には、ストッパ層１６が形成されている。ストッパ層１６は、ソース電極１７Ｓ及びドレイン電極１７Ｄのパターンエッチングする際に、エッチャントから活性層１５を保護するために設けられる。ストッパ層１６は、例えば、シリコン酸化膜、シリコン窒化膜またはこれらの積層膜で構成することができる。

　ソース電極１７Ｓ及びドレイン電極１７Ｄは、保護膜１９によって被覆される。保護膜１９は、例えばシリコン窒化膜などの電気絶縁性材料で構成される。保護膜１９は、活性層１５を含む素子部を外気から遮蔽するためのものである。保護膜１９には適宜の位置にソース／ドレイン電極１７Ｓ、１７Ｄを配線層２１と接続するための層間接続孔が設けられている。配線層２１は、トランジスタ１を図示しない周辺回路へ接続するためのもので、アルミニウム、銅などの金属膜で構成されている。

　次に、以上のように構成される本実施形態のトランジスタ１の製造方法について説明する。図２及び図３は、トランジスタ１の製造方法を説明する各工程の要部断面図である。

　まず、図２（Ａ）に示すように、基材１０の一表面にゲート電極１１を形成する。ゲート電極１１は、基材１０の表面に形成されたゲート電極膜を所定形状にパターニングすることによって形成される。

　次に、図２（Ｂ）に示すように、基材１０の表面に、ゲート電極１１を覆うようにゲート絶縁膜１４を形成する。ゲート絶縁膜１４の厚さは、例えば、２００ｎｍ～５００ｎｍである。

　続いて、図２（Ｃ）に示すように、ゲート絶縁膜１４の上に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系組成を有する薄膜（以下単に「ＩＧＺＯ膜」という。）１５Ｆを形成する。

　ＩＧＺＯ膜１５Ｆは、スパッタリング法によって形成される。スパッタリングターゲットとしては、一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され（ｘ、ｙ及びｚは整数）、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体の焼結体が用いられる。このターゲットを非酸化性雰囲気中でスパッタすることで、ＩＧＺＯ膜１５Ｆが形成される。

　上記スパッタリングターゲットは、Ｉｎ_２Ｏ_３、Ｇａ_２Ｏ_３及びＺｎＯの各成分の原料粉末を上記組成比で混合した焼結体で構成することができる。あるいは、上記各成分の焼結体をそれぞれ用いてもよい。この場合、スパッタチャンバ内において、これら３元のターゲットを同時にスパッタすることによって、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜を形成することができる。このとき、ターゲット毎にスパッタ条件あるいは放電条件を異ならせることで、酸化物半導体膜の成分比を調整することが可能となる。

　酸化物半導体は、含有する酸素量によって、電気伝導特性が大きく変化する。従来、酸化物半導体膜をスパッタリング法によって成膜する場合、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いるとともに、酸素を反応性ガスに用いた反応性スパッタリング法が用いられていた。この方法では、スパッタチャンバ内に導入する酸素ガスの流量を調整することで、形成される膜の酸化度が制御される。しかしながらこの方法では、基板の面内において均一に酸素を導入する必要があり、基板が大型化するにしたがって膜質の均一化を図ることが困難であった。

　そこで本実施形態では、スパッタチャンバ内に酸素を導入しないでターゲットをスパッタすることによって、膜質の均一性の高い酸化物半導体膜を形成するようにしている。そして、形成される酸化物半導体膜に酸素欠損が生じないように、ターゲットの組成範囲を上記のように規定し、目的とするトランジスタ特性を発現させるのに十分な活性層を形成するようにしている。

　なお、本実施形態のスパッタ方法は、スパッタチャンバ内に積極的に酸素を導入せずにスパッタ成膜するという趣旨である。したがって、チャンバ内に不可避的に残存する酸素の共存下での成膜処理は、当該スパッタ方法に含まれる。

　本実施形態によれば、面内において均質な酸化物半導体層を形成することが可能となり、基板（基材１０）の大型化にも容易に対応することが可能となる。また、上記ような雰囲気下で形成されるスパッタ膜は、ターゲットの組成と同一またはほぼ同一の組成を有する。上記のように成分比が規定されたターゲットをスパッタすることで成膜される酸化物半導体層は、そのままでは所定のトランジスタ特性が得られない。そこで、成膜された酸化物半導体層を上記温度範囲でアニール（熱処理）することより、当該酸化物半導体層の構造緩和が促され、所要のトランジスタ特性を発現させることが可能となる。

　スパッタの放電方式としては、ＤＣ放電、ＡＣ放電、ＲＦ放電のいずれでもよい。また、ターゲットの背面側に永久磁石を配置するマグネトロン放電方式を採用してもよい。ＩＧＺＯ膜１５Ｆは、基材１０を所定温度に加熱した状態で成膜されてもよいし、無加熱状態で成膜されてもよい。

　次に、図２（Ｄ）に示すように、ＩＧＺＯ膜１５Ｆの上にストッパ層１６を形成する。ストッパ層１６は、後述するソース電極及びドレイン電極を構成する金属膜のパターニング工程、及び、ＩＧＺＯ膜１５Ｆの不要領域をエッチング除去する工程において、ＩＧＺＯ膜のチャネル領域をエッチャントから保護するエッチング保護層として機能する。

　ストッパ層１６は、例えば、シリコン窒化膜で構成される。ストッパ層１６は、ＩＧＺＯ膜１５Ｆの上に成膜されたシリコン窒化膜を所定形状にパターニングすることによって形成される。ストッパ層１６の膜厚は特に限定されず、例えば、３０ｎｍ～３００ｎｍである。

　次に、図２（Ｅ）に示すように、ＩＧＺＯ膜１５Ｆ及びストッパ層１６を覆うように金属膜１７Ｆを形成する。金属膜１７Ｆは、典型的には、モリブデンやクロム、アルミニウム、銅等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。金属膜１７Ｆの厚さは特に限定されず、例えば、１００ｎｍ～５００ｎｍである。

　続いて、図３（Ａ）及び（Ｂ）に示すように、金属膜１７Ｆをパターニングする。金属膜１７Ｆのパターニング工程は、レジストマスク１８の形成工程（図３（Ａ））と、金属膜１７Ｆのエッチング工程（図３（Ｂ））とを有する。レジストマスク１８は、ストッパ層１６の直上領域と、個々のトランジスタの周辺領域とを開口させるマスクパターンを有する。レジストマスク１８の形成後、ウェットエッチング法によって、金属膜１７Ｆがエッチングされる。これにより、金属膜１７Ｆは、活性層１５とそれぞれ電気的に接続されるソース電極１７Ｓとドレイン電極１７Ｄとに分離される。

　ソース電極１７Ｓ及びドレイン電極１７Ｄの形成工程において、ストッパ層１６は、金属膜１７Ｆのエッチングストッパ層として機能する。すなわち、ストッパ層１６は、金属膜１７Ｆに対するエッチャント（例えばリン硝酢酸）からＩＧＺＯ膜１５Ｆを保護する機能を有する。ストッパ層１６は、ＩＧＺＯ膜１５Ｆのソース電極１７Ｓとドレイン電極１７Ｄとの間に位置する領域（以下「チャネル領域」という。）を覆うように形成されている。したがって、ＩＧＺＯ膜１５Ｆのチャネル領域は、金属膜１７Ｆのエッチング工程によっては影響を受けることはない。

　次に、図３（Ｂ）に示すように、レジストマスク１８をマスクとしてＩＧＺＯ薄膜１５Ｆをエッチングする。エッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。このＩＧＺＯ膜１５Ｆのエッチング工程により、ＩＧＺＯ膜１５Ｆは素子単位でアイソレーション化されるとともに、ＩＧＺＯ膜１５Ｆからなる活性層１５が形成される。

　このとき、ストッパ層１６は、チャネル領域に位置するＩＧＺＯ膜１５Ｆのエッチング保護膜として機能する。すなわち、ストッパ層１６は、ＩＧＺＯ膜１５Ｆに対するエッチャント（例えばシュウ酸系）からストッパ層１６直下のチャネル領域を保護する機能を有する。これにより、活性層１５のチャネル領域は、ＩＧＺＯ膜１５Ｆのエッチング工程によっては影響を受けることはない。

　ＩＧＺＯ膜１５Ｆのパターニング後、レジストマスク１８はアッシング処理等によってソース電極１７Ｓ及びドレイン電極１７Ｄから除去される。

　次に、図３（Ｃ）に示すように、基材１０の表面に、ソース電極１７Ｓ、ドレイン電極１７Ｄ、ストッパ層１６、活性層１５、ゲート絶縁膜１４を被覆するように保護膜（パッシベーション膜）１９が形成される。

　保護膜１９は、活性層１５を含むトランジスタ素子を外気から遮断することで、所定の電気的、材料的特性を確保するためのものである。保護膜１９としては、典型的には、シリコン酸化膜（ＳｉＯ₂）、シリコン窒化膜（ＳｉＮｘ）等の酸化膜又は窒化膜で構成され、例えば、ＣＶＤ法、スパッタリング法によって形成される。保護膜１９の厚さは特に限定されず、例えば、２００ｎｍ～５００ｎｍである。

　続いて、図３（Ｃ）に示すように、保護膜１９にソース／ドレイン電極と連通するコンタクトホール１９ａを形成する。この工程は、保護膜１９の上にレジストマスクを形成する工程と、レジストマスクの開口部から露出する保護膜１９をエッチングする工程と、レジストマスクを除去する工程とを有する。

　コンタクトホール１９ａの形成は、ドライエッチング法が採用されるが、ウェットエッチング法が採用されてもよい。また、図示は省略しているが、任意の位置にソース電極１７Ｓと連絡するコンタクトホールも同様に形成される。

　次に、図３（Ｄ）に示すように、コンタクトホール１９ａを介してソース／ドレイン電極にコンタクトする透明導電膜２１を形成する。この工程は、透明導電膜膜２１を形成する工程と、透明導電膜２１の上にレジストマスクを形成する工程と、レジストマスクで覆われていない透明導電膜２１をエッチングする工程と、レジストマスクを除去する工程とを有する。

　透明導電膜２１は、典型的には、ＩＴＯ膜やＩＺＯ膜で構成され、例えば、スパッタ法、ＣＶＤ法によって形成される。透明導電膜２１のエッチングは、ウェットエッチング法が採用されるが、これに限られず、ドライエッチング法が採用されてもよい。

　図３（Ｄ）に示す透明導電膜２１の形成されたトランジスタ１は、その後、活性層１５の構造緩和を目的としたアニール工程（熱処理）が実施される。これにより、活性層１５のトランジスタ特性を向上させることができる。なお、このアニール工程は、活性層１５の成膜直後（例えばストッパ層１６の形成前）に実施されてもよい。

　アニール工程は、大気中、２００℃以上４００℃以下の温度で実施される。これにより、５桁以上のオン／オフ電流比を有するトランジスタ１を製造することができる。アニール温度が２００℃未満では、活性層１５の構造緩和作用を促進できず、５桁以上のオン／オフ電流比を確保することが困難となる。また、アニール温度が４００℃を超えると、耐熱性の観点から基材１０や基材１０上に形成される各種機能膜に対して材料的な制約が生じることがある。

　以上のように構成される本実施形態のトランジスタ１は、ソース電極１７Ｓとドレイン電極１７Ｄとの間に一定の順方向電圧（ソース－ドレイン電圧：Ｖｄｓ）が印加される。この状態において、ゲート電極１１とソース電極１７Ｓの間に閾値電圧（Ｖｔｈ）以上のゲート電圧（Ｖｇｓ）が印加されることで、活性層１５中にキャリア（電子、正孔）が生成されるとともに、ソース－ドレイン間の順方向電圧によって、ソース－ドレイン間に電流（ソース－ドレイン電流：Ｉｄｓ）が発生する。ゲート電圧が大きくなるほど、ソース－ドレイン電流（Ｉｄｓ）も大きくなる。

　このときのソース－ドレイン電流は、オン電流（on-state current）とも呼ばれ、活性層１５の移動度が高いほど、大きな電流値が得られる。本実施形態では、活性層１５が酸化物半導体で構成されているため、アモルファスシリコンで構成される活性層と比較して、移動度が高い。したがって、本実施形態によれば、オン電流値が高い電界効果トランジスタ１を得ることができる。

　一方、ゲート電極１１への印加電圧がオフ（０）の場合、ソース－ドレイン間に発生する電流は、ほとんどゼロとなる。このときのソース－ドレイン電流は、オフ電流（off-state current）とも呼ばれ、活性層１５の電気抵抗値とソース－ドレイン電圧とで決まる。オフ電流値が小さいほど、オン電流値とオフ電流値との比（オン－オフ電流比）が大きくなるため、トランジスタとしては良好な特性が得られることになる。

　本発明者らは、図１に示したトランジスタ構造において、活性層の構成を異ならせて作製した各種サンプルのトランジスタ特性（オン／オフ電流特性）を測定した。

　図４（Ａ）及び（Ｂ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の成分比を有するＩｎ－Ｇａ－Ｚｎ－Ｏ系ターゲットをスパッタリングすることで成膜されたＩＧＺＯ膜のトランジスタ特性を示す一実験結果である。図４（Ａ）は、成膜直後におけるＩＧＺＯ膜のトランジスタ特性を示し、図４（Ｂ）は、成膜後４００℃でアニール処理したＩＧＺＯ膜のトランジスタ特性を示している。スパッタ条件は、放電パワー（ＲＦ）８０Ｗ、アルゴン分圧０．８Ｐａ、アルゴン流量１００ｓｃｃｍとした。また、図中、◆は、酸素分圧０．００Ｐａの条件下で成膜したＩＧＺＯ膜（サンプル１）の実験結果を示し、■は、酸素分圧０．１５Ｐａの条件下で成膜したＩＧＺＯ膜（サンプル２）の実験結果を示している。

　図４（Ａ）に示すように、成膜直後に関しては、サンプル１は、サンプル２と比較して、ソースードレイン電流（Ｉｄｓ）の値が大きい。これは、サンプル１が非酸化性雰囲気で成膜されたものであるため、サンプル２に比べて酸化度が低く、活性層の導電率が高いことによる。また、各サンプルともにオン／オフ電流特性が発現しておらず、このままではトランジスタとして使用することが不可能である。

　そこで、図４（Ａ）に示したサンプル１、２を４００℃でアニール処理することにより、図４（Ｂ）に示したようなオン／オフ電流特性が発現することがわかる。アニール処理によりＩＧＺＯ膜の構造緩和が促進されることによる。さらに、サンプル１に比べて、サンプル２の方が高いオン／オフ電流比を示すことが確認された。図４（Ｂ）の結果から明らかなように、成分比が１：１：１のＩＧＺＯターゲットを使用する場合、酸素ガスの共存下でスパッタすることによって、オン／オフ電流特性に優れたトランジスタを作製することができる。

　一方、非酸化性雰囲気で成膜されるＩＧＺＯ膜のその成分比の違いによる特性の変化の一例を図５（Ａ）及び（Ｂ）に示す。本例では、Ｉｎ_２Ｏ_３ターゲットと、Ｇａ_２Ｏ_３ターゲットと、ＺｎＯターゲットをそれぞれスパッタチャンバ内に設置し、これらを同時にスパッタしたときに所定の成分比のＩＧＺＯ膜が得られるように、各ターゲットの放電パワーを制御した。

　図５（Ａ）は、成膜直後におけるＩＧＺＯ膜のトランジスタ特性を示している。図５（Ｂ）は、成膜後４００℃でアニール処理したＩＧＺＯ膜のトランジスタ特性を示している。図中、◆は、Ｉｎ／Ｇａ／Ｚｎ＝３５／３３／３２ａｔ％（放電パワー：１２０／１２０／１２０Ｗ）のＩＧＺＯ膜（サンプル３）の実験結果を示し、■は、Ｉｎ／Ｇａ／Ｚｎ＝２８／５７／１５ａｔ％（放電パワー：６０／１２０／４０Ｗ）のＩＧＺＯ膜（サンプル４）の実験結果を示している。スパッタ雰囲気は、アルゴン分圧０．８Ｐａ（流量１００ｓｃｃｍ）、酸素分圧０．００Ｐａとした。

　図５（Ａ）に示すように、成膜直後に関しては、何れのサンプルにも有効なトランジスタ特性は認められなかった。一方、図５（Ｂ）に示すように４００℃アニールの処理後は、何れのサンプルについてもオン電流値とオフ電流値の明確な違いが現れるが、サンプル３とサンプル４の特性の違いは顕著となる。サンプル４に関しては、オン／オフ電流比が５桁以上、移動度３．７６ｃｍ^２／Ｖ・ｓ、閾値電圧（Ｖｔｈ）は１．６６Ｖであった。

　Ｉｎ／Ｇａ／Ｚｎの成分比が概ね１：１：１であるサンプル３と比べると、サンプル４は、Ｇａの含有量が高い。つまり、Ｇａを他の成分よりも多く添加することにより、非酸化性雰囲気においても有効なトランジスタ特性を示すことが確認された。

　そこで、本発明者らは、ターゲットの組成比（成分比）を異ならせて非酸化性雰囲気中でスパッタ成膜した複数種のＩＧＺＯ膜を基に、図１に示した構造のトランジスタを作製し、これらのトランジスタ特性を評価した。評価に際しては、ＩＧＺＯ膜を３００℃及び４００℃でアニールしたサンプルについて、オン／オフ電流比（Ion/Ioff）と、移動度を測定した。

　測定の結果、アニール温度４００℃で５桁以上のオン／オフ電流比が得られた組成範囲を図６の状態図においてハッチングで示す。図６は、ＩｎＯ_１．５－ＧａＯ_１．５－ＺｎＯの三元系状態図である。図６において、ハッチングで示す領域の境界線が実線の場合は当該境界線が上記組成範囲に含まれるものとし、上記境界線が破線の場合は当該境界線が上記組成範囲に含まれないものとする。この境界線の線種の意味は、図７～図９においても同様とする。

　図６のハッチング領域Ｒ１は、ＩＧＺＯ膜の組成を一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表したときに、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満の範囲を示している。この領域Ｒ１の組成範囲を有するＩＧＺＯ膜は、４００℃のアニール処理を施すことで、５桁以上のオン／オフ電流比を有するトランジスタを構成することができる。

　ここで、Ｉｎ含有量が０（ｚ＝０）及びＺｎ含有量が０（ｘ＝０）の場合でも、５桁以上のオン／オフ電流比を得ることができる。領域Ｒ１に含まれるサンプルの成分比の一例（Ｃ１～Ｃ５）を以下に示す。
　サンプルＣ１＝Ｉｎ：Ｇａ：Ｚｎ（ｚ：ｙ：ｘ）＝０：１００：０
　サンプルＣ２＝Ｉｎ：Ｇａ：Ｚｎ＝２５．５：３４．７：３９．８
　サンプルＣ３＝Ｉｎ：Ｇａ：Ｚｎ＝８．８：２９．２：６２．０
　サンプルＣ４＝Ｉｎ：Ｇａ：Ｚｎ＝１３．１：７０．３：１６．６
　サンプルＣ５＝Ｉｎ：Ｇａ：Ｚｎ＝０：８０：２０

　比率ｚ／ｙが０．９以上では、Ｇａ_２Ｏ_３成分が不足して、トランジスタとして動作可能なオン／オフ電流比を得ることが困難である。また、比率ｘ／ｙが６．５以上では、ＺｎＯ成分が過剰となり、トランジスタとして動作可能なオン／オフ電流比を得ることが困難である。

　図７は、アニール温度３００℃で５桁以上のオン／オフ電流比が得られた組成範囲Ｒ２を示すＩｎＯ_１．５－ＧａＯ_１．５－ＺｎＯの三元系状態図である。図７のハッチング領域Ｒ２は、ＩＧＺＯ膜の組成を一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表したときに、比率ｚ／ｙが０以上０．５未満、かつ、比率ｘ／ｙが０より大きく６．５より小さい範囲を示している。この領域Ｒ２の組成範囲を有するＩＧＺＯ膜は、３００℃のアニール処理を施すことで、５桁以上のオン／オフ電流比を有するトランジスタを構成することができる。この領域Ｒ２に該当するサンプルとして、上記Ｃ１～Ｃ５のうち、サンプルＣ１、Ｃ３、Ｃ４及びＣ５が挙げられる。

　なお、サンプルＣ５に関しては、２００℃のアニール処理で５桁以上のオン／オフ電流比が得られることが確認されている。

　図８は、アニール温度３００℃で５桁以上のオン／オフ電流比と１ｃｍ^２／Ｖ・ｓ以上の移動度が得られた組成範囲Ｒ３を示すＩｎＯ_１．５－ＧａＯ_１．５－ＺｎＯの三元系状態図である。図８のハッチング領域Ｒ３は、ＩＧＺＯ膜の組成を一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表したときに、比率ｚ／ｙが０以上０．５未満、かつ、比率ｘ／ｙが０．３より大きく２．６より小さい範囲を示している。この領域Ｒ３の組成範囲を有するＩＧＺＯ膜は、３００℃のアニール処理を施すことで、５桁以上のオン／オフ電流比と１ｃｍ^２／Ｖ・ｓ以上の移動度を有するトランジスタを構成することができる。この領域Ｒ３に該当するサンプルとして、上記Ｃ１～Ｃ５のうち、サンプルＣ３が挙げられる。

　図９は、アニール温度４００℃で５桁以上のオン／オフ電流比と１ｃｍ^２／Ｖ・ｓ以上の移動度が得られた組成範囲Ｒ４を示すＩｎＯ_１．５－ＧａＯ_１．５－ＺｎＯの三元系状態図である。図９のハッチング領域Ｒ４は、ＩＧＺＯ膜の組成を一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表したときに、比率ｚ／ｙが０以上０．９未満、比率ｘ／ｙが０以上２．６未満、かつ、比率ｙ／（ｘ＋ｙ＋ｚ）が０．８未満の範囲を示している。この領域Ｒ４の組成範囲を有するＩＧＺＯ膜は、４００℃のアニール処理を施すことで、５桁以上のオン／オフ電流比と１ｃｍ^２／Ｖ・ｓ以上の移動度を有するトランジスタを構成することができる。この領域Ｒ４に該当するサンプルとして、上記Ｃ１～Ｃ５のうち、サンプルＣ２、Ｃ３及びＣ４が挙げられる。

　以上のように、本実施形態によれば、ターゲットの組成範囲を上記のように規定することによって、スパッタチャンバ内に酸素を導入することなく、５桁以上のオン／オフ電流比を有する薄膜トランジスタを製造することができる。

　また、スパッタチャンバ内に酸素を導入することなく所定のトランジスタ特性を有するトランジスタを製造することができるので、基板の面内における膜質の均一性を高めることができ、基板の大型化にも容易に対応することが可能である。

　以上、本発明の実施形態について説明したが、本発明はこれに限定されることはなく、本発明の技術的思想に基づいて種々の変形が可能である。

　例えば、以上の実施形態では、いわゆるボトムゲート型（逆スタガ型）のトランジスタを例に挙げて説明したが、トップゲート型（スタガ型）のトランジスタにも本発明は適用可能である。

　また、上述したトランジスタ１は、液晶ディスプレイや有機ＥＬディスプレイ等のアクティブマトリクス型表示パネル用のＴＦＴとして用いることができる。これ以外に、上記トランジスタ１は、各種半導体装置あるいは電子機器のトランジスタ素子として用いることができる。

　１…トランジスタ
　１０…基材
　１１…ゲート電極
　１４…ゲート絶縁膜
　１５…活性層
　１５Ｆ…ＩＧＺＯ膜
　１６…ストッパ層
　１７Ｓ…ソース電極
　１７Ｄ…ドレイン電極

Claims (12)

1. 　一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなるターゲットを非酸化性雰囲気中でスパッタすることで、前記組成範囲の酸化物半導体層を形成し、
   　前記酸化物半導体層を２００℃以上４００℃以下の温度で熱処理する
   　トランジスタの製造方法。
2. 　請求項１に記載のトランジスタの製造方法であって、
   　前記比率ｚ／ｙは、０以上０．５未満であり、
   　前記比率ｘ／ｙは、０より大きく６．５より小さい
   　トランジスタの製造方法。
3. 　請求項２に記載のトランジスタの製造方法であって、
   　前記比率ｚ／ｙは、０以上０．５未満であり、
   　前記比率ｘ／ｙは、０．３より大きく２．６より小さい
   　トランジスタの製造方法。
4. 　請求項１に記載のトランジスタの製造方法であって、
   　前記比率ｚ／ｙは、０以上０．９未満であり、
   　前記比率ｘ／ｙは、０以上２．６未満であり、
   　比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満である
   　トランジスタの製造方法。
5. 　ゲート電極と、
   　一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなる活性層と、
   　前記ゲート電極と前記活性層との間に形成されたゲート絶縁膜と、
   　前記活性層と電気的に接続されるソース電極及びドレイン電極と
   　を具備するトランジスタ。
6. 　請求項５に記載のトランジスタであって、
   　前記比率ｚ／ｙは、０以上０．５未満であり、
   　前記比率ｘ／ｙは、０より大きく６．５より小さい
   　トランジスタ。
7. 　請求項６に記載のトランジスタであって、
   　前記比率ｚ／ｙは、０以上０．５未満であり、
   　前記比率ｘ／ｙは、０．３より大きく２．６より小さい
   　トランジスタ。
8. 　請求項５に記載のトランジスタであって、
   　前記比率ｚ／ｙは、０以上０．９未満であり、
   　前記比率ｘ／ｙは、０以上２．６未満であり、
   　比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満である
   　トランジスタ。
9. 　一般式Ｚｎ_ｘＧａ_ｙＩｎ_zＯ_{（ｘ＋３ｙ／２＋３ｚ／２）}で表され、比率ｚ／ｙが０以上０．９未満、かつ、比率ｘ／ｙが０以上６．５未満である組成範囲を有する酸化物半導体からなるスパッタリングターゲット。
10. 　請求項９に記載のスパッタリングターゲットであって、
    　前記比率ｚ／ｙは、０以上０．５未満であり、
    　前記比率ｘ／ｙは、０より大きく６．５より小さい
    　スパッタリングターゲット。
11. 　請求項１０に記載のスパッタリングターゲットであって、
    　前記比率ｚ／ｙは、０以上０．５未満であり、
    　前記比率ｘ／ｙは、０．３より大きく２．６より小さい
    　スパッタリングターゲット。
12. 　請求項９に記載のスパッタリングターゲットであって、
    　前記比率ｚ／ｙは、０以上０．９未満であり、
    　前記比率ｘ／ｙは、０以上２．６未満であり、
    　比率ｙ／（ｘ＋ｙ＋ｚ）は、０．８未満である
    　スパッタリングターゲット。

Images