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WO2009104220A1 - プラズマディスプレイ装置 - Google Patents

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WO2009104220A1
WO2009104220A1 PCT/JP2008/000283 JP2008000283W WO2009104220A1 WO 2009104220 A1 WO2009104220 A1 WO 2009104220A1 JP 2008000283 W JP2008000283 W JP 2008000283W WO 2009104220 A1 WO2009104220 A1 WO 2009104220A1
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WO
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electrode
voltage
address
cell
bus
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PCT/JP2008/000283
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English (en)
French (fr)
Inventor
佐々木孝
高木彰浩
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes

Definitions

  • the present invention relates to a plasma display device.
  • the plasma display device has a plasma display panel (PDP) and a drive unit for driving the PDP.
  • a PDP is composed of two glass substrates (a front glass substrate and a back glass substrate) bonded together, and displays an image by generating a discharge in a space (discharge space) formed between the glass substrates. To do.
  • the cells corresponding to the pixels in the image are self-luminous, and are coated with phosphors that generate red, green, and blue visible light in response to ultraviolet rays generated by discharge.
  • the rear glass substrate has a partition wall coated with the above-described phosphor, and the inner surface of the front glass substrate is covered with a protective layer that protects the dielectric layer from electric discharge.
  • the protective layer is formed of a material having high secondary electron emission characteristics due to cation collisions in order to easily generate discharge.
  • a field for displaying one screen includes, for example, a plurality of subfields having a reset period, an address period, and a sustain period.
  • a PDP having a three-electrode structure having an X electrode, a Y electrode, and an address electrode displays an image, for example, by generating a sustain discharge between the X electrode and the Y electrode during the sustain period.
  • a cell that generates a sustain discharge (a cell to be lit) is selected by generating an address discharge selectively between the Y electrode and the address electrode in the address period.
  • An object of the present invention is to reduce the scale of a drive circuit for generating a sustain discharge between an X electrode and a Y electrode in a PDP device having a PDP in which three electrodes are provided on a front glass substrate.
  • the plasma display device has a plasma display panel (PDP) and a drive unit that drives the PDP.
  • the PDP has a first substrate and a second substrate that face each other through a discharge space.
  • a plurality of first bus electrodes and second bus electrodes extending in the first direction and spaced from each other are provided on the surface of the first substrate facing the second substrate.
  • On the surface of the second substrate facing the first substrate a plurality of partition walls extending in the second direction intersecting the first direction and arranged at intervals are provided.
  • the cell is formed in a region surrounded by first and second bus electrodes that make a pair with each other and a partition wall adjacent to each other.
  • Each cell is provided with first and second display electrodes that protrude from the first and second bus electrodes toward the second and first bus electrodes, respectively.
  • the first display electrode is adjacent to one of the partition walls constituting the cell
  • the second display electrode is disposed between the other of the partition walls constituting the cell and the first display electrode
  • the tip is first. It is located on the first bus electrode side from the tip of the display electrode.
  • the first bus electrode and the first display electrode constitute a first electrode
  • the second bus electrode and the second display electrode constitute a second electrode.
  • the dielectric layer covering the first and second electrodes it extends in the second direction through each cell and is arranged between the other of the partition walls constituting the cell and the second display electrode.
  • a plurality of address electrodes are provided.
  • the drive unit has a first drive circuit and a second drive circuit.
  • the first drive circuit alternately applies the first voltage and the second voltage to the first electrode during a sustain period in which a sustain discharge is generated between the first and second electrodes of the cell to be lit.
  • the scale of a drive circuit for generating a sustain discharge between the X electrode and the Y electrode can be reduced.
  • FIG. 3 is a diagram illustrating an example of a subfield discharging operation for displaying an image on the PDP illustrated in FIG. 2. It is a figure which shows another example of the discharge operation
  • FIG. 1 shows an embodiment of the present invention.
  • a plasma display device (hereinafter also referred to as a PDP device) includes a plasma display panel 10 having a square plate shape (hereinafter also referred to as a PDP), an optical filter 20 provided on the image display surface 16 side (light output side) of the PDP 10, A front housing 30 disposed on the image display surface 16 side of the PDP 10, a rear housing 40 and a base chassis 50 disposed on the back surface 18 side of the PDP 10, and attached to the rear housing 40 side of the base chassis 50 to drive the PDP 10.
  • the PDP 10 includes a front substrate portion 12 that constitutes the image display surface 16 and a rear substrate portion 14 that faces the front substrate portion 12.
  • a discharge space (cell) (not shown) is formed between the front substrate portion 12 and the rear substrate portion 14.
  • the front substrate unit 12 and the back substrate unit 14 are formed of, for example, a glass substrate.
  • the optical filter 20 is affixed to a protective glass (not shown) attached to the opening 32 of the front housing 30.
  • the optical filter 20 may have a function of shielding electromagnetic waves.
  • the optical filter 20 may be directly attached to the image display surface 16 side of the PDP 10 instead of the protective glass.
  • FIG. 2 shows details of the main part of the PDP 10 shown in FIG.
  • An arrow D1 in the drawing indicates the first direction D1
  • an arrow D2 indicates the second direction D2 orthogonal to the first direction D1 in a plane parallel to the image display surface.
  • the discharge space DS is formed between the front substrate portion 12 and the rear substrate portion 14 (more specifically, the concave portion of the rear substrate portion 14).
  • the front substrate portion 12 is provided to extend in the first direction D1 on the surface (lower side in the drawing) of the glass substrate FS (first substrate) facing the glass substrate RS (second substrate).
  • a plurality of X bus electrodes Xb (first bus electrodes) and Y bus electrodes Yb (second bus electrodes) arranged at intervals are provided.
  • an X transparent electrode Xt (first display electrode) extending in the second direction D2 from the X bus electrode Xb to the Y bus electrode Yb is connected to the X bus electrode Xb.
  • a Y transparent electrode Yt (second display electrode) extending in the second direction D2 from the Y bus electrode Yb to the X bus electrode Xb is connected to the Y bus electrode Yb.
  • the X transparent electrode Xt and the Y transparent electrode Yt face each other along the second direction D2.
  • the X bus electrode Xb and the Y bus electrode Yb are opaque electrodes formed of a metal material or the like, and the X transparent electrode Xt and the Y transparent electrode Yt are transparent that transmit visible light formed of an ITO film or the like.
  • the X electrode XE first electrode, sustain electrode
  • the Y electrode YE second electrode, scan electrode
  • a discharge is repeatedly generated between the X electrode XE and the Y electrode YE paired with each other (more specifically, between the X transparent electrode Xt and the Y transparent electrode Yt).
  • the transparent electrodes Xt and Yt may be disposed on the entire surface between the bus electrodes Xb and Yb to which the transparent electrodes Xt and Yt are connected and the glass substrate FS.
  • the electrodes for example, the first and second display electrodes
  • the transparent electrodes Xt and Yt are formed of the same material (metal material or the like) as the bus electrodes Xb and Yb, instead of the transparent electrodes Xt and Yt, Good.
  • the electrodes Xb, Xt, Yb, Yt are covered with the dielectric layer DL.
  • the dielectric layer DL is an insulating film such as a silicon dioxide film formed by a CVD method.
  • a plurality of address electrodes AE extending in a direction orthogonal to the bus electrodes Xb and Yb (second direction D2) are provided on the dielectric layer DL (lower side in the figure).
  • the PDP of this embodiment has three electrodes (electrodes XE, YE, AE) on the front substrate portion 12.
  • the address electrode AE and the dielectric layer DL are covered with a protective layer PL.
  • the protective layer PL is formed of an MgO film having high secondary electron emission characteristics due to cation collision in order to easily generate discharge.
  • the back substrate portion 14 facing the front substrate portion 12 through the discharge space DS is formed in parallel with each other on the glass base RS and extends in a direction (second direction D2) orthogonal to the bus electrodes Xb and Yb. It has a partition wall (barrier rib) BR. That is, the barrier ribs BR are provided on the surface of the glass substrate RS that faces the glass substrate FS, extend in the second direction D2 that intersects the first direction D1, and are arranged at intervals.
  • a partition wall BR constitutes a side wall of the cell. Further, visible light of red (R), green (G), and blue (B) is generated on the side surface of the partition wall BR and the glass substrate RS between the adjacent partition walls BR by being excited by ultraviolet rays. Phosphors PHr, PHg, and PHb are respectively applied.
  • One pixel of the PDP 10 is composed of three cells that generate red, green, and blue light.
  • one cell (one color pixel) is formed in a region surrounded by the bus electrodes Xb and Yb and the partition wall BR as shown in FIG. 3 to be described later.
  • the PDP 10 is configured by arranging cells in a matrix to display an image and alternately arranging a plurality of types of cells that generate light of different colors.
  • a display line is constituted by cells formed along the bus electrodes Xb and Yb.
  • the PDP 10 is configured by bonding the front substrate portion 12 and the rear substrate portion 14 so that the protective layer PL and the partition wall BR are in contact with each other, and enclosing a discharge gas such as Ne or Xe in the discharge space DS.
  • FIG. 3 shows an outline of the PDP 10 shown in FIG.
  • FIG. 3 shows the state of the electrodes Xb, Xt, Yb, Yt, AE and the partition wall BR as viewed from the image display surface side (upper side in FIG. 2).
  • the meanings of the arrows in the figure are the same as those in FIG.
  • the bus electrodes Xb and Yb are formed in parallel along the first direction D1, and are alternately arranged along the second direction D2.
  • the cell C1 is formed in a region (region surrounded by a broken line in the figure) surrounded by the bus electrodes Xb and Yb that make a pair with each other and the pair of adjacent barrier ribs BR.
  • the transparent electrode Xt and the address electrode AE are disposed adjacent to one and the other of the partition walls BR on both sides of the cell C1, respectively, and the transparent electrode Yt is formed between the address electrode AE and the transparent electrode Xt. Arranged between.
  • the transparent electrode Xt is provided for each cell C1, protrudes from the bus electrode Xb toward the bus electrode Yb that forms a pair with the bus electrode Xb, and the partition BR on both sides of the cell C1 (the partition BR constituting the cell C1). It is arranged adjacent to one side.
  • the transparent electrode Yt is provided for each cell C1, protrudes from the bus electrode Yb toward the bus electrode Xb paired with the bus electrode Yb, and is formed on both sides of the partition BR (the partition BR constituting the cell C1) of the cell C1. It arrange
  • the tip E1 of the transparent electrode Xt is located closer to the bus electrode Yb than the tip E2 of the transparent electrode Yt.
  • the tip E2 of the transparent electrode Yt is located closer to the bus electrode Xb than the tip E1 of the transparent electrode Xt.
  • the address electrode AE extends in the second direction D2 through each cell C1, and is disposed between the other of the partition walls BR on both sides of the cell C1 (the one where the transparent electrode Xt is not adjacent) and the transparent electrode Yt.
  • the address electrode AE may be disposed at a position partially overlapping the partition wall BR, or may be disposed at a position partially overlapping the transparent electrode Yt. That is, the address electrode AE is disposed at a position away from the transparent electrode Xt and close to the transparent electrode Yt.
  • the distance S1 between the address electrode AE and the transparent electrode Xt is larger than the distance S2 between the address electrode AE and the transparent electrode Yt.
  • the distance S3 between the transparent electrode Xt of one cell C1 and the address electrode AE of the other cell C1 is equal to the transparent electrode Yt and address electrode adjacent to each other in the cell C1. It is larger than the distance S2 with AE.
  • the address electrode AE of the other cell C1 is larger than the distance S2 between the transparent electrode Yt of one cell C1 and the address electrode AE of one cell C1.
  • Each of the distances S1, S2, and S3 is a distance including the thickness of the dielectric layer DL shown in FIG.
  • the interwiring capacitance between the address electrode AE and the transparent electrode Xt can be made smaller than the interwiring capacitance between the address electrode AE and the transparent electrode Yt. That is, in this embodiment, the inter-wiring capacitance between the address electrode AE and the transparent electrode Xt can be reduced by making the distances S1 and S3 larger than the distance S2. As a result, in this embodiment, power consumption of a circuit for driving the transparent electrode Xt (sustain electrode XE) (for example, an X driver XDRV in FIG. 4 described later) can be reduced.
  • the transparent electrode Yt faces both the address electrode AE and the transparent electrode Xt. Therefore, an address discharge can be generated between the address electrode AE and the transparent electrode Yt of the cell C1 of interest by applying a voltage between the address electrode AE and the scan electrode YE of the cell C1 of interest. Further, by applying a voltage between the sustain electrode XE and the scan electrode YE, a sustain discharge can be generated between the transparent electrode Xt and the transparent electrode Yt of the cell C1 selected by the address discharge.
  • the address electrode AE is disposed at a position away from the transparent electrode Yt of the cell C1 adjacent to the address electrode AE via the partition wall BR. For this reason, when an address discharge is generated between the address electrode AE and the transparent electrode Yt of the target cell C1, it is possible to prevent erroneous discharge from occurring in the cells C1 other than the target cell C1.
  • FIG. 4 shows an outline of the circuit unit 60 shown in FIG. In FIG. 4, the description of the voltage applied to the electrodes YE and AE in the reset period RST shown in FIG.
  • the circuit unit 60 includes an X driver XDRV (first drive circuit), a Y driver YDRV (second drive circuit), an address driver ADRV (third drive circuit), a power supply unit PWR, and a control unit CNT.
  • the drivers XDRV, YDRV, and ADRV operate as a drive unit that drives the PDP 10.
  • the X driver XDRV commonly applies a sustain pulse (voltages Vs, ⁇ Vs) to the bus electrode Xb in a sustain period SUS shown in FIG.
  • the Y driver YDRV maintains the bus electrode Yb at a common constant voltage (for example, ground voltage) in the sustain period SUS shown in FIG. 5, and generates a scan pulse (voltage Vsc) in the address period ADR shown in FIG. It is selectively applied to the bus electrode Yb.
  • the address driver ADRV selectively applies an address pulse (a waveform voltage returning from the voltage Vsa to the voltage Vsa via the ground voltage) to the address electrode AE in the address period ADR shown in FIG.
  • the power supply unit PWR generates power supply voltages Vs, -Vs, Vsc, Vsa, etc. to be supplied to the drivers XDRV, YDRV, ADRV.
  • the control unit CNT controls operations of the drivers XDRV, YDRV, and ADRV.
  • the control unit CNT selects a subfield to be used based on the image data R0-7, G0-7, and B0-7, and outputs control signals YCNT, XCNT, and ACNT to the drivers YDRV, XDRV, and ADRV.
  • the subfield is a field obtained by dividing one field for displaying one screen of the PDP 10, and the number of sustain discharges is set for each subfield.
  • a multi-tone image is displayed by selecting a subfield to be used for each cell C1 constituting the pixel.
  • FIG. 5 shows an example of the discharge operation of the subfield SF for displaying an image on the PDP 10 shown in FIG.
  • the star in the figure indicates the occurrence of discharge.
  • each subfield SF has a reset period RST, an address period ADR, and a sustain period SUS.
  • the address period ADR is a period for selecting the cell C1 to be lit from all the cells C1 of the PDP
  • the sustain period SUS is a period for generating a sustain discharge between the sustain electrode XE and the scan electrode YE of the cell C1 to be lit. is there.
  • the waveform voltages of the electrodes XE, YE, and AE shown in FIG. 5 are respectively applied to the electrodes XE, YE, and AE by the drivers XDRV, YDRV, and ADRV shown in FIG.
  • a predetermined voltage (the ground voltage GND in the drawing) is applied to the sustain electrode XE (the bus electrode Xb and the transparent electrode Xt), and a negative write voltage (write blunt wave) that gently falls is scanned.
  • the positive voltage Vsa is applied to the address electrode AE (FIG. 5A).
  • wall charges are accumulated in the electrodes XE, YE, and AE, respectively, while suppressing the light emission of the cell.
  • negative wall charges, positive wall charges, and negative wall charges are accumulated in sustain electrode XE, scan electrode YE, and address electrode AE, respectively.
  • sustain electrode XE is maintained at ground voltage GND, and a positive adjustment voltage (adjusted blunt wave) that gradually increases is applied to scan electrode YE, and ground voltage GND is applied to address electrode AE (FIG. 5). (B)).
  • the maximum value of the adjustment voltage is a voltage lower than the voltage Vs.
  • the sustain electrode XE is maintained at the ground voltage GND, and the positive voltage Vsa is applied to the address electrode AE (FIG. 5C). Then, a scan pulse (voltage Vsc) serving as an anode during address discharge is applied to the scan electrode YE, and an address pulse (ground voltage GND) serving as a cathode during address discharge is applied to the address electrode AE corresponding to the lighted cell. (FIG. 5D).
  • a discharge is temporarily generated between the scan electrode YE and the address electrode AE (address discharge), and this discharge is used as a trigger to temporarily stop between the sustain electrode XE and the scan electrode YE. Discharge (address discharge) occurs. Thereby, a cell to be lit in the sustain period SUS is selected.
  • the sustain electrode XE becomes a cathode with respect to the scan electrode YE at the time of address discharge by the ground voltage GND lower than the voltage Vsc.
  • the address electrode AE becomes a cathode with respect to the scanning electrode YE at the time of address discharge by a ground voltage GND (address pulse which becomes a cathode at the time of address discharge) lower than the voltage Vsc. That is, the scan electrode YE becomes an anode with respect to the sustain electrode XE and the address electrode AE at the time of address discharge by the voltage Vsc (a scan pulse that becomes an anode at the time of address discharge). For this reason, in the cell selected by the address discharge, positive and negative wall charges are accumulated in the sustain electrode XE and the scan electrode YE, respectively.
  • the voltage Vsc of the scan pulse is higher than the maximum value of the adjustment voltage.
  • the amplitude of the address pulse (voltage Vsa ⁇ ground voltage GND) can be reduced, and the driving power of the drive circuit (for example, the driver ADRV shown in FIG. 4 described above) for applying a voltage to the address electrode AE can be reduced.
  • the voltage difference between the voltage Vsc and the voltage Vsa is smaller than the discharge start voltage (the lowest voltage that causes discharge) between the address electrode AE and the scan electrode YE.
  • the sustain electrode XE is maintained at a predetermined voltage (ground voltage GND).
  • the design of the drive circuit for example, the driver XDRV shown in FIG. 4 described above
  • the drive circuit for example, the driver XDRV shown in FIG. 4 described above
  • a positive sustain pulse (first voltage, voltage Vs) is applied to the sustain electrode XE, and a constant voltage Vb that is an intermediate voltage between the voltage Vs and the voltage ⁇ Vs is applied to the scan electrode YE.
  • the ground voltage GND is applied to the address electrode AE (FIG. 5 (f)).
  • the voltage Vb is the ground voltage GND that is an average value of the voltage Vs and the voltage ⁇ Vs.
  • the voltage Vb may be a constant voltage having a voltage value between the voltage Vs and the voltage ⁇ Vs.
  • the voltage between the sustain electrode XE and the scan electrode YE is the voltage It becomes larger than Vs.
  • the voltage between sustain electrode XE and scan electrode YE becomes larger than the discharge start voltage between sustain electrode XE and scan electrode YE, and discharge (sustain discharge) occurs between sustain electrode XE and scan electrode YE. appear.
  • negative and positive wall charges are accumulated in the sustain electrode XE to which the voltage Vs is applied and the scan electrode YE to which the ground voltage GND is applied, respectively.
  • a negative sustain pulse (second voltage, voltage ⁇ Vs) is applied to the sustain electrode XE, and the scan electrode YE and the address electrode AE are maintained at the ground voltage GND (FIG. 5G).
  • the negative and positive wall charges are accumulated in the sustain electrode XE and the scan electrode YE, respectively.
  • the voltage between the electrodes YE becomes larger than the discharge start voltage.
  • the scan electrode YE is maintained at the voltage Vb (for example, the ground voltage GND) during the sustain period SUS.
  • Vb for example, the ground voltage GND
  • a drive circuit for applying a voltage to the scan electrode YE for example, the driver YDRV shown in FIG. 4 described above.
  • the circuit on the scan electrode YE side of the drive circuit for generating the sustain discharge may have a simple configuration in which a switch is provided between each bus electrode Yb and the ground line. That is, in this embodiment, the scale of the drive circuit for generating the sustain discharge between the sustain electrode XE and the scan electrode YE can be reduced, and the manufacturing cost can be reduced.
  • a drive method in which a constant voltage is applied to the sustain electrode XE and a sustain pulse is applied to the scan electrode YE was considered in the course of the present invention.
  • a drive circuit for generating a sustain discharge in order to drive the scan electrode YE having a large inter-wiring capacitance for example, the inter-wiring capacitance between the address electrode AE and the transparent electrode Yt described with reference to FIG. 3). Power consumption increases.
  • each inter-wiring capacitance has the configuration shown in FIG.
  • the capacitance between the address electrodes AE and the transparent electrode Xt may become larger than the inter-wiring capacitance. In this case, even if the sustain pulse is applied to only one of the sustain electrode XE and the scan electrode YE, the power consumption of the drive circuit for generating the sustain discharge is large.
  • the scan electrode YE having a large inter-wiring capacitance is maintained at a constant voltage (for example, the ground voltage GND), and the inter-wiring capacitance (for example, the address electrode AE described in FIG. 3). Only the sustain electrode XE having a small capacitance between the transparent electrodes Xt) is driven. For this reason, in this embodiment, the power consumption of the drive circuit (for example, the drivers XDRV and YDRV shown in FIG. 4 described above) for generating the sustain discharge can be reduced.
  • the scan electrode YE is maintained at the constant voltage Vb (for example, the ground voltage GND), and the sustain pulse is applied to the sustain electrode XE. Accordingly, in this embodiment, since it is not necessary to provide a circuit for applying a sustain pulse to the scan electrode YE, the scale of the drive circuit for generating a sustain discharge between the sustain electrode XE and the scan electrode YE can be reduced. . As a result, in this embodiment, the manufacturing cost can be reduced.
  • the inter-wiring capacitance of the sustain electrode XE to which the sustain pulse is applied is smaller than the inter-wiring capacitance of the scanning electrode YE maintained at the constant voltage Vb (for example, the ground voltage GND).
  • Vb for example, the ground voltage GND
  • one pixel includes three cells (red (R), green (G), and blue (B)) has been described.
  • the present invention is not limited to such an embodiment.
  • one pixel may be composed of four or more cells.
  • one pixel may be composed of cells that generate colors other than red (R), green (G), and blue (B), and one pixel may be red (R), green (G), A cell that generates a color other than blue (B) may be included.
  • the second direction D2 may intersect the first direction D1 in a substantially perpendicular direction (for example, 90 ° ⁇ 5 °). Also in this case, the same effect as the above-described embodiment can be obtained.
  • the scan pulse (voltage Vsc) serving as the anode during address discharge and the address pulse (ground voltage GND) serving as the cathode during address discharge are applied to the scan electrode YE and the address electrode AE, respectively.
  • An example was described.
  • the present invention is not limited to such an embodiment.
  • a scan pulse (voltage -Vsc2) that becomes a cathode during address discharge and an address pulse (voltage Vsa2) that becomes an anode during address discharge are applied to the scan electrode YE and the address electrode AE.
  • Each may be applied. Also in this case, the same effect as the above-described embodiment can be obtained.
  • FIG. 6 shows another example of the discharge operation of the subfield for displaying an image on the PDP 10 shown in FIG.
  • the polarity of the voltage applied between the scan electrode YE and the address electrode AE and the polarity of the voltage applied between the scan electrode YE and the sustain electrode XE are the same as the waveform shown in FIG. It is different. Detailed description of the same operations as those in FIG. 5 described above will be omitted.
  • the meanings of stars and X in the figure are the same as in FIG.
  • the ground voltage GND is applied to each of the sustain electrode XE and the address electrode AE, and a positive write voltage (write blunt wave) that gradually increases is applied to the scan electrode YE (FIG. 6 (a2)).
  • a positive write voltage write blunt wave
  • the sustain electrode XE and the address electrode AE are maintained at the ground voltage GND, and a negative adjustment voltage (adjustment blunt wave) that gradually decreases is applied to the scan electrode YE (FIG. 6 (b2)).
  • a negative adjustment voltage adjustment blunt wave
  • the amount of wall charges accumulated in sustain electrode XE, scan electrode YE, and address electrode AE can be adjusted.
  • the minimum value of the adjustment voltage is a voltage higher than the voltage ⁇ Vs.
  • the sustain electrode XE and the address electrode AE are maintained at the ground voltage GND, and a negative bias voltage is applied to the scan electrode YE (FIG. 6 (c2)). Then, a scan pulse (voltage -Vsc2) serving as a cathode during address discharge is applied to the scan electrode YE, and an address pulse (voltage Vsa2) serving as an anode during address discharge is applied to the address electrode AE corresponding to the lighted cell. (FIG. 6 (d2)).
  • the scan pulse voltage ⁇ Vsc2 is lower than the minimum value of the adjustment voltage.
  • a discharge is temporarily generated between the scan electrode YE and the address electrode AE (address discharge), and this discharge is used as a trigger to temporarily stop between the sustain electrode XE and the scan electrode YE.
  • Discharge (address discharge) occurs. Thereby, a cell to be lit in the sustain period SUS is selected.
  • the address discharge negative and positive wall charges are accumulated in the sustain electrode XE and the scan electrode YE, respectively.
  • the second address pulse (ground voltage GND) indicated by the waveform of the address electrode AE is applied to select a cell of another display line (FIG. 6 (e2)).
  • a negative sustain pulse (first voltage, voltage ⁇ Vs) is applied to the sustain electrode XE, and a constant voltage Vb having a voltage value between the voltage Vs and the voltage ⁇ Vs is scanned.
  • the voltage is applied to the electrode YE, and the ground voltage GND is applied to the address electrode AE (FIG. 6 (f2)).
  • the voltage Vb is a ground voltage GND that is intermediate between the voltage Vs and the voltage ⁇ Vs.
  • a positive sustain pulse (second voltage, voltage Vs) is applied to the sustain electrode XE, and the scan electrode YE and the address electrode AE are maintained at the ground voltage GND (FIG. 6 (g2)).
  • Vs positive sustain pulse
  • the scan electrode YE and the address electrode AE are maintained at the ground voltage GND (FIG. 6 (g2)).
  • the sustain pulses (voltage -Vs, voltage Vs) having different polarities with respect to the voltage Vb (ground voltage GND) are alternately applied to the sustain electrodes XE (FIG. 6 (f2, g2)).
  • the discharge of the cells that are lit during the sustain period SUS (sustain discharge) is repeated.
  • a negative erasing pulse that gradually falls is applied to the sustain electrode XE (FIG. 6 (h2)).
  • a discharge is generated to reduce the wall charge of only the lit cell, and the amount of wall charge of the lit cell is reduced.
  • the power supply unit PWR shown in FIG. 4 generates the power supply voltages Vsc2 and Vsa2 instead of the power supply voltages Vsc and Vsa.
  • the drivers XDRV, YDRV, and ADRV shown in FIG. 4 are the waveforms of the electrodes XE, YE, and AE shown in FIG. 6 instead of the waveform voltages of the electrodes XE, YE, and AE shown in FIG. A voltage is applied to each of the electrodes XE, YE, and AE. Also in this case, the same effect as the above-described embodiment can be obtained.
  • the present invention can be applied to a plasma display device.

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Abstract

　プラズマディスプレイ装置は、互いに対向する第１基板および第２基板を有するプラズマディスプレイパネルと、駆動部とを有している。第１バス電極と第１表示電極とにより構成される第１電極、第２バス電極と第２表示電極とにより構成される第２電極、誘電体層および第１バス電極と交差するアドレス電極が第１基板上に設けられ、アドレス電極に沿う隔壁が第２基板上に設けられている。例えば、アドレス電極は、第１および第２表示電極のうち、第２表示電極に隣接して配置されている。駆動部は、サステイン放電を発生させる際に、第１電圧および第２電圧を第１電極に交互に印加する第１駆動回路と、第１電圧と第２電圧との間の電圧値を有する定電圧を第２電極に印加する第２駆動回路とを有している。この結果、サステイン放電を発生させるための駆動回路を小さくできる。

Description

プラズマディスプレイ装置
　本発明は、プラズマディスプレイ装置に関する。
　プラズマディスプレイ装置（ＰＤＰ装置）は、プラズマディスプレイパネル（ＰＤＰ）とＰＤＰを駆動する駆動部を有している。ＰＤＰは、２枚のガラス基板（前面ガラス基板および背面ガラス基板）を互いに貼り合わせて構成されており、ガラス基板の間に形成される空間（放電空間）に放電を発生させることで画像を表示する。画像における画素に対応するセルは、自発光型であり、放電により発生する紫外線を受けて赤、緑、青の可視光を発生する蛍光体が塗布されている。
　一般的に、背面ガラス基板は、上述の蛍光体が塗布された隔壁を有し、前面ガラス基板の内側の表面は、放電から誘電体層を保護する保護層に覆われている。なお、保護層は、放電を発生しやすくするために、陽イオンの衝突による２次電子の放出特性の高い材料で形成される。ＰＤＰでは、画像を多階調で表示するために、１画面を表示するためのフィールドは、例えば、リセット期間、アドレス期間およびサステイン期間を有する複数のサブフィールドで構成される。
　Ｘ電極、Ｙ電極間およびアドレス電極を有する３電極構造のＰＤＰは、例えば、サステイン期間に、Ｘ電極およびＹ電極間でサステイン放電を発生させることで、画像を表示する。なお、サステイン放電を発生させるセル（点灯させるセル）は、アドレス期間において、Ｙ電極およびアドレス電極間で選択的にアドレス放電を発生させることにより、選択される。
　近年、Ｘ電極およびＹ電極とアドレス電極の３電極を前面ガラス基板に配置したＰＤＰが提案されている（例えば、特許文献１参照）。
特開２００５－１１６５０８号公報
　特許文献１のＰＤＰでは、サステイン期間にＸ電極およびＹ電極間でサステイン放電を発生させるために、Ｘ電極にサステインパルスを印加するための駆動回路とＹ電極にサステインパルスを印加するための駆動回路とをそれぞれ有している。このため、Ｘ電極およびＹ電極間でサステイン放電を発生させるための駆動回路の規模が大きくなり、製造コストが増加する。
　本発明の目的は、前面ガラス基板に３電極が設けられたＰＤＰを有するＰＤＰ装置において、Ｘ電極およびＹ電極間でサステイン放電を発生させるための駆動回路の規模を小さくすることである。
　プラズマディスプレイ装置は、プラズマディスプレイパネル（ＰＤＰ）と、ＰＤＰを駆動する駆動部とを有している。ＰＤＰは、放電空間を介して互いに対向する第１基板および第２基板を有している。第１基板の第２基板に対向する面上には、第１方向に延在し、互いに間隔を置いて配置された複数の第１バス電極および第２バス電極が設けられている。第２基板の第１基板に対向する面上には、第１方向と交差する第２方向に延在し、間隔を置いて配置された複数の隔壁が設けられている。例えば、セルは、互いに対をなす第１および第２バス電極と互いに隣接する隔壁とで囲われる領域に形成される。そして、各セルには、第１および第２バス電極から第２および第１バス電極に向けてそれぞれ突出する第１および第２表示電極が設けられている。例えば、第１表示電極は、セルを構成する隔壁の一方に隣接し、第２表示電極は、セルを構成する隔壁の他方と第１表示電極との間に配置され、かつ、先端が第１表示電極の先端より第１バス電極側に位置している。そして、第１バス電極と第１表示電極とにより第１電極が構成され、第２バス電極と第２表示電極とにより第２電極が構成される。さらに、第１および第２電極を覆う誘電体層上には、各セル内を通って第２方向に延在し、セルを構成する隔壁の他方と第２表示電極との間に配置される複数のアドレス電極が設けられている。また、駆動部は、第１駆動回路および第２駆動回路を有している。例えば、第１駆動回路は、点灯させるセルの第１および第２電極間でサステイン放電を発生させるサステイン期間に、第１電圧および第２電圧を第１電極に交互に印加し、第２駆動回路は、サステイン期間に、第１電圧と第２電圧との間の電圧値を有する定電圧を第２電極に印加する。
　本発明では、前面ガラス基板に３電極が設けられたＰＤＰを有するＰＤＰ装置において、Ｘ電極およびＹ電極間でサステイン放電を発生させるための駆動回路の規模を小さくできる。
一実施形態におけるＰＤＰ装置を示す図である。 図１に示したＰＤＰの要部を示す図である。 図２に示したＰＤＰの概要を示す図である。 図１に示した回路部の概要を示す図である。 図２に示したＰＤＰに画像を表示するためのサブフィールドの放電動作の一例を示す図である。 図２に示したＰＤＰに画像を表示するためのサブフィールドの放電動作の別の例を示す図である。
　以下、本発明の実施形態を図面を用いて説明する。
　図１は、本発明の一実施形態を示している。プラズマディスプレイ装置（以下、ＰＤＰ装置とも称する）は、四角板形状を有するプラズマディスプレイパネル１０（以下、ＰＤＰとも称する）、ＰＤＰ１０の画像表示面１６側（光の出力側）に設けられる光学フィルタ２０、ＰＤＰ１０の画像表示面１６側に配置された前筐体３０、ＰＤＰ１０の背面１８側に配置された後筐体４０およびベースシャーシ５０、ベースシャーシ５０の後筐体４０側に取り付けられ、ＰＤＰ１０を駆動するための回路部６０、およびＰＤＰ１０をベースシャーシ５０に貼り付けるための両面接着シート７０を有している。回路部６０は、複数の部品で構成されるため、図では、破線の箱で示している。
　ＰＤＰ１０は、画像表示面１６を構成する前面基板部１２と、前面基板部１２に対向する背面基板部１４とにより構成されている。前面基板部１２と背面基板部１４の間に図示しない放電空間（セル）が形成されている。前面基板部１２および背面基板部１４は、例えば、ガラス基板により形成されている。光学フィルタ２０は、前筐体３０の開口部３２に取り付けられる保護ガラス（図示せず）に貼付される。なお、光学フィルタ２０は、電磁波を遮蔽する機能を有してもよい。また、光学フィルタ２０は、保護ガラスではなく、ＰＤＰ１０の画像表示面１６側に直接貼付されてもよい。
　図２は、図１に示したＰＤＰ１０の要部の詳細を示している。図中の矢印Ｄ１は、第１方向Ｄ１を示し、矢印Ｄ２は、第１方向Ｄ１に画像表示面に平行な面内で直交する第２方向Ｄ２を示している。上述したように、前面基板部１２と背面基板部１４の間（より詳細には、背面基板部１４の凹部）に放電空間ＤＳが形成される。
　前面基板部１２は、ガラス基材ＦＳ（第１基板）のガラス基材ＲＳ（第２基板）に対向する面上（図では下側）に第１方向Ｄ１に延在して設けられ、互いに間隔を置いて配置された複数のＸバス電極Ｘｂ（第１バス電極）およびＹバス電極Ｙｂ（第２バス電極）を有している。また、Ｘバス電極Ｘｂには、Ｘバス電極ＸｂからＹバス電極Ｙｂに向けて第２方向Ｄ２に延在するＸ透明電極Ｘｔ（第１表示電極）が接続されている。Ｙバス電極Ｙｂには、Ｙバス電極ＹｂからＸバス電極Ｘｂに向けて第２方向Ｄ２に延在するＹ透明電極Ｙｔ（第２表示電極）が接続されている。図の例では、Ｘ透明電極ＸｔおよびＹ透明電極Ｙｔは、第２方向Ｄ２に沿って対向している。
　例えば、Ｘバス電極ＸｂおよびＹバス電極Ｙｂは、金属材料等で形成された不透明な電極であり、Ｘ透明電極ＸｔおよびＹ透明電極Ｙｔは、ＩＴＯ膜等で形成された可視光を透過する透明電極である。そして、Ｘ電極ＸＥ（第１電極、維持電極）は、Ｘバス電極ＸｂおよびＸ透明電極Ｘｔにより構成され、Ｙ電極ＹＥ（第２電極、走査電極）は、Ｙバス電極ＹｂおよびＹ透明電極Ｙｔにより構成され、Ｘ電極ＸＥと対をなしている。そして、互いに対をなすＸ電極ＸＥおよびＹ電極ＹＥ間（より具体的には、Ｘ透明電極ＸｔおよびＹ透明電極Ｙｔ間）で繰り返して放電（サステイン放電）を発生させる。
　なお、透明電極ＸｔおよびＹｔは、それぞれが接続されるバス電極ＸｂおよびＹｂとガラス基材ＦＳとの間に全面に配置されてもよい。また、バス電極ＸｂおよびＹｂと同じ材料（金属材料等）で、バス電極ＸｂおよびＹｂと一体の電極（例えば、第１および第２表示電極）が透明電極ＸｔおよびＹｔの代わりに形成されてもよい。
　電極Ｘｂ、Ｘｔ、Ｙｂ、Ｙｔは、誘電体層ＤＬに覆われている。例えば、誘電体層ＤＬは、ＣＶＤ法により形成された二酸化シリコン膜等の絶縁膜である。そして、誘電体層ＤＬ上（図では下側）には、バス電極Ｘｂ、Ｙｂの直交方向（第２方向Ｄ２）に延在する複数のアドレス電極ＡＥが設けられている。このように、この実施形態のＰＤＰは、前面基板部１２に３電極（電極ＸＥ、ＹＥ、ＡＥ）を有している。
　アドレス電極ＡＥおよび誘電体層ＤＬは、保護層ＰＬに覆われている。例えば、保護層ＰＬは、放電を容易に発生させるために、陽イオンの衝突による２次電子の放出特性の高いＭｇＯ膜で形成される。
　放電空間ＤＳを介して前面基板部１２に対向する背面基板部１４は、ガラス基材ＲＳ上に互いに平行に形成され、バス電極Ｘｂ、Ｙｂに直交する方向（第２方向Ｄ２）に延在する隔壁（バリアリブ）ＢＲを有している。すなわち、隔壁ＢＲは、ガラス基材ＲＳのガラス基材ＦＳに対向する面上に設けられ、第１方向Ｄ１と交差する第２方向Ｄ２に延在し、間隔を置いて配置されている。隔壁ＢＲにより、セルの側壁が構成される。さらに、隔壁ＢＲの側面と、互いに隣接する隔壁ＢＲの間のガラス基材ＲＳ上とには、紫外線により励起されて赤（Ｒ）、緑（Ｇ）、青（Ｂ）の可視光を発生する蛍光体ＰＨｒ、ＰＨｇ、ＰＨｂが、それぞれ塗布されている。
　ＰＤＰ１０の１つの画素は、赤、緑および青の光を発生する３つのセルにより構成される。ここで、１つのセル（一色の画素）は、後述する図３に示すように、バス電極Ｘｂ、Ｙｂと隔壁ＢＲとで囲われる領域に形成される。このように、ＰＤＰ１０は、画像を表示するためにセルをマトリックス状に配置し、かつ互いに異なる色の光を発生する複数種のセルを交互に配列して構成されている。特に図示していないが、バス電極Ｘｂ、Ｙｂに沿って形成されたセルにより、表示ラインが構成される。
　ＰＤＰ１０は、前面基板部１２および背面基板部１４を、保護層ＰＬと隔壁ＢＲが互いに接するように貼り合わせ、Ｎｅ、Ｘｅ等の放電ガスを放電空間ＤＳに封入することで構成される。
　図３は、図２に示したＰＤＰ１０の概要を示している。なお、図３は、画像表示面側（図２の上側）から見た電極Ｘｂ、Ｘｔ、Ｙｂ、Ｙｔ、ＡＥおよび隔壁ＢＲの状態を示している。図中の矢印の意味は、上述した図２と同じである。
　バス電極Ｘｂ、Ｙｂは、第１方向Ｄ１に沿って平行に形成され、第２方向Ｄ２に沿って交互に配置されている。そして、セルＣ１は、上述したように、互いに対をなすバス電極Ｘｂ、Ｙｂと互いに隣接する一対の隔壁ＢＲとで囲われる領域（図の破線で囲んだ領域）に形成される。また、各セルＣ１内では、透明電極Ｘｔおよびアドレス電極ＡＥは、セルＣ１の両側の隔壁ＢＲの一方および他方にそれぞれ隣接して配置され、透明電極Ｙｔは、アドレス電極ＡＥと透明電極Ｘｔとの間に配置されている。
　すなわち、透明電極Ｘｔは、セルＣ１毎に設けられ、バス電極Ｘｂからバス電極Ｘｂと対をなすバス電極Ｙｂに向けて突出し、セルＣ１の両側の隔壁ＢＲ（セルＣ１を構成する隔壁ＢＲ）の一方に隣接して配置されている。また、透明電極Ｙｔは、セルＣ１毎に設けられ、バス電極Ｙｂからバス電極Ｙｂと対をなすバス電極Ｘｂに向けて突出し、セルＣ１の両側の隔壁ＢＲ（セルＣ１を構成する隔壁ＢＲ）の他方と透明電極Ｘｔとの間に配置されている。透明電極Ｘｔの先端Ｅ１は、透明電極Ｙｔの先端Ｅ２よりバス電極Ｙｂ側に位置している。換言すれば、透明電極Ｙｔの先端Ｅ２は、透明電極Ｘｔの先端Ｅ１よりバス電極Ｘｂ側に位置している。
　アドレス電極ＡＥは、各セルＣ１内を通って第２方向Ｄ２に延在し、セルＣ１の両側の隔壁ＢＲの他方（透明電極Ｘｔが隣接していない方）と透明電極Ｙｔとの間に配置されている。なお、アドレス電極ＡＥは、画像表示面側から見た場合、一部が隔壁ＢＲに重なる位置に配置されてもよいし、一部が透明電極Ｙｔに重なる位置に配置されてもよい。すなわち、アドレス電極ＡＥは、透明電極Ｘｔから離れた位置で、かつ、透明電極Ｙｔに近い位置に配置される。
　例えば、各セルＣ１内では、アドレス電極ＡＥと透明電極Ｘｔとの距離Ｓ１は、アドレス電極ＡＥと透明電極Ｙｔとの距離Ｓ２より大きい。また、隔壁ＢＲを介して互いに隣接するセルＣ１では、一方のセルＣ１の透明電極Ｘｔと他方のセルＣ１のアドレス電極ＡＥとの距離Ｓ３は、セルＣ１内で互いに隣接する透明電極Ｙｔとアドレス電極ＡＥとの距離Ｓ２より大きい。すなわち、隔壁ＢＲを介して互いに隣接する２つのセルＣ１のうち、透明電極Ｘｔが２つのセルＣ１の境界に隣接している方を一方のセルＣ１とした場合、一方のセルＣ１の透明電極Ｘｔと他方のセルＣ１のアドレス電極ＡＥとの距離Ｓ３は、一方のセルＣ１の透明電極Ｙｔと一方のセルＣ１のアドレス電極ＡＥとの距離Ｓ２より大きい。なお、各距離Ｓ１、Ｓ２、Ｓ３は、より詳細には、上述した図２に示した誘電体層ＤＬの厚さも含めた距離である。
　これにより、この実施形態では、アドレス電極ＡＥと透明電極Ｘｔとの間の配線間容量を、アドレス電極ＡＥと透明電極Ｙｔとの間の配線間容量に比べて小さくできる。すなわち、この実施形態では、距離Ｓ１、Ｓ３を距離Ｓ２に比べて大きくすることにより、アドレス電極ＡＥと透明電極Ｘｔとの間の配線間容量を小さくできる。この結果、この実施形態では、透明電極Ｘｔ（維持電極ＸＥ）を駆動するための回路（例えば、後述する図４のＸドライバＸＤＲＶ）の消費電力を小さくできる。
　上述したように、各セルＣ１内では、透明電極Ｙｔは、アドレス電極ＡＥおよび透明電極Ｘｔの両方にそれぞれ対向している。したがって、着目するセルＣ１のアドレス電極ＡＥおよび走査電極ＹＥ間に電圧を印加することにより、着目するセルＣ１のアドレス電極ＡＥおよび透明電極Ｙｔ間でアドレス放電を発生させることができる。また、維持電極ＸＥおよび走査電極ＹＥ間に電圧を印加することにより、アドレス放電により選択されたセルＣ１の透明電極Ｘｔおよび透明電極Ｙｔ間でサステイン放電を発生させることができる。なお、アドレス電極ＡＥは、隔壁ＢＲを介してアドレス電極ＡＥに隣接するセルＣ１の透明電極Ｙｔから離れた位置に配置されている。このため、着目するセルＣ１のアドレス電極ＡＥおよび透明電極Ｙｔ間でアドレス放電を発生させるときに、着目するセルＣ１以外のセルＣ１で誤放電が発生することを防止できる。
　図４は、図１に示した回路部６０の概要を示している。なお、図４では、後述する図５に示すリセット期間ＲＳＴに電極ＹＥ、ＡＥに印加される電圧等の記載を省略している。回路部６０は、ＸドライバＸＤＲＶ（第１駆動回路）、ＹドライバＹＤＲＶ（第２駆動回路）、アドレスドライバＡＤＲＶ（第３駆動回路）、電源部ＰＷＲおよび制御部ＣＮＴを有している。ドライバＸＤＲＶ、ＹＤＲＶ、ＡＤＲＶは、ＰＤＰ１０を駆動する駆動部として動作する。
　例えば、ＸドライバＸＤＲＶは、後述する図５に示すサステイン期間ＳＵＳに、サステインパルス（電圧Ｖｓ、－Ｖｓ）をバス電極Ｘｂに共通に印加する。また、ＹドライバＹＤＲＶは、図５に示すサステイン期間ＳＵＳでは、共通の定電圧（例えば、接地電圧）にバス電極Ｙｂを維持し、図５に示すアドレス期間ＡＤＲでは、スキャンパルス（電圧Ｖｓｃ）をバス電極Ｙｂに選択的に印加する。そして、アドレスドライバＡＤＲＶは、図５に示すアドレス期間ＡＤＲに、アドレスパルス（電圧Ｖｓａから接地電圧を経由して電圧Ｖｓａに戻る波形電圧）をアドレス電極ＡＥに選択的に印加する。
　電源部ＰＷＲは、ドライバＸＤＲＶ、ＹＤＲＶ、ＡＤＲＶに供給する電源電圧Ｖｓ、－Ｖｓ、Ｖｓｃ、Ｖｓａ等を生成する。制御部ＣＮＴは、ドライバＸＤＲＶ、ＹＤＲＶ、ＡＤＲＶの動作を制御する。例えば、制御部ＣＮＴは、画像データＲ０－７、Ｇ０－７、Ｂ０－７に基づいて使用するサブフィールドを選択し、ドライバＹＤＲＶ、ＸＤＲＶ、ＡＤＲＶに制御信号ＹＣＮＴ、ＸＣＮＴ、ＡＣＮＴを出力する。ここで、サブフィールドは、ＰＤＰ１０の１画面を表示するための１フィールドが分割されたフィールドであり、サブフィールド毎にサステイン放電の回数が設定されている。そして、画素を構成するセルＣ１毎に、使用するサブフィールドを選択することにより、多階調の画像が表示される。
　図５は、図２に示したＰＤＰ１０に画像を表示するためのサブフィールドＳＦの放電動作の一例を示している。図中の星印は、放電の発生を示している。この例では、各サブフィールドＳＦは、リセット期間ＲＳＴ、アドレス期間ＡＤＲおよびサステイン期間ＳＵＳを有している。例えば、アドレス期間ＡＤＲは、ＰＤＰの全セルＣ１から点灯させるセルＣ１を選択する期間であり、サステイン期間ＳＵＳは、点灯させるセルＣ１の維持電極ＸＥおよび走査電極ＹＥ間でサステイン放電を発生させる期間である。また、図５に示した電極ＸＥ、ＹＥ、ＡＥの波形電圧は、例えば、上述した図４に示したドライバＸＤＲＶ、ＹＤＲＶ、ＡＤＲＶにより、電極ＸＥ、ＹＥ、ＡＥにそれぞれ印加される。
　まず、リセット期間ＲＳＴでは、所定の電圧（図では、接地電圧ＧＮＤ）が維持電極ＸＥ（バス電極Ｘｂおよび透明電極Ｘｔ）に印加され、緩やかに下降する負の書き込み電圧（書き込み鈍波）が走査電極ＹＥ（バス電極Ｙｂおよび透明電極Ｙｔ）に印加され、正の電圧Ｖｓａが、アドレス電極ＡＥに印加される（図５（ａ））。これにより、セルの発光を抑えながら電極ＸＥ、ＹＥ、ＡＥに壁電荷がそれぞれ蓄積される。例えば、維持電極ＸＥ、走査電極ＹＥおよびアドレス電極ＡＥに、負の壁電荷、正の壁電荷および負の壁電荷がそれぞれ蓄積される。
　次に、維持電極ＸＥは、接地電圧ＧＮＤに維持され、緩やかに上昇する正の調整電圧（調整鈍波）が走査電極ＹＥに印加され、接地電圧ＧＮＤがアドレス電極ＡＥに印加される（図５（ｂ））。これにより、維持電極ＸＥ、走査電極ＹＥおよびアドレス電極ＡＥにそれぞれ蓄積された壁電荷の量を調整することができる。例えば、調整電圧の最大値は、電圧Ｖｓより低い電圧である。
　アドレス期間ＡＤＲでは、維持電極ＸＥは、接地電圧ＧＮＤに維持され、正の電圧Ｖｓａがアドレス電極ＡＥに印加される（図５（ｃ））。そして、アドレス放電時に陽極となるスキャンパルス（電圧Ｖｓｃ）が走査電極ＹＥに印加され、アドレス放電時に陰極となるアドレスパルス（接地電圧ＧＮＤ）が、点灯するセルに対応するアドレス電極ＡＥに印加される（図５（ｄ））。スキャンパルスとアドレスパルスにより選択されたセルでは、走査電極ＹＥとアドレス電極ＡＥ間で一時的に放電が発生（アドレス放電）し、この放電をトリガにして、維持電極ＸＥと走査電極ＹＥ間で一時的に放電（アドレス放電）が発生する。これにより、サステイン期間ＳＵＳに点灯させるセルが選択される。
　なお、維持電極ＸＥは、電圧Ｖｓｃより低い接地電圧ＧＮＤにより、アドレス放電時に走査電極ＹＥに対して陰極になる。アドレス電極ＡＥは、電圧Ｖｓｃより低い接地電圧ＧＮＤ（アドレス放電時に陰極となるアドレスパルス）により、アドレス放電時に走査電極ＹＥに対して陰極になる。すなわち、走査電極ＹＥは、電圧Ｖｓｃ（アドレス放電時に陽極となるスキャンパルス）により、アドレス放電時に維持電極ＸＥおよびアドレス電極ＡＥに対して陽極になる。このため、アドレス放電により選択されたセルでは、維持電極ＸＥと走査電極ＹＥに正と負の壁電荷がそれぞれ蓄積される。
　例えば、この実施形態では、スキャンパルスの電圧Ｖｓｃは、調整電圧の最大値より高い電圧である。これにより、アドレスパルスの振幅（電圧Ｖｓａ－接地電圧ＧＮＤ）を小さくでき、アドレス電極ＡＥに電圧を印加するための駆動回路（例えば、上述した図４に示したドライバＡＤＲＶ）の駆動力を小さくできる。また、電圧Ｖｓｃと電圧Ｖｓａの電圧差は、アドレス電極ＡＥと走査電極ＹＥ間の放電開始電圧（放電を発生させる最低電圧）より小さい。これにより、電圧Ｖｓａに維持されているアドレス電極ＡＥとスキャンパルス（電圧Ｖｓｃ）が印加された走査電極ＹＥ間で誤放電が発生することを防止できる。なお、アドレス電極ＡＥの波形に示される２回目のアドレスパルス（接地電圧ＧＮＤ）は、他の表示ラインのセルを選択するために印加される（図５（ｅ））。
　上述したように、リセット期間ＲＳＴおよびアドレス期間ＡＤＲでは、維持電極ＸＥは、所定の電圧（接地電圧ＧＮＤ）に維持されている。このため、この実施形態では、維持電極ＸＥに電圧を印加するための駆動回路（例えば、上述した図４に示したドライバＸＤＲＶ）の設計を簡易にできる。
　サステイン期間ＳＵＳでは、最初に、正のサステインパルス（第１電圧、電圧Ｖｓ）が、維持電極ＸＥに印加され、電圧Ｖｓと電圧－Ｖｓとの中間の電圧である定電圧Ｖｂが、走査電極ＹＥに印加され、接地電圧ＧＮＤが、アドレス電極ＡＥに印加される（図５（ｆ））。例えば、電圧Ｖｂは、電圧Ｖｓと電圧－Ｖｓとの平均値の接地電圧ＧＮＤである。なお、電圧Ｖｂは、電圧Ｖｓと電圧－Ｖｓとの間の電圧値を有する定電圧でもよい。アドレス期間ＡＤＲに選択されたセル（点灯するセル）では、維持電極ＸＥと走査電極ＹＥに正と負の壁電荷がそれぞれ蓄積されているため、維持電極ＸＥおよび走査電極ＹＥ間の電圧は、電圧Ｖｓより大きくなる。
　これにより、点灯するセルでは、維持電極ＸＥおよび走査電極ＹＥ間の電圧が維持電極ＸＥおよび走査電極ＹＥ間の放電開始電圧より大きくなり、維持電極ＸＥと走査電極ＹＥ間で放電（サステイン放電）が発生する。そして、放電が発生したセル（点灯するセル）では、電圧Ｖｓが印加された維持電極ＸＥと接地電圧ＧＮＤが印加された走査電極ＹＥに、負と正の壁電荷がそれぞれ蓄積される。
　次に、負のサステインパルス（第２電圧、電圧－Ｖｓ）が、維持電極ＸＥに印加され、走査電極ＹＥおよびアドレス電極ＡＥは、接地電圧ＧＮＤにそれぞれ維持される（図５（ｇ））。直前（図５（ｆ））に放電が発生していたセル（点灯するセル）では、維持電極ＸＥと走査電極ＹＥに負と正の壁電荷がそれぞれ蓄積されているため、維持電極ＸＥおよび走査電極ＹＥ間の電圧は、放電開始電圧より大きくなる。これにより、点灯するセルでは、維持電極ＸＥと走査電極ＹＥ間で放電（サステイン放電）が発生し、放電状態が維持される。
　なお、放電が発生したセルでは、電圧－Ｖｓが印加された維持電極ＸＥと接地電圧ＧＮＤが印加された走査電極ＹＥに、正と負の壁電荷がそれぞれ蓄積される。このように、走査電極ＹＥに印加される電圧Ｖｂ（接地電圧ＧＮＤ）に対して互いに極性の異なるサステインパルス（電圧Ｖｓ、電圧－Ｖｓ）が、維持電極ＸＥに交互に印加される（図５（ｆ、ｇ））ことにより、サステイン期間ＳＵＳに点灯したセルの放電（サステイン放電）が繰り返し行われる。最後に、緩やかに上昇する正の消去パルスが維持電極ＸＥに印加される（図５（ｈ））。これにより、点灯したセルのみの壁電荷を減少させるための放電が発生し、点灯したセルの壁電荷の量が減る。
　上述したように、サステイン期間ＳＵＳ中は、走査電極ＹＥは、電圧Ｖｂ（例えば、接地電圧ＧＮＤ）に維持されている。このため、この実施形態では、走査電極ＹＥにサステインパルスを印加するための回路が不要になり、走査電極ＹＥに電圧を印加するための駆動回路（例えば、上述した図４に示したドライバＹＤＲＶ）の設計を簡易にできる。例えば、サステイン放電を発生させるための駆動回路の走査電極ＹＥ側の回路は、各バス電極Ｙｂと接地線との間にスイッチを設けた簡易な構成でもよい。すなわち、この実施形態では、維持電極ＸＥおよび走査電極ＹＥ間でサステイン放電を発生させるための駆動回路の規模を小さくでき、製造コストを低減できる。
　なお、サステイン放電を発生させるための駆動回路の規模を小さくするために、維持電極ＸＥに定電圧を印加し、走査電極ＹＥにサステインパルスを印加する駆動方法が、本発明の過程で考えられた。しかし、この場合、配線間容量（例えば、上述した図３で説明したアドレス電極ＡＥおよび透明電極Ｙｔ間の配線間容量）の大きい走査電極ＹＥを駆動するため、サステイン放電を発生させるための駆動回路の消費電力が増加する。
　また、アドレス電極ＡＥおよび透明電極Ｘｔ間の配線間容量とアドレス電極ＡＥおよび透明電極Ｙｔ間の配線間容量とが互いに等しくなる構成では、それぞれの配線間容量は、上述した図３に示した構成のアドレス電極ＡＥおよび透明電極Ｘｔ間の配線間容量に比べて大きくなるおそれがある。この場合、維持電極ＸＥおよび走査電極ＹＥの一方のみにサステインパルスが印加されても、サステイン放電を発生させるための駆動回路の消費電力は大きい。
　これに対し、この実施形態では、サステイン期間ＳＵＳ中、配線間容量の大きい走査電極ＹＥは定電圧（例えば、接地電圧ＧＮＤ）に維持され、配線間容量（例えば、図３で説明したアドレス電極ＡＥおよび透明電極Ｘｔ間の配線間容量）の小さい維持電極ＸＥのみが駆動される。このため、この実施形態では、サステイン放電を発生させるための駆動回路（例えば、上述した図４に示したドライバＸＤＲＶ、ＹＤＲＶ）の消費電力を小さくできる。
　以上、この実施形態では、サステイン期間ＳＵＳ中、走査電極ＹＥは、定電圧Ｖｂ（例えば、接地電圧ＧＮＤ）に維持され、維持電極ＸＥには、サステインパルスが印加される。これにより、この実施形態では、走査電極ＹＥにサステインパルスを印加するための回路を設ける必要がないため、維持電極ＸＥおよび走査電極ＹＥ間でサステイン放電を発生させるための駆動回路の規模を小さくできる。この結果、この実施形態では、製造コストを低減できる。さらに、この実施形態では、サステインパルスが印加される維持電極ＸＥの配線間容量は、定電圧Ｖｂ（例えば、接地電圧ＧＮＤ）に維持されている走査電極ＹＥの配線間容量に比べて小さい。この結果、この実施形態では、サステイン放電を発生させるための駆動回路の消費電力を小さくできる。
　なお、上述した実施形態では、１つの画素が、３つのセル（赤（Ｒ）、緑（Ｇ）、青（Ｂ））により構成される例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、１つの画素を４つ以上のセルにより構成してもよい。あるいは、１つの画素が、赤（Ｒ）、緑（Ｇ）、青（Ｂ）以外の色を発生するセルにより構成されてもよく、１つの画素が、赤（Ｒ）、緑（Ｇ）、青（Ｂ）以外の色を発生するセルを含んでもよい。
　上述した実施形態では、第２方向Ｄ２が、第１方向Ｄ１に直交する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第２方向Ｄ２は、第１方向Ｄ１と、ほぼ直角方向（例えば、９０度±５度）に交差してもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
　上述した実施形態では、アドレス期間ＡＤＲに、アドレス放電時に陽極となるスキャンパルス（電圧Ｖｓｃ）およびアドレス放電時に陰極となるアドレスパルス（接地電圧ＧＮＤ）が、走査電極ＹＥおよびアドレス電極ＡＥにそれぞれ印加される例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図６に示すように、アドレス期間ＡＤＲに、アドレス放電時に陰極となるスキャンパルス（電圧－Ｖｓｃ２）およびアドレス放電時に陽極となるアドレスパルス（電圧Ｖｓａ２）が、走査電極ＹＥおよびアドレス電極ＡＥにそれぞれ印加されてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
　図６は、図２に示したＰＤＰ１０に画像を表示するためのサブフィールドの放電動作の別の例を示している。図６の例では、走査電極ＹＥとアドレス電極ＡＥとの間に印加され電圧の極性および走査電極ＹＥと維持電極ＸＥとの間に印加され電圧の極性が、上述した図５に示した波形と相違している。上述した図５と同じ動作については、詳細な説明を省略する。図中の星印およびＸ印の意味は、図５と同じである。
　まず、リセット期間ＲＳＴでは、接地電圧ＧＮＤが維持電極ＸＥおよびアドレス電極ＡＥにそれぞれ印加され、緩やかに上昇する正の書き込み電圧（書き込み鈍波）が走査電極ＹＥに印加される（図６（ａ２））。これにより、維持電極ＸＥ、走査電極ＹＥおよびアドレス電極ＡＥに、正の壁電荷、負の壁電荷および正の壁電荷がそれぞれ蓄積される。
　次に、維持電極ＸＥおよびアドレス電極ＡＥは、接地電圧ＧＮＤに維持され、緩やかに下降する負の調整電圧（調整鈍波）が走査電極ＹＥに印加される（図６（ｂ２））。これにより、維持電極ＸＥ、走査電極ＹＥおよびアドレス電極ＡＥにそれぞれ蓄積された壁電荷の量を調整することができる。例えば、調整電圧の最小値は、電圧－Ｖｓより高い電圧である。
　アドレス期間ＡＤＲでは、維持電極ＸＥおよびアドレス電極ＡＥは、接地電圧ＧＮＤに維持され、負のバイアス電圧が走査電極ＹＥに印加される（図６（ｃ２））。そして、アドレス放電時に陰極となるスキャンパルス（電圧－Ｖｓｃ２）が走査電極ＹＥに印加され、アドレス放電時に陽極となるアドレスパルス（電圧Ｖｓａ２）が、点灯するセルに対応するアドレス電極ＡＥに印加される（図６（ｄ２））。例えば、スキャンパルスの電圧－Ｖｓｃ２は、調整電圧の最小値より低い電圧である。
　スキャンパルスとアドレスパルスにより選択されたセルでは、走査電極ＹＥとアドレス電極ＡＥ間で一時的に放電が発生（アドレス放電）し、この放電をトリガにして、維持電極ＸＥと走査電極ＹＥ間で一時的に放電（アドレス放電）が発生する。これにより、サステイン期間ＳＵＳに点灯させるセルが選択される。なお、アドレス放電により選択されたセルでは、維持電極ＸＥと走査電極ＹＥに負と正の壁電荷がそれぞれ蓄積される。また、アドレス電極ＡＥの波形に示される２回目のアドレスパルス（接地電圧ＧＮＤ）は、他の表示ラインのセルを選択するために印加される（図６（ｅ２））。
　サステイン期間ＳＵＳでは、最初に、負のサステインパルス（第１電圧、電圧－Ｖｓ）が、維持電極ＸＥに印加され、電圧Ｖｓと電圧－Ｖｓとの間の電圧値を有する定電圧Ｖｂが、走査電極ＹＥに印加され、接地電圧ＧＮＤが、アドレス電極ＡＥに印加される（図６（ｆ２））。例えば、電圧Ｖｂは、電圧Ｖｓと電圧－Ｖｓとの中間の接地電圧ＧＮＤである。
　アドレス期間ＡＤＲに選択されたセル（点灯するセル）では、維持電極ＸＥと走査電極ＹＥに負と正の壁電荷がそれぞれ蓄積されている。このため、維持電極ＸＥおよび走査電極ＹＥ間の電圧は、維持電極ＸＥおよび走査電極ＹＥ間の放電開始電圧より大きくなり、維持電極ＸＥと走査電極ＹＥ間で放電（サステイン放電）が発生する。そして、放電が発生したセル（点灯するセル）では、維持電極ＸＥおよび走査電極ＹＥに、正と負の壁電荷がそれぞれ蓄積される。
　次に、正のサステインパルス（第２電圧、電圧Ｖｓ）が、維持電極ＸＥに印加され、走査電極ＹＥおよびアドレス電極ＡＥは、接地電圧ＧＮＤにそれぞれ維持される（図６（ｇ２））。直前（図６（ｆ２））に放電が発生していたセル（点灯するセル）では、維持電極ＸＥと走査電極ＹＥに正と負の壁電荷がそれぞれ蓄積されているため、維持電極ＸＥおよび走査電極ＹＥ間の電圧は、放電開始電圧より大きくなる。これにより、点灯するセルでは、維持電極ＸＥと走査電極ＹＥ間で放電（サステイン放電）が発生し、放電状態が維持される。
　このように、電圧Ｖｂ（接地電圧ＧＮＤ）に対して互いに極性の異なるサステインパルス（電圧－Ｖｓ、電圧Ｖｓ）が、維持電極ＸＥに交互に印加される（図６（ｆ２、ｇ２））ことにより、サステイン期間ＳＵＳに点灯したセルの放電（サステイン放電）が繰り返し行われる。最後に、緩やかに下降する負の消去パルスが維持電極ＸＥに印加される（図６（ｈ２））。これにより、点灯したセルのみの壁電荷を減少させるための放電が発生し、点灯したセルの壁電荷の量が減る。
　なお、図６に示した放電動作の例では、上述した図４に示した電源部ＰＷＲは、電源電圧Ｖｓｃ、Ｖｓａの代わりに、電源電圧Ｖｓｃ２、Ｖｓａ２を生成する。そして、上述した図４に示したドライバＸＤＲＶ、ＹＤＲＶ、ＡＤＲＶは、上述した図５に示した電極ＸＥ、ＹＥ、ＡＥの波形電圧の代わりに、図６に示した電極ＸＥ、ＹＥ、ＡＥの波形電圧を、電極ＸＥ、ＹＥ、ＡＥにそれぞれ印加する。この場合にも、上述した実施形態と同様の効果を得ることができる。
　以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
　本発明は、プラズマディスプレイ装置に適用できる。

Claims (4)

  1. 　プラズマディスプレイパネルと、前記プラズマディスプレイパネルを駆動する駆動部とを備え、
    　前記プラズマディスプレイパネルは、
    　放電空間を介して互いに対向する第１基板および第２基板と、
    　前記第１基板の前記第２基板に対向する面上に設けられ、第１方向に延在し、互いに間隔を置いて配置された複数の第１バス電極および第２バス電極と、
    　前記第２基板上の前記第１基板に対向する面上に設けられ、前記第１方向と交差する第２方向に延在し、間隔を置いて配置された複数の隔壁と、
    　互いに対をなす前記第１および第２バス電極と互いに隣接する前記隔壁とで囲われる領域に形成されるセル毎に設けられ、前記第１バス電極から前記第１バス電極と対をなす前記第２バス電極に向けて突出し、前記セルを構成する隔壁の一方に隣接する第１表示電極と、
    　前記セル毎に設けられ、前記第２バス電極から前記第２バス電極と対をなす前記第１バス電極に向けて突出し、前記セルを構成する隔壁の他方と前記第１表示電極との間に配置され、先端が前記第１表示電極の先端より前記第１バス電極側に位置する第２表示電極と、
    　前記第１バス電極と前記第１表示電極とにより構成される第１電極と、
    　前記第２バス電極と前記第２表示電極とにより構成される第２電極と、
    　前記第１基板上に設けられ、前記第１および第２電極を覆う誘電体層と、
    　前記誘電体層上に設けられ、前記各セル内を通って前記第２方向に延在し、前記隔壁の他方と前記第２表示電極との間に配置される複数のアドレス電極とを備え、
    　前記駆動部は、
    　点灯させるセルの前記第１および第２電極間でサステイン放電を発生させるサステイン期間に、第１電圧および第２電圧を前記第１電極に交互に印加する第１駆動回路と、
    　前記サステイン期間に、前記第１電圧と前記第２電圧との間の電圧値を有する定電圧を前記第２電極に印加する第２駆動回路とを備えていることを特徴とするプラズマディスプレイ装置。
  2. 　請求項１記載のプラズマディスプレイ装置において、
    　前記第２駆動回路は、前記第１電圧と前記第２電圧との中間の電圧を前記定電圧として前記第２電極に印加することを特徴とするプラズマディスプレイ装置。
  3. 　請求項１記載のプラズマディスプレイ装置において、
    　前記隔壁を介して互いに隣接する２つの前記セルのうち、前記第１表示電極が前記２つのセルの境界に隣接している方を一方のセルとした場合、前記一方のセルの前記第１表示電極と他方のセルの前記アドレス電極との距離は、前記一方のセルの前記第２表示電極と前記一方のセルの前記アドレス電極との距離より大きいことを特徴とするプラズマディスプレイ装置。
  4. 　請求項１記載のプラズマディスプレイ装置において、
    　前記駆動部は、前記セルの中から前記点灯させるセルを選択するアドレス期間に、アドレスパレスを選択的に前記アドレス電極に印加する第３駆動回路を備え、
    　前記第２駆動回路は、前記アドレス期間に、スキャンパルスを選択的に前記第２電極に印加することを特徴とするプラズマディスプレイ装置。
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