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WO2009141906A1 - 試験用ウエハユニットおよび試験システム - Google Patents

試験用ウエハユニットおよび試験システム Download PDF

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WO2009141906A1
WO2009141906A1 PCT/JP2008/059389 JP2008059389W WO2009141906A1 WO 2009141906 A1 WO2009141906 A1 WO 2009141906A1 JP 2008059389 W JP2008059389 W JP 2008059389W WO 2009141906 A1 WO2009141906 A1 WO 2009141906A1
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WO
WIPO (PCT)
Prior art keywords
wafer
test
under test
unit
tested
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2008/059389
Other languages
English (en)
French (fr)
Inventor
芳雄 甲元
芳春 梅村
新一 濱口
康 川口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
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Priority to PCT/JP2008/059389 priority patent/WO2009141906A1/ja
Priority to KR1020107023756A priority patent/KR101221079B1/ko
Priority to TW098116783A priority patent/TWI388022B/zh
Publication of WO2009141906A1 publication Critical patent/WO2009141906A1/ja
Priority to US12/947,721 priority patent/US8289040B2/en
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2874—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to temperature
    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2865—Holding devices, e.g. chucks; Handlers or transport devices
    • G01R31/2867—Handlers or transport devices, e.g. loaders, carriers, trays

Definitions

  • the present invention relates to a test wafer unit and a test system including the test wafer unit.
  • the present invention relates to a test wafer unit having a temperature distribution adjustment unit that adjusts the temperature distribution of a semiconductor wafer on which a plurality of semiconductor chips are formed, and a test system including the test wafer unit.
  • the apparatus includes a probe card that can be electrically connected to a plurality of semiconductor chips on a semiconductor wafer in a lump, and can test a plurality of semiconductor chips at the same time.
  • the temperature of the semiconductor chip may increase as compared to the surrounding semiconductor chip under test. is there. In this case, the temperature of the surrounding semiconductor chip also rises, so there is a problem that the semiconductor chip around the semiconductor chip in which the overcurrent has occurred cannot be tested under the same temperature conditions as other semiconductor chips.
  • an object of the present invention is to provide a test wafer unit that can solve the above-mentioned problems and a test system including the test wafer unit. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a test wafer unit electrically connected to a plurality of chips to be tested formed on a wafer to be tested, facing the wafer to be tested.
  • a test wafer unit comprising: a connection wafer electrically connected to each chip under test; and a temperature distribution adjustment unit provided on the connection wafer for adjusting the temperature distribution of the test wafer.
  • the test wafer unit is arranged to face the wafer under test and is electrically connected to each chip under test.
  • a test system including a connection wafer and a temperature distribution adjustment unit that is provided on the connection wafer and adjusts the temperature distribution of the wafer under test.
  • FIG. 4 is a view showing another example of the cross section of the unit cell 111-1 of the connecting wafer 110 and the chip under test 310-1 of the wafer under test 300.
  • FIG. 4 is a view showing another example of the cross section of the unit cell 111-1 of the connecting wafer 110 and the chip under test 310-1 of the wafer under test 300.
  • FIG. 4 is a view showing another example of the cross section of the unit cell 111-1 of the connecting wafer 110 and the chip under test 310-1 of the wafer under test 300.
  • FIG. 3 is a block diagram illustrating a functional configuration example of a test circuit 130.
  • FIG. 3 is a cross-sectional view showing a configuration example of a probe device 200 provided in a chamber 20 of a test system 400.
  • FIG. 6 is a schematic diagram illustrating another configuration example of a test system 400.
  • 2 is a diagram showing an example of a cross section of a unit cell 151-1 of a circuit wafer 150, a unit cell 111-1 of a connection wafer 110, and a chip under test 310-1 of a wafer under test 300.
  • FIG. FIG. 5 is a diagram showing another example of cross sections of the unit cell 151-1, the unit cell 111-1, and the chip under test 310-1.
  • FIG. 5 is a diagram showing another example of cross sections of the unit cell 151-1, the unit cell 111-1, and the chip under test 310-1.
  • FIG. 5 is a diagram showing another example of cross sections of the unit cell 151-1, the unit cell 111-1, and the chip under test 310-1.
  • FIG. 6 is a cross-sectional view showing another configuration example of the probe apparatus 200 provided in the chamber 20 of the test system 400.
  • FIG. 1 is a diagram showing an outline of a test system 400 according to one embodiment of the present invention.
  • the test system 400 tests a plurality of semiconductor chips (hereinafter referred to as “chips to be tested”) to be tested on a wafer under test 300 on which a plurality of semiconductor chips are formed.
  • the test system 400 may test a plurality of wafers 300 to be tested in parallel.
  • the test system 400 includes a control device 10, a plurality of chambers 20 (20-1, 20-2, 20-3, 20-4), a transfer device 40, and a wafer cassette 60.
  • the control device 10 controls the test system 400.
  • the control device 10 may control the chamber 20, the transfer device 40, and the wafer cassette 60.
  • Each of the plurality of chambers 20 sequentially receives a wafer under test 300 to be tested, and tests the wafer under test 300 inside the chamber 20.
  • Each chamber 20 may independently test the wafer under test 300. That is, each chamber 20 may test the wafer under test 300 without synchronizing with the other chambers 20.
  • the wafer cassette 60 stores a plurality of wafers 300 to be tested.
  • the transfer device 40 transfers each wafer under test 300 stored in the wafer cassette 60 into one of the vacant chambers 20. Further, the transfer device 40 may unload the wafer under test 300 that has been tested from the chamber 20 and store it in the wafer cassette 60.
  • FIG. 2 is a schematic diagram illustrating a configuration example of a test system 400 according to an embodiment of the present invention.
  • the test system 400 of the present embodiment tests a wafer under test 300 on which a plurality of chips under test 310 (310-1, 310-2,...) Are formed as shown in FIG.
  • the plurality of chips to be tested 310 may be formed on the wafer to be tested 300 by using a semiconductor process such as exposure.
  • the test wafer unit 100 includes a connection wafer 110 and a temperature distribution adjustment unit 120.
  • the connecting wafer 110 is arranged to face the wafer under test 300.
  • the connecting wafer 110 includes a plurality of unit cells 111 (111-1, 111-2,...) Provided at positions corresponding to the plurality of chips to be tested 310 on the wafer to be tested 300. Therefore, for example, in the probe apparatus 200 described later provided in the chamber 20 of the test system 400, when the test wafer unit 100 and the wafer under test 300 are electrically connected, for example, the unit cell 111- in the connection wafer 110 is used. One terminal and the pad of the chip to be tested 310-1 on the wafer to be tested 300 are electrically connected.
  • the control device 10 tests each chip under test 310 on the wafer under test 300 via the connection wafer 110.
  • the control device 10 may supply a test signal to each chip under test 310 via the test wafer unit 100.
  • the control device 10 receives a response signal output from each chip under test 310 according to the test signal via the test wafer unit 100, and determines pass / fail of each chip under test 310 based on the response signal. You can do it.
  • the temperature distribution adjustment unit 120 adjusts the temperature distribution of the wafer under test 300. Specifically, when the temperature distribution adjusting unit 120 tests a plurality of chips to be tested 310 on the wafer to be tested 300 using a probe device 200 described later, for example, an overcurrent or a specific current in the chip to be tested 310 is detected. A local temperature change of the wafer under test 300 caused by a current interruption or the like is detected, and the temperature distribution of the wafer under test 300 is adjusted to alleviate the local temperature change.
  • the temperature distribution adjusting unit 120 is illustrated separately from the connection wafer 110 in FIG. 2, but may be provided on the connection wafer 110.
  • the temperature distribution adjusting unit 120 may be, for example, an individual temperature adjusting unit 121 described later provided corresponding to a plurality of chips 310 to be tested, and is a control circuit that controls each individual temperature adjusting unit 121. May be.
  • a pattern may be formed on the connection wafer 110 by etching or the like.
  • FIG. 3 is a view showing an example of a cross section of the unit cell 111-1 of the connection wafer 110 and the chip under test 310-1 of the wafer under test 300.
  • the unit cell 111-1 in the connecting wafer 110 and the chip to be tested 310-1 facing the unit cell 111-1 in the wafer under test 300 are extracted and shown. Since the unit cells 111 other than the unit cell 111-1 shown in FIG. 3 have the same configuration, description thereof is omitted. Further, since the chips to be tested 310 other than the chip to be tested 310-1 have the same configuration, the description thereof is omitted.
  • the unit cell 111-1 includes an individual temperature adjustment unit 121 and a test circuit 130.
  • the individual temperature adjustment unit 121 includes a control circuit 122, a heater 123, and a temperature sensor 124.
  • the control circuit 122 and the test circuit 130 are provided on the back surface of the unit cell 111-1 facing the chip 310 to be tested (hereinafter referred to as the “upper surface 112 of the unit cell 111-1”).
  • the heater 123 is provided on the surface of the unit cell 111-1 facing the chip under test 310-1 (hereinafter referred to as “the lower surface 113 of the unit cell 111-1”).
  • a device side pad 114 is provided on the upper surface 112 of the unit cell 111-1. Further, a wafer under test pad 115 is provided on the lower surface 113 of the unit cell 111-1 at a position corresponding to the terminal 312 provided on the upper surface of the chip under test 310-1. Further, the unit cell 111-1 is provided with a plurality of vias 117 (117-1, 117-2, 117-3) penetrating from the upper surface 112 to the lower surface 113.
  • the control circuit 122 is electrically connected to the heater 123 through the pattern wiring 116 and the via 117-3.
  • the control circuit 122 is electrically connected to the temperature sensor 124 via the pattern wiring 116 and the via 117-2.
  • the test circuit 130 is electrically connected to the device side pad 114 via the pattern wiring 116.
  • the test circuit 130 also includes a device under test provided on the lower surface 113 of the unit cell 111-1 via the via 117-1 provided through the unit cell 111-1 from the device side pad 114 and the pattern wiring 116.
  • the wafer side pad 115 is also electrically connected.
  • the wafer under test pad 115 is close to the terminal 312.
  • the tips of the heater 123 and the temperature sensor 124 are close to the upper surface of the chip under test 310-1.
  • the test system 400 tests the plurality of chips to be tested including the chip to be tested 310-1.
  • the test circuit 130 transmits a predetermined test signal to the chip under test 310-1 via the terminal 312 and receives a response signal from the chip under test 310-1 via the terminal 312. .
  • the control circuit 122 of the individual temperature adjustment unit 121 detects information corresponding to the power consumption of the chip under test 310-1 via the terminal 312 of the chip under test 310-1.
  • the control circuit 122 may detect the surface temperature of the chip under test 310-1 measured by the temperature sensor 124.
  • the control circuit 122 controls the heater 123 based on the detected surface temperature of the chip under test 310-1. For example, if the detected surface temperature of the chip under test 310-1 is lower than a predetermined temperature, the control circuit 122 uses the heater 123 until the temperature of the chip under test 310-1 becomes higher than the predetermined temperature.
  • Heat 310-1 may be, for example, a reference value of a temperature reached by a non-defective chip under test 310 due to heat generated by a current during a test, or a lower limit value of a management width determined based on the reference value. .
  • FIG. 4 is a view showing another example of the cross section of the unit cell 111-1 of the connection wafer 110 and the chip under test 310-1 of the wafer under test 300.
  • the control circuit 122 is electrically connected to the heater 123 and the test circuit 130.
  • control circuit 122 detects the current consumption of the chip under test 310-1 in the state under test based on the value of the current flowing through the test circuit 130. Then, the control circuit 122 controls the heater 123 based on the detected current consumption.
  • control circuit 122 heats the chip to be tested 310-1 with the heater 123 when the detected current consumption is smaller than a predetermined value. Specifically, for example, when the chip under test 310 is heated to a predetermined temperature by a current flowing through the non-defective chip under test 310, the control circuit 122 detects the chip under test 310-1 in which the current interruption has occurred. Heating is performed by the heater 123 until the temperature becomes substantially equal to the predetermined temperature.
  • control circuit 122 may adjust the current supplied to the chip under test 310-1 when the detected surface temperature is larger than a predetermined value. That is, in this case, by reducing the current applied to the chip under test 310-1, the magnitude of the current flowing through the chip under test 310-1 is substantially equal to the magnitude of the current detected from the non-defective chip under test. Adjust to a level that is equal to or less than that. At this time, for example, the control circuit 122 may output a signal indicating that the current supplied to the chip under test 310-1 should be reduced to the control device 10, and output the signal to the test circuit 130. It may be output.
  • FIG. 5 is a diagram showing another example of the cross section of the unit cell 111-1 of the connection wafer 110 and the chip under test 310-1 of the wafer under test 300. This example differs from the above examples described with reference to FIGS. 3 and 4 in that the individual temperature adjustment unit 121 does not include the heater 123 and the temperature sensor 124.
  • control circuit 122 detects the current consumption of the chip under test 310-1 in the state under test based on the value of the current flowing through the test circuit 130. Then, the control circuit 122 adjusts the current supplied to the chip under test 310 based on the detected current consumption.
  • the control circuit 122 increases the current supplied to the chip under test 310 to increase the magnitude of the current flowing through the chip under test 310. May be adjusted to a level approximately equal to the magnitude of the current detected from the non-defective chip under test.
  • the control circuit 122 reduces the current applied to the chip under test 310 to reduce the magnitude of the current flowing through the chip under test 310. May be adjusted to a level substantially equal to the magnitude of the current detected from the chip under test.
  • control circuit 122 may output a signal indicating that the current supplied to the chip under test 310 should be adjusted to the control device 10, and may output the signal to the test circuit 130. Also good.
  • the individual temperature adjustment unit 121 can be used even when an overcurrent or a current interruption occurs in the chip under test 310-1 due to a failure of the chip under test 310-1 during the test.
  • the surface temperature of the chip under test 310-1 or the current applied to the chip under test 310-1 is adjusted so that the temperature of the chip is substantially equal to the temperature of the chip under test.
  • individual temperature adjustment units corresponding to the respective chips to be tested 310 are also provided. Performs temperature adjustment.
  • each chip under test 310 of the wafer under test 300 is hardly affected by temperature change even when an overcurrent or current interruption occurs in the plurality of chips under test 310-1 during the test. A test is performed. Therefore, the test accuracy of each chip under test 310 is improved.
  • FIG. 6 is a block diagram illustrating a functional configuration example of the test circuit 130.
  • the test circuit 130 includes a pattern generation unit 522, a waveform shaping unit 530, a driver 532, a comparator 534, a timing generation unit 536, a logic comparison unit 538, a characteristic measurement unit 540, and a power supply unit 542.
  • the test circuit 130 may have the configuration shown in FIG. 6 for each input / output pin of the chip under test 310 to be connected. These structures may be formed on the connection wafer 110 by a semiconductor process such as exposure.
  • the pattern generator 522 generates a logic pattern of the test signal.
  • the pattern generation unit 522 of this example includes a pattern memory 524, an expected value memory 526, and a fail memory 528.
  • the pattern generator 522 may output a logical pattern stored in advance in the pattern memory 524.
  • the pattern memory 524 may store a logical pattern given from the control device 10 before the test is started.
  • the pattern generator 522 may generate the logical pattern based on an algorithm given in advance.
  • the waveform shaping unit 530 shapes the waveform of the test signal based on the logical pattern given from the pattern generation unit 522.
  • the waveform shaping unit 530 may shape the waveform of the test signal by outputting a voltage corresponding to each logic value of the logic pattern for each predetermined bit period.
  • the driver 532 outputs a test signal corresponding to the waveform given from the waveform shaping unit 530.
  • the driver 532 may output a test signal in accordance with the timing signal given from the timing generator 536.
  • the driver 532 may output a test signal having the same cycle as the timing signal.
  • the test signal output from the driver 532 is supplied to the corresponding chip under test 310 via the wafer under test pad 115 or the like.
  • the comparator 534 measures the response signal output from the chip under test 310.
  • the comparator 534 may measure the logical pattern of the response signal by sequentially detecting the logical value of the response signal in accordance with the strobe signal given from the timing generator 536.
  • the logic comparison unit 538 functions as a determination unit that determines pass / fail of the corresponding chip under test 310 based on the logic pattern of the response signal measured by the comparator 534. For example, the logic comparison unit 538 may determine pass / fail of the chip under test 310 based on whether or not the expected value pattern given from the pattern generation unit 522 matches the logic pattern detected by the comparator 534.
  • the pattern generation unit 522 may supply the expected value pattern stored in advance in the expected value memory 526 to the logic comparison unit 538.
  • the expected value memory 526 may store a logical pattern given from the control device 10 before the test is started.
  • the pattern generation unit 522 may generate the expected value pattern based on an algorithm given in advance.
  • the fail memory 528 stores the comparison result in the logic comparison unit 538.
  • the fail memory 528 may store the pass / fail judgment result in the logic comparison unit 538 for each address of the chip under test 310.
  • the control device 10 may read the pass / fail judgment result stored in the fail memory 528.
  • the apparatus-side pad 114 may output the pass / fail determination result stored in the fail memory 528 to the outside of the test wafer unit 100, for example, the control apparatus 10.
  • the characteristic measurement unit 540 measures the voltage or current waveform output from the driver 532.
  • the characteristic measurement unit 540 functions as a determination unit that determines the quality of the chip under test 310 based on whether the waveform of the current or voltage supplied from the driver 532 to the chip under test 310 satisfies a predetermined specification. It's okay.
  • the power supply unit 542 supplies power for driving the chip under test 310.
  • the power supply unit 542 may supply power to the chip under test 310 according to the power supplied from the control device 10 during the test. Further, the power supply unit 542 may supply driving power to each component of the test circuit 130.
  • test circuit 130 Since the test circuit 130 has such a configuration, a test system in which the scale of the control device 10 is reduced can be realized.
  • a general-purpose personal computer or the like can be used as the control device 10.
  • FIG. 7 is a cross-sectional view showing a configuration example of the probe apparatus 200 provided in the chamber 20 of the test system 400.
  • the probe apparatus 200 is electrically connected to the wafer under test 300, for example, and passes a signal to and from the wafer under test 300 in response to a control signal from the control apparatus 10. Test wafer 300 is tested.
  • the probe apparatus 200 includes a test wafer unit 100, a wafer-side seal portion 224, a wafer tray 226, a wafer stage 228, and a decompression portion 234.
  • the test wafer unit 100 includes a connection wafer 110, a wiring substrate 202, a support unit 204, a device-side anisotropic conductive sheet 212, a device-side seal portion 214, a wafer-side anisotropic conductive sheet 218, a membrane 222, and a fixed portion.
  • a ring 220 is included.
  • the wafer under test 300 to be tested is, for example, a disk-shaped semiconductor substrate, and more specifically, may be silicon, a compound semiconductor, or another semiconductor substrate.
  • the wafer under test 300 is placed on the wafer tray 226 in the probe apparatus 200. Further, the wafer under test 300 may have a plurality of pads on the surface.
  • the wiring board 202 is a board in which wiring and terminals are formed on a printed board, for example, and has a plurality of terminals on the lower surface.
  • the connection wafer 110 may be a semiconductor substrate having a shape corresponding to the wafer under test 300, and is disposed between the wiring substrate 202 and the wafer under test 300 so as to face the wafer under test 300.
  • the connection wafer 110 is circular, semicircular, fan-shaped or the like having substantially the same diameter as the wafer under test 300 or a larger diameter than the wafer under test 300. It may be a semiconductor substrate having the following shape.
  • the shape of the connecting wafer 110 is not limited to this as long as it is a shape facing at least a part of the upper surface of the wafer under test 300.
  • Pads are provided at positions corresponding to the plurality of terminals of the wiring board 202 on the upper surface of the connection wafer 110, that is, the surface on the wiring board 202 side. Further, on the lower surface of the connecting wafer 110, that is, on the surface on the wafer under test 300 side, terminals (hereinafter referred to as “test wafer side terminals”) are provided at positions corresponding to pads provided on the upper surface of the wafer under test 300. Provided. When a terminal is provided on the upper surface of the wafer under test 300, it is preferable that a pad is provided on the lower surface of the connecting wafer 110 in place of the terminal.
  • the apparatus-side anisotropic conductive sheet 212 is disposed between the wiring board 202 and the connection wafer 110.
  • the device-side anisotropic conductive sheet 212 is formed of a conductive sheet material for a portion pressed with a predetermined pressure or more.
  • the device-side anisotropic conductive sheet 212 is pressed between the terminals of the wiring substrate 202 and the pads provided on the surface of the connection wafer 110 on the wiring substrate 202 side, thereby electrically connecting the terminals to the pads. Connect to.
  • the wafer side anisotropic conductive sheet 218 is disposed below the connection wafer 110.
  • the wafer-side anisotropic conductive sheet 218 is formed of, for example, a conductive sheet material for a portion pressed with a predetermined pressure or more.
  • the wafer side anisotropic conductive sheet 218 is pressed between a terminal provided on the surface of the connection wafer 110 on the side of the wafer under test 300 and a bump pad of the membrane 222 described later, so that each terminal-pad is connected. Are electrically connected.
  • the membrane 222 is, for example, a disk-shaped semiconductor substrate having a larger diameter than the connection wafer 110, and is disposed between the wafer side anisotropic conductive sheet 218 and the wafer under test 300.
  • the membrane 222 may have bump pads that electrically connect the wafer side connection terminals of the connection wafer 110 and the pads of the wafer under test 300.
  • the membrane 222 is provided with a through hole 242 that penetrates from the wafer side anisotropic conductive sheet 218 side to the wafer under test 300 side.
  • the fixing ring 220 is, for example, a ring-shaped elastic member, and is provided along the peripheral edge of the membrane 222 on the lower surface of the membrane 222.
  • the outer diameter of the fixing ring 220 may be substantially equal to the outer diameter of the membrane 222, and the inner diameter may be larger than the diameters of a wafer-side seal portion 224 and a wafer under test 300 described later.
  • the support unit 204 is fixed to a frame or the like of the probe device 200, and holds the fixing ring 220, the membrane 222, and the wiring board 202.
  • the apparatus-side anisotropic conductive sheet 212, the connecting wafer 110, and the wafer-side anisotropic conductive sheet 218 are held at predetermined positions together with the membrane 222 and the wiring substrate 202.
  • the device-side seal portion 214 is, for example, a ring-shaped elastic member, and is provided so as to surround the connection wafer 110 between the wiring substrate 202 and the membrane 222.
  • the wafer-side seal portion 224 is, for example, a ring-shaped elastic member, and is arranged on the upper surface of the wafer tray 226 so as to surround the outer periphery of the wafer under test 300. Further, one end of the wafer-side seal portion 224 is fixed to the upper surface of the wafer tray 226, and the other end is formed in a lip shape so that the annular diameter increases as the distance from the upper surface of the wafer tray 226 increases. Good. When the wafer tray 226 is pressed against the membrane 222, the other end of the wafer side seal portion 224 is bent in contact with the lower surface of the membrane 222.
  • the wafer stage 228 holds the wafer tray 226. Further, the wafer stage 228 can move the wafer tray 226 at least in the vertical direction, that is, in the direction approaching or separating from the wiring substrate 202.
  • the decompression unit 234 includes a decompressor 236 and a decompressor 238.
  • the decompressor 236 is connected to an air intake path 232 for a sealed space in which one opening is formed in a portion of the upper surface of the wafer tray 226 where the wafer 300 to be tested is not placed.
  • the semiconductor wafer decompressor 238 is connected to a semiconductor wafer intake path 230 in which one opening is formed in a portion of the upper surface of the wafer tray 226 where the wafer 300 to be tested is placed.
  • the wafer stage 228 moves the wafer tray 226 to the membrane 222 side, whereby the wafer side seal portion 224 is moved. The upper end of the is closely attached to the membrane 222. At this time, a sealed space surrounded by the wiring substrate 202, the wafer tray 226, the apparatus-side seal 214, the membrane 222, and the wafer-side seal 224 is formed around the connection wafer 110 and the wafer under test 300.
  • the membrane 222 is disposed at a position that partitions the sealed space.
  • the sealed space is an integral space.
  • the decompressor 236 decompresses the inside of the sealed space by sucking air through the air intake path 232 for the sealed space.
  • the sealed space including the space closer to the wiring substrate 202 than the membrane 222 and the space closer to the wafer tray 226 than the membrane 222 is included. The inside can be decompressed efficiently.
  • the inside of the sealed space is decompressed by the decompressor 236, whereby the test wafer unit 100 and the wafer tray 226 are pressed against each other, and the wafer under test 300 is pressed against the membrane 222. Then, the wiring board 202 moves while the membrane 222 contracts the device-side seal 214, and the wiring substrate 202, the device-side anisotropic conductive sheet 212, the connection wafer 110, and the wafer-side anisotropic conductive sheet 218 are moved. Are held in contact with each other.
  • the terminals provided on the lower surface of the wiring board 202 and the pads provided on the upper surface of the connection wafer 110 are electrically connected via the device-side anisotropic conductive sheet 212. Further, the terminals provided on the lower surface of the connecting wafer 110 and the pads provided on the upper surface of the wafer under test 300 are electrically connected via the wafer side anisotropic conductive sheet 218 and the bump pads of the membrane 222. .
  • the decompressor 238 sucks the semiconductor wafer intake path 230 at substantially the same timing as the intake operation by the decompressor 236, for example. As a result, the wafer under test 300 is attracted to the wafer tray 226.
  • the probe apparatus 200 performs a test on the wafer under test 300 in a state where the pressure reduction by the pressure reducer 236 and the pressure reducer 238 is completed.
  • FIG. 8 is a schematic diagram showing another configuration example of the test system 400.
  • the same referential mark is attached and explanation is omitted.
  • the connection wafer 110 includes a connection wafer 110, a circuit wafer 150, and a temperature distribution adjusting unit 120.
  • the circuit wafer 150 is provided to face the connection wafer 110.
  • the circuit wafer 150 includes a plurality of unit cells 151 (151-1, 151) provided at positions corresponding to the plurality of unit cells 111 (111-1, 111-2,...) In the connection wafer 110. -2, ). Therefore, in the probe apparatus 200, when the test wafer unit 100 and the wafer under test 300 are electrically connected as described above, the circuit wafer 150 is electrically connected to the wafer under test 300 via the connection wafer 110. Connected.
  • the control device 10 may test each chip under test 310 by supplying a test signal to each chip under test 310 of the wafer under test 300 via the circuit wafer 150 and the connection wafer 110. Further, the control device 10 receives a response signal output by each chip under test 310 in response to the test signal via the connection wafer 110 and the circuit wafer 150, and each chip under test 310 based on the response signal. It may be judged whether or not.
  • FIG. 9 is a diagram showing an example of a cross section of the unit cell 151-1 of the circuit wafer 150, the unit cell 111-1 of the connection wafer 110, and the chip under test 310-1 of the wafer under test 300.
  • the unit cell 151-1 of the circuit wafer 150, the unit cell 111-1 of the connection wafer 110, and the chip to be tested 310-1 of the wafer under test 300 are extracted. Show. In FIG. 9, about the same configuration as that described with reference to FIG. 3 to FIG.
  • control circuit 122 and the test circuit 130 are provided on the back surface of the unit cell 151-1 facing the unit cell 111-1 (hereinafter referred to as “the upper surface 152 of the unit cell 151-1”). Further, a heater 123 and a temperature sensor 124 are provided on the lower surface 113 of the unit cell 111-1, that is, the back surface of the unit cell 111-1 that faces the unit cell 151-1.
  • a device side pad 158 is provided on the upper surface 152 of the unit cell 151-1.
  • the lower surface 153 of the unit cell 151-1 is located at a position corresponding to the plurality of circuit wafer side pads 118 (118-1, 118-2, 118-3) provided on the upper surface 112 of the unit cell 111-1.
  • Connection wafer side pads 159 (159-1, 159-2, 159-3) are provided.
  • a wafer-under-test pad 119 is provided on the lower surface 113 of the unit cell 111-1 at a position corresponding to the terminal 312 provided on the upper surface of the chip under test 310-1.
  • the unit cell 151-1 is provided with a plurality of vias 157 (157-1, 157-2, 157-3) penetrating from the upper surface 152 to the lower surface 153.
  • the unit cell 111-1 is provided with a plurality of vias 117 (117-1, 117-2, 117-3) penetrating from the upper surface 112 to the lower surface 113.
  • the wafer under test pad 119 When testing the wafer under test 300, the wafer under test pad 119 is close to the terminal 312. The tips of the heater 123 and the temperature sensor 124 are close to the upper surface of the chip under test 310-1. Further, the plurality of connection wafer side pads 159 are close to the corresponding circuit wafer side pads 118. That is, for example, the wafer side pad 159-1 is close to the circuit wafer side pad 118-1.
  • control circuit 122 causes the heater 123 to pass through the pattern wiring 156, the via 157-3, the connection wafer side pad 159-1, the circuit wafer side pad 118-1, the pattern wiring 116, and the via 117-3. And electrically connected.
  • the control circuit 122 also includes a temperature sensor 124 via the pattern wiring 156, the via 157-2, the connection wafer side pad 159-2, the circuit wafer side pad 118-2, the pattern wiring 116, and the via 117-2. Connect electrically.
  • the test circuit 130 is connected to the chip under test via the pattern wiring 156, the via 157-1, the connection wafer side pad 159-1, the circuit wafer side pad 118-1, the pattern wiring 116, and the via 117-1. It is electrically connected to the terminal 312 of 310-1.
  • each unit cell 151 of the circuit wafer 150, each unit cell 111 of the connection wafer 110, and each chip to be tested 310 of the wafer under test 300 are unit cells 151-1, unit cells.
  • the test is performed on each of the chips to be tested 310 of the wafer to be tested 300 while being electrically connected in the same manner as the chips 111-1 and the chip to be tested 310-1. Further, during the test, the surface temperature of each chip under test 310-1 is detected, and the heater 123 is controlled based on the detection result. The detection of the surface temperature and the control of the heater 123 are the same as those described with reference to FIG.
  • the test wafer unit 100 includes a connection wafer 110 and a circuit wafer 150 disposed on the opposite side of the connection wafer 110 from the wafer 300 to be tested.
  • a heater 123 is provided on the surface of the connection wafer 110 facing the wafer under test 300, and a control circuit 122 and a test circuit 130 are provided on the surface of the circuit wafer 150 far from the test wafer 300. Thereby, the control circuit 122 and the test circuit 130 are less likely to be affected by heat radiation from the heater 123.
  • FIG. 10 is a diagram showing another example of the cross section of the unit cell 151-1, the unit cell 111-1, and the chip under test 310-1.
  • a plurality of terminals 312 (312-1, 312-2, 312-3) are provided on the upper surface of the chip to be tested 310-1 in the wafer to be tested 300. Further, on the lower surface 153 of the unit cell 151-1 in the circuit wafer 150, a plurality of connection wafer-side pads 159 (159) at a different pitch from the plurality of terminals 312 (312-1, 312-2, 312-3). -1, 159-2, 159-3).
  • connection wafer 110 On the other hand, on the upper surface 112 of the unit cell 111-1 of the connection wafer 110, a plurality of circuit wafers are provided at positions corresponding to the plurality of connection wafer side pads 159 (159-1, 159-2, 159-3). Side pads 118 (118-1, 118-2, 118-3) are provided. On the lower surface 113 of the unit cell 111-1, a plurality of wafer pads 119 (119-1, 119) at positions corresponding to the plurality of terminals 312 (312-1, 312-2, 312-3) are provided. -2, 119-3).
  • each circuit wafer-side pad 118 is electrically connected to the corresponding wafer-side pad 119 to be tested.
  • the circuit wafer side pad 118-1 is electrically connected to the wafer under test pad 119-1 through the pattern wiring 116 and the via 117-1.
  • connection wafer 110 for changing the pitch is provided between them.
  • the circuit wafer 150 and the pad-terminal of the wafer under test 300 can be electrically connected.
  • the connection wafer 110 for converting the pitch as in this example it is not necessary to provide the circuit wafer 150 for each wafer under test 300 having different terminal arrangements. Rise.
  • FIG. 11 is a view showing another example of the cross section of the unit cell 151-1, the unit cell 111-1, and the chip to be tested 310-1.
  • components substantially the same as those described with reference to FIGS. 3 to 5, FIG. 9, FIG. 10, and the like are denoted by the same reference numerals and description thereof is partially omitted.
  • the configuration described with reference to FIG. 9 does not include the temperature sensor 124, pattern wiring, pads, vias, and the like for electrically connecting the temperature sensor 124 and the control circuit 122.
  • the control circuit 122 is electrically connected to the test circuit 130 via the pattern wiring 156.
  • control circuit 122 detects the current consumption of the chip under test 310-1 in a state where the test is being performed based on the value of the current flowing through the test circuit 130. Then, the control circuit 122 controls the heater 123 based on the detected current consumption.
  • the detection and control are the same as the detection and control in the configuration described with reference to FIG.
  • connection wafer side pads 159 of the unit cell 151-1 and the terminals 312 of the chip under test 310-1 do not correspond to each other. That is, when the circuit wafer 150 and the wafer under test 300 are brought close to each other with the corresponding unit cell 151 and the chip under test 310 aligned, the connection wafer side pad 159 and the terminal 312 are directly connected. I can't let you. However, by providing the connection wafer 110 between the circuit wafer 150 and the wafer under test 300 for connection between pads and terminals provided at different positions, the connection wafer side pads 159 and the terminals 312 are connected. It can be electrically connected.
  • FIG. 12 is a diagram showing another example of a cross section of the unit cell 151-1, the unit cell 111-1, and the chip to be tested 310-1.
  • components substantially the same as those described with reference to FIGS. 3 to 5, FIG. 9 to FIG.
  • the configuration described with reference to FIG. 11 does not include the heater 123 and pattern wiring, pads, vias, and the like for electrically connecting the heater 123 and the control circuit 122.
  • control circuit 122 detects the current consumption of the chip under test 310-1 in a state where the test is being performed based on the value of the current flowing through the test circuit 130. Then, the control circuit 122 adjusts the current supplied to the chip under test 310 based on the detected current consumption.
  • the detection and adjustment are the same as the detection and adjustment in the configuration described with reference to FIG.
  • connection wafer 110 for connecting pads and terminals provided at different positions is provided between the circuit wafer 150 and the wafer 300 to be tested.
  • the connection wafer side pad 159 and the terminal 312 can be electrically connected.
  • FIG. 13 is a cross-sectional view showing another configuration example of the probe apparatus 200 provided in the chamber 20 of the test system 400.
  • the probe apparatus 200 is electrically connected to the wafer under test 300, for example, and passes a signal to and from the wafer under test 300 in response to a control signal from the control apparatus 10. Test wafer 300 is tested.
  • the probe apparatus 200 includes a test wafer unit 100, a wafer-side seal portion 224, a wafer tray 226, a wafer stage 228, and a decompression portion 234.
  • the test wafer unit 100 includes a connection wafer 110, a wiring substrate 202, a support unit 204, a device-side anisotropic conductive sheet 212, a device-side seal portion 214, a wafer-side anisotropic conductive sheet 218, a membrane 222, and a fixed portion.
  • a ring 220 is included.
  • FIG. 13 is a diagram showing a configuration example of the probe apparatus 200 when the connection wafer 110 and the circuit wafer 150 are used.
  • the configuration of the probe apparatus 200 on the wafer under test 300 side is the same as that described with reference to FIG.
  • An apparatus-side anisotropic conductive sheet 212 is disposed on the upper surface of the circuit wafer 150 in the same manner as the connection wafer 110 described with reference to FIGS.
  • a wafer-side anisotropic conductive sheet 218 is disposed on the lower surface of the connection wafer 110 in the same manner as the connection wafer 110 described with reference to FIGS.
  • the anisotropic conductive sheet 252 is also disposed between the connection wafer 110 and the circuit wafer 150. These configurations are provided in a space between the wiring board 202 and the membrane 222. Since the operation when the wafer under test 300 is tested by the probe apparatus 200 of this example is the same as that of the probe apparatus 200 described with reference to FIG.

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Abstract

　被試験ウエハに形成された複数の被試験チップと電気的に接続する試験用ウエハユニットであって、被試験ウエハと対向して配置され、それぞれの被試験チップと電気的に接続される接続用ウエハと、接続用ウエハに設けられ、被試験ウエハの温度分布を調整する温度分布調整部とを備える試験用ウエハユニットを提供する。また、上記試験用ウエハユニットにおいて、接続用ウエハは、被試験ウエハと対応する形状を有し、温度分布調整部は、それぞれの被試験チップと対向する位置に設けられ、それぞれの被試験チップの温度を調整する複数の個別温度調整部を有することが好ましい。

Description

試験用ウエハユニットおよび試験システム
　本発明は、試験用ウエハユニットおよび当該試験用ウエハユニットを備えた試験システムに関する。特に本発明は、複数の半導体チップが形成された半導体ウエハの温度分布を調整する温度分布調整部を有する試験用ウエハユニットおよび当該試験用ウエハユニットを備えた試験システムに関する。
　半導体チップの試験において、複数の半導体チップが形成された半導体ウエハの状態で、各半導体チップの良否を試験する装置が知られている（例えば、特許文献１参照）。当該装置は、半導体ウエハ上の複数の半導体チップと一括して電気的に接続可能なプローブカードを備え、同時に複数の半導体チップを試験することができる。
特開２００２－２２２８３９号公報
　同時に複数の半導体チップに対して試験を実施したときに、例えば特定の半導体チップにおいて過電流が生じた場合、当該半導体チップは、周囲の試験中の半導体チップと比べて、温度が上昇することがある。この場合、周囲の半導体チップの温度も少なからず上昇するので、当該過電流が生じた半導体チップの周囲の半導体チップを他の半導体チップと同じ温度条件で試験できないという課題があった。
　そこで本発明は、上記の課題を解決することのできる試験用ウエハユニットおよび当該試験用ウエハユニットを備えた試験システムを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、被試験ウエハに形成された複数の被試験チップと電気的に接続する試験用ウエハユニットであって、被試験ウエハと対向して配置され、それぞれの被試験チップと電気的に接続される接続用ウエハと、接続用ウエハに設けられ、被試験ウエハの温度分布を調整する温度分布調整部とを備える試験用ウエハユニットを提供する。また、本発明の第２の形態においては、被試験ウエハに形成された複数の被試験チップを試験する試験システムであって、複数の被試験チップと電気的に接続する試験用ウエハユニットと、試験用ウエハユニットを介して、それぞれの被試験チップを試験する制御装置とを備え、試験用ウエハユニットは、被試験ウエハと対向して配置され、それぞれの被試験チップと電気的に接続される接続用ウエハと、接続用ウエハに設けられ、被試験ウエハの温度分布を調整する温度分布調整部とを有する試験システムを提供する。
　なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る試験システム４００の概要を示す図である。 本発明の一の実施形態に係る試験システム４００の構成例を示す概略図である。 接続用ウエハ１１０の単位セル１１１－１、および、被試験ウエハ３００の被試験チップ３１０－１の断面の一例を示す図である。 接続用ウエハ１１０の単位セル１１１－１、および、被試験ウエハ３００の被試験チップ３１０－１の断面の他の一例を示す図である。 接続用ウエハ１１０の単位セル１１１－１、および、被試験ウエハ３００の被試験チップ３１０－１の断面の他の一例を示す図である。 試験回路１３０の機能構成例を示すブロック図である。 試験システム４００のチャンバ２０内に設けられるプローブ装置２００の構成例を示す断面図である。 試験システム４００の他の構成例を示す概略図である。 回路用ウエハ１５０の単位セル１５１－１、接続用ウエハ１１０の単位セル１１１－１、および、被試験ウエハ３００の被試験チップ３１０－１の断面の一例を示す図である。 単位セル１５１－１、単位セル１１１－１、および、被試験チップ３１０－１の断面の他の一例を示す図である。 単位セル１５１－１、単位セル１１１－１、および、被試験チップ３１０－１の断面の他の一例を示す図である。 単位セル１５１－１、単位セル１１１－１、および、被試験チップ３１０－１の断面の他の一例を示す図である。 試験システム４００のチャンバ２０内に設けられるプローブ装置２００の他の構成例を示す断面図である。
符号の説明
１０　制御装置、２０　チャンバ、４０　搬送装置、６０　ウエハカセット、１００　試験用ウエハユニット、１１０　接続用ウエハ、１１１　単位セル、１１２　上面、１１３　下面、１１４　装置側パッド、１１５　被試験ウエハ側パッド、１１６　パターン配線、１１７　ビア、１１８　回路用ウエハ側パッド、１１９　被試験ウエハ側パッド、１２０　温度分布調整部、１２１　個別温度調整部、１２２　制御回路、１２３　ヒータ、１２４　温度センサ、１３０　試験回路、１５０　回路用ウエハ、１５１　単位セル、１５２　上面、１５３　下面、１５６　パターン配線、１５７　ビア、１５８　装置側パッド、１５９　接続用ウエハ側パッド、２００　プローブ装置、２０２　配線基板、２０４　支持部、２１２　装置側異方性導電シート、２１４　装置側シール部、２１８　ウエハ側異方性導電シート、２２０　固定リング、２２２　メンブレン、２２４　ウエハ側シール部、２２６　ウエハトレイ、２２８　ウエハステージ、２３０　吸気経路、２３２　吸気経路、２３４　減圧部、２３６　減圧器、２３８　減圧器、２４２　貫通孔、２５２　異方性導電シート、３００　被試験ウエハ、３１０　被試験チップ、３１２　端子、４００　試験システム、５２２　パターン発生部、５２４　パターンメモリ、５２６　期待値メモリ、５２８　フェイルメモリ、５３０　波形成形部、５３２　ドライバ、５３４　コンパレータ、５３６　タイミング発生部、５３８　論理比較部、５４０　特性測定部、５４２　電源供給部
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本発明の一つの実施形態に係る試験システム４００の概要を示す図である。試験システム４００は、複数の半導体チップが形成された被試験ウエハ３００における試験対象である複数の半導体チップ（以下、「被試験チップ」と称する）を試験する。また、試験システム４００は、複数の被試験ウエハ３００を並行して試験してよい。試験システム４００は、制御装置１０、複数のチャンバ２０（２０－１、２０－２、２０－３、２０－４）、搬送装置４０、および、ウエハカセット６０を備える。
　制御装置１０は、試験システム４００を制御する。例えば制御装置１０は、チャンバ２０、搬送装置４０、および、ウエハカセット６０を制御してよい。複数のチャンバ２０は、それぞれ試験すべき被試験ウエハ３００を順次受け取り、チャンバ２０の内部で被試験ウエハ３００を試験する。それぞれのチャンバ２０は、独立に被試験ウエハ３００を試験してよい。つまり、それぞれのチャンバ２０は、他のチャンバ２０と同期せずに、被試験ウエハ３００を試験してよい。
　ウエハカセット６０は、複数の被試験ウエハ３００を格納する。搬送装置４０は、ウエハカセット６０が格納したそれぞれの被試験ウエハ３００を、空いているいずれかのチャンバ２０内に搬送する。また、搬送装置４０は、試験が終了した被試験ウエハ３００を、チャンバ２０から搬出してウエハカセット６０に格納してよい。
　図２は、本発明の一の実施形態に係る試験システム４００の構成例を示す概略図である。本実施形態の試験システム４００は、例えば図２に示すように、複数の被試験チップ３１０（３１０－１、３１０－２、・・・）が形成された被試験ウエハ３００を試験する。これら複数の被試験チップ３１０は、例えば被試験ウエハ３００に対して露光等の半導体プロセスを用いて形成されてよい。
　試験用ウエハユニット１００は、接続用ウエハ１１０と、温度分布調整部１２０とを備える。接続用ウエハ１１０は、被試験ウエハ３００と対向して配置される。接続用ウエハ１１０は、被試験ウエハ３００における複数の被試験チップ３１０のそれぞれと対応する位置に設けられた複数の単位セル１１１（１１１－１、１１１－２、・・・）を有する。したがって、例えば試験システム４００のチャンバ２０内に設けられる後述のプローブ装置２００において、試験用ウエハユニット１００と被試験ウエハ３００とが電気的に接続された場合、例えば接続用ウエハ１１０における単位セル１１１－１の端子と被試験ウエハ３００における被試験チップ３１０－１のパッドとが電気的に接続される。
　制御装置１０は、接続用ウエハ１１０を介して、被試験ウエハ３００におけるそれぞれの被試験チップ３１０を試験する。例えば制御装置１０は、試験用ウエハユニット１００を介して、それぞれの被試験チップ３１０に試験信号を供給してよい。また、制御装置１０は、それぞれの被試験チップ３１０が試験信号に応じて出力する応答信号を、試験用ウエハユニット１００を介して受け取り、応答信号に基づいてそれぞれの被試験チップ３１０の良否を判定してよい。
　温度分布調整部１２０は、被試験ウエハ３００の温度分布を調整する。具体的には、温度分布調整部１２０は、後述のプローブ装置２００により被試験ウエハ３００の複数の被試験チップ３１０に対して良否を試験したときに、例えば特定の被試験チップ３１０における過電流もしくは電流断等に起因して生じた被試験ウエハ３００の局所的な温度変化を検出し、当該局所的な温度変化を緩和させるべく被試験ウエハ３００の温度分布を調整する。
　なお、温度分布調整部１２０は、図２において接続用ウエハ１１０とは別個に図示されているが、接続用ウエハ１１０に設けられてよい。温度分布調整部１２０は、例えば、複数の被試験チップ３１０に対応して設けられる後述の個別温度調整部１２１であってもよく、また、それぞれの個別温度調整部１２１を制御する制御回路であってもよい。接続用ウエハ１１０上にエッチング等によりパターン形成されてもよい。
　図３は、接続用ウエハ１１０の単位セル１１１－１、および、被試験ウエハ３００の被試験チップ３１０－１の断面の一例を示す図である。図３では、接続用ウエハ１１０における単位セル１１１－１と、被試験ウエハ３００における当該単位セル１１１－１に対向する被試験チップ３１０－１を抜き出して示す。なお、図３に示す単位セル１１１－１以外の単位セル１１１については、それぞれ同様の構成を有するので説明を省略する。また、被試験チップ３１０－１以外の被試験チップ３１０についても、それぞれ同様の構成を有するので説明を省略する。
　単位セル１１１－１は、個別温度調整部１２１と、試験回路１３０とを有する。個別温度調整部１２１は、制御回路１２２、ヒータ１２３、および温度センサ１２４を含む。制御回路１２２および試験回路１３０は、単位セル１１１－１における被試験チップ３１０と対向する面の裏面（以下、「単位セル１１１－１の上面１１２」と称する）に設けられる。ヒータ１２３は、単位セル１１１－１における被試験チップ３１０－１と対向する面（以下、「単位セル１１１－１の下面１１３」と称する）に設けられる。
　単位セル１１１－１の上面１１２には、装置側パッド１１４が設けられる。また、単位セル１１１－１の下面１１３には、被試験チップ３１０－１の上面に設けられる端子３１２に対応する位置に被試験ウエハ側パッド１１５が設けられる。更に、単位セル１１１－１には、上面１１２から下面１１３に貫通する複数のビア１１７（１１７－１、１１７－２、１１７－３）が設けられる。
　制御回路１２２は、パターン配線１１６およびビア１１７－３を介してヒータ１２３と電気的に接続される。また、制御回路１２２は、パターン配線１１６およびビア１１７－２を介して温度センサ１２４と電気的に接続する。
　試験回路１３０は、パターン配線１１６を介して装置側パッド１１４と電気的に接続する。また、試験回路１３０は、装置側パッド１１４から単位セル１１１－１を貫通して設けられるビア１１７－１、および、パターン配線１１６を介して、単位セル１１１－１の下面１１３に設けられる被試験ウエハ側パッド１１５とも電気的に接続する。
　被試験ウエハ３００の試験時において、被試験ウエハ側パッド１１５は、端子３１２と近接する。また、ヒータ１２３および温度センサ１２４のそれぞれの先端は、被試験チップ３１０－１の上面に近接する。そして、被試験チップ３１０－１を含む複数の被試験チップに対して、試験システム４００により試験される。
　ここで、試験回路１３０は、被試験チップ３１０－１に対して、端子３１２を介して所定の試験信号を送り、また、当該端子３１２を介して被試験チップ３１０－１からの応答信号を受け取る。このとき、個別温度調整部１２１の制御回路１２２は、被試験チップ３１０－１の端子３１２を介して、被試験チップ３１０－１の電力消費に応じた情報を検出する。本例では、制御回路１２２は、温度センサ１２４により測定される被試験チップ３１０－１の表面温度を検出してよい。
　そして、制御回路１２２は、検出した被試験チップ３１０－１の表面温度に基づいて、ヒータ１２３を制御する。例えば、制御回路１２２は、検出した被試験チップ３１０－１の表面温度が所定温度よりも低い場合は、被試験チップ３１０－１の温度が当該所定温度よりも高くなるまでヒータ１２３により被試験チップ３１０－１を加熱する。ここで、所定温度は、例えば、良品である被試験チップ３１０が、試験中に電流による発熱等により達する温度の基準値、あるいは当該基準値に基づいて定めた管理幅の下限値であってよい。
　図４は、接続用ウエハ１１０の単位セル１１１－１、および、被試験ウエハ３００の被試験チップ３１０－１の断面の他の一例を示す図である。本例では、図３を参照して説明した上記の例と比べて以下の部分が異なる。すなわち、制御回路１２２は、ヒータ１２３および試験回路１３０と電気的に接続する。
　本例では、制御回路１２２は、試験されている状態における被試験チップ３１０－１の消費電流を試験回路１３０を流れる電流値に基づいて検出する。そして、制御回路１２２は、検出した消費電流の大きさに基づいて、ヒータ１２３を制御する。
　具体的には、制御回路１２２は、検出した上記消費電流が予め定められた値よりも小さい場合、ヒータ１２３により被試験チップ３１０－１を加熱する。具体的には、制御回路１２２は、例えば、良品である被試験チップ３１０に流れる電流により当該被試験チップ３１０が所定温度まで加熱される場合、電流断が生じている被試験チップ３１０－１が当該所定温度と略等しい温度となるまでヒータ１２３により加熱する。
　また、制御回路１２２は、検出した上記表面温度が予め定められた値よりも大きいとき、被試験チップ３１０－１に与えられる電流を調整してよい。すなわち、この場合、被試験チップ３１０－１に与えられる電流を小さくすることにより、被試験チップ３１０－１に流れる電流の大きさを、良品である被試験チップから検出される電流の大きさと略等しいかあるいはそれよりも小さいレベルに調整する。このとき、制御回路１２２は、例えば制御装置１０に対して被試験チップ３１０－１に与えられる電流を小さくすべき旨の信号を出力してもよく、また、試験回路１３０に対して当該信号を出力してもよい。
　図５は、接続用ウエハ１１０の単位セル１１１－１、および、被試験ウエハ３００の被試験チップ３１０－１の断面の他の一例を示す図である。本例では、図３および図４を参照して説明した上記の各例と比べて、個別温度調整部１２１がヒータ１２３および温度センサ１２４を含まない点で異なる。
　本例では、制御回路１２２は、試験されている状態における被試験チップ３１０－１の消費電流を試験回路１３０を流れる電流値に基づいて検出する。そして、制御回路１２２は、検出した消費電流の大きさに基づいて、被試験チップ３１０に与えられる電流を調整する。
　具体的には、制御回路１２２は、検出した上記消費電流が予め定められた値よりも小さい場合、被試験チップ３１０に与えられる電流を大きくすることにより、被試験チップ３１０に流れる電流の大きさを、良品である被試験チップから検出される電流の大きさと略等しいレベルに調整してよい。また、制御回路１２２は、検出した上記消費電流が予め定められた値よりも大きい場合、被試験チップ３１０に与えられる電流を小さくすることにより、被試験チップ３１０に流れる電流の大きさを、良品である被試験チップから検出される電流の大きさと略等しいレベルに調整してよい。
　なお、制御回路１２２は、例えば制御装置１０に対して被試験チップ３１０に与えられる電流を調整すべき旨の信号を出力してもよく、また、試験回路１３０に対して当該信号を出力してもよい。
　このように、個別温度調整部１２１は、試験時に被試験チップ３１０－１が不良であることなどにより被試験チップ３１０－１に過電流もしくは電流断が生じた場合でも、被試験チップ３１０－１の温度を良品である被試験チップの温度と略等しくなるように、被試験チップ３１０－１の表面温度、または、被試験チップ３１０－１に与えられる電流を調整する。また、被試験チップ３１０－１を含む被試験ウエハ３００の他の被試験チップ３１０についても、個別温度調整部１２１による上記温度調整と同様に、それぞれの被試験チップ３１０に対応する個別温度調整部が温度調整を実施する。
　したがって、被試験ウエハ３００のそれぞれの被試験チップ３１０は、試験時において周囲の複数の被試験チップ３１０－１に過電流もしくは電流断が生じた場合でも、温度変化の影響をほとんど受けることなく、試験が実施される。よって、それぞれの被試験チップ３１０の試験精度が向上する。
　図６は、試験回路１３０の機能構成例を示すブロック図である。試験回路１３０は、パターン発生部５２２、波形成形部５３０、ドライバ５３２、コンパレータ５３４、タイミング発生部５３６、論理比較部５３８、特性測定部５４０、および、電源供給部５４２を有する。なお、試験回路１３０は、接続される被試験チップ３１０の入出力ピンのピン毎に、図６に示した構成を有してよい。これらの構成は、露光等の半導体プロセスにより、接続用ウエハ１１０に形成されてよい。
　パターン発生部５２２は、試験信号の論理パターンを生成する。本例のパターン発生部５２２は、パターンメモリ５２４、期待値メモリ５２６、および、フェイルメモリ５２８を有する。パターン発生部５２２は、パターンメモリ５２４に予め格納された論理パターンを出力してよい。パターンメモリ５２４は、試験開始前に制御装置１０から与えられる論理パターンを格納してよい。また、パターン発生部５２２は、予め与えられるアルゴリズムに基づいて当該論理パターンを生成してもよい。
　波形成形部５３０は、パターン発生部５２２から与えられる論理パターンに基づいて、試験信号の波形を成形する。例えば波形成形部５３０は、論理パターンの各論理値に応じた電圧を、所定のビット期間ずつ出力することで、試験信号の波形を成形してよい。
　ドライバ５３２は、波形成形部５３０から与えられる波形に応じた試験信号を出力する。ドライバ５３２は、タイミング発生部５３６から与えられるタイミング信号に応じて、試験信号を出力してよい。例えばドライバ５３２は、タイミング信号と同一周期の試験信号を出力してよい。ドライバ５３２が出力する試験信号は、被試験ウエハ側パッド１１５等を介して、対応する被試験チップ３１０に供給される。
　コンパレータ５３４は、被試験チップ３１０が出力する応答信号を測定する。例えばコンパレータ５３４は、タイミング発生部５３６から与えられるストローブ信号に応じて応答信号の論理値を順次検出することで、応答信号の論理パターンを測定してよい。
　論理比較部５３８は、コンパレータ５３４が測定した応答信号の論理パターンに基づいて、対応する被試験チップ３１０の良否を判定する判定部として機能する。例えば論理比較部５３８は、パターン発生部５２２から与えられる期待値パターンと、コンパレータ５３４が検出した論理パターンとが一致するか否かにより、被試験チップ３１０の良否を判定してよい。パターン発生部５２２は、期待値メモリ５２６に予め格納された期待値パターンを、論理比較部５３８に供給してよい。期待値メモリ５２６は、試験開始前に制御装置１０から与えられる論理パターンを格納してよい。また、パターン発生部５２２は、予め与えられるアルゴリズムに基づいて当該期待値パターンを生成してもよい。
　フェイルメモリ５２８は、論理比較部５３８における比較結果を格納する。例えば、被試験チップ３１０のメモリ領域を試験する場合、フェイルメモリ５２８は、被試験チップ３１０のアドレス毎に、論理比較部５３８における良否判定結果を格納してよい。制御装置１０は、フェイルメモリ５２８が格納した良否判定結果を読み出してよい。例えば、装置側パッド１１４は、フェイルメモリ５２８が格納した良否判定結果を、試験用ウエハユニット１００の外部、例えば制御装置１０に出力してよい。
　また、特性測定部５４０は、ドライバ５３２が出力する電圧または電流の波形を測定する。例えば特性測定部５４０は、ドライバ５３２から被試験チップ３１０に供給する電流または電圧の波形が、所定の仕様を満たすか否かに基づいて、被試験チップ３１０の良否を判定する判定部として機能してよい。
　電源供給部５４２は、被試験チップ３１０を駆動する電源電力を供給する。例えば電源供給部５４２は、試験中に制御装置１０から与えられる電力に応じた電源電力を、被試験チップ３１０に供給してよい。また、電源供給部５４２は、試験回路１３０の各構成要素に駆動電力を供給してもよい。
　試験回路１３０がこのような構成を有することで、制御装置１０の規模を低減した試験システムを実現することができる。例えば制御装置１０として、汎用のパーソナルコンピュータ等を用いることができる。
　図７は、試験システム４００のチャンバ２０内に設けられるプローブ装置２００の構成例を示す断面図である。本例において、プローブ装置２００は、例えば、被試験ウエハ３００と電気的に接続するとともに、制御装置１０からの制御信号に応じて、被試験ウエハ３００との間で信号を受け渡すことにより、被試験ウエハ３００を試験する。
　プローブ装置２００は、試験用ウエハユニット１００、ウエハ側シール部２２４、ウエハトレイ２２６、ウエハステージ２２８、および、減圧部２３４を有する。試験用ウエハユニット１００は、接続用ウエハ１１０、配線基板２０２、支持部２０４、装置側異方性導電シート２１２、装置側シール部２１４、ウエハ側異方性導電シート２１８、メンブレン２２２、および、固定リング２２０を含む。
　本例において、試験対象とされる被試験ウエハ３００は、例えば円盤形状の半導体基板であり、より具体的には、シリコン、化合物半導体、その他の半導体基板であってよい。被試験ウエハ３００は、プローブ装置２００において、ウエハトレイ２２６上に載置される。また、被試験ウエハ３００は、表面に複数のパッドを有してよい。
　配線基板２０２は、例えばプリント基板に配線および端子が形成された基板であり、下面に複数の端子を有する。接続用ウエハ１１０は、被試験ウエハ３００と対応する形状を有する半導体基板であってよく、配線基板２０２と被試験ウエハ３００との間において被試験ウエハ３００と対向して配される。接続用ウエハ１１０は、例えば被試験ウエハ３００が円盤形状の半導体基板である場合、被試験ウエハ３００と略同一の直径、あるいは被試験ウエハ３００よりも大きな直径を有する円形、半円形、あるいは扇形等の形状を有する半導体基板であってよい。なお、接続用ウエハ１１０の形状は、被試験ウエハ３００の上面の少なくとも一部と対向する形状であれば、これに限られない。
　接続用ウエハ１１０の上面すなわち配線基板２０２側の面上には、配線基板２０２の上記複数の端子に対応する位置にパッドが設けられる。また、接続用ウエハ１１０の下面すなわち被試験ウエハ３００側の面上には、被試験ウエハ３００の上面に設けられるパッドに対応する位置に端子（以下、「被試験ウエハ側端子」と称する）が設けられる。なお、被試験ウエハ３００の上面に端子が設けられる場合は、接続用ウエハ１１０の下面には、上記端子に替えてパッドが設けられることが好ましい。
　装置側異方性導電シート２１２は、配線基板２０２と接続用ウエハ１１０の間に配される。装置側異方性導電シート２１２は、例えば、所定以上の圧力で押圧された部分について、導電性を有するシート材料で形成される。装置側異方性導電シート２１２は、配線基板２０２の端子と、接続用ウエハ１１０における配線基板２０２側の面に設けられたパッドとにより押圧されることにより、それぞれの端子－パッド間を電気的に接続する。
　ウエハ側異方性導電シート２１８は、接続用ウエハ１１０の下方に配される。ウエハ側異方性導電シート２１８は、例えば、所定以上の圧力で押圧された部分について、導電性を有するシート材料で形成される。ウエハ側異方性導電シート２１８は、接続用ウエハ１１０における被試験ウエハ３００側の面に設けられた端子と、後述するメンブレン２２２のバンプパッドとにより押圧されることにより、それぞれの端子－パッド間を電気的に接続する。
　メンブレン２２２は、例えば接続用ウエハ１１０より大きな直径の円盤形状の半導体基板であり、ウエハ側異方性導電シート２１８と被試験ウエハ３００との間に配される。メンブレン２２２は、接続用ウエハ１１０のウエハ側接続端子と、被試験ウエハ３００のパッドとを電気的に接続するバンプパッドを有してよい。また、メンブレン２２２には、ウエハ側異方性導電シート２１８側から被試験ウエハ３００側へと貫通する貫通孔２４２が設けられる。
　固定リング２２０は、例えばリング状の弾性部材であり、メンブレン２２２の下面における当該メンブレン２２２の周縁部に沿って設けられる。固定リング２２０の外径は、メンブレン２２２の外径と略等しくてよく、内径は、後述のウエハ側シール部２２４および被試験ウエハ３００の直径より大きくてよい。
　支持部２０４は、プローブ装置２００のフレーム等に固定されており、固定リング２２０、メンブレン２２２、および、配線基板２０２を保持する。これにより、装置側異方性導電シート２１２、接続用ウエハ１１０、および、ウエハ側異方性導電シート２１８は、メンブレン２２２および配線基板２０２とともに所定の位置に保持される。
　装置側シール部２１４は、例えばリング状の弾性部材であり、配線基板２０２とメンブレン２２２との間において接続用ウエハ１１０を囲むように設けられる。
　ウエハ側シール部２２４は、例えばリング状の弾性部材であり、ウエハトレイ２２６の上面において、被試験ウエハ３００の外周を囲むように配される。また、ウエハ側シール部２２４の一端は、ウエハトレイ２２６の上面に固定されており、他端は、ウエハトレイ２２６の上面からの離れるに連れて、環状の直径が大きくなるようなリップ状に形成されてよい。ウエハ側シール部２２４は、ウエハトレイ２２６がメンブレン２２２に押し付けられた場合に、上記他端がメンブレン２２２の下面と接触してたわむ。
　ウエハステージ２２８は、ウエハトレイ２２６を保持する。また、ウエハステージ２２８は、ウエハトレイ２２６を、少なくとも鉛直方向すなわち配線基板２０２に対して近接または離間する方向へ移動させることができる。
　減圧部２３４は、減圧器２３６および減圧器２３８を有する。減圧器２３６は、ウエハトレイ２２６の上面における被試験ウエハ３００が載置されていない部分に一方の開口が形成される密閉空間用の吸気経路２３２と接続する。半導体ウエハ用の減圧器２３８は、ウエハトレイ２２６の上面における被試験ウエハ３００が載置されている部分に一方の開口が形成される半導体ウエハ用の吸気経路２３０と接続する。
　このような構成を有するプローブ装置２００によりウエハトレイ２２６上に載置された被試験ウエハ３００を試験する場合、先ず、ウエハステージ２２８がウエハトレイ２２６をメンブレン２２２側へ移動させることにより、ウエハ側シール部２２４の上端部をメンブレン２２２に密着させる。このとき、接続用ウエハ１１０および被試験ウエハ３００の周囲には、配線基板２０２、ウエハトレイ２２６、装置側シール部２１４、メンブレン２２２、および、ウエハ側シール部２２４により囲まれる密閉空間が形成される。
　ここで、メンブレン２２２は上記密閉空間を仕切る位置に配されるが、上記のようにメンブレン２２２には貫通孔２４２が設けられるので、当該密閉空間は一体の空間となる。
　次に、減圧器２３６は、密閉空間用の吸気経路２３２を通じて吸気することにより、上記密閉空間の内部を減圧する。ここで、上記のように、メンブレン２２２には貫通孔２４２が設けられているので、メンブレン２２２よりも配線基板２０２側の空間、および、メンブレン２２２よりもウエハトレイ２２６側の空間を含む上記密閉空間の内部を効率良く減圧することができる。
　減圧器２３６により上記密閉空間の内部が減圧されることにより、試験用ウエハユニット１００およびウエハトレイ２２６が互いに押し付けられ、伴って、被試験ウエハ３００がメンブレン２２２に押し付けられる。そして、メンブレン２２２が装置側シール部２１４を収縮させつつ配線基板２０２が移動して、配線基板２０２、装置側異方性導電シート２１２、接続用ウエハ１１０、および、ウエハ側異方性導電シート２１８を互いに当接させた状態に保持する。
　これにより、配線基板２０２の下面に設けられる端子と、接続用ウエハ１１０の上面に設けられるパッドとが、装置側異方性導電シート２１２を介して電気的に接続される。また、接続用ウエハ１１０の下面に設けられる端子と、被試験ウエハ３００の上面に設けられるパッドとが、ウエハ側異方性導電シート２１８およびメンブレン２２２のバンプパッドを介して電気的に接続される。
　また、減圧器２３８は、例えば減圧器２３６による上記吸気動作と略同じタイミングで半導体ウエハ用の吸気経路２３０を吸気する。これにより、被試験ウエハ３００は、ウエハトレイ２２６に吸着される。
　これにより、上記密閉空間の内部の減圧時または復圧時等に被試験ウエハ３００がウエハトレイ２２６上で移動したり、ウエハトレイ２２６から外れたりするのを防ぐことができる。プローブ装置２００は、減圧器２３６および減圧器２３８による上記減圧までが完了した状態で、被試験ウエハ３００に対して試験を実施する。
　図８は、試験システム４００の他の構成例を示す概略図である。本例において、図２等を参照して説明した構成と略同じ構成については、同じ参照番号を付して説明を省略する。
　図８に示す試験用ウエハユニット１００は、接続用ウエハ１１０と、回路用ウエハ１５０と、温度分布調整部１２０とを備える。回路用ウエハ１５０は、接続用ウエハ１１０と対向して設けられる。回路用ウエハ１５０は、接続用ウエハ１１０における複数の単位セル１１１（１１１－１、１１１－２、・・・）のそれぞれと対応する位置に設けられた複数の単位セル１５１（１５１－１、１５１－２、・・・）を有する。したがって、プローブ装置２００において、上記のように試験用ウエハユニット１００と被試験ウエハ３００とが電気的に接続された場合、回路用ウエハ１５０は、接続用ウエハ１１０を介して被試験ウエハ３００に電気的に接続される。
　制御装置１０は、回路用ウエハ１５０および接続用ウエハ１１０を介して、被試験ウエハ３００のそれぞれの被試験チップ３１０に試験信号を供給することにより、それぞれの被試験チップ３１０を試験してよい。また、制御装置１０は、それぞれの被試験チップ３１０が試験信号に応じて出力する応答信号を、接続用ウエハ１１０および回路用ウエハ１５０を介して受け取り、応答信号に基づいてそれぞれの被試験チップ３１０の良否を判定してよい。
　図９は、回路用ウエハ１５０の単位セル１５１－１、接続用ウエハ１１０の単位セル１１１－１、および、被試験ウエハ３００の被試験チップ３１０－１の断面の一例を示す図である。図９では、それぞれが互いに対向して配される回路用ウエハ１５０の単位セル１５１－１、接続用ウエハ１１０の単位セル１１１－１、および、被試験ウエハ３００の被試験チップ３１０－１を抜き出して示す。なお、図９において、図３～図５等を参照して説明した構成と略同じ構成については、同じ符号を付して説明を一部省略する。
　本例では、単位セル１５１－１における単位セル１１１－１と対向する面の裏面（以下、「単位セル１５１－１の上面１５２」と称する）に、制御回路１２２および試験回路１３０が設けられる。また、単位セル１１１－１の下面１１３、すなわち、単位セル１１１－１における単位セル１５１－１と対向する面の裏面には、ヒータ１２３および温度センサ１２４が設けられる。
　単位セル１５１－１の上面１５２には、装置側パッド１５８が設けられる。また、単位セル１５１－１の下面１５３には、単位セル１１１－１の上面１１２に設けられる複数の回路用ウエハ側パッド１１８（１１８－１、１１８－２、１１８－３）に対応する位置に接続用ウエハ側パッド１５９（１５９－１、１５９－２、１５９－３）が設けられる。また、単位セル１１１－１の下面１１３には、被試験チップ３１０－１の上面に設けられる端子３１２に対応する位置に被試験ウエハ側パッド１１９が設けられる。
　単位セル１５１－１には、上面１５２から下面１５３に貫通する複数のビア１５７（１５７－１、１５７－２、１５７－３）が設けられる。また、単位セル１１１－１には、上面１１２から下面１１３に貫通する複数のビア１１７（１１７－１、１１７－２、１１７－３）が設けられる。
　被試験ウエハ３００を試験する場合、被試験ウエハ側パッド１１９は、端子３１２と近接する。また、ヒータ１２３および温度センサ１２４のそれぞれの先端は、被試験チップ３１０－１の上面に近接する。また、複数の接続用ウエハ側パッド１５９は、それぞれ対応する回路用ウエハ側パッド１１８と近接する。すなわち、例えば、ウエハ側パッド１５９－１は、回路用ウエハ側パッド１１８－１と近接する。
　このとき、制御回路１２２は、パターン配線１５６、ビア１５７－３、接続用ウエハ側パッド１５９－１、回路用ウエハ側パッド１１８－１、パターン配線１１６、およびビア１１７－３を介して、ヒータ１２３と電気的に接続される。また、制御回路１２２は、パターン配線１５６、ビア１５７－２、接続用ウエハ側パッド１５９－２、回路用ウエハ側パッド１１８－２、パターン配線１１６、およびビア１１７－２を介して、温度センサ１２４と電気的に接続する。
　また、試験回路１３０は、パターン配線１５６、ビア１５７－１、接続用ウエハ側パッド１５９－１、回路用ウエハ側パッド１１８－１、パターン配線１１６、およびビア１１７－１を介して、被試験チップ３１０－１の端子３１２と電気的に接続する。
　試験システム４００は、回路用ウエハ１５０の各々の単位セル１５１、接続用ウエハ１１０のそれぞれの単位セル１１１、および、被試験ウエハ３００のそれぞれの被試験チップ３１０が、単位セル１５１－１、単位セル１１１－１、および、被試験チップ３１０－１と同様に電気的に接続された状態で、被試験ウエハ３００のそれぞれの被試験チップ３１０に対して試験を実施する。また、上記試験中において、それぞれの被試験チップ３１０－１の表面温度が検出され、その検出結果に基づいてヒータ１２３が制御される。上記表面温度が検出およびヒータ１２３の制御については、図３を参照して説明した内容と同様であるので説明を省略する。
　本例では、試験用ウエハユニット１００は、接続用ウエハ１１０、および、接続用ウエハ１１０に対して被試験ウエハ３００と反対側に配される回路用ウエハ１５０を有する。そして、接続用ウエハ１１０における被試験ウエハ３００と対向する面にヒータ１２３を設けられるとともに、回路用ウエハ１５０における被試験ウエハ３００から遠い側の面に制御回路１２２および試験回路１３０が設けられる。これにより、制御回路１２２および試験回路１３０にヒータ１２３からの放熱による影響が生じにくい。
　図１０は、単位セル１５１－１、単位セル１１１－１、および、被試験チップ３１０－１の断面の他の一例を示す図である。図１０において、図３～図５および図９等を参照して説明した構成と略同じ構成については、同じ符号を付して説明を一部省略する。
　本例では、被試験ウエハ３００における被試験チップ３１０－１の上面には、複数の端子３１２（３１２－１、３１２－２、３１２－３）が設けられる。また、回路用ウエハ１５０における単位セル１５１－１の下面１５３には、上記複数の端子３１２（３１２－１、３１２－２、３１２－３）と異なるピッチで複数の接続用ウエハ側パッド１５９（１５９－１、１５９－２、１５９－３）が設けられる。
　一方、接続用ウエハ１１０の単位セル１１１－１の上面１１２には、上記複数の接続用ウエハ側パッド１５９（１５９－１、１５９－２、１５９－３）に対応する位置に複数の回路用ウエハ側パッド１１８（１１８－１、１１８－２、１１８－３）が設けられる。また、単位セル１１１－１の下面１１３には、上記複数の端子３１２（３１２－１、３１２－２、３１２－３）に対応する位置に複数の被試験ウエハ側パッド１１９（１１９－１、１１９－２、１１９－３）が設けられる。
　そして、単位セル１１１－１において、それぞれの回路用ウエハ側パッド１１８は、対応する被試験ウエハ側パッド１１９と電気的に接続される。例えば、回路用ウエハ側パッド１１８－１は、パターン配線１１６およびビア１１７－１を介して被試験ウエハ側パッド１１９－１と電気的に接続される。
　このように、制御回路１２２および試験回路１３０が設けられる回路用ウエハ１５０のパッドと、被試験ウエハ３００における端子のピッチが異なる場合でも、その間にピッチを変換するための接続用ウエハ１１０を設けることにより、当該回路用ウエハ１５０と当該被試験ウエハ３００のパッド－端子間を電気的に接続することができる。また、本例のようにピッチを変換するための接続用ウエハ１１０を用いれば、端子配置の異なる被試験ウエハ３００毎に回路用ウエハ１５０を設ける必要がないので、回路用ウエハ１５０の汎用性が高まる。
　図１１は、単位セル１５１－１、単位セル１１１－１、および、被試験チップ３１０－１の断面の他の一例を示す図である。図１１において、図３～図５、図９、および図１０等を参照して説明した構成と略同じ構成については、同じ符号を付して説明を一部省略する。
　本例では、図９を参照して説明した構成に対して、温度センサ１２４、および温度センサ１２４と制御回路１２２とを電気的に接続するためのパターン配線、パッド、ビア等を有しない。また、本例では、制御回路１２２は、試験回路１３０とパターン配線１５６を介して電気的に接続される。
　本例では、制御回路１２２は、試験が実施されている状態における被試験チップ３１０－１の消費電流を試験回路１３０を流れる電流値に基づいて検出する。そして、制御回路１２２は、検出した消費電流の大きさに基づいて、ヒータ１２３を制御する。上記検出および制御については、図４を参照して説明した上記構成における検出および制御と同様であるので説明を省略する。
　本例では、単位セル１５１－１の接続用ウエハ側パッド１５９と、被試験チップ３１０－１の端子３１２の位置が互いに対応していない。すなわち、回路用ウエハ１５０と被試験ウエハ３００とを、対応する単位セル１５１と被試験チップ３１０の位置を合わせて近接させた場合に、接続用ウエハ側パッド１５９と端子３１２とを直接には接続させることができない。しかしながら、回路用ウエハ１５０と被試験ウエハ３００との間に、異なる位置に設けられるパッド－端子間を接続するための接続用ウエハ１１０を設けることにより、接続用ウエハ側パッド１５９と端子３１２とを電気的に接続させることができる。
　図１２は、単位セル１５１－１、単位セル１１１－１、および、被試験チップ３１０－１の断面の他の一例を示す図である。図１２において、図３～図５、図９～図１１等を参照して説明した構成と略同じ構成については、同じ符号を付して説明を一部省略する。
　本例では、図１１を参照して説明した構成に対して、ヒータ１２３、およびヒータ１２３と制御回路１２２とを電気的に接続するためのパターン配線、パッド、ビア等を有しない。
　本例では、制御回路１２２は、試験が実施されている状態における被試験チップ３１０－１の消費電流を試験回路１３０を流れる電流値に基づいて検出する。そして、制御回路１２２は、検出した消費電流の大きさに基づいて、被試験チップ３１０に与えられる電流を調整する。上記検出および調整については、図５を参照して説明した上記構成における検出および調整と同様であるので説明を省略する。
　本例では、図１１を参照して説明した構成と同様に、回路用ウエハ１５０と被試験ウエハ３００との間に、異なる位置に設けられるパッド－端子間を接続するための接続用ウエハ１１０を設けることにより、接続用ウエハ側パッド１５９と端子３１２とを電気的に接続させることができる。
　図１３は、試験システム４００のチャンバ２０内に設けられるプローブ装置２００の他の構成例を示す断面図である。本例において、プローブ装置２００は、例えば、被試験ウエハ３００と電気的に接続するとともに、制御装置１０からの制御信号に応じて、被試験ウエハ３００との間で信号を受け渡すことにより、被試験ウエハ３００を試験する。
　プローブ装置２００は、試験用ウエハユニット１００、ウエハ側シール部２２４、ウエハトレイ２２６、ウエハステージ２２８、および、減圧部２３４を有する。試験用ウエハユニット１００は、接続用ウエハ１１０、配線基板２０２、支持部２０４、装置側異方性導電シート２１２、装置側シール部２１４、ウエハ側異方性導電シート２１８、メンブレン２２２、および、固定リング２２０を含む。
　図１３は、接続用ウエハ１１０および回路用ウエハ１５０を用いる場合の、プローブ装置２００の構成例を示す図である。なお、プローブ装置２００の被試験ウエハ３００側の構成は、図７を参照して説明した構成と同一であるので説明を省略して示す。
　回路用ウエハ１５０の上面には、図２から図７に関連して説明した接続用ウエハ１１０と同様に装置側異方性導電シート２１２が配置される。また、接続用ウエハ１１０の下面には、図２から図７に関連して説明した接続用ウエハ１１０と同様に、ウエハ側異方性導電シート２１８が配置される。
　また、本例のプローブ装置２００では、接続用ウエハ１１０と回路用ウエハ１５０との間にも、異方性導電シート２５２が配置される。なお、これらの構成は、配線基板２０２およびメンブレン２２２の間の空間に設けられる。本例のプローブ装置２００により被試験ウエハ３００を試験する場合の動作については、図７を参照して説明したプローブ装置２００と同様であるので説明を省略する。
　以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (11)

  1. 　被試験ウエハに形成された複数の被試験チップと電気的に接続する試験用ウエハユニットであって、
    　前記被試験ウエハと対向して配置され、それぞれの前記被試験チップと電気的に接続される接続用ウエハと、
    　前記接続用ウエハに設けられ、前記被試験ウエハの温度分布を調整する温度分布調整部と
    　を備える試験用ウエハユニット。
  2. 　前記接続用ウエハは、前記被試験ウエハと対応する形状を有し、
    　前記温度分布調整部は、それぞれの前記被試験チップと対向する位置に設けられ、それぞれの前記被試験チップの温度を調整する複数の個別温度調整部を有する
    　請求項１に記載の試験用ウエハユニット。
  3. 　それぞれの前記個別温度調整部は、対応する前記被試験チップの電力消費に応じた情報を検出し、検出結果に基づいて前記被試験チップの温度を調整する
    　請求項２に記載の試験用ウエハユニット。
  4. 　それぞれの前記個別温度調整部は、前記被試験チップを加熱するヒータを有する
    　請求項３に記載の試験用ウエハユニット。
  5. 　それぞれの前記個別温度調整部は、前記被試験チップに供給する電流を調整する
    　請求項３に記載の試験用ウエハユニット。
  6. 　前記接続用ウエハと対向して設けられ、前記接続用ウエハを介して前記被試験ウエハに電気的に接続される回路用ウエハと、
    　複数の前記被試験チップと対応して前記回路用ウエハに設けられ、前記接続用ウエハを介して、それぞれ対応する前記被試験チップを試験する複数の試験回路と
    　を更に備える請求項４に記載の試験用ウエハユニット。
  7. 　複数の前記個別温度調整部は、
    　複数の前記被試験チップのそれぞれに対応して前記回路用ウエハに設けられ、対応する前記被試験チップに供給される電源電流の検出結果に基づいて、対応する前記ヒータを制御する
    　請求項６に記載の試験用ウエハユニット。
  8. 　前記ヒータは、前記接続用ウエハにおいて、前記回路用ウエハと対向する面の裏面に設けられ、
    　前記試験回路は、前記回路用ウエハにおいて、前記接続用ウエハと対向する面の裏面に設けられる
    　請求項６に記載の試験用ウエハユニット。
  9. 　前記接続用ウエハには、前記回路用ウエハと対向する面に、それぞれの前記試験回路と電気的に接続される複数の回路用ウエハ側パッドが形成され、前記回路用ウエハと対向する面の裏面に、それぞれの前記被試験チップと電気的に接続される複数の被試験ウエハ側パッドが形成される
    　請求項８に記載の試験用ウエハユニット。
  10. 　複数の前記被試験ウエハ側パッドは、複数の前記回路用ウエハ側パッドとは異なる間隔で配置される
    　請求項９に記載の試験用ウエハユニット。
  11. 　被試験ウエハに形成された複数の被試験チップを試験する試験システムであって、
    　複数の前記被試験チップと電気的に接続する試験用ウエハユニットと、
    　前記試験用ウエハユニットを介して、それぞれの前記被試験チップを試験する制御装置と
    　を備え、
    　前記試験用ウエハユニットは、
    　前記被試験ウエハと対向して配置され、それぞれの前記被試験チップと電気的に接続される接続用ウエハと、
    　前記接続用ウエハに設けられ、前記被試験ウエハの温度分布を調整する温度分布調整部と
    　を有する試験システム。
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