[go: up one dir, main page]

WO2008008661A3 - Entrelacement d'une architecture d'actualisation de données et de commandes dynamique et d'une architecture de processeur de traitement multifilière de matériel - Google Patents

Entrelacement d'une architecture d'actualisation de données et de commandes dynamique et d'une architecture de processeur de traitement multifilière de matériel Download PDF

Info

Publication number
WO2008008661A3
WO2008008661A3 PCT/US2007/072668 US2007072668W WO2008008661A3 WO 2008008661 A3 WO2008008661 A3 WO 2008008661A3 US 2007072668 W US2007072668 W US 2007072668W WO 2008008661 A3 WO2008008661 A3 WO 2008008661A3
Authority
WO
WIPO (PCT)
Prior art keywords
architecture
processor
data
instruction
instructions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/US2007/072668
Other languages
English (en)
Other versions
WO2008008661A2 (fr
Inventor
James D Pennock
Ronald Baker
Brian R Parker
Christopher Belcher
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harman International Industries Inc
Original Assignee
Harman International Industries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/599,967 external-priority patent/US8074053B2/en
Priority claimed from US11/599,732 external-priority patent/US8429384B2/en
Application filed by Harman International Industries Inc filed Critical Harman International Industries Inc
Publication of WO2008008661A2 publication Critical patent/WO2008008661A2/fr
Publication of WO2008008661A3 publication Critical patent/WO2008008661A3/fr
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30094—Condition code generation, e.g. Carry, Zero flag
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing
    • G06F9/3834—Maintaining memory consistency
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Advance Control (AREA)

Abstract

Cette invention concerne une architecture pour un processeur de signaux numériques permettant de réduire les difficultés et les complexités généralement associées aux programmes d'écriture et d'optimisation de manière à éviter les décrochages pendant lesquels une commande attend le résultat d'une commande précédente. L'architecture coordonne le traitement des données pour plusieurs commandes à travers un pipeline de données à plusieurs niveaux. Ainsi, non seulement l'architecture permet une exécution simultanée de plusieurs programmes, mais elle permet également l'exécution de chaque programme sans retard provoqué par des rapports mutuels entre des commandes à l'intérieur du programme. Un moteur d'actualisation de mémoire permet une modification souple des données dans la mémoire. Un processeur peut utiliser le moteur d'actualisation pour actualiser les coefficients de filtres, les paramètres d'effets spéciaux, les commandes de traitements d'échantillons de signaux, ou toute autre commande ou données pendant le traitement. Le moteur d'actualisation permet une actualisation dynamique sans mise hors tension du processeur, cela permet au processeur de continuer de fonctionner sans interruption pendant une performance en direct.
PCT/US2007/072668 2006-07-11 2007-07-02 Entrelacement d'une architecture d'actualisation de données et de commandes dynamique et d'une architecture de processeur de traitement multifilière de matériel Ceased WO2008008661A2 (fr)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US83016606P 2006-07-11 2006-07-11
US60/830,166 2006-07-11
US11/599,967 US8074053B2 (en) 2006-07-11 2006-11-15 Dynamic instruction and data updating architecture
US11/599,732 US8429384B2 (en) 2006-07-11 2006-11-15 Interleaved hardware multithreading processor architecture
US11/599,967 2006-11-15
US11/599,732 2006-11-15

Publications (2)

Publication Number Publication Date
WO2008008661A2 WO2008008661A2 (fr) 2008-01-17
WO2008008661A3 true WO2008008661A3 (fr) 2008-07-31

Family

ID=38819707

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/US2007/072668 Ceased WO2008008661A2 (fr) 2006-07-11 2007-07-02 Entrelacement d'une architecture d'actualisation de données et de commandes dynamique et d'une architecture de processeur de traitement multifilière de matériel

Country Status (1)

Country Link
WO (1) WO2008008661A2 (fr)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020056034A1 (en) * 1999-10-01 2002-05-09 Margaret Gearty Mechanism and method for pipeline control in a processor
US6462743B1 (en) * 1999-12-21 2002-10-08 Ati International Srl Pipeline processing system and method
WO2003003237A2 (fr) * 2001-06-29 2003-01-09 Eleven Engineering Incorporated Systeme sur une architecture de puce
WO2005069121A1 (fr) * 2004-01-13 2005-07-28 Koninklijke Philips Electronics N.V. Circuit electronique a canalisation fifo

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020056034A1 (en) * 1999-10-01 2002-05-09 Margaret Gearty Mechanism and method for pipeline control in a processor
US6462743B1 (en) * 1999-12-21 2002-10-08 Ati International Srl Pipeline processing system and method
WO2003003237A2 (fr) * 2001-06-29 2003-01-09 Eleven Engineering Incorporated Systeme sur une architecture de puce
WO2005069121A1 (fr) * 2004-01-13 2005-07-28 Koninklijke Philips Electronics N.V. Circuit electronique a canalisation fifo

Also Published As

Publication number Publication date
WO2008008661A2 (fr) 2008-01-17

Similar Documents

Publication Publication Date Title
WO2006096569A3 (fr) Mise en memoire cache d'adresses de branches cibles dirigees vers l'avant
WO2007130594A3 (fr) Techniques pour effectuer des mises à jour graduelles
WO2006004710A3 (fr) Execution de programmes de langage de description de materiel (hdl)
WO2006031389A3 (fr) Extensibilite augmentee dans le pipeline d'ombrage de fragments
WO2011159739A3 (fr) Techniques de mappage de registre pour une translation binaire dynamique efficace
WO2003063018A3 (fr) Pipeline fonctionnels
WO2007146574A3 (fr) Filtrage par convolution dans un processeur graphique
WO2007137266A3 (fr) Conception d'un circuit intégré à application spécifique à partir de l'exécution d'un programme logiciel sur un système de traitement
WO2009144539A3 (fr) Techniques de microprocesseur pour le traitement et l’actualisation de signaux réels
IL183283A0 (en) Pre-decode error handling via branch correction
WO2006085778A3 (fr) Systeme et procede de priorisation d'informations
WO2005050445A3 (fr) Appareil et methode associes a un compilateur automatique de separation de processus
WO2009133354A3 (fr) Système pour fournir des données de suivi dans un processeur de données présentant une architecture en pipeline
WO2007001521A3 (fr) Processeur en temps reel
EP1710693A3 (fr) Appareil et procédé de support de l'exécution de la préextraction des fils
WO2003085520A3 (fr) Multifiliere speculative multiplexee dans le temps permettant de soutenir des applications a un fil
WO2007008519A3 (fr) Calcul par machine a elements actifs
MX2009005970A (es) Analisis de control de calidad de datos de registro de pozo basado en un software.
WO2006085639A3 (fr) Procedes et appareil d'emulation d'ensemble d'instructions
WO2007085010A3 (fr) Sélection conditionnelle précoce d'un opérande
WO2007076098A3 (fr) Analyse d'effets numeriques dans des environnements de modelisation
ATE403903T1 (de) Kontext-scheduling
WO2007143972A3 (fr) Processeur avec réseau interne d'unités d'exécution
WO2005096723A3 (fr) Procede et structure pour le controle logiciel explicite de la speculation de donnees
WO2008008661A3 (fr) Entrelacement d'une architecture d'actualisation de données et de commandes dynamique et d'une architecture de processeur de traitement multifilière de matériel

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07812555

Country of ref document: EP

Kind code of ref document: A2

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: RU

122 Ep: pct application non-entry in european phase

Ref document number: 07812555

Country of ref document: EP

Kind code of ref document: A2