[go: up one dir, main page]

WO2008000667A1 - Verfahren zur adressierung von hardwareabhängig kaskadierten teilnehmern einer schaltungsanordnung - Google Patents

Verfahren zur adressierung von hardwareabhängig kaskadierten teilnehmern einer schaltungsanordnung Download PDF

Info

Publication number
WO2008000667A1
WO2008000667A1 PCT/EP2007/056118 EP2007056118W WO2008000667A1 WO 2008000667 A1 WO2008000667 A1 WO 2008000667A1 EP 2007056118 W EP2007056118 W EP 2007056118W WO 2008000667 A1 WO2008000667 A1 WO 2008000667A1
Authority
WO
WIPO (PCT)
Prior art keywords
subscriber
circuit arrangement
addressing
addressed
enable signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2007/056118
Other languages
English (en)
French (fr)
Inventor
Jan Kaluza
Dieter Sonnleitner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of WO2008000667A1 publication Critical patent/WO2008000667A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L61/00—Network arrangements, protocols or services for addressing or naming
    • H04L61/50—Address allocation
    • H04L61/5038—Address allocation for local use, e.g. in LAN or USB networks, or in a controller area network [CAN]

Definitions

  • the invention relates to a method for addressing hardware-dependent cascaded subscribers of a circuit arrangement, a circuit arrangement, a computer program and a computer program product
  • Integrated electronic circuits (ICs) in circuitry typically used in control devices have at least one serial peripheral interface (SPI) as connections to at least one other module.
  • SPI serial peripheral interface
  • this address space splitting is already established during a manufacturing process of the circuits.
  • the number of chip or slave select signals provided by integrated circuits e.g. B. are designed as microcontroller, often not sufficient.
  • the document DE 100 36 367 A1 describes a method for controlling peripheral elements.
  • a processor module has a predetermined number of selection interfaces. It is envisaged that a coprocessor with input interfaces and output interfaces will depend on the peripheral elements an assignment of signals at its input interfaces to signals at its output interfaces controls.
  • peripheral elements are selected by a processor module having a predetermined number of selection interfaces by selection signals which are output via these selection interfaces.
  • instructions are transmitted via at least one information interface of the processor module. These instructions are assigned selection identifiers. The instructions are transmitted with the associated selection identifiers, wherein the selection of a peripheral element is performed by a selection signal and a selection identifier.
  • the invention relates to a method for addressing hardware-dependent cascaded participants of a circuit arrangement. It is envisaged that in the circuit arrangement each subscriber is connected to two sections of an additional line and two adjacent stations are connected to each other via a respective section of the supplementary line. During addressing, all subscribers are addressed one after the other by means of a cascadable enable signal, which is transmitted via the additional line.
  • the cascadable enable signal is transmitted along the additional line after the addressing of the preceding subscriber and before the addressing of the subsequent subscriber between a respective section of the additional line connecting the preceding subscriber and the subsequent subscriber.
  • a state of the preceding subscriber is influenced by the cascadable enable signal when the enable signal enters the subsequent subscriber as an input signal. This can mean that the preceding subscriber is enabled or activated or reset or deactivated by the input signal.
  • a state of the subsequent participant is likewise determined by the cascadable release. Besignal influenced when the enable signal leaves the previous participant as an output signal or exits from this. As a result, the following subscriber is enabled or activated or disabled or deactivated.
  • a subscriber currently to be addressed in each case is released before being addressed by the cascadable enable signal. After addressing this participant must be locked. Such a locking of the currently addressed subscriber makes it possible to effect a release of a subsequent subscriber.
  • the one cascadable enable signal it must be ensured that only one subscriber is activated along the cascade and thus released for addressing, all other subscribers are then respectively deactivated and thus not addressable.
  • a first interface can be designed as an input interface for an incoming section of the additional line and a second interface as an output interface for an outgoing section of the additional line.
  • the input interface is activated and the output interface is deactivated in each case before addressing one subscriber. After addressing, the output interface is activated. In this case, by activating the output interface of the currently addressed subscriber, a subscriber subsequently to be addressed to this subscriber can be released for addressing.
  • the method can be carried out, for example, after a reset or restart of the circuit arrangement.
  • each subscriber is first assigned the same initialization address, which, for example, has the value zero.
  • the circuit arrangement according to the invention has a plurality of hardware-dependent cascaded subscribers, each subscriber being connected to two sections of an additional line. Two adjacent participants are connected to each other via a section of the additional line.
  • the subscribers of the circuit arrangement are to be addressed in that they are to be addressed by means of a cascadable enable signal, which is to be transmitted via the additional line, successively via a serial interface (eg SPI bus).
  • a serial interface eg SPI bus
  • each subscriber has a serial peripheral input interface for an incoming portion of the additional line and a serial peripheral output interface for an outgoing portion of the additional line.
  • the computer program with program code means according to the invention is intended to carry out all the steps of a method according to the invention when the computer program is executed on a computer or a corresponding computing unit, in particular in a circuit arrangement according to the invention.
  • the invention also relates to a computer program product with program code means which are stored on a computer-readable data carrier in order to carry out all the steps of a method according to the invention when the computer program is executed on a computer or a corresponding arithmetic unit, in particular in a circuit arrangement according to the invention.
  • the invention allows a flexible design of circuitry with respect to a number of subscribers and a number of functions that can be performed by the subscribers.
  • This circuit arrangement can be designed as an SPI bus and thus as a data connection with serial peripheral interfaces for the subscribers.
  • serial peripheral interfaces for the subscribers.
  • the enable signal can be defined as an input signal ("chain-in signal") when it enters one of the subscribers (input).
  • the enable signal causes a switch, in particular either a release or a reset, of the previous participant within the cascade.
  • the enable signal can also be defined as an output signal ("chain-out signal”) when it exits a subscriber (output). This output signal causes a switching of the subsequent subscriber in the cascade, for example, either its release or blocking.
  • a "POWER ON RESET" and thus a reset are carried out, wherein all SPI bus users have the address 0000b.
  • a new address is assigned for the first participant. The prerequisite for this is that its input interface or a CHIN input is permanently activated and thus set to high and the output interface or a CHOUT output is deactivated and thus set to low.
  • the new address must be different from 0000b, which can be realized when the addressing is carried out.
  • the acceptance of the address is confirmed in a data field of the respective participant. After accepting the new address, the participant or a corresponding block is locked and the CHOUT output is activated and thus set to high.
  • the addressing of the subsequent subscriber ie a successor of the subscriber just addressed, is released.
  • the addressing of this successor is identical.
  • the subscribers can be assigned different addresses or address data in a range from 0001b to 1110b.
  • the address 1111b may be used as needed for special purposes such as an emergency shutdown, reinitialization, etc. According to this principle, up to 14 subscribers can be addressed in the distribution of addresses. After addressing the Subscribers are usually added to the normal operation of the circuit arrangement.
  • an address present at the currently addressed subscriber is checked with its own address, thus multiple addressing during address assignment is to be avoided. If the same address data occur at least twice, the cascade of the already addressed subscriber by removing the CHOUT signal, d. H. by switching from high to low, interrupted and thus prevents multiple addressing. The following subscribers are reset and must be addressed or initialized again. A respective data field is notified of such a collision by the bit sequence 11110000.
  • the topology for subscribers of an SPI bus described for the present circuit arrangement can be used, for example, in the development of new integrated circuits, which results in new possibilities for the design of control units. By cascading it is possible to flexibly offer different specific hardware variants.
  • Table 1 below shows an example of an Integrated Circuit (IC) protocol where MOSI is an abbreviation for “Master-Out-Slave-In” and MISO is an abbreviation for "Master-In-Slave-Out”.
  • IC Integrated Circuit
  • Figure 1 shows a schematic representation of an embodiment of the circuit arrangement according to the invention.
  • FIG. 2 shows a schematic representation of a diagram for an example of an addressing protocol.
  • the embodiment of a circuit formed as an SPI bus schematically illustrated in Figure 1 has a first participant 104, a second participant 106 and an n-th participant 108, which are formed here as integrated circuits (ICs).
  • Each subscriber 104, 106, 108 has an input interface 110 (CHIN) and an output interface 112 (CHOUT), via which the subscribers 104, 106, 108 are each connected to a section of an additional line 114, so that each subscriber 104, 106, 108 with two sections, namely an incoming and an outgoing section, the additional line 114 is connected.
  • two adjacent subscribers 104, 106, 108 each have a section of the supplementary line. tion 114 interconnected.
  • the additional line 114 is applied to a voltage source 116 (Vcc) and has an electrical resistance 118.
  • Vcc voltage source
  • the resistor 118 can also be applied directly an enable signal, which is output directly from a microcontroller.
  • each subscriber 104, 106, 108 is connected to lines 120, 122, 124, 126 of an SPI bus connection 120 and thus connected to a master 130 of the circuit arrangement 102. Accordingly, the subscribers 104, 106, 108 are to be classified as SIaves of the circuit arrangement 102.
  • An addressing of the subscribers 104, 106, 108 takes place with an address allocation command on the SPI bus under the condition that a cascadable enable signal, which is transmitted between the subscribers 104, 106, 108 via the sections of the additional line 114, is active. Thus, all users 104, 106, 108 are addressed one after the other.
  • the cascadable enable signal connects the input interfaces 110 and the output interfaces 112 of the subscribers 104, 106, 108 during a transfer via the sections of the additional line 114 between adjacent subscribers 104, 106, 108 along the cascade, and activates or deactivates these subscribers 104, 106, 108 here. It is also provided that the subscribers 104, 106, 108 are each addressed via an address-specific transmission protocol. During the addressing of a respective subscriber 104, 106, 108, the master 130 sends a "chip-select" signal (/ CS) via a first line 122, and a "master-out-slave-in" via a second line 124.
  • a "chip-select" signal (/ CS)
  • Such functional interfaces 136 which are shown as arrows which point into the subscribers 104, 106, 108, are designed as input function interfaces 136, which are shown as arrows pointing out of the participants 104, 106, 108, are formed as output function interfaces.
  • the subscribers 104, 106, 108 are respectively successively enabled or reset along the additional line by the cascadable enable signal, so that in each case only one subscriber 104, 106, 108 is activated and thus ready for addressing.
  • the first user 104 is assigned a first address
  • the second user 106 is assigned a second address
  • the nth user 108 is assigned an nth address.
  • FIG. 2 shows in an addressing protocol along a time axis 202 from top to bottom in each case a course of a "chip select" signal 204 (/ CS), a synchronization signal 206 (SCLK), a "master-out-slave-in” Signal 208 (MOSI) and a "Master-In-Slave-Out” signal 210 (MISO).
  • CS chip select
  • SCLK synchronization signal
  • MOSI master-out-slave-in
  • MISO Master-In-Slave-Out
  • the selectable "chip select" signal 204 is set to high 212 or high before and after completion of the data transfer, while it is set to low 214 or low during addressing.
  • the synchronization signal 206 With the synchronization signal 206, a signal of one clock of the SPI bus 120 is transmitted, it is alternately switched between high 212 and low 214, thereby successively counting from 7 to 0.
  • the "master-out-slave-in” signal 208 is subdivided into three temporally successive sections 216, 218, 220.
  • a first section 216 the individual subscribers 104, 106, 108 of the SPI bus are addressed via bits A3, A2, A1, A0.
  • functions of the subscribers 104, 106, 108 in this case so-called block functions, are coded via bits F3, F2, F1, FO.
  • F3, F2, F1, FO For example, "READ_DIAGNOSE”, "WRITE_OUTPUTS”, and so on.
  • data of "WRITE" functions are transmitted via bits D7, D6, D5, D4, D3, D2, D1, DO whose digits are synchronized with those of the synchronization signal 206.
  • the "master-in-slave-out” signal 210 is also divided into three sections 222, 224, 226.
  • the first four bits during the first section 222 of the "master-in-slave-out” signal 210 remain unused, since an address of at least one subscriber 104, 106, 108 is not yet completely known.
  • the output of each slave for the master-in-slave-out signal 210 is disabled (high impedance) during this first section 222, and the master-in-slave-out signal 210 is thus inactive.
  • An address confirmation of the subscribers 104, 106, 108 regarded here as slaves takes place during the second section 224, in which case the respectively addressed subscribers 104, 106, 108 report on bits A3, A2, A1, A0, each with its own address.
  • a return of the data takes place in the third section 226, whereby data requested via the bits D7, D6, D5, D4, D3, D2, D1, DO are transmitted functionally dependent.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Small-Scale Networks (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Adressierung von hardwareabhängig kaskadierten Teilnehmern (104, 106, 108) einer Schaltungsanordnung (102). Es ist vorgesehen, dass in der Schaltungsanordnung (102) jeder Teilnehmer (104, 106, 108) an zwei Abschnitten einer Zusatzleitung (114) angeschlossen ist und zwei benachbarte Teilnehmer (104, 106, 108) über jeweils einen Abschnitt der Zusatzleitung (104, 106, 108) miteinander verbunden sind. Bei der Adressierung werden sämtliche Teilnehmer (104, 106, 108) mittels eines kaskadierbaren Freigabesignals, das über die Zusatzleitung (114) übermittelt wird, nacheinander adressiert.

Description

Beschreibung
Titel
Verfahren zur Adressierung von hardwareabhängig kaskadierten Teilnehmern einer
Schaltungsanordnung
Die Erfindung betrifft ein Verfahren zur Adressierung von hardwareabhängig kaskadierten Teilnehmern einer Schaltungsanordnung, eine Schaltungsanordnung, ein Computerprogramm und ein Computerprogrammprodukt
Stand der Technik
Integrierte elektronische Schaltungen bzw. Schaltkreise (integrated circuits, ICs) in Schaltungsanordnungen, die in der Regel in Steuergeräten verwendet werden, weisen mindestens eine serielle periphere Schnittstelle (serial peripheral interface, SPI) als Anbindungen zu mindestens einem anderen Modul auf. In der Regel benötigt fast jeder Schaltkreis als SPI-Bus-Teilnehmer einen separaten Chip-Select- (Slave-Select)- Anschluss, wodurch eine Verwendung von integrierten Schaltkreisen eingeschränkt wird. Es sind jedoch integrierte Schaltkreise der Robert Bosch GmbH bekannt, z.B. CY310, CY315, CJ945, CJ125, die ein sogenanntes "Address space Splitting" bzw. eine Adressvergabe mit einem gemeinsamen Chip-Select-Signal erlauben. Allerdings wird dieses "Address space Splitting" schon während eines Herstellungsprozesses der Schaltkreise festgelegt. Da die Komplexität in Steuergeräten immer mehr zunimmt, ist die Anzahl der Chip- bzw. Slave-Select-Signale, die von integrierten Schaltkreisen bereitgestellt werden, die z. B. als Microcontroller ausgebildet sind, oft nicht ausreichend.
In der Druckschrift DE 100 36 367 Al ist ein Verfahren zur Ansteuerung von Peripherieelementen beschrieben. Dabei weist ein Prozessorbaustein eine vorgegebene Anzahl an Auswahlschnittstellen auf. Es ist vorgesehen, dass ein Coprozessor mit Eingangsschnittstellen und Ausgangsschnittstellen die Peripherieelemente abhängig von einer Zuordnung von Signalen an seinen Eingangsschnittstellen zu Signalen an seinen Ausgangsschnittstellen ansteuert.
Ein Verfahren zur Steuerung von Betriebsabläufen ist in der Druckschrift DE 100 36 643 B4 beschrieben. Hierbei werden Peripherieelemente durch einen Prozessorbaustein mit einer vorgegebenen Anzahl von Auswahlschnittstellen durch Auswahlsignale, die über diese Auswahlschnittstellen ausgegebene werden, ausgewählt. Zu diesen Peripherieelementen werden Instruktionen über wenigstens eine Informationsschnittstelle des Prozessorbausteins übertragen. Diesen Instruktionen werden Auswahlkennungen zugeordnet. Die Instruktionen werden mit den zugeordneten Auswahlkennungen übertragen, wobei die Auswahl eines Peripherieelementes durch ein Auswahlsignal und eine Auswahlkennung erfolgt.
Offenbarung der Erfindung
Die Erfindung betrifft ein Verfahren zur Adressierung von hardwareabhängig kaskadier- ten Teilnehmern einer Schaltungsanordnung. Es ist vorgesehen, dass in der Schaltungsanordnung jeder Teilnehmer an zwei Abschnitten einer Zusatzleitungen angeschlossen ist und zwei benachbarte Teilnehmer über jeweils einen Abschnitt der Zu- satzleitung miteinander verbunden sind. Bei der Adressierung werden sämtliche Teilnehmer mittels eines kaskadierbaren Freigabesignals, das über die Zusatzleitung ü- bermittelt wird, nacheinander adressiert.
Es ist üblicherweise vorgesehen, dass bei der Adressierung ein erster, vorhergehender Teilnehmer vor einem zweiten, nachfolgenden Teilnehmer adressiert wird. Hierzu wird das kaskadierbare Freigabesignal entlang der Zusatzleitung nach der Adressierung des vorhergehenden Teilnehmers und vor der Adressierung des nachfolgenden Teilnehmers zwischen einem jeweiligen Abschnitt der Zusatzleitung, die den vorhergehenden Teilnehmer und den nachfolgenden Teilnehmer verbindet, übermittelt. Dabei wird ein Zustand des vorhergehenden Teilnehmers durch das kaskadierbare Freigabesignal, wenn das Freigabesignal als Eingangssignal in den nachfolgenden Teilnehmer eintritt, beeinflusst. Dies kann bedeuten, dass der vorhergehende Teilnehmer durch das Eingangssignal freigegeben bzw. aktiviert oder rückgesetzt bzw. deaktiviert wird. Ein Zustand des nachfolgenden Teilnehmers wird ebenfalls durch das kaskadierbare Freiga- besignal beeinflusst, wenn das Freigabesignal den vorhergehen Teilnehmer als Ausgangssignal verlässt bzw. aus diesem austritt. Dadurch wird der nachfolgende Teilnehmer freigegeben bzw. aktiviert oder gesperrt bzw. deaktiviert.
In Ausgestaltung der Erfindung wird insbesondere ein jeweils aktuell zu adressierender Teilnehmer vor einer Adressierung durch das kaskadierbare Freigabesignal freigegeben. Nach der Adressierung muss dieser Teilnehmer verriegelt werden. Durch eine derartige Verriegelung des aktuell adressierten Teilnehmers ist es möglich, eine Freigabe eines nachfolgenden Teilnehmers zu bewirken. Durch Verwendung des einen kaskadierbaren Freigabesignals ist sicherzustellen, dass entlang der Kaskade immer nur ein Teilnehmer aktiviert und somit zur Adressierung freigegeben ist, alle anderen Teilnehmer sind dann jeweils deaktiviert und somit nicht adressierbar.
Jeder Teilnehmer ist über zwei Schnittstellen mit den jeweils zwei Abschnitten der Zu- satzleitung verbunden, eine erste Schnittstelle kann dabei als Eingangsschnittstelle für einen eingehenden Abschnitt der Zusatzleitung und eine zweite Schnittstelle als Ausgangsschnittstelle für einen ausgehenden Abschnitt der Zusatzleitung ausgebildet sein. In Ausgestaltung des erfindungsgemäßen Verfahrens wird bei jeweils einem Teilnehmer vor der Adressierung die Eingangsschnittstelle aktiviert und die Ausgangsschnitt- stelle deaktiviert. Nach der Adressierung wird die Ausgangsschnittstelle aktiviert. Dabei kann durch Aktivierung der Ausgangsschnittstelle des aktuell adressierten Teilnehmers ein diesem Teilnehmer nachfolgend zu adressierender Teilnehmer zur Adressierung freigegeben werden.
Das Verfahren ist bspw. nach einem Rücksetzen oder Neustart der Schaltungsanordnung durchführbar. Dabei wird jedem Teilnehmer zunächst dieselbe Initialisierungsadresse zugeordnet, die bspw. den Wert Null hat.
Um Mehrfachvergaben von Adressen zu vermeiden, wird für den aktuell zu adressie- renden Teilnehmer optional überprüft, ob die für diesen Teilnehmer vorgesehene Adresse bereits vergeben ist. Falls diese Adresse bereits vergeben ist, wird der Teilnehmer, der die Adresse bereits besitzt, durch das Wegnehmen des Freigabesignals den Nachfolgeabschnitt der Kaskade zurücksetzen. - A -
Die erfindungsgemäße Schaltungsanordnung weist mehrere hardwareabhängig kaska- dierte Teilnehmer auf, wobei jeder Teilnehmer an zwei Abschnitten einer Zusatzleitung angeschlossen ist. Zwei benachbarte Teilnehmer sind über jeweils einen Abschnitt der Zusatzleitung miteinander verbunden. Die Teilnehmer der Schaltungsanordnung sind dadurch zu adressieren, dass sie mittels eines kaskadierbaren Freigabesignals, das über die Zusatzleitung zu übermitteln ist, nacheinander über eine serielle Schnittstelle (bspw. SPI-Bus) zu adressieren sind.
Die Teilnehmer der Schaltungsanordnung sind in der Regel als integrierte Schaltkreise oder Microcontroller ausgebildet. Jeder Teilnehmer weist insbesondere eine serielle periphere Eingangsschnittstelle für einen eingehenden Abschnitt der Zusatzleitung und eine serielle periphere Ausgangsschnittstelle für einen ausgehenden Abschnitt der Zusatzleitung auf.
Das erfindungsgemäße Computerprogramm mit Programmcodemitteln ist dazu vorgesehen, alle Schritte eines erfindungsgemäßen Verfahrens durchzuführen, wenn das Computerprogramm auf einem Computer oder einer entsprechenden Recheneinheit, insbesondere in einer erfindungsgemäßen Schaltungsanordnung, ausgeführt wird.
Die Erfindung betrifft außerdem ein Computerprogrammprodukt mit Programmcodemitteln, die auf einem computerlesbaren Datenträger gespeichert sind, um alle Schritte eines erfindungsgemäßen Verfahrens durchzuführen, wenn das Computerprogramm auf einem Computer oder einer entsprechenden Recheneinheit, insbesondere in einer erfindungsgemäßen Schaltungsanordnung, ausgeführt wird.
Die Erfindung gestattet bezüglich einer Anzahl der Teilnehmer und einer Anzahl an Funktionen, die durch die Teilnehmer durchführbar sind, eine flexible Gestaltung einer Schaltungsanordnung. Diese Schaltungsanordnung kann als SPI-Bus und somit als Datenverbindung mit serielle peripheren Schnittstellen für die Teilnehmer ausgebildet sein. Zur Adressierung sämtlicher Teilnehmer ist üblicherweise nur das eine kaskadier- bare Freigabesignal und somit in Ausgestaltung nur ein Chip- bzw. Slave-Select-Signal erforderlich. Mit den zwei Abschnitten der Zusatzleitung für jeden Teilnehmer des SPI- Busses ist durch Reihen- bzw. Hintereinanderschaltung innerhalb der Schaltungsanordnung die hardwareabhängige Kaskadierung der Teilnehmer realisierbar. Das Freigabesignal ist als Eingangssignal ("Chain-In-Signal") definierbar, wenn es in einen der Teilnehmer eintritt (Input). Dabei bewirkt das Freigabesignal ein Umschalten, insbesondere entweder eine Freigabe oder ein Rücksetzen, des innerhalb der Kaskade vorhergehenden Teilnehmers. Das Freigabesignal ist ebenfalls als Ausgangssignal ("Chain-Out-Signal") definierbar, wenn es aus einem Teilnehmer austritt (Output). Dieses Ausgangssignal bewirkt dabei ein Umschalten des in der Kaskade nachfolgenden Teilnehmers, beispielsweise entweder dessen Freigabe oder Sperrung.
Durch entsprechende Verwendung des kaskadierbaren Freigabesignals als Eingangsoder Ausgangssignal kann eine dynamische Adressierung jedes Teilnehmers innerhalb des SPI-Busses und somit auch der Schaltungsanordnung vorgenommen werden. Dementsprechend ist es möglich, einen benutzerdefinierten "Address space Splitting"— Mechanismus zu aktivieren. In Ausgestaltung ist vorgesehen, dass die verschiedenen Teilnehmer durch ein adressspezifisches Übertragungsprotokoll angesprochen werden.
In einer beispielhaften Ausführung wird beim Einschalten der Schaltungsanordnung oder eines entsprechenden Systems ein "POWER ON RESET" und somit ein Zurücksetzen durchgeführt, wobei alle SPI-Bus-Teilnehmer die Adresse 0000b aufweisen. Bei einem ersten SPI-Transfer wird eine neue Adresse für den ersten Teilnehmer vergeben. Die Voraussetzung dafür ist, dass dessen Eingangsschnittstelle bzw. ein CHIN- Eingang dauerhaft aktiviert und somit auf high gesetzt und die Ausgangsschnittstelle bzw. ein CHOUT-Ausgang deaktiviert und somit auf low gesetzt ist. Die neue Adresse muss ungleich 0000b sein, was bei Ausführung der Adressierung zu realisieren ist. Die Übernahme der Adresse wird in einem Datenfeld des jeweiligen Teilnehmers bestätigt. Nach der Übernahme der neuen Adresse wird der Teilnehmer bzw. ein entsprechender Baustein verriegelt und der CHOUT-Ausgang aktiviert und somit auf high gesetzt. Dadurch ist die Adressierung des nachfolgenden Teilnehmers, d. h. eines Nachfolgers des soeben adressierten Teilnehmers, freigegeben. Die Adressierung dieses Nachfolgers verläuft identisch. In einer Ausgestaltung können den Teilnehmern unterschiedliche Adressen bzw. Adressdaten in einem Bereich von 0001b bis 1110b vergeben werden. Die Adresse 1111b kann nach Bedarf für Sonderzwecke z.B. eine Notabschaltung, Re- initialisierung usw. verwendet werden. Gemäß diesem Prinzip können bei der Adressenverteilung bis zu 14 Teilnehmer durchadressiert werden. Nach der Adressierung der Teilnehmer wird üblicherweise der Normalbetrieb der Schaltungsanordnung aufgenommen.
Bei der Adressierung und somit einer Adressvergabe wird, in der vorliegenden Ausgestaltung mit der Funktion 1001b, von allen bereits adressierten Bausteine eine beim aktuell adressierten Teilnehmer anliegende Adresse mit der jeweils eigenen Adresse ü- berprüft, somit ist eine Mehrfachadressierung bei der Adressvergabe zu vermeiden. Sollten die gleichen Adressdaten mindestens zweimal vorkommen, wird die Kaskade von dem bereits adressierten Teilnehmer durch Wegnahme des CHOUT-Signals, d. h. durch Umschalten von high auf low, unterbrochen und dadurch eine Mehrfachadressierung verhindert. Die nachfolgenden Teilnehmer werden dabei zurückgesetzt und müssen erneut adressiert bzw. initialisiert werden. Einem jeweiligen Datenfeld wird eine derartige Kollision durch die Bitfolge 11110000 mitgeteilt.
Die für die vorliegende Schaltungsanordnung beschriebene Topologie für Teilnehmer eines SPI-Busses kann bspw. bei einer Entwicklung neuer integrierter Schaltkreise verwendet werden, wodurch sich neue Möglichkeiten zur Gestaltung von Steuergeräten ergeben. Durch die Kaskadierung ist es möglich, flexibel verschiedene spezifische Hardwarevarianten anzubieten.
Nachfolgende Tabelle 1 zeigt ein Beispiel für ein Protokoll einer integrierten Schaltung (IC), wobei MOSI eine Abkürzung für "Master-Out-Slave-In" und MISO eine Abkürzung für "Master-In-Slave-Out" darstellt.
Figure imgf000008_0001
Figure imgf000009_0001
Tabelle 1
Kurze Beschreibung der Zeichnungen
Figur 1 zeigt in schematischer Darstellung eine Ausführungsform der erfindungsgemäßen Schaltungsanordnung.
Figur 2 zeigt in schematischer Darstellung ein Diagramm für ein Beispiel eines Adres- sierungsprotokolls.
Ausführungsformen der Erfindung
Die Figuren werden zusammenhängend und übergreifend beschrieben, gleiche Be- zugszeichen bezeichnen gleiche Bauteile.
Die in Figur 1 schematisch dargestellte Ausführungsform einer als SPI-Bus ausgebildeten Schaltungsanordnung 102 weist einen ersten Teilnehmer 104, einen zweiten Teilnehmer 106 und einen n-ten Teilnehmer 108 auf, die hier als integrierte Schaltkreise (ICs) ausgebildet sind. Jeder Teilnehmer 104, 106, 108 weist eine Eingangsschnittstelle 110 (CHIN) und eine Ausgangsschnittstelle 112 (CHOUT) auf, über die die Teilnehmer 104, 106, 108 jeweils mit einem Abschnitt einer Zusatzleitung 114 verbunden sind, so dass jeder Teilnehmer 104, 106, 108 mit zwei Abschnitten, nämlich einem eingehenden und einen ausgehenden Abschnitt, der Zusatzleitung 114 verbunden ist. Demnach sind zwei benachbarte Teilnehmer 104, 106, 108 über jeweils einen Abschnitt der Zusatzlei- tung 114 miteinander verbunden. Somit liegt für die Teilnehmer 104, 106, 108 der Schaltungsanordnung 102 eine hardwareabhängige Kaskadierung vor. Es ist vorgesehen, dass die Zusatzleitung 114 an einer Spannungsquelle 116 (Vcc) anliegt und einen elektrischen Widerstand 118 aufweist. Anstelle des Widerstands 118 kann auch direkt ein Freigabesignal angelegt werden, das direkt von einem Mikrocontroller ausgegeben wird.
Außerdem ist jeder Teilnehmer 104, 106, 108 an Leitungen 120, 122, 124, 126 einer SPI-Bus-Verbindung 120 angeschlossen und somit mit einem Master 130 der Schal- tungsanordnung 102 verbunden. Demnach sind die Teilnehmer 104, 106, 108 als SIa- ves der Schaltungsanordnung 102 einzustufen.
Eine Adressierung der Teilnehmer 104, 106, 108 erfolgt mit einem Adressvergabebefehl am SPI-Bus unter der Bedingung, dass ein kaskadierbares Freigabesignal, das zwischen den Teilnehmern 104, 106, 108 über die Abschnitte der Zusatzleitung 114 übermittelt wird, aktiv ist. Somit werden sämtliche Teilnehmer 104, 106, 108 nacheinander adressiert.
Zu Beginn der Adressierung haben sämtliche Teilnehmer dieselbe Adresse, die gleich null ist. Zur Adressierung des ersten Teilnehmers 104 wird dessen Eingangsschnittstelle 110 durch das Freigabesignal dauerhaft aktiviert und somit auf high gesetzt. Die Ausgangsschnittstelle 112 dieses ersten Teilnehmers 104 wird deaktiviert und somit auf low gesetzt. Eine Übernahme der Adresse wird in einem Datenfeld des ersten Teilnehmers 104 bestätigt. Zudem wird die Ausgangsschnittstelle 112 des ersten Teilnehmers 104 aktiviert und somit auf high gesetzt. Dadurch wird die Adressierung des nachfolgenden, hier zweiten Teilnehmers 106 freigegeben. Die Adressierung dieses zweiten Teilnehmers sowie weiterer nacheinander folgender Teilnehmer 108 erfolgt nach demselben Schema. Dabei beschaltet das kaskadierbare Freigabesignal die Eingangsschnittstellen 110 sowie die Ausgangsschnittstellen 112 der Teilnehmer 104, 106, 108 bei einem Transfer über die Abschnitte der Zusatzleitung 114 zwischen benachbarten Teilnehmern 104, 106, 108 entlang der Kaskade, und aktiviert oder deaktiviert diese Teilnehmer 104, 106, 108 dabei. Es ist zudem vorgesehen, dass die Teilnehmer 104, 106, 108 jeweils über ein adressspezifisches Übertragungsprotokoll angesprochen werden. Dabei sendet der Master 130 während der Adressierung eines jeweiligen Teilnehmers 104, 106, 108 über eine erste Leitung 122 ein "Chip-Select"-Signal (/CS), über eine zweite Leitung 124 ein "Master-Out-Slave-In"-Signal (MOSI) und über eine dritte Leitung 126 ein Synchronisationssignal (SCLK). Diese Signale werden von den Teilnehmern 104, 106, 108 über jeweils drei Schnittstellen 132 für Eingangssignale als "Slave-Selecf'-Signale (/SS), "Slave-In"-Signale (Sl) und Synchronisationssignale (SCK) empfangen. Über jeweils eine Schnittstelle 134 für Ausgangssignale senden die Teilnehmer 104, 106, 108 je- weils "Slave-Out"-Signale (SO), die von dem Master 130 über eine vierte Leitung 128 als "Master-In-Slave-Out"-Signale (MISO) empfangen werden. Außerdem sind Funktionsschnittstellen 136 vorgesehen, die in Figur 1 als Pfeile dargestellt sind. Dabei sind derartige Funktionsschnittstellen 136, die als Pfeile dargestellt sind, die in die Teilnehmer 104, 106, 108 hineindeuten, als Eingangsfunktionsschnittstellen ausgebildet. Funk- tionsschnittstellen 136, die als Pfeile dargestellt sind, die aus den Teilnehmern 104, 106, 108 herausdeuten, sind als Ausgangsfunktionsschnittstellen ausgebildet.
Zur Übertragung dieser voranstehend beschriebenen Signale, die zur Vergabe der Adressen erforderlich sind, werden die Teilnehmer 104, 106, 108 entlang der Zusatzlei- tung durch das kaskadierbare Freigabesignal jeweils nacheinander freigegeben oder bedarfsweise zurückgesetzt, so dass jeweils immer nur ein Teilnehmer 104, 106, 108 aktiviert und somit zur Adressierung bereit ist. Nach der Adressierung ist dem ersten Teilnehmer 104 eine erste Adresse, dem zweiten Teilnehmer 106 eine zweite Adresse und dem n-ten Teilnehmer 108 eine n-te Adresse zugeordnet.
In Figur 2 sind in einem Adressierungsprotokoll entlang einer Zeitachse 202 von oben nach unten jeweils ein Verlauf eines "Chip-Select"-Signals 204 (/CS), eines Synchronisationssignals 206 (SCLK), eines "Master-Out-Slave-In"-Signals 208 (MOSI) und eines "Master-In-Slave-Out"-Signals 210 (MISO) dargestellt. Diese Signale 204, 206, 208, 210 werden innerhalb der Schaltungsanordnung 102, wie in Figur 1 vorgestellt, über eine SPI-Bus-Verbindung 120 übertragen.
Über das "Chip-Select"-Signal 204 werden sämtliche Teilnehmer 104, 106, 108 der Schaltungsanordnung 102 und somit eines SPI-Busses ausgehend von dem Master 130 über dieselbe, hier erste Leitung 122 angesprochen. Das zur Auswahl vorgesehene "Chip-Select"-Signal 204 ist vor Beginn und nach Abschluss der Datenübertragung auf hoch 212 bzw. high gestellt, während der Adressierung ist es auf niedrig 214 bzw. low gestellt. Mit dem Synchronisationssignal 206 wird ein Signal eines Takts des SPI- Busses 120 übertragen, es ist abwechseln zwischen hoch 212 und niedrig 214 geschaltet, dabei wird nacheinander von 7 bis 0 durchgezählt.
Das "Master-Out-Slave-In"-Signal 208 ist in drei zeitlich aufeinanderfolgende Abschnitte 216, 218, 220 unterteilt. Bei einem ersten Abschnitt 216 werden die einzelnen Teilneh- mer 104, 106, 108 des SPI-Busses über Bits A3, A2, Al, AO adressiert. Während eines zweiten zur Funktionswahl vorgesehenen Abschnitts 218 werden Funktionen der Teilnehmer 104, 106, 108, in diesem Fall sog. Bausteinfunktionen, über Bits F3, F2, Fl, FO kodiert, derartige Bausteinfunktionen sind z. B. "READ_DIAGNOSE", "WRITE_OUTPUTS" usw. Bei einem dritten zur Vorgabe von Daten vorgesehenen Abschnitt 220 werden über Bits D7, D6, D5, D4, D3, D2, Dl, DO Daten von "WRITE"- Funktionen übermittelt, dabei sind deren Ziffern mit denen des Synchronisationssignals 206 synchronisiert.
Das "Master-In-Slave-Out"-Signal 210 ist ebenfalls in drei Abschnitte 222, 224, 226 unterteilt. Die ersten vier Bits während des ersten Abschnitts 222 des "Master-In-Slave- Out"-Signals 210 bleiben unbenutzt, da eine Adresse mindestens eines Teilnehmers 104, 106, 108 noch nicht vollständig bekannt ist. Der Ausgang jedes Slaves für das "Master-In-Slave-Out"-Signal 210 ist während dieses ersten Abschnitts 222 gesperrt (high impedance) und das "Master-In-Slave-Out"-Signal 210 somit inaktiv. Eine Ad- ressbestätigung der hier als Slaves angesehenen Teilnehmer 104, 106, 108 erfolgt während des zweiten Abschnitts 224, hierbei melden sich die jeweils angesprochenen Teilnehmer 104, 106, 108 über Bits A3, A2, Al, AO mit jeweils eigener Adresse. Eine Rückgabe der Daten erfolgt im dritten Abschnitt 226, dabei werden über die Bits D7, D6, D5, D4, D3, D2, Dl, DO angeforderte Daten funktionsabhängig übermittelt.

Claims

Ansprüche
1. Verfahren zur Adressierung von hardwareabhängig kaskadierten Teilnehmern (104, 106, 108) einer Schaltungsanordnung (102), wobei in der Schaltungsanordnung (102) jeder Teilnehmer (104, 106, 108) an zwei Abschnitten einer Zu- satzleitung (114) angeschlossen ist und zwei benachbarte Teilnehmer (104,
106, 108) über jeweils einen Abschnitt der Zusatzleitung (114) miteinander verbunden sind, wobei sämtliche Teilnehmer (104, 106, 108) mittels eines kaska- dierbaren Freigabesignals, das über die Zusatzleitung (114) übermittelt wird, nacheinander adressiert werden.
2. Verfahren nach Anspruch 1, bei dem vorgesehen ist, dass das kaskadierbare Freigabesignal entlang der Zusatzleitung (114) zwischen einem vorhergehenden Teilnehmer (104, 106, 108) und einem nachfolgenden Teilnehmer (104, 106, 108) übermittelt wird, wobei ein Zustand des vorhergehenden Teilnehmers (104, 106, 108) durch das kaskadierbare Freigabesignal beeinflusst wird, wenn das
Freigabesignal als Eingangssignal in den nachfolgenden Teilnehmer (104, 106, 108) eintritt, und wobei ein Zustand des nachfolgenden Teilnehmers (104, 106, 108) durch das kaskadierbare Freigabesignal beeinflusst wird, wenn das Freigabesignal als Ausgangssignal aus dem vorhergehen Teilnehmer (104, 106, 108) austritt.
3. Verfahren nach Anspruch 1 oder 2, bei dem ein jeweils aktuell zu adressierender Teilnehmer (104, 106, 108) durch das kaskadierbare Freigabesignal vor einer Adressierung freigegeben wird.
4. Verfahren nach einem der voranstehenden Ansprüche, bei dem ein Teilnehmer (104, 106, 108) nach der Adressierung durch Wegnahme des kaskadierbaren Freigabesignals durch den vorhergehenden Teilnehmer (104, 106, 108) zurückgesetzt werden kann.
5. Verfahren nach einem der voranstehenden Ansprüche, bei dem durch eine Verriegelung eines aktuell adressierten Teilnehmers (104, 106, 108) eine Freigabe eines nachfolgenden Teilnehmers (104, 106, 108) bewirkt wird.
6. Verfahren nach einem der voranstehenden Ansprüche, bei dem bei jeweils einem Teilnehmer (104, 106, 108) vor einer Adressierung eine Eingangsschnittstelle (110) für einen eingehenden Abschnitt der Zusatzleitung (114) aktiviert und eine Ausgangsschnittstelle (112) für einen ausgehenden Abschnitt der Zu- satzleitung (114) deaktiviert ist, und bei dem nach der Adressierung die Ausgangsschnittstelle (112) aktiviert wird, wobei durch Aktivierung der Ausgangsschnittstelle (112) des aktuell adressierten Teilnehmers (104, 106, 108) ein diesem Teilnehmer (104, 106, 108) nachfolgend zu adressierender Teilnehmer (104, 106, 108) zur Adressierung freigegeben wird.
7. Verfahren nach einem der voranstehenden Ansprüche, das nach einem Rücksetzen der Schaltungsanordnung (102) durchgeführt wird, wobei jedem Teilnehmer (104, 106, 108) dieselbe Initialisierungsadresse zugeordnet ist.
8. Verfahren nach einem der voranstehenden Ansprüche, bei dem für den aktuell zu adressierenden Teilnehmer (104, 106, 108) überprüft wird, ob die für diesen Teilnehmer (104, 106, 108) vorgesehene Adresse bereits vergeben ist, und bei dem, falls diese Adresse bereits vergeben ist, dieser Teilnehmer (104, 106, 108) durch Wegnahme des kaskadierbaren Freigabesignals zurückgesetzt und erneut adressiert wird.
9. Schaltungsanordnung, die mehrere hardwareabhängig kaskadierte Teilnehmer (104, 106, 108) aufweist, wobei jeder Teilnehmer (104, 106, 108) an zwei Abschnitten einer Zusatzleitung (114) angeschlossen ist und zwei benachbarte Teilnehmer (104, 106, 108) über jeweils einen Abschnitt der Zusatzleitung (114) miteinander verbunden sind, wobei die Teilnehmer (104, 106, 108) der Schaltungsanordnung (102) dadurch zu adressieren ist, indem die Teilnehmer (104, 106, 108) mittels eines kaskadierbaren Freigabesignals, das über die Zusatzleitung (114) zu übermitteln ist, nacheinander zu adressieren sind.
10. Schaltungsanordnung nach Anspruch 9, bei dem jeder Teilnehmer (104, 106, 108) eine Eingangsschnittstelle (110) für einen eingehenden Abschnitt der Zusatzleitung (114) und eine Ausgangsschnittstelle (112) für einen ausgehenden Abschnitt der Zusatzleitung (114) aufweist.
11. Computerprogramm mit Programmcodemitteln, um alle Schritte eines Verfahrens nach einem der Ansprüche 1 bis 8 durchzuführen, wenn das Computerprogramm auf einem Computer oder einer entsprechenden Recheneinheit, insbe- sondere in einer Schaltungsanordnung (102) nach Anspruch 9 oder 10, ausgeführt wird.
12. Computerprogrammprodukt mit Programmcodemitteln, die auf einem computerlesbaren Datenträger gespeichert sind, um alle Schritte eines Verfahrens nach einem der Ansprüche 1 bis 8 durchzuführen, wenn das Computerprogramm auf einem Computer oder einer entsprechenden Recheneinheit, insbesondere in einer Schaltungsanordnung (102) nach Anspruch 9 oder 10, ausgeführt wird.
PCT/EP2007/056118 2006-06-29 2007-06-20 Verfahren zur adressierung von hardwareabhängig kaskadierten teilnehmern einer schaltungsanordnung Ceased WO2008000667A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102006029997.3 2006-06-29
DE102006029997A DE102006029997A1 (de) 2006-06-29 2006-06-29 Verfahren zur Adressierung von hardwareabhängig kaskadierten Teilnehmern einer Schaltungsanordnung

Publications (1)

Publication Number Publication Date
WO2008000667A1 true WO2008000667A1 (de) 2008-01-03

Family

ID=38461792

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2007/056118 Ceased WO2008000667A1 (de) 2006-06-29 2007-06-20 Verfahren zur adressierung von hardwareabhängig kaskadierten teilnehmern einer schaltungsanordnung

Country Status (2)

Country Link
DE (1) DE102006029997A1 (de)
WO (1) WO2008000667A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118885430A (zh) * 2024-08-07 2024-11-01 山东锐易电动科技有限公司 Spi通信硬件电路、配置从机及监测从机在线状态的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2287689B1 (de) 2009-07-27 2012-11-14 Ziehl-Abegg AG Vorrichtung und Verfahren zur Adressierung einer Slave-Einheit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4428502A1 (de) * 1994-08-11 1996-02-15 Siemens Ag Bussystem
DE19621272A1 (de) * 1996-05-25 1997-11-27 Bosch Gmbh Robert Adressierungsvorrichtung für eine Nebenstation eines seriellen Bussystems und Verfahren zur Adressierung einer Nebenstation
DE10240832A1 (de) * 2002-09-04 2004-03-18 Robert Bosch Gmbh Bus
DE10036643B4 (de) * 2000-07-26 2005-12-22 Robert Bosch Gmbh Verfahren und Vorrichtung zur Auswahl von Peripherieelementen
EP1622039A1 (de) * 2004-07-30 2006-02-01 SICK MAIHAK GmbH Verfahren und Vorrichtung zur Adressvergabe an Teilnehmer eines Bussystems

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4428502A1 (de) * 1994-08-11 1996-02-15 Siemens Ag Bussystem
DE19621272A1 (de) * 1996-05-25 1997-11-27 Bosch Gmbh Robert Adressierungsvorrichtung für eine Nebenstation eines seriellen Bussystems und Verfahren zur Adressierung einer Nebenstation
DE10036643B4 (de) * 2000-07-26 2005-12-22 Robert Bosch Gmbh Verfahren und Vorrichtung zur Auswahl von Peripherieelementen
DE10240832A1 (de) * 2002-09-04 2004-03-18 Robert Bosch Gmbh Bus
EP1622039A1 (de) * 2004-07-30 2006-02-01 SICK MAIHAK GmbH Verfahren und Vorrichtung zur Adressvergabe an Teilnehmer eines Bussystems

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118885430A (zh) * 2024-08-07 2024-11-01 山东锐易电动科技有限公司 Spi通信硬件电路、配置从机及监测从机在线状态的方法

Also Published As

Publication number Publication date
DE102006029997A1 (de) 2008-01-03

Similar Documents

Publication Publication Date Title
DE10055163B4 (de) Datenbus, insbesondere in Kraftfahrzeugen
DE102010005104B3 (de) Elektronische Vorrichtung und Verfahren für einen größeren Adressbereich auf einem IIC oder einem IIC-kompatiblen Bus
DE102008034500B4 (de) Arbitrierung
EP2420907B1 (de) Verfahren zur Konfiguration von Feldbusteilnehmern
DE10029645B4 (de) Verfahren zur Adressierung von Netzwerkkomponenten
DE202016104113U1 (de) Master-Slave-System
DE19614238C1 (de) Kommunikationssystem mit einer Meisterstation und mindestens einer Sklavenstation
DE19614237C1 (de) Kommunikationssystem mit einer Meisterstation und mindestens einer Sklavenstation
EP1537721B1 (de) Bus
DE10036643B4 (de) Verfahren und Vorrichtung zur Auswahl von Peripherieelementen
WO2008000667A1 (de) Verfahren zur adressierung von hardwareabhängig kaskadierten teilnehmern einer schaltungsanordnung
EP1622039B1 (de) Verfahren und Vorrichtung zur Adressvergabe an Teilnehmer eines Bussystems
DE10153848B4 (de) Verfahren zur Identifizierung von baugleichen Elektronikmodulen in einer CAN-Busarchitektur und geeignetes Elektronikmodul
EP0265905A2 (de) Einrichtung zum Adressieren von Baugruppen
WO2014071970A1 (de) Kaskadiertes feldbussystem
WO2000004428A1 (de) Verfahren und einrichtung zur konfiguration eines rechnergestützten systems
DE102013212954A1 (de) Verfahren zur Adressierung der Teilnehmer eines Bussystems
DE10301899B4 (de) Verfahren zum Programmieren einer Steuereinheit
DE3426902A1 (de) Schaltungsanordnung zum konfigurieren von peripherieeinheiten in einer datenverarbeitungsanlage
DE102014216444A1 (de) Switch-Einheit, Ethernet-Netzwerk und Verfahren zur Aktivierung von Komponenten in einem Ethernet-Netzwerk
DE102015214133B4 (de) Integrierter Schaltkreis zum Betreiben an einem Bus und Verfahren zum Betreiben des integrierten Schaltkreises
DE102023112907A1 (de) Kommunikationsanordnung für ein Ein-Chip-System in einem Kraftfahrzeug, sowie Kommunikationsvorrichtung
DE102021103757A1 (de) Kraftfahrzeug mit mehreren Steuergeräten, welche unterschiedliche Fahrzeugfunktionen in dem Kraftfahrzeug bereitstellen, sowie Verfahren zum Konfigurieren der Steuergeräte und Steuergerät
EP0506988B1 (de) Verfahren zur Busarbitration eines Multimastersystems
DE102006001982A1 (de) Verfahren und Vorrichtung zur Adressvergabe in einem System mit mehreren parallel angeordneten Generatoreinheiten

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07730260

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: RU

122 Ep: pct application non-entry in european phase

Ref document number: 07730260

Country of ref document: EP

Kind code of ref document: A1