[go: up one dir, main page]

WO2007122800A1 - 電界効果トランジスタ - Google Patents

電界効果トランジスタ Download PDF

Info

Publication number
WO2007122800A1
WO2007122800A1 PCT/JP2007/000332 JP2007000332W WO2007122800A1 WO 2007122800 A1 WO2007122800 A1 WO 2007122800A1 JP 2007000332 W JP2007000332 W JP 2007000332W WO 2007122800 A1 WO2007122800 A1 WO 2007122800A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
type
carrier supply
gate electrode
aig
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2007/000332
Other languages
English (en)
French (fr)
Inventor
Yuji Ando
Hironobu Miyamoto
Tatsuo Nakayama
Yasuhiro Okamoto
Takashi Inoue
Yasuhiro Murase
Kazuki Ota
Akio Wakejima
Naotaka Kuroda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to EP07736989A priority Critical patent/EP2003686B1/en
Priority to CN2007800120355A priority patent/CN101416290B/zh
Priority to JP2008511958A priority patent/JP5223670B2/ja
Priority to US12/295,004 priority patent/US8198652B2/en
Publication of WO2007122800A1 publication Critical patent/WO2007122800A1/ja
Anticipated expiration legal-status Critical
Priority to US13/468,373 priority patent/US8466495B2/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present invention relates to a field effect transistor, and more particularly, to a heterojunction field effect transistor (HJ FET) including an I I I group nitride semiconductor as a material.
  • HJ FET heterojunction field effect transistor
  • HJ FETs Hetero Junction Field Effect Transistors
  • FIG. 15 is a cross-sectional view showing the configuration of the H J FET described in Non-Patent Document 1.
  • a buffer layer 201 In the HJFET shown in FIG. 15, on the sapphire substrate 200, a buffer layer 201, a channel layer 202 made of gallium nitride (G a N), a carrier supply layer made of aluminum nitride gallium (AIG a N) 203 are stacked in this order.
  • G a N gallium nitride
  • AIG a N aluminum nitride gallium
  • the channel layer 202 is located near the interface with the carrier supply layer 203.
  • a two-dimensional electron gas 204 is formed.
  • a source electrode 205 S and a drain electrode 205 D are formed on the carrier supply layer 203 and are in ohmic contact.
  • a gate electrode 207 is formed in a region sandwiched between the source electrode 205 S and the drain electrode 205 D on the AIG a N carrier supply layer 203, and Schottky contact is made at the interface 203 A with the carrier supply layer 203. It has been.
  • a surface protective film 208 made of silicon nitride (SiN) is provided on the carrier supply layer 203 and the gate electrode 207.
  • Patent Document 1 describes a normal system having a channel layer made of a non-doped G a N layer and a barrier layer made of AIG a N provided in contact with the channel layer. HJFETs are listed. In addition, it describes that a P-type semiconductor layer containing a p-type impurity is provided in a barrier layer under a gate electrode in order to realize normally-off in HJFFT, which is normally normally on.
  • Non-Patent Document 1 Y. Ando et al., Technical Digest of Ob-International Electron Device Meeting (Technique Ic ID Igestof International Electron Device Meeting, pp. 3 8 1 2001
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-273486
  • the barrier height is the work function of the metal and the electron affinity of the semiconductor. It is known to be determined by the difference. For this reason, for example, the height of the Schottky barrier in A I G a N having an A I composition ratio of 0.2 is relatively low, about 0.8 to 1. O e V, although it slightly depends on the electrode metal.
  • the group II nitride HJFET using AI 03 1 ⁇ 1 as the carrier supply layer has a high gate leakage current density and a high operating drain voltage. There was a problem of being restricted.
  • Patent Document 1 since the normally-off structure, that is, the threshold voltage is positive, if the p-type semiconductor layer is formed in a region other than the region immediately below the gate electrode, The channel concentration in the formation region was reduced, and current was difficult to flow.
  • a channel layer consisting of I n y G a, _ y N (0 ⁇ y ⁇ 1), Provided on the channel layer, and AI X G ai.
  • X N ( 0 ⁇ x ⁇ 1) a carrier supplying layer comprising at least one layer of p-type layer,
  • a source electrode, a drain electrode and a gate electrode which are opposed to the channel layer through the P-type layer and are provided on the carrier supply layer;
  • the AI composition ratio x of the carrier supply layer, the thickness t of the p-type layer, the impurity concentration N A and the activation rate 77 are:
  • a field effect transistor satisfying the above is provided.
  • a channel layer consisting of I n y G a, _ y N (0 ⁇ y ⁇ 1),
  • a source electrode, a drain electrode and a gate electrode which are opposed to the channel layer through the P-type layer and are provided on the carrier supply layer;
  • a two-dimensional electron gas is generated in the channel layer
  • AI composition ratio X1 in the interface between the AI composition ratio X a and before SL channel layer at an interface between the gate electrode of the Kyaria supply layer
  • the AI composition ratio x a , the thickness t of the p-type layer, the impurity concentration NA, and the activation rate 77 are:
  • Equation 2 A field effect transistor is provided that satisfies [001 6].
  • the potential barrier against electrons under the gate electrode is increased, and the gate leakage current can be reduced.
  • the decrease in the maximum drain current is suppressed within the specified value compared to the case where no p-type impurity is driven.
  • the threshold voltage of the field effect transistor is negative.
  • the HJFET described in Patent Document 1 described above in the Background Art section where the threshold voltage is positive according to the present invention, even when the source electrode and the drain electrode are provided on the p-type layer, Two-dimensional electron gas is efficiently generated in the entire carrier supply layer, and current can be supplied stably.
  • a p-type layer exists between the source and the gate and between the gate and drain, which are easily affected by the surface charge. For this reason, the effect of the surface charge can be partially shielded by the p-type layer, and the current-voltage characteristic is stable with respect to the surface state. For example, the phenomenon that the drain current amplitude decreases when a large amplitude voltage is input to the gate electrode, the so-called current collab phenomenon, is suppressed.
  • a part of the gate electrode may be embedded in the carrier supply layer.
  • a buried gate structure in which a part of the p-type layer is removed by etching may be used.
  • the same effect can be obtained by adopting a configuration in which the sheet impurity concentration of the P-type layer existing between the recess portion in contact with the gate electrode and the channel layer satisfies the above-described relationship.
  • a channel layer consisting of I n y G a y y (0 ⁇ y ⁇ 1),
  • AI X G ai. X N ( 0 ⁇ x ⁇ 1) a carrier supplying layer comprising at least one layer of p-type layer,
  • a field effect transistor satisfying the above is provided.
  • a channel layer consisting of I n y G a, _ y N (0 ⁇ y ⁇ 1),
  • a carrier supply layer comprising AI X G a, _ x N (0 ⁇ x ⁇ 1) provided on the channel layer and including at least one p-type layer;
  • the AI composition ratio at the interface between the carrier supply layer and the gate electrode is smaller than the AI composition ratio X1 at the interface with the channel layer, and the AI composition ratio x a , the AI composition ratio ⁇ , the recess portion and the channel.
  • a field effect transistor satisfying the above is provided.
  • the gate leakage current of the I I I group nitride system H J FE T can be reduced.
  • FIG. 1 is a cross-sectional view showing a cross-sectional structure of H J F E T in a mobile phone.
  • FIG. 2 is a diagram showing a potential distribution of H J F E T in an example.
  • FIG. 3 is a graph showing p-type impurity concentration dependence of H J F E T gate current in an example.
  • FIG. 4 is a graph showing the p-type impurity concentration dependence of the maximum drain current of H J F E T in an example.
  • FIG. 5 is a graph showing the dependence of the threshold voltage of H J FET on the p-type impurity concentration in an example.
  • FIG. 6 is a cross-sectional view showing a cross-sectional structure of H J F E T in an example.
  • FIG. 7 is a cross-sectional view showing a cross-sectional structure of H J F E T in an example.
  • FIG. 8 is a cross-sectional view showing a cross-sectional structure of H J F E T in an example.
  • FIG. 9 is a cross-sectional view showing a cross-sectional structure of H J F E T in an example.
  • FIG. 10 is a cross-sectional view showing a cross-sectional structure of H J F E T in an example.
  • FIG. 11 is a cross-sectional view showing a cross-sectional structure of H J F E T in an example.
  • FIG. 12 is a cross-sectional view showing a cross-sectional structure of H J F E T in an example.
  • FIG. 13 is a cross-sectional view showing a cross-sectional structure of H J F E T in an example.
  • FIG. 14 is a cross-sectional view showing a cross-sectional structure of H J F E T in an example.
  • FIG. 15 is a cross-sectional view showing a cross-sectional structure of a conventional H J F E T.
  • FIG. 1 is a cross-sectional view showing the configuration of the HJFET in the present embodiment.
  • the substrate 10 made of silicon carbide (SiC) 10
  • buffer layer 1 1 consisting of aluminum nitride (AIN) layer
  • channel layer 1 2 consisting of I n y G 3 N (0 ⁇ y ⁇ 1)
  • AI X G ai - x N (0 ⁇ x ⁇ 1)
  • a carrier supply layer 13 made of is provided in this order.
  • the channel layer 12 is composed of an undoped G a N layer.
  • the carrier supply layer 13 is provided on the channel layer 12 and includes at least a P-type layer.
  • the carrier supply layer 13 is made of p-type Al x Ga ⁇ N. This p-type Al x Ga i -xN layer is provided over the entire region between the source and drain as well as in contact with the channel layer 12.
  • HJFET 110 the channel layer 12 near the interface with the carrier supply layer 13 due to the piezoelectric and spontaneous polarization effects caused by the difference in lattice constant between G a N and AIG a N
  • a two-dimensional electron gas 14 is formed.
  • the HJ FET 1 1 0 is configured so that a two-dimensional electron gas is generated in the channel layer in a region between the source electrode and the gate electrode and a region between the gate electrode and the drain electrode without applying a voltage to the gate electrode. It has a configuration to generate. That is, the threshold voltage of H J FE T 1 1 0 is negative.
  • the source electrode 15 S, the drain electrode 15 D, and the gate electrode 17 face the channel layer 12 through the P-type layer and are provided on the carrier supply layer 13.
  • a source electrode 15 S and a drain electrode 15 D are formed on a carrier supply layer 13 made of p-type AIG a N, and ohmic contact is made with the carrier supply layer 13, respectively. It has been taken.
  • Gate electrode 17 is provided in the same plane as source electrode 15 S and drain electrode 15 D, and the bottom surface of gate electrode 17 is the same as the bottom surfaces of source electrode 15 S and drain electrode 15 D Located at the level.
  • a gate electrode 17 is provided at a portion sandwiched between the source electrode 15S and the drain electrode 15D on the carrier supply layer 13 and the carrier supply layer 1 3 is provided at the interface 13A. And Schottky contact. By adjusting the potential of the gate electrode 17 and modulating the concentration of the two-dimensional electron gas 14, a transistor is obtained. Works.
  • a surface protective film 18 made of SiN is provided on the carrier supply layer 13 on which the gate electrode 17 is formed from the upper surface of the source electrode 15 S to the upper surface of the drain electrode 15 D. The region between the source electrode 15 S and the drain electrode 15 D is covered.
  • HJFET 110 the AI composition ratio x of the carrier supply layer 13 made of p-type AIG a N, the thickness t of the carrier supply layer 13 made of p-type AIG a N, and the p-type AIG a Impurity concentration NA in N and activation rate 7?
  • the AIG a NG a N heterointerface has a fixed charge due to spontaneous polarization between group III and N atoms and piezo polarization based on the lattice constant difference between AIG a N and G a N. Will occur. It is known that the surface density ⁇ ⁇ ⁇ of this polarization charge can be approximated by the following equation (1) as a function of the AI composition ratio x of the AIG a N layer.
  • the thickness t of the p-type AIGAN layer is the thickness of the carrier supply layer 13 at the contact portion with the gate electrode 17.
  • the gate electrode 1 7 is the same as the source electrode 15 S and the drain electrode 15 D.
  • the source electrode is provided in the same plane and includes the contact with the gate electrode 17.
  • a carrier supply layer 13 having a uniform thickness is provided in the entire region between 15 S and the drain electrode 15 D.
  • the gate electrode has a structure formed by removing a part of the carrier supply layer, that is, a so-called gate recess structure
  • the thickness t of the p-type AIG a N layer is reduced in the recess portion. This is the thickness of the carrier supply layer 13 at the contact surface with the gate electrode formed in contact.
  • the carrier supply layer 13 made of AIG a N is doped with a p-type impurity. By doing so, an upwardly convex conduction band profile is obtained. For this reason, it is expected that the gate tunnel current can be suppressed by increasing the energy barrier against electrons. However, if the P-type impurity concentration is too low, the energy barrier thickness may be insufficient and the gate leakage current suppression effect may not be obtained.
  • the two-dimensional electron gas 14 may not be formed.
  • Electron gas can be generated.
  • FIG. 2 shows an example of the conduction band energy distribution in the direction perpendicular to the calculated substrate.
  • the effective impurity concentration in the carrier supply layer 13 made of AIG a N that is, N A x? 7, which is the product of the P-type impurity concentration and the activation rate, is 0 cm ⁇ 3.
  • N A x? 7 which is the product of the P-type impurity concentration and the activation rate.
  • the AI composition ratio x of the AIG a N layer was assumed to be 20%.
  • the electron tunnel barrier at the gate interface becomes thinner and the tunnel current increases.
  • Fig. 3 shows the dependence of the gate leakage current N A x? 7 estimated from the tunnel current density.
  • the AI composition ratio X showed three results of 15%, 20%, and 25%.
  • Figure 4 shows the dependence of the calculated I max on ⁇ ⁇ ⁇ 77.
  • AI composition ratio X force ⁇ 15%, 20% and 25%.
  • the thickness of the p-type AIG a N layer, which is the carrier supply layer 13, was assumed to be t 20 nm.
  • V th is negative in the range satisfying.
  • the two-dimensional electron gas 14 is generated even if no positive charge is applied to the gate electrode 17; therefore, not only under the gate electrode 17 but also the source electrode A two-dimensional electron gas 14 is also generated in the channel layer 1 2 between 15 S and the gate electrode 17. Similarly, a two-dimensional electron gas 14 is also generated in the channel layer 12 between the gate electrode 17 and the drain electrode 15D.
  • the threshold voltage is negative. Therefore, the p-type impurity is not selectively doped only under the gate electrode 17. However, since it operates as a transistor, the process is simplified, leading to cost reduction in device fabrication and improvement in yield.
  • a p-type layer also exists between the source and the gate and between the gate and the drain that are easily affected by the surface charge. For this reason, the effect of surface charge can be partially shielded by the p-type layer, and the current-voltage characteristics are stable against the surface state. Become. For example, the current collab phenomenon is suppressed.
  • the gate leakage current can be effectively suppressed by adopting the configuration satisfying the above formula (4) or (4 '). Furthermore, the range of N A x ⁇ for further suppressing the reduction of I max while suppressing the gate leakage current is expressed by the following formula (8) or (8 ′).
  • the threshold voltage V th is negative in the configuration satisfying the following formula (8) or (8 ′).
  • N A X? 7 is represented by the following formula (9) or (9 ').
  • N A (y) is the impurity concentration distribution
  • ? 7 (y) is the activation rate distribution
  • the integration is performed in the direction perpendicular to the substrate.
  • the integration range is from the interface between the AIG a N carrier supply layer 13 and the channel layer 12 to the interface with the gate electrode 17.
  • N A (y) and? 7 (y) are constant values N A and 77, respectively, so that the integrated value is ⁇ ⁇ ⁇ ⁇ xt.
  • FIG. 1 shows a configuration in which the AI composition ratio in the p-type layer is constant in the stacking direction.
  • FIG. 6 is a cross-sectional view showing another configuration of the H J FET in the present embodiment.
  • the HJ FET 120 shown in FIG. 6 is the same as the HJFET 110 shown in FIG. 1 except that the carrier supply layer 13 consisting of a p-type AIG a N layer is replaced with a carrier supply layer 23 consisting of a p-type gradient composition AIG a N layer. It has been replaced with.
  • the HJ FET 120 has a planar structure. That is, the gate electrode 1 7 is provided in the same plane as the source electrode 15 S and the drain electrode 15 D, and the bottom surface of the gate electrode 17 is the same as the bottom surfaces of the source electrode 15 S and the drain electrode 15 D Located at the level. Therefore, the AI composition ratio x a at the interface 23 A with the gate electrode 17 of the carrier supply layer 23 composed of the AIG a N layer is equal to x 2 .
  • the surface density ⁇ ⁇ of the polarization charge generated at the interface between the carrier supply layer 23 composed of the AIG a N layer and the channel layer 12 composed of the G a N layer is expressed by the following equation (1 0 )
  • the total fixed charge density generated in the carrier supply layer 23 is the sum of the ionization charge density ⁇ ⁇ and the polarization charge density G. .
  • N A (y) is the impurity concentration distribution
  • ⁇ (y) is the activation rate distribution
  • the integration is performed in the direction perpendicular to the substrate.
  • the integration range is from the interface with the channel layer 12 of the carrier supply layer 23 made of AIG a N to the interface with the gate electrode 17.
  • FIG. 1 is a cross-sectional view showing the configuration of H J F E T of this example.
  • H J FET is manufactured as follows.
  • the following layers are grown on a (0001) SiC substrate 10 by, for example, metal organic chemical vapor deposition (MOCVD), for example.
  • MOCVD metal organic chemical vapor deposition
  • Undoped AIN buffer layer 1 1 20 nm
  • a I G a N and G a N have different lattice constants.
  • the film thickness 20 nm of the carrier supply layer 13 made of p-type A I G a N is less than the critical film thickness of dislocation generation.
  • magnesium (Mg) or zinc (Zn) is used as the P-type impurity.
  • a metal such as titanium (T i) aluminum (AI) niobium (N b) gold (A u) is deposited and alloyed to form the source electrode 15 S
  • the drain electrode 15 D is formed, and ohmic contact is made.
  • a metal such as nickel (N i) A u is deposited on the carrier supply layer 13, that is, between the source electrode 15 S and the drain electrode 15 D on the surface of the AIG a N layer, and liftoff is performed.
  • the gate electrode 17 is formed.
  • Schottky contact is made at the interface 1 3 A with the carrier supply layer 1 3.
  • a surface protective film 18 made of SiN is grown to about 100 nm, for example, by using plasma vapor deposition (abbreviated as PI a sma-E nhanced Chemical vapor Deposition: PECVD). To do. In this way, the semiconductor device as shown in FIG. 1 is manufactured.
  • PECVD plasma vapor deposition
  • a gate leakage current suppressing effect can be obtained based on the above-described principle, and I max and V th are further within preferable ranges.
  • N A 1 X 1 0 18 cm 3,?
  • the effective impurity concentration is 5 X 1 0 17 cr rrr 3 .
  • the gate leakage current is suppressed to about 12% of the conventional technique, that is, when the carrier supply layer is made of undoped Al 2 Ga 8 N.
  • the decrease in I max compared to the conventional technology is about 9%, and V th is about _2. 3V.
  • FIG. 6 is a diagram showing a cross-sectional structure of a second embodiment of the H J FET according to the present invention.
  • a carrier supply layer 13 made of a p-type AIG a N layer is replaced with a carrier supply layer 23 made of a p-type gradient composition AIG a N as follows. It is a replacement.
  • Carrier supply layer consisting of P-type gradient composition AI X G ai _ x N 23 (0.1 75 ⁇ x ⁇ 0.2): 20 nm
  • the film thickness 20 nm of the p-type gradient composition A I G a N layer is not more than the critical film thickness of dislocation generation.
  • p-type impurity for example, Mg or Zn is used.
  • TMG trimethyl gallium from the gas introducing pipe of an MOCVD apparatus (TMG), trimethyl aluminum (TMA), ammonia (NH 3) to adjust the supply amount of gas, trimethyl While keeping the supply of aluminum (TMA) and ammonia (NH 3 ) constant, the supply of trimethylgallium (TMG) is gradually increased.
  • TMG MOCVD apparatus
  • TMA trimethyl aluminum
  • NH 3 ammonia
  • the p-type impurity concentration N A and the activation rate? 7 of the carrier supply layer 23 are combinations that satisfy the above formula (1 3 ').
  • a gate current suppressing effect can be obtained based on the above-described principle, and I max and V th are in a more preferable range.
  • the gradient composition AIG a N is used as the p-type carrier supply layer 23, so that the gate current suppression effect can be achieved at a lower impurity concentration than in the first embodiment using the uniform composition AIG a N. Is obtained. Since the activation rate tends to improve as the impurity concentration is lower, the controllability of the epitaxial growth is improved, and the yield and reproducibility of device characteristics are further improved.
  • the carrier supply layer 23 made of p-type AIG a N is composed of the gradient composition AIG a N layer in which the AI composition ratio continuously decreases.
  • the present invention is not limited to this. It is also possible to adopt a configuration in which the AI composition decreases, and it is possible to have a two-layer or three-step or more step composition AIG a N layer.
  • FIG. 7 is a cross-sectional view showing the configuration of the H J F E T of this example.
  • a buffer layer 3 1 made of undoped AIN, a channel layer 3 2 made of undoped G a N, and a carrier supply layer made of p-type AIG a N 3 3 are sequentially stacked.
  • a source electrode 35 S and a drain electrode 35 D are formed on the carrier supply layer 33 made of A IG a N, and are in ohmic contact.
  • a surface protective film 36 made of SiN is formed on the A I G a N carrier supply layer 33.
  • the gate electrode 3 7 is formed on the recess formed by etching and removing a part of the surface protective film 3 6 and the carrier supply layer 3 3, and Schottky with the carrier supply layer 3 3 at the interface 3 3 A Contact is being made.
  • a part of the gate electrode 37 is embedded in the carrier supply layer 33.
  • the gate electrode 37 has a flange portion 3 7 F projecting toward the drain electrode 35 D, and the gate electrode 37 is in contact with the surface protective film 36 at the flange portion.
  • Such a semiconductor device is manufactured as follows. (0 0 0 1) S i The following layers are grown sequentially on the C substrate 30 by, for example, MO CVD. Buffer layer 31 of undoped AIN: 20 nm
  • a metal such as T i / Ik IH b A u is deposited and alloyed to form a source electrode 35 S and a drain electrode 35 D, respectively, with ohmic contact Take.
  • a surface protective film 36 made of SiN is grown to about 100 nm, for example, by using the PECVD method.
  • An opening is formed in the surface protective film 36 between the source electrode 35 S and the drain electrode 35 D by etching removal.
  • a part of the carrier supply layer 33 is etched away to remove the recess portion.
  • a metal such as Ni ZA u is deposited, and the gate electrode 37 having the flange portion 37 F is formed by lift-off.
  • Schottky contact is made at the interface 33 A with the AIG a N layer.
  • the HJ FET shown in Fig. 7 is fabricated by the above procedure.
  • the p-type impurity concentration N A and the activation rate 77 of the carrier supply layer 33 are combinations that satisfy the above formula (8 ′).
  • the gate electrode 37 is formed in contact with the recess formed by removing a part of the carrier supply layer 33, and the p-type AIG a N layer thickness t in the above formula (8 ′) Is the thickness of the p-type layer present in the portion sandwiched between the gate interface 33 A and the channel layer 32, that is, the thickness of the p-type layer between the recess portion and the channel layer 32.
  • t 20 nm.
  • the gate leakage current is suppressed to about 12% of the conventional technology (undoped AIG a N).
  • the decrease in I max compared to the conventional technology is about 9%, and V th is about _2. 3 V.
  • the gate electrode 37 is formed in the recess portion where a part of the carrier supply layer 33 is removed by etching. For this reason, the distance between the two-dimensional electron gas layer 34 and the AIG a N surface can be increased while the distance between the two-dimensional electron gas layer 34 and the gate electrode 37 is reduced and the mutual conductance is kept high. Compared with one embodiment, instability caused by surface traps such as current collapse can be suppressed.
  • the gate electrode 37 has a flange 37 F in contact with the surface protective film 36 made of SiN.
  • This flange 37 F functions as a so-called field-plate electrode. That is, a depletion layer is formed under the flange portion 37F, the electric field strength between the gate and the drain is reduced, and the gate breakdown voltage is improved as compared with the first embodiment having no flange portion.
  • FIG. 8 is a cross-sectional view showing the configuration of the H J F E T of this example.
  • the carrier supply layer 33 made of p-type AIG a N is replaced with a carrier supply layer 43 made of a p-type gradient composition AIG a N layer shown below. It is a thing.
  • Carrier supply layer consisting of P-type gradient composition AI X G ai _ x N 43 (0.1 5 ⁇ x ⁇ 0.2): 40 nm
  • AIG a N and G a N have different lattice constants.
  • the P-type gradient composition AIG a N layer constituting the carrier supply layer 43 has a film thickness of 40 nm or less than the critical film thickness for the generation of dislocations.
  • Mg or Zn is used as the p-type impurity.
  • the p-type impurity concentration N A and the activation rate 7? Of the AIG a N layer are combinations that satisfy the above formula (1 3 ').
  • the gate electrode 37 force is formed in contact with the recess formed by removing a part of the carrier supply layer 4 3, and the p-type AIG a N layer in the above formula (1 3 ′)
  • a gate leak current suppressing effect is obtained based on the above-described principle, and I max and V th are further within desired ranges.
  • the gate leakage current is It is suppressed to about 4% of the (and uniform composition A l o.2G a 08 N).
  • the decrease in I max compared to the conventional technology is about 18%, and V th is about 1.2.2 V.
  • the gate is formed at a lower p-type impurity concentration than in the third embodiment using the uniform composition AIG a N.
  • a current suppression effect is obtained. Since the activation rate tends to improve as the impurity concentration is lower, the controllability of epitaxial growth is improved, and the yield and reproducibility of device characteristics are further improved.
  • the p-type carrier supply layer 43 is composed of the gradient composition AIG a N layer, but of course, it may be composed of two or three or more step composition AIG a N layers. . [0147] (Fifth Example)
  • FIG. 9 is a cross-sectional view showing the configuration of the H J F E T of this example.
  • a buffer layer 51 made of undoped AIN, a channel layer 52 made of undoped G a N, a p-type AI X G a N layer 5 31, and an undoped AI X G ai _ x N layers 532 are sequentially stacked.
  • a surface protective film 56 made of SiN is formed on the undoped A I G a N layer 532.
  • a gate electrode 57 is formed on the recess formed by etching away part of the surface protective film 56 and the undoped AIG a N layer 532, and shot with the AIG a N layer 532 at the interface 53 A. Key contact is taken.
  • the gate electrode 57 has a flange 57 F protruding toward the drain electrode 55 D, and the gate electrode 57 is in contact with the surface protection film 56 at the flange.
  • Such an H J FET is manufactured as follows.
  • the MOC VD method is used to sequentially grow the layers in the following order and film thickness.
  • AIG a N and G a N have different lattice constants p-type A l x G ai _ x N layer
  • undoped AI X G ai - sum 40 nm in the thickness of the x N layer 532 is below the critical thickness for the occurrence of dislocation.
  • Mg or Zn is used as the P-type impurity.
  • Undoped AI X G ai — x N layer 532 for example, T i ZA I ZN bZ
  • a metal such as Au
  • a SiN film functioning as the insulating protective film 56 is grown by, for example, about 100 nm using PECVD.
  • An opening is formed by etching removal at a portion sandwiched between the source electrode 55 S and the drain electrode 55 D of the Si N film.
  • undoped AIG a N in a predetermined region between the source electrode 55 S and the drain electrode 55 D for example, by a dry etching method using a CI 2 gas with the Si N film as a mask.
  • a recess is formed in the undoped AIG a N layer 532 by selectively etching away a portion of the layer 532
  • a metal such as Ni ZAu is deposited, and the gate electrode 57 having the flange portion 5 7 F is formed by lift-off.
  • Schottky contact is made at the interface 53 A with the A I G a N layer. In this way, the semiconductor device shown in FIG. 9 is manufactured.
  • p-type AI X G ai _ x N layer concentration N A of the p-type impurity in 531, the activation rate 7 are combined so as to satisfy the above relational expression (8 ').
  • a gate leakage current suppressing effect is obtained based on the above-described principle, and I max and V th are further within desired ranges.
  • N A is set to 1 X 1 0 18 cm 3 and activation rate 7? Is set to 0.5 (effective impurity concentration is 5 X 1 O ⁇ cm-3 )
  • the gate leakage current is suppressed to about 1 2% of the prior art (undoped AI 0. 2 G a 0. 8 N).
  • the I max reduction range compared to the conventional technology is about 90/0.
  • the undoped AI X G ai - x N layer gate electrode 57 in the recess portion which is Etsuchin grayed removing a portion of 532 is formed.
  • Ion of charge density sigma Alpha of p-type impurities under the gate be varied depth slightly does not change.
  • the process margin is improved and the in-plane uniformity of the device characteristics is improved as compared with the third embodiment in which the recess portion is formed inside the ⁇ -type AI X Ga i _ x N layer 531. .
  • FIG. 10 is a cross-sectional view showing the configuration of the HJFET of this example.
  • This embodiment is different from the fifth embodiment shown in FIG. 9 in that the p-type AI X G ai -x N layer 531 and the undoped AI X G ai -x N layer 532 are each of the following AIG a N layers: It has been replaced by a structure.
  • AIG a N and G a N are have different lattice constants, p-type composition graded AI X G a i - x N layer 631 and the undoped AI X G ai - the thickness of the x N layer 632 The sum of 40 nm is less than the critical film thickness for dislocation generation.
  • the p-type impurity in the p-type gradient composition AI X Ga i — x N layer 631 is, for example, Mg or Zn.
  • the p-type impurity concentration N A and the activation rate 7? Of the A IG a N layer 631 are combinations that satisfy the above formula (1 3 ').
  • I max decrease is about 18%.
  • the p-type impurity concentration is lower than that in the fifth example using the uniform composition AIG a N.
  • a gate current suppressing effect can be obtained. Since the activation rate tends to improve as the impurity concentration is lower, the controllability of epitaxial growth is improved, and the yield and reproducibility of device characteristics are improved.
  • the p-type carrier supply layer is formed of a p-type gradient composition A I G a N layer 63
  • FIG. 11 is a cross-sectional view showing the configuration of H J F E T of this example.
  • an undoped AIN buffer layer 7 1 a channel layer 72 made of undoped G a N, a p-type AI X Ga to X N layer 731, an undoped AI X G a to X N layer 732 and n-type AI X G 31 - ⁇ ⁇ layer 733 are stacked in this order.
  • n-type AI X G ai _ x N layer 733 On the n-type AI X G ai _ x N layer 733 is formed the source electrode 75 S and the drain electrode 75 D is, ohmic contact therewith.
  • an insulating surface protective film 76 made of an Si N film is formed on the n-type AI X Ga i — x N layer 733.
  • a gate electrode 77 is formed on the recess formed by etching away the Si N film and the n-type AI X Ga to X N layer 733 and a part of the undoped AI X Ga to X N layer 732.
  • Schottky contact with the AI X Ga i -xN layer 732 is made at the interface 73 A.
  • the gate electrode 77 protrudes toward the drain electrode 75 D side.
  • the gate electrode 77 is in contact with the surface protective film 76 at the flange.
  • Such an H J FET is manufactured as follows.
  • the following layers are sequentially formed on the (0001) SiC substrate 70 by, for example, the MOC VD method.
  • AIG a N and G a N have different lattice constants.
  • AIG a N layer p-type AI X G a to X N layer 731, undoped AI X G a to X N layer 732 and n-type AI
  • the sum 40 nm of the film thickness of the X G ai _ x N layer 733) is less than the critical film thickness for dislocation generation.
  • the p-type impurity in the p-type AI X G ai _ x N layer 731 for example, Mg or Zn is used as the n-type impurity in the n-type AI X G ai _ x N layer 733.
  • silicon (S i) is used as the p-type impurity in the p-type AI X G ai _ x N layer 731.
  • the source electrode 75 S and the drain electrode 75 D are formed on the n-type AI X G a ⁇ xN layer 733 by evaporating and alloying metals such as T i ZA l ZN bZA u, respectively. And make ohmic contact.
  • a SiN film functioning as the surface protective film 76 is grown by, eg, about 100 nm using the PECVD method.
  • An opening is formed in the Si N film between the source electrode 75 S and the drain electrode 75 D by etching away.
  • S i the N film as a mask for example, n-type using a draw dry etching apparatus using a CI 2 system gas AI X G ai _ x N layer 733 and the undoped AI X G a i - x N layer 732
  • a recess is formed by etching away a part of the recess.
  • a metal such as Ni ZAu is deposited on the recess, and a gate electrode 77 having a flange 7 7 F is formed by lift-off.
  • undoped gate electrode 77 AI X G ai - take Schottky first contact at the interface between x N layer 732 73 A. In this way, the HJFET as shown in Fig. 11 is fabricated.
  • a gate leakage current suppressing effect is obtained based on the above-described principle, and I max and V th are further within desired ranges.
  • N A is set to 1 X 10 18 cm_ 3 and activation rate 7?
  • Is set to 0.5 (effective impurity concentration is 5 X 1 0 17 cm-3) the gate leakage current is suppressed to about 1 2% of the prior art (undoped AI 0. 2 G a 0. 8 N).
  • the I max reduction range compared to the conventional technology is about 90/0.
  • FIG. 12 is a cross-sectional view showing the configuration of the HJ FET of this example.
  • This embodiment is different from the seventh embodiment shown in FIG. 11 in that the AIG a N layer (p-type AI X G 31. ⁇ ⁇ layer 731, undoped AI X G to X N layer 732 and n-type AI X G ai _ x N layer 73 3) is replaced with the following AIG a N layer structure.
  • n-type graded composition AI X G a to X N layer 833 (0. 1 75 ⁇ x ⁇ 0.2): 10 nm
  • AIG a N and G a N have different lattice constants.
  • AIG a N layer p-type gradient composition AI X G a to X N layer 831, undoped AI X G to x N layer 832, n
  • the total film thickness of the type gradient composition AI X G ai - x N layer 833) is less than the critical film thickness for dislocation generation.
  • the p-type impurity in the p-type gradient composition AI X G ai _ x N layer 831 for example, Mg or Zn is used, and the n-type gradient composition AI X G ai _ x N layer 833 n
  • S i is used as the type impurity.
  • the recess portion is formed by etching away the ⁇ -type gradient composition AI X G ai -x N layer 833 and a part of the undoped AI X G 3 ⁇ _ ⁇ ⁇ layer 832, so that the interface with the gate electrode 77
  • the p-type gradient composition A ⁇ ⁇ ⁇ 31. ⁇ N layer 831 is used as the p-type carrier supply layer, it is lower than the seventh example using the uniform composition AIG a N.
  • the effect of suppressing gate leakage current can be obtained at high P-type impurity concentration. Since the activation rate tends to improve as the impurity concentration decreases, the controllability of epitaxial growth is improved, and the yield and reproducibility of device characteristics are improved.
  • the p-type carrier supply layer is formed of a p-type gradient composition A l x G ai - x N
  • it is composed of the layer 831, of course, it may be composed of two layers or three or more step composition AIG a N layers.
  • FIG. 13 is a cross-sectional view showing the configuration of the H J F E T of this example.
  • a buffer layer 91 made of undoped AIN, a channel layer 92 made of undoped G a N, a p-type AI X Ga i — x N layer 931 and Undoped AI X G ai — x N layers 932 are stacked in this order. Due to the piezo polarization effect and spontaneous polarization effect caused by the difference in lattice constant between G a N and AIG a N, there is a two-dimensional area near the interface with the p-type AI X G ai - x N layer 931 of the channel layer 92. Electron gas 94 is formed.
  • a source electrode 95 S and a drain electrode 95 D are formed on the undoped AI X G ai -x N layer 932 to make ohmic contact.
  • a surface protective film 96 made of SiN is provided on the undoped AI X G a, _ x N layer 932.
  • Surface protective film 96 and the undoped AI X G ai - x a portion of the N layer 932 etched away to form the recessed portion on the gate electrode 97 is formed, undoped at the interface 93
  • a AI X G ai _ x N layer 932 is in Schottky contact.
  • the gate electrode 97 has a flange 97 F protruding toward the drain electrode 95 D, and the gate electrode 97 is in contact with the surface protective film 96 at the flange. Furthermore, in this embodiment, a Schottky electrode 99 is formed at a portion sandwiched between the gate electrode 97 and the drain electrode 95D on the surface protective film 96.
  • Such an H J FET is manufactured as follows.
  • growth is performed sequentially on the (0001) SiC substrate 90 in the following order and film thickness by, for example, the MOC VD method.
  • AIG a N and G a N have different lattice constants
  • AIG a N layer p-type AI X G ai - x N layer 931, film sum 40 nm thick undoped AI X G ai _ x N layer 932 is below the critical thickness for the occurrence of dislocation.
  • the p-type impurity in the p-type AI X G ai _ x N layer 931 for example, Mg or the like Z n.
  • a metal such as T i ZA IN bZA u is deposited and alloyed to form a source electrode 95 S and a drain electrode 95 D, respectively. Take ohmic contact.
  • a SiN film functioning as the surface protective film 96 is grown by, for example, about 100 nm using PECVD.
  • An opening is formed in the Si N film between the source electrode 95 S and the drain electrode 95 D by etching.
  • a mask S i N film for example, an undoped using a draw dry etching apparatus using a CI 2 system gas AI X G ai - x part Etsu quenching removing things by Ririsesu portion of the N layer 932 Form.
  • a metal such as Ni ZAu is deposited, and a gate electrode 97 having a flange portion 9 7 F is formed by lift-off. In this way, Schottky contact is made at the interface 93 A with the A I G a N layer.
  • a metal such as Ti platinum (P t) ZAu is deposited on a portion sandwiched between the gate electrode 97 and the drain electrode 95D on the surface protective film 96, and a schottky electrode 99 is formed by lift-off. In this way, the H J FE T shown in FIG. 13 is produced.
  • AI X G ai _ x N concentration N A the activation of the p-type impurity layer 931? 7, a combination that satisfies the above expression (8 ').
  • a gate leakage current suppressing effect can be obtained based on the principle described above, and I max and V th are further within desired ranges.
  • N A is set to 3 X 10 18 cm_ 3 and activation rate 7? Is set to 0.33 (effective impurity concentration is 1 X 10 18 cm-3)
  • the gate leakage current may be suppressed to about 1% of the prior art (undoped AI 0. 2 G a 0. 8 N).
  • the decrease in I max compared to the conventional technology is about 18%.
  • the Schottky electrode 99 functions as a so-called Faraday shield by connecting it to the source. That is, the gate-drain electrical coupling is shielded, the gate-drain capacitance is reduced, and the gain and isolation characteristics are improved.
  • Schottky electrode 99 may be connected to a gate. In this case, it functions as a so-called field plate, and the gate breakdown voltage is further improved.
  • FIG. 14 is a cross-sectional view showing the configuration of H J F E T of this example.
  • a buffer layer 1 01 made of undoped AIN, a channel layer 1 02 made of undoped G a N, a p-type AI X G a X X layer 1 on a substrate 100 made of SiC 031 and undoped AI X Ga to X N layers 1 032 are sequentially stacked. Due to the piezo polarization effect and spontaneous polarization effect due to the lattice constant difference between G a N and AIG a N, the type of the layer 63 1- ) ( 1 ⁇ 1 layer 1 0 31 near the interface is A two-dimensional electron gas 104 is formed.
  • a source electrode 1 05 S and a drain electrode 1 05 D are formed on the undoped AI X Ga ⁇ xN layer 1 032 and are in ohmic contact.
  • a gate electrode 107 is formed on the recess formed by etching away a part of the first surface protective film 106 and the undoped AI X G ai _ x N layer 10 322, and the undoped AI is formed at the interface 103 A. Schottky contact with X G ai - x N layer 1 032 is taken.
  • the gate electrode 107 has a flange 1 07 F projecting toward the drain electrode 105 D side, and the gate electrode 107 is in contact with the first surface protective film 106 at the flange.
  • a second surface protective film 108 covering the upper surfaces of the first surface protective film 106 and the gate electrode 107 is provided in the region between the source electrode 105S and the drain electrode 105D. It has been.
  • the second surface protective film is a Si N film, and is drained with the gate electrode 107 on the second surface protective film 108.
  • a Schottky electrode 109 is formed at a portion sandwiched between the two electrodes 1105D.
  • Such an H J FET is manufactured as follows.
  • the following layers are sequentially formed on a substrate 100 made of (0001) SiC by, for example, MOCVD.
  • Buffer layer consisting of undoped A I N 1 01: 20 nm
  • AIG a N and G a N have different lattice constants.
  • AIG a N layer p-type AI X G a to X N layer 1 031, undoped AI X G a to X N layer 1 032
  • the total film thickness of 40 nm is below the critical film thickness for dislocation generation.
  • a metal such as Ti ZA I ZN bZA u is deposited and alloyed to form a source electrode 1 05S and a drain electrode 1 05 D, respectively. And ohmic contact.
  • a SiN film functioning as the first surface protective film 106 is grown by, for example, about 100 nm using PECVD.
  • S i N film source electrode 1 S i N film source electrode 1
  • An opening is formed in the region between 05S and drain electrode 1 05 D by etching.
  • the first surface protective film 106 as a mask, for example
  • a recess portion is formed by etching away a part of the undoped AI X G 31 . ⁇ N layer 10 32 using a dry etching apparatus using a CI 2 gas.
  • a metal such as Ni ZAu is vapor-deposited, and the gate electrode 107 having the flange portion 10 07 F is formed by lift-off. In this way, Schottky contact is made at the interface 103 A with the Al x G a 1 -x N layer 10 32.
  • 1 N film 108 is grown to about 200 nm, for example.
  • a metal such as T i / P t ZAu is deposited on a portion sandwiched between the gate electrode 107 and the drain electrode 105 D to form a Schottky electrode 109 by lift-off. In this way, the HJFET shown in Fig. 14 is fabricated.
  • a gate current suppression effect is obtained based on the above-described principle, and I max and V th are further within desired ranges.
  • P-type impurity concentration N A of the 3 X 1 0 18 c m_ 3 when set to the activation of 7? A 0.33 (the effective impurity concentration is 1 X 1 0 18 c m- 3), the gate leakage current may be suppressed to about 1% of the prior art (undoped AI 0. 2 G a 0. 8 N).
  • the I max reduction compared with the conventional technology is about 18%.
  • the second surface protective film 108 is sandwiched between the gate electrode 107 and the Schottky electrode 109. Therefore, the Schottky electrode 109 can surround at least the portion of the gate electrode 107 with the second surface protective film 108 interposed therebetween. Therefore, when the Schottky electrode 109 is connected to the source, the shielding effect between the gate and the drain is greatly improved, and the gain and isolation characteristics are further improved.
  • AIG a N is used as the material of the carrier supply layer, but other group III nitride semiconductors may be used.
  • In AIN, InGaN, InAIGaN, AIN, and GaN may be used.
  • it may be a superstrain layer made of at least two different semiconductor materials among G a N, AIG a N, In AIN, In GaN, In AIG a N, AIN, and In N. .
  • the carrier supply layer made of p-type AIG a N is formed in contact with the Ga N channel layer, but undoped between the Ga N layer and the p-type AIG a N layer.
  • An AIG a N spacer layer may be inserted.
  • an n-type impurity such as Si may be doped into a part of the AIG a N carrier supply layer.
  • the channel material may be another group I I I I nitride semiconductor having a smaller band gap than the carrier supply layer.
  • I n N, I n G a N, A I G a N, I n A I N, and I n A I G a N may be used.
  • the channel layer is an AND, an n-type impurity such as Si may be doped into a part or the whole of the channel layer.
  • SiN is used as the dielectric film constituting the insulating protective film, but the material of the insulating protective film may be other dielectrics.
  • S i 0 2 or S i ON may be used.
  • SiC was used as the substrate material, but other substrates may be used.
  • sapphire, Si, or G a N may be used.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　ＨＪＦＥＴ１１０は、ＩｎyＧａ1-yＮ（０≦ｙ≦１）からなるチャネル層１２、チャネル層１２上に設けられ、少なくとも一層のｐ型層を含むＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるキャリア供給層１３、ｐ型層を介してチャネル層１２に対向するとともにキャリア供給層１３上に設けられたソース電極１５Ｓ、ドレイン電極１５Ｄおよびゲート電極１７を有し、キャリア供給層１３のＡｌ組成比ｘ、ｐ型層の厚さｔ、不純物濃度ＮAおよび活性化率ηが、下記式を満たす。

Description

明 細 書
電界効果トランジスタ
技術分野
[0001] 本発明は、 電界効果トランジスタに関し、 特に、 I I I族窒化物半導体を 材料として含むヘテロ接合電界効果トランジスタ （Hetero Junction Field E ffect Transistor： H J F E T) に関する。
背景技術
[0002] 従来のへテロ接合電界効果トランジスタ （Hetero Junction Field Effect Transistor： HJ FET) として、 従来、 非特許文献 1および特許文献 1に 記載のものがある。
[0003] 図 1 5は、 非特許文献 1に記載の H J FETの構成を示す断面図である。
図 1 5に示した H J F E Tにおいては、 サファイア基板 200上に、 バッ ファ層 201、 窒化ガリウム （G a N) からなるチャネル層 202、 窒化ァ ルミニゥ厶■ガリウム （A I G a N) からなるキャリア供給層 203がこの 順に積層されている。
[0004] また、 この H J F E Tにおいては、 G a Nと A I G a Nの格子定数差に起 因するピエゾ分極効果および自発性分極効果に伴い、 チャネル層 202のキ ャリア供給層 203との界面近傍に、 二次元電子ガス 204が形成される。
[0005] また、 キャリア供給層 203上に、 ソース電極 205 Sおよびドレイン電 極 205 Dが形成され、 オーム性接触がとられている。 A I G a Nキャリア 供給層 203上のソース電極 205 Sとドレイン電極 205 Dに挟まれた領 域に、 ゲート電極 207が形成され、 キャリア供給層 203との界面 203 Aにてショットキ一性接触がとられている。
[0006] また、 キャリア供給層 203およびゲート電極 207上には、 窒化珪素 （ S i N) からなる表面保護膜 208が設けられている。
[0007] また、 特許文献 1には、 ノンドープ G a N層からなるチャネル層とチヤネ ル層上に接して設けられた A I G a Nからなるバリア層を有するノーマリオ フの H J F E Tが記載されている。 また、 本来ノーマリオンである H J F Ε Tにおいてノーマリオフを実現するために、 ゲート電極下のバリア層内に p 型不純物を含む P型半導体層を設けることが記載されている。
非特許文献 1 ：安藤 （Y. A n d o) ら、 テクニカル■ダイジエスト■ォブ - インターナショナル■エレクトロン■デバイス■ ミーティング （T e c h n I c a I D i g e s t o f I n t e r n a t i o n a l E l e c t r o n D e v i c e M e e t i n g) 、 第 3 8 1頁、 200 1年 特許文献 1 ：特開 2004 _ 27 348 6号公報
発明の開示
発明が解決しょうとする課題
[0008] ところで、 G a N、 A I G a N等の I I I族窒化物半導体のショットキ一 界面においては、 フェルミレベルのピニングの影響が小さいため、 障壁高さ が金属の仕事関数と半導体の電子親和力の差で決定されることが知られてい る。 このため、 たとえば A I組成比 0. 2の A I G a Nにおけるショットキ 一障壁高さは、 電極金属に若干依存するものの、 0. 8〜1 . O e V程度と 比較的低くなる。 これにより、 図 1 5を参照して前述した H J F E Tのよう に、 キャリア供給層として A I 03 1\1を用ぃた 1 I I族窒化物系 H J F E T では、 ゲートリーク電流密度が高く、 動作ドレイン電圧が制限されるという 課題があった。
[0009] また、 背景技術の項で前述した特許文献 1においては、 ノーマリオフ構造 つまり閾値電圧が正であるため、 ゲート電極の直下の領域以外の領域に p型 半導体層が形成されていると、 その形成領域のチャネル濃度が減少してしま し、、 電流が流れにくくなつてしまう構成となっていた。
[0010] また、 ゲート電極の直下の領域近傍にのみ p型不純物を導入するため、 製 造工程が煩雑であった。
課題を解決するための手段
[0011] 本発明によれば、
I nyG a,_yN (0≤ y≤ 1 ) からなるチャネル層と、 前記チャネル層上に設けられ、 少なくとも一層の p型層を含む A I XG a i.x N (0≤x≤ 1 ) からなるキャリア供給層と、
前記 P型層を介して前記チャネル層に対向するとともに前記キヤリァ供給 層上に設けられたソース電極、 ドレイン電極およびゲート電極と、
を有し、
前記キャリア供給層の A I組成比 x、 前記 p型層の厚さ t、 不純物濃度 NA および活性化率 77が、
[0012] [数 1]
5.6xlOnx < NA 7 xt[cm-2] <5.6xl013
[0013] を満たす電界効果トランジスタが提供される。
[0014] また、 本発明によれば、
I nyG a,_yN (0≤ y≤ 1 ) からなるチャネル層と、
前記チャネル層上に設けられ、 少なくとも一層の p型層を含む A I XG a,_x N (0≤x≤ 1 ) からなるキャリア供給層と、
前記 P型層を介して前記チャネル層に対向するとともに前記キヤリァ供給 層上に設けられたソース電極、 ドレイン電極およびゲート電極と、
を有し、
前記チャネル層内に二次元電子ガスが生成され、
前記キャリァ供給層の前記ゲート電極との界面における A I組成比 X aと前 記チャネル層との界面における A I組成比 X1とが、
X a、 X 1
であるとともに、
前記 A I組成比 xa、 前記 p型層の厚さ t、 不純物濃度 N Aおよび活性化率 77 が、
[0015] [数 2]
Figure imgf000005_0001
[001 6] を満たす電界効果トランジスタが提供される。
[001 7] 本発明においては、 ゲート電極下の電子に対するポテンシャル障壁が厚く なり、 ゲートリーク電流を減少させることができる。 また、 p型不純物をド 一ビングしない場合と比較して、 最大ドレイン電流の低下が規定値以内に抑 制される。
[001 8] また、 本発明においては、 後述するように、 電界効果トランジスタの閾値 電圧が負である。 閾値電圧が正であった背景技術の項で前述した特許文献 1 に記載の H J F E Tに対し、 本発明によれば、 p型層上にソース電極および ドレイン電極を設けた構成とした場合にも、 キャリア供給層全体で二次元電 子ガスが効率よく発生し、 電流を安定的に供給することができる。
[001 9] さらに、 本発明では、 表面電荷の影響を受けやすいソース一ゲート間、 ゲ 一トードレイン間にも p型層が存在する。 このため、 p型層により表面電荷 の影響を部分的に遮蔽でき、 電流一電圧特性が表面状態に対して安定になる 。 たとえば、 ゲート電極に大振幅の電圧を入力した時にドレイン電流の振幅 が低下する現象、 いわゆる電流コラブス現象が抑制される。
[0020] 本発明において、 前記ゲート電極の一部が前記キヤリァ供給層に埋設され ていてもよい。 また、 本発明において、 p型層の一部がエッチング除去され た埋め込みゲート構造であってもよい。 この場合にも、 ゲート電極が接する リセス部とチャネル層の間に存在する P型層のシート不純物濃度とが上述し た関係を満たす構成とすることにより、 同様の効果が得られる。
[0021 ] すなわち、 本発明によれば、
I n yG aト y N ( 0≤ y≤ 1 ) からなるチャネル層と、
前記チャネル層上に設けられ、 少なくとも一層の p型層を含む A I XG a i.x N ( 0≤x≤ 1 ) からなるキャリア供給層と、
前記 P型層を介して前記チャネル層に対向するとともに前記キヤリァ供給 層上に設けられたソース電極、 ドレイン電極、 およびゲート電極と、 を有し 前記ゲート電極が、 前記キャリア供給層の一部を除去して形成されたリセ ス部に接触して形成される電界効果トランジスタであって、
前記リセス部と前記チャネル層の間における前記 p型層の厚さ t、 不純物 濃度 N Aおよび活性化率? 7が、
5. 6 X 1 011 X <ΝΑΧ η x t [cm"2] <5. 6 x 1 013 x
を満たす電界効果トランジスタが提供される。
[0022] また、 本発明によれば、
I nyG a,_yN (0≤ y≤ 1 ) からなるチャネル層と、
前記チャネル層上に設けられ、 少なくとも一層の p型層を含む A I XG a,_x N (0≤ x≤ 1 ) からなるキャリア供給層と、
前記 P型層を介して前記チャネル層に対向するとともに前記キヤリァ供給 層上に設けられたソース電極、 ドレイン電極、 およびゲート電極と、 を有し 前記ゲート電極が、 前記キャリア供給層の一部を除去して形成されたリセ ス部に接触して形成された電界効果トランジスタであって、
前記キャリア供給層の前記ゲート電極との界面における A I組成比 が、 前記チャネル層との界面における A I組成比 X1より小さいとともに、 前記 A I組成比 xa、 前記 A I組成比 χ 前記リセス部と前記チャネル層の間におけ る前記 Ρ型層の厚さ t、 不純物濃度 NAおよび活性化率? 7が、
5. 6 X 1 011 X!<NAX 77 X t [cm-2] +5. 6 X 1 013 (x「xa) < 5 . 6 X 1 013 X !
を満たす電界効果トランジスタが提供される。
[0023] なお、 これらの各構成の任意の組み合わせや、 本発明の表現を方法、 装置 などの間で変換したものもまた本発明の態様として有効である。
発明の効果
[0024] 以上説明したように本発明によれば、 I I I族窒化物系 H J F E Tのゲー トリーク電流を減少させることができる。
図面の簡単な説明
[0025] 上述した目的、 およびその他の目的、 特徴および利点は、 以下に述べる好 適な実施の形態、 およびそれに付随する以下の図面によってさらに明らかに なる。
[0026] [図 1 ]実施携帯における H J F E Tの断面構造を示す断面図である。
[図 2]実施例における H J F E Tのポテンシャル分布を示す図である。
[図 3]実施例における H J F E Tのゲート電流の p型不純物濃度依存性を示す 図である。
[図 4]実施例における H J F E Tの最大ドレイン電流の p型不純物濃度依存性 を示す図である。
[図 5]実施例における H J F E Tの閾値電圧の p型不純物濃度依存性を示す図 である。
[図 6]実施例における H J F E Tの断面構造を示す断面図である。
[図 7]実施例における H J F E Tの断面構造を示す断面図である。
[図 8]実施例における H J F E Tの断面構造を示す断面図である。
[図 9]実施例における H J F E Tの断面構造を示す断面図である。
[図 10]実施例における H J F E Tの断面構造を示す断面図である。
[図 1 1 ]実施例における H J F E Tの断面構造を示す断面図である。
[図 1 2]実施例における H J F E Tの断面構造を示す断面図である。
[図 13]実施例における H J F E Tの断面構造を示す断面図である。
[図 14]実施例における H J F E Tの断面構造を示す断面図である。
[図 15]従来の H J F E Tの断面構造を示す断面図である。
発明を実施するための最良の形態
[0027] 以下、 本発明の実施形態について図面を参照して説明する。 なお、 すべて の図面において、 共通の構成要素には同じ符号を付し、 適宜説明を省略する
[0028] まず、 本発明の理解を容易にするために、 本発明の概要について説明する
[0029] 図 1は、 本実施形態における H J F E Tの構成を示す断面図である。 図 1 に示した H J F E T 1 1 0において、 炭化珪素 （S i C ) からなる基板 1 0 上に、 窒化アルミニウム （A I N) 層からなるバッファ層 1 1、 I nyG 3 N (0≤ y≤ 1 ) からなるチャネル層 1 2および A I XG a i-xN (0≤ x≤ 1 ) からなるキャリア供給層 1 3がこの順に接して設けられている。
[0030] 本実施形態では、 チャネル層 1 2が、 アンドープ G a N層からなる。
[0031] また、 キャリア供給層 1 3は、 チャネル層 1 2上に設けられ、 少なくとも —層の P型層を含む。 本実施形態では、 キャリア供給層 1 3が、 p型 A l xG a^Nからなる。 この p型 A l xG ai-xN層は、 チャネル層 1 2に接するとと もにソース ドレイン間の領域全体にわたって設けられている。
[0032] H J F E T 1 1 0においては、 G a Nと A I G a Nの格子定数差に起因す るピエゾ分極効果および自発性分極効果に伴い、 チャネル層 1 2のキヤリァ 供給層 1 3との界面近傍に、 二次元電子ガス 1 4が形成される。 H J FET 1 1 0は、 ゲート電極に電圧を印加しない状態で、 ソース電極とゲート電極 との間の領域およびゲート電極とドレイン電極との間の領域において、 チヤ ネル層内に二次元電子ガスが生成する構成となっている。 つまり、 H J FE T 1 1 0の閾値電圧は負である。
[0033] また、 ソース電極 1 5 S、 ドレイン電極 1 5 Dおよびゲート電極 1 7は、 上記 P型層を介してチャネル層 1 2に対向するとともにキャリア供給層 1 3 上に設けられている。
具体的には、 p型 A I G a Nからなるキャリア供給層 1 3上には、 ソース 電極 1 5 Sおよびドレイン電極 1 5 Dが形成され、 それぞれ、 キヤリァ供給 層 1 3に対してオーム性接触がとられている。 ゲート電極 1 7は、 ソース電 極 1 5 Sおよびドレイン電極 1 5 Dと同一平面内に設けられており、 ゲート 電極 1 7の底面がソース電極 1 5 Sおよびドレイン電極 1 5 Dの底面と同一 水準に位置する。
[0034] また、 キャリア供給層 1 3上のソース電極 1 5Sとドレイン電極 1 5 Dで 挟まれた部位には、 ゲート電極 1 7が設けられ、 界面 1 3 Aにてキャリア供 給層 1 3とショットキー性接触がとられている。 ゲート電極 1 7の電位を調 整して二次元電子ガス 1 4の濃度を変調することにより、 トランジスタとし て動作する。
[0035] また、 ソース電極 1 5 Sの上面からドレイン電極 1 5 Dの上面にわたって 、 ゲート電極 1 7が形成されたキャリア供給層 1 3上に S i Nからなる表面 保護膜 1 8が設けられ、 ソース電極 1 5 Sとドレイン電極 1 5 Dとの間の領 域を被覆している。
[0036] また、 H J F E T 1 1 0において、 p型 A I G a Nからなるキャリア供給 層 1 3の A I組成比 x、 p型 A I G a Nからなるキヤリア供給層 1 3の厚さ t、 p型 A I G a N中の不純物濃度 N Aおよび活性化率 7?が、
[数 3]
5.6xlOnx < NA 7 xt[cm-2] <5.6xl013 を満たす。
以下、 この点について説明する。
[0037] まず、 A I G a N G a Nヘテロ界面には、 I I I族原子と N原子間の自 発性分極および A I G a Nと G a Nの間の格子定数差に基づくピエゾ分極に 伴い、 固定電荷が発生する。 この分極電荷の面密度 σΡは、 A I G a N層の A I組成比 xの関数として下記式 （1 ) により近似できることが知られている
[0038] [数 4] σρ = +q x (0
[0039] 上記式 （1 ) において、 q (= 1. 6 X 1 0"19C) は素電荷、 a (=5. 6 X 1 013cm"2) は比例係数である。 分極電荷の符号は、 通常の G a面成長の 場合、 G a N上の A I G a N界面が正、 A I G a N上の G a N界面が負であ る。 一方、 P型 A I
Figure imgf000010_0001
層の厚さをセ、 p型不純物の濃度を NA、 活性化率 を 77とすると、 イオン化不純物電荷の面密度 σΑは下記式 （2) によって表わ される。
[0040] [数 5] σΑ A =一 — q nNA7}i (2)
[0041 ] なお、 p型 A I G a N層の厚さ tとは、 ゲート電極 1 7との接触部におけ るキヤリア供給層 1 3の厚さのことである。 図 1に示した H J F E T 1 1 0 では、 ゲート電極 1 7力 ソース電極 1 5 Sおよびドレイン電極 1 5 Dと同 —平面内に設けられており、 ゲート電極 1 7との接触部を含むソース電極 1 5 Sとドレイン電極 1 5 Dとの間の領域の全体において、 一様な厚さのキヤ リア供給層 1 3が設けられている。 また、 後述するように、 ゲート電極が、 キヤリァ供給層の一部を除去して形成された構成、 つまりいわゆるゲートリ セス構造である場合、 p型 A I G a N層の厚さ tは、 リセス部に接触して形 成されたゲート電極との接触面におけるキャリア供給層 1 3の厚さである。
[0042] ここで、 H J F E T 1 1 0の閾値電圧は負であるため、 ゲート電極 1 7に 電圧を印加しない状態で、 チャネル層 1 2のキャリア供給層 1 3との界面近 傍に、 二次元電子ガス 1 4が発生している。
[0043] この場合、 イオン化不純物電荷密度 σΑ (符号：負） の絶対値が分極電荷密 度 σΡ (符号：正） の絶対値より低ければ、 すなわち、 下記式 （3 ) を満たす 構成であれば、 G a Νからなるチャネル層 1 2の A I G a Nからなるキヤリ ァ供給層 1 3との界面近傍に、 二次元電子ガス 1 4が生成する。
[0044] [数 6]
Figure imgf000011_0001
[0045] また、 この条件を上記式 （1 ) および （2 ) を用いて書き直すと下記式 （
3 ' ) のようになる。
[0046] [数 7]
Figure imgf000011_0002
[0047] また、 A I G a Nからなるキャリア供給層 1 3に p型不純物をドーピング することにより、 上に凸の伝導帯プロファイルが得られる。 このため、 電子 に対するエネルギー障壁が厚くなつてゲートトンネル電流が抑制できること が期待される。 しかし、 P型不純物濃度が低すぎる場合には、 エネルギー障 壁の厚さが不充分でゲートリーク電流の抑制効果が得られない可能性がある
。 一方、 p型不純物濃度が高過ぎる場合には、 二次元電子ガス 1 4が形成さ れない可能性があるが、 上記式 （3 ) または ( 3， ） を満たす構成とすること により、 二次元電子ガスを生成させることができる。
[0048] そこで、 素子構造パラメータと素子特性の関係を数値計算によって明らか にすることにより、 ゲートトンネル電流が低減される p型不純物濃度条件を 設計した。
[0049] まず、 ポアツソン方程式を解くことにより、 伝導帯エネルギー分布を計算 した。 図 2は計算された基板に垂直な方向の伝導帯エネルギー分布の一例を 示す図である。 図 2は、 キャリア供給層 1 3のゲート電極 1 7との界面 （距 離 = 0) からの距離を示し、 距離が長いほどゲート電極 1 7から遠ざかる。
[0050] 図 2においては、 A I G a Nからなるキャリア供給層 1 3における実効的 な不純物濃度、 つまり、 P型不純物濃度と活性化率の積である NAx ?7が、 0 cm-3、 5 X 1 017cm-3および 1 X 1 018 c m-3の三通りの計算結果を示した。 ここで、 A I G a N層の A I組成比 xは 2 0 %と仮定した。
[0051] また、 図 2において、 NAx ?7 = 0 cm-3の結果は、 図 1 5に示した従来の構 成の場合に対応している。 図 2に示したように、 NAX ?7 = 0 cm-3の場合、 A I G a N層内で直線状の伝導帯エネルギー分布が得られる。 このため、 ゲー ト界面における電子のトンネル障壁が薄くなり、 トンネル電流が増大する。
[0052] —方、 NAx 7? = 5 X 1 017cm-3の場合には、 負のイオン化不純物電荷に起 因して、 上に凸の伝導帯エネルギー分布が得られる。 このため、 ゲート界面 における電子のトンネル障壁が厚くなり、 トンネル電流が減少する。 NAX 77 = 1 X 1 018cm_3の場合には、 ゲート界面における電子のトンネル障壁がさ らに厚くなり、 トンネル電流がさらに減少すると期待される。
[0053] 次に、 伝導帯エネルギー分布の計算結果に基づいて、 A I G a Nからなる キャリア供給層 1 3を介して流れるトンネル電流密度を計算した。
[0054] 図 3は、 トンネル電流密度から見積もられたゲートリーク電流の NAx ?7依 存性である。 A I組成比 Xは 1 5%、 20%、 25%の三通りの結果を示し た。 ここで、 p型 A I G a N層の厚さは t = 20 n mと仮定した。
[0055] 図 3より、 図中黒丸 （像） により表示した点を境界として、 高濃度側で逆 方向ゲートリーク電流が急激に減少することが示された。 そこで、 この点を もって NAx 7?の下限とする。 この点は、 上記式 （1 ) および式 （2) より、 | σΑ | = | σΡ | 1 00
となる条件である。 これより NAx ?7が高濃度側で逆方向ゲート電流が急激に 減少する。 これより、 ゲートリーク電流を効果的に低減させる条件として、 下記式 （4) または （4' ) が得られる。 なお、 下記式 （4) および （4' ) は、 上記式 （1 ) および （2) より互いに書き直すことができる。
[0056] [数 8]
Figure imgf000013_0001
[0057] [数 9] 「 cm—2] > 5.6x10
[0058] 上記式 （3' ) と （4' ) を組み合わせることにより、 チャネル内に二次元 電子ガスを形成できるとともに、 ゲート電流抑制効果が得られる条件は以下 のようになる。
5. 6 X 1 011 X <ΝΑΧ η x t [c m"2] <5. 6 x 1 013x
[0059] また、 ゲートリーク電流をより一層減少させるためには、 下記式 （5) を 満たす構成とすればよい。 この場合には、 逆方向ゲート電流がアンドープの 場合の 1 1 0倍程度にまで減少する。 また、 下記式 （5) を上記式 （1 ) および （2) を用いて書き直すと下記式 （5' ) のようになる。
[0060] [数 10] σ A |σ /10 [0061] [数 11]
W 4cm -―21] ^ > c5.6、x， 1l Λ01"2x (5
[0062] 次に、 最大ドレイン電流 I maxの ΝΑΧ 77依存性を計算した。
図 4は計算された I maxの ΝΑΧ 77依存性である。 図 4においては、 A I組成 比 X力《1 5%、 20%および 25%の三通りの結果を示した。 また、 キヤリ ァ供給層 1 3である p型 A I G a N層の厚さは t = 20 nmと仮定した。
[0063] 図 4より、 NAx 7?の増加とともに axは減少する。 しかしながら、 図 4中 では、 白丸 （〇） により表示した条件、 つまり | σΑ | = | σΡ | 2となる条 件を境界として、 それより低濃度であれば I maxの減少率は 50%以内に抑制さ れることが示された。 本条件をもって NAx 7?の上限とすれば、 Imax減少量を 50 %以内とすることができるので、 電流駆動能力の著しい低下をさらに確 実に抑制することができる。 この条件は、 下記式 （6) または （6' ) に示さ れる。 なお、 これらの式は、 上記式 （1 ) および （2) を用いて互いに書き 直すことができる。
[0064] [数 12]
Figure imgf000014_0001
2 (6)
[0065] [数 13]
Figure imgf000014_0002
[0066] I max減少量をさらに小さくする観点では、 下記式 （7) または （7') に示 される条件とすることが好ましい。 この場合には、 I maxの減少率は 20%以内 に抑制されることが示された。
[0067] [数 14]
Figure imgf000014_0003
[0068]
Figure imgf000015_0001
[0069] 最後に、 閾値電圧 Vthの NAx ?7依存性を計算した。
図 5は計算された Vthの NAx ?7依存性である。 図 5においては、 A I組成比
X力《1 5%、 20%および 25%の三通りの結果を示した。 また、 p型 A I
G a N層の厚さは t = 20 n mと仮定した。
[0070] 図 5より、 NAx 7?の増加とともに、 Vthは正側に移動する。 図 5中に、 式 （
4) の臨界点、 つまり
| σΑ | = | σΡ | 1 00
となる条件を黒丸で示した。 また、 式 （6) の臨界点、 つまり
| σΑ | = | σΡ | /2
となる条件を白丸で示した。
[0071] また、 図 5より、 式 （4) かつ （6) を満たす範囲、 つまり
| σΡ | 1 00< | σΑ | < | σΡ | 2
を満たす範囲では、 Vthは負となることがわかる。
[0072] Vthが負となる条件においては、 ゲート電極 1 7に正電荷を印加しなくても 二次元電子ガス 1 4が生成されるため、 ゲート電極 1 7下のみならず、 ソー ス電極 1 5 Sとゲート電極 1 7の間のチャネル層 1 2内にも二次元電子ガス 1 4が生成される。 同様に、 ゲート電極 1 7とドレイン電極 1 5 Dの間のチ ャネル層 1 2内にも二次元電子ガス 1 4が生成される。
[0073] 本実施形態では、 背景技術の項で前述した特許文献 1の場合と異なり、 閾 値電圧が負であるため、 ゲート電極 1 7下のみに選択的に p型不純物をドー ビングしなくてもトランジスタとして動作するため、 プロセスが簡略になり 、 素子作製のコスト低下、 歩留り向上に繋がる。
[0074] さらに、 本実施形態では、 表面電荷の影響を受けやすいソース一ゲート間 、 ゲート一ドレイン間にも p型層が存在する。 このため、 p型層により表面 電荷の影響を部分的に遮蔽でき、 電流一電圧特性が表面状態に対して安定に なる。 たとえば、 電流コラブス現象が抑制される。
[0075] 以上の考察より、 上記式 （4) または （4') を満たす構成とすることによ り、 ゲートリーク電流を効果的に抑制できることがわかる。 さらに、 ゲート リーク電流を抑制するとともに、 I maxの低減をさらに抑制するための NAx η の範囲は、 下記式 （8) または （8') で表される。
[0076] [数 16]
Figure imgf000016_0001
[0077] [数 17]
Figure imgf000016_0002
[0078] 上記式 （8) または （8') を満たす構成とすることにより、 ゲート電極 1 7下の電子に対するポテンシャル障壁を厚くし、 ゲートリーク電流を減少さ せるとともに、 所定の最大ドレイン電流および閾値電圧を有する I I I族窒 化物系 H J FETが得られる。 これにより、 H J FETの高周波性能、 電力 性能をさらに向上させることができる。 なお、 図 5を参照して前述したよう に、 下記式 （8) または （8') を満たす構成において、 閾値電圧 Vthは負で ある。
[0079] さらに、 NAX ?7のより一層好ましい範囲は、 下記式 （9) または （9') で 表される。
[0080] [数 18]
Figure imgf000016_0003
[0081] [数 19]
5.6xl01 < cm "J]< 1.12 10 以上においては、 A I G a N層からなるキャリア供給層 1 3内の p型不純 濃度が実質的に均一である場合について説明した。 [0083] A I G a N層からなるキャリア供給層の内部における NAおよび 77が不均一 な場合には、 上記式 （8' ) および （9' ) において、 それぞれ、 NAx ?? x t の部分を下記式に読み替えて、 より一般化した式 （8' ' ) および （9' ' ) を 用いることにより、 同様に計算できる。
[0084] [数 20]
[0085] [数 21]
5.6Χ10ΠΛ < <2.8xl013Jf (8")
Figure imgf000017_0001
[0086] [数 22]
Figure imgf000017_0002
[0087] ここで、 NA (y) は不純物濃度分布、 ？7 (y) は活性化率分布で、 積分は 基板に垂直な方向に行う。 積分範囲は A I G a Nキャリア供給層 1 3のチヤ ネル層 1 2との界面からゲート電極 1 7との界面までとする。 なお、 図 1の H J FET 1 1 0では、 NA (y) および? 7 (y) がそれぞれ一定値 NAおよび 77であるため、 上記積分値が ΝΑΧ η x tとなる。
[0088] 図 1では、 p型層中の A I組成比が、 積層方向において一定である構成を 示した。 次に、 図 6を参照して、 p型層中の A I組成比が、 積層方向におい て一定でない場合について説明する。
図 6は、 本実施形態における H J FETの別の構成を示す断面図である。 図 6に示した H J FET 1 20は、 図 1に示した H J F E T 1 1 0において 、 p型 A I G a N層からなるキャリア供給層 1 3を p型傾斜組成 A I G a N 層からなるキャリア供給層 23で置き換えたものである。
[0089] ここで、 A I G a N層からなるキャリア供給層 23の A I組成比 xは、 チ ャネル界面 （x = Xl) から表面 （x = x2) に向かって連続的に減少している ( χι> x2) 。 なお、 図 6等において、 A I G a N層の A I組成比 Xについて 、 チャネル界面 （X = X 1) から表面 （χ = χ 2) に向かって連続的に減少して いることを、 「x = X 1→ χ 2」 とも表す。
[0090] また、 H J FET 1 20はプレーナ構造である。 つまり、 ゲート電極 1 7 力 ソース電極 1 5 Sおよびドレイン電極 1 5 Dと同一平面内に設けられて おり、 ゲート電極 1 7の底面がソース電極 1 5 Sおよびドレイン電極 1 5 D の底面と同一水準に位置する。 このため、 A I G a N層からなるキャリア供 給層 23のゲート電極 1 7との界面 23 Aにおける A I組成比 xaは x2に等し い。
[0091] 上記式 （1 ) より、 A I G a N層からなるキャリア供給層 23の G a N層 からなるチャネル層 1 2との界面に発生する分極電荷の面密度 σΡは下記式 （ 1 0) によって表される。
[0092] [数 23] XP = +q x1 do)
[0093] A I G a N層上に G a N層を積層した場合には、 ヘテロ界面に負の分極電 荷が離散的に発生する。 したがって、 A I G a Nかららなるキャリア供給層 23内で A I組成比を連続的に減少させてやれば、 A I G a N層内に連続的 な負の分極電荷が発生する。 上記式 （ 1 ) より、 ゲート下の A I G a N層内 部に発生するこの分極電荷の面密度 （ G) は下記式 （1 1 ) によって表され る。
[0094] [数 24] o-G = - (11)
[0095] この分極電荷は不純物のイオン化による電荷と電気的には等価に作用する ので、 キャリア供給層 23内に発生する全固定電荷密度はイオン化電荷密度 σΑと分極電荷密度 Gの和になる。
[0096] 上記式 （3) より、 G a Νチャネル層 1 2の A I G a Νキャリア供給層 2 3との界面近傍に二次元電子ガス 1 4が形成されるための条件は、 下記式 （ 1 2) のようになる。
[0097] [数 25] び」 +Iび (?lく k l (12)
[0098] この条件を上記式 （2) 、 (1 0) および （1 1 ) を用いて書き直すと. 以下のようになる。
[0099] [数 26]
¾?? cm-2]<5.6xl013xa (12')
[0100] こうすることにより、 チャネル内に二次元電子ガス 1 4が生成する。
[0101] また、 上記式 （4) より、 ゲートリーク電流抑制効果が得られる条件は以 下のようになる。
| σΑ | + | σα | > | σΡ | /Ί 00
この条件を上記式 （2) 、 (1 0) および （1 1 ) を用いて書き直すと、 以下のようになる。
NAx η X t [cm-2] +5. 6 x l 013 (x「xa) >5. 6 x 1 O11 X1
[0102] 上記式 （1 2') と組み合わせることにより、 チャネル内に二次元電子ガス が形成できるとともに、 ゲート電流抑制効果が得られる条件は以下のように なる。
5. 6 X 1 011 Χ!<ΝΑΧ 77 X t [ c m-2] + 5. 6 Χ 1 013 ( Χ「Χ 3) < 5. 6 X 1 013 Χ !
[0103] また、 上記式 （8) より、 ゲートリーク電流抑制効果が得られるとともに 、 Imax、 Vthがより好ましい範囲であるための NAX ?7の範囲は下記式 （1 3) または （1 3') で表される。 これらは、 上記式 （2) 、 （1 0) および （1 1 ) を用いて書き直すことができる。
[0104] [数 27]
Figure imgf000019_0001
(13) [0105] [数 28] ί.όχΐθ11^ < ΝΑηί[ cm "2 ] + 5. x 10" - ¾ ) < 2 , S x 1013 ^ ! (13')
[0106] 上記式 （9) より、 さらに好ましい NAx 7?の範囲は下記式 （1 4) または
(1 4') で表される。 これらは、 上記式 （2) 、 (1 0) および （1 1 ) を 用いて書き直すことができる。
[0107] [数 29] び 10 <|
Figure imgf000020_0001
(14)
[0108] [数 30]
Figure imgf000020_0002
[0109] なお、 A I G a Ν層からなるキャリア供給層 23の内部で ΝΑおよび? 7が不 均一な場合には、 上記式 （ 1 3' ) および （ 1 4' ) において、 NAx ?7 X tの 部分を下記式に読み替える。
[0110] [数 31]
[0111] ここで、 NA (y) は不純物濃度分布、 η (y) は活性化率分布で、 積分は 基板に垂直な方向に行う。 積分範囲は A I G a Nからなるキャリア供給層 2 3のチャネル層 1 2との界面からゲート電極 1 7との界面までとする。
[0112] 次に、 本発明の実施例について図面を参照して説明する。
[0113] (第一の実施例）
図 1は、 本実施例の H J F E Tの構成を示す断面図である。 このような H J FETは、 以下のようにして作製される。
[0114] まず、 （0001 ) S i C基板 1 0上に、 たとえば有機金属気相成長 （M e t a l o r g a n i c C h em i c a l Va p o r D e p o s i t i o n : MOCVDと略する） 法により、 以下の層を順次成長させる。 アンドープ A I Nからなるバッファ層 1 1 ： 20 n m
アンドープ G a Nからなるチャネル層 1 2 ：
P型 A I XG a i-xNからなるキャリア供給層 1 3 (x = 0. 2) ： 20 nm
[0115] ここで、 A I G a Nと G a Nは格子定数が異なる力 p型 A I G a Nから なるキヤリア供給層 1 3の膜厚 20 n mは転位発生の臨界膜厚以下である。
P型不純物としては、 たとえば、 マグネシウム （Mg) または亜鉛 （Z n) などを用いる。
[0116] キャリア供給層 1 3上には、 たとえば、 チタン （T i ) アルミニゥム （ A I ) ニオビゥム （N b) 金 （A u) などの金属を蒸着、 ァロイ処理す ることにより、 ソース電極 1 5S、 ドレイン電極 1 5 Dをそれぞれ形成し、 オーム性接触をとる。 次に、 キャリア供給層 1 3上つまり A I G a N層表面 のソース電極 1 5Sとドレイン電極 1 5 Dに挟まれた部位には、 たとえば、 ニッケル （N i ) A uなどの金属を蒸着、 リフトオフによりゲート電極 1 7を形成する。 こうして、 キヤリア供給層 1 3との界面 1 3 Aにてショット キー接触をとる。 最後に、 たとえば、 プラズマ気相成長 （P I a sma-E n h a n c e d C h em i c a l v a p o r D e p o s i t i o n : P ECVDと略する） 法を用いて S i Nからなる表面保護膜 1 8をたとえば 1 00 nm程度成長する。 このようにして、 図 1のような半導体装置が作製 される。
[0117] キャリア供給層 1 3として機能する A I G a N層 1 3の p型不純物の濃度 NAおよび活性化率? 7は、 上記式 （8') を満たす組合せとする。
[0118] このような H J FETにおいては、 上述した原理に基づいてゲートリーク 電流抑制効果が得られるとともに、 Imax、 Vthがさらに好ましい範囲内になる 。 一例として、 NA= 1 X 1 018 c m- 3、 ？7 = 0. 5に設定した場合、 実効的な 不純物濃度は 5 X 1 017c rrr3となる。 このとき、 ゲートリーク電流は従来技 術つまりキャリア供給層がアンドープ A l 2G a 8Nからなる場合の約 1 2% にまで抑制される。 また、 従来技術と比較した Imax減少幅は約 9%であり、 か つ、 Vthは約 _2. 3Vとなる。 [0119] (第二の実施例）
図 6は、 本発明による H J FETの第二の実施例の断面構造を示す図であ る。 本実施例は、 図 1に示した第一の実施例において、 p型 A I G a N層か らなるキャリア供給層 1 3を下記のような p型傾斜組成 A I G a Nからなる キャリア供給層 23で置き換えたものである。
P型傾斜組成 A I XG a i_xNからなるキャリア供給層 23 (0. 1 75≤ x≤ 0. 2) ： 20 n m
[0120] ここで、 A I G a Nと G a Nは格子定数が異なるが、 p型傾斜組成 A I G a N層の膜厚 20 n mは転位発生の臨界膜厚以下である。
[0121] p型不純物としては、 たとえば、 Mgまたは Z nなどを用いる。 p型傾斜 組成 A I XG a i-xN層つまりキャリア供給層 23の A I組成比は、 チャネル層 1 2との界面 （X1=0. 2) から表面 （x2=0. 1 75) に向かって連続的 に減少している （x = 0. 2→0. 1 75) 。
[0122] 本実施例はプレーナ構造であり、 キャリア供給層 23のゲート電極 1 7と の界面 23 Aにおける A I組成比 xaは x2=0. 1 75に等しい。
[0123] また、 キャリア供給層 23を形成する際には、 MOCVD装置のガス導入 管からのトリメチルガリウム （TMG) 、 トリメチルアルミニウム （TMA ) 、 アンモニア （NH3) ガスの供給量を調整し、 トリメチルアルミニウム （ TMA) 、 アンモニア （NH3) の供給量を一定に保つとともに、 トリメチル ガリウム （TMG) の供給量を徐々に増加させる。
[0124] キャリア供給層 23の p型不純物の濃度 NA、 活性化率? 7は、 上記式 （1 3' ) を満たす組合せとする。 このような H J FETにおいては、 上述した原理 に基づいてゲート電流抑制効果が得られるとともに、 Imax、 Vthがさらに好ま しい範囲内になる。
[0125] —例として、 NA=5 X 1 017cm-3、 77 = 0. 6に設定した場合、 実効的な 不純物濃度は 3 X 1 017cm_3となる。 このとき、 ゲートリーク電流は、 キヤ リア供給層がアンドープ A I Q.2G aQ 8Nの一様組成である構成の約 4%にまで 抑制される。 また、 この構成と比較した Imax減少幅は約 1 8%であり、 かつ、 Vthは約一 2 . 2 Vとなる。
[0126] 本実施例では p型のキャリア供給層 2 3として傾斜組成 A I G a Nを用い るため、 一様組成 A I G a Nを用いた第一の実施例より低い不純物濃度にて ゲート電流抑制効果が得られる。 不純物濃度が低いほど活性化率が改善する 傾向があるため、 ェピタキシャル成長の制御性が向上し、 素子特性の歩留り 、 再現性がさらに改善される。
[0127] なお、 本実施例では p型 A I G a Nからなるキャリア供給層 2 3を、 A I 組成比が連続的に減少する傾斜組成 A I G a N層で構成したが、 これに限ら ず、 階段状に A I組成が減少する構成を採用してもよく、 二層ないしは三層 以上の階段組成 A I G a N層とすることもできる。
[0128] (第三の実施例）
図 7は、 本実施例の H J F E Tの構成を示す断面図である。
[0129] 図 7において、 S i Cからなる基板 3 0上に、 アンドープ A I Nからなる バッファ層 3 1、 アンドープ G a Nからなるチャネル層 3 2および p型 A I G a Nからなるキャリア供給層 3 3が順次積層されている。 〇 3 1\1と八 1 0 a Nの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、 チャネル層 3 2のキヤリア供給層 3 3との界面近傍には、 二次元電子ガス 3 4が形成される。
[0130] A I G a Nからなるキャリア供給層 3 3上には、 ソース電極 3 5 S、 ドレ イン電極 3 5 Dが形成され、 オーム性接触がとられている。 A I G a Nキヤ リア供給層 3 3上には S i Nからなる表面保護膜 3 6を形成する。 表面保護 膜 3 6とキヤリァ供給層 3 3の一部をエツチング除去して形成したリセス部 上に、 ゲート電極 3 7が形成され、 界面 3 3 Aにてキャリア供給層 3 3との ショットキ一性接触がとられている。 ゲート電極 3 7の一部がキャリア供給 層 3 3に埋設されている。
[0131 ] ここで、 ゲート電極 3 7はドレイン電極 3 5 D側に向かって張り出した庇 部 3 7 Fを有し、 庇部にてゲート電極 3 7は表面保護膜 3 6に接している。
[0132] このような半導体装置は以下のようにして作製される。 （0 0 0 1 ) S i C基板 30上に、 たとえば MO CVD法により、 以下の層を順次成長させる アンドープ A I Nからなるバッファ層 31 ： 20 n m
アンドープ G a Nからなるチャネル層 32 2 um
P型 A I XG a i_xNからなるキャリア供給層 33 (x = 0. 2) ： 40 n m [0133] ここで、 A I G a Nと G a Nは格子定数が異なる力 キャリア供給層 33 として機能する P型 A I XG a i-xN層の膜厚 40 n mは転位発生の臨界膜厚以 下である。 p型不純物としては、 たとえば、 Mgまたは Z nなどを用いる。 A I G a N層上には、 たとえば、 T i /Ik I H b A uなどの金属を蒸着 、 ァロイ処理することにより、 ソース電極 35 S、 ドレイン電極 35 Dをそ れぞれ形成し、 オーム性接触をとる。
[0134] 次に、 たとえば、 P ECVD法を用いて S i Nからなる表面保護膜 36を たとえば 1 00 nm程度成長する。 表面保護膜 36のソース電極 35 Sとド レイン電極 35 Dに挟まれた部位には、 エッチング除去により開口部を形成 する。
[0135] 次に、 表面保護膜 36をマスクとして、 たとえば、 塩素 （C I 2) 系ガスを 用いたドライエッチング装置を用いてキャリア供給層 33の一部をエツチン グ除去することによリリセス部を形成する。 リセス部上には、 N i ZA uな どの金属を蒸着、 リフトオフにより庇部 37 Fを有するゲート電極 37を形 成する。 こうして、 A I G a N層との界面 33 Aにてショットキー接触をと る。 以上の手順により、 図 7に示した H J FETが作製される。
[0136] 本実施例においても、 キャリア供給層 33の p型不純物の濃度 NA、 活性化 率 77は上記式 （8') を満たす組合せとする。 本実施例では、 ゲート電極 37 力 キヤリァ供給層 33の一部を除去して形成されたリセス部に接触して形 成されており、 上記式 （8') における p型 A I G a N層厚 tとは、 ゲート界 面 33 Aとチャネル層 32で挟まれた部分に存在する p型層の厚さ、 つまり リセス部とチャネル層 32との間における p型層の厚さである。 本実施例の 場合、 たとえば、 t =20 nmとする。 [0137] このような H J F E Tにおいては、 上述した原理に基づいてゲートリーク 電流抑制効果が得られるとともに、 I max、 Vthがさらに所望の範囲内になる。 —例として、 八 1組成比乂を0. 2、 p型不純物濃度 NAを 1 X 1 018c m-3、 活性化率 77を 0. 5に設定した場合 （実効的な不純物濃度は 5 X 1
) には、 ゲートリーク電流は従来技術 （アンドープ A I G a N) の約 1 2% にまで抑制される。 また、 従来技術と比較した I max減少幅は約 9%であり、 か つ、 Vthは約 _2. 3 Vとなる。
[0138] また、 本実施例では、 キャリア供給層 33の一部をエッチング除去したリ セス部にゲート電極 37が形成されている。 このため、 二次元電子ガス層 3 4とゲート電極 37の距離を小さくして相互コンダクタンスを高く保ったま まで、 二次元電子ガス層 34と A I G a N表面の距離を大きくでき、 プレー ナ構造の第一の実施例と比較して、 電流コラプスのような表面トラップに起 因した不安定性を抑制できる。
[0139] さらに、 ゲート電極 37が S i Nからなる表面保護膜 36に接した庇部 3 7 Fを有する。 この庇部 37 Fはいわゆるフィールドブレート電極として機 能する。 すなわち、 庇部 37 F下に空乏層が形成され、 ゲート一ドレイン間 の電界強度が低減され、 庇部を具備しない第一の実施例と比較して、 ゲート 耐圧が改善される。
[0140] (第四の実施例）
図 8は、 本実施例の H J F E Tの構成を示す断面図である。 本実施例は、 図 7に示した第三の実施例において、 p型 A I G a Nからなるキャリア供給 層 33を、 以下に示す p型傾斜組成 A I G a N層からなるキャリア供給層 4 3で置き換えたものである。
P型傾斜組成 A I XG a i_xNからなるキャリア供給層 43 (0. 1 5≤ x≤0 . 2) ： 40 n m
[0141] ここで、 A I G a Nと G a Nは格子定数が異なる力 キャリア供給層 43 を構成する P型傾斜組成 A I G a N層の膜厚 40 n mは転位発生の臨界膜厚 以下である。 p型不純物としては、 たとえば、 Mgまたは Z nなどを用いる [0142] キャリア供給層 43として機能する p型傾斜組成 A l xG a i_xN層の A I組 成比は、 G a Nからなるチャネル層 32との界面 （Χ1=0. 2) から表面 （ χ2=0. 1 5) に向かって連続的に減少している （X = 0. 2→0. 1 5)
[0143] 本実施例では、 リセス構造を採用しているため、 ゲート界面 43 Αにおけ る A I組成比 xaが、 Xlと x2の間の値、 たとえば、 xa=0. 1 75になる。
A I G a N層の p型不純物の濃度 NA、 活性化率 7?は上記式 （1 3') を満たす 組合せとする。 本実施例においては、 ゲート電極 37力 キャリア供給層 4 3の一部を除去して形成されたリセス部に接触して形成されており、 上記式 ( 1 3' ) における p型 A I G a N層厚 tとは、 ゲート界面 43 Aとチャネル 層 32で挟まれた部分に存在する p型層の厚さ、 つまりリセス部とチャネル 層 32との間における p型層の厚さである。 本実施例の場合、 たとえば、 t =20 n mとする。
[0144] このような H J FETにおいては、 上述した原理に基づいて、 ゲートリー ク電流抑制効果が得られるとともに、 Imax、 Vthがさらに所望の範囲内になる 。 一例として、 NA=5 X 1 017cm-3、 77 = 0. 6に設定した場合 （実効的な 不純物濃度は 3 X 1 O^c m-3) には、 ゲートリーク電流は従来技術 （アンド ープ一様組成 A l o.2G a08N) の約 4%にまで抑制される。 また、 従来技術と 比較した I max減少幅は約 1 8 %であり、 かつ、 Vthは約一 2. 2 Vとなる。
[0145] また、 本実施例では、 p型キャリア供給層として傾斜組成 A I G a Nを用 いるため、 一様組成 A I G a Nを用いた第三の実施例より低い p型不純物濃 度にてゲート電流抑制効果が得られる。 不純物濃度が低いほど活性化率が改 善する傾向があるため、 ェピタキシャル成長の制御性が向上し、 素子特性の 歩留り、 再現性がさらに改善される。
[0146] なお、 本実施例では p型のキヤリァ供給層 43を傾斜組成 A I G a N層で 構成したが、 もちろん、 二層ないしは三層以上の階段組成 A I G a N層で構 成してもよい。 [0147] (第五の実施例）
図 9は、 本実施例の H J F E Tの構成を示す断面図である。
[0148] 図 9において、 S i C基板 50上に、 アンドープ A I Nからなるバッファ 層 51、 アンドープ G a Nからなるチャネル層 52、 p型 A I XG a N層 5 31、 アンドープ A I XG a i_xN層 532が順次積層されている。
[0149] G a Nと A I G a Nの格子定数差に起因するピエゾ分極効果および自発性 分極効果に伴い、 チャネル層 52のp型A l xG a1-xN層531 との界面近傍 には、 二次元電子ガス 54が形成される。
[0150] アンドープ A I G a N層 532上には、 ソース電極 55 S、 ドレイン電極
55 Dが形成され、 オーム性接触がとられている。 アンドープ A I G a N層 532上には S i Nからなる表面保護膜 56を形成する。
[0151] 表面保護膜 56とアンドープ A I G a N層 532の一部をエッチング除去 して形成したリセス部上には、 ゲート電極 57が形成され、 界面 53 Aにて A I G a N層 532とのショットキー性接触がとられている。 ここで、 ゲー ト電極 57はドレイン電極 55 D側に向かって張り出した庇部 57 Fを有し 、 庇部にてゲート電極 57は表面保護膜 56に接している。
[0152] このような H J FETは、 以下のようにして作製される。
まず、 （0001 ) S i C基板 50上に、 たとえば MOC V D法により、 下記に示す順および膜厚で順次成長させる。
アンドープ A I Nからなるバッファ層 51 ： 20 n m
アンドープ G a Nからなるチャネル層 52 ：
p型 A I XG a —xN層 531 ( x = 0. 2) ： 20 n m
アンドープ A I XG aト XN層 532 (x = 0. 2) : 20 n m
[0153] ここで、 A I G a Nと G a Nは格子定数が異なる力 p型 A l xG a i_xN層
531 とアンドープ A I XG a i-xN層 532との膜厚の和 40 n mは転位発生 の臨界膜厚以下である。 P型不純物としては、 たとえば、 Mgまたは Z nな どを用いる。
[0154] アンドープ A I XG a i—xN層 532上には、 たとえば、 T i ZA I ZN bZ A uなどの金属を蒸着、 ァロイ処理することにより、 ソース電極 55 S、 ド レイン電極 55 Dをそれぞれ形成し、 オーム性接触をとる。
[0155] 次に、 たとえば、 P ECVD法を用いて絶縁保護膜 56として機能する S i N膜をたとえば 1 00 nm程度成長する。 S i N膜のソース電極 55 Sと ドレイン電極 55 Dに挟まれた部位には、 エッチング除去により開口部を形 成する。
[0156] 次に、 たとえば、 S i N膜をマスクとして、 C I 2系ガスを用いたドライエ ツチング法により、 ソース電極 55 Sとドレイン電極 55 Dとの間の所定の 領域において、 アンドープ A I G a N層 532の一部を選択的にエッチング 除去することにより、 アンドープ A I G a N層 532にリセス部を形成する
[0157] リセス部上には、 N i ZA uなどの金属を蒸着、 リフトオフにより庇部 5 7 Fを有するゲート電極 57を形成する。 こうして、 A I G a N層との界面 53 Aにてショットキー接触をとる。 このようにして、 図 9に示した半導体 装置が作製される。
[0158] 本実施例において、 p型 A I XG a i_xN層 531中の p型不純物の濃度 NA、 活性化率 7は上記式 （8') を満たす組合せとする。 ここで、 上記式 （8') における P型 A I G a N層厚 tとは、 ゲート界面 53 Aとチャネル層 52で 挟まれた部分に存在する P型層の厚さであり、 本実施例の場合、 t =20 n mである。
[0159] このような H J FETにおいては、 上述した原理に基づいてゲートリーク 電流抑制効果が得られるとともに、 Imax、 Vthがさらに所望の範囲内になる。 —例として、 p型不純物濃度 NAを 1 X 1 018c m-3、 活性化率 7?を 0. 5に設 定した場合 （実効的な不純物濃度は 5 X 1 O^cm-3) には、 ゲートリーク電 流は従来技術 （アンドープ A I 0.2G a0.8N) の約 1 2%にまで抑制される。 ま た、 従来技術と比較した I max減少幅は約 90/0となる。
[0160] また、 本実施例では、 アンドープ A I XG a i-xN層 532の一部をエツチン グ除去したリセス部にゲート電極 57が形成されている。 このため、 リセス 深さが若干変動してもゲート下の p型不純物のィォン化電荷密度 σΑは変化し ない。 このため、 ρ型 A I XG a i_xN層 531内部にリセス部を形成する第三 の実施例と比較して、 プロセス余裕度が改善し、 素子特性の面内均一性が改 善される。
[0161] (第六の実施例）
図 1 0は、 本実施例の H J F E Tの構成を示す断面図である。 本実施例は 、 図 9に示した第五の実施例において、 p型 A I XG a i-xN層 531およびァ ンドープ A I XG a i-xN層 532を、 それぞれ、 以下の A I G a N層構造で置 き換えたものである。
P型傾斜組成 A I XG aト XN層 631 (0. 1 75≤ x≤ 0. 2) ： 20 n m アンドープ A l xG aト XN層 632 (x = 0. 1 75) ： 20 n m
[0162] ここで、 A I G a Nと G a Nは格子定数が異なるが、 p型傾斜組成 A I XG ai-xN層 631 とアンドープ A I XG ai-xN層 632との膜厚の和 40 n mは 、 転位発生の臨界膜厚以下である。
[0163] p型傾斜組成 A I XG a i_xN層 631中の p型不純物は、 たとえば、 Mgま たは Z nとする。 p型傾斜組成 A I XG a i_xN層 631の A I組成比は、 チヤ ネル層 52との界面 （x O. 2) からアンドープ A I XG a 層 632と の界面 （x2=0. 1 75) に向かって連続的に減少している （x = 0. 2→ 0. 1 75) 。
[0164] リセス部はアンドープ A I XG a i_xN層 632の一部をエッチング除去して 形成されるので、 ゲート電極 57との界面 63 Aにおける A I組成比 xaは x2 =0. 1 75に等しい。
[0165] A I G a N層 631の p型不純物の濃度 N A、 活性化率 7?は上記式 （1 3') を満たす組合せとする。 ここで、 上記式 （1 3') における p型 A I G a N層 厚 tとは、 ゲート界面 63 Aとチヤネル層 52で挟まれた部分に存在する p 型層の厚さであり、 本実施例の場合、 t =20 nmである。
[0166] このような H J FETにおいては、 上述した原理に基づいてゲート電流抑 制効果が得られるとともに、 Imax、 Vthがさらに所望の範囲内になる。 一例と して、 NA=5 X 1 0"Cm-3、 77 = 0. 6に設定した場合 （実効的な不純物濃 度は 3 X 1 0"c m-3) には、 ゲートリーク電流は従来技術 （アンドープ一様 組成 A l o.2G a0.8N) の約 4%にまで抑制される。 また、 従来技術と比較した
I max減少幅は約 1 8 %となる。
[0167] また、 本実施例では、 p型のキャリア供給層として傾斜組成 A I G a Nを 用いるため、 一様組成の A I G a Nを用いた第五の実施例より低い p型不純 物濃度にてゲート電流抑制効果が得られる。 不純物濃度が低いほど活性化率 が改善する傾向があるため、 ェピタキシャル成長の制御性が向上し、 素子特 性の歩留り、 再現性が改善される。
[0168] なお、 本実施例では p型キャリア供給層を p型傾斜組成 A I G a N層 63
1で構成したが、 もちろん、 二層ないしは三層以上の階段組成 A I G a N層 で構成してもよい。
[0169] (第七の実施例）
[0170] 図 1 1は、 本実施例の H J F E Tの構成を示す断面図である。
[0171] 図 1 1において、 S i Cからなる基板 70上に、 アンドープからなる A I Nバッファ層 7 1、 アンドープ G a Nからなるチャネル層 72、 p型 A I XG aト XN層 731、 アンドープ A I XG aト XN層 732および n型 A I XG 31-ΧΝ 層 733がこの順に積層されている。 G a Νと A I G a Nの格子定数差に起 因するピエゾ分極効果および自発性分極効果に伴い、 チャネル層 72として 機能する G a N層の p型 A I XG a i_xN層 731 との界面近傍には、 二次元電 子ガス 74が形成される。
[0172] n型 A I XG a i_xN層 733上には、 ソース電極 75 Sおよびドレイン電極 75 Dが形成され、 オーム性接触がとられている。 n型 A I XG a i_xN層 73 3上には、 S i N膜からなる絶縁性の表面保護膜 76を形成する。 S i N膜 および n型 A I XG aト XN層 733と、 アンドープ A I XG aト XN層 732の一 部とをエッチング除去して形成したリセス部上に、 ゲート電極 77が形成さ れ、 界面 73 Aにて A I XG a i-xN層 732とのショットキ一性接触がとられ ている。 ここで、 ゲート電極 77はドレイン電極 75 D側に向かって張り出 した庇部 77 Fを有し、 庇部にてゲート電極 77は表面保護膜 76に接して いる。
[0173] このような H J FETは、 以下のようにして作製される。
まず、 （0001 ) S i C基板 70上に、 たとえば MOC V D法により、 以下の層を順次形成する。
アンドープ A I Nからなるバッファ層 7 1 ： 20 n m
アンドープ G a Nからなるチャネル層 72 2 um
p型 A I XG aト XN層 731 ( x = 0. 2) ： 20 n m
アンドープ A I XG aト XN層 732 ( x = 0. 2) ： 1 0 n m
n型 A l xG aト XN層 733 ( x = 0. 2) ： 1 0 n m
[0174] ここで、 A I G a Nと G a Nは格子定数が異なる力 A I G a N層 （p型 A I XG aト XN層 731、 アンドープ A I XG aト XN層 732および n型 A I XG ai_xN層 733) の膜厚の和 40 nmは転位発生の臨界膜厚以下である。
[0175] p型 A I XG a i_xN層 731中の p型不純物としては、 たとえば、 Mgまた は Z nなどを用い、 n型 A I XG a i_xN層 733中の n型不純物としてはたと えば、 珪素 （S i ) を用いる。
[0176] n型 A I XG a^xN層 733上には、 たとえば、 T i ZA l ZN bZA uな どの金属を蒸着、 ァロイ処理することにより、 ソース電極 75 S、 ドレイン 電極 75 Dをそれぞれ形成し、 オーム性接触をとる。
[0177] 次に、 たとえば、 P ECVD法を用いて表面保護膜 76として機能する S i N膜をたとえば 1 00 nm程度成長する。 S i N膜のソース電極 75 Sと ドレイン電極 75 Dに挟まれた部位には、 エッチング除去により開口部を形 成する。 次に、 S i N膜をマスクとして、 たとえば、 C I 2系ガスを用いたド ライエッチング装置を用いて n型 A I XG a i_xN層 733とアンドープ A I XG ai-xN層 732の一部とをエッチング除去することによりリセス部を形成する 。 リセス部上に、 N i ZA uなどの金属を蒸着し、 リフトオフにより庇部 7 7 Fを有するゲート電極 77を形成する。 こうして、 ゲート電極 77のアン ドープ A I XG a i-xN層 732との界面 73 Aにてショットキ一接触をとる。 このようにして、 図 1 1のような H J F E Tが作製される。
[0178] p型 A I XG a i_xN層 731の p型不純物の濃度 NA、 活性化率？ 7は上記式 （
8') を満たす組合せとする。 ここで、 上記式 （8') における p型 A I G a N層厚 tとは、 ゲート界面 73 Aとチャネル層 72で挟まれた部分に存在す る P型層の厚さであり、 本実施例の場合、 t =20 nmである。
[0179] このような H J FETにおいては、 上述した原理に基づいてゲートリーク 電流抑制効果が得られるとともに、 Imax、 Vthがさらに所望の範囲内になる。 —例として、 p型不純物濃度 NAを 1 X 1 018cm_3、 活性化率 7?を 0. 5に設 定した場合 （実効的な不純物濃度は 5 X 1 017cm-3) には、 ゲートリーク電 流は従来技術 （アンドープ A I 0.2G a0.8N) の約 1 2%にまで抑制される。 ま た、 従来技術と比較した I max減少幅は約 90/0となる。
[0180] また、 本実施例では、 n型 A I G a N層 733内に、 正のイオン化不純物 電荷が発生する。 このため、 ォーミック電極 （ソース電極 75 Sおよびドレ イン電極 75 D) 下の A I XG a i-xN層 731内の負の分極電荷が打ち消され て空乏層が縮小し、 電子に対するポテンシャル障壁が低下して、 ォーミック 接触抵抗が低減される。
[0181] (第八の実施例）
図 1 2は、 本実施例の H J FETの構成を示す断面図である。 本実施例は 、 図 1 1に示した第七の実施例において、 A I G a N層 （p型 A I XG 31.ΧΝ 層 731、 アンドープ A I XG aト XN層 732および n型 A I XG a i_xN層 73 3) を下記のような A I G a N層構造で置き換えたものである。
P型傾斜組成 A I XG aト XN層 831 (0. 1 75≤ χ≤ 0. 2) ： 20 η m アンドープ A I XG aト ΧΝ層 832 ( χ = 0. 1 75) ： 1 0 n m
n型傾斜組成 A I XG aト XN層 833 (0. 1 75≤ x≤ 0. 2) ： 1 0 n m
[0182] ここで、 A I G a Nと G a Nは格子定数が異なる力 A I G a N層 （p型 傾斜組成 A I XG aト XN層 831、 アンドープ A I XG aト x N層 832、 n型傾 斜組成 A I XG a i-xN層 833) の膜厚の和 40 n mは転位発生の臨界膜厚以 下である。 [0183] p型傾斜組成 A I XG a i_xN層 831中の p型不純物としては、 たとえば、 Mgまたは Z nなどを用い、 n型傾斜組成 A I XG a i_xN層 833中の n型不 純物としてはたとえば、 S i を用いる。
[0184] p型傾斜組成 A I XG a i_xN層 831の A I組成比は、 チャネル層 72との 界面 （x O. 2) からアンドープ A I XG aト XN層 832との界面 （x2=0 . 1 75) に向かって連続的に減少させる （x = 0. 2→0. 1 75) 。 n 型傾斜組成 A I XG aト XN層 833の A I組成比は、 アンドープ A I XG 3 ι_χΝ 層 832との界面 （χ2=0. 1 75) から表面 （χ3=0. 2) に向かって連 続的に増加させる （χ = 0. 1 75→0. 2) 。
[0185] リセス部は η型傾斜組成 A I XG a i-xN層 833とアンドープ A I XG 3 ι_χΝ 層 832の一部とをエッチング除去して形成するので、 ゲート電極 77との 界面 83 Αにおける A I組成比 xaは χ2=0. 1 75に等しい。 ρ型傾斜組成 Α 631-)(1\1層831の p型不純物の濃度 NA、 活性化率？ 7は上記式 （1 3') を満たす組合せとする。 ここで、 上記式 （1 3') における p型 A I G a N層 厚 tとは、 ゲート界面 83 Aとチャネル層 72で挟まれた部分に存在する p 型層の厚さであり、 本実施例の場合、 t =20 nmである。
[0186] このような H J FETにおいては、 上述した原理に基づいてゲートリーク 電流抑制効果が得られるとともに、 Imax、 Vthがさらに所望の範囲内になる。 —例として、 NA=5 X 1 0"C m-3、 77 = 0. 6に設定した場合 （実効的な不 純物濃度は 3 X 1 0" c m-3) には、 ゲートリーク電流は従来技術 （アンド一 プ一様組成 A I 0.2G a08N) の約 4%にまで抑制される。 また、 従来技術と比 較した I max減少幅は約 1 8 %となる。
[0187] また、 本実施例では p型のキャリア供給層として p型傾斜組成 A Ι ΧΘ 31.Χ N層 831を用いるため、 一様組成 A I G a Nを用いた第七の実施例より低 い P型不純物濃度にてゲートリーク電流の抑制効果が得られる。 不純物濃度 が低いほど活性化率が改善する傾向があるため、 ェピタキシャル成長の制御 性が向上し、 素子特性の歩留り、 再現性が改善される。
[0188] なお、 本実施例では、 p型のキャリア供給層を p型傾斜組成 A l xG a i-xN 層 831で構成したが、 もちろん、 二層ないしは三層以上の階段組成 A I G a N層で構成してもよい。
[0189] (第九の実施例）
図 1 3は、 本実施例の H J F E Tの構成を示す断面図である。
[0190] 図 1 3において、 S i Cからなる基板 90上に、 アンドープ A I Nからな るバッファ層 91、 アンドープ G a Nからなるチャネル層 92、 p型 A I XG ai—xN層 931およびアンドープ A I XG ai—xN層 932がこの順に積層され ている。 G a Nと A I G a Nの格子定数差に起因するピエゾ分極効果および 自発性分極効果に伴い、 チャネル層 92の p型 A I XG a i-xN層 931 との界 面近傍には、 二次元電子ガス 94が形成される。
[0191] アンドープ A I XG a i-xN層 932上にはソース電極 95 S、 ドレイン電極 95 Dが形成され、 オーム性接触がとられている。 アンドープ A I XG a,_xN 層 932上には S i Nからなる表面保護膜 96が設けられている。 表面保護 膜 96とアンドープ A I XG a i-xN層 932の一部をエッチング除去して形成 したリセス部上に、 ゲート電極 97が形成されており、 界面 93 Aにてアン ドープ A I XG a i_xN層 932とのショットキ一性接触がとられている。
[0192] ここで、 ゲート電極 97は、 ドレイン電極 95 D側に向かって張り出した 庇部 97 Fを有し、 庇部にてゲート電極 97は表面保護膜 96に接している 。 さらに本実施例では、 表面保護膜 96上のゲート電極 97とドレイン電極 95 Dによって挟まれた部位にはショットキ一電極 99が形成されている。
[0193] このような H J FETは、 以下のようにして作製される。
まず、 （0001 ) S i C基板 90上に、 たとえば MOC V D法により、 以下に示す順および膜厚で順次成長させる。
アンドープ A I Nからなるバッファ層 91 ： 20 n m
アンドープ G a Nからなるチャネル層 92 2 um
p型 A I XG aト XN層 931 ( x = 0. 2) ： 20 n m
アンドープ A I XG aト XN層 932 (x = 0. 2) : 20 n m
[0194] ここで、 A I G a Nと G a Nは格子定数が異なる力 A I G a N層 （p型 A I XG a i-xN層 931、 アンドープ A I XG ai_xN層 932) の膜厚の和 40 n mは転位発生の臨界膜厚以下である。
[0195] p型 A I XG a i_xN層 931中の p型不純物としては、 たとえば、 Mgまた は Z nなどを用いる。 アンドープ A I XG a i_xN層 932上には、 たとえば、 T i ZA I N bZA uなどの金属を蒸着、 ァロイ処理することにより、 ソ ース電極 95 S、 ドレイン電極 95 Dをそれぞれ形成し、 オーム性接触をと る。
[0196] 次に、 たとえば、 P ECVD法を用いて表面保護膜 96として機能する S i N膜をたとえば 1 00 nm程度成長する。 S i N膜のソース電極 95 Sと ドレイン電極 95 Dに挟まれた部位には、 エッチング除去により開口部を形 成する。 次に、 S i N膜をマスクとして、 たとえば、 C I 2系ガスを用いたド ライエッチング装置を用いてアンドープ A I XG a i-xN層 932の一部をエツ チング除去することによリリセス部を形成する。
[0197] リセス部上には、 N i ZA uなどの金属を蒸着、 リフトオフにより庇部 9 7 Fを有するゲート電極 97を形成する。 こうして、 A I G a N層との界面 93 Aにてショットキ一接触をとる。 表面保護膜 96上のゲート電極 97と ドレイン電極 95 Dによって挟まれた部位にはたとえば T i 白金 （P t ) ZA uなどの金属を蒸着、 リフトオフによリショットキ一電極 99を形成す る。 このようにして、 図 1 3に示した H J F E Tが作製される。
[0198] A I XG a i_xN層 931の p型不純物の濃度 NA、 活性化率? 7は、 上記式 （8' ) を満たす組合せとする。 ここで、 上記式 （8') における p型 A I G a N層 厚 tとは、 ゲート界面 93 Aとチャネル層 92で挟まれた部分に存在する p 型層の厚さであり、 本実施例の場合、 t =20 nmである。
[0199] このような H J FETにおいては、 上述した原理に基づいてゲートリーク 電流抑制効果が得られるとともに、 Imax、 Vthがさらに所望の範囲内になる。 —例として、 p型不純物濃度 NAを 3 X 1 018cm_3、 活性化率 7?を 0. 33に 設定した場合 （実効的な不純物濃度は 1 X 1 018cm-3) には、 ゲートリーク 電流は従来技術 （アンドープ A I 0.2G a0.8N) の約 1 %にまで抑制される。 ま た、 従来技術と比較した I max減少幅は約 1 8%となる。
[0200] また、 本実施例では、 ショットキ一電極 99をソースに接続することによ り、 いわゆるファラデーシールドとして機能する。 すなわち、 ゲート一ドレ イン間電気的結合が遮蔽され、 ゲート一ドレイン間容量が低減、 利得および アイソレーション特性が向上する。 ショットキ一電極 99はゲー卜に接続し てもよい。 この場合は、 いわゆるフィールドプレートとして機能し、 ゲート 耐圧がさらに改善される。
[0201] (第十の実施例）
図 1 4は、 本実施例の H J F E Tの構成を示す断面図である。
[0202] 図 1 4において、 S i Cからなる基板 1 00上に、 アンドープ A I Nから なるバッファ層 1 01、 アンドープ G a Nからなるチャネル層 1 02、 p型 A I XG aト XN層 1 031およびアンドープ A I XG aト XN層 1 032が順次積 層されている。 G a Nと A I G a Nの格子定数差に起因するピエゾ分極効果 および自発性分極効果に伴い、 チャネル層 1 02の 型 631-)(1\1層1 0 31 との界面近傍には、 二次元電子ガス 1 04が形成される。
[0203] アンドープ A I XG a^xN層 1 032上にはソース電極 1 05 S、 ドレイン 電極 1 05 Dが形成され、 オーム性接触がとられている。 アンドープ A I XG ai_xN層 1 032上に、 第一表面保護膜 1 06として機能する S i N膜を形成 する。 第一表面保護膜 1 06とアンドープ A I XG a i_xN層 1 032の一部を エッチング除去して形成したリセス部上にはゲート電極 1 07が形成され、 界面 1 03 Aにてアンドープ A I XG a i-xN層 1 032とのショットキ一性接 触がとられている。
[0204] ここで、 ゲート電極 1 07はドレイン電極 1 05 D側に向かって張り出し た庇部 1 07 Fを有し、 庇部にてゲート電極 1 07は第一表面保護膜 1 06 に接している。 さらに、 本実施例では、 ソース電極 1 05Sとドレイン電極 1 05 Dとの間の領域において、 第一表面保護膜 1 06とゲート電極 1 07 の上面の被覆する第二表面保護膜 1 08が設けられている。 第二表面保護膜 は、 S i N膜であり、 第二表面保護膜 1 08上のゲート電極 1 07とドレイ ン電極 1 05 Dで挟まれた部位にはショットキ一電極 1 09が形成されてい る。
[0205] このような H J FETは、 以下のようにして作製される。
まず、 （0001 ) S i Cからなる基板 1 00上に、 たとえば MOCVD 法により、 以下の層を順次形成する。
アンドープ A I Nからなるバッファ層 1 01 ： 20 n m
アンドープ G a Nからなるチャネル層 1 02 ： 2 m
p型 A I XG aト XN層 1 031 ( x = 0. 2) ： 20 n m
アンドープ A I XG aト XN層 1 032 ( x = 0. 2) : 20 n m
[0206] ここで、 A I G a Nと G a Nは格子定数が異なる力 A I G a N層 （p型 A I XG aト XN層 1 031、 アンドープ A I XG aト XN層 1 032) の膜厚の和 40 n mは転位発生の臨界膜厚以下である。
[0207] p型 A I XG a i_xN層 1 031中の p型不純物としては、 たとえば、 Mgま たは Z nなどを用いる。 アンドープ A I XG a i-xN層 1 032上には、 たとえ ば、 T i ZA I ZN bZA uなどの金属を蒸着、 ァロイ処理することにより 、 ソース電極 1 05S、 ドレイン電極 1 05 Dをそれぞれ形成し、 オーム性 接触をとる。
[0208] 次に、 たとえば、 P ECVD法を用いて第一表面保護膜 1 06として機能 する S i N膜をたとえば 1 00 nm程度成長する。 S i N膜のソース電極 1
05Sとドレイン電極 1 05 Dに挟まれた部位には、 エッチング除去により 開口部を形成する。 次に、 第一表面保護膜 1 06をマスクとして、 たとえば
、 C I 2系ガスを用いたドライエッチング装置を用いてアンドープ A I XG 31.Χ N層 1 032の一部をエッチング除去することによりリセス部を形成する。 リセス部上には、 N i ZA uなどの金属を蒸着、 リフトオフにより庇部 1 0 7 Fを有するゲート電極 1 07を形成する。 こうして、 A l xG a1-xN層1 0 32との界面 1 03 Aにてショットキ一接触をとる。
[0209] 次に、 たとえば、 P ECVD法を用いて第二表面保護膜として機能する S
1 N膜 1 08をたとえば 200 nm程度成長する。 第二表面保護膜 1 08上 のゲート電極 1 07とドレイン電極 1 05 Dで挟まれた部位には、 たとえば T i /P t ZA uなどの金属を蒸着し、 リフトオフによリショットキ一電極 1 09を形成する。 このようにして、 図 1 4に示した H J F E Tが作製され る。
[0210] A I G a N層 1 03 1の p型不純物の濃度 NA、 活性化率 7?は上記式 （8' ) を満たす組合せとする。 ここで、 上記式 （8' ) における p型 A I G a N層厚 tとは、 ゲート界面 1 03 Aとチャネル層 1 02で挟まれた部分に存在する P型層の厚さであり、 本実施例の場合、 t = 20 n mである。
[0211] このような H J F E Tにおいては、 上述した原理に基づいてゲート電流抑 制効果が得られるとともに、 I max、 Vthがさらに所望の範囲内になる。 一例と して、 P型不純物濃度 NAを 3 X 1 018c m_3、 活性化率 7?を 0. 33に設定し た場合 （実効的な不純物濃度は 1 X 1 018c m-3) には、 ゲートリーク電流は 従来技術 （アンドープ A I 0.2G a0.8N) の約 1 %にまで抑制される。 また、 従 来技術と比較した I max減少幅は約 1 8 %となる。
[0212] また、 本実施例では、 ゲート電極 1 07とショットキ一電極 1 09の間に 第二表面保護膜 1 08を挟んだ構成になっている。 このため、 ショットキー 電極 1 09が第二表面保護膜 1 08を介してゲート電極 1 07の少なくとも —部を取り囲む形態にできる。 したがって、 ショットキー電極 1 09をソー スに接続した場合には、 ゲート一ドレイン間の遮蔽効果が大幅に改善し、 利 得およびアイソレーション特性がさらに向上する。
[0213] 以上、 本発明を上記実施例に即して説明したが、 本発明は上記態様にのみ 限定されず、 本発明の原理に準ずる各種態様を含むことはもちろんである。
[0214] たとえば、 以上の実施例においては、 キャリア供給層の材料として、 A I G a Nを用いたが、 他の I I I族窒化物半導体を用いてもよい。 たとえば、 I n A I N、 I n G a N、 I n A I G a N、 A I N、 G a Nを用いてもよい 。 また、 G a N、 A I G a N、 I n A I N、 I n G a N、 I n A I G a N、 A I N、 I n Nのうち、 少なくとも 2種類の異なる半導体材料からなる超格 子層としてもよい。 [0215] また、 以上の実施例においては、 p型 A I G a Nからなるキャリア供給層 を G a Nチャネル層に接して形成したが、 G a N層と p型 A I G a N層の間 にアンドープ A I G a Nスぺーサ層を挿入してもよい。 また、 A I G a Nキ ャリア供給層の一部に S i等の n型不純物をドーピングしてもよい。
[0216] また、 以上の実施例においては、 チャネル材料として G a Nを用いたが、 チャネル材料は、 キャリア供給層よりバンドギャップの小さい他の I I I族 窒化物半導体であってもよい。 たとえば、 I n N、 I n G a N, A I G a N 、 I n A I N、 I n A I G a Nを用いてもよい。 また、 チャネル層をアンド ープとしたが、 チャネル層の一部または全体に S i等の n型不純物をドーピ ングしてもよい。
[0217] また、 以上の実施例においては、 絶縁保護膜を構成する誘電体膜として S i Nを用いたが、 絶縁保護膜の材料は、 他の誘電体であってもよい。 たとえ ば、 S i 02または S i ONを用いてもよい。
[0218] さらに、 以上の実施例においては、 基板材料として S i Cを用いたが、 他 の基板を用いてもよい。 たとえば、 サファイア、 S i、 G a Nを用いてもよ い。

Claims

請求の範囲 I nyG a,_yN (0≤ y≤ 1 ) からなるチャネル層と、 前記チャネル層上に設けられ、 少なくとも一層の P型層を含む A I XG a,_x N (0≤x≤ 1 ) からなるキャリア供給層と、 前記 P型層を介して前記チャネル層に対向するとともに前記キヤリァ供給 層上に設けられたソース電極、 ドレイン電極およびゲート電極と、 を有し、 前記キャリア供給層の A I組成比 x、 前記 p型層の厚さ t、 不純物濃度 N A および活性化率 7が、
[数 1]
5.6X101 < NA x7 xt[cm-2] <5.6xl013 を満たす電界効果トランジスタ。
請求項 1に記載の電界効果トランジスタにおいて、
[数 2]
5.6xl u < NAX7J xt[cm'2] <2.Sx X を満たす電界効果トランジスタ。
I nyG a i.yN (0≤ y≤ 1 ) からなるチャネル層と、
前記チャネル層上に設けられ、 少なくとも一層の p型層を含む A I XG a i.x N (0≤x≤ 1 ) からなるキャリア供給層と、
前記 P型層を介して前記チャネル層に対向するとともに前記キヤリァ供給 層上に設けられたソース電極、 ドレイン電極およびゲート電極と、 を有し、 前記チャネル層内に二次元電子ガスが生成され、
前記キャリァ供給層の前記ゲート電極との界面における A I組成比 X aと前 記チャネル層との界面における A I組成比 が、
X a、 X 1
であるとともに、
前記 A I組成比 xa、 前記 p型層の厚さ t、 不純物濃度 N Aおよび活性化率 77 が、
[数 3]
Figure imgf000041_0001
を満たす電界効果トランジスタ。
[4] 請求項 3に記載の電界効果トランジスタにおいて、
[数 4]
Figure imgf000041_0002
を満たす電界効果トランジスタ。
[5] 請求項 1乃至 4いずれかに記載の電界効果トランジスタにおいて、
前記ゲート電極が、 前記ソース電極および前記ドレイン電極と同一平面内 に設けられた電界効果トランジスタ。
[6] I nyG a,_yN (0≤ y≤ 1 ) からなるチャネル層と、
前記チャネル層上に設けられ、 少なくとも一層の p型層を含む A I XG a,_x N (0≤x≤ 1 ) からなるキャリア供給層と、
前記 P型層を介して前記チャネル層に対向するとともに前記キヤリァ供給 層上に設けられたソース電極、 ドレイン電極、 およびゲート電極と、 を有し 前記ゲート電極が、 前記キャリア供給層の一部を除去して形成されたリセ ス部に接触して形成される電界効果トランジスタであって、
前記リセス部と前記チャネル層の間における前記 p型層の厚さ t、 不純物 濃度 N Aおよび活性化率? 7が、
5. 6 X 1 011 X <ΝΑΧ η x t [c m"2] <5. 6 x 1 013x
を満たす電界効果トランジスタ。
[7] I nyG aト yN (0≤ y≤ 1 ) からなるチャネル層と、
前記チャネル層上に設けられ、 少なくとも一層の p型層を含む A I XG a i.x N (0≤x≤ 1 ) からなるキャリア供給層と、 前記 P型層を介して前記チャネル層に対向するとともに前記キヤリァ供給 層上に設けられたソース電極、 ドレイン電極、 およびゲート電極と、 を有し 前記ゲート電極が、 前記キャリア供給層の一部を除去して形成されたリセ ス部に接触して形成された電界効果トランジスタであって、
前記キャリア供給層の前記ゲート電極との界面における A I組成比 が、 前記チャネル層との界面における A I組成比 X1より小さいとともに、 前記 A I組成比 xa、 前記 A I組成比 Xl、 前記リセス部と前記チャネル層の間におけ る前記 P型層の厚さ t、 不純物濃度 NAおよび活性化率 77が、
5. 6 X 1 011 X1<NAX 77 X t [cm"2] +5. 6 x 1 013 ( x '— x a) く 5■
Figure imgf000042_0001
を満たす電界効果トランジスタ。
請求項 1乃至 7いずれかに記載の電界効果トランジスタにおいて、 閾値電圧が負である電界効果トランジスタ。
PCT/JP2007/000332 2006-03-29 2007-03-29 電界効果トランジスタ Ceased WO2007122800A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP07736989A EP2003686B1 (en) 2006-03-29 2007-03-29 Field effect transistor
CN2007800120355A CN101416290B (zh) 2006-03-29 2007-03-29 场效应晶体管
JP2008511958A JP5223670B2 (ja) 2006-03-29 2007-03-29 電界効果トランジスタ
US12/295,004 US8198652B2 (en) 2006-03-29 2007-03-29 Field effect transistor with reduced gate leakage current
US13/468,373 US8466495B2 (en) 2006-03-29 2012-05-10 Field effect transistor with reduced gate leakage current

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-091969 2006-03-29
JP2006091969 2006-03-29

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US12/295,004 A-371-Of-International US8198652B2 (en) 2006-03-29 2007-03-29 Field effect transistor with reduced gate leakage current
US13/468,373 Division US8466495B2 (en) 2006-03-29 2012-05-10 Field effect transistor with reduced gate leakage current

Publications (1)

Publication Number Publication Date
WO2007122800A1 true WO2007122800A1 (ja) 2007-11-01

Family

ID=38624719

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/000332 Ceased WO2007122800A1 (ja) 2006-03-29 2007-03-29 電界効果トランジスタ

Country Status (5)

Country Link
US (2) US8198652B2 (ja)
EP (1) EP2003686B1 (ja)
JP (1) JP5223670B2 (ja)
CN (1) CN101416290B (ja)
WO (1) WO2007122800A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200290A (ja) * 2008-02-22 2009-09-03 Nec Corp 窒化物半導体装置のオーム性電極
JP2009289827A (ja) * 2008-05-27 2009-12-10 Toyota Central R&D Labs Inc へテロ接合を有する半導体装置とその製造方法
WO2010016213A1 (ja) * 2008-08-06 2010-02-11 日本電気株式会社 電界効果トランジスタ
JP2010283048A (ja) * 2009-06-03 2010-12-16 Nec Corp ヘテロ接合電界効果トランジスタ、その製造方法
JPWO2010016212A1 (ja) * 2008-08-06 2012-01-12 日本電気株式会社 電界効果トランジスタの製造方法
JP2012227228A (ja) * 2011-04-15 2012-11-15 Advanced Power Device Research Association 半導体デバイスおよび半導体デバイスの製造方法
JP5374520B2 (ja) * 2008-12-26 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置、ショットキバリアダイオード、電子装置、および半導体装置の製造方法
JPWO2021230283A1 (ja) * 2020-05-13 2021-11-18

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5697456B2 (ja) * 2009-02-16 2015-04-08 ルネサスエレクトロニクス株式会社 電界効果トランジスタ及び電力制御装置
JP5323527B2 (ja) * 2009-02-18 2013-10-23 古河電気工業株式会社 ＧａＮ系電界効果トランジスタの製造方法
JP5458371B2 (ja) 2009-03-25 2014-04-02 Ｎｌｔテクノロジー株式会社 薄膜トランジスタ、その製造方法、液晶表示パネル及び電子機器
JP5702058B2 (ja) * 2009-08-28 2015-04-15 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5530682B2 (ja) * 2009-09-03 2014-06-25 パナソニック株式会社 窒化物半導体装置
JP5655413B2 (ja) * 2010-07-29 2015-01-21 住友電気工業株式会社 半導体装置
JP5343100B2 (ja) * 2011-03-17 2013-11-13 株式会社東芝 窒化物半導体装置
CN102683394B (zh) 2012-04-17 2014-12-10 苏州晶湛半导体有限公司 一种增强型器件及其制造方法
WO2013185088A1 (en) * 2012-06-07 2013-12-12 Iqe Kc, Llc Enhancement-mode high electron mobility transistor structure and method of making same
TWI500157B (zh) * 2012-08-09 2015-09-11 Univ Nat Central 場效電晶體裝置及其製造方法
US9076812B2 (en) 2013-06-27 2015-07-07 Iqe Kc, Llc HEMT structure with iron-doping-stop component and methods of forming
JP2015035534A (ja) * 2013-08-09 2015-02-19 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9761709B2 (en) * 2014-08-28 2017-09-12 Hrl Laboratories, Llc III-nitride transistor with enhanced doping in base layer
JP6683831B2 (ja) * 2017-03-30 2020-04-22 ダイナックス セミコンダクター インコーポレイテッドＤｙｎａｘ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 半導体デバイス及びその製造方法
US11855198B2 (en) * 2020-04-09 2023-12-26 Qualcomm Incorporated Multi-gate high electron mobility transistors (HEMTs) employing tuned recess depth gates for improved device linearity
US12482715B2 (en) 2022-11-28 2025-11-25 Xilinx, Inc. Chip package with core embedded integrated passive device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261053A (ja) * 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
JP2001185717A (ja) * 1999-12-22 2001-07-06 Toshiba Corp 半導体装置及びその製造方法
JP2002050758A (ja) * 2000-08-03 2002-02-15 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハ及びそれを用いたトランジスタ
JP2004273486A (ja) 2003-03-05 2004-09-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2005244072A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3209270B2 (ja) * 1999-01-29 2001-09-17 日本電気株式会社 ヘテロ接合電界効果トランジスタ
JP4385205B2 (ja) * 2002-12-16 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP2005243727A (ja) * 2004-02-24 2005-09-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4759923B2 (ja) * 2004-03-11 2011-08-31 住友電気工業株式会社 半導体装置
JP4801325B2 (ja) * 2004-04-08 2011-10-26 パナソニック株式会社 Ｉｉｉ−ｖ族窒化物半導体を用いた半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261053A (ja) * 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
JP2001185717A (ja) * 1999-12-22 2001-07-06 Toshiba Corp 半導体装置及びその製造方法
JP2002050758A (ja) * 2000-08-03 2002-02-15 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハ及びそれを用いたトランジスタ
JP2004273486A (ja) 2003-03-05 2004-09-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2005244072A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
See also references of EP2003686A4
Y.ANDO ET AL., TECHNICAL DIGEST OF INTERNATIONAL ELECTRON DEVICE MEETING, 2001, pages 381

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200290A (ja) * 2008-02-22 2009-09-03 Nec Corp 窒化物半導体装置のオーム性電極
JP2009289827A (ja) * 2008-05-27 2009-12-10 Toyota Central R&D Labs Inc へテロ接合を有する半導体装置とその製造方法
WO2010016213A1 (ja) * 2008-08-06 2010-02-11 日本電気株式会社 電界効果トランジスタ
JPWO2010016213A1 (ja) * 2008-08-06 2012-01-12 日本電気株式会社 電界効果トランジスタ
JPWO2010016212A1 (ja) * 2008-08-06 2012-01-12 日本電気株式会社 電界効果トランジスタの製造方法
JP5374520B2 (ja) * 2008-12-26 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置、ショットキバリアダイオード、電子装置、および半導体装置の製造方法
US8772785B2 (en) 2008-12-26 2014-07-08 Renesas Electronics Corporation Semiconductor device, schottky barrier diode, electronic apparatus, and method of producing semiconductor device
JP2010283048A (ja) * 2009-06-03 2010-12-16 Nec Corp ヘテロ接合電界効果トランジスタ、その製造方法
JP2012227228A (ja) * 2011-04-15 2012-11-15 Advanced Power Device Research Association 半導体デバイスおよび半導体デバイスの製造方法
JPWO2021230283A1 (ja) * 2020-05-13 2021-11-18
JP7307856B2 (ja) 2020-05-13 2023-07-12 ヌヴォトンテクノロジージャパン株式会社 電力増幅用半導体装置
US12166103B2 (en) 2020-05-13 2024-12-10 Nuvoton Technology Corporation Japan Semiconductor device for power amplification

Also Published As

Publication number Publication date
CN101416290A (zh) 2009-04-22
US20100224910A1 (en) 2010-09-09
JP5223670B2 (ja) 2013-06-26
US8198652B2 (en) 2012-06-12
JPWO2007122800A1 (ja) 2009-08-27
EP2003686A9 (en) 2009-04-22
EP2003686B1 (en) 2011-06-15
US20120217547A1 (en) 2012-08-30
CN101416290B (zh) 2010-06-23
EP2003686A2 (en) 2008-12-17
EP2003686A4 (en) 2009-08-19
US8466495B2 (en) 2013-06-18

Similar Documents

Publication Publication Date Title
WO2007122800A1 (ja) 電界効果トランジスタ
US6552373B2 (en) Hetero-junction field effect transistor having an intermediate layer
US9530879B2 (en) Semiconductor device and field effect transistor with controllable threshold voltage
US8148752B2 (en) Field effect transistor
US8674407B2 (en) Semiconductor device using a group III nitride-based semiconductor
JP4705412B2 (ja) 電界効果トランジスタ及びその製造方法
JP5163129B2 (ja) 半導体装置
US8592866B2 (en) Transistor
US9553182B2 (en) Circuit structure, transistor and semiconductor device
US9553183B2 (en) Gate stack for normally-off compound semiconductor transistor
US20100276732A1 (en) Semiconductor device
US8969917B2 (en) Semiconductor device and method for manufacturing same
US20120273795A1 (en) Semiconductor device
JP5462261B2 (ja) 電界効果トランジスタ
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
JP2007173426A (ja) 半導体装置
JP2013239735A (ja) 電界効果トランジスタ
JP5732228B2 (ja) 窒化物半導体装置の製造方法
US9331169B2 (en) Nitride semiconductor Schottky diode and method for manufacturing same
CN113594242A (zh) 半导体结构以及半导体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07736989

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2008511958

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2007736989

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 12295004

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 200780012035.5

Country of ref document: CN