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WO2007115710A1 - Analog/digital-wandleranordnung und verfahren - Google Patents

Analog/digital-wandleranordnung und verfahren Download PDF

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WO2007115710A1
WO2007115710A1 PCT/EP2007/002903 EP2007002903W WO2007115710A1 WO 2007115710 A1 WO2007115710 A1 WO 2007115710A1 EP 2007002903 W EP2007002903 W EP 2007002903W WO 2007115710 A1 WO2007115710 A1 WO 2007115710A1
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WO
WIPO (PCT)
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capacitances
input
comparator
capacitance
differential
Prior art date
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Application number
PCT/EP2007/002903
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English (en)
French (fr)
Inventor
Gregor Schatzberger
Gilbert Promitzer
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Ams Osram AG
Original Assignee
Austriamicrosystems AG
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Publication date
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    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Definitions

  • the present invention relates to an analog-to-digital converter arrangement and to a method for analog-to-digital conversion of an analog signal into a digital signal.
  • Analog / digital converter English: analog / digital converter, abbreviated ADC have many applications in electronic signal processing. Measured variables of sensors are usually present as analog signals and must first be implemented accordingly for digital further processing. Often the problem arises that the output voltages of the sensors are greater than the input voltage ranges of the analog / digital converters available in conventional semiconductor technologies. These are constructed in integrated circuit technology, for example in bipolar, unipolar or a mixing technology such as BiCMOS, and normally have permissible voltage ranges of only a few volts.
  • analog / digital converter In order to process signals with a larger amplitude, one could construct the analog / digital converter in a so-called high-voltage technology, ie an integrated circuit technology which, due to suitable measures, has higher permissible voltages, for example ten volts or more. Alternatively, one could attenuate the output of the sensor so much that it is within the allowable input voltage range of a conventional ADC.
  • ADC in high-voltage technology have the disadvantage that the conversion rates are significantly lower than in conventional low-voltage ADC. This is due to the fact that high-voltage Transistors to achieve the higher breakdown voltages have larger dimensions and thus are slower.
  • a signal attenuation for example by means of ohmic voltage control at the input of the ADC, in order to transform a high amplitude input signal within the allowable reference voltage range of the ADC has the disadvantage that the resistive divider loads the source at the input of the ADC ohms and on the other hand, an increased power consumption of the ADC is caused because of the voltage divider is always a current path.
  • the document US Pat. No. 6,731,232 B1 shows an ADC which operates on the principle of successive approximation.
  • a high voltage sampling switch is provided at the input. This is preceded by no additional damping circuits.
  • the input voltage can be sampled directly to one or more sampling capacitors.
  • the analog input can be scaled or attenuated to match the dynamic range of the ADC. This allows processing of voltages greater than the allowed input voltages in the field of conventional integrated circuit techniques, also referred to as low-voltage technology.
  • the operation of the comparator requires a reference voltage Vcom to which all capacitances of the AD converter field are connected.
  • the Vcom signal must be buffered with an amplifier. This in turn means an increased power consumption of the ADC.
  • a large number of high-voltage switches at the input of the ADC are needed, which in turn have a large footprint.
  • the comparator input voltages that are greater than the allowed low-voltage range. This is due to the fact that at the lowest programmed input voltage range, a voltage applied to the input, which is smaller than the high-voltage supply voltage, but much larger than the allowed input voltage of the ADC, this is attenuated by the voltage divider, but during the successive approximation occurring input voltages at the comparator, the gate oxide destroy its input transistors or can break through.
  • the object of the present invention is to provide an arrangement for analog / digital conversion and a method for analog / digital conversion, which are suitable for processing large input voltages and can be implemented with little effort.
  • an analog / digital converter arrangement comprising a differential input for supplying an analog signal, a differentially designed, capacitive voltage divider which is connected to the differential input and can be switched off and at least two programmable capacitance fields, a comparator connected at its inputs to the differential capacitive voltage divider and an output coupled to an output of the comparator output of the transducer assembly for providing a digital signal derived from the analog signal.
  • differential capacitive voltage divider With the differential capacitive voltage divider, it is possible to divide a large input voltage to a voltage allowed for the comparator.
  • a differential analog signal is first used with the capacitive Voltage divider, which is also differentially executed, divided down and converted by means of the co-parator into a corresponding digital signal. Due to the fully differential structure, there are special advantages of a low outlay, as explained below by way of examples.
  • One embodiment describes a fully differential analog-to-digital converter, ADC, which operates according to the successive approximation method. This is also known as weighing.
  • the ADC includes switchable capacitance and a programmable input voltage range.
  • the programmable capacitance fields are charged to the voltage applied to the input. Subsequently, this charge is converted into the equivalent digital value by successive approximation.
  • the input is differentially executed, with the reference preferably being the difference between a positive and a negative reference potential. If the input voltage is greater than the difference of the reference voltages, preferably not all capacitances of the programmable capacitance fields are switched to the input in the sampling phase, but only a certain part in both, while the remainder of the capacitances are applied to a respective reference voltage. Thus, a capacitive voltage divider is created and the input signal is attenuated according to the programmed capacitance ratio.
  • a control unit is provided which is connected on the input side to the output of the comparator, and which is connected on the output side to the programmable capacitance fields for their control.
  • the output of the converter Order is also preferably provided on the control unit.
  • control unit comprises a programming input for preselecting a voltage divider ratio.
  • the ratio of the input voltage range to the reference voltage or reference voltage difference is preferably set.
  • control unit for providing an attenuation of the analog signal is adapted to connect part of the capacitances of the capacitance fields to the differential input and to apply another part to a reference voltage.
  • means for performing a successive approximation are provided for a reloading phase.
  • a conversion of charge stored in the capacitance gates into the digital signal is provided.
  • a DC charging of the capacitances of the capacitance fields is preferably provided.
  • all capacities are preferably brought to the same charge or all capacities are discharged.
  • a sampling switching device preferably comprises two sampling switches, which enable a sampling of the analog input voltage value to the capacitances or a part of the capacitances of the capacitance fields.
  • the scanning device further preferably comprises a further sampling switch, which short-circuits the inputs of the comparator in the sampling phase and thus connects the two capacitance fields to one another in each case.
  • the sampling switches preferably comprise high-voltage transistors.
  • High-voltage transistors are characterized by the fact that they have a higher dielectric strength or can be operated at higher voltages than the customary transistors provided in the respective technology.
  • High-voltage transistors can be bipolar or unipolar.
  • a symmetrical circuit node is preferably formed between the differentially designed, capacitive voltage divider and the sampling switches. This is connected in one embodiment via first bypass switch inverting with the inputs of the comparator. Preferably, a respective damping capacitor is provided which connects one input of the comparator with one terminal of a differential reference signal in the discharge phase.
  • the snubber capacitors in one embodiment also connect the differential reference voltage to the differential input of the comparator.
  • the damping capacitances between the symmetrical circuit nodes and the inputs of the comparator so in parallel to the capacitances of the capacitance fields each to switch.
  • the switchable capacitances provided in the programmable capacitance fields are preferably switched on and off independently of one another and are graduated in a binary manner.
  • each capacitor is associated with a respective switch which places the capacitance with a terminal either to a terminal of the differential input of the transducer array, to a positive reference signal terminal or to a negative reference signal terminal.
  • the respective free end of the capacitances is preferably permanently connected to an associated input of the comparator.
  • the switches assigned to the capacitances are preferably formed with high-voltage transistors.
  • At least one means for level conversion is preferably provided, which connects the control unit to respective control inputs of the high-voltage transistors.
  • a method for analog / digital conversion according to the proposed principle for converting a differential analog signal into a digital signal comprises attenuating the differential analog signal with a differentially constructed capacitive voltage divider comprising at least two programmable capacitance fields by programming the capacitance fields.
  • a differential signal derived from the voltage divider is passed to a comparator.
  • the digital signal is provided.
  • the method comprises three phases, namely a sampling phase, a charge-reversal phase and a discharge phase.
  • the sampling phase the differential analog signal is preferably sampled.
  • capacities covered by the capacity fields are charged.
  • the charge stored in the capacitances is converted into the digital signal during the transfer phase.
  • an equal charge of the capacitances of the programmable capacitance fields is preferably carried out. The capacity can be brought to the same potential or discharged.
  • the differential analog signal is preferably not supplied to all capacitances of the capacitors in the sampling phase, but only to a first subset of the capacitances.
  • a second subset of the capacitances which is different from the first one, is supplied with the differential reference signal.
  • a respective capacity is preferably charged with either a positive or a negative reference value.
  • the switches provided for this purpose are preferably controlled by a control unit.
  • the control unit preferably controls the attenuation value or divider value of the voltage divider, which is embodied capacitively and differentially, and also serves for sequence control of the phases preferably provided, namely sampling phase, charge-reversal phase and discharge phase.
  • switches are controlled by the control unit, which couple the capacitance fields with the differential input, with the reference terminals and with the inputs of the comparator.
  • FIG. 2 shows a further exemplary embodiment of an AD converter according to the proposed principle, the switch position shown corresponding to an equalization phase,
  • FIG. 3 is the circuit of FIG. 2, but showing a discharge
  • FIG. 4 shows the circuit of FIG. 2 in a sampling phase
  • FIG. 5 shows the circuit of FIG. 2 in a transfer phase
  • FIG. 6 shows a first exemplary embodiment of the further scanning switch
  • Figure 7 shows a second embodiment of the further sampling switch
  • FIG. 8 shows a third embodiment of the further sampling switch.
  • FIG. 1 shows an analog / digital converter arrangement with a differential input 1.
  • a differentially designed, capacitive voltage divider is connected to the differential input 1 via two first sampling switches 2 and switched off.
  • a first capacitance field 3 and a second capacitance field 4 are provided, one of which is connected to a respective terminal of a symmetrical circuit node 5, which is connected to one of the sampling switch 2.
  • a comparator 6 with two inputs 7, 8 is connected to one of the inputs 7, 8, each with one of the capacitance elements 3, 4.
  • An output of the comparator 6 is coupled to an output 9 of the transducer assembly. At the output 9, the digital signal is provided.
  • control unit 10 is provided, which is connected on the input side to the output of the comparator 6, which is connected on the output side to the programmable capacitance fields 3, 4 for driving them and on which the output 9 of the converter arrangement is formed.
  • the control unit 10 has a programming input 11 for preselecting a voltage divider ratio of the capacitive voltage divider 3, 4.
  • Another sampling switch 12 connects the inputs 7, 8 of the comparator 6 switchable with each other.
  • the first input 7 is connected via a damping capacitor 13 to a circuit node 14 which is connected via a switch 15 to a negative reference voltage terminal Vrefn and via a switch 16 to a terminal of the symmetrical circuit node 5. Accordingly, a further damping capacity 17 is provided, which forms the second input 8 of the
  • Comparator with another circuit node 18 connects.
  • the further circuit node 18 is connected via a switch 19 with a positive reference voltage terminal Vrefp and over a switch 20 connected to another terminal of the symmetrical circuit node 5.
  • Feedback couplers 21, 22 serve to connect the symmetrical circuit node 5 in an inverting manner to the inputs 7, 8 of the comparator 6 in a switchable manner.
  • FIG. 2 shows a development of the circuit of Figure 1, which largely corresponds to that in the components used and their advantageous interconnection.
  • the capacity fields 3, 4 comprise an actual capacity array 23, 24, which in each case comprises a multiplicity of binary-stepped capacities.
  • the binary-stepped capacities are graduated, for example, in the ratio once C, twice C, four times C, eight times C et cetera.
  • an improvement can be achieved by segmenting the higher-value capacitances, for example by means of unit capacitances which all have the same capacitance value and are connected correspondingly to achieve a binary graduation.
  • the capacitances of the first capacitance field 3 are each connected to one another and to the first input 7 of the comparator 6.
  • Capacitance 25 to 26 of the capacitance field are independently connected to the terminal of the symmetrical circuit node 5, or to one of the reference voltage terminals Vrefp, Vrefn switchable.
  • the second capacitance field 4 is connected between the other terminal of the symmetrical circuit node 5 and the second terminal 8 of the comparator 6, wherein each capacitor is also selectively switchable and independently connectable to the positive or negative reference voltage terminal Vrefp, Vrefn.
  • the two sampling switches Sl which connect the input 1 to the balanced circuit node 5 in a differential signal path, are designed as high-voltage transistors.
  • all the switches of the switch units 27, 28, in the first capacitance field 3 and the corresponding switches in the second capacitance field 4 are also designed with high-voltage transistors.
  • High-voltage transistors are also those switches which connect the damping capacitances 13, 17 with the reference voltage terminals Vrefn, Vrefp, which are designated by S3 in FIG.
  • the switches S3B which connect the damping capacitors 13, 17 to the symmetrical circuit node 5, are realized with high-voltage transistors. This also applies to the further sampling switch S4, which short-circuits the inputs 7, 8 of the comparator.
  • control unit 10 comprises means for level conversion 33, which serve to control the high-voltage transistors comprehensive switches Sl, 27, 28, S3, S4 and S3B.
  • the control unit 10 which may include drive logic for the switches and input voltage range switching logic for preselecting the input voltage range, may be completely constructed with low voltage transistors.
  • the attenuation capacitances 13, 17 cause during the successive approximation a prevention of a charge loss by overshoot.
  • the switches Sl, 27, 28 as well as the corresponding switches in the capacitance field 4 and the switches S3B see the full undamped input voltage and should therefore be implemented in high-voltage technology.
  • the further sampling switch S4 and the comparator input see the attenuated input signal, which is within the difference of the reference voltage at the terminals Vrefp, Vrefn, but the DC component of the attenuated input voltage may still exceed the allowable low voltage voltage range. Therefore, it is also recommended to use switch S4 and the comparator's input transistors in high-voltage technology.
  • the DC component can be arbitrary within the input voltage range.
  • the input of the comparator S6 and the switch S4 are therefore insensitive to excessive input voltages.
  • Switches S3, which connect the damping capacitance to the reference voltage terminals can be implemented in low-voltage technology, since during discharging, when both switches are open. are net, only voltages in the capacitance arrays 3, 4 are present, which are within the reference voltage range.
  • the AD converter does not require an amplifier in order to define the summation point of both arrays 3, 4 during the sampling phase.
  • the power consumption is significantly reduced.
  • a voltage source not connected to input 1 will only see half the capacity.
  • the voltage dropping at the switch S4 during the sampling phase or sampling phase is stored in the offset correction capacitance contained in the comparator 6 and thus advantageously compensated.
  • the switch S4 can be opened. The resulting effect of the so-called charge injection is split between the two capacity fields 3, 4 and thus causes no relevant error.
  • the charge injection of the sampling switch is always a problem with single-ended circuit variants, which is avoided in the present case.
  • the input voltage range at input 1 can be freely selected up to the positive and negative high-voltage supply voltage.
  • the reference voltage range can also be freely selected within the low-voltage supply voltage, depending on the application.
  • the speed of the proposed AD converter is not significantly limited by the construction and interconnection of the capacitive fields with capacitive voltage divider functionality in a differential design.
  • the high-voltage input transistors, which the comparator 6 preferably comprises, do not significantly slow down the comparator.
  • the completely symmetrical design results in a very high insensitivity to interference.
  • the conversion method of the proposed analog-to-digital converter is divided into three steps, which are described in detail below.
  • FIG. 2 shows the configuration of the switches in which the respective capacitances of a capacitance field with the associated damping capacitance are brought to the same charge.
  • the inputs of the actual AD converter are separated by opening the switch Sl from the input 1.
  • the switches SlB, S3B are closed.
  • FIG. 3 An alternative embodiment of the DC phase is shown in FIG. 3.
  • the DC charge is developed into a discharge in the narrower sense.
  • all capacitances of the capacitance fields 3, 4 and the two damping capacitors are connected in parallel and are discharged via the sampling switch 4, which is closed in FIG. 3 in contrast to FIG. Apart from that, Figures 2 and 3 are the same.
  • the advantage of the discharge according to FIG. 3 compared to the DC charge of FIG. 2 is that the capacitances have to be reloaded by at most half the reference voltage by means of a source at the input 1. As a result, the load on the input source is reduced by half compared to the circuit variant according to FIG. 2.
  • the feedback of the capacitance arrays can also be done directly from the own array, which simplifies the layout once more.
  • the feedback switches SlB and the sampling switches Sl are, in a preferred embodiment, as the capacitances divided as an array, resulting in the capacity fields at each capacity quadruple T-gates. By this measure, the series connection of T-gates eliminated and the linearity of the ADC is further improved. In addition, the area is reduced again.
  • FIG. 4 likewise shows the circuit according to FIGS. 2 and 3, but in the switching state of the sampling phase, which is also known as
  • Sampling phase is called.
  • the voltage at the input 1 is stored on the capacitors of the capacitance fields 3, 4.
  • the switches SlB, S3B are opened.
  • the sampling switch Sl and the further sampling switch S4 are closed.
  • all capacitors of both arrays 3, 4 are switched to the input, or only a part of these capacitors, to steam the input voltage.
  • the latter case corresponds to a capacitive voltage divider.
  • the adjustment of the attenuation can take place externally via a digital interface, for example by means of the programmable control unit 10 of FIG. 1.
  • the control unit of the ADC preferably comprises a memory in which the programming is stored and these during the sampling phase in the correct switch positions on the capacitors is implemented.
  • both capacitance arrays 3, 4 are connected in series and each connected to an input voltage via the scanner switch. If, on the other hand, the input signal has to be attenuated, the same capacitive voltage divider is configured in each capacitance field 3, 4 by the respective switches S2I, S2P, S2N in accordance with the programmed attenuation. In this case, only a portion of the capacitors is connected to the input 1, while the rest of the capacitors in one of the fields is connected to Vrefp and in the other fields to the negative supply voltage terminal Vrefn. Since ever another connection of the capacitances of the capacitance fields is permanently connected to an input of the comparator 6, this represents the tap of the voltage divider. As FIG. 4 shows, the damping capacitors 13, 17 are also connected to the differential supply potential connection Vrefn, Vrefp.
  • the voltage applied to input 1 is attenuated and stored in part in a first capacitance field 3 and in a remaining part of the attenuated input voltage in the other of capacitance fields 4, according to the programmed capacitance configuration.
  • a possible voltage drop caused by voltage changes at the input via the further sampling switch S4 is thereby stored in preferably provided offset correction capacitances of the comparator and can thus be compensated in a further development of FIG.
  • the summation point of the capacitance is not drawn to a specific potential with an auxiliary voltage. This allows a further reduction in power consumption.
  • the reference voltages at the terminals Vrefp, Vrefn can be freely selected in this circuit design within the low-voltage supply voltage range.
  • FIG. 5 shows the phase of the successive approximation, which is also referred to as the recharging phase.
  • the switch position corresponds to that of the sampling phase with the described exception that all sampling switches Sl, S4 are open.
  • the charge stored in the capacitance fields is converted to an equivalent digital value.
  • the individual capacitances of the capacitance fields 3, 4 are connected to one of the reference voltage connections Vrefp or Vrefn by means of the switches, which are included in the capacitance fields.
  • the analog input signal, attenuated or undamped depending on the programming of the input range is converted in a number of n-steps into an n-bit digital code.
  • the damping capacitors prevent any possible loss of charge due to overshoots.
  • the damping capacitances 13, 17 can also be dispensed with.
  • the number of possible range switches depends on the resolution of the capacity fields. For example, if the resolution is six bits, you could choose between 64 area switches. Usually, however, only a reduced number of range switches is required.
  • the capacitance fields 3, 4 of the ADC can be converted into so-called sampling DACs and the damping capacitors be used as new capacity fields.
  • the number of range switches also defines the resolution of the sampling DAC.
  • the resolution of the new capacity torch used for reloading is determined by the structure of the ADC.
  • all switches of the new capacitance fields can be implemented with low-voltage transistors.
  • only the sampling DAC are switched to the input in the sampling phase.
  • the input signal is attenuated by the voltage dividers of the sampling DAC and the new capacitance fields corresponding to the programmed input voltage range.
  • the attenuated input signal is then converted in the successive approximation phase from the new capacitance fields to the corresponding digital value.
  • linearity properties and offset properties must be weighed against the savings of high-voltage transistors.
  • FIG. 6 shows the embodiment of the further sampling switch S4 at the input of the comparator 6, as used in FIGS. 1 to 5.
  • the DC component of the input voltage is limited to the arithmetic mean of the values at the reference voltage terminals Vrefp, Vrefn, namely
  • Vrefp + Vrefn abuts the comparator. If the DC component of the input voltage deviates from this, during the sampling phase the comparator is adjusted at a different operating point than that which is present at the end of the successive approximation.
  • the cross-switch S4 and the input stage of the comparator can be designed with low-voltage transistors.
  • FIG. 7 shows an alternative embodiment of the sampling switch S4, in which additionally two longitudinal switches S4B are connected between the crossover switch S4 and the inputs of the comparator 6.
  • a common connection node which is set to half the sum of the values of the reference voltages Vrefp, Vrefn, is created via a further respective switch 31, 32.
  • the switch S4 serves as the actual sampling switch.
  • the longitudinal switches 29, 30 separate the comparator 6 during the sampling phase of the capacitance fields 3, 4.
  • the two switches in the foot point 31, 32 in turn close the inputs of the comparator to the average value of the reference voltages briefly.
  • the operating point can be kept the same during the sampling phase and after the successive approximation.
  • the DC component of the input voltage can be arbitrarily selected within the high-voltage supply voltage.
  • the process of terminating the sample phase and starting the recharging phase by opening the sampling switch S4 shows gur 8.
  • the further sampling switch S4 is opened as well as the bottom point holders 31, 32.
  • cross-switch S4 and the comparator input stage are designed with high-voltage transistors, no damage to the cross-switch or to the comparator input stage can occur even if there is a faulty connection at the input of the analog-to-digital converter.
  • a faulty circuit can be caused for example by set too small attenuation.

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

Die vorliegende Erfindung betrifft eine Analog/Digital-Wandleranordnung und ein Verfahren. Es ist vorgesehen, eine differenzielle Eingangsspannung mittels eines differenziell ausgeführten kapazitiven Spannungsteilers, der zwei programmierbare Kapazitätsfelder (3, 4) umfasst und unter Verwendung eines Komparators (6) in ein digitales Ausgangssignal zu konvertieren.

Description

Beschreibung
Analog/Digital-Wandleranordnung und Verfahren
Die vorliegende Erfindung betrifft eine Analog/Digital- Wandleranordnung sowie ein Verfahren zur Analog/Digital- Wandlung eines Analogsignals in ein Digitalsignal.
Analog/Digital-Wandler , englisch: analog/digital Converter, abgekürzt ADC haben vielfältige Anwendungen in der elektronischen Signalverarbeitung. Messgrößen von Sensoren liegen üblicherweise als analoge Signale vor und müssen zur digitalen Weiterverarbeitung zunächst entsprechend umgesetzt werden. Dabei tritt häufig das Problem auf, dass die Ausgangsspannun- gen der Sensoren größer als die EingangsSpannungsbereiche der in herkömmlichen Halbleiter-Technologien verfügbaren Analog/Digital-Wandler sind. Diese sind in integrierter Schaltungstechnik beispielsweise in bipolarer, unipolarer oder einer Mischtechnologie wie BiCMOS aufgebaut und haben normaler- weise zulässige Spannungsbereiche von nur wenigen Volt.
Um Signale mit größerer Amplitude zu verarbeiten könnte man den Analog/Digital-Wandler in einer sogenannten Hochvolt- Technologie aufbauen, also einer integrierten Schaltungstech- nik, die aufgrund geeigneter Maßnahmen höhere zulässige Spannungen aufweist, beispielsweise zehn Volt oder mehr. Alternativ könnte man das Ausgangssignal des Sensors so stark dämpfen, dass es innerhalb des erlaubten Eingangsspannungsbe- reichs eines herkömmlichen ADC liegt.
ADC in Hochvolt-Technologie haben den Nachteil, dass die Konversionsraten deutlich geringer sind als bei herkömmlichen Niedervolt-ADC . Dies ist dadurch begründet, dass Hochvolt- Transistoren zum Erzielen der höheren Durchbruchspannungen größere Abmessungen haben und damit langsamer sind.
Eine Signaldämpfung, beispielsweise mittels Ohm'schem Span- nungsteuer am Eingang des ADC, um ein EingangsSignal mit großer Amplitude innerhalb des zulässigen Referenzspannungs- bereichs des ADC zu transformieren, hat den Nachteil, dass der Widerstandsteiler die Quelle am Eingang des ADC Ohm' seh belastet und zum Anderen ein erhöhter Stromverbrauch des ADC verursacht wird, da über den Spannungsteiler immer ein Strompfad besteht.
In dem Dokument US 6,731,232 Bl ist ein ADC gezeigt, der nach dem Prinzip der sukzessiven Approximation arbeitet. Um einen programmierbaren Eingangsspannungsbereich zu erzielen, ist dort ein Hochvolt-Abtastschalter am Eingang vorgesehen. Diesem sind keine zusätzlichen Dämpfungsschaltkreise vorgeschaltet. Damit kann die EingangsSpannung direkt auf einen oder mehrere Abtastkondensatoren abgetastet werden. Der Analogein- gang kann skaliert oder bedämpft werden, um dem Dynamikumfang des ADC zu entsprechen. Damit können Spannungen verarbeitet werden, die größer sind als die erlaubten EingangsSpannungen im Bereich herkömmlicher integrierter Schaltungstechniken, die auch als Niedervolt-Technologie bezeichnet werden. Wie beispielsweise Figur 4 des genannten US-Dokuments zeigt, ist zum Betrieb des Komparators eine Referenzspannung Vcom erforderlich, mit der alle Kapazitäten des AD-Wandlerfeldes verbunden sind. Um eine ausreichende Treiberfähigkeit zu gewährleisten, muss das Signal Vcom mit einem Verstärker gepuffert werden. Dies wiederum bedeutet eine erhöhte Stromaufnahme des ADC. Wie Figur 2 des zitierten Dokuments zeigt, wird eine große Anzahl von Hochvolt-Schaltern am Eingang des ADC benötigt, welche wiederum einen hohen Platzbedarf haben. Außerdem können am Komparatoreingang Spannungen auftreten, die größer sind als der erlaubte Niedervolt-Spannungsbereich. Dies ist dadurch bedingt, dass bei kleinstem programmierten Eingangsspannungsbereich eine am Eingang anliegende Spannung, die kleiner ist als die Hochvolt-Versorgungsspannung, aber wesentlich größer als die erlaubte EingangsSpannung des ADC, diese zwar durch den Spannungsteiler gedämpft wird, aber während der sukzessiven Approximation auftretende Eingangsspannungen am Komparator das Gateoxid dessen Eingangstransistoren zerstören beziehungsweise durchbrechen können.
Aufgabe der vorliegenden Erfindung ist es, eine Anordnung zur Analog/Digital-Wandlung und ein Verfahren zur Analog/Digital- Wandlung anzugeben, die zur Verarbeitung großer Eingangsspan- nungen geeignet sind und dabei mit geringem Aufwand implementierbar sind.
Die Aufgabe wird bezüglich der Vorrichtung durch eine Ana- log/Digital-Wandleranordnung gelöst, aufweisend einen diffe- renziellen Eingang zum Zuführen eines Analogsignals, einen differenziell ausgeführten, kapazitiven Spannungsteiler, der zu- und abschaltbar an den differenziellen Eingang angeschlossen ist und der zumindest zwei programmierbare Kapazitätsfelder umfasst, einen Komparator, der an seinen Eingängen mit dem differenziell ausgeführten, kapazitiven Spannungsteiler verbunden ist, und einen mit einem Ausgang des Kompara- tors gekoppelten Ausgang der Wandleranordnung zum Bereitstellen eines vom Analogsignal abgeleiteten Digitalsignals .
Mit dem differenziell ausgeführten, kapazitiven Spannungsteiler ist es möglich, eine große EingangsSpannung auf eine für den Komparator zulässige Spannung herunterzuteilen. Ein dif- ferenzielles Analogsignal wird zunächst mit dem kapazitiven Spannungsteiler, der ebenfalls differenziell ausgeführt ist, heruntergeteilt und mittels des Koinparators in ein entsprechendes Digitalsignal konvertiert. Aufgrund des voll diffe- renziellen Aufbaus ergeben sich besondere Vorteile eines ge- ringen Aufwands, wie nachfolgend an Beispielen erläutert.
In einer Ausführung ist ein volldifferenzieller Analog/Digital-Wandler, ADC beschrieben, der nach dem Verfahren der sukzessiven Approximation arbeitet. Dies wird auch als Wägeverfahren bezeichnet. Der ADC umfasst schaltbare Kapazitäten und einen programmierbaren EingangsSpannungsbereich.
Bevorzugt werden die programmierbaren Kapazitätsfelder auf die am Eingang anliegende Spannung aufgeladen. Anschließend wird diese Ladung mittels sukzessiver Approximation in den äquivalenten Digitalwert umgewandelt. Dabei ist der Eingang differenziell ausgeführt, wobei als Referenz bevorzugt die Differenz zwischen einem positiven und einem negativen Referenzpotenzial dient. Ist die EingangsSpannung größer als die Differenz der Referenzspannungen, so werden bevorzugt in der Abtastphase nicht alle Kapazitäten der programmierbaren Kapazitätsfelder an den Eingang geschaltet, sondern in beiden nur ein bestimmter Teil, während der Rest der Kapazitäten auf eine jeweilige Referenzspannung gelegt wird. Somit entsteht ein kapazitiver Spannungsteiler und das Eingangssignal wird entsprechend des programmierten Kapazitätsverhältnisses gedämpft .
Bevorzugt ist eine Steuereinheit vorgesehen, die eingangssei- tig mit dem Ausgang des Komparators verbunden ist, und die ausgangsseitig mit den programmierbaren Kapazitätsfeldern zu deren Ansteuerung verbunden ist. Der Ausgang der Wandleran- Ordnung ist ebenfalls bevorzugt an der Steuereinheit vorgesehen.
Die Steuereinheit umfasst in einer Ausführungsform einen Pro- grammiereingang zur Vorwahl eines Spannungsteilerverhältnisses. Dadurch wird bevorzugt das Verhältnis des Eingangsspannungsbereichs zur Referenzspannung beziehungsweise Referenzspannungsdifferenz eingestellt.
In einer Ausführungsform ist in einer Abtastphase der Wandleranordnung die Steuereinheit zur Bereitstellung einer Dämpfung des Analogsignals dazu eingerichtet, einen Teil der Kapazitäten der Kapazitätsfelder mit dem differenziellen Eingang zu verbinden und einen anderen Teil an eine Referenz- Spannung zu legen.
Für eine Umladephase sind in einer Ausführungsform Mittel zum Durchführen einer sukzessiven Approximation vorhanden. Hierbei ist in der Umladephase eine Konversion von in den Kapazi- tätsfeidern gespeicherter Ladung in das Digitalsignal vorgesehen.
In einer Entladephase der Wandleranordnung ist bevorzugt ein Gleichladen der Kapazitäten der Kapazitätsfelder vorgesehen. Dabei werden bevorzugt alle Kapazitäten auf eine gleiche Ladung gebracht oder alle Kapazitäten werden entladen.
Eine Abtastschalteinrichtung umfasst bevorzugt zwei Abtastschalter, die ein Abtasten des analogen Eingangsspannungs- werts auf die Kapazitäten beziehungsweise einen Teil der Kapazitäten der Kapazitätsfelder ermöglichen. Die Abtasteinrichtung umfasst weiter bevorzugt einen weiteren Abtastschalter, der in der Abtastphase die Eingänge des Kom- parators kurzschließt und damit die beiden Kapazitätsfelder an je einem Anschluss miteinander verbindet.
Die Abtastschalter umfassen bevorzugt Hochvolt-Transistoren. Hochvolt-Transistoren zeichnen sich dadurch aus, dass sie eine höhere Spannungsfestigkeit aufweisen beziehungsweise mit höheren Spannungen betrieben werden können als die in der je- weiligen Technologie vorgesehenen üblichen Transistoren.
Hochvolt-Transistoren können bipolar oder unipolar ausgeführt sein.
Zwischen dem differenziell ausgeführten, kapazitiven Span- nungsteiler und den Abtastschaltern ist bevorzugt ein symmetrischer Schaltungsknoten gebildet. Dieser ist in einer Ausführungsform über erste Bypass-Schalter invertierend mit den Eingängen des Komparators verbunden. Bevorzugt ist je ein Dämpfungskondensator vorgesehen, der in der Entladephase je einen Eingang des Komparators mit je einem Anschluss eines differenziellen Referenzsignals verbindet.
In der Umladephase verbinden die Dämpfungskondensatoren in einer Ausführungsform ebenso die differenzielle Referenzspan- nung mit dem differenziellen Eingang des Komparators.
In der Gleichlade- beziehungsweise Entladephase hingegen ist bevorzugt vorgesehen, die Dämpfungskapazitäten zwischen den symmetrischen Schaltungsknoten und die Eingänge des Kompara- tors, also parallel zu den Kapazitäten der Kapazitätsfelder jeweils zu schalten. Die in den programmierbaren Kapazitätsfeldern vorgesehenen schaltbaren Kapazitäten sind bevorzugt unabhängig voneinander zu- und abschaltbar und dabei binär abgestuft.
In einer Ausführungsform ist jeder Kapazität je ein Schalter zugeordnet, der die Kapazität mit einem Anschluss entweder an einen Anschluss des differenziellen Eingangs der Wandleranordnung, an einen positiven Referenzsignalanschluss oder an einen negativen Referenzsignalanschluss legt. Das jeweils freie Ende der Kapazitäten ist dabei bevorzugt fest mit einem zugeordneten Eingang des Komparators verbunden.
Auch die den Kapazitäten zugeordneten Schalter sind bevorzugt mit Hochvolt-Transistoren ausgebildet.
Zur Ansteuerung der Hochvolt-Transistoren ist bevorzugt zumindest ein Mittel zur Pegelumsetzung vorgesehen, welches die Steuereinheit mit jeweiligen Steuereingängen der Hochvolt- Transistoren verbindet.
Ein Verfahren zur Analog/Digital-Wandlung nach dem vorgeschlagenen Prinzip zur Konversion eines differenziellen Analogsignals in ein Digitalsignal umfasst ein Dämpfen des dif- ferenziellen Analogsignals mit einem differenziell aufgebau- ten kapazitiven Spannungsteiler, der zumindest zwei programmierbare Kapazitätsfelder umfasst, durch die Programmierung der Kapazitätsfelder. Ein differenzielles, vom Spannungsteiler abgeleitetes Signal wird an einen Komparator geführt. In Abhängigkeit von einem AusgangsSignal des Komparators wird das Digitalsignal bereitgestellt.
Bevorzugt umfasst das Verfahren drei Phasen, nämlich eine Ab- tastphase, eine Umladephase und eine Entladephase. In der Abtastphase wird bevorzugt das differenzielle Analogsignal abgetastet. Damit werden gemäß der Programmierung der Kapazitätsfelder von den Kapazitätsfeldern umfasste Kapazitäten aufgeladen. Im Rahmen einer sukzessiven Approximation wird die in den Kapazitäten gespeicherte Ladung in der Umladephase in das Digitalsignal konvertiert. Vor dem nächsten Abtastschritt wird bevorzugt eine Gleichladung der Kapazitäten der programmierbaren Kapazitätsfelder durchgeführt. Dabei können die Kapazitäten auf gleiches Potenzial gebracht oder entladen werden.
Um einen differenziellen, kapazitiven Spannungsteiler bereitzustellen, wird bevorzugt in der Abtastphase das differen- zielle Analogsignal nicht allen Kapazitäten der Kapazitäts- feider, sondern nur einer ersten Teilmenge der Kapazitäten zugeführt. Eine zweite Teilmenge der Kapazitäten, die von der ersten verschieden ist, wird dagegen mit dem differenziellen Referenzsignal beaufschlagt. Dabei wird eine jeweilige Kapazität bevorzugt entweder mit einem positiven oder mit einem negativen Referenzwert aufgeladen.
Die hierzu bevorzugt vorgesehenen Schalter werden bevorzugt durch eine Steuereinheit angesteuert. Die Steuereinheit steuert bevorzugt den Dämpfungswert beziehungsweise Teilerwert des Spannungsteilers, der kapazitiv und differenziell ausgeführt ist und dient außerdem zur Ablaufsteuerung der bevorzugt vorgesehenen Phasen, nämlich Abtastphase, Umladephase und Entladephase. Hierfür sind von der Steuereinheit bevorzugt Schalter angesteuert, die die Kapazitätsfelder mit dem differenziellen Eingang, mit den Referenzanschlüssen und mit den Eingängen des Komparators koppeln. Weitere Einzelheiten und Ausgestaltungen des vorgeschlagenen Prinzips sind Gegenstand der abhängigen Patentansprüche.
Die Erfindung wird nachfolgend an mehreren Ausführungsbei- spielen anhand von Zeichnungen näher erläutert.
Es zeigen:
Figur 1 ein erstes Ausführungsbeispiel eines AD-Wandlers nach dem vorgeschlagenen Prinzip,
Figur 2 ein weiteres Ausführungsbeispiel eines AD-Wandlers nach dem vorgeschlagenen Prinzip, wobei die gezeigte Schalterstellung einer Gleichladephase ent- spricht,
Figur 3 die Schaltung von Figur 2, bei der jedoch eine Entladung gezeigt ist,
Figur 4 die Schaltung von Figur 2 in einer Abtastphase,
Figur 5 die Schaltung von Figur 2 in einer Umladephase,
Figur 6 ein erstes Ausführungsbeispiel des weiteren Abtast- Schalters,
Figur 7 ein zweites Ausführungsbeispiel des weiteren Abtastschalters und
Figur 8 ein drittes Ausführungsbeispiel des weiteren Abtastschalters . Figur 1 zeigt eine Analog/Digital-Wandleranordnung mit einem differenziellen Eingang 1. Ein differenziell ausgeführter, kapazitiver Spannungsteiler ist über zwei erste Abtastschalter 2 zu- und abschaltbar an den differenziellen Eingang 1 angeschlossen. Im Einzelnen sind ein erstes Kapazitätsfeld 3 und ein zweites Kapazitätsfeld 4 vorgesehen, von denen je eines an je einem Anschluss eines symmetrischen Schaltungsknotens 5 angeschlossen ist, der mit je einem der Abtastschalter 2 verbunden ist. Ein Komparator 6 mit zwei Eingängen 7, 8 ist mit je einem der Eingänge 7, 8 mit je einem der Kapazitäts- feider 3, 4 verbunden. Ein Ausgang des Komparators 6 ist mit einem Ausgang 9 der Wandleranordnung gekoppelt. Am Ausgang 9 wird das Digitalsignal bereitgestellt.
Weiterhin ist eine Steuereinheit 10 vorgesehen, die eingangs- seitig mit dem Ausgang des Komparators 6 verbunden ist, die ausgangsseitig mit den programmierbaren Kapazitätsfeldern 3, 4 zu deren Ansteuerung verbunden ist und an der der Ausgang 9 der Wandleranordnung gebildet ist. Die Steuereinheit 10 weist einen Programmiereingang 11 zur Vorwahl eines Spannungstei- lerverhältnisses des kapazitiven Spannungsteilers 3, 4 auf.
Ein weiterer Abtastschalter 12 verbindet die Eingänge 7, 8 des Komparators 6 schaltbar miteinander. Der erste Eingang 7 ist über eine Dämpfungskapazität 13 mit einem Schaltungsknoten 14 verbunden, der über einen Schalter 15 mit einem negativen Referenzspannungsanschluss Vrefn und über einen Schalter 16 mit einem Anschluss des symmetrischen Schaltungsknotens 5 verbunden ist. Entsprechend ist eine weitere Dämp- fungskapazität 17 vorgesehen, die den zweiten Eingang 8 des
Komparators mit einem weiteren Schaltungsknoten 18 verbindet. Der weitere Schaltungsknoten 18 ist über einen Schalter 19 mit einem positiven Referenzspannungsanschluss Vrefp und über einen Schalter 20 mit einem anderen Anschluss des symmetrischen Schaltungsknotens 5 verbunden. Rückkoppelschalter 21, 22 dienen dazu, den symmetrischen Schaltungsknoten 5 in invertierender Weise mit den Eingängen 7, 8 des Komparators 6 schaltbar zu verbinden.
Die Funktionsweise der Schaltung nach dem vorgeschlagenen Prinzip, wie sie in Figur 1 beispielhaft gezeigt ist, wird anhand der nachfolgenden Figuren an den entsprechenden Schaltphasen an einem anderen Ausführungsbeispiel erläutert.
Figur 2 zeigt eine Weiterbildung der Schaltung von Figur 1, die jener in den verwendeten Bauteilen und deren vorteilhafter Verschaltung weitgehend entspricht. Insoweit wird die Be- Schreibung an dieser Stelle nicht wiederholt. Die Kapazitätsfelder 3, 4 umfassen ein eigentliches Kapazitäts-Array 23, 24, welches jeweils eine Vielzahl von binär gestuften Kapazitäten umfasst. Die binär gestuften Kapazitäten sind beispielsweise im Verhältnis einmal C, zweimal C, viermal C, achtmal C et cetera abgestuft. Durch eine Segmentierung der höherwertigen Kapazitäten kann zusätzlich eine Verbesserung erzielt werden, beispielsweise mittels Einheitskapazitäten, die alle den gleichen Kapazitätswert haben und entsprechend zur Erzielung einer binären Abstufung verschaltet sind. Es sind die Kapazitäten des ersten Kapazitätsfeld 3 an je einem Anschluss miteinander und mit dem ersten Eingang 7 des Komparators 6 verbunden. Je ein weiterer Anschluss der Kapazitäten 25 bis 26 des Kapazitätsfelds 3 ist über je eine Schaltereinheit 27 bis 28 wahlweise mit einem Anschluss des symmetri- sehen Schaltungsknotens 5, mit dem positiven Referenzspan- nungsanschluss Vrefp oder mit dem negativen Referenzspan- nungsanschluss Vrefn verbunden. Dabei kann durch die Steuereinheit 10, die in Figur 2 nicht eingezeichnet ist, jede Ka- pazität 25 bis 26 des Kapazitätsfelds unabhängig voneinander mit dem Anschluss des symmetrischen Schaltungsknotens 5, oder mit einem der Referenzspannungsanschlüsse Vrefp, Vrefn schaltbar verbunden werden.
In entsprechender Weise ist das zweite Kapazitätsfeld 4 zwischen den weiteren Anschluss des symmetrischen Schaltungsknotens 5 und den zweiten Anschluss 8 des Komparators 6 geschaltet, wobei ebenfalls jede Kapazität wahlweise schaltbar und unabhängig voneinander mit dem positiven oder negativen Refe- renzspannungsanschluss Vrefp, Vrefn verbindbar ist.
Die beiden Abtastschalter Sl, welche den Eingang 1 mit dem symmetrischen Schaltungsknoten 5 in einem Differenzsignalpfad verbinden, sind als Hochvolt-Transistoren ausgeführt. Ebenso sind alle Schalter der Schaltereinheiten 27, 28, im ersten Kapazitätsfeld 3 sowie die entsprechenden Schalter im zweiten Kapazitätsfeld 4 ebenfalls mit Hochvolt-Transistoren ausgeführt. Hochvolt-Transistoren sind auch diejenigen Schalter, die die Dämpfungskapazitäten 13, 17 mit den Referenzspannungsanschlüssen Vrefn, Vrefp verbinden, die in Figur 2 mit S3 bezeichnet sind. Auch die Schalter S3B, welche die Dämpfungskapazitäten 13 , 17 mit dem symmetrischen Schaltungsknoten 5 verbinden, sind mit Hochvolt-Transistoren realisiert. Dies gilt auch für den weiteren Abtastschalter S4, der die Eingänge 7, 8 des Komparators schaltbar kurzschließt.
Bei dem Komparator 6 ist eine Eingangsstufe ebenfalls mit Hochvolt-Transistoren aufgebaut, während der Rest des Kompa- rators mit herkömmlichen Niedervolt-Transistoren realisierbar ist. Bevorzugt umfasst die Steuereinheit 10 Mittel zur Pegelumset- zung 33, die zum Ansteuern der Hochvolt-Transistoren umfassenden Schalter Sl, 27, 28, S3 , S4 sowie S3B dienen.
Die Steuereinheit 10, die eine Ansteuerlogik für die Schalter und eine Eingangsspannungsbereichsumschaltlogik für die Vorwahl des EingangsSpannungsbereichs umfassen kann, kann vollständig mit Niedervolttransistoren aufgebaut sein.
Die Dämpfungskapazitäten 13, 17 bewirken während der sukzessiven Approximation ein Verhindern eines Ladungsverlusts durch Overshoot .
Insbesondere die Schalter Sl, 27, 28 sowie die entsprechenden Schalter in dem Kapazitätsfeld 4 und die Schalter S3B sehen die volle ungedämpfte EingangsSpannung und sollten daher in Hochvolt-Technologie ausgeführt werden. Der weitere Abtastschalter S4 und der Komparatoreingang sehen zwar das gedämpfte Eingangssignal, das innerhalb der Differenz der Referenz- Spannung an den Klemmen Vrefp, Vrefn liegt, aber der Gleichanteil der gedämpften EingangsSpannung kann den erlaubten Niedervolt-Spannungsbereich dennoch überschreiten. Daher ist es empfehlenswert, auch den Schalter S4 und die Eingangstran- sistoren des Komparators in Hochvolt-Technologie auszuführen.
Der Gleichanteil kann beliebig innerhalb des Eingangsspannungsbereichs sein.
Der Eingang des Komparators S6 und der Schalter S4 sind da- durch unempfindlich gegen zu große EingangsSpannungen. Die
Schalter S3, die die Dämpfungskapazität mit den Referenzspannungsanschlüssen verbinden, können in Niedervolt-Technik ausgeführt werden, da beim Entladen, wenn beide Schalter geöff- net sind, nur noch Spannungen in den Kapazitäts-Arrays 3, 4 vorhanden sind, die innerhalb des Referenzspannungsbereichs liegen.
Mit Vorteil benötigt der AD-Wandler keinen Verstärker, um während der Samplingphase den Summenpunkt beider Arrays 3, 4 zu definieren. Dadurch ist die Stromaufnähme signifikant verringert. Eine am Eingang 1 angeschlossene, nicht eingezeichnete Spannungsquelle sieht nur die halbe Kapazität. Die am Schalter S4 abfallende Spannung während der Abtastphase oder Samplingphase wird in dem im Komparator 6 enthaltenen Offsetkorrekturkapazitäten gespeichert und damit mit Vorteil kompensiert. Am Ende der Samplingphase kann der Schalter S4 geöffnet werden. Der dabei entstehende Effekt der sogenannten Ladungsinjektion wird auf beide Kapazitätsfelder 3, 4 aufgeteilt und verursacht somit keinen relevanten Fehler. Die Ladungsinjektion des Samplingschalters stellt bei Single-Ended- Schaltungsvarianten hingegen immer ein Problem dar, was vorliegend vermieden ist.
Der Eingangsspannungsbereich am Eingang 1 ist frei wählbar bis zur positiven und negativen Hochvolt-Versorgungsspannung. Auch der Referenzspannungsbereich kann innerhalb der Niedervolt-Versorgungsspannung frei gewählt werden, je nach Anwen- düng .
Die Geschwindigkeit des vorgeschlagenen AD-Wandlers wird, abgesehen vom Komparator, nicht signifikant durch Aufbau und Verschaltung der Kapazitätsfelder mit kapazitiver Spannungs- teilerfunktionalität in differenzieller Ausführung begrenzt. Auch die Hochvolt-Eingangstransistoren, die der Komparator 6 bevorzugt umfasst, verlangsamen den Komparator nicht signifikant . Durch den völlig symmetrischen Aufbau ergibt sich eine sehr hohe Unempfindlichkeit gegenüber Störungen.
Soll in Weiterbildungen die Auflösung des AD-Wandlers weiter gesteigert werden, ist es möglich, die kleinste Kapazität der binär gestuften Kapazitätsfelder, die vom LSB, least signifi- cant bit, gesteuert wird, jeweils durch weitere Kapazitätsfelder ersetzen oder ergänzen.
Das Konversionsverfahren des vorgeschlagenen Analog/Digital- Wandlers gliedert sich in drei Schritte, die nachfolgend detailliert beschrieben werden.
Bevor die eigentliche Konversion gestartet wird, werden alle Kondensatoren der Kapazitätsfelder 3, 4 und die entsprechenden Dämpfungskondensatoren 13, 17 auf gleiche Ladung gebracht, gleich geladen, und/oder entladen. Hierfür sind beispielhaft zwei Varianten der Gleichladung beziehungsweise Entladung anhand der Figuren 2 und 3 gezeigt. Der volldiffe- renziell aufgebaute ADC gemäß sukzessiver Approximation mit geschalteten Kapazitäten und programmierbaren Eingangsspannungsbereich gemäß Figur 2 ist in der sogenannten Gleichladephase dargestellt.
Figur 2 zeigt die Konfiguration der Schalter, in der die jeweiligen Kapazitäten eines Kapazitätsfelds mit der zugehörigen Dämpfungskapazität auf gleiche Ladung gebracht werden. Um diese Gleichladung zu ermöglichen, werden die Eingänge des eigentlichen AD-Wandlers durch Öffnen der Schalter Sl vom Eingang 1 abgetrennt. Die Schalter SlB, S3B sind geschlossen.
Außerdem werden alle Kapazitäten auf den Summationspunkt 5 geschaltet mittels der Schaltereinheiten 27, 28. Der weitere Abtastschalter S4 sowie die Verbindungsschalter S3 zu den Re- ferenzeingängen sind offen. Ebenso sind die Kapazitäten 25 bis 26 nicht mit den Referenzspannungsanschlüssen Vrefp, Vrefn der Kapazitätsfelder verbunden. In Figur 2 sind demnach alle Kapazitäten der Kapazitätsfelder und die Dämpfungskapa- zitäten 13, 17 parallel geschaltet, sodass es zu einer Gleichladung dieser Kapazitäten kommt. Würde man am Ana- log/Digital-Wandler immer die selbe EingangsSpannung anlegen, würde eine Quelle am Eingang 1 in diesem Betriebsfall praktisch nicht belastet.
Eine alternative Ausführung der Gleichladungsphase zeigt Figur 3. Hier ist die Gleichladung zu einer Entladung im engeren Sinne weitergebildet. Dazu sind alle Kapazitäten der Kapazitätsfelder 3, 4 und die beiden Dämpfungskapazitäten pa- rallel geschaltet und werden über den Abtastschalter 4, der bei Figur 3 im Gegensatz zu Figur 2 geschlossen ist, entladen. Abgesehen davon sind Figuren 2 und 3 gleich.
Der Vorteil der Entladung gemäß Figur 3 gegenüber der Gleich- ladung von Figur 2 ist, dass die Kapazitäten höchstens um die halbe Referenzspannung mittels einer Quelle am Eingang 1 umgeladen werden müssen. Dadurch wird die Belastung der Quelle am Eingang um die Hälfte reduziert im Vergleich zur Schaltungsvariante gemäß Figur 2.
Die Rückkopplung der Kapazitäts-Arrays kann auch jeweils direkt vom eigenen Array erfolgen, wodurch das Layout nochmals vereinfacht wird. Die Rückkoppelschalter SlB und die Abtastschalter Sl werden in einer bevorzugten Ausführung wie die Kapazitäten als Array aufgeteilt, wodurch sich in den Kapazitätsfeldern an jeder Kapazität Vierfach-T-Gates ergeben. Durch diese Maßnahme kann die Serienschaltung von T-Gates entfallen und die Linearität des ADC wird weiter verbessert. Außerdem wird die Fläche nochmals reduziert.
Figur 4 zeigt ebenfalls die Schaltung gemäß Figur 2 und 3, jedoch im Schaltzustand der Abtastphase, die auch als
Samplingphase bezeichnet wird. In dieser Phase wird die Spannung am Eingang 1 auf die Kondensatoren der Kapazitätsfelder 3, 4 gespeichert. Hierzu werden die Schalter SlB, S3B geöffnet. Die Abtastschalter Sl und der weitere Abtastschalter S4 sind geschlossen. Abhängig von der EingangsSpannung werden alle Kondensatoren beider Arrays 3, 4 an den Eingang geschaltet, oder nur ein Teil dieser Kondensatoren, um die Eingangsspannung zu bedampfen. Letzterer Fall entspricht einem kapazitiven Spannungsteiler. Die Einstellung der Dämpfung kann über ein digitales Interface von extern erfolgen, beispielsweise mittels der programmierbaren Steuereinheit 10 von Figur 1. Dabei umfasst die Steuereinheit des ADC bevorzugt einen Speicher, in dem die Programmierung gespeichert und diese während der Samplingphase in die richtigen Schalterstellungen an den Kondensatoren umgesetzt wird. Ist keine Dämpfung eingestellt, werden beide Kapazitäts-Arrays 3, 4 in Serie geschaltet und jeweils mit einer EingangsSpannung über die Ab- tastschalter verbunden. Muss das Eingangssignal hingegen bedämpft werden, wird in jedem Kapazitätsfeld 3, 4 der gleiche kapazitive Spannungsteiler durch die jeweiligen Schalter S2I, S2P, S2N entsprechend der programmierten Dämpfung konfiguriert. Dabei wird nur ein Teil der Kondensatoren an den Eingang 1 geschaltet, während der Rest der Kapazitäten in einem der Felder mit Vrefp und im anderen Felder mit dem negativen Versorgungsspannungsanschluss Vrefn verbunden wird. Da je ein weiterer Anschluss der Kapazitäten der Kapazitätsfelder fest mit einem Eingang des Komparators 6 verbunden ist, repräsentiert dieser den Abgriff des Spannungsteilers. Wie Figur 4 zeigt, sind auch die Dämpfungskondensatoren 13, 17 mit dem differenziellen Versorgungspotenzialanschluss Vrefn, Vrefp verbunden.
Bei programmierter Dämpfung wird die am Eingang 1 anliegende Spannung gedämpft und zu einem Teil in einem ersten Kapazitätsfeld 3 und zu einem übrigen Teil der gedämpften Eingangsspannung im anderen der Kapazitätsfelder 4 gespeichert, entsprechend der programmierten Konfiguration der Kapazitäten.
Ein eventueller, durch Spannungsänderungen am Eingang verursachter Spannungsabfall über den weiteren Abtastschalter S4 wird dabei in bevorzugt vorgesehenen Offsetkorrekturkapazitä- ten des Komparators mit abgespeichert und kann so in einer Weiterbildung von Figur 4 kompensiert werden.
Der Summenpunkt der Kapazitäten wird nicht mit einer Hilfs- spannung auf ein bestimmtes Potenzial gezogen. Dies ermöglicht eine weitere Verringerung des Stromverbrauchs. Die Re- ferenzspannungen an den Anschlüssen Vrefp, Vrefn können in dieser Schaltungsausführung innerhalb des Niedervolt- Versorgungsspannungsbereichs frei gewählt werden.
Ein Öffnen des weiteren Abtastschalters S4 beendet die Ab- tastphase. Eine gegebenenfalls beim Öffnen des Abtastschalters erzeugte Ladungsinjektion wird in dieser Schaltung gleichmäßig auf beide Kapazitätsfelder aufgeteilt und kann somit keinen relevanten Fehler liefern. Bevorzugt werden die Abtastschalter Sl erst dann geöffnet, wenn nach dem Öffnen des weiteren Abtastschalters S4 die Ladung auf den Kondensatoren eingefroren ist. Figur 5 zeigt schließlich die Phase der sukzessiven Approximation, die auch als Umladephase bezeichnet wird. Die Schalterstellung entspricht der der Abtastphase mit der beschriebenen Ausnahme, das alle Abtastschalter Sl, S4 geöffnet sind.
In der Umladephase wird die in den Kapazitätsfeldern gespeicherte Ladung in einen äquivalenten Digitalwert konvertiert. Je nach zuvor gespeicherter gedämpfter oder ungedämpfter Eingangsspannung Ain werden die einzelnen Kapazitäten der Kapa- zitätsfelder 3, 4 mittels der Schalter, die von den Kapazitätsfeldern umfasst sind, mit einem der Referenzspannungsanschlüsse Vrefp oder Vrefn verbunden. Bei einer derartigen sukzessiven Approximation wird wie üblicherweise das analoge Eingangssignal, gedämpft oder ungedämpft abhängig von der Programmierung des Eingangsbereichs, in einer Anzahl von n- Schritten in einen Digitalcode mit n-Bit verwandelt. Die Dämpfungskondensatoren verhindern während der sukzessiven Approximation einen eventuell auftretenden Ladungsverlust durch Overshoots . Wenn in alternativen Ausführungen der Referenz- Spannungsbereich entsprechend eingeschränkt wird, können die Dämpfungskapazitäten 13, 17 auch entfallen. Die Anzahl der möglichen Bereichsumschaltungen hängt von der Auflösung der Kapazitätsfelder ab. Ist deren Auflösung zum Beispiel sechs Bit, könnte man zwischen 64 Bereichsumschaltungen wählen. Meist wird aber nur eine reduzierte Anzahl von Bereichsum- schaltungen benötigt.
Ist die Anzahl der Bereichsumschaltungen, also die mögliche Anzahl der kapazitiven Teilerverhältnisse, klein im Vergleich zur Auflösung des ADC, so ist es vorteilhaft, die Anzahl der
Hochvolt-Technologie-Schalter stark zu reduzieren. Hierfür können in einer Abwandlung die Kapazitätsfelder 3, 4 des ADC in sogenannte Sampling-DAC umgewandelt und die Dämpfungskapa- zitäten als neue Kapazitätsfelder verwendet werden. Die Anzahl der Bereichsumschaltungen definiert auch die Auflösung der Sampling-DAC . Die Auflösung der für das Umladen verwendeten neuen Kapazitätsfeider wird durch den Aufbau des ADC vor- gegeben. Bei dieser Ausführung können alle Schalter der neuen Kapazitätsfelder mit Niedervolt-Transistoren ausgeführt werden. Dabei werden in der Abtastphase nur die Abtast-DAC an den Eingang geschaltet. Das Eingangssignal wird durch die Spannungsteiler der Abtast-DAC und der neuen Kapazitätsfelder entsprechend des programmierten Eingangsspannungsbereich bedämpft. Das bedämpfte Eingangssignal wird dann in der sukzessiven Approximationsphase von den neuen Kapazitätsfeldern in den entsprechenden Digitalwert konvertiert. Dabei sind jedoch Linearitätseigenschaften und Offset-Eigenschaften abzuwägen gegenüber der Ersparnis von Hochvolt-Transistoren.
Figur 6 zeigt die Ausführung des weiteren Abtastschalters S4 am Eingang des Komparators 6, wie sie in Figuren 1 bis 5 Verwendung findet.
In dieser Ausführung ist der Gleichanteil der Eingangsspannung begrenzt auf das arithmetische Mittel der Werte an den Referenzspannungsanschlüssen Vrefp, Vrefn, nämlich
Vrefp + Vrefn
Dies ist dadurch begründet, dass nach der sukzessiven Approximation immer der Mittelwert
Vrefp + Vrefn am Komparator anliegt. Weicht der Gleichanteil der Eingangs- Spannung davon ab, wird während der Samplingphase der Komparator bei einem anderen Arbeitspunkt abgeglichen als jener, der am Ende der sukzessiven Approximation vorliegt.
Beschränkt man den Gleichanteil auf
Vrefp + Vrefn
so können der Querschalter S4 und die Eingangsstufe des Kom- parators mit Niedervolt-Transistoren ausgeführt sein.
Figur 7 zeigt eine alternative Ausführung des Abtastschalters S4, bei dem zusätzlich zwei Längsschalter S4B zwischen den Querschalter S4 und die Eingänge des Komparators 6 geschaltet sind. An je einem Eingang des Komparators 6 ist über je einen weiteren Schalter 31, 32 ein gemeinsamer Verbindungsknoten geschaffen, der auf die Hälfte der Summe der Werte der Referenzspannungen Vrefp, Vrefn gelegt ist. Der Schalter S4 dient als eigentlicher Abtastschalter. Die Längsschalter 29, 30 trennen den Komparator 6 während der Abtastphase von den Kapazitätsfeldern 3, 4. Die beiden Schalter im Fußpunkt 31, 32 wiederum schließen die Eingänge des Komparators auf den Mittelwert der Referenzspannungen kurz. Mithilfe der Anordnung von Figur 7 kann der Arbeitspunkt während der Abtastphase und nach der sukzessiven Approximation gleich gehalten werden. Somit kann der Gleichanteil der EingangsSpannung innerhalb der Hochvolt-Versorgungsspannung beliebig gewählt werden.
Den Vorgang des Beendens der Samplephase und des Beginns der Umladephase durch Öffnen des Abtastschalters S4 zeigt Fi- gur 8. Hierbei wird zuerst der weitere Abtastschalter S4 e- benso geöffnet wie die Fußpunktsehalter 31, 32.
Wenn der Querschalter S4 und die Komparatoreingangsstufe mit Hochvolt-Transistoren ausgeführt sind, so kann auch bei einer Fehlbeschaltung am Eingang des Analog-Digital-Wandlers kein Schaden am Querschalter beziehungsweise an der Komparatoreingangsstufe auftreten. Eine Fehlbeschaltung kann beispielsweise durch zu klein eingestellte Dämpfung hervorgerufen werden.
Bezugszeichenliste
1 Eingang
2 Abtastschalter
3 Kapazitätsfeld
4 Kapazitätsfeld
5 symmetrischer Schaltungsknoten
6 Komparator
7 Eingang
8 Eingang
9 Ausgang
10 Steuereinheit
11 Programmiereingang
12 weiterer Abtastschalter
13 Dämpfungskapazität
14 Schaltungsknoten
15 Schalter
16 Schalter
17 Dämpfungskapazität
18 Scha11ungsknoten
19 Schalter
20 Schalter
21 Rückkopplungsschalter
22 Rückkopplungsschalter
23 Kapazitäts-Array
24 Kapazitäts-Array
25 Kapazität
26 Kapazität
27 Schaltereinheit
28 Schaltereinheit
29 Hilfsschalter
30 Hilfssehalter
31 Mittelwertsehalter
32 MittelwertSchalter

Claims

Patentansprüche
1. Analog/Digital-Wandleranordnung, aufweisend
- einen differenziellen Eingang (1) zum Zuführen eines Ana- logsignals,
- einen differenziell ausgeführten, kapazitiven Spannungsteiler, der zu- und abschaltbar an den differenziellen Eingang angeschlossen ist und der zumindest zwei programmierbare Kapazitätsfelder (3, 4) umfasst, - einen Komparator (6), der an seinen Eingängen (7, 8) mit dem differenziell ausgeführten, kapazitiven Spannungsteiler (3, 4) verbunden ist, und
- einen mit einem Ausgang des Komparators (6) gekoppelten Ausgang (9) der Wandleranordnung zum Bereitstellen eines vom Analogsignal abgeleiteten Digitalsignals.
2. Wandleranordnung nach Anspruch 1, dadurch gekennzeichnet, dass eine Steuereinheit (10) vorgesehen ist, die eingangsseitig mit dem Ausgang des Komparators (6) verbunden ist, die aus- gangsseitig mit den programmierbaren Kapazitätsfeldern (3, 4) zu deren Ansteuerung verbunden ist und an der der Ausgang (9) der Wandleranordnung gebildet ist.
3. Wandleranordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Steuereinheit (10) einen Programmiereingang (11) zur Vorwahl eines Spannungsteilerverhältnisses aufweist.
4. Wandleranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass in einer Abtastphase der Wandleranordnung die Steuereinheit
(10) zur Bereitstellung einer Dämpfung des Analogsignals ei- nen Teil von Kapazitäten der Kapazitätsfelder mit dem diffe- renziellen Eingang (1) verbindet und einen anderen Teil an eine Referenzspannung legt .
5. Wandleranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass
Mittel zum Durchführen einer sukzessiven Approximation in einer Umladephase der Wandleranordnung zum Konvertieren von in den Kapazitätsfeldern (3, 4) gespeicherter Ladung in das Di- gitalsignal vorgesehen sind.
6. Wandleranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass
Mittel zum Durchführen einer Gleichladung von Kapazitäten der Kapazitätsfelder (3, 4) in einer Entladephase der Wandleranordnung vorgesehen sind.
7. Wandleranordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Mittel zum Durchführen der Gleichladung der Kapazitäten der Kapazitätsfelder zum Entladen der Kapazitäten der Kapazitätsfelder (3, 4) in der Entladephase eingerichtet sind.
8. Wandleranordnung nach einem der Ansprüche 1 bis 7 , dadurch gekennzeichnet, dass der differenziell ausgeführte, kapazitive Spannungsteiler mit dem differenziellen Eingang über Abtastschalter (2) verbunden ist.
9. Wandleranordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Eingänge des Komparators (6) über einen weiteren Abtastschalter (12) miteinander verbunden sind.
10. Wandleranordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Abtastschalter (2, 12) Hochvolt-Transistoren umfassen.
11. Wandleranordnung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass zwischen dem differenziell ausgeführten, kapazitiven Spannungsteiler und den Abtastschaltern (2) ein symmetrischer Schaltungsknoten (5) gebildet ist, der über erste Bypass- Schalter (21, 22) invertierend mit den Eingängen (7, 8) des Komparators (6) verbunden ist.
12. Wandleranordnung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass Dämpfungskapazitäten (13, 17) vorgesehen sind, die mit je einem Eingang (7, 8) des Komparators verbunden sind.
13. Wandleranordnung nach Anspruch 11 und 12, dadurch gekennzeichnet, dass die Dämpfungskapazitäten (13, 17) an je einem freien An- schluss über Referenzschalter (15, 19) mit einem komplementären Referenzsignalanschluss (VREFN, VREFP) sowie über weitere Bypass-Schalter (16, 20) mit dem symmetrischen Schaltungsknoten (5) verbunden sind.
14. Wandleranordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die programmierbaren Kapazitätsfelder (3, 4) je eine Vielzahl binär abgestufter, schaltbarer Kapazitäten umfassen.
15. Wandleranordnung nach Anspruch 14, dadurch gekennzeichnet, dass jeder Kapazität (25, 26) je ein Schalter (27, 28) zugeordnet ist, der die Kapazität entweder mit dem differenziellen Eingang (1) der Wandleranordnung, mit einem positiven Referenz- signalanschluss (VREFP) oder mit einem negativen Referenzsig- nalanschluss (VREFN) koppelt.
16. Wandleranordnung nach Anspruch 15, dadurch gekennzeichnet, dass die den Kapazitäten zugeordneten Schalter (27, 28) Hochvolt- Transistoren umfassen.
17. Wandleranordnung nach Anspruch 10 oder 15, soweit auf Anspruch 2 rückbezogen, dadurch gekennzeichnet, dass die Steuereinheit mit Steuereingängen der Hochvolt- Transistoren über Mittel zur Pegelumsetzung (33) verbunden ist.
18. Verfahren zur Analog/Digital-Wandlung eines differenziel- len Analogsignals in ein Digitalsignal mit den Schritten:
- Dämpfen des differenziellen Analogsignals mit einem diffe- renziell aufgebauten kapazitiven Spannungsteiler, der zumindest zwei programmierbare Kapazitätsfelder (3, 4) um- fasst, durch deren Programmierung, - Zuführen eines differenziellen, vom Spannungsteiler abgeleiteten Signals an einen Komparator (6) und
- Bereitstellen des Digitalsignals in Abhängigkeit von einem Ausgangssignal des Komparators (6).
19. Verfahren nach Anspruch 18, gekennzeichnet durch
- Abtasten des differenziellen Analogsignals und Zuführen des differenziellen Analogsignals zu Kapazitäten in den pro- grammierbaren Kapazitätsfeldern (3, 4) in einer Abtastphase,
- Durchführen einer sukzessiven Approximation zum Konvertieren von in den Kapazitäten der Kapazitätsfelder (3, 4) ge- speicherter Ladung in das Digitalsignal in einer Umladephase,
- Durchführen einer Gleichladung der Kapazitäten der programmierbaren Kapazitätsfelder (3, 4).
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass in der Abtastphase das differenzielle Analogsignal einer ersten Teilmenge der Kapazitäten zugeführt wird und dass eine zweite Teilmenge der Kapazitäten mit einem differenziellen Referenzsignal beaufschlagt wird.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die Auswahl, welche Kapazitäten der ersten Teilmenge und wel- che Kapazitäten der zweiten Teilmenge zugeordnet sind, in Abhängigkeit einer vorgebbaren Dämpfung des differenziellen A- nalogsignals erfolgt.
22. Verfahren nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, dass die Kapazitäten wahlweise und unabhängig voneinander mit einem Anschluss des differenziellen Analogsignals, mit einem positiven Referenzsignalanschluss (VREFP) oder mit einem negativen Referenzsignalanschluss (VREFN) verbindbar sind.
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