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WO2007141865A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2007141865A1
WO2007141865A1 PCT/JP2006/311559 JP2006311559W WO2007141865A1 WO 2007141865 A1 WO2007141865 A1 WO 2007141865A1 JP 2006311559 W JP2006311559 W JP 2006311559W WO 2007141865 A1 WO2007141865 A1 WO 2007141865A1
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WO
WIPO (PCT)
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voltage
initialization
circuit
semiconductor device
common data
Prior art date
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Ceased
Application number
PCT/JP2006/311559
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English (en)
French (fr)
Inventor
Satoru Hanzawa
Nozomu Matsuzaki
Akira Kotabe
Naoki Kitai
Takahiro Morikawa
Kenzo Kurotsuchi
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Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
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Priority to JP2008520100A priority patent/JPWO2007141865A1/ja
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    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and relates to a memory device including a memory cell having an element force capable of having a difference in resistance value corresponding to memory information.
  • the present invention relates to a technique that is effective when applied to a storage device including a phase change memory using a memory cell that detects a resistance value difference based on the information and discriminates the information.
  • the memory element is made of a chalcogenide material (or phase change material) such as Ge—Sb—Te or Ag—In—Sb—Te containing at least antimony (Sb) and tellurium (Te). It is used as.
  • chalcogenide material such as Ge—Sb—Te or Ag—In—Sb—Te containing at least antimony (Sb) and tellurium (Te).
  • Sb antimony
  • Te tellurium
  • FIG. 2 is a diagram showing the relationship between the pulse width and temperature required for the phase change of the resistive memory element using the phase change material.
  • FIG. 3 shows an example of a typical structure of a resistive memory element using a phase change material.
  • 200 is an upper electrode made of tungsten or the like, and 201 is a phase to be a recording layer.
  • a change material 202 is a lower electrode formed in a columnar shape with tungsten or the like.
  • FIG. 4 shows a typical current (I) voltage (V) characteristic of a resistive memory element using a phase change material when measured in V, a so-called current sweep mode.
  • I current
  • V voltage
  • Patent Document 1 US Patent Application Publication No. 2005Z0052904
  • Non-Patent Document 1 "I'i'i'y, International 'Electron' Device 'Meeting, IEEE Power Electron Devices meeting, TE CHNICAL DIGEST", (USA), 2001 Year, p. 803— 806
  • FIG. 5 shows a typical structure of a phase change element using a tantalum oxide (Ta 2 O) adhesive layer.
  • Ta 2 O tantalum oxide
  • FIG. 5 the diffusion of Joule heat to the surroundings is suppressed by inserting a thin film layer 203 formed of acid-tantalum (Ta—O) between the phase change material 201 and the lower electrode 202. As a result, the rewriting current is reduced.
  • Ta—O acid-tantalum
  • FIG. 6 shows the current (I) voltage (in the initial state, immediately after the formation of the resistive memory element using the phase change material added with indium (In) and the tantalum oxide (Ta—O) film.
  • V Characteristics are shown.
  • a voltage is applied to the resistive memory element in the amorphous state, that is, the high resistance state
  • a slight current corresponding to the resistance value flows as shown in curve (a).
  • the threshold voltage VTHI just before the negative resistance characteristic is shown is higher than that in Fig.4.
  • the resistance memory element is reduced in resistance, its IV characteristic becomes the same as the conventional one shown in FIG.
  • the resistance value and the threshold voltage VTHI in the amorphous state are relatively lowered as compared with the initial state. Therefore, in the case of the structure shown in Fig. 5, it is necessary to initialize the memory element to have a low resistance after the wafer processing process.
  • the applied voltage force required to flow a large current is higher than the power supply voltage V DD (here, higher than the threshold voltage VTHI) as shown in FIG.
  • V DD the power supply voltage
  • VTHI threshold voltage
  • a power supply method is necessary.
  • an overcurrent flows, which may destroy the resistive memory element. That is, the resistance change rate becomes small, and in an extreme example, there is a possibility that the memory element is not used due to electrical insulation or short circuit.
  • An object of the present invention is to solve these problems. That is, the object of the present invention is to provide a highly reliable initial voltage that is higher than the power supply voltage VDD, reduces the resistance value of the memory element immediately after film formation by applying voltage, and prevents overcurrent flowing after low resistance. It is to realize the operation.
  • Patent Document 1 describes that initialization is performed by applying a high current after the manufacturing process, but its purpose is to suppress resistance variation at the time of setting. And issues are different. Patent Document 1 discloses a technique for reducing the initial resistance value of the phase change memory. Describes an initialization operation that applies a larger current to the resistive memory element immediately after film formation than in the reset operation to lower the resistance to the reset state value. When applied to the resistive memory element shown in FIG. 6, the above problem cannot be solved.
  • an initialization circuit is provided for the common data line, and a high voltage is applied to the common data line and the bit line.
  • the initialization circuit includes a bias circuit for this purpose and an initialization detection circuit that detects voltage changes of the common data line and the bit line. In the initialization operation, the common data line and the bit line are suddenly discharged by applying a high voltage only to the memory element in the cell selected by row (row) and column (column) to reduce the resistance value.
  • the initialization detection circuit detects this voltage change and stops the noise circuit, so that overcurrent application can be avoided.
  • a highly reliable initialization operation can be realized in a phase change memory.
  • FIG. 1 is a diagram showing a configuration example of a main circuit block of a phase change memory module included in a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 A diagram showing the relationship between the pulse width and temperature required for the phase change of a resistive element using a phase change material.
  • FIG. 3 is a cross-sectional view showing an example of a typical structure of a resistance element using a phase change material.
  • FIG. 4 is a diagram showing an example of a typical current-voltage characteristic of a resistance element using the phase change material shown in FIG.
  • FIG. 5 is a cross-sectional view showing an example of a typical structure of a phase change element to which a Ta 2 O adhesive layer is applied.
  • FIG. 6 is a diagram showing another example of typical current-voltage characteristics in the initial state of the resistance element using the phase change material shown in FIG.
  • FIG. 7 is a diagram showing an example of a detailed configuration of the phase change memory array and the peripheral circuit in FIG. 1 included in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 8 is a diagram showing an example of a timing diagram in the initialization operation of the phase change memory in FIG. 7.
  • FIG. 9 is a diagram showing another example of the detailed configuration of the phase change memory array and the peripheral circuit in FIG. 1 included in the semiconductor device according to the second embodiment of the present invention.
  • FIG. 10 is a diagram showing an example of a timing diagram in the initialization operation of the phase change memory of FIG. 9.
  • FIG. 11 is a diagram showing another example of a detailed configuration of the phase change memory module in FIG. 1 included in the semiconductor device according to the third embodiment of the present invention.
  • FIG. 12 is a diagram showing an example of a timing diagram in the initialization operation of the phase change memory of FIG. 11.
  • FIG. 13 is a diagram showing another example of the timing diagram of the phase change memory initialization operation in the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 14 is a diagram showing a configuration example of a main circuit block of a phase change memory module included in the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 15 is a diagram showing an example of a flowchart of a verify operation in the initialization operation of the phase change memory in FIG. 14.
  • FIG. 16 is a diagram showing another example of the configuration of the main circuit block of the phase change memory module included in the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 17 is a diagram showing a procedure of a writing method A in the semiconductor device manufacturing method according to the seventh embodiment of the present invention.
  • FIG. 18 is a diagram showing a relationship between a high temperature standing time and a resistance value in the method of manufacturing a semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 20 is a diagram showing a procedure of a writing method B in the method for manufacturing a semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 21 is a diagram showing a procedure of a writing method C in the semiconductor device manufacturing method according to the seventh embodiment of the present invention.
  • FIG. 22 is a diagram showing an application example of each writing method in the method of manufacturing a semiconductor device according to the seventh embodiment of the present invention.
  • each block in the embodiment are not particularly limited, but typically, a single semiconductor such as single crystal silicon is formed by a known semiconductor integrated circuit technology such as a CMOS (complementary MOS transistor). Formed on a substrate.
  • CMOS complementary MOS transistor
  • chalcogenide materials that exhibit phase change are produced in a hybrid manner with integrated circuit production technology.
  • FIG. 1 shows a configuration example of a main block of the memory module MMDL according to the first embodiment of the present invention.
  • the memory array MCA is simplified, and one memory cell MC is shown as a representative.
  • the word driver string WDA, multiplexer MUX, sense amplifier SA, and rewrite circuit PRGM necessary for the operation of the memory array MCA are also shown at the same time.
  • the memory module MMDL is composed of a MOS transistor that operates with a power supply voltage VDD (for example, 1.5 V). In other words, it is the same as a MOS transistor used for a logic circuit module in a system “on” chip (SoC).
  • the power supply circuit VGEN steps down the power supply voltage V DD to a reset voltage VRST (eg, 1.3 V to 1.5 V) and a set voltage VSET (eg, 1.0 V), and outputs the voltage to the rewrite circuit PRGM.
  • a reset voltage VRST eg, 1.3 V to 1.5 V
  • VSET set voltage
  • the initialization circuit ICKT is arranged together with the sense amplifier and the rewrite circuit arranged for each of the plurality of bit lines, and the common data lines CDL and
  • the bit line BL is characterized by supplying a high voltage. This high voltage is input to the power supply voltage VDD pin as in the so-called withstand voltage test, and is higher than the threshold voltage VTHI described in Fig. 6.
  • the level is higher than the normal operation.
  • the power supply voltage VDD is indicated as the initialization voltage VINTL. Since the initialization operation is performed only once before the semiconductor device is shipped, the MOS transistor is not destroyed even if a voltage higher than the normal operation is applied.
  • the initialization circuit ICKT is controlled by a plurality of test signals.
  • Figure 1 shows an example where the precharge start signal TPCB and the initialization start signal TINTL are controlled. These test signals are generated in the control logic circuit CLGC according to the value of the command signal group CMD and the test 'mode' register TMREG.
  • FIG. 7 shows a specific example of the configuration of the memory module MMDL shown in FIG.
  • the memory array MCA has a configuration having m ⁇ n-bit memory cells MCI 1 to MCmn arranged at the intersections of the word lines WL1 to WLm and the bit lines BL1 to BLn.
  • the elements constituting the memory cells MCl 1 to MCmn are a memory element RQ having a variable resistance made of a selection transistor MQ and a chalcogenide material, and are inserted between the bit lines BLl to BLn and the ground voltage VSS terminal.
  • the bit line force is connected to the ground voltage VSS pin in the direction of the storage element RQ and the selection transistor MQ.
  • the bias effect can be avoided. Therefore, there is an advantage that a large current can flow even in a reset operation that requires a large Joule heat.
  • Word lines WLl to WLm are driven by corresponding word drivers WD1 to WDm in word driver column WDA.
  • the multiplexer MUX is arranged between the bit lines BL1 to: BLn and the common data line CDL, and includes a column selection switch string CSWA and a discharge circuit DCCKT.
  • the column selection switch row CSWA is composed of CMOS transmission gates CSWll to CSWln arranged between each of the bit lines BLl to BLn and the common data line CDL. Each of the CMOS transmission gates CSWl 1 to CSWln is not shown in FIG.
  • the discharge circuit DCCKT is composed of NMOS transistors ⁇ 11 to ⁇ 1 ⁇ that are arranged between each of the bit lines BLl to BLn and the common data line CDL. Each of ⁇ BLn is driven to ground voltage VSS.
  • the rewrite circuit PRGM includes a reset circuit RCKT and a set circuit SCKT.
  • the reset circuit RCKT is composed of a PMOS transistor MP101 inserted between the power supply line of the reset voltage VRST and the common data line CDL.
  • the reset signal RSTB is connected to the gate electrode of the transistor MP101. In the reset operation, the reset signal RSTB, which is at the power supply voltage VDD, is driven to the ground voltage VSS, whereby the transistor MP101 is turned on, and current is applied to the storage element RQ in the selected memory cell.
  • the set circuit SCKT is configured by a PMOS transistor MP111 inserted between the power supply line of the set voltage VSET and the common data line CDL.
  • the set signal SETB is connected to the gate electrode of the transistor MP111.
  • the reset signal SETB which is the power supply voltage VDD, is driven to the ground voltage VSS, whereby the transistor MP111 is turned on, and current is applied to the storage element RQ in the selected memory cell.
  • the initialization circuit ICKT includes an initialization detection circuit IDCT and a bias circuit VBC KT.
  • the bias circuit VBCKT includes PMOS transistors MP121 and MP122 and NAND circuits ND120 and ND121 inserted in parallel between the power supply line of the initialization voltage VINTL and the common data line CDL.
  • the transistor MP122 becomes conductive when the precharge activation signal TPCB is driven to the ground voltage VSS, and drives the common data line CDL and the selected bit line to the initialization voltage VINTL.
  • the transistor MP121 is used to apply a DC current to the storage element in the selected memory cell in the initialization operation. It is.
  • the on-resistance of the transistor MPl 21 is the voltage or voltage of the common data line CDL and the bit line when the memory element in the memory cell is reduced in resistance.
  • the logic threshold voltage of the inverter circuit IV131 in the IDCT Designed to be lower than VTL!
  • the NAND circuits ND120 and ND121 are used for controlling the transistor MP121 together with the above-described initialization detection circuit IDCT. That is, the NAND circuits ND120 and ND121 are connected in cascade with each other, and the voltage corresponding to the output node SNB of the initialization detection circuit IDCT when the initialization start signal TINTL is driven to the power supply voltage VDD in the initialization operation. Then, the control signal PB1 is driven to control the transistor MP121. In a state other than the initialization operation, the initialization start signal TINTL is held at the ground voltage VSS, so that the transistor MP121 is cut off by driving the node N1 and the control signal PB1 to the power supply voltage VDD.
  • FIG. 8 shows an operation waveform of the initialization circuit shown in FIG.
  • the initialization voltage VINTL for example, 2.OV
  • the normal operation value for example, 1.5V
  • the column selection signal pair (YS1T, YS1B) is activated to connect the bit line BL1 and the initialization circuit ICKT.
  • the precharge start signal TPCB at the initialization voltage VINTL is driven to the ground voltage VSS for a short period of time, thereby turning on the transistor MP122 and setting the common data line CDL and the bit line BL1 to the initialization voltage VINTL. To drive.
  • the node SNB at the initialization voltage VINTL is driven to the ground voltage VSS.
  • the control signal PB1 having the initialization voltage VINTL is driven by the ground voltage V SS.
  • the transistor MP121 is turned on.
  • the precharge start signal TPCB that reaches V to the ground voltage VSS to the initialization voltage VINTL it becomes the ground voltage VSS, and the word line WL1 is driven to the initialization voltage VINTL.
  • the initialization voltage VINTL is applied to the memory element RQ in the memory cell MCI 1.
  • the bit line BL1 and the common data line CDL are discharged and settle to the intermediate voltage. This transient response time is different for each memory element.
  • the intermediate voltage is designed to be lower than the logic threshold voltage VTL of the inverter circuit IV131 in the initialization detection circuit IDCT.
  • an initialization circuit ICKT is provided between the power supply voltage V DD (VINTL) terminal and the memory array MCA as shown in FIG.
  • VINTL power supply voltage
  • the reset voltage and the initialization voltage VINTL higher than the set voltage are applied to the memory element RQ in the memory cell MC, so that The resistance value can be lowered.
  • the initialization circuit ICKT is provided with an initialization detection circuit IDCT and a bias circuit VBCKT as shown in FIG. 7, and the initialization detection circuit IDCT is a common data. It senses the voltage change of the line CDL and the bit lines BLl to BLn, deactivates the bias circuit VBCKT, and interrupts the current path between the power supply voltage VDD terminal and the memory array MCA. With such a configuration and operation, it is possible to prevent a large current from flowing into the storage element RQ whose resistance has been reduced during the initialization operation, and to prevent deterioration of the storage element RQ characteristics. Such an effect is particularly effective when the initialization voltage VINTL is higher than the power supply voltage VDD in normal operation, and a highly reliable initialization operation can be realized in the phase change memory.
  • the initialization detection circuit IDCT is a common data. It senses the voltage change of the line CDL and the bit lines BLl to BLn, deactivates the bias circuit VBCKT, and interrupts the current path between the power supply voltage
  • FIG. 9 shows a specific example of the memory array and the peripheral circuit according to the second embodiment of the present invention, and shows a configuration having n ⁇ m bit memory cells as in FIG.
  • the initialization circuit ICKT has an initialization detection circuit IDCT and a bias circuit VBCKT.
  • the initialization detection circuit IDCT is characterized in that it senses a voltage change of the node SNT in the bias circuit VBCKT. The following explanation focuses on this point.
  • the bias circuit VBCKT includes PMOS transistors MP121 and MP123, an NMOS transistor MN121, a NAND circuit ND121, and inverter circuits IV121 and IV122.
  • the transistor MP121 and the NAND circuit ND121 are the same as those in FIG.
  • One end of the source or drain electrode of the transistor MP121 is connected to one end of the source or drain electrode of the newly added transistor MP123 at the node SNT described above, and the initialization voltage VINTL terminal and the common data line A current path is formed with CDL.
  • a precharge activation signal TPCB is connected to the gate electrode of the transistor MP123.
  • One input terminal of the NAND circuit ND121 is connected to the output terminal of the inverter circuit IV121 replaced with the NAND circuit ND 120 in FIG.
  • a transistor MN121 is inserted between the node SNT and the ground voltage VSS pin.
  • a signal obtained by inverting the initialization start signal TINTL by the inverter circuit IV122 is connected to the gate electrode of the transistor MN121.
  • the initialization detection circuit IDCT includes an NMOS transistor MN 131 in addition to the inverter circuit IV131 similar to that in FIG.
  • the transistor MN 131 is inserted between the node SNT and the ground voltage V SS terminal, and the output terminal of the inverter circuit IV 131 is connected to the gate electrode. That is, by forming a positive feedback circuit between the node SNT and the node SNB, the sensing time of the initialization circuit ICKT can be shortened. Sense time reduction As shown in FIG. 9, since the diffusion capacity of the transistor connected to the node SNT is smaller than that of the common data line CDL, it is suitable for high-speed sensing.
  • FIG. 10 shows operation waveforms of the initialization circuit shown in FIG.
  • the power supply voltage VDD is controlled to the initialization voltage VINTL (for example, 2.OV) higher than the normal operation value (for example, 1.5V). Therefore, the high voltage level of the voltage waveform at each node is indicated as the initialization voltage VINTL.
  • VINTL for example, 2.OV
  • the normal operation value for example, 1.5V
  • the column selection signal pair (YS1T, YS1B) is activated to connect the bit line BL1 and the initialization circuit ICKT.
  • the precharge start signal TPCB that becomes the initialization voltage VINTL is short-term.
  • the transistor MP123 is turned on, and the node SNT is driven to the initialization voltage VINTL.
  • the node SNB and the control signal P B1 at the initialization voltage VINTL are driven to the ground voltage VSS, and the transistor MP121 is turned on, whereby the selected bit line BL1 is driven to the initialization voltage VINTL.
  • the word line WL1 at the ground voltage VSS is driven to the initialization voltage VINTL, and the initialization voltage VINTL is applied to the storage element RQ in the memory cell MC11.
  • the initialization voltage VINTL is applied to the storage element RQ for a sufficient time.
  • Such an operation can promote low resistance of the memory element RQ.
  • the precharge start signal TPCB which becomes the ground voltage VSS, is driven to the initialization voltage VINTL, the bit line BL1 and the node SNT are largely discharged.
  • the initialization start signal TINTL and the word line WL1 at the initialization voltage VINTL are driven to the ground voltage VSS, the column selection signal pair (YS1T, YS1B) is deactivated, and the standby state is restored. .
  • the cutoff timing of transistor MP121 in the initialization operation is earlier than in the case of FIG.
  • the transistor MP121 can be cut off by detecting the bit line voltage drop. Therefore, it is possible to prevent the storage element RQ from deteriorating by avoiding a large current continuously flowing into the storage element RQ.
  • Such an effect is particularly effective when the initialization voltage VINTL is higher than the power supply voltage VDD in normal operation or when the transient response of the low resistance is greatly different between elements. Therefore, a highly reliable and reliable initialization operation can be realized in the phase change memory.
  • FIG. 11 shows a specific example of the memory array and the peripheral circuit according to the third embodiment of the present invention, and shows a configuration having n ⁇ m bit memory cells as in FIG.
  • the initialization circuit ICKT has an initialization detection circuit IDCT and a bias circuit VBCKT.
  • the rewrite circuit PRGM is provided with a new set control circuit SCTL, which applies the set voltage VSET to the storage element RQ following the initialization voltage VINTL by the set signal ISET generated by the bias circuit VBCKT.
  • the set voltage VSET is generated by the control logic circuit CLGC shown in FIG. 1 so that the voltage operation (for example, 1.OV) is lower than the power supply voltage VDD in the normal operation even in the initialization operation.
  • Trimming signal group Generated by the power supply circuit VGEN using TRSIG! [0052]
  • NOR circuit NR121 is newly added to bias circuit VBCKT in initialization circuit ICKT.
  • the output signal of inverter circuits IV121 and IV122 is input to the input terminal, and the output terminal is used as the set signal ISET.
  • the set control circuit SCTL newly added to the rewrite circuit is inserted between the set signal SETB terminal and the gate electrode of the transistor MP111 in the set circuit SCKT.
  • This set control circuit SCTL is composed of an inverter circuit IV111 and a NOR circuit NR111.
  • the input signal of the NOR circuit NR111 receives the signal SET obtained by inverting the set signal SETB by the inverter circuit IV111 and the set signal ISET described above.
  • the output terminal of NOR circuit NR1 11 is connected to the gate electrode of transistor MP111 in set circuit SCKT with node PB2.
  • FIG. 12 shows operation waveforms of the initialization circuit shown in FIG.
  • the initialization voltage VINTL for example, 2.0 V
  • a normal operation value for example, 1.5 V
  • the high voltage level of the voltage waveform at each node is shown as the initialization voltage VINTL.
  • the set signal SET is held at the ground voltage VSS.
  • the set signal ISET having the ground voltage VSS becomes the initialization voltage VINTL and the initialization voltage VINTL.
  • the control signal PB2 is driven to the ground voltage VSS, the transistor MP111 is turned on and the selected bit line BL1 is charged.
  • the transistor MP123 is turned on by driving the precharge activation signal TPCB at the initialization voltage VINTL by the ground voltage V SS.
  • the initialization voltage VI NTL power supply line and the set voltage VSET power supply line are short-circuited, but immediately after that the set signal ISET that is at the initialization voltage VINTL is the ground voltage VSS and the control signal PB2 that is at the ground voltage VSS Are driven to the initialization voltage VINTL, so that the transistor MP111 is cut off, so that the through current is blocked in a short period of time, and the selected bit line BL1 is driven to the initialization voltage VINTL.
  • the set signal ISET which has the initialization voltage VINTL, becomes the ground voltage VSS and the ground voltage VSS. Since the signal PB2 is driven to the initialization voltage VINTL, the transistor MP111 is cut off and returns to the standby state.
  • the set voltage VSET can be applied immediately after the resistance of the memory element RQ immediately after film formation is reduced.
  • the transient response of the low resistance is different among the elements, and therefore the force that causes variations in the Joule heat generation time in the initialization operation. It is possible to generate Joule heat necessary for conversion.
  • the initialization circuit ICKT may be based on the circuit configuration as shown in FIG. 7 of the first embodiment.
  • FIG. 13 shows another example of the timing diagram of the initialization operation of the phase change memory in the semiconductor device according to the fourth embodiment of the present invention.
  • a feature of this timing diagram is that the initialization operation is continuously performed several times for the same memory cell.
  • the initialization operation described in the third embodiment is performed twice. Note that the number of initialization operations is not limited to this.
  • the first initialization operation the low resistance of the memory element RQ does not occur, and the selected bit line BL1 is substantially held at the initialization voltage VINTL.
  • the second initialization operation the low resistance of the memory element RQ is generated, and the selected bit line BL1 is discharged. Then, the set voltage VSET is applied to the memory element RQ!
  • Such an operation is particularly effective when the transient response of the initialization operation with respect to the memory element immediately after film formation varies greatly between elements, and there is an element with low sensitivity. That is, a more reliable and reliable initialization operation can be realized in the phase change memory.
  • FIG. 13 it is assumed that a low resistance defect of the memory element RQ occurs in the second initialization operation. However, there may be a case where the resistance is lowered in the first initialization operation. In this case, in the second initialization operation, immediately after the word line WL1 is activated, the selected bit line BL1 and the node SNT are discharged, and the set voltage VSET is applied to the storage element. Since the set voltage VSET is a voltage used in normal rewrite operation that is lower than the initialization voltage VINTL, no overcurrent flows through the memory element RQ.
  • the initialization operation described in the first to third embodiments is performed particularly when the same element is continuously initialized a plurality of times. It is valid.
  • the fifth embodiment another configuration example and initialization operation of the phase change memory module will be described.
  • the feature of the fifth embodiment is that a so-called verify operation is performed when the initialization operation is continuously performed on the same memory cell.
  • FIG. 14 shows another configuration example of the main block in the phase change memory module according to the fifth embodiment of the present invention.
  • the difference from the configuration example in Fig. 1 is that a verify circuit VRCK T is provided and the initialization circuit ICKT is controlled by performing a logical operation of the initialization start signal TINTL and precharge start signal TPCB and the sense amplifier SA output. It is in.
  • circuit blocks related to the control logic circuit CLGC are omitted for simplicity of explanation.
  • the resistance of the memory element RQ does not decrease due to the initialization operation (and the set operation) and the resistance state is as high as the reset resistor, the subsequent read operation It is assumed that the sense amplifier SA outputs a logical value “0”.
  • the sense amplifier SA will not be able to Assume that "1" is output.
  • the verify circuit VRCKT includes a latch circuit LACKT, inverter circuits IV401, IV402, IV403, NAND circuit ND401, and NOR circuit NR401.
  • the latch circuit LACK T is connected to the output terminal of the sense amplifier SA, and temporarily stores a value corresponding to storage information (here, the state of the storage element RQ).
  • the NOR circuit NR401 receives the precharge activation signal TPCB and the output signal of the latch circuit LACKT at its input terminals. A signal obtained by inverting the output signal by the inverter circuit IV401 is used as a new precharge activation signal ITPCB.
  • the NAND circuit ND401 receives at its input terminals an initialization start signal TINTL and a signal obtained by inverting the latch circuit LACKT by the inverter circuit IV402. Then, a signal obtained by inverting the output signal by the inverter circuit IV403 is set as a new initialization start signal ITINTL.
  • the initialization operation is performed.
  • the sense amplifier SA outputs the logical value “0” as described above. Therefore, the same signals as the precharge activation signal TPCB and initialization activation signal TINTL in the subsequent initialization operation are transferred to the precharge activation signal ITPCB and the initialization activation signal ITINTL, and the initialization circuit ICKT is activated. Thus, the initialization operation is repeated.
  • FIG. 15 shows an example of a flowchart of the verify operation in the initialization operation of the phase change memory of FIG.
  • N is a natural number indicating the maximum number of times the verify operation is repeated.
  • the low-resistance state is determined in the set state because the high-resistance state and the reset state cannot be distinguished in the reset state. is there.
  • FIG. 16 shows another example of the configuration of the main circuit block of the phase change memory module included in the semiconductor device according to the fifth embodiment of the present invention.
  • the semiconductor device of the fifth embodiment is controlled by the CPU, and depends on the precharge start signal TPC B and the initialization start signal TINTL force command signal group CMD and the value of the test 'mode' register TMR EG. Generated by the control logic circuit CLGC.
  • the CPU further receives the output signal of the sense amplifier from the IZO circuit block IZO BLK via the output data line DO. With this configuration, the CPU can recognize whether or not the power has been initialized.
  • the memory module is configured by a MOS transistor that operates with a power supply voltage VDD (for example, 1.5 V).
  • VDD power supply voltage
  • the configuration of the memory module is not limited to this, and a high voltage MOS having a thick gate oxide film as used in an input / output (IZO) circuit can be applied.
  • a boosted voltage VPP (for example, about 3.3V) higher than the power supply voltage VDD can be applied to the gate electrode of the selection transistor in the memory cell.
  • the reset current can be increased, and a reliable rewrite operation becomes possible.
  • a booster circuit for generating this boosted voltage VPP is also provided. If it is provided in the memory module, the boost voltage VPP can be applied to the memory element in the memory cell via the bit line without entering the high withstand voltage test mode, so that the initialization operation can be performed easily. Can do. Even in such an initialization operation, if the embodiment described so far is used, it is possible to avoid applying a high voltage (in this case, the boosted voltage VPP) to the memory cell after low resistance for a long time. Since deterioration of element characteristics can be prevented, highly reliable and reliable initialization operation can be realized in phase change memory.
  • the LSI is sealed in a package, and then bonded onto the mounting substrate using solder.
  • the processing temperature when soldering is added to the solder (hereinafter referred to as the post-process) is 200 ° C or higher, but the information retention characteristics of the phase change memory keep information retained in these processing environments. Is difficult. However, it is very important from the practical point of view of LSI to provide an area for storing information in advance. The writing method described below can be an effective means for solving this problem.
  • FIG. 17 shows the procedure of the writing method A in the semiconductor device manufacturing method according to the seventh embodiment.
  • the writing method A is a method in which the bit to be set in the reset state is left in the initial resistance (high resistance state), and only the bit to be set is applied with the initialization signal to make it low resistance.
  • the inventors have found that at the above-mentioned temperature of about 200 ° C., the bit in the initial high resistance state does not show any resistance change. Therefore, if writing to the boot area or the like is performed in advance before the post-process using the write method A of Embodiment 7, information is retained without being lost even after the post-process heat treatment.
  • Figure 17 shows this procedure.
  • FIG. 18 shows the relationship between the high temperature standing time and the resistance value in the seventh embodiment of the present invention.
  • FIG. 19 and FIG. 19 are diagrams showing the relationship between the number of rewrites and the resistance value.
  • Fig. 18 it was discovered that when a Ta oxide film was provided on the base of the In—Ge—Sb—Te film, the electrical resistance that would normally decrease when the temperature was maintained was increased. This phenomenon occurs when (a) reset writing (creating a high resistance state) is performed at low voltage Z and low current, (b) high voltage 'current is generated even when the resistance increases due to high temperature. When applied, the resistance is lowered and rewriting at a lower voltage becomes possible again. Figure 18 and Figure 19 show this situation.
  • FIG. 20 shows the procedure of write method B in the method of manufacturing a semiconductor device according to the seventh embodiment.
  • the memory cells are sequentially selected, an initialization pulse is applied, and this is repeated until all memory cells are set.
  • initialization of all memory cells that is, set processing by the initialization pulse is completed, a memory cell to be reset in the heat-resistant region is selected, and is reset at a low voltage used for normal rewriting.
  • all desired cells in the heat resistant region are set, writing is complete.
  • FIG. 21 shows a writing method in the semiconductor device manufacturing method according to the seventh embodiment. Show the procedure. First, after the heat treatment in the post process, the cell in the reset state is rewritten to the set state. Select the target cell and give a higher voltage and longer pulse (for example, several milliseconds to 1 second at 2.5 V) than the voltage pulse used for normal rewriting (for example, 1.5 V for 1 microsecond). And set processing. Since the memory cell in the reset state after heat treatment is in almost the same state as before the initialization, the high voltage / long-time noise that can be obtained here can be the initialization pulse.
  • the normal low voltage' short pulse 1.5V, 100 nanoseconds
  • the rewriting method C is completed. In this way, it is possible to electrically rewrite the information in the phase change memory even after the heat treatment in the post process.
  • FIG. 22 shows locations where the above writing methods A and B and rewriting method C are performed.
  • write by writing method A or writing method B before bonding to the card substrate In the case of an IC card, write by writing method A or writing method B before bonding to the card substrate.
  • write in writing method A or writing method B in the wafer inspection process divide it into force chips, and enclose it in a package. Alternatively, after inspection, the chip is divided and packaged, and then written by writing method A or writing method B before soldering to the circuit board.
  • a high voltage is applied to the memory element immediately after film formation to reduce the resistance value, and a high current flows into the low resistance memory element by minimizing the high voltage application time. Therefore, it is useful for realizing a highly reliable initialization operation that suppresses deterioration of device characteristics in a phase change memory.

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Abstract

　可変抵抗による記憶素子ＲＱと選択トランジスタＭＱとを用いたメモリセルＭＣで構成されるメモリアレイＭＣＡにおいて、電源電圧ＶＤＤよりも高い電圧を印加して製膜直後の記憶素子ＲＱの抵抗値を下げることが課題である。この課題を解決するために、共通データ線ＣＤＬに初期化回路ＩＣＫＴを設け、共通データ線ＣＤＬとビット線ＢＬに高電圧を印加する。初期化回路ＩＣＫＴは、バイアス回路ＶＢＣＫＴと、共通データ線ＣＤＬ及びビット線ＢＬの電圧変化を検知する初期化検出回路ＩＤＣＴとを有する。初期化動作において、選択されたセル内の記憶素子にのみ高電圧が印加されて抵抗値が低下することにより、共通データ線ＣＤＬ及びビット線ＢＬが急激に放電される。初期化検出回路ＩＤＣＴが、この電圧変化を検知して、バイアス回路ＶＢＣＫＴを停止することにより、低抵抗化後に流れる過電流を阻止し、高信頼な初期化動作を実現することができる。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に関し、記憶情報に対応して抵抗値に 差ができる素子力も成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状 態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を弁別す るメモリセルを用いた相変化メモリを含む記憶装置に適用して有効な技術に関する。 背景技術
[0002] 本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置において は、以下の技術が考えられる。
[0003] 記憶素子は、少なくともアンチモン（Sb)とテルル (Te)を含む Ge— Sb—Te系、 Ag — In— Sb—Te系などのカルコゲナイド材料 (または、相変化材料)を記録層の材料 として用いている。カルコゲナイド材料を用いた相変化メモリの特性は、例えば、非特 許文献 1で述べられている。
[0004] 図 2は、相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度と の関係を示す図である。この記憶素子に記憶情報' 0'を書き込む場合、図 2に示す ように、素子をカルコゲナイド材料の融点 Ta以上に熱して力も急冷するようなリセット パルスを印加する。リセットパルスを短くして与える全エネルギーを小さくし、冷却時 間 tlを短ぐ例えば約 Insに設定することにより、カルコゲナイド材料は高抵抗のァモ ルファス (非晶質)状態となる。
[0005] 逆に、記憶情報' 1 'を書き込む場合、記憶素子を融点 Taよりも低ぐガラス転移点 と同じかそれよりも高い結晶化温度 Txより高い温度領域に保つようなセットパルスを 印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要 する時間 t2はカルコゲナイド材料の組成によって異なる。図 2に示した素子の温度は 、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。
[0006] 図 3は、相変化材料を用いた抵抗性記憶素子の典型的な構造の例を示して ヽる。
図 3において、 200はタングステンなどで形成した上部電極、 201は記録層となる相 変化材料、 202はタングステンなどで柱状に形成した下部電極である。電極 200と電 極 202間に、前述したジュール熱を発生するような電気パルスを印加することによつ て、相変化領域 PCRの結晶状態が制御される。
[0007] 図 4は、 V、わゆる電流掃引モードで測定した場合の、相変化材料を用いた抵抗性 記憶素子の典型的な電流 (I) 電圧 (V)特性を示している。非晶質状態、すなわち 高抵抗状態にある抵抗性記憶素子に電圧を印加すると、曲線 (a)に示すように抵抗 値に応じた僅かな電流が流れる。ところが、印加電圧がしきい電圧 VTHを越えると、 抵抗性記憶素子の抵抗値が急激に低下して、曲線 (b)に示すようにいわゆる負性抵 抗特性を示す。この後、図 2で述べたように瞬時に印加電圧を下げれば非晶質状態 、すなわち高抵抗状態となる。
[0008] 一方、さらに印加電圧を上げると、曲線 (c)に示すように抵抗値に応じた大電流が 流れる。この過程におけるジュール熱により、抵抗性記憶素子は結晶化する。したが つて、結晶化した抵抗性記憶素子に流れる電流は、印加電圧を下げると曲線 (c)を 迪つて減少する。読出し動作は、読出し電圧 VRを印加して流れる電流 1 (0)または 1 ( 1)を弁別することによって行う。この読出し電圧 VRは、前述のしきい電圧 VTHよりも 低い電圧であるので、記憶情報は保持される。
特許文献 1：米国特許出願公開第 2005Z0052904号明細書
非特許文献 1 :「アイ'ィー 'ィ一'ィー、インターナショナル'エレクトロン'デバイス'ミー ティング、テク-力ノレ'ダイジェスト（IEEE International Electron Devices meeting, TE CHNICAL DIGEST)」、（米国）、 2001年、 p. 803— 806
発明の開示
発明が解決しょうとする課題
[0009] ところで、前記のような相変化メモリの技術について、本発明者が検討した結果、以 下のようなことが明ら力となった。
[0010] まず、相変化メモリのリテンション特性 (高温でも抵抗を保持できる程度）と書き換え 電流について検討した。その結果、 In添加量を適正に制御することにより相変化材 料の活性化エネルギーが上昇し、リテンション特性が向上することが分力つた。
[0011] 図 5に、酸化タンタル (Ta O)接着層を適用した相変化素子の典型的な構造を示 す。図 5に示すように、相変化材料 201と下部電極 202との間に酸ィ匕タンタル (Ta— O)で形成した薄膜層 203を挿入することによりジュール熱の周囲への拡散が抑制さ れて、書き換え電流が低減されることが分力つた。一方で、図 5の構造の場合、製膜 直後（ウェハ処理工程後）の素子の抵抗値が、従来の構造よりも高 、ことが分力つた
[0012] 図 6は、インジウム (In)を添加した相変化材料と酸ィ匕タンタル (Ta— O)膜を用いた 抵抗性記憶素子の製膜直後、すなわち初期状態の電流 (I) 電圧 (V)特性を示し ている。図 4と同様に、非晶質状態、すなわち高抵抗状態にある抵抗性記憶素子に 電圧を印加すると、曲線 (a)に示すように抵抗値に応じた僅かな電流が流れる。しか し、抵抗値が高いために、その電流値は図 4よりも小さい。また、負性抵抗特性を示 す直前のしきい電圧 VTHIが図 4よりも高い。抵抗性記憶素子をー且低抵抗化すると 、その I V特性は、図 4に示したような従来と同じものとなる。すなわち、非晶質状態 の抵抗値としきい電圧 VTHIは、初期状態と比べて相対的に低下する。そこで、図 5 の構造の場合、ウェハ処理工程後に記憶素子を低抵抗化する初期化が必要となつ てくる。
[0013] しかし、大きな電流を流すために必要な印加電圧力 図 6に示すように電源電圧 V DDよりも高い電圧（ここでは、しきい電圧 VTHIよりさらに高い電圧）である場合、新 たな給電方法が必要である。また、印加電圧一定下で素子が低抵抗化すると、過電 流が流れるために、抵抗性記憶素子が破壊されるおそれがある。すなわち、抵抗変 化率が小さくなり、極端な例では、電気的に絶縁または短絡されて、記憶素子の用を 為さなくなるおそれがある。
[0014] 本発明の課題は、これらの問題を解決することである。すなわち、本発明の目的は 、電源電圧 VDDよりも高 、電圧を印カロして製膜直後の記憶素子の抵抗値を下げると 共に、低抵抗ィ匕後に流れる過電流を阻止する高信頼な初期化動作を実現することに ある。
[0015] なお、特許文献 1には、製造工程後に、高電流を印加して初期化することが記載さ れているが、その目的は、セット時の抵抗ばらつきを抑えることにあり、本発明と課題 が異なる。また、特許文献 1には、相変化メモリの初期状態の抵抗値を低減する手法 が記載され、製膜直後の抵抗性記憶素子にリセット動作時よりも大きな電流を印加し て、抵抗をリセット状態の値にまで下げる初期化動作が述べられているが、この手法 を図 5及び図 6に示した抵抗性記憶素子に適用する場合、上記の課題が解決できな い。
[0016] 本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図 面から明らかになるであろう。
課題を解決するための手段
[0017] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0018] すなわち、相変化メモリを有する半導体装置において、共通データ線に初期化回 路を設け、この共通データ線とビット線に高電圧を印加する。初期化回路は、このた めのバイアス回路と、共通データ線及びビット線の電圧変化を検知する初期化検出 回路とを有する。初期化動作において、ロウ (行)及びカラム (列)で選択されたセル 内の記憶素子にのみ高電圧が印加されて抵抗値が低下することにより、共通データ 線及びビット線が急激に放電される。初期化検出回路が、この電圧変化を検知して、 ノ ィァス回路を停止することにより、過電流印加を回避することができる。
発明の効果
[0019] 本発明によれば、相変化メモリにおいて、高信頼な初期化動作を実現することがで きる。
図面の簡単な説明
[0020] [図 1]本発明の実施の形態 1による半導体装置において、それに含まれる相変化メモ リモジュールの要部回路ブロックの構成例を示す図である。
[図 2]相変化材料を用いた抵抗素子の相変化に必要なパルス幅と温度との関係を示 す図である。
[図 3]相変化材料を用いた抵抗素子の典型的な構造の例を示す断面図である。
[図 4]図 3に示した相変化材料を用いた抵抗素子の典型的な電流 電圧特性の例を 示す図である。
[図 5]Ta O接着層を適用した相変化素子の典型的な構造の例を示す断面図であ る。
圆 6]図 5に示した相変化材料を用いた抵抗素子の初期状態における典型的な電流 電圧特性の別の例を示す図である。
[図 7]本発明の実施の形態 1による半導体装置において、それに含まれる図 1におけ る相変化メモリアレイ及び周辺回路の詳細な構成の例を示す図である。
[図 8]図 7の相変化メモリの初期化動作におけるタイミングダイアグラムの例を示す図 である。
[図 9]本発明の実施の形態 2による半導体装置において、それに含まれる図 1におけ る相変化メモリアレイ及び周辺回路の詳細な構成の別の例を示す図である。
[図 10]図 9の相変化メモリの初期化動作におけるタイミングダイアグラムの例を示す図 である。
[図 11]本発明の実施の形態 3による半導体装置において、それに含まれる図 1にお ける相変ィヒメモリモジュールの詳細な構成の別の例を示す図である。
[図 12]図 11の相変化メモリの初期化動作におけるタイミングダイアグラムの例を示す 図である。
圆 13]本発明の実施の形態 4による半導体装置において、相変化メモリの初期化動 作のタイミングダイアグラムの別の例を示す図である。
圆 14]本発明の実施の形態 5による半導体装置において、それに含まれる相変化メ モリモジュールの要部回路ブロックの構成例を示す図である。
[図 15]図 14の相変ィ匕メモリの初期化動作におけるベリファイ動作のフローチャートの 例を示す図である。
圆 16]本発明の実施の形態 5による半導体装置において、それに含まれる相変化メ モリモジュールの要部回路ブロックの構成の別の例を示す図である。
[図 17]本発明の実施の形態 7による半導体装置の製造方法において、書き込み方法 Aの手順を示す図である。
圆 18]本発明の実施の形態 7による半導体装置の製造方法において、高温放置時 間と抵抗値の関係を示す図である。
圆 19]本発明の実施の形態 7による半導体装置の製造方法において、書き換え回数 と抵抗値の関係を示す図である。
[図 20]本発明の実施の形態 7による半導体装置の製造方法において、書き込み方法 Bの手順を示す図である。
[図 21]本発明の実施の形態 7による半導体装置の製造方法において、書き込み方法 Cの手順を示す図である。
[図 22]本発明の実施の形態 7による半導体装置の製造方法において、各書き込み方 法の適用例を示す図である。
発明を実施するための最良の形態
[0021] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一部材には原則として同一の符号を付し、その 繰り返しの説明は省略する。また、実施例の各ブロックを構成する回路素子は、特に 制限されないが、典型的には公知の CMOS (相補型 MOSトランジスタ）等の半導体 集積回路技術によって、単結晶シリコンのような 1個の半導体基板上に形成される。 さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドし て作成される。
[0022] (実施の形態 1)
図 1は、本発明の実施の形態 1によるメモリモジュール MMDLの要部ブロックの構 成例を示している。図 1では、メモリアレイ MCAが簡略化されており、一つのメモリセ ル MCが代表として示されている。また、メモリアレイ MCAの動作に必要なワードドラ ィバ列 WDA、マルチプレクサ MUX、センスアンプ SA、書き換え回路 PRGMも同時 に示されている。
[0023] 本メモリモジュール MMDLは、電源電圧 VDD (例えば 1. 5V)動作の MOSトラン ジスタで構成される。すなわち、システム'オン'チップ（SoC)における論理回路モジ ユールに用いられる MOSトランジスタと同じである。電源回路 VGENは、電源電圧 V DDをリセット電圧 VRST (例えば 1. 3V〜1. 5V)およびセット電圧 VSET (例えば 1 . 0V)に降圧して、前述の書き換え回路 PRGMに出力する。
[0024] この構成では、さらに、複数のビット線毎に配置されたセンスアンプと書き換え回路 と共に初期化回路 ICKTを配置し、初期化回路 ICKTを介して共通データ線 CDL及 びビット線 BLに高電圧を給電する点に特徴がある。この高電圧は、いわゆる耐圧試 験時と同様に電源電圧 VDD端子力 入力されるものであり、図 6で述べたしきい電 圧 VTHIよりも高!、電圧である。
[0025] 以下の説明では、製膜直後（ウェハ処理工程後）の記憶素子の低抵抗化、すなわ ち初期化動作を仮定して、通常動作よりも高いレベルにあることを強調するために、 電源電圧 VDDを初期化電圧 VINTLと示す。初期化動作は、本半導体装置を出荷 前に一度だけ行われるので、通常動作よりも高い電圧が印加されても、 MOSトランジ スタが破壊されることはない。
[0026] 初期化回路 ICKTは、複数のテスト信号で制御される。図 1では、プリチャージ起動 信号 TPCBと初期化起動信号 TINTLとで制御される例が示されて ヽる。これらのテ スト信号は、コマンド信号群 CMDとテスト 'モード'レジスタ TMREGの値に応じて、 制御論理回路 CLGCにて発生される。
[0027] 図 7は、図 1に示したメモリモジュール MMDLの構成の具体例を示している。メモリ アレイ MCAは、ワード線 WLl〜WLmとビット線 BL1〜： BLnとの各交点に配置され た m X nビットのメモリセル MCI l〜MCmnを有する構成が示されて!/、る。メモリセル MCl l〜MCmnを構成する素子は、選択トランジスタ MQとカルコゲナイド材料によ る可変抵抗による記憶素子 RQであり、ビット線 BLl〜BLnと接地電圧 VSS端子との 間に挿入される。選択トランジスタ MQと記憶素子 RQの接続順は 2通りあり得るが、 図 7のようにビット線力 接地電圧 VSS端子の方向に記憶素子 RQ、選択トランジスタ MQの順に接続した方力 選択トランジスタ MQの基板バイアス効果を回避できる。し たがって、大きなジュール熱を必要とするリセット動作にぉ ヽて大電流を流すことがで きる利点がある。
[0028] ワード線 WLl〜WLmは、ワードドライバ列 WDA内で対応するワードドライバ WD1 〜WDmによって駆動される。マルチプレクサ MUXは、ビット線 BL1〜： BLnと共通デ ータ線 CDLとの間に配置され、カラム選択スィッチ列 CSWAと放電回路 DCCKTと で構成される。カラム選択スィッチ列 CSWAは、ビット線 BLl〜BLnの各々と共通デ ータ線 CDLとの間に配置された CMOS伝達ゲート CSWl l〜CSWlnで構成される 。 CMOS伝達ゲート CSWl l〜CSWlnの各々は、図 7では省略されているカラムデ コーダで発生されたカラム選択信号対 (YS1T、 YS1B)〜（YSnT、 YSnB)に応じて 活性化されて、任意のビット線を後述のセンスアンプ SA、書き換え回路 PRGM、初 期化回路 ICKTに接続する。放電回路 DCCKTは、ビット線 BLl〜BLnの各々と共 通データ線 CDLとの間に配置された NMOSトランジスタ ΜΝ11〜ΜΝ1ηで構成さ れ、前述のカラム選択信号 YSlT〜YSnTによって、待機時にビット線 BLl〜BLnの 各々を接地電圧 VSSに駆動する。
[0029] 書き換え回路 PRGMは、リセット回路 RCKTとセット回路 SCKTを有する。リセット 回路 RCKTは、リセット電圧 VRSTの給電線と共通データ線 CDLとの間に挿入され た PMOSトランジスタ MP101で構成される。トランジスタ MP101のゲート電極には、 リセット信号 RSTBが接続される。リセット動作において、電源電圧 VDDとなっている リセット信号 RSTBが接地電圧 VSSに駆動されることにより、トランジスタ MP101が 導通して、選択されるメモリセル内の記憶素子 RQに電流を印加する。
[0030] セット回路 SCKTは、セット電圧 VSETの給電線と共通データ線 CDLとの間に挿入 された PMOSトランジスタ MP111で構成される。トランジスタ MP111のゲート電極に は、セット信号 SETBが接続される。セット動作において、電源電圧 VDDとなってい るリセット信号 SETBが接地電圧 VSSに駆動されることにより、トランジスタ MP111が 導通して、選択されるメモリセル内の記憶素子 RQに電流を印加する。
[0031] 初期化回路 ICKTは、図 7に示すように初期化検出回路 IDCTとバイアス回路 VBC KTとで構成される。初期化検出回路 IDCTは、インバータ回路 IV131を有し、ノード SNBを共通データ線 CDLの電圧レベルに応じた電圧に駆動する。このため、所望 の電圧レベルを感知できるように、インバータ回路 IV131を構成する PMOSトランジ スタと NMOSトランジスタの各々の j8 (=ゲート幅 Zゲート長）比が設定されている。
[0032] バイアス回路 VBCKTは、初期化電圧 VINTLの給電線と共通データ線 CDLとの 間に並列に挿入された PMOSトランジスタ MP121, MP122、 NAND回路 ND120 , ND121で構成される。初期化動作においてトランジスタ MP122は、プリチャージ 起動信号 TPCBが接地電圧 VSSに駆動されることにより導通して、共通データ線 C DLと選択ビット線とを初期化電圧 VINTLに駆動する。トランジスタ MP121は、初期 化動作において、選択メモリセル内の記憶素子に、 DC電流を印加するために用いら れる。ここで、トランジスタ MPl 21のオン抵抗は、メモリセル内の記憶素子が低抵抗 化した際の共通データ線 CDLとビット線の電圧力 初期化検出回路 IDCT内のイン バータ回路 IV131の論理しき 、電圧 VTLよりも低くなるように設計されて!、る。 NAN D回路 ND120, ND121は、前述の初期化検出回路 IDCTと共にトランジスタ MP1 21の制御に用いられる。すなわち、 NAND回路 ND120, ND121は互いに縦列接 続され、初期化動作において、初期化起動信号 TINTLが電源電圧 VDDに駆動さ れている場合に、初期化検出回路 IDCTの出力ノード SNBに応じた電圧に制御信 号 PB1を駆動して、トランジスタ MP121を制御する。初期化動作以外の状態では、 初期化起動信号 TINTLは接地電圧 VSSに保持されるので、ノード N1および制御 信号 PB1が電源電圧 VDDにそれぞれ駆動されることにより、トランジスタ MP121が カットオフされる。
[0033] 図 8は、図 7に示した初期化回路の動作波形を示している。ここでは、一例として、メ モリセル MC11を初期化する場合の動作を説明する。なお、電源電圧 VDDは前述 したように、通常動作の値 (例えば、 1. 5V)よりも高い初期化電圧 VINTL (例えば、 2. OV)に制御されているものと仮定している。このため、各ノードにおける電圧波形 の高電圧レベルを初期化電圧 VINTLと示して!/ヽる。
[0034] まず、カラム選択信号対 (YS1T、 YS1B)を活性ィ匕して、ビット線 BL1と初期化回 路 ICKTとを接続する。次に、初期化電圧 VINTLとなっているプリチャージ起動信号 TPCBを短期間、接地電圧 VSSに駆動することにより、トランジスタ MP122を導通さ せて、共通データ線 CDLおよびビット線 BL1を初期化電圧 VINTLに駆動する。この 結果、初期化電圧 VINTLとなっているノード SNBは、接地電圧 VSSに駆動される。
[0035] 次に、接地電圧 VSSとなっている初期化起動信号 TINTLを初期化電圧 VINTL に駆動することにより、初期化電圧 VINTLとなっている制御信号 PB1を接地電圧 V SS〖こ駆動して、トランジスタ MP121を導通させる。続いて、接地電圧 VSSとなって Vヽるプリチャージ起動信号 TPCBを初期化電圧 VINTLに駆動した後、接地電圧 VS Sとなって!/、るワード線 WL1を初期化電圧 VINTLに駆動して、メモリセル MCI 1内 の記憶素子 RQに初期化電圧 VINTLを印加する。
[0036] この直後は、微小な電流が流れるため、ビット線 BL1および共通データ線 CDLの 電圧変化は極めて小さいが、記憶素子 RQの低抵抗ィ匕が起こると、ビット線 BL1およ び共通データ線 CDLは放電されて、中間電圧に落ち着く。この過渡応答時間は、記 憶素子毎に異なる。中間電圧は、前述したように初期化検出回路 IDCT内のインバ ータ回路 IV131の論理しきい電圧 VTLよりも低くなるように設計されているので、接 地電圧 VSSとなって!/、るノード SNBが初期化電圧 VINTL、初期化電圧 VINTLとな つているノード N1が接地電圧 VSSに駆動されることにより、接地電圧 VSSとなってい る制御信号 PB1が初期化電圧 VINTLに駆動されて、トランジスタ MP121がカットォ フされる。
[0037] このような動作により、低抵抗ィ匕後に記憶素子 RQへ過電流が流れ続けることを回 避することができるので、記憶素子 RQへの過剰なストレス印加による素子特性の劣 化を防ぐことができる。その後、ビット線 BL1および共通データ線 CDLは、メモリセル によって接地電圧 VSSに向カゝつて放電される。最後に、初期化電圧 VINTLとなって いる初期化起動信号 TINTLとワード線 WL1を接地電圧 VSSに駆動し、カラム選択 信号対 (YS1T、 YS1B)を非活性状態として、待機状態に戻る。
[0038] 以上で述べた初期化回路 ICKTの構成と動作による効果を、以下にまとめる。
[0039] 第一に、本実施の形態 1によるメモリモジュールは、図 1に示したように電源電圧 V DD (VINTL)端子とメモリアレイ MCAとの間に初期化回路 ICKTが設けられ、制御 論理回路 CLGCによって発生されたテスト信号 TPCBおよび TINTLを用いてリセッ ト電圧およびセット電圧よりも高い初期化電圧 VINTLをメモリセル MC内の記憶素子 RQに印加することにより、製膜直後の記憶素子 RQの抵抗値を下げることができる。
[0040] 第二に、本実施の形態 1による初期化回路 ICKTは、図 7に示したように初期化検 出回路 IDCTとバイアス回路 VBCKTが設けられ、初期化検出回路 IDCTは共通デ ータ線 CDLおよびビット線 BLl〜BLnの電圧変化を感知して、バイアス回路 VBCK Tを非活性ィ匕して、電源電圧 VDD端子とメモリアレイ MCAとの間の電流経路を遮断 する。このような構成と動作により、初期化動作時に低抵抗化した記憶素子 RQへの 大電流の流入を回避して、記憶素子 RQ特性の劣化を防止することができる。このよ うな効果は、初期化電圧 VINTLが通常動作における電源電圧 VDDよりも高 、場合 に特に有効であり、相変化メモリにおいて高信頼な初期化動作を実現することができ る。
[0041] (実施の形態 2)
本実施の形態 2では、初期化回路の別の構成と動作を説明する。図 9は、本発明の 実施の形態 2によるメモリアレイ及び周辺回路の具体例を示しており、図 7と同様に n X mビットのメモリセルを有する構成が示されて 、る。初期化回路 ICKTも同様に初 期化検出回路 IDCTとバイアス回路 VBCKTを有するが、初期化検出回路 IDCTが バイアス回路 VBCKT内のノード SNTの電圧変化をセンスする点に特徴がある。以 下では、この点に注目して説明する。
[0042] バイアス回路 VBCKTは、 PMOSトランジスタ MP121, MP123、 NMOSトランジ スタ MN121、 NAND回路 ND121、インバータ回路 IV121, IV122とで構成される 。トランジスタ MP121と NAND回路 ND121は、図 7と同様のものである。トランジス タ MP121のソース電極あるいはドレイン電極の一端は、新たに追加されたトランジス タ MP123のソース電極あるいはドレイン電極の一端と前述のノード SNTにて接続さ れて、初期化電圧 VINTL端子と共通データ線 CDLとの間に電流経路を形成する。 トランジスタ MP123のゲート電極には、プリチャージ起動信号 TPCBが接続される。 NAND回路 ND121の一方の入力端子には、図 7の NAND回路 ND 120と置き換 えられたインバータ回路 IV121の出力端子が接続され、初期化検出回路 ICKTの出 力信号の反転信号が入力される。ノード SNTと接地電圧 VSS端子の間には、トラン ジスタ MN121が挿入される。トランジスタ MN121のゲート電極には、初期化起動信 号 TINTLをインバータ回路 IV122で反転した信号が接続される。このような構成に より、初期化動作以外の状態において、初期化起動信号 TINTLが接地電圧 VSSに 保持されることにより、トランジスタ MN121が導通して、ノード SNTが接地電圧 VSS に保持される。
[0043] 初期化検出回路 IDCTは、図 7と同様のインバータ回路 IV131に加えて、 NMOS トランジスタ MN 131とで構成される。トランジスタ MN 131はノード SNTと接地電圧 V SS端子の間に挿入され、そのゲート電極にインバータ回路 IV131の出力端子が接 続される。すなわち、ノード SNTとノード SNBとの間で正帰還回路を形成することに より、初期化回路 ICKTのセンス時間を短縮することが可能である。センス時間短縮 には、図 9に示すようにノード SNTの方力 共通データ線 CDLよりも接続されるトラン ジスタによる拡散容量が小さいために、センス高速ィ匕に好適である。
[0044] 図 10は、図 9に示した初期化回路の動作波形を示している。ここでも一例として、メ モリセル MC11を初期化する場合の動作を説明する。なお、電源電圧 VDDは前述 したように、通常動作の値 (例えば、 1. 5V)よりも高い初期化電圧 VINTL (例えば、 2. OV)に制御されているものと仮定している。このため、各ノードにおける電圧波形 の高電圧レベルを初期化電圧 VINTLと示して!/ヽる。
[0045] まず、カラム選択信号対 (YS1T、 YS1B)を活性ィ匕して、ビット線 BL1と初期化回 路 ICKTとを接続する。次に、接地電圧 VSSとなっている初期化起動信号 TINTLを 初期化電圧 VINTLに駆動してトランジスタ MN121をカットオフした後に、初期化電 圧 VINTLとなって ヽるプリチャージ起動信号 TPCBを短期間、接地電圧 VSSに駆 動することにより、トランジスタ MP 123を導通させて、ノード SNTを初期化電圧 VINT Lに駆動する。すると、初期化電圧 VINTLとなっているノード SNBおよび制御信号 P B1が接地電圧 VSSに駆動されて、トランジスタ MP121が導通することにより、選択 ビット線 BL 1が初期化電圧 VINTLに駆動される。
[0046] 続いて、接地電圧 VSSとなっているワード線 WL1を初期化電圧 VINTLに駆動し て、メモリセル MC11内の記憶素子 RQに初期化電圧 VINTLを印加する。この直後 は、微小な電流が流れるため、ビット線 BL1およびノード SNTの電圧変化は極めて 小さいが、記憶素子 RQの低抵抗ィ匕が起こると、ビット線 BL1およびノード SNTは放 電される。この過渡応答時間は、記憶素子毎に異なるため、図 10では、ワード線 WL 1を活性ィ匕した後も、プリチャージ起動信号 TPCBを活性ィ匕してビット線 BL 1の電圧 降下を回避することにより、記憶素子 RQに十分な時間、初期化電圧 VINTLを印加 している。このような動作により、記憶素子 RQの低抵抗ィ匕を促進することができる。ま た、接地電圧 VSSとなって ヽるプリチャージ起動信号 TPCBを初期化電圧 VINTL に駆動した後で、ビット線 BL1およびノード SNTが大きく放電される。
[0047] ノード SNTの電圧力 初期化検出回路 IDCT内のインバータ回路 IV131の論理し きい電圧 VTLよりも低くなると、接地電圧 VSSとなっているノード SNBが初期化電圧 VINTLに駆動されることにより、初期化検出回路 IDCT内のインバータ回路 IV131 とトランジスタ MN131による正帰還回路によって、接地電圧 VSSとなっている制御 信号 PB1が急速に初期化電圧 VINTLに駆動されて、トランジスタ MP121がカットォ フされる。その後、ビット線 BL1および共通データ線 CDLは、メモリセルによって接地 電圧 VSSに向力つて放電される。
[0048] 最後に、初期化電圧 VINTLとなっている初期化起動信号 TINTLとワード線 WL1 を接地電圧 VSSに駆動し、カラム選択信号対 (YS1T、 YS1B)を非活性状態として 、待機状態に戻る。
[0049] 以上の構成と動作により、初期化動作におけるトランジスタ MP121のカットオフのタ イミングは、図 8の場合よりも早められている。また、プリチャージ起動信号 TPCBが活 性化中に、記憶素子 RQの急激な低抵抗ィ匕が発生した場合でも、ビット線の電圧降 下を検知してトランジスタ MP121をカットオフすることができるので、記憶素子 RQに 大電流が流入し続けることを回避して、記憶素子 RQ特性の劣化を防止することがで きる。このような効果は、初期化電圧 VINTLが通常動作における電源電圧 VDDより も高い場合や、低抵抗ィ匕の過渡応答が素子間で大きく異なる場合において、特に有 効である。よって、相変化メモリにおいて、高信頼かつ確実な初期化動作を実現する ことができる。
[0050] (実施の形態 3)
本実施の形態 3では、初期化回路 ICKTと書き換え回路 PRGMのさらに別の構成 と動作を説明する。図 11は、本発明の実施の形態 3によるメモリアレイ及び周辺回路 の具体例を示しており、図 9と同様に nX mビットのメモリセルを有する構成が示され ている。初期化回路 ICKTも同様に初期化検出回路 IDCTとバイアス回路 VBCKT を有する。一方、書き換え回路 PRGMは新たにセット制御回路 SCTLが配置されて おり、バイアス回路 VBCKTで発生されたセット信号 ISETによって、初期化電圧 VI NTLに続いてセット電圧 VSETを記憶素子 RQに印加する点に特徴がある。
[0051] 以下では、この点に注目して説明する。なお、セット電圧 VSETは初期化動作にお いても、通常動作時の電源電圧 VDDよりも低い電圧動作 (例えば 1. OV)となるよう に、図 1に示した制御論理回路 CLGCで発生されたトリミング信号群 TRSIGを用い て電源回路 VGENで発生されて!、る。 [0052] 初期化回路 ICKT内のバイアス回路 VBCKTは、新たに NOR回路 NR121が追加 される。その入力端子にはインバータ回路 IV121, IV122の出力信号を入力し、そ の出力端子をセット信号 ISETとする。
[0053] 書き換え回路に新たに追加されたセット制御回路 SCTLは、セット信号 SETB端子 とセット回路 SCKT内のトランジスタ MP111のゲート電極との間に挿入される。この セット制御回路 SCTLは、インバータ回路 IV111と NOR回路 NR111とで構成される 。 NOR回路 NR111の入力端子には、セット信号 SETBをインバータ回路 IV111で 反転した信号 SETと、前述のセット信号 ISETとが入力される。また、 NOR回路 NR1 11の出力端子をノード PB2として、セット回路 SCKT内のトランジスタ MP111のゲー ト電極に接続する。
[0054] 図 12は、図 11に示した初期化回路の動作波形を示している。ここでも一例として、 メモリセル MC11を初期化する場合の動作を説明する。なお、電源電圧 VDDは前 述したように、通常動作の値 (例えば、 1. 5V)よりも高い初期化電圧 VINTL (例えば 、 2. 0V)に制御されているものと仮定している。このため、各ノードにおける電圧波形 の高電圧レベルを初期化電圧 VINTLと示している。また、セット信号 SETは、接地 電圧 VSSに保持されている。さらに、初期化動作は、図 10で述べた動作と同様であ るので、セット制御回路およびセット回路に関わる動作について以下で説明する。
[0055] まず、接地電圧 VSSとなっている初期化起動信号 TINTLを初期化電圧 VINTLに 駆動すると、接地電圧 VSSとなっているセット信号 ISETが初期化電圧 VINTL、初 期化電圧 VINTLとなって ヽる制御信号 PB2が接地電圧 VSSにそれぞれ駆動される ことにより、トランジスタ MP111が導通して、選択ビット線 BL1が充電される。
[0056] 次に、初期化電圧 VINTLとなっているプリチャージ起動信号 TPCBを接地電圧 V SS〖こ駆動すること〖こより、トランジスタ MP123が導通される。この時、初期化電圧 VI NTL給電線とセット電圧 VSET給電線が短絡されるが、直後に初期化電圧 VINTL となっているセット信号 ISETが接地電圧 VSS、接地電圧 VSSとなっている制御信号 PB2が初期化電圧 VINTLにそれぞれ駆動されるので、トランジスタ MP111がカット オフされるので、貫通電流は短期間で阻止されて、選択ビット線 BL1が初期化電圧 VINTLに駆動される。 [0057] 続いて、接地電圧 VSSとなっているワード線 WL1を初期化電圧 VINTLに駆動し て、記憶素子 RQの低抵抗ィ匕が起こると、ビット線 BL1およびノード SNTは放電され る。ノード SNTの電圧力 初期化検出回路 IDCT内のインバータ回路 IV131の論理 しきい電圧 VTLよりも低くなると、トランジスタ MP121がカットオフされる。同時に、接 地電圧 VSSとなって!/、るセット信号 ISETが初期化電圧 VINTL、初期化電圧 VINT Lとなっている制御信号 PB2が接地電圧 VSSにそれぞれ駆動されることにより、トラン ジスタ MP111が導通して、選択ビット線 BL1を介して記憶素子 RQにセット電圧 VS ETが印加される。
[0058] 初期化電圧 VINTLとなって ヽる初期化起動信号 TINTLを接地電圧 VSSに駆動 すると、初期化電圧 VINTLとなっているセット信号 ISETが接地電圧 VSS、接地電 圧 VSSとなっている制御信号 PB2が初期化電圧 VINTLにそれぞれ駆動されるので 、トランジスタ MP111がカットオフされて、待機状態に戻る。
[0059] 以上の構成と動作により、製膜直後の記憶素子 RQの低抵抗化直後に、セット電圧 VSETを印加することができる。実施の形態 1や実施の形態 2で述べたように、低抵 抗ィ匕の過渡応答が素子間で異なるため、初期化動作におけるジュール熱発生時間 にばらつきが生じる力 後続のセットパルスによって、結晶化に必要なジュール熱を 発生することが可能となる。なお、初期化回路 ICKTは、前記実施の形態 1の図 7で 示したような回路構成をベースとしたものであってもよい。
[0060] したがって、記憶素子 RQの抵抗値を製膜直後の高抵抗値カゝらセット状態の抵抗値 にまで低減することが可能となるため、相変化メモリにおいて高信頼かつ確実な初期 化動作を実現することができる。
[0061] (実施の形態 4)
本実施の形態 4では、相変化メモリの初期化動作のタイミングダイアグラムの別の例 を説明する。図 13は、本発明の実施の形態 4の半導体装置において、相変化メモリ の初期化動作のタイミングダイアグラムの別の例を示して 、る。このタイミングダイァグ ラムの特徴は、同一メモリセルに対して連続して複数回、初期化動作を実施している 点にある。図 13では、一例として実施の形態 3で述べた初期化動作を 2回実施して いる。なお、初期化動作の回数は、これに限定されるものではない。 [0062] 1回目の初期化動作では、記憶素子 RQの低抵抗ィ匕が起こらず、選択ビット線 BL1 は、ほぼ初期化電圧 VINTLに保持されている。一方、 2回目の初期化動作では、記 憶素子 RQの低抵抗ィ匕が発生して、選択ビット線 BL1が放電される。そして、記憶素 子 RQにセット電圧 VSETが印加されて!、る。
[0063] このような動作は、製膜直後の記憶素子に対する初期化動作の過渡応答が素子間 で大きく異なり、感度が鈍い素子が存在する場合に特に有効である。すなわち、相変 ィ匕メモリにおいて、さらに高信頼かつ確実な初期化動作を実現することができる。
[0064] なお、図 13では、 2回目の初期化動作において記憶素子 RQの低抵抗ィ匕が発生す るものと仮定していた。しかし、 1回目の初期化動作において低抵抗化に発生する場 合もあり得る。この場合、 2回目の初期化動作においては、ワード線 WL1が活性化さ れた直後に、選択ビット線 BL1およびノード SNTが放電されて、記憶素子にセット電 圧 VSETが印加される。セット電圧 VSETは、初期化電圧 VINTLよりも低ぐ通常の 書き換え動作で用いられる電圧であるので、記憶素子 RQに過電流が流れることはな い。
[0065] すなわち、素子特性の劣化を起こす恐れがないので、実施の形態 1〜実施の形態 3で述べた初期化動作は、同一素子に連続して複数回の初期化を行う際に、特に有 効である。
[0066] (実施の形態 5)
本実施の形態 5では、相変化メモリモジュールの別の構成例と初期化動作を説明 する。本実施の形態 5の特徴は、同一メモリセルに連続して初期化動作を行う場合に 、いわゆるべリファイ動作を行う点にある。
[0067] 図 14は、本発明の実施の形態 5において、相変ィ匕メモリモジュールにおける要部 ブロックの別の構成例を示している。図 1の構成例との相異は、ベリファイ回路 VRCK Tを設けて、初期化起動信号 TINTLおよびプリチャージ起動信号 TPCBとセンスァ ンプ SA出力との論理演算を施して初期化回路 ICKTを制御する点にある。
[0068] なお、図 14では、制御論理回路 CLGCに関わる回路ブロックは説明の簡単のため 省略している。また、初期化動作 (およびセット動作）によって記憶素子 RQの抵抗が 下がりきらず、リセット抵抗並みの高抵抗状態にある場合、その後の読み出し動作に おいて、センスアンプ SAは、論理値" 0"を出力すると仮定する。これとは逆に、初期 化動作 (およびセット動作）によって記憶素子 RQの抵抗が低下して、セット抵抗並み の抵抗値に変化した場合、その後の読み出し動作において、センスアンプ SAは、論 理値" 1"を出力すると仮定する。
[0069] ベリファイ回路 VRCKTは、ラッチ回路 LACKT、インバータ回路 IV401, IV402, IV403, NAND回路 ND401、 NOR回路 NR401で構成される。ラッチ回路 LACK Tは、センスアンプ SAの出力端子に接続されて、記憶情報 (ここでは、記憶素子 RQ の状態）に応じた値を一時的に記憶する。 NOR回路 NR401は、その入力端子にプ リチャージ起動信号 TPCBとラッチ回路 LACKTの出力信号が入力される。そして、 この出力信号をインバータ回路 IV401で反転した信号を新たなプリチャージ起動信 号 ITPCBとする。 NAND回路 ND401は、その入力端子に初期化起動信号 TINTL とラッチ回路 LACKTをインバータ回路 IV402で反転した信号が入力される。そして 、この出力信号をインバータ回路 IV403で反転した信号を新たな初期化起動信号 I TINTLとする。
[0070] このような構成を用いて初期化動作 (およびセット動作）と読み出し動作を繰り返す ことにより、記憶素子がセット状態まで低抵抗化された力否かを判断しながら、指定回 数だけ連続して初期化動作を行う。初期化動作 (およびセット動作）によって記憶素 子の抵抗が下がりきらなカゝつた場合、すなわち、初期化に失敗した場合、前述したよ うにセンスアンプ SAは、論理値" 0"を出力する。したがって、後続の初期化動作にお けるプリチャージ起動信号 TPCBおよび初期化起動信号 TINTLと同じ信号がプリチ ヤージ起動信号 ITPCBと初期化起動信号 ITINTLに転送されて、初期化回路 ICK Tが活性化されることにより、初期化動作が繰り返される。
[0071] 一方、初期化動作 (およびセット動作）によって記憶素子の抵抗が低下した場合、 すなわち、初期化が成功した場合、センスアンプ SAは、論理値" 1"を出力する。した がって、後続の初期化動作におけるプリチャージ起動信号 TPCBおよび初期化起動 信号 TINTLが無効とされて、プリチャージ起動信号 ITPCBと初期化起動信号 ITIN TLに転送されないため、初期化回路 ICKTが非活性状態に保持されることにより、 初期化動作が停止される。 [0072] 以上の動作が、図 15のフローチャートにまとめて示されている。図 15は、図 14の相 変化メモリの初期化動作におけるベリファイ動作のフローチャートの一例を示す。図 1 5において、 Nは、ベリファイ動作の最大繰り返し回数を示す自然数である。
[0073] なお、初期化動作におけるベリファイ動作にぉ 、て、セット状態で低抵抗ィ匕の判定 をしているが、これは、リセット状態では、高抵抗状態とリセット状態が識別できないか らである。
[0074] また、図 16に、本発明の実施の形態 5の半導体装置において、それに含まれる相 変化メモリモジュールの要部回路ブロックの構成の別の例を示す。図 16に示すように 、本実施の形態 5の半導体装置は CPUにより制御され、プリチャージ起動信号 TPC Bと初期化起動信号 TINTL力 コマンド信号群 CMDとテスト 'モード'レジスタ TMR EGの値に応じて、制御論理回路 CLGCにて発生される。 CPUは、さらに IZO回路 ブロック IZO BLKから出力データ線 DOを介して、センスアンプの出力信号を受信 する。このような構成により、 CPUは初期化が完了した力否かを認識することができる
[0075] 以上のベリファイ回路構成とベリファイ動作により、低抵抗ィ匕の過渡応答が素子間 で異なる現象に応じて同一メモリセルに連続して初期化動作を行う場合、低抵抗ィ匕 後のメモリセルに初期化電圧 VINTLを印加することにより、瞬間的に大電流が流入 することを回避することができる。すなわち素子特性の劣化を防ぐことが可能となるた め、相変化メモリにおいて高信頼かつ確実な初期化動作を実現することができる。
[0076] (実施の形態 6)
なお、これまでは、メモリモジュールが、電源電圧 VDD (例えば 1. 5V)動作の MO Sトランジスタで構成される例を説明してきた。しかし、メモリモジュールの構成は、こ れに限定されず、入出力（IZO)回路に使用されるような、ゲート酸化膜の厚い高耐 圧 MOSを適用することもできる。
[0077] この場合、メモリセルにおける選択トランジスタのゲート電極に電源電圧 VDDよりも 高い昇圧電圧 VPP (例えば、 3. 3V程度)まで印加することができるので、通常の書 き換え動作におけるセット電流およびリセット電流を増カロさせることができて、確実な 書き換え動作が可能となる。また、この昇圧電圧 VPPを発生するための昇圧回路をメ モリモジュール内に設けていれば、高耐圧試験モードに入らなくとも、ビット線を介し てメモリセル内の記憶素子に昇圧電圧 VPPを印加することができるので、初期化動 作を容易に行うことができる。このような初期化動作においても、これまで述べた実施 例を用いれば、低抵抗ィ匕後のメモリセルに長時間、高電圧 (ここでは昇圧電圧 VPP) が印加されることを回避して、素子特性の劣化を防ぐことが可能となるため、相変化メ モリにお 、て高信頼かつ確実な初期化動作を実現することができる。
[0078] (実施の形態 7)
前記実施の形態では、相変化メモリの高!、初期抵抗を下げる処理につ!、て述べて きたが、この方法を用いた他の書き込み方法を新たに述べる。この方法は、 LSIのブ ート領域をはじめとした、予め情報を格納しておく記憶領域の作成に対して有効であ る。
[0079] 一般に、ウェハ処理工程 (前工程)終了後、 LSIはパッケージに封入され、その後 で実装基板上にハンダを用いて接着される。ノ ッケージ封入ゃノヽンダ付け (以下、後 工程と称する）の際の処理温度は 200°C以上になるが、相変化メモリの情報保持特 性では、これらの処理環境で情報を保持し続けることは難しい。しかし、それら予め情 報を格納しておく領域を設けておくことは、 LSIの実用上の観点で非常に重要である 。以下に述べる書き込み方法は、この課題を解決するための有効な手段となりうる。
[0080] 図 17に、本実施の形態 7による半導体装置の製造方法における書き込み方法 Aの 手順を示す。書き込み方法 Aは、リセット状態にしておく対象のビットは初期抵抗 (高 抵抗状態)のままとし、セット状態にするビットのみ、初期化信号を印加して低抵抗ィ匕 させる方法である。発明者らは、前述の 200°C程度の温度では、初期のままの高抵 抗状態にあるビットは何等の抵抗変化も見せないことを見出した。したがって、本実 施の形態 7の書き込み方法 Aを用いて、ブート領域などへの書き込みを後工程前に 予め行っておけば、後工程の熱処理を経ても情報は失われることなく保持される。こ の手順を示したものが、図 17である。
[0081] 上記と同様の観点で行う、他の書き込み方法 Bについて説明する。ここでは、発明 者らが見出した更なる知見を用いるので、それをまず説明する。
[0082] 図 18は、本発明の実施の形態 7において、高温放置時間と抵抗値との関係を示す 図、図 19は、書き換え回数と抵抗値との関係を示す図である。図 18に示すように、 In — Ge— Sb— Te膜の下地に酸化 Ta膜を設けると、通常は高温保持時に下がるはず の電気抵抗が、逆に上昇する現象が発見された。この現象には、（a)リセット書き込 み (高抵抗状態を作る)動作を低電圧 Z低電流で行う場合に発生する、 (b)高温放 置で抵抗が上がっても高電圧'電流を印加すると低抵抗化して再び低電圧での書き 換えが可能になる、といった特徴がある。この様子を示したもの力 図 18および図 19 である。
[0083] この現象を利用し、高温でも電気抵抗が下がらな!/ヽ状態を作り出すことで、高温保 持能力を向上させることを狙う。すなわち、一旦、全ビットを初期化でセット状態にして から、所望のセルだけを低電圧、短時間パルスでリセットしておくのである。このように すれば、実装の熱処理によってリセット状態がセット状態に書き換わることがない。こ れが書き込み方法 Bである。ブート領域などを、後工程前にこの方法で書き込んでお けば、後工程の後には低抵抗のセット状態はそのままで、高抵抗のリセット状態はさ らに高い抵抗に変化しこそすれ、低抵抗ィ匕して記憶した情報を失うことはない。この ため、信頼性の高い情報の格納が可能になる。
[0084] 図 20に、本実施の形態 7による半導体装置の製造方法における書き込み方法 Bの 手順を示す。まず、メモリセルを逐次選択して初期化パルスを印加し、全てのメモリセ ルのセット処理が完了するまでこれを繰り返す。全てのメモリセルの初期化、即ち初 期化パルスによるセット処理が終了したら、耐熱領域でリセット状態にしておくべきメ モリセルを選択し、通常の書き換えで用いる低電圧でリセット状態にする。耐熱領域 にある所望のセル全てをセット状態にすれば、書き込みは完了である。
[0085] これらの書き込み方法 Aおよび Bは、熱負荷環境における情報保持特性の観点で 高い信頼性を得られるが、個々のメモリセルは破壊されたわけではなぐ書き換え機 能を有している。したがって、一旦、書き込んだ後でも、電気的に書き換えを行うこと は可能である。
[0086] これを利用した再書き込み方法 Cを以下に述べる。これは、耐熱書き込み領域を熱 処理後に再び書き換える場合に有効である。
[0087] 図 21に、本実施の形態 7による半導体装置の製造方法における書き込み方法じの 手順を示す。まず、後工程の熱処理後、リセット状態にあるセルをセット状態に書き換 える。対象となるセルを選び、通常の書き換えで用いる電圧パルス (例えば、 1. 5Vで 1マイクロ秒)よりも高電圧 ·長時間のパルス (例えば、 2. 5Vで数ミリ秒〜 1秒)を与え てセット処理を行う。熱処理を経てリセット状態にあるメモリセルは初期化前の状態と ほぼ同じ状態にあるため、ここでカ卩える高電圧 ·長時間のノ ルスは初期化パルスで良 い。
[0088] 所望のメモリセル全てのセット書き込みが終了したら、次にリセット書き込みを行う。
ここで、セット状態にあるセルは熱処理後も通常のセット状態にある力 若しくは前述 の高電圧'長時間セット処理を施されているので、通常どおりの低い電圧'短いパル ス（1. 5V、 100ナノ秒）でリセット処理を行える。リセット対象のセルを選択してリセット 書き込みを行い、所望のメモリセル全てに対するリセット書き込みが終了すれば、再 書き込み方法 Cは終了となる。このようにすれば、後工程の熱処理を経た後でも、電 気的に相変化メモリの情報を書き換える事が可能である。
[0089] 図 22に、上記の書き込み方法 A、 Bおよび再書き込み方法 Cを行う箇所を示す。 IC カードの場合は、カード基体への接着処理前に書き込み方法 Aあるいは書き込み方 法 Bで書き込みを行う。一般的な組み込みマイコンの場合は、ウェハ検査工程で書き 込み方法 Aあるいは書き込み方法 Bで書き込んで力 チップに分割して、パッケージ に封入する。あるいは、検査後にチップ分割してパッケージ封入を行った後、回路基 板へのハンダ付けを行う前に書き込み方法 Aあるいは書き込み方法 Bにて書き込む
[0090] これら図 17から図 20で開示した書き込み方法 Aないし Cおよびそれらの手順を、ブ ート領域をはじめとした、後工程前に書き込みを行う領域への情報格納に用いれば、 後工程の熱環境を経ても記憶情報を失うことの無!、高!/、信頼性を得られる。実装完 了後に耐熱領域を書き換える際は、一律、再書き込み方法 Cを用いることで、情報の 書き換えが可能になる。
[0091] 以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明し たが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない 範囲で種々変更可能であることは 、うまでもな!/、。 産業上の利用可能性
本発明は、製膜直後の記憶素子に高電圧を印カロして抵抗値を下げると共に、高電 圧印加時間を最小限に抑制することにより、低抵抗ィヒした記憶素子に大電流が流入 することを回避することができるため、相変化メモリにおいて素子特性の劣化を抑制し た高信頼な初期化動作を実現するのに有用である。

Claims

請求の範囲
[1] 複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置され、記憶情報に応じて 抵抗値が変化する記憶素子と第 1のトランジスタとをそれぞれ含む複数のメモリセルと 前記複数のビット線の 1つを選択して共通データ線に接続する選択回路と、 前記共通データ線に接続された初期化回路とを備え、
前記複数のワード線のうちの選択されたワード線と、前記複数のビット線のうちの選 択されたビット線との交点に存在する前記複数のメモリセルの 1つに対して、前記初 期化回路を介して第 1の電圧が印加されることを特徴とする半導体装置。
[2] 請求項 1記載の半導体装置において、
前記第 1の電圧は、書き換え動作における電源電圧、第 1の記憶情報の書き込み 動作で印加される第 2の電圧、及び第 2の記憶情報の書き込み動作で印加される第 3の電圧よりも高 、ことを特徴とする半導体装置。
[3] 請求項 2記載の半導体装置において、
前記記憶素子は、カルコゲナイド材料を含むことを特徴とする半導体装置。
[4] 請求項 3記載の半導体装置において、
前記記憶素子は、さらにインジウム元素を含み、酸ィ匕タンタル膜と共に積層構造を 成して!/ヽることを特徴とする半導体装置。
[5] 複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置され、記憶情報に応じて 抵抗値が変化する記憶素子と第 1のトランジスタとをそれぞれ含む複数のメモリセルと 前記複数のビット線の 1つを選択して共通データ線に接続する選択回路と、 前記共通データ線に接続された初期化回路とを備え、
前記初期化回路は、前記共通データ線に第 1の電圧を印加するバイアス回路と、 前記共通データ線の電圧変化を検知する初期化検出回路とを備え、 前記複数のワード線のうちの選択されたワード線と、前記複数のビット線のうちの選 択されたビット線との交点に存在する前記複数のメモリセルの 1つに対して、前記バイ ァス回路を介して第 1の電圧が印加されることを特徴とする半導体装置。
[6] 請求項 5記載の半導体装置において、
前記初期化検出回路は、前記複数のビット線のうちの選択されたビット線の電圧変 化に応じて、前記バイアス回路を非活性ィ匕することを特徴とする半導体装置。
[7] 請求項 6記載の半導体装置において、
前記第 1の電圧は、書き換え動作における電源電圧、第 1の記憶情報の書き込み 動作で印加される第 2の電圧、及び第 2の記憶情報の書き込み動作で印加される第 3の電圧よりも高 、ことを特徴とする半導体装置。
[8] 請求項 7記載の半導体装置において、
前記記憶素子は、カルコゲナイド材料を含むことを特徴とする半導体装置。
[9] 請求項 8記載の半導体装置において、
前記記憶素子は、さらにインジウム元素を含み、酸ィ匕タンタル膜と共に積層構造を 成して!/ヽることを特徴とする半導体装置。
[10] 複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置され、記憶情報に応じて 抵抗値が変化する記憶素子と第 1のトランジスタとをそれぞれ含む複数のメモリセルと 前記複数のビット線の 1つを選択して共通データ線に接続する選択回路と、 前記共通データ線に接続された初期化回路と書き換え回路とを備え、
前記複数のワード線のうちの選択されたワード線と、前記複数のビット線のうちの選 択されたビット線との交点に存在する前記複数のメモリセルの 1つに対して、前記初 期化回路を介して第 1の電圧が印加されることを特徴とする半導体装置。
[11] 請求項 10記載の半導体装置において、
前記初期化回路は、前記複数のビット線のうちの選択されたビット線の電圧変化に 応じて前記書き換え回路を活性ィ匕して、
前記複数のメモリセルの 1つに対して、前記書き換え回路を介して第 2の電圧が、さ らに印加されることを特徴とする半導体装置。
[12] 請求項 11記載の半導体装置において、
前記記憶素子は、カルコゲナイド材料を含むことを特徴とする半導体装置。
[13] 請求項 12記載の半導体装置において、
前記記憶素子は、さらにインジウム元素を含み、酸ィ匕タンタル膜と共に積層構造を 成して!/ヽることを特徴とする半導体装置。
[14] 請求項 1記載の半導体装置において、
さらに、前記複数のメモリセルの 1つに記憶された記憶情報を読み出す回路と、 その読み出された記憶情報に応じて、前記初期化回路の制御を行う制御回路とを 備えることを特徴とする半導体装置。
[15] 複数の相変化メモリセルを含む回路を半導体基板上に作製する前工程と、
前記前工程後に、前記複数の相変化メモリセルのうち選択された相変化メモリセル に第 1の電圧を印加して初期化を行う初期化工程と、
前記初期化工程後に、熱を加えて前記半導体基板を実装する後工程とを有するこ とを特徴とする半導体装置の製造方法。
[16] 請求項 15記載の半導体装置の製造方法において、
前記第 1の電圧は、書き換え動作における電源電圧、第 1の記憶情報の書き込み 動作で印加される第 2の電圧、及び第 2の記憶情報の書き込み動作で印加される第 3の電圧よりも高 、ことを特徴とする半導体装置の製造方法。
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