CN101329908A

CN101329908A - 高速互补单元相变存储器

Info

Publication number: CN101329908A
Application number: CNA2008100409516A
Authority: CN
Inventors: 宋志棠; 富聪; 陈邦明; 封松林
Original assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Current assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Priority date: 2008-07-24
Filing date: 2008-07-24
Publication date: 2008-12-24

Abstract

本发明揭示了一种高速互补单元相变存储器，所述存储器中每个存储单元有两个用于存储信息的元器件，且该元器件具有被编写能力；通过这两个元器件的电阻大小相互比较，作为划分不同存储状态的依据。本发明的高速互补单元相变存储器可以加快存储器读出速度，增加读出裕量，并且减小读电流或电压的累积效应以及工艺，版图布局对相变存储器的影响。同时，还可以减小多次读操作或写操作后，相变单元上电阻的改变对正确读出存储数据的影响。

Description

高速互补单元相变存储器

技术领域

本发明属于半导体存储技术领域，涉及一种存储器，尤其涉及一种高速互补单元相变存储器。

背景技术

相变存储器技术是基于Ovshinsky在20世纪60年代末(Phys.Rev.Lett.，21，1450～1453，1968)70年代初(Appl.Phys.Lett.，18，254～257，1971)提出的相变薄膜可以应用于相变存储介质的构想建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储器可以做在硅晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和引出电极材的研究热点也就围绕其器件工艺展开：器件的物理机制研究，包括如何减小器件料等。相变存储器的基本原理是利用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻，可以实现信息的写入、擦除和读出操作。

相变存储器由于具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗强震动和抗辐射等优点，被国际半导体工业协会认为最有可能取代目前的闪存存储器而成为未来存储器主流产品和最先成为商用产品的器件。

相变存储器的读、写、擦操作就是在器件单元上施加不同宽度和高度的电压或电流脉冲信号：擦操作(RESET)，当加一个短且强的脉冲信号使器件单元中的相变材料温度升高到熔化温度以上后，再经过快速冷却从而实现相变材料多晶态到非晶态的转换，即“1”态到“0”态的转换；写操作(SET)，当施加一个长且中等强度的脉冲信号使相变材料温度升到熔化温度之下、结晶温度之上后，并保持一段时间促使晶核生长，从而实现非晶态到多晶态的转换，即“0”态到“1”态的转换；读操作，当加一个弱的脉冲信号后，通过测量器件单元的电阻值来读取它的状态。

相变存储器也存在着自身的问题需要解决。第一，根据实验发现，同一块相变存储器芯片上的相变存储单元，由于工艺一致性不够好和相变单元与驱动电路距离不同等原因，RESET操作后高阻值分布与SET后低阻值分布均很广泛(高阻20k-500kOhm，低阻1k-10kOhm)，甚至出现高阻低阻值交叠的情况，对正确读取相变单元上的数据造成很大影响，并且电路的抗干扰能力弱，读取速度慢；第二，相变存储器是依赖于焦耳热来改变其电阻状态的，根据实验发现，在对相变存储器单元进行多次读操作后，单元的“RESET”状态和“SET”状态的电阻都会随着读操作的次数增加而降低，在传统的1T1R和1D1R结构下，当“RESET”状态的相变单元电阻值低到一定程度，可能会发生读取错误，并且高低阻值的差距变小也会影响到芯片读取裕量。第三、在相变单元被多次RESET或SET操作后，本身器件的阻值状况也会的很复杂。

图3中300是使用1D1R的传统相变存储器电路结构图，301是一个1D1R的存储单元，302是相变存储单元，303是DUMMY电阻，可以由固定的电阻实现，例如N阱电阻或者多晶硅实现，也可以由相变材料去实现。在读操作下，DUMMY电阻与阵列中的的相变存储单元电阻值做比较，当相变单元的电阻高于DUMMY电阻，则差分灵敏放大器304判断相变单元电阻为“RESET”状态，反之，当相变单元的电阻低于DUMMY电阻，灵敏放大器判断相变单元电阻为“SET”状态。305为读写驱动电路，306为列选通电路与列译码器，307为行译码器。

此种传统结构的1D1R存储器存在诸多问题，第一，由于工艺偏差，以及芯片布局时存储单元与驱动电路的距离不相等，相变单元的“RESET”，“SET”状态下的电阻值分布都较广，甚至会出现两种状态下的电阻相交叠的现象，造成数据的存储错误。第二，由于读操作需要一个脉冲信号，在多次读操作后1R1D中的相变会随着读脉冲信号的积累，电阻值不断减小，当“RESET”下的电阻值小于DUMMY电阻后，将放生数据读取错误，如果使用更高的读操作电压，或者更高的读操作电流，此现象将更加严重。第三，由于多次的RESET与SET操作后，相变存储单元的电阻值会变的十分复杂，而DUMMY电阻通常不会发生相应的改变，所以与DUMMY电阻的比较会变得更加困难。上述问题同样存在于1T1R结构中。

发明内容

本发明所要解决的技术问题是：提供一种可以加快存储器读出速度、增加读出裕量的高速互补单元相变存储器。

为解决上述技术问题，本发明采用如下技术方案：

一种高速互补单元相变存储器，所述存储器中每个存储单元有两个用于存储信息的元器件，且该元器件具有被编写能力；通过这两个元器件的电阻大小相互比较，作为划分不同存储状态的依据。

作为本发明的一种优选方案，所述元器件由两个二极管和两个相变电阻存储单元构成。所述元器件中，第一二极管与第一相变电阻存储单元组成的器件存储一个电阻状态，第二二极管与第二相变电阻存储单元组成的器件存储相反的电阻状态，且两个相变电阻存储单元可被独立编写电阻。

作为本发明的一种优选方案，所述两个相变单元存储分别为相反的两个电阻状态，存储1bit的数据。

作为本发明的一种优选方案，在所述存储器进行读操作时，降低相变存储器读操作需要的操作电压或电流。

本发明的有益效果在于：本发明可以加快存储器读出速度，增加读出裕量，并且减小读电流或电压的累积效应以及工艺，版图布局对相变存储器的影响。同时，还可以减小多次读操作与写操作后，相变单元上电阻改变对正确读出电阻的影响。

附图说明

图1为2R2D存储单元结构图。

图2a，图2b，图2c为2D2R存储单元的实现方式示意图。

图3是传统的1D1R相变存储器结构图。

图4是2D2R相变存储器结构图。

图5是典型的差分放大器结构图。

图6是传统的1R1T与2D2R结构的读出方式及位线电压比较图。

具体实施方式

下面结合附图详细说明本发明的优选实施例。

本发明揭示了一种高速互补单元相变存储器，包括使用两个选通二极管和两个互补状态的相变单元去代替传统的一个选通二极管与一个相变单元存储1bit的数据，即2D2R结构。

所述存储器中每个存储单元有两个用于存储信息的元器件，且该元器件具有被编写能力；通过这两个元器件的电阻大小相互比较，作为划分不同存储状态的依据。

本实施例中，所述元器件由两个二极管和两个相变电阻存储单元构成。第一二极管与第一相变电阻存储单元组成的器件存储一个电阻状态，第二二极管与第二相变电阻存储单元组成的器件存储相反的电阻状态，且两个相变电阻存储单元可被独立编写电阻。其中，二极管为选通二极管，相变电阻存储单元为互补状态的相变单元。所述两个相变单元存储分别为相反的两个电阻状态，存储1bit的数据。

请参阅图1，图1揭示了本发明所述2D2R存储单元100，包括相变存储单元101a与101b、选通二极管102a与102b、相变材料上电极103a与103b、字线WL、位线BL与BLn。WL是普通存储器的字线，而BL与BLn是普通存储器的位线。两个相变单元101a与101b存储两个互补的数据，例如当101a为“RESET”状态的时候，101b为“SET”状态，即用两个相变单元存储1bit的数据，故称为2D2R结构。图2a、图2b、图2c是2D2R的其他实现方式。

图4中400是使用2D2R存储1bit数据的相变存储器结构，401是一个1D1R的存储单元，402是相变存储单元，403是用比较电阻大小的差分灵敏放大器，404是读写驱动电路，405为列选通电路与列译码器，406为行译码器。407为一对2D2R存储单元，存储一对相反互补的状态，例如两个互补相变单元中，第一个为“RESET”状态，则另一个为“SET”状态，此时认为存储器存储的是“RESET”状态，当第一个为“SET”状态的时候，第二个为“RESET”则认为这一对相变单元存储的是“SET”状态。2D2R克服了图3中的传统1D1R的缺点。第一，由于2D2R的结构是在相临的两个相变单元中存储1bit的数据，在数据读出的时候两个互补的相变单元相互比较，则可以消除由于工艺偏差，以及芯片布局时存储单元与驱动电路的距离不相等，造成的相变单元电阻偏差。第二，在正常的操作过程中，两个互补的相变单元一定经历了相同次数的读操作，两者的电阻会同时降低，可以有效的减少读操作的累积效应对相变电阻的影响。第三，由于写操作是对一对互补单元进行的，并且在读取的时候是两者相互比较，所以可以减少1D1R结构中存储单元随着写次数增加而老化，DUMMY却不随之变化的问题，提高了器件的整体可靠性。

图5是一个典型的差分放大器结构图，当BLk上电压大于BLkn上的电压，Data_out输出高电平，反之输出低电平。

图6是传统的1R1T与2D2R结构的读出方式及位线电压比较示意图。其中Vmin是图4中放大器403正确读出BLk与BLkn上数据的最小电压差。ΔV是该电路的读出裕量，VBLk_read是读操作中字线上的最高操作电压，Td是2D2R结构相对于1D1R结构，读出时减少的延迟。

由于在2D2R的结构中，BLk与BLkn之间电压差是1D1R结构中BLk与VREF之间电压差的两倍，所以可以先达到放大器需要的Vmin，所以有较快的速度，并且读出裕量也是1D1R的两倍。同时，2D2R实现1D1R中的读取延迟和读出裕量，只需使用1D1R的一半的读操作电压或者操作电流，可以有效的降低由于读脉冲对相变单元阻值的改变。

此外，为降低读操作累积效应对相变材料电阻的影响，在所述存储器进行读操作时，降低相变存储器读操作需要的操作电压或电流。

本发明相对于传统的1D1R结构，有着较快的读出速度，较大的读出裕量，并且减小了由于工艺一致性和版图布局对相变单元稳定性的影响，也可以减小多次读操作与写操作后，相变单元上电阻改变对正确读出电阻的影响。

以上实施例仅用以说明而非限制本发明的技术方案。不脱离本发明精神和范围的任何修改或局部替换，均应涵盖在本发明的权利要求范围当中。

Claims

1、一种高速互补单元相变存储器，其特征在于：所述存储器中每个存储单元有两个用于存储信息的元器件，且该元器件具有被编写能力；通过这两个元器件的电阻大小相互比较，作为划分不同存储状态的依据。

2、根据权利要求1所述的高速互补单元相变存储器，其特征在于：所述元器件由两个二极管和两个相变电阻存储单元构成。

3、根据权利要求2所述的高速互补单元相变存储器，其特征在于：所述元器件中，第一二极管与第一相变电阻存储单元组成的器件存储一个电阻状态，第二二极管与第二相变电阻存储单元组成的器件存储相反的电阻状态，且两个相变电阻存储单元可被独立编写电阻。

4、根据权利要求1所述的高速互补单元相变存储器，其特征在于：所述两个相变单元存储分别为相反的两个电阻状态，存储1bit的数据。

5、根据权利要求1或2或3或4所述的高速互补单元相变存储器，其特征在于：在所述存储器进行读操作时，降低对单个相变电阻读操作所需要的最小操作电压或电流。