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WO2007032067A1 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

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WO2007032067A1
WO2007032067A1 PCT/JP2005/016943 JP2005016943W WO2007032067A1 WO 2007032067 A1 WO2007032067 A1 WO 2007032067A1 JP 2005016943 W JP2005016943 W JP 2005016943W WO 2007032067 A1 WO2007032067 A1 WO 2007032067A1
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WO
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capacitor
region
semiconductor device
trench
electrode
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PCT/JP2005/016943
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English (en)
French (fr)
Inventor
Sergey Pidin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a logic embedded memory and a manufacturing method thereof.
  • a logic-embedded memory including a logic (logic) circuit and a memory (memory) circuit has characteristics of a high transfer rate and low power consumption, and is indispensable for realizing a high-function, high-value-added system.
  • Dynamic random access memory consists of one transistor / capacitor and one memory cell. Although it is a volatile memory that loses its memory when the power is turned off, it can be driven without the need for a high voltage like a flash memory.
  • Many capacitors dedicated to DRAMs are known to form a three-dimensional structure to improve the degree of integration. The three-dimensional structure manufacturing process is a special process that, when mixed with a logic circuit, reduces the reliability of the logic circuit.
  • STI shallow trench isolation
  • LOCOS silicon local oxidation
  • CMP chemical mechanical polishing
  • the memory capacitor of the logic embedded memory preferably has a planar structure in order to ensure reliability.
  • a planar structure capacitor is formed, the occupied area becomes large.
  • FIG. 1A and 1B show a DRAM cell structure proposed in Patent Document 1.
  • FIG. 1A is a plan view
  • FIG. 1B is a cross-sectional view taken along the line AA ′ of FIG. 1A.
  • the active region AR surrounded by the shallow trench isolation STI is equivalent to two transistors on the left and right, and the central wide portion is a contact region connected to the bit line. Intersects with narrow areas on both sides
  • the portion below the gate electrode G to be formed constitutes a channel.
  • a partial force sandwiched between both gate electrodes G for example, constitutes a common source region.
  • a region outside both the gate electrodes G forms a drain region and a part of the capacitor.
  • the main part of the capacitor is the area where the widths at both ends are widened.
  • an n-type wall NW is formed on a p-type substrate SUB.
  • the shallow trench isolation STI is formed to an intermediate depth of n-rule NW and defines the active area AR (Fig. 1A).
  • a recess is formed in the STI, and the active region side wall shown in bold in FIG. 1A is exposed.
  • a capacitor dielectric film 58 is formed.
  • a polycrystalline silicon film 60 is deposited and etched using a resist mask to form a gate electrode 60g and a capacitor counter electrode 60c.
  • a low concentration p-type impurity is ion-implanted to form the source LDD region 61 and simultaneously form the drain region 62.
  • the sidewall spacer 64 is formed, ion implantation of high-concentration p-type impurities is performed to form a high-concentration source region 66, and the polycrystalline silicon films 60g and 60c are also doped into high-concentration p-type.
  • a silicide process is performed, and a silicide layer 69 is formed on the source region 66 and the gate electrode 60g.
  • a capacitor is formed with the upper and side surfaces of the active region as one electrode, so that the electrode area of the capacitor is increased. It is said that the capacity can be increased.
  • the process described as DRAM is the same as the MO transistor formation process except for STI etching and capacitor storage electrode formation ion implantation, and it is easy to mix with logic circuits.
  • Non-Patent Document 1 explains that it is important for planar-type DRAM-powered system-on-chip (SoC) applications that are suitable for mixed logic circuits.
  • SoC system-on-chip
  • An example of creating the DRAM cell shown in Fig. 1C is reported.
  • Access transistor force It is formed in the form having equivalent source / drain regions 66 and 62 Other than the above, it corresponds to the configuration shown in Fig. 1A and IB. Equivalent parts are indicated by the same reference numerals.
  • the capacitance was 8 fFZ ⁇ m2, but with a sample that etched 0.15 ⁇ m deep recess into 0.35 zm deep STI, The desired capacity of 10 fFZ x m2 was obtained and the cell capacity was reported to have increased by 25%.
  • Patent Document 1 US Patent Publication No. 6,573,548
  • Non-Patent Document 1 Journal of The Electrochemical Society, 152 (1) G107-G109 (2005)
  • An object of the present invention is to provide a semiconductor device in which a logic circuit and a DRAM circuit are mixedly mounted, including a DRAM that can be manufactured without much change in a logic process and has a large capacitance per unit area. is there.
  • Another object of the present invention is to provide a highly reliable semiconductor device in which a logic circuit and a DRAM circuit are mounted, using an element isolation region by STI.
  • Another object of the present invention is to increase the capacitance of a capacitor in a form in which a capacitor is formed by digging a part of STI.
  • a semiconductor substrate having a logic region and a memory region
  • a capacitor storage electrode formed on the inner surface of the capacitor trench and extending to the upper surface of the adjacent active region
  • An access transistor having one source Z drain region formed in an active region in which the capacitor storage electrode extends, enters under the capacitor storage electrode, and forms an electrical connection;
  • a logic transistor formed in an active region of the logic region
  • the gate electrode of the access transistor and the logic transistor is formed using the same layer as the capacitor counter electrode.
  • the storage electrode formed on the recess formed in the STI can have almost the entire area of the inner surface of the recess as the electrode area. Can be formed without using a special process, ensuring high reliability.
  • FIG. 1A-1C are a plan view and a cross-sectional view showing a conventional STI-use capacitor.
  • FIGS. 2A to 2C are cross-sectional views illustrating a method of manufacturing a logic embedded memory semiconductor device having an STI-use capacitor according to an embodiment of the present invention.
  • FIGS. 2D-2E are a plan view and a cross-sectional view showing a method of manufacturing a logic-embedded memory semiconductor device having an STI-use capacitor according to an embodiment of the present invention.
  • FIGS. 2F-2H are cross-sectional views illustrating a method of manufacturing a logic embedded memory semiconductor device having an STI-use capacitor according to an embodiment of the present invention.
  • FIGS. 21-2J are cross-sectional views illustrating a method of manufacturing a logic embedded memory semiconductor device having an STI-use capacitor according to an embodiment of the present invention.
  • FIGS. 2K to 2L are cross-sectional views illustrating a method of manufacturing a logic embedded memory semiconductor device having STI-use capacitors according to an embodiment of the present invention.
  • FIGS. 2M-2N are cross-sectional views showing a method of manufacturing a logic embedded memory semiconductor device having STI-use capacitors according to an embodiment of the present invention.
  • FIGS. 2O-2P are cross-sectional views illustrating a method of manufacturing a logic-embedded memory semiconductor device having STI-use capacitors according to an embodiment of the present invention.
  • FIGS. 3A-3C are a plan view and a cross-sectional view showing a method of manufacturing an STI-use capacitor according to another embodiment of the present invention.
  • an element isolation region 12 is formed in a p-type silicon semiconductor substrate 11 by shallow trench isolation (STI).
  • STI shallow trench isolation
  • the surface of the silicon substrate is thermally oxidized to grow a buffer oxide film, and a silicon nitride film is formed thereon.
  • a resist pattern having the shape of the active region AR is formed, and the silicon nitride film and the silicon oxide film are etched.
  • the silicon substrate 11 is reactively etched to form a trench.
  • the upper end opening width of the trench is 200 nm and the trench depth is 300 nm. It is preferable to etch the trench side wall under an inclined condition.
  • a silicon nitride film liner 12 ⁇ is formed by chemical vapor deposition (CVD). Silicon oxide film (undoped silicate glass USG) 12f is deposited by high-density plasma (HDP) CVD, and the trench is backfilled. Chemical mechanical polishing (CMP) is performed using the patterned silicon nitride film as a stopper to remove the deposition curtain on the silicon nitride film and planarize the surface. The silicon nitride film is removed by etching with hot phosphoric acid, and the nona oxide film is removed by etching with dilute hydrofluoric acid.
  • CVD chemical vapor deposition
  • Si oxide film (undoped silicate glass USG) 12f is deposited by high-density plasma (HDP) CVD, and the trench is backfilled.
  • CMP Chemical mechanical polishing
  • n-well NW is formed by ion implantation using a resist mask. In the logic area, n-well and p-well are formed.
  • the surface of the active region AR is thermally oxidized to form a buffer oxide film 13.
  • This buffer oxide film protects the surface of the substrate silicon when the polycrystalline silicon film formed thereon is etched.
  • a photoresist film having a thickness of about 200 nm is applied, exposed and developed, and then subjected to STI.
  • a photoresist pattern PR1 for etching is formed. If the width of the STI is 200 nm, for example, a stripe with a width of lOOnm is left in the center, and an aperture AP is formed that opens part of the active region beyond the edge of the STI region to be etched.
  • FIG. 2D shows an example of a planar shape of the opening pattern AP.
  • the active region AR has a shape with a wide end, and the opening pattern AP is formed so as to surround the wide active region end.
  • the STI insulating film exposed in the opening pattern AP is the etching target. Etch back the STI about 200nm deep by reactive etching.
  • reactive etching for example, C4F8 / Ar / 02 is used as an etchant gas for silicon oxide, and CHF3 / Ar / 02 is used as an etchant gas for silicon nitride.
  • isolated capacitor trenches CT1 and CT2 are formed.
  • the sidewall of the capacitor trench CT consists of an exposed silicon substrate (n-type wall NW) and a STI-carrying insulating film 12c remaining at the center and bottom. It is preferable to etch the side wall of the buried insulating film 12c under the condition of tilting.
  • the region between the outer periphery of the active region AR and the outer periphery of the aperture AP is etched back to form a capacitor trench.
  • a polycrystalline silicon film 15 is deposited to a thickness of about 20 nm by CVD using SiH 4 and H 2 gas at a substrate temperature of about 600 ° C. Add p-type impurity B at the same time as deposition, or perform ion implantation of B after deposition to impart conductivity.
  • This polycrystalline silicon film 15 constitutes the storage electrode of the capacitor.
  • the bottom surface of the capacitor trench CT, which is just the active region side surface, and the STI side surface can also be used as the capacitor area. However, in this state, the polycrystalline silicon film 15 in the capacitor trench CT1 and the polycrystalline silicon film 15 in another capacitor trench CT2 are electrically continuous.
  • a photoresist covering the capacitor region is formed on the polycrystalline silicon film 15.
  • An opening is formed on the STI buried insulating film 12c remaining in the center, and also opens outside the capacitor region.
  • the polycrystalline silicon film 15 is reactively etched using the photoresist pattern PR2 as a mask.
  • Etchant gas for polycrystalline silicon having selectivity for silicon oxide film is, for example,
  • the surface of the active region not covered with the photoresist pattern PR2 is protected by the buffer oxide film 13 for etching power. After the etching of the polycrystalline silicon film 15, the photoresist mask PR2 is removed, and the buffer oxide film 13 is removed with, for example, dilute hydrofluoric acid.
  • FIG. 2H shows a state where the buffer oxide film 13 is also removed and a clean silicon surface is exposed.
  • the polycrystalline silicon films 15x and 15y formed in the capacitor trench CT cover both sides and the bottom of the trench and are separated from each other. In the logic circuit region, the surface of the active region defined by STI is exposed.
  • dry thermal oxidation is performed in, for example, 900 ° C. dry 02 to consume about 4 / m of the silicon surface and grow a thermal oxide film 16.
  • the active area of the logic circuit area is also shown on the left side of the figure.
  • a gate oxide film 16g is formed on the surface of the active region, and the exposed surface of the polycrystalline silicon film 15 is also thermally oxidized to form a silicon oxide film 16c constituting a capacitor dielectric film.
  • a polycrystalline silicon film 17 is deposited on the silicon oxide film 16 to a thickness of about 120 nm by CVD using SiH 4 and H 2 gas at a substrate temperature of about 600 ° C. This polycrystalline silicon film forms the gate electrode of the transistor and the counter electrode of the capacitor.
  • a photoresist pattern PR3 for the gate electrode of the transistor and the counter electrode of the capacitor is formed on the polycrystalline silicon film 17.
  • the width (gate length) of the gate electrode is 50 nm, for example.
  • the polycrystalline silicon film 17 is reactively etched using the photoresist pattern PR3 as a mask.
  • C12 / HBr / ⁇ 2 is used as the etching gas.
  • the etching is performed so as to stop at the gate oxide film 16g.
  • both sides of the gate electrode 17g (and the counter electrode 17c) of the polycrystalline silicon film The extension region 21 is formed by ion-implanting a low concentration of p-type impurity B into the n-type wall NW at an acceleration energy of 3 keV and a dose of 5 X 1014 cm_2 (hereinafter expressed as 5E14).
  • the gate electrode 17g and the counter electrode 17c are also doped with p-type impurities.
  • a silicon oxide film is deposited on the semiconductor substrate to a thickness of about 10 nm CV D, and etched back by reactive etching to form the gate electrode 17g and the capacitor C on the sidewalls. Form side wall spacer SW.
  • p-type impurity B is ion-implanted at an acceleration energy of 10 keV and a dose of 3E15 to form a high concentration source / drain region 22.
  • the gate electrode 17g and the counter electrode 17c are also heavily doped with p-type impurities.
  • a silicon oxide film 23 is formed on the substrate by CVD with a thickness of about 20 nm. This oxide film serves as a mask for the silicide process.
  • a photoresist pattern PR4 having a shape covering the region for preventing the silicidation reaction is formed. Photoresist pattern PR4 covers the access transistor. Reactive etching of the silicon oxide film 23 is performed using C4F8 / Ar / ⁇ 2 as an etching gas and the photoresist pattern PR4 as a mask.
  • the silicon oxide film is removed from the counter electrode in the logic transistor region and the memory region. Thereafter, the photoresist pattern PR4 is removed.
  • Logic transistor source Z drain region, gate electrode and capacitor counter electrode form a silicide layer to reduce resistance. Capacitor storage region can degrade retention characteristics due to silicide reaction. This is because it is preferable not to form silicide.
  • the sidewall spacers SW on both sides of the counter electrode 17g of the capacitor are covered with a mask and are not etched, so that they remain protruding from the counter electrode 17g of polycrystalline silicon.
  • a Co film on the substrate surface by sputtering and performing a primary silicidation reaction at a low temperature, wash out the unreacted Co film with sulfuric acid / hydrogen peroxide solution and perform a secondary silicide reaction at 850 ° C.
  • a low resistance silicide film is formed.
  • a CoSi layer 26 having a thickness of 50 nm is formed on the source Z drain region of the logic transistor, the gate electrode, and the counter electrode of the capacitor.
  • the figure also shows the n-channel transistor in the p-well PW in the logic circuit area at the left end.
  • the conductivity type of the channel (well), the gate electrode 16g, the extension 23, and the source Z drain region 24 is opposite to that of the corresponding part of the p-channel transistor.
  • ions are separated by a photoresist mask and implanted in a separate process.
  • a DRAM cell is formed simultaneously with the formation of the logic transistor.
  • the steps added to form the DRAM cell include buffer oxide film formation in FIG. 2B, STI partial etching in FIGS. 2C and 2E, polycrystalline silicon deposition in FIG. 2F, and polycrystalline silicon films in FIGS. 2G and 2H ( And buffer oxide film). These processes use similar processes in the production of logic transistors and can be performed with high reliability. Since the capacitor is formed using almost all the inner surface of the recess formed in STI, the area of the capacitor can be increased.
  • a silicon oxide film is used as the gate insulating film and the capacitor dielectric film has been described
  • a silicon oxynitride film, a silicon nitride film, a high dielectric constant insulating film, a high dielectric constant insulating film into which nitrogen is introduced A stacked layer of a silicon oxide film or the like can also be used.
  • the source region of the two access transistors can be shared, and memory capacitors can be formed on both sides.
  • Various known MOS transistor configurations can be used.
  • partial etching of STI was performed using an etching mask having an opening including a part of the active region from STI.
  • the capacitor's storage electrode is also in contact with the side of the active region and forms a pn junction capacitance.
  • the impurity concentration in the active region is low and the pn junction capacitance is small. A pn junction can cause leakage.
  • FIGS. 3A and 3B show another embodiment in which a recess is formed only in the internal space of the STI to form a capacitor.
  • FIG. 3A is a plan view showing an active region AR and an opening AP of an STI etching mask
  • FIG. 3B is a cross-sectional view showing a state in which a storage electrode is formed after partial etching of STI corresponding to FIG. 2H.
  • the shape of the active region AR is a simple rectangle.
  • the mask opening AR is separated for each capacitor on the STI, and it is necessary to increase the area of the recess side surface.
  • a lattice shape may be used.
  • the active area AR is separated from the outer periphery of the aperture AP.
  • FIG. 3B is a cross-sectional view of one capacitor.
  • a recess on the loop is formed in the STI region, and a polycrystalline silicon film 15x is formed on the inner surface.
  • the polycrystalline silicon film 15x between the recesses shows a removed form, but may be continuously removed as long as it is in a single capacitor. As shown in Figure 2G, the capacitors need to be separated.
  • the polycrystalline silicon film 15 extends from the recess to the adjacent active region. It is preferable that the extension 21 enters the lower portion of the polycrystalline silicon film 15x and reaches the STI.
  • Polycrystalline silicon film 15x is not in direct contact with n-well NW. This is advantageous when the polycrystalline silicon film 15 is doped at a high concentration.
  • the STI etching can be performed by etching only silicon oxide.
  • the silicon nitride film liner 12 ⁇ shown in FIG. 2A can also be used as an etch stopper. It may be possible to prevent the mobility from being lowered by the tensile stress of the silicon nitride film.
  • the planar shape of the recess constituting the capacitor can be variously selected.
  • FIG. 3C is a modification of the planar shape of the recess.
  • Recess R1 and Recess R2 are interdigitated. Although a shape with two comb teeth is shown, the number of comb teeth can be changed arbitrarily.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

　ロジック混載メモリ半導体装置は、半導体基板に複数の活性領域を画定するＳＴＩと、メモリ領域において、ＳＴＩの一部深さを除去して形成されたリセスと、リセスの内面上に形成され、隣接する活性領域上面に延在するキャパシタ蓄積電極と、キャパシタ蓄積電極上に形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜上に形成されたキャパシタ対向電極と、キャパシタ蓄積電極が延在する活性領域に形成され、一方のソース／ドレイン領域がキャパシタ蓄積電極下に入り込み、電気的接続を形成するアクセストランジスタと、ロジック領域に形成されたロジックトランジスタと、を有し、対向電極、キャパシタ誘電体膜、キャパシタ蓄積電極がメモリ用キャパシタを構成し、アクセストランジスタ、ロジックトランジスタのゲート電極がキャパシタ対向電極と同一層を用いて形成されている。

Description

明 細 書
半導体装置とその製造方法
技術分野
[0001] 本発明は、半導体装置とその製造方法に関し、特にロジック混載メモリを含む半導 体装置とその製造方法に関する。
背景技術
[0002] ロジック（論理）回路とメモリ（記憶）回路とを含むロジック混載メモリは、高転送レート 、低消費電力という特徴を持ち、高機能、高付加価値システムの実現に不可欠なも のとなつている。ダイナミックランダムアクセスメモリ（DRAM)は、 1トランジスタ /1キ ャパシタで 1メモリセルを構成する。電源をオフすると記憶を失う揮発性メモリであるが 、フラッシュメモリのような高電圧を必要とせずに駆動できる。 DRAM専用装置のキヤ パシタは、集積度の向上のため 3次元構造を形成するものが多く知られている。 3次 元構造の製造プロセスは、特殊なプロセスとなり、論理回路と混載する場合には論理 回路の信頼性を低下させる原因になる。
[0003] 近年、半導体装置の集積度向上と共に、素子分離領域として、シリコン局所酸化（ LOCOS)にかわってシヤロートレンチアイソレーション（shallow trench isolation, STI )が多く用いられるようになった。表面の平坦ィ匕プロセスとしては、化学機械研磨（C MP)が多く用いられる。
[0004] ロジック混載メモリのメモリキャパシタは、信頼性確保のためにはプレーナ型構造が 好ましいが、プレーナ構造キャパシタを形成すると、占有面積が広くなつてしまう。プ レーナ構造キャパシタ同等の信頼性を確保でき、占有面積の狭いキャパシタが求め られている。一旦形成した STIを一部掘り返してリセスを形成し、リセス斜面を利用し たキャパシタを形成する提案がある。
[0005] 図 1A, 1Bは、特許文献 1に提案されている DRAMセル構造を示す。図 1Aが平面 図、図 1Bが図 1Aの A— A '線に沿う断面図である。図 1Aにおいて、シヤロートレンチ アイソレーション STIに囲まれた活性領域 ARは左右 2つのトランジスタ分であり、中央 の幅広の部分がビット線に接続するコンタクト領域である。両側の幅狭の領域と交差 するゲート電極 G下方の部分がチャネルを構成する。両ゲート電極 Gに挟まれた部 分力 例えば共通ソース領域を構成する。両ゲート電極 Gより外側の領域がドレイン 領域およびキャパシタの一部を構成する。両側端部の幅を広げた領域がキャパシタ の主要部である。
[0006] 図 1Bに示すように、 p型基板 SUBに n型ゥヱル NWが形成されている。シヤロートレ ンチアイソレーション STIは、 nゥヱル NWの途中深さまで形成され、活性領域 AR (図 1A)を画定する。レジストマスクを用レ、、図 1 Aの破線で囲まれた領域で STIの坦め 込み絶縁膜をエッチングする。 STI中にリセスが形成され、図 1 Aでは太線で示した 活性領域側壁が露出する。レジストマスクから露出した活性領域表面に p型不純物を 注入してキャパシタの蓄積電極となる p型領域 55を形成した後、レジストマスクを除去 し、活性領域表面を酸化して、ゲート酸化膜 57を形成すると同時にキャパシタ誘電 体膜 58を形成する。
[0007] その後、多結晶シリコン膜 60を堆積し、レジストマスクを用いてエッチングしてゲート 電極 60g、キャパシタの対向電極 60cを形成する。低濃度 p型不純物のイオン注入を 行レ、、ソースの LDD領域 61を形成すると同時にドレイン領域 62を形成する。サイドウ オールスぺーサ 64を形成した後、高濃度 p型不純物のイオン注入を行い、高濃度ソ ース領域 66を形成すると共に、多結晶シリコン膜 60g、 60cも高濃度の p型にドープ する。キャパシタ部分を覆う酸化膜 68を形成した後、シリサイド工程を行レ、、ソース領 域 66、ゲート電極 60g上にシリサイド層 69を形成する。
[0008] STIの深さの一部をエッチングして、活性領域の側壁を露出した後、活性領域の上 面と側面を一方の電極とするキャパシタを形成するので、キャパシタの電極面積を広 くし、容量を増加することができるとされている。 DRAMとして説明されている力 用 レ、られる工程は STIのエッチング、キャパシタの蓄積電極形成用イオン注入以外は M〇Sトランジスタ形成工程と共通であり、ロジック回路との混載も容易である。
[0009] 非特許文献 1は、ロジック回路混載に適するプレーナ型 DRAM力 システムオンチ ップ（SoC)用途に重要である旨を説明し、プレーナ型の変形として STIを一部掘り返 してキャパシタを形成した図 1Cに示す DRAMセル作成例を報告している。アクセス トランジスタ力 同等のソース/ドレイン領域 66, 62を有する形で形成されている点 以外は、ほぼ図 1A， IBに示す構成に対応する。同等部分に同等符号を付して示し た。 0. 18 μ mノレールで、リセスを形成しない比較サンプルでは 8fFZ μ m2の容量 であったが、深さ 0. 35 z mの STIに深さ 0. 15 μ mのリセスをエッチングしたサンプ ルにより、所望の 10fFZ x m2の容量を得、セル容量が 25%増加したと報告してい る。
[0010] 特許文献 1 :米国特許公報第 6， 573, 548号公報
非特許文献 1 :ィーシ一エス (Journal of TheElectrochemical Society), 152 (1) G107- G109(2005)
発明の開示
発明が解決しょうとする課題
[0011] 本発明の目的は、ロジックプロセスをあまり変更することなく製造でき、面積当りのキ ャパシタ容量が大きな DRAMを含む、ロジック回路と DRAM回路とを混載した半導 体装置を提供することである。
[0012] 本発明の他の目的は、 STIによる素子分離領域を用い、信頼性の高い、ロジック回 路と DRAM回路とを混載した半導体装置を提供することである。
本発明の他の目的は、 STIを一部掘り返してキャパシタを形成する形態において、 キャパシタ容量を増加することである。
課題を解決するための手段
[0013] 本発明の 1観点によれば、
ロジック領域とメモリ領域を有する半導体基板と、
前記半導体基板の 1表面から所定深さ半導体を除去して形成され、複数の活性領 域を画定するシヤロートレンチと、
前記シヤロートレンチを埋め戻す素子分離絶縁膜と、
前記メモリ領域にぉレ、て、前記素子分離絶縁膜の一部深さを除去して形成された キャパシタ用トレンチと、
前記キャパシタ用トレンチの内面上に形成され、隣接する活性領域上面に延在す るキャパシタ蓄積電極と、
前記キャパシタ蓄積電極上に形成されたキャパシタ誘電体膜と、 前記キャパシタ誘電体膜上に形成され、前記キャパシタ蓄積電極と対向してメモリ キャパシタを構成するキャパシタ対向電極と、
前記キャパシタ蓄積電極が延在する活性領域に形成され、前記キャパシタ蓄積電 極下に入り込み、電気的接続を形成する一方のソース Zドレイン領域を有するァクセ ストランジスタと、
前記ロジック領域の活性領域に形成されたロジックトランジスタと、
を有し、前記アクセストランジスタ、前記ロジックトランジスタのゲート電極が前記キヤ パシタ対向電極と同一層を用いて形成されている半導体装置。
が提供される。
発明の効果
[0014] STIに形成したリセス上に形成した蓄積電極は、リセス内面のほぼ全面積を電極面 積とすることができる。特殊なプロセスを用いずに形成でき、高い信頼性を確保できる 図面の簡単な説明
[0015] [図 1]図 1A— 1Cは、従来技術による STI利用キャパシタを示す平面図、および断面 図である。
[図 2-1]図 2A—2Cは、本発明の実施例による STI利用キャパシタを有するロジック 混載メモリ半導体装置の製造方法を示す断面図である。
[図 2-2]図 2D— 2Eは、本発明の実施例による STI利用キャパシタを有するロジック混 載メモリ半導体装置の製造方法を示す平面図および断面図である。
[図 2-3]図 2F— 2Hは、本発明の実施例による STI利用キャパシタを有するロジック 混載メモリ半導体装置の製造方法を示す断面図である。
[図 2-4]図 21— 2Jは、本発明の実施例による STI利用キャパシタを有するロジック混 載メモリ半導体装置の製造方法を示す断面図である。
[図 2-5]図 2K_ 2Lは、本発明の実施例による STI利用キャパシタを有するロジック混 載メモリ半導体装置の製造方法を示す断面図である。
[図 2-6]図 2M— 2Nは、本発明の実施例による STI利用キャパシタを有するロジック 混載メモリ半導体装置の製造方法を示す断面図である。 [図 2-7]図 2〇_ 2Pは、本発明の実施例による STI利用キャパシタを有するロジック混 載メモリ半導体装置の製造方法を示す断面図である。
[図 3]図 3A—3Cは、本発明の他の実施例による STI利用キャパシタの製造方法を示 す平面図および断面図である。
発明を実施するための最良の形態
[0016] 図 2A〜2Pは、本発明の実施例によるロジック混載メモリ半導体装置の製造方法を 示す。図 2Aに示すように、例えば p型シリコンの半導体基板 11にシヤロートレンチア イソレーシヨン (STI)による素子分離領域 12を形成する。例えば、シリコン基板表面 を熱酸化してバッファ酸化膜を成長し、その上に窒化シリコン膜を形成する。活性領 域 ARの形状のレジストパターンを形成し、窒化シリコン膜、ノくッファ酸化膜をエッチ ングする。パターユングした窒化シリコン膜をハードマスクとし、シリコン基板 11をリア クティブエッチングしてトレンチを形成する。例えば、トレンチの上端開口幅は 200nm 、トレンチ深さは 300nmとする。トレンチ側壁は傾斜させる条件でエッチングすること が好ましい。
[0017] トレンチ内に露出したシリコン表面を熱酸化して酸化シリコン膜ライナ 12xを形成し た後、化学気相堆積 (CVD)により窒化シリコン膜ライナ 12ηを形成する。高密度ブラ ズマ（HDP) CVDにより、酸化シリコン膜（アンドープトシリケートガラス USG) 12fを 堆積し、トレンチを埋め戻す。パターユングした窒化シリコン膜をストッパとして化学機 械研磨（CMP)を行い、窒化シリコン膜上の堆積幕を除去し、表面を平坦化する。窒 化シリコン膜を熱燐酸でエッチングして除去し、ノ ノファ酸化膜を希フッ酸でエツチン グして除去する。このようにして活性領域 ARを画定する STI12を形成する。なお、数 字の後の添字は各部を区別するときに用い、添字を省略するときは全体を指す。レジ ストマスクを用いたイオン注入により n型ゥエル NWを形成する。ロジック領域には nゥ エルと pゥエルを形成する。
[0018] 図 2Bに示すように、活性領域 AR表面を熱酸化し、バッファ酸化膜 13を形成する。
このバッファ酸化膜はその上に形成する多結晶シリコン膜エッチングの際、基板シリ コン表面を保護する。
[0019] 図 2Cに示すように、厚さ 200nm程度のホトレジスト膜を塗布し、露光現像して STI エッチング用のホトレジストパターン PR1を形成する。 STIの幅が 200nmの場合、例 えば中央に幅 lOOnmのストライプを残し、エッチングする STI領域の端部を越えて活 性領域の一部も開口するアパーチャ APを形成する。
[0020] 図 2Dは、開口パターン APの平面形状例を示す。活性領域 ARは、端部の幅を広 げた形状を有し、開口パターン APは幅広の活性領域端部を取り囲むように形成され る。開口パターン AP内に露出する STIの絶縁膜がエッチング対象である。リアタティ ブエッチングで STIを深さ 200nm程度エッチバックする。リアクティブエッチングは、 例えば、酸化シリコンに対するエツチャントガスとしては C4F8/Ar/02を用い、窒 化シリコンに対するエツチャントガスとしては CHF3/Ar/02を用いる。
[0021] なお、素子分離領域の機能を持たせるため、 STIの一部を除去した後、残存する S TIの残膜厚は lOnm以上あることが好ましい。また、形成するキャパシタ電極の面積 を大きくするためには、 STIの厚さの 3/5 ( = 0· 6)以上をエッチする（残膜厚 2/5 以下）ことが好ましい。上述の深さ 200nmのキャパシタ用トレンチは、 STIの厚さ 300 nmの 2/3 ( = 0· 67)である。
[0022] 図 2Εに示すように、分離されたキャパシタ用トレンチ CT1、 CT2が形成される。キヤ パシタ用トレンチ CTの側壁は露出したシリコン基板（n型ゥヱル NW)と、中央部、底 部に残る STIの坦め込み絶縁膜 12cで構成される。坦め込み絶縁膜 12cの側壁は傾 斜させる条件でエッチングするのが好ましい。図 2Dの平面図を参照すると、活性領 域 ARの外周と開口 APの外周との間の領域がエッチバックされ、キャパシタ用トレン チを構成する。
[0023] 図 2Fに示すように、基板温度約 600°Cで、 SiH4と H2ガスを用いた CVDにより、多 結晶シリコン膜 15を厚さ約 20nm堆積する。堆積と同時に p型不純物 Bを添加するか 、堆積後 Bのイオン注入を行って、導電性を付与する。この多結晶シリコン膜 15が、 キャパシタの蓄積電極を構成する。キャパシタ用トレンチ CTの活性領域側側面のみ でなぐ底面や STI側側面もキャパシタ面積として利用できる。ただしこのままの状態 では、キャパシタ用トレンチ CT1内の多結晶シリコン膜 15と他のキャパシタ用トレンチ CT2内の多結晶シリコン膜 15とが電気的に連続している。
[0024] 図 2Gに示すように、多結晶シリコン膜 15の上に、キャパシタ領域を覆うホトレジスト ノ ターン PR2を形成する。中央部に残る STI埋め込み絶縁膜 12cの上に開口を有し 、キャパシタ領域外も開口する。ホトレジストパターン PR2をマスクとして、多結晶シリ コン膜 15をリアクティブエッチングする。各キャパシタ蓄積電極が分離される。酸化シ リコン膜に対して選択性を有する多結晶シリコンに対するエツチャントガスは、例えば
、 C12ZHBrZ〇2とする。ホトレジストパターン PR2で覆われていない活性領域表面 は、バッファ酸化膜 13によって、エッチング力も保護される。多結晶シリコン膜 15のェ ツチングを終了した後、ホトレジストマスク PR2を除去し、バッファ酸化膜 13を例えば 希フッ酸で除去する。
[0025] 図 2Hは、バッファ酸化膜 13も除去され、清浄なシリコン表面が露出した状態を示 す。キャパシタ用トレンチ CT内に形成された多結晶シリコン膜 15x、 15yは、トレンチ の両側面と底面を覆い、相互間で分離されている。なお、ロジック回路領域では、 ST Iで画定された活性領域の表面が露出する。
[0026] 図 21に示すように、例えば 900°Cのドライ〇2中でドライ熱酸化を行い、シリコン表面 を 4 / m程度消費して、熱酸化膜 16を成長する。図中左側にロジック回路領域の活 性領域も示す。この熱酸化で活性領域表面にゲート酸化膜 16gを形成すると共に、 多結晶シリコン膜 15の露出表面も熱酸化して、キャパシタ誘電体膜を構成する酸化 シリコン膜 16cも形成する。
[0027] 図 2Jに示すように、基板温度約 600°Cで、 SiH4と H2ガスを用いた CVDにより、酸 化シリコン膜 16上に多結晶シリコン膜 17を厚さ約 120nm堆積する。この多結晶シリ コン膜はトランジスタのゲート電極を形成すると共に、キャパシタの対向電極を形成す るものである。
[0028] 図 2Kに示すように、多結晶シリコン膜 17の上に、トランジスタのゲート電極およびキ ャパシタの対向電極用のホトレジストパターン PR3を形成する。ゲート電極の幅（ゲー ト長）は例えば 50nmである。ホトレジストパターン PR3をマスクとして、多結晶シリコン 膜 17をリアクティブエッチングする。エッチングガスとしては C12/HBr/〇2を用いる 。ここで、エッチングはゲート酸化膜 16gでストップするように行う。
その後、ホトレジストパターン PR3は除去する。
[0029] 図 2Lに示すように、多結晶シリコン膜のゲート電極 17g (及び対向電極 17c)両側 の n型ゥヱル NWに低濃度の p型不純物 Bを加速エネルギ 3keV、ドーズ量 5 X 1014 cm_ 2 (以下 5E14のように表記する）でイオン注入し、エクステンション領域 21を形 成する。なお、ゲート電極 17gおよび対向電極 17cにも p型不純物がドープされる。
[0030] 図 2Mに示すように、半導体基板上に酸化シリコン膜を例えば厚さ lOOnm程度 CV Dで堆積し、リアクティブエッチングでエッチバックすることにより、ゲート電極 17gおよ びキャパシタ Cの側壁上にサイドウォールスぺーサ SWを形成する。
[0031] 図 2Nに示すように、サイドウォールスぺーサ SWをマスクとして、 p型不純物 Bを、加 速エネルギ 10keV、ドーズ量 3E15でイオン注入し、高濃度ソース/ドレイン領域 22 を形成する。ゲート電極 17gおよび対向電極 17cにも p型不純物が高濃度にドープさ れる。
[0032] 図 2〇に示すように、基板上に酸化シリコン膜 23を厚さ 20nm程度 CVDで形成する 。この酸化膜は、シリサイド工程のマスクとなる膜である。酸化シリコン膜 23上にシリサ イド反応を防止する領域を覆う形状のホトレジストパターン PR4を形成する。ホトレジ ストパターン PR4はアクセストランジスタを覆っている。 C4F8/Ar/〇2をエッチング ガスとし、ホトレジストパターン PR4をマスクとして、酸化シリコン膜 23のリアクティブェ ツチングを行う。ロジックトランジスタ領域およびメモリ領域の対向電極上から酸化シリ コン膜が除去される。その後ホトレジストパターン PR4は除去する。ロジックトランジス タのソース Zドレイン領域、およびゲート電極およびキャパシタの対向電極は、シリサ イド層を形成して抵抗を下げることが好ましぐキャパシタの蓄積領域は、シリサイド反 応によりリテンション特性を劣化させる可能性があるので、シリサイドを形成しないこと が好ましいからである。
[0033] 図 2Pに示すように、キャパシタの対向電極 17g両側のサイドウォールスぺーサ SW はマスクで覆われてエッチングされないので、多結晶シリコンの対向電極 17gから突 出するように残る。基板表面上に Co膜をスパッタリングで堆積し、低温で 1次シリサイ ド反応を行った後、未反応の Co膜を硫酸 ·過酸化水素水でゥォッシュアウトし、 850 °Cの 2次シリサイド反応を行って、低抵抗のシリサイド膜を形成する。ロジックトランジ スタのソース Zドレイン領域、ゲート電極、キャパシタの対向電極の上に膜厚 50nm の CoSi層 26を形成する。 [0034] なお、図には左端にロジック回路領域の pゥエル PW内の nチャネルトランジスタも示 した。 nチャネルトランジスタにおいては、チャネル（ゥエル）、ゲート電極 16g、ェクス テンション 23、ソース Zドレイン領域 24の導電型が pチャネルトランジスタの対応部の 導電型と逆になる。イオン注入においてはホトレジストマスクで分離して、別工程でィ オンを注入する。
[0035] このようにして、ロジックトランジスタを形成すると同時に DRAMセルを形成する。 D RAMセルを形成するために追加した工程は、図 2Bのバッファ酸化膜形成、図 2C、 2Eの STIの部分エッチング、図 2Fの多結晶シリコン堆積、図 2G, 2Hの多結晶シリコ ン膜 (およびバッファ酸化膜）のエッチングである。これらの工程は類似の工程をロジ ックトランジスタの製造でも用いており、高信頼性を保って行うことができる。 STIに形 成したリセスの内面ほぼすベてを用いてキャパシタを形成するので、キャパシタの面 積を大きくすることができる。
[0036] なお、ゲート絶縁膜およびキャパシタ誘電体膜として酸化シリコン膜を用いる場合を 説明したが、窒素を導入した酸化窒化シリコン膜、窒化シリコン膜、高誘電率絶縁膜 、高誘電率絶縁膜と酸化シリコン膜等の積層等を用いることもできる。図 1Aを参照し て説明したように、 2つのアクセストランジスタのソース領域を共通とし、両側にメモリキ ャパシタを形成してもよレ、。 MOSトランジスタの構成として公知のものを種々採用す ることあでさる。
[0037] 上述の実施例においては、 STIから活性領域の一部を含む開口を有するエツチン グマスクを用いて STIの部分エッチングを行った。キャパシタの蓄積電極は活性領域 の側面にも接し、 pn接合容量も形成する。しかし活性領域の不純物濃度は低ぐ pn 接合容量は小さい。 pn接合はリークの原因となりうる。
[0038] 図 3A, 3Bは、 STIの内部空間のみにリセスを作り、キャパシタを形成する他の実施 例を示す。図 3Aが活性領域 ARと STIエッチング用マスクの開口 APを示す平面図、 図 3Bが、図 2Hに対応する、 STIの部分エッチング後、蓄積電極を形成した状態を 示す断面図である。
[0039] 図 3Aに示すように、活性領域 ARの形状は単純な矩形としている。マスクの開口 A Rは、 STI上で各キャパシタごとに分離され、リセス側面の面積を増大するようにルー プ形状を有する。ループに代え、格子状としてもよい。活性領域 ARは、開口 APの外 周から離れている。
[0040] 図 3Bは、キャパシタ 1つ分の断面図である。 STI領域内にループ上のリセスが形成 され、その内面上に多結晶シリコン膜 15xが形成されている。リセスとリセスの間の多 結晶シリコン膜 15xは除去した形態を示すが、単一キャパシタ内であれば、連続して レ、てもよい。図 2Gに示したように、キャパシタ間では分離する必要がある。多結晶シリ コン膜 15は、リセス内から隣接する活性領域上に延在する。エクステンション 21は、 多結晶シリコン膜 15xの下部に入り込み、 STIに達することが好ましい。多結晶シリコ ン膜 15xは、 nゥエル NWと直接接することがなくなる。多結晶シリコン膜 15を高濃度 にドープする場合に有利であろう。
[0041] 本実施例の場合、 STIのエッチングを酸化シリコンのみのエッチングで行うことがで きる。図 2Aに示した窒化シリコン膜ライナ 12ηをエッチストッパとして用いることもでき る。窒化シリコン膜のテンサイルストレスで移動度の低下を防止することも可能であろ う。なお、キャパシタを構成するリセスの平面形状は種々選択できる。
[0042] 図 3Cはリセスの平面形状の変形例である。リセス R1とリセス R2とがインターデジタ ル形に入り込んだ形状である。 2つの櫛歯を有する形状を示したが、櫛歯の数は任 意に変更できる。
[0043] 以上実施例に沿って本発明を説明したが、本発明はこれらに限定されなレ、。例え ばロジックトランジスタの構造は公知の種々の構造を採用できる。例示した材料、数 値等は制限的なものではない。その他種々の変更、改良、組み合わせが可能なこと は当業者に自明であろう。

Claims

請求の範囲
[1] ロジック領域とメモリ領域を有する半導体基板と、
前記半導体基板の 1表面から所定深さ半導体を除去して形成され、複数の活性領 域を画定するシヤロートレンチと、
前記シヤロートレンチを埋め戻す素子分離絶縁膜と、
前記メモリ領域において、前記素子分離絶縁膜の一部深さを除去して形成された キャパシタ用トレンチと、
前記キャパシタ用トレンチの内面上に形成され、隣接する活性領域上面に延在す るキャパシタ蓄積電極と、
前記キャパシタ蓄積電極上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成され、前記キャパシタ蓄積電極と対向してメモリ キャパシタを構成するキャパシタ対向電極と、
前記キャパシタ蓄積電極が延在する活性領域に形成され、前記キャパシタ蓄積電 極下に入り込み、電気的接続を形成する一方のソース Zドレイン領域を有するァクセ ストランジスタと、
前記ロジック領域の活性領域に形成されたロジックトランジスタと、
を有し、前記アクセストランジスタ、前記ロジックトランジスタのゲート電極が前記キヤ パシタ対向電極と同一層を用いて形成されている半導体装置。
[2] 前記アクセストランジスタ、前記ロジックトランジスタのゲート電極および前記キャパ シタ対向電極が同一の多結晶半導体層を用いて形成されている請求項 1記載の半 導体装置。
[3] 前記キャパシタ用トレンチ力 S、前記シヤロートレンチの周縁に沿って形成されている 請求項 1記載の半導体装置。
[4] 前記キャパシタ用トレンチ下の前記素子分離絶縁膜の残膜厚が 10nmからシャロ 一トレンチの深さの 2/5の範囲である請求項 1記載の半導体装置。
[5] 前記キャパシタ用トレンチが、前記隣接する活性領域の側面を露出する請求項 1記 載の半導体装置。
[6] 前記隣接する活性領域が素子分離領域内に入り込んだ幅広の領域を有する請求 項 5記載の半導体装置。
[7] 前記キャパシタ用トレンチが前記幅広の領域を取り囲む平面形状を有する請求項 6 記載の半導体装置。
[8] 前記キャパシタ用トレンチが、前記素子分離絶縁膜の一部を介して前記シャロート レンチの側壁から離れて形成されている請求項 1記載の半導体装置。
[9] 前記キャパシタ用トレンチ力 平面配置において、前記シヤロートレンチの周縁から 一定距離はなれた辺を有する請求項 8記載の半導体装置。
[10] 前記メモリ領域の複数の活性領域が、前記シヤロートレンチを挟んで対向する 2つ の活性領域を有し、前記 2つの活性領域の各々に対応して前記キャパシタ用トレン チが形成され、形成される 2つのキャパシタ用トレンチが前記素子分離絶縁膜の除去 されない部分で分離されている請求項 1記載の半導体装置。
[11] 前記キャパシタ蓄積電極が、各メモリキャパシタごとに分離され、前記キャパシタ対 向電極が複数のメモリキャパシタに共通である請求項 10記載の半導体装置。
[12] 前記キャパシタ蓄積電極が、前記隣接する活性領域の導電型と逆導電型を有する 多結晶半導体で形成されている請求項 10記載の半導体装置。
[13] さらに、前記キャパシタ対向電極上に形成されたシリサイド層を有する請求項 1記載 の半導体装置。
[14] (a)ロジック領域とメモリ領域とを有する半導体基板にシヤロートレンチアイソレーシ ヨンを形成し、前記メモリ領域に複数の第 1導電型活性領域、前記ロジック領域に夫 々複数の前記第 1導電型および逆導電型である第 2導電型の活性領域を画定する 工程と、
(b)前記メモリ領域において、前記シヤロートレンチアイソレーションの深さの一部を エッチングし、キャパシタ用トレンチを形成する工程と、
(c)前記キャパシタ用トレンチの内面上から隣接する活性領域上に延在するキャパ シタ蓄積電極を形成する工程と、
(d)前記活性領域および前記キャパシタ蓄積電極の表面に絶縁膜を形成する工程 と、
(e)前記絶縁膜を覆って、電極層を形成する工程と、 (f)前記電極層をパターユングして、トランジスタのゲート電極およびキャパシタの対 向電極を形成する工程と、
(g)前記パターニングした電極層を介して前記第 1導電型の活性領域に前記第 2 導電型の不純物をドープし、メモリ領域においては活性領域上に延在する前記蓄積 電極下面と電気的に接続する工程と、
を含む半導体装置の製造方法。
[15] 前記工程（b)が、 前記キャパシタ用トレンチ下に、 10nmからシャロートレンチの深 さの 2/5の範囲である前記素子分離絶縁膜を残す請求項 14記載の半導体装置の 製造方法。
[16] 前記工程（a) 、前記メモリ領域に、前記シヤロートレンチを挟んで対向する 2つの 活性領域を形成し、前記工程 (b)が前記 2つの活性領域の各々に対応して、前記素 子分離絶縁膜の除去されない部分で分離されている 2つのキャパシタ用トレンチを形 成する請求項 14記載の半導体装置の製造方法。
[17] 前記工程（c)力 S、各メモリキャパシタごとに分離されたキャパシタ蓄積電極を形成し
、前記工程 (f)が、複数のメモリキャパシタに共通であるキャパシタ対向電極を形成す る請求項 14記載の半導体装置の製造方法。
[18] 前記工程 (c)が、前記第 2導電型を有する多結晶半導体で形成されたキャパシタ 蓄積電極を形成する請求項 17記載の半導体装置の製造方法。
[19] (h)前記パターユングした電極層の側壁上にサイドウォールスぺーサを形成するェ 程と、
(i)前記サイドウォールスぺーサをマスクとして前記第 2導電型不純物をドープする 工程と、
をさらに含む請求項 14記載の半導体装置の製造方法。
[20] (h)前記ロジックトランジスタのソース/ドレイン領域とゲート電極、および前記キヤ パシタ対向電極上にシリサイド層を形成する工程、
をさらに含む請求項 19記載の半導体装置の製造方法。
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