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WO2007055270A1 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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WO2007055270A1
WO2007055270A1 PCT/JP2006/322358 JP2006322358W WO2007055270A1 WO 2007055270 A1 WO2007055270 A1 WO 2007055270A1 JP 2006322358 W JP2006322358 W JP 2006322358W WO 2007055270 A1 WO2007055270 A1 WO 2007055270A1
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WO
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semiconductor wafer
wafer
semiconductor
chip
semiconductor device
Prior art date
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Ceased
Application number
PCT/JP2006/322358
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English (en)
French (fr)
Inventor
Yoshiyuki Abe
Chuichi Miyazaki
Hideo Mutou
Tomoko Higashino
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Renesas Technology Corp
Original Assignee
Renesas Technology Corp
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Priority to US12/092,850 priority patent/US7892949B2/en
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Priority to US13/310,170 priority patent/US8772135B2/en
Priority to US14/285,943 priority patent/US9070560B2/en
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Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device technology, and more particularly to a semiconductor wafer dicing technology.
  • This stealth dicing method is a dicing method in which a modified layer is selectively formed by irradiating the inside of a semiconductor wafer with a laser beam, and the semiconductor wafer is cut using the modified layer as a division starting point. According to this method, even an extremely thin semiconductor wafer having a thickness of about 30 m can be cut directly without physically stressing, so that chipping can be reduced and the reduction in the bending strength of the semiconductor chip can be suppressed. The In addition, regardless of the thickness of the semiconductor wafer, high-speed dicing at 300 mm or more per second is possible, so throughput can be improved. Therefore, stealth dicing is an indispensable technology for thin semiconductor chips.
  • Patent Document 1 Such stealth dicing technology is described in, for example, Japanese Unexamined Patent Publication No. 2004-221286 (Patent Document 1).
  • paragraph 0022 of FIG. 1 and FIG. A configuration is disclosed in which a wiring layer is provided on both sides of a test pad in an intermediate region. This wiring layer is a dummy pattern for making the irradiation region of the laser beam uniform, which does not perform electrical coupling, and facilitating the absorption of the laser beam.
  • paragraph 0023 of Patent Document 1 discloses a method of melting and cutting a semiconductor wafer by irradiating a region where the wiring layer is formed with a laser beam when dividing the semiconductor wafer.
  • Patent Document 2 JP-A-2005-340426 (Patent Document 2), a groove is formed in a test bonding pad on a main surface of a semiconductor wafer, and then a tape is attached to the main surface of the semiconductor wafer. Then, the semiconductor wafer is divided into individual semiconductor chips starting from the modified layer by extending the tape by irradiating laser light from the back side of the semiconductor wafer to form a modified layer inside the semiconductor wafer. Stealth dicing technology is disclosed.
  • Patent Document 3 a test electrode pad or the like on a main surface of a semiconductor wafer is removed by a blade, and then a laser is started from the main surface side of the semiconductor wafer.
  • a stealth dicing technique is disclosed in which a modified layer is formed inside a semiconductor wafer by irradiating light, and then the dicing tape is stretched to divide the semiconductor wafer into individual semiconductor chips starting from the modified layer. ing.
  • Patent Document 1 Japanese Patent Laid-Open No. 2004-221286 (paragraphs 0022 to 0024 and FIG. 1)
  • Patent Document 2 Japanese Patent Laid-Open No. 2005-340426
  • Patent Document 3 Japanese Patent Laid-Open No. 2005-32903
  • the present inventor uses a stealth dicing method to divide a semiconductor wafer.
  • This expand system is a system in which a semiconductor wafer is divided into individual semiconductor chips by stretching the resin sheet with the semiconductor wafer attached to the outer periphery from the center of the semiconductor wafer to the outer periphery.
  • a test pad made of aluminum, for example is arranged in the dicing area.
  • the cut surface portion of the test pad is stretched and cut.
  • a whisker-like conductor wire is formed.
  • This bending method is a method in which a semiconductor wafer is divided into individual semiconductor chips by bending the semiconductor wafer by applying a force in a direction intersecting the main surface of the semiconductor wafer.
  • the problem of forming the whisker-like conductor wire is reduced.
  • Fig. 65 since the insulating layer portion where the inspection node / node does not exist is mechanically weaker than the new inspection pad, avoid the inspection pad. There were problems that cracks CRK entered and were cut at the insulating layer, and that the cutting line was meandering at the insulating layer between the pads for inspection in the dicing area.
  • An object of the present invention is to provide a technique capable of reducing or preventing cutting shape defects in a semiconductor wafer cutting process using stealth dicing.
  • the present invention provides a modified region that becomes a division starting point at a laser irradiation position inside the semiconductor wafer by irradiating a laser to the side of an inspection pad in a separation region of individual semiconductor chips of the semiconductor wafer. After forming, each semiconductor chip of the semiconductor wafer is divided into individual pieces by a bending method.
  • the present invention provides the inspection pad in the step of cutting the semiconductor wafer by irradiating the inspection pad of the separation region of each semiconductor chip of the semiconductor wafer with a laser.
  • the present invention includes a step of forming a modified region serving as a division starting point at a laser irradiation position inside the semiconductor wafer by irradiating a separation region of each semiconductor chip of the semiconductor wafer with laser. And a step of removing the pad for inspection of the semiconductor wafer.
  • a modified region serving as a division starting point is formed at a laser irradiation position inside the semiconductor wafer by irradiating a laser to the side of the inspection pad in the separation region of each semiconductor chip of the semiconductor wafer. Thereafter, individual semiconductor chips of the semiconductor wafer are separated into individual pieces by a bending method, so that a cutting shape defect can be reduced or prevented in the cutting process of the semiconductor wafer using stealth dicing.
  • FIG. 1 is a flowchart of a manufacturing process of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is an overall plan view of the main surface of the semiconductor wafer after the pre-process 100 of FIG.
  • FIG. 3 is a sectional view taken along line XI—XI in FIG.
  • FIG. 4 is an enlarged plan view of a main part of the semiconductor wafer in FIG.
  • FIG. 5 is an enlarged plan view of a region R1 in FIG.
  • FIG. 6 is a cross-sectional view taken along line X2-X2 in FIG.
  • FIG. 7 is a cross-sectional view of an essential part of a semiconductor wafer showing a detailed example of the cross-sectional structure of the semiconductor wafer in FIG. It is.
  • FIG. 8 is an overall plan view of a jig in which a semiconductor wafer is accommodated.
  • FIG. 9 is a cross-sectional view taken along line X3-X3 in FIG.
  • FIG. 10 is a cross-sectional view of the semiconductor wafer and jig during the back surface processing step.
  • FIG. 12 is a plan view of relevant parts of the semiconductor wafer after the laser irradiation step.
  • FIG. 13 is a sectional view taken along line X 4 -X 4 in FIG.
  • FIG. 14 is a plan view of relevant parts of another example of the semiconductor wafer after the laser irradiation step.
  • FIG. 15 is a plan view of a principal part of still another example of the semiconductor wafer after the laser irradiation step. 16] A sectional view of essential parts of the semiconductor wafer before the dividing step.
  • FIG. 17 is a fragmentary cross-sectional view of a semiconductor wafer during a dividing step.
  • FIG. 18 is an enlarged cross-sectional view of a main part of the semiconductor wafer in FIG.
  • FIG. 19 is a fragmentary cross-sectional view of a semiconductor wafer during a dividing step.
  • FIG. 20 is an overall plan view of a semiconductor chip cut out from a semiconductor wafer.
  • FIG. 21 is a plan view of the semiconductor chip and the wiring board after the die bonding step.
  • FIG. 22 is a cross-sectional view taken along line X5-X5 in FIG.
  • FIG. 23 is a plan view of the semiconductor chip and the wiring board after the wire bonding step.
  • FIG. 24 is a cross-sectional view taken along line X6—X6 of FIG.
  • FIG. 25 is a cross-sectional view of the semiconductor device after a sealing step.
  • FIG. 26 is an overall plan view of a semiconductor chip of a semiconductor device according to another embodiment of the present invention.
  • FIG. 27 is a plan view of a mounting example of the semiconductor chip of FIG. 26.
  • FIG. 27 is a plan view of a mounting example of the semiconductor chip of FIG. 26.
  • FIG. 28 is a plan view of a principal part of a semiconductor wafer during a manufacturing process of a semiconductor device according to another embodiment of the present invention.
  • FIG. 29 is a sectional view taken along line X8—X8 of FIG.
  • FIG. 30 is a sectional view taken along line X9—X9 of FIG.
  • FIG. 31 is a cross-sectional view of the semiconductor wafer corresponding to the line X8-X8 in FIG. 28 showing a state in which the first laser beam is irradiated.
  • FIG. 32 is a cross-sectional view of the semiconductor wafer corresponding to the line X9-X9 in FIG. 28 showing how the first laser beam is irradiated!
  • FIG. 33 is a plan view of relevant parts of the semiconductor wafer after the first laser light irradiation step.
  • FIG. 34 is a cross-sectional view taken along the line X10—X10 of FIG.
  • FIG. 35 is a sectional view taken along line XI 1 XI 1 of FIG.
  • FIG. 36 is a cross-sectional view of the semiconductor wafer corresponding to line X8—X8 in FIG. 28 showing a state in which the second laser beam is irradiated.
  • FIG. 37 is a cross-sectional view of the semiconductor wafer corresponding to the line X9-X9 in FIG. 28 showing a state in which the second laser beam is irradiated.
  • FIG. 38 is an overall plan view of a semiconductor chip cut out from a semiconductor wafer.
  • FIG. 39 is a sectional view taken along line X12—X12 of FIG.
  • FIG. 40 A flow chart showing a manufacturing process of a semiconductor device according to another embodiment of the present invention.
  • FIG. 41 is a cross-sectional view of the semiconductor wafer after the step of attaching the WSS of FIG. 40.
  • FIG. 42 is a cross-sectional view of the semiconductor wafer after the back surface polishing ij in FIG. 40, after the polishing step.
  • FIG. 43 is a fragmentary cross-sectional view of the semiconductor wafer during the laser irradiation step of FIG. 40.
  • FIG. 43 is a fragmentary cross-sectional view of the semiconductor wafer during the laser irradiation step of FIG. 40.
  • FIG. 44 is a plan view of the semiconductor wafer and jig after the wafer mounting step and WSS peeling step of FIG. 40.
  • FIG. 45 is a sectional view taken along line XI 3—XI 3 in FIG. 44.
  • FIG. 46 is a fragmentary cross-sectional view of the semiconductor wafer during the TEG processing step of FIG. 40;
  • FIG. 47 is a fragmentary cross-sectional view of the semiconductor wafer after the TEG cache process of FIG. 40;
  • FIG. 48 is an enlarged cross-sectional view of the main part of the semiconductor wafer during the dividing step of FIG. 40.
  • FIG. 49 is an overall plan view of a semiconductor chip cut out from a semiconductor wafer by the dividing step of FIG. 40.
  • FIG. 50 is a sectional view taken along line X14—X14 of FIG.
  • FIG. 51 is a fragmentary cross-sectional view of a semiconductor wafer during a laser irradiation process in a manufacturing process of a semiconductor device according to another embodiment of the present invention.
  • FIG. 52 is a fragmentary cross-sectional view of the semiconductor wafer during the TEG cache process following FIG. 51;
  • FIG. 53 is a substantial part plan view of the semiconductor wafer after the TEG processing step.
  • FIG. 54 is a sectional view taken along line X15—X15 in FIG.
  • FIG. 55 is an essential part enlarged cross-sectional view of the semiconductor wafer during the dividing step following FIG. 53.
  • FIG. 56 is an overall plan view of a semiconductor chip cut out from a semiconductor wafer by the dividing step of FIG. 55.
  • FIG. 57 is a cross-sectional view taken along the line X16-X16 of FIG.
  • FIG. 58 is a fragmentary cross-sectional view of a semiconductor wafer during a TEG processing step in a semiconductor device manufacturing step according to another embodiment of the present invention.
  • FIG. 59 is a fragmentary cross-sectional view of the semiconductor wafer after the TEG cache process of FIG. 58.
  • FIG. 60 is an enlarged cross-sectional view of the main part of the semiconductor wafer during the dividing step subsequent to FIG. 59.
  • FIG. 60 is an enlarged cross-sectional view of the main part of the semiconductor wafer during the dividing step subsequent to FIG. 59.
  • FIG. 61 is a substantial part sectional view of a semiconductor wafer in a TEG processing step of a manufacturing process of a semiconductor device being a further embodiment of the invention.
  • FIG. 62 is an essential part enlarged cross-sectional view of the semiconductor wafer during the dividing step following FIG. 61.
  • FIG. 63 is an enlarged cross-sectional view of the main part of the semiconductor wafer during the TEG cache process.
  • FIG. 64 is a cross-sectional view of a semiconductor chip and a wiring board showing a modification of FIG.
  • FIG. 65 is a cross-sectional view of a principal part showing a state in which a crack propagates when a semiconductor wafer is divided.
  • FIG. 66 is an explanatory view of a problem caused by removing TEG using a dicing saw after forming a fractured layer in a semiconductor wafer by laser irradiation.
  • FIG. 67 is a fragmentary cross-sectional view of a semiconductor wafer during a manufacturing step of a semiconductor device in another embodiment of the invention.
  • FIG. 68 is a fragmentary cross-sectional view of the semiconductor wafer during a manufacturing step of the semiconductor device following that of FIG. 67; 69] FIG. 69 is a fragmentary cross-sectional view of the semiconductor wafer during a manufacturing step of the semiconductor device following that of FIG. 68; 70] FIG. 70 is a fragmentary cross-sectional view of the semiconductor wafer during a manufacturing step of the semiconductor device following that of FIG. 69; 71] FIG. 71 is an overall cross-sectional view of the semiconductor wafer during the manufacturing process of the semiconductor device following FIG. 70; 72] FIG. 72 is an overall cross-sectional view of the semiconductor wafer during the manufacturing process of the semiconductor device, following FIG. 71;
  • FIG. 73 is an explanatory diagram of a problem caused by laser irradiation from the main surface side of the semiconductor wafer after removing the TEG using a dicing saw.
  • FIG. 74 is a plan view of a semiconductor wafer in another embodiment of the invention.
  • FIG. 75 is an enlarged plan view of the main part of the semiconductor wafer of FIG. 74.
  • FIG. 76 is a fragmentary cross-sectional view of the semiconductor wafer of FIG. 75 at the time of TEG removal.
  • FIG. 77 is a plan view showing a state of division of a semiconductor wafer according to another embodiment of the present invention.
  • FIG. 78 (a) is an overall plan view of a semiconductor wafer showing a specific state of the semiconductor wafer dividing process described in FIG. 77, and (b) is a cross-sectional view taken along line X17—X17 in (a). is there.
  • FIGS. 79 (a) and (b) are enlarged cross-sectional views of the main part of the semiconductor wafer during the dividing step.
  • a semiconductor wafer (hereinafter referred to as a wafer) having a main surface and a back surface opposite to each other along the thickness direction is prepared, and the main surface of the wafer (device formation) A plurality of semiconductor chips (hereinafter referred to as chips).
  • This pre-process 100 also called wafer process or wafer application, is a process from forming a chip (integrated circuit (element or wiring)) on the main surface of the wafer and making it ready for electrical testing with a probe or the like. It is.
  • the pre-process includes a film formation process, an impurity introduction (diffusion or ion implantation) process, a photolithography process, an etching process, a metallization process, a cleaning process, and an inspection process between each process.
  • FIG. 2 is an overall plan view of the main surface of wafer 1W after this pre-process 100
  • FIG. 3 is a cross-sectional view taken along line XI—XI in FIG. 2
  • FIG. 4 is an enlarged plan view of the main part of wafer 1W in FIG. 5 is an enlarged plan view of the region R1 in FIG. 4
  • FIG. 6 is a cross-sectional view taken along the line X2-X2 in FIG. 5
  • FIG. 7 is a schematic view of the wafer 1W showing a detailed example of the cross-sectional structure of the wafer 1W in FIG. FIG. Note that the symbol N in FIG. 2 indicates a notch.
  • the wafer 1W is composed of a substantially planar semiconductor thin plate having a diameter of, for example, about 300 mm, and a plurality of chips 1 C having, for example, a planar rectangular shape are formed on the main surface thereof. Arranged in a matrix.
  • Each chip 1C is formed with a memory circuit such as a flash memory.
  • a plurality of bonding pads (hereinafter, bonding pads are referred to as pads) 1LB force is provided at one end in the longitudinal direction of each chip 1C. They are arranged side by side.
  • the nod 1LB is an external terminal for extracting an electrode of a memory circuit (integrated circuit) formed on the chip 1C to the outside of the chip 1C, and is electrically connected to an element for forming a memory circuit through a wiring.
  • the integrated circuit formed in the chip 1C may be formed with a logic circuit such as a microprocessor in addition to the memory circuit.
  • a cutting region (chip separation region) CR is arranged on the outer periphery of each chip 1C.
  • a pad lLBt alignment target Am for a test (TEG: Test Element Group) is arranged in the cut region CR.
  • Test pad lLBt Is formed, for example, in a planar rectangular shape, and its size is, for example, about 50 m ⁇ 50 m.
  • This pad lLBt is an external terminal for leading the electrode of the TEG element to the outside of the chip 1C, and is electrically connected to the TEG element through the wiring.
  • the TEG element is an element used to measure and test the electrical characteristics of the element formed in the chip 1C.
  • the alignment target Am is formed in, for example, a planar cross shape, but may be formed in an L shape or a dot shape in addition to the cross shape.
  • the alignment target Am is a pattern used for alignment between a manufacturing apparatus such as an exposure apparatus and the chip 1C of the wafer 1W.
  • a semiconductor substrate (hereinafter referred to as a substrate) 1S constituting such a wafer 1W is made of, for example, a silicon (Si) single crystal, and an element and a wiring layer 1L are formed on its main surface.
  • the thickness of the wafer 1W at this stage (the sum of the thickness of the substrate 1S and the thickness of the wiring layer 1L) D1 (see FIG. 3) is, for example, about 775 ⁇ m.
  • the wiring layer 1L includes an interlayer insulating film lLi, wiring, a node (external terminal) 1LB, a test pad lLBt, an alignment target Am, and a surface protective film. (Hereinafter referred to as a protective film) lLp is formed.
  • the interlayer insulating film ILi has a plurality of interlayer insulating films lLil, lLi2, and lLi3.
  • Insulating films 2a and 2b are formed on the interlayer insulating film lLil.
  • the insulating films 2a and 2b are alternately deposited on the substrate 1S.
  • the insulating film 2a is made of, for example, an oxide silicon (SiO, etc.)
  • the insulating film 2b is made of, for example, silicon nitride (SiN, etc.)
  • the insulating film 2b is thinner than the insulating film 2a, for example, and functions as an etching stopper.
  • plugs (contact plugs) PL1 and PL2 and wiring L1 are formed in the interlayer insulating film lLil.
  • the plugs PL1, PL2 are formed by embedding a conductor film in the holes HI, H2.
  • the conductor film forming the plugs PL1, PL2 has a main conductor film and a barrier metal film formed so as to cover the outer peripheral surface (bottom surface and side surface) thereof.
  • the main conductor film is made of, for example, tandasten (W) and is thicker than the noria metal film.
  • the noria metal film is, for example, titanium nitride (TiN), tungsten nitride (WN), tantalum nitride (TaN), tantalum (Ta), titanium (Ti), tungsten (W) or titanium tungsten (TiW) or It is formed by these laminated films.
  • the wiring L1 is, for example, a buried wiring. That is, the wiring L1 is formed by burying a conductor film in the wiring trench T1 formed in the insulating films 2a and 2b.
  • the configuration of the conductor film of the wiring L1 is the same as that of the plugs PL1 and PL2.
  • Insulating films 3a, 3b, 3c, 3d and wirings L2, L3 are formed on the interlayer insulating film lLi2.
  • the insulating film 3a is made of, for example, silicon carbide (SiC) and has a function as an etching stopper.
  • the insulating film 3a is formed thinner than the insulating films 3b, 3c, 3d.
  • the insulating film 3b has a dielectric constant of silicon oxide (eg, 3.9 to 4.0) such as an organic polymer or organic silica glass. It is formed of a low dielectric constant film (Low-k film). The insulating film 3b is formed thicker than the insulating films 3a, 3c, and 3d.
  • a dielectric constant of silicon oxide eg, 3.9 to 4.0
  • Low-k film low dielectric constant film
  • OMVZVm polyallyl ether
  • PAE polyallyl ether
  • Other low dielectric constant film materials include, for example, completely organic SiOF materials such as FSG, HSQ (hydrogen susesquioxane yarn materials, M3 ⁇ 4Q (methyl silsesquioxane) yarn materials, porous HSQ materials. Use porous MSQ materials or porous organic materials.
  • heat-resistant temperature 600 ° C
  • heat-resistant temperature 650 ° C
  • silica aerogel made by Kobe Steel, relative permittivity 1) 4 ⁇ 1. 1) etc.
  • the SiOC-based material and the SiOF-based material are formed by, for example, a CVD method (Chemical Vapor Deposition).
  • the Black Diamond is formed by a CVD method using a mixed gas of trimethylsilane and oxygen.
  • the p-MTES is formed by, for example, a CVD method using a mixed gas of methyltriethoxysilane and N 2 O.
  • the other low dielectric constant insulating materials are formed by, for example, a coating method.
  • the insulating film 3c is made of, for example, silicon oxide.
  • the insulating film 3c has functions such as ensuring the mechanical strength, surface protection, and moisture resistance of the low dielectric constant film during chemical mechanical polishing (CMP), for example.
  • CMP chemical mechanical polishing
  • the insulating film 3c is formed with substantially the same thickness as the insulating film 3d.
  • the material of the insulating film 3c is not limited to the above-described silicon oxide film, and can be variously changed. For example, a silicon nitride (SiN) film, a silicon carbide film, or a silicon carbonitride (SiCN) film is used. May be used.
  • silicon nitride film, silicon carbide film, or silicon carbonitride film can be formed by, for example, a plasma CVD method.
  • the insulating film 3d is formed of, for example, silicon carbonitride. In addition to the function as an etching stopper, the insulating film 3d has a function of suppressing or preventing the diffusion of copper forming the main conductor film of the wirings L2 and L3.
  • the wirings L2, L3 are the embedded wirings. That is, the wirings L2 and L3 are formed by embedding a conductor film in the wiring grooves T2 and T3.
  • the conductor films of the wirings L2 and L3 have a main conductor film and a noble metal film formed so as to cover the outer peripheral surface (bottom surface and side surfaces) in the same manner as the wiring L3.
  • the main conductor film is made of, for example, copper (Cu), and is thicker than the rare metal film.
  • the material of the noria metal film is the same as the above plugs PLl and PL2.
  • the selfish line L3 is electrically connected to the wiring L2 through the hole H3.
  • the conductor film of the wiring groove T3 of the wiring L3 and the conductor film of the hole H3 are integrally formed.
  • the interlayer insulating film 1U3 is made of, for example, silicon oxide.
  • a plug PL3 is formed in the interlayer insulating film 1 Li3.
  • the plug PL3 is formed by embedding a conductor film in the hole H4.
  • the conductor film forming the plug PL3 is the same as the plugs PL1 and PL2.
  • interlayer insulating film lLi3 On the interlayer insulating film lLi3, wirings, the pads ILB and ILBt, and the alignment target Am are formed.
  • the wiring, pads ILB, ILBt, and alignment target Am are formed of a metal film such as aluminum.
  • Such uppermost wiring and pads ILB, ILBt, etc. are covered with a protective film lLp formed on the uppermost layer of the wiring layer 1L.
  • Protective film lLp is an inorganic insulating material such as silicon oxide
  • An opening 5 is formed in a part of the protective film lLp, and the force pads 1LB and lLBt are partially exposed.
  • the test pad lLBt (including the TEG element and wiring) is aligned to one side in the width direction (short direction) of the cutting region CR.
  • the test pad lLBt alignment target Am is arranged so as to be shifted from the center in the width direction of the cutting region CR.
  • the cutting line CL irradiated with the laser beam during stealth dicing does not pass on the placement line of the test pad lLBt alignment target Am, and is adjacent to the test pad lLBt alignment target Am. Is supposed to pass through. That is, the cutting line CL does not straddle the test pad lLBt alignment target Am, and the test pad lLBt alignment target Am force also passes through a distant position.
  • the cutting line CL overlaps a metal pattern such as the test pad lLBt alignment target Am
  • the mechanical strength varies depending on whether the metal pattern is present or not.
  • the low dielectric constant film is fragile and the metal pattern force is easy to peel off.
  • a whisker-like conductive foreign material is left at the cut portion of the metal pattern at the time of cutting, and the conductive foreign material becomes a bonding wire or electrode. Etc., causing short circuit defects and reducing the reliability and yield of thin semiconductor devices.
  • the wafer 1W can be cut cleanly.
  • the metal pattern such as the test pad lLBt alignment target Am is not cut, generation of the above-mentioned whisker-like conductor foreign matter can be prevented. Therefore, the reliability and yield of a thin semiconductor device can be improved.
  • the cutting line CL overlaps a metal pattern such as the test pad lLBt alignment target Am or the like
  • the recording is performed from the main surface side of the wafer 1W during the stealth dicing process. Irradiation with one light makes it difficult to form a modified region on the substrate 1S because the pad lLBt alignment target Am or the like becomes an obstacle.
  • the disconnection line CL does not overlap the test pad lLBt alignment target Am, the substrate 1S even if laser light is irradiated from the main surface of the wafer 1W during the steel dicing process.
  • the modified region described later can be formed satisfactorily. Therefore, the degree of freedom of laser irradiation can be improved.
  • test process 101 of FIG. 1 various electrical characteristic tests are performed by applying probes to the pad 1LB of each chip 1C of Ueno and 1W and the test pad lLBt of the cutting region CR.
  • This test process is also referred to as a GZW (Good chip / Wafer) check process, and is a test process that mainly electrically determines the quality of each chip 1C formed on the wafer 1W.
  • GZW Good chip / Wafer
  • Subsequent process 102 in FIG. 1 is a process until the chip 1C is housed in a sealing body (package) and completed, and includes a backside caching process 102A, a chip dividing process 102B, and an assembling process 102C. Have.
  • the backside caching step 102A, the chip dividing step 102B, and the assembling step 102C will be described in order.
  • the backside caching step 102A is a step of thinning the wafer 1W.
  • the wafer 1W is accommodated in a jig.
  • FIG. 8 is an overall plan view of the jig 7 in which the wafer 1W is accommodated
  • FIG. 9 is a cross-sectional view taken along line X3-X3 in FIG.
  • chip 1C on the main surface of Weno 1W is shown by a broken line.
  • the jig 7 has a tape 7a and a ring (frame body) 7b.
  • the tape base 7a 1 of the tape 7a also has, for example, a plastic material force having flexibility, and an adhesive layer 7a2 is formed on the main surface thereof.
  • the tape 7a is firmly attached to the main surface (chip forming surface) of the wafer 1W by the adhesive layer 7a2. If the thickness of the tape 7a (the sum of the thickness of the tape base 7al and the thickness of the adhesive layer 7a2) is too thick, handling in the subsequent process and peeling of the tape 7a become difficult.
  • 130-210 / ⁇ ⁇ A thin one is used.
  • a UV tape is preferably used as the tape 7a.
  • UV tape is an adhesive tape that uses ultraviolet (UV) curable resin as the material for the adhesive layer 7a2, and has strong adhesive strength, but when exposed to ultraviolet light, the adhesive strength of the adhesive layer 7a2 suddenly weakens. It has properties! /, (Step 102A1).
  • a rigid ring 7b is attached to the outer periphery of the main surface of this tape 7a (the attachment surface of the wafer 1W).
  • the ring 7b is a reinforcing member having a function of supporting the tape 7a so as not to be swollen.
  • the ring 7b is preferably formed of a metal such as stainless steel, but may be formed of a plastic material whose thickness is set to have the same degree of hardness as the metal.
  • Notches 7bl and 7b2 are formed on the outer periphery of the ring 7b. These notches 7bl and 7b2 are used for handling the jig 7, when aligning the jig 7 with the manufacturing equipment on which it is placed, and for pulling force when fixing the jig 7 to the manufacturing equipment. Used as a scale part.
  • the ring 7b may be affixed to the back surface of the tape 7a (the surface opposite to the affixing surface of the wafer 1W). The ring 7b may be attached before the wafer 1W is attached to the tape 37, or may be attached after the wafer 1W is attached to the tape 7a.
  • FIG. 10 is a cross-sectional view of the wafer 1W and the jig 7 during the back surface processing step
  • FIG. 11 is a cross-sectional view of the wafer 1W and the jig 7 after the back surface caching step.
  • the grinding and polishing tool 8 and the suction stage 9 are rotated, and the polishing process and the polishing process are sequentially performed on the back surface of the wafer 1W based on the grinding amount and the polishing amount.
  • the thickness of the wafer 1W is made extremely thin (ultra-thin), for example, 100 m or less (here, about 90 m, for example).
  • an etching method using nitric acid and hydrofluoric acid may be used in addition to a polishing method using a polishing pad and silica, a chemical mechanical polishing (CMP) method, or the like. .
  • the die bending strength of the chip decreases due to damage or stress generated on the back surface of the wafer 1W due to the above grinding process. It is easy for the chip to break due to the pressure of. Therefore, by performing the polishing process after the grinding process, the damage and stress generated on the back surface of the wafer 1W by the grinding process can be reduced or eliminated, so that the bending strength of the thin chip 1C can be improved.
  • the vacuum suction state of the suction stage 9 is released, and the wafer 1 Take out the jig 7 that holds W from the back surface processing machine.
  • the tape 7a can be firmly supported by the ring 7b, so that handling and transport of the ultra-thin wafer 1W is easy. Can be.
  • the wafer 1W can be prevented from cracking or warping during handling or transport. Therefore, the quality of the wafer 1W can be ensured.
  • the ultra-thin wafer 1W is held by the jig 7 at the stage after the back surface processing, and is transported and shipped to another manufacturing factory (for example, an assembly fabric). Also, you can ask for dicing and assembly after backside calorie.
  • the process proceeds to the chip dividing step 102B.
  • the jig 7 holding the ultra-thin wafer 1W is transferred to the dicing apparatus as it is and placed on the suction stage of the dicing apparatus.
  • it is a force that usually requires a process of peeling off the tape attached to the main surface of the wafer 1W during the backside care and attaching the dicing tape to the backside of the wafer 1W (wafer mounting).
  • the wafer mounting process can be reduced, the manufacturing process of the semiconductor device can be simplified. Therefore, the manufacturing time of the semiconductor device can be shortened.
  • the dicing tape can be omitted, the material cost can be reduced and the cost of the semiconductor device can be reduced.
  • a pattern (chip 1C or cutting region) of the main surface of the wafer 1W is formed from the back surface of the wafer 1W by an infrared camera (hereinafter referred to as an IR camera) with the jig 7 being vacuum-sucked.
  • an infrared camera hereinafter referred to as an IR camera
  • a metal pattern such as a pad lLBt aligned target Am etc. or a metal pattern such as a pad 1LB arranged in the chip 1C is recognized in the cutting region CR ( Step 102B1).
  • the Ueno 1W since the Ueno 1W is extremely thin, it is possible to sufficiently observe the pattern of the main surface of the Ueno 1W.
  • FIG. 12 is a plan view of the main part of wafer 1W after the laser irradiation process.
  • FIG. 13 is a cross-sectional view taken along line X4-X4 in FIG.
  • a modified region (optically damaged portion or fractured layer) PR by multiphoton absorption is formed inside the substrate 1S in the cutting region CR of the wafer 1W.
  • the modified region PR is formed in a state of continuously extending along the cutting line CL. Exemplified.
  • This modified region PR is formed by heating and melting the inside of the wafer 1W by multiphoton absorption, and becomes a cutting start region of the wafer 1W in the subsequent chip dividing step.
  • This melt-treated region is a region that has been once melted and then re-solidified, a region that is in a molten state, or a region that is re-solidified from a molten state, and may be a region that has undergone a phase change or a change in crystal structure. it can.
  • the melt treatment region can also be said to be a region in which one structure is changed to another structure in a single crystal structure, an amorphous structure, or a polycrystal structure.
  • the region where the single crystal structural force has also changed to an amorphous structure the region where the single crystal structure has changed to the polycrystalline structure, and the structure from the single crystal structure to the structure including the amorphous structure and the polycrystalline structure have changed.
  • the modified layer PR is made of, for example, amorphous silicon.
  • laser beam LB1 is transmitted through the back of 1W and the back surface of 1W is transmitted to generate multiphoton absorption inside the 1W and 1W to form a modified region PR, and a laser is formed on the back surface of wafer 1W. Since the optical LB1 is hardly absorbed, the back surface of the wafer 1W does not melt.
  • the laser beam LB1 is irradiated to the side of the test pad lLBt in the cutting region CR. That is, the laser beam LB1 is irradiated so as not to planarly overlap the pad lLBt and the alignment target Am. In other words, the division starting point (modified region PR) of the wafer 1W should not overlap the pad lLBt alignment target Am in a plane. As a result, since the metal pattern such as the test pad lLBt alignment target Am is not cut when cutting the wafer and 1W, the wafer 1W can be cut cleanly. That is, it is possible to reduce or prevent the cutting shape defect of the wafer 1W.
  • the test pad lLBt becomes an obstacle and the portion is processed ( (Formation of reform area PR) may not be successful.
  • the test light lLBt or the like does not contain metal, and the laser beam LB1 is irradiated from the back side of 1W, so that the above-described problems do not occur. Therefore, the modified region PR can be formed and the wafer 1W can be cut well.
  • the modified region PR may be formed in a broken line shape (dot shape) as shown in FIGS.
  • FIG. 14 illustrates a case where the modified region PR is arranged in a broken line shape (dot shape) along the cutting line CL. That is, the reformed regions PR are arranged at regular intervals along the cutting line CL.
  • the low dielectric constant film (insulating film 3b) used for the interlayer insulating film ILi has a low thermal conductivity and tends to accumulate heat, and may be discolored by heat during irradiation with the laser beam LB1.
  • FIG. 15 shows the reformed region PR force, such as the intersection of cutting lines CL orthogonal to each other and the locations where fine patterns of TEG are concentrated, and are concentrated in areas that are difficult to divide. The case is illustrated. This makes it easy to divide parts that are difficult to divide, so you can divide Ueno and 1W neatly. 14 and 15 is the same as that of FIG.
  • the irradiation conditions of the laser beam LB1 are, for example, as follows. That is, the light source has a wavelength of, for example, 1064 nm YAG laser, the laser spot diameter was, for example, 1-2 / ⁇ , the irradiation speed was 300 mmZs, and irradiation was performed at 0.7 m intervals.
  • the condensing point is a portion where the laser beam LB1 is condensed.
  • step 102B3 is a cross-sectional view of the main part of the wafer 1W before the dividing process
  • FIG. 17 is a cross-sectional view of the main part of the wafer 1W during the dividing process
  • FIG. 18 is an enlarged cross-sectional view of the main part of the wafer 1W in FIG. A cross-sectional view of the main part of the wafer 1W is shown.
  • the pattern of the main surface of Ueno and 1W (the chip 1C and the pattern of cutting region CR, as well as the pattern of cutting region CR! Recognizing the modified region PR, such as a metal pattern, such as a mentment target Am, or a metal pattern, such as a pad 1LB arranged in the chip 1C.
  • a pair of line vacuum chucks 13 are arranged on the back surface of the tape 7a of the jig 7, and the position of the line vacuum chucks 13 is adjusted based on the position information obtained by the IR camera 12, and the state Then suck the tape 7a with a pair of line vacuum chucks 13.
  • the end force of the wafer 1W also extends to the end (in the direction perpendicular to the paper surface).
  • a slope is formed on one of the opposing side surfaces of the pair of line vacuum chucks 13.
  • one line vacuum chuck 13 (left side of FIGS. 17 and 18) is brought into contact with the side surface (inclined surface) 1S until the other side vacuum chuck 13 is opposed to the opposite side surface.
  • the wafer 1W is bent by moving it so that it rotates.
  • the wafer 1W is cut (divided) using the modified region PR as a starting point.
  • the pair of line vacuum chucks 13 is moved to the next cutting position. Then, cut the Weno 1W in the same way as above. Thereafter, this process is repeated until all the chips 1C of the WENO 1W are cut.
  • the cutting line CL does not overlap the test target / LDLBt alignment target Am.
  • the metal pattern such as the test pad lLBt alignment target Am is not cut, thus preventing the generation of whisker-like conductors as described above. To do it can.
  • the resin sheet is stretched in the direction of the force from the center of the wafer 1W to the outer periphery (radially), the direction in which the chip 1C intersects the cutting line CL ( It is not pulled apart vertically). In other words, the load (stress) for cutting in the direction intersecting the cutting line CL is not transmitted.
  • the wafer 1W may not be cut cleanly.
  • chipping may occur on the outer periphery of the chip.
  • the bending method it is possible to transmit the load to be cut in the direction intersecting with the cutting line CL, so that it is possible to cut the wafer and 1W neatly.
  • FIG. 20 shows an overall plan view of the chip 1C cut out from Ueno and 1W as described above.
  • a case where a plurality of pads 1 LB are arranged along only one side of one end in the longitudinal direction of the chip 1C is illustrated.
  • a part of the cutting region CR is left on the outer periphery (two sides intersecting (orthogonal)) of the chip 1C, and the test pad lLBt is left in the cutting region CR.
  • the jig 7 on which a plurality of ultra-thin chips 1C are placed is transported and shipped to another manufacturing factory (for example, an assembly fabric), and after the dicing process. You may ask for assembly.
  • another manufacturing factory for example, an assembly fabric
  • the process proceeds to the assembly process 102C.
  • the jig 7 holding the plurality of chips 1C is transported to the pickup device.
  • the back surface of the tape 7a being vacuum sucked, the back surface force of the tape 7a is also pushed up the chip 1C by the push-up pin.
  • the adhesive layer 7a2 is cured by irradiating the adhesive layer 7a2 of the tape 7a with ultraviolet rays to weaken the adhesive force.
  • the chip 1C is picked up by vacuuming the chip 1C with a collect (step 102C1).
  • FIG. 21 is a plan view of the chip 1C and the wiring board 15 after the die bonding process
  • FIG. 22 is a cross-sectional view taken along line X5-X5 in FIG.
  • Wiring board 15 is shaped by a printed wiring board. Instead of this, a lead frame may be used instead.
  • the picked-up chip 1C may be accommodated in a transport tray, transported to another manufacturing factory (for example, an assembly fabric), and assembly after this process may be requested (process 103A).
  • FIG. 23 is a plan view of the chip 1C and the wiring board 15 after the wire bonding process
  • FIG. 24 is a cross-sectional view taken along the line X6-X6 of FIG.
  • the pads 1LB on the main surface of the chip 1C and the electrodes of the wiring board 15 are electrically connected by bonding wires (hereinafter simply referred to as wires) 17.
  • wires bonding wires
  • FIG. 25 shows a cross-sectional view of the semiconductor device after the sealing step.
  • the chip 1C and the wire 17 are sealed with a sealing body 18 made of a plastic material such as epoxy resin using a transfer mold method.
  • bump electrodes 19 are formed on the back surface of the wiring board 15 to manufacture a semiconductor device.
  • the chip 1C has bump electrodes (projection electrodes), for example, the following is performed.
  • the chip 1C is transferred to the chip mounting area of the wiring board 15.
  • the bump electrode can be mounted on the wiring board 15 without tilting the chip by connecting to the pad 1LB and the test pad lLBt.
  • the bump electrode of the chip 1C and the electrode in the chip mounting region are temporarily fixed using a paste material with the main surface (bump electrode forming surface) of the chip 1C facing the chip mounting surface of the wiring board 15.
  • the bump electrode of the chip 1C and the electrode of the printed wiring board 15 are fixed by reflow treatment (flip chip bonding: step 102C2).
  • an underfill is filled between the facing surfaces of the chip 1C and the wiring board 15, and then the chip 1C is sealed in the same manner as above (step 104C4).
  • FIG. 26 shows an overall plan view of the chip 1C of the second embodiment.
  • a plurality of pads 1LB are arranged along each of two sides of the chip 1C that intersect (orthogonally) each other. It is. The rest is the same as in the first embodiment, and a part of the cutting region CR is left on the outer periphery (two sides intersecting (orthogonal)) of the chip 1C, and a test pad lLBt is provided in the cutting region CR. Left behind!
  • FIG. 27 is a plan view of a mounting example of the chip 1C of FIG.
  • the sectional view taken along the line X7-X7 in FIG. 27 is the same as FIG.
  • FIG. 28 is a plan view of the main part of the wafer 1W of the third embodiment, and FIG. 28 is a cross-sectional view taken along line X8—X8 in FIG. 28, and FIG. 30 is a cross-sectional view taken along line X9—X9 in FIG.
  • a wafer 1W shown in FIGS. 28 to 30 shows the wafer 1W after the pre-process 100 and the test process 101 in FIG. 1 and before the post-process 102.
  • a metal pattern such as a test pad lLBt and an alignment target Am is arranged on the cutting line CL of the cutting region CR. That is, the cutting line CL overlaps the metal pattern such as the test pad 1L Bt and the alignment target Am.
  • a metal pattern 20 is formed so as to fill a gap between adjacent test pads lLBt and a gap between the test pad lLBt and the alignment target Am.
  • the metal pattern 20 is not in contact with a metal pattern such as a test pad lLBt alignment target Am or the like, and is in an electrically floating state.
  • the metal pattern 20 is formed of the same material in the same process as the test pad lLBt and the alignment target Am.
  • the width (short dimension) of the metal pattern 20 is, for example, about 5 to: LO / zm, which is smaller than the length of one side of the test pad lLBt. Thereby, material cost can be reduced.
  • a part of the upper surface of the metal pattern 20 is exposed through the opening 5 opened in the protective film lLp.
  • the process proceeds to the chip dividing step 102B.
  • the wafer main surface pattern recognition process 102B1 is performed as in the first embodiment, and then the laser irradiation process 102B2 is performed.
  • laser light irradiation is performed twice.
  • the first laser light irradiation is for forming a division starting point in the metal pattern of the cutting region CR.
  • FIG. 31 and FIG. 32 are cross-sectional views of the main part of the wafer 1W showing a state in which the first laser beam LB2 is irradiated.
  • 31 corresponds to the X8—X8 line in FIG. 28, and
  • FIG. 32 corresponds to the X9—X9 line in FIG.
  • the cutting line CL is aligned (position correction) based on the pattern information obtained by the IR camera, and then the laser beam LB2 emitted from the laser generator is transferred to the wafer 1W.
  • the back side cover is irradiated with a focus on the test pad lLBt, the alignment target Am, and the metal pattern 20 and moved along the cutting line aligned based on the pattern information.
  • the cutting line of the third embodiment is substantially at the center in the width direction (short direction) of the cutting region CR. Overlapping the test pad lLBt, alignment target Am, and metal pattern 20.
  • the irradiation conditions of the laser beam LB2 are as follows, for example.
  • the light source was a YAG laser with a wavelength of 1064 nm, for example, and the irradiation speed was 300 mmZs.
  • FIG. 33 is a plan view of the principal part of the wafer 1W after the laser beam LB2 irradiation process
  • FIGS. 34 and 35 are sectional views taken along lines X10—X10 and XI I—XI I of FIG. .
  • a plurality of holes 21 are formed in a plane perforation (broken line, dot) along the cutting line on the test pad lLBt, alignment target Am, and metal pattern 20. Form. This hole 21 serves as a starting point for the division (cutting) of the wafer 1W.
  • the test pattern adjacent to each other is provided by providing the metal pattern 20 between the test nodes / dLBt adjacent to each other or between the test pad lLBt and the alignment target Am. It is also possible to form an array of a plurality of holes 21 serving as the division starting points between the test pads lLBt and between the test pads lLBt and the alignment target Am.
  • the laser beam LB2 is irradiated, the molten foreign matter adheres to the test pad lLBt, etc., so that the tape 7a can be brought into close contact with the unevenness of the cutting region CR from the viewpoint of suppressing or preventing the molten foreign matter from scattering. is important.
  • FIG. 36 and FIG. 37 are cross-sectional views of main parts of the wafer 1W showing a state in which the second laser beam LB1 is irradiated.
  • 36 corresponds to the X8—X8 line in FIG. 28, and
  • FIG. 37 corresponds to the X9—X9 line in FIG.
  • the laser beam LB1 is irradiated with the back side force of the wafer 1W focused on the inside of the substrate 1S. In this way, the modified region PR is formed on the substrate 1S.
  • the laser beam LB1 is applied to the center in the width direction (short direction) of the cutting region CR. That is, the operation locus of the laser beam LB1 generation unit is the same as the operation locus of the laser beam LB2 generation unit.
  • the planar shape of the modified region PR may be formed in a straight line shape as described in the first embodiment or may be formed in a broken line shape.
  • the wafer 1W is divided (cut) by the bending method as in the first embodiment.
  • FIG. 38 is an overall plan view of the chip 1C cut from the wafer 1W
  • FIG. 39 is a cross-sectional view taken along line X12—X12 of FIG.
  • the wafer 1W can be cut cleanly along the array of the holes 21. That is, even when a low dielectric constant film is used for the interlayer insulation film, and between the test pads lLBt adjacent to each other and between the test pads lLBt and the alignment target Am.
  • the wafer 1W can be divided (cut) without meandering along the array of the plurality of holes 21.
  • the defective cutting shape of the wafer 1W can be reduced or prevented, and the yield and reliability of the semiconductor device can be improved.
  • the test pad lLBt, the alignment target Am, and a part of the metal pattern 20 are left on the outer periphery of the chip 1C. Since the assembly process 102C is the same as that of the first embodiment, the description thereof is omitted.
  • test pad lLBt and the TEG element are left on the outer periphery of the chip 1C, there is a problem that TEG information leaks to the outside.
  • the fourth embodiment means for avoiding such a problem will be described.
  • an example of a method of manufacturing the semiconductor device according to the fourth embodiment will be described with reference to FIGS. 41 to 50 along the flowchart of FIG.
  • FIG. 41 shows a cross-sectional view of the wine 1W after the support substrate 24 is mounted!
  • the support substrate 24 is a wafer support system (WSS) that functions as a reinforcing member for the wafer 1W in subsequent steps.
  • WSS wafer support system
  • the ultra-thin and large-diameter wafer 1W can be handled stably, and the wafer 1W can be protected from the external impact cover. Cracks and chips Etc. can be suppressed or prevented.
  • warping and stagnation of the wafer 1W can be suppressed or prevented, and the flatness of the ultra-thin and large-diameter wafer 1W can be improved. And controllability can be improved.
  • a hard support substrate such as transparent glass
  • another hard support substrate such as stainless steel
  • a tape WSS in which an insulating support substrate such as PET (Polyethylene Terephthalate) or PEN (Polyethylene Naphthalate) is attached to a tape base material may be used.
  • the support substrate 24 is attached to the main surface of the wafer 1W, the support substrate 24 is attached by pressing the formation surface of the release layer 24a of the support substrate 24 against the adhesive layer 25 on the main surface side of the wafer 1W.
  • the peeling layer 24a is a functional layer for facilitating peeling when the support substrate 24 is peeled from the wafer 1W.
  • a so-called BG tape may be used in place of the support substrate.
  • FIG. 42 shows a cross-sectional view of the wafer 1W after the thinning process.
  • the broken line in FIG. 42 shows the substrate 1S before the thinning process.
  • FIG. 43 is a cross-sectional view of the main part of the wafer 1W showing a state where the laser beam LB1 is irradiated.
  • the laser beam LB1 is irradiated with the wafer and the back side force of 1W is focused on the inside of the substrate 1S, so that the substrate 1S The reformed region PR is formed.
  • the laser beam LB1 is irradiated to the planar position on both sides of the metal pattern such as the test node lLBt and the boundary between or between the chip 1C and the cutting region CR.
  • the planar shape of the reforming region PR may be formed in a straight line in a planar manner or may be formed in a broken line shape.
  • FIG. 44 is a plan view of the Ueno, 1W, and jig 7 after the wafer mounting process 202B2 and the WSS peeling process 202B3, and
  • FIG. 45 is a cross-sectional view taken along line X13—X13 in FIG.
  • wafer mounting step 202B2 the back surface of wafer 1W is bonded to tape 7a of jig 7 while supporting substrate 24 is still bonded to the main surface (device formation surface) of wafer 1W.
  • UENO, 1W is firmly fixed by adhesive layer 7a2 of tape 7a. Thereby, the wafer 1 W is accommodated in the jig 7 with its main surface exposed and exposed.
  • the laser beam is focused on the adhesive layer 25 on the main surface of the wafer 1W, and the edge force of the main surface of the wafer 1W is passed through the transparent support substrate 24. Scan to end and irradiate. Thereby, after peeling off the support substrate 24 from the wafer 1W, the adhesive layer 25 on the main surface of the wafer 1W is removed.
  • the laser light conditions in this step are, for example, an infrared laser with a wavelength of 1064 nm, output: 20 W, irradiation speed: 2000 mmZs, spot diameter: about ⁇ 200 / ⁇ m.
  • the laser beam uses an ultraviolet laser instead of an infrared laser. Therefore, since the adhesive force of the adhesive layer 25 can be weakened, the support substrate 24 can be easily peeled off.
  • UV resin ultraviolet curable resin
  • the process proceeds to the TEG processing step 202B4.
  • TEG processing step 2 In 02B4 the TEG is removed by a dicing saw (blade dicing method) that rotates by placing the jig 7 containing the wafer 1W on the dicing stage of the dicing machine.
  • Fig. 46 shows a cross-sectional view of the main part of Ueno, 1W during this TEG processing process.
  • a dicing saw 26 having a rectangular cross section was used. After aligning the dicing saw 26 with the cutting region CR, the dicing saw 26 is lowered so as to be in contact with the main surface of the wafer 1W while being rotated.
  • FIG. 47 shows a cross-sectional view of the main part of the wafer 1W after the TEG processing step.
  • the metal pattern such as the test pad lLBt or the like in the cutting region CR is completely removed, and the groove 27 is formed in the cutting region CR on the main surface of the wafer 1W.
  • the depth of the groove 27 may reach the force substrate 1S which is assumed to be in the middle of the wiring layer 1L. However, do not cut the substrate 1S completely.
  • the dividing step 202B5 the wafer 1W is divided (cut) by the bending method as in the first embodiment.
  • FIG 48 shows an enlarged cross-sectional view of the main part of the wafer 1W during the dividing step 202B5.
  • one of the two modified regions PR in the cutting region CR is cracked on one side having weak mechanical strength, and the wafer 1W is cut.
  • the whisker-like conductor foreign matter does not occur.
  • FIG. 49 is an overall plan view of the chip 1C cut from Ueno and 1W
  • FIG. 50 is a cross-sectional view taken along line X14—X14 of FIG.
  • the metal pattern such as the test pad lLBt alignment target Am is not left on the outer periphery of the chip 1C, leakage of TEG information can be prevented.
  • Subsequent yarn raising process 202C (202C1 to 202C4, 203A) is the same as assembly process 102C (102C1 to 102C4, 103A) of the first embodiment, and a description thereof will be omitted.
  • FIG. 51 is a fragmentary cross-sectional view of wafer 1W during the laser irradiation step in the fifth embodiment.
  • the laser beam LB1 is irradiated with the back surface force of the wafer 1W focused on the inside of the substrate 1S to form the modified region PR on the substrate 1S.
  • the laser beam LB1 is irradiated to the center in the width direction (short direction) of the cutting region CR.
  • the laser beam LB1 is irradiated to a position that overlaps with a metal pattern such as a test nozzle LBt alignment target Am.
  • the planar shape of the modified region PR may be linearly formed in a planar manner or may be formed in a broken line shape.
  • FIG. 52 shows the TEG Karo process 202 A cross-sectional view of the main part of the wafer 1W in B4 is shown.
  • a rotating dicing saw 26 is applied to the cutting area CR of the main surface of the wafer 1W, and a test pad lLBt is aligned with a metal such as an alignment target Am. Remove pattern.
  • a dicing saw 26 having a wedge-shaped (V-shaped cross section) cross-sectional shape at the outer peripheral tip is used.
  • FIG. 53 is a plan view of the principal part of the wafer 1W after the TEG processing step
  • FIG. 54 is a cross-sectional view taken along the line X15-X15 in FIG.
  • the metal pattern such as the test pad lLBt alignment target Am
  • a groove is formed on the upper surface of the interlayer insulating film ILi (wiring layer 1L) in the cutting region CR of the main surface of the wafer 1W. 27 is formed.
  • the depth of the groove 27 is the same as in the fourth embodiment.
  • the width of the groove 27 gradually becomes narrower as it becomes deeper. That is, the cross-sectional shape of the groove 27 is V-shaped.
  • the deepest portion of the groove 27 is a portion that acts as a dividing starting point of the interlayer insulating film ILi during the dividing step 202B5.
  • the groove 27 is formed so that the planar position of the portion acting as the division starting point is located at the center in the width direction (short direction) of the cutting region CR, that is, the planar position of the modified region PR (that is, the cutting line) CL).
  • FIG. 55 shows an enlarged cross-sectional view of the main part of the wafer 1W during the dividing step 202B5.
  • the wafer 1W is divided (cut) using the modified region PR of the substrate 1S and the groove 27 of the wiring layer 1L as a starting point.
  • the metal pattern such as the test pad lLBt alignment target Am is removed, the whisker-like conductor foreign matter does not occur.
  • the groove 27 is formed in a V-shaped cross section, even if a low dielectric constant film is used as the interlayer insulating film, the wafer 1W (particularly, the interlayer insulating film ILi on the main surface side of the wafer 1W) is formed in the groove 27. Can be divided (cut) neatly without meandering. Therefore, the yield and reliability of the semiconductor device can be improved.
  • FIG. 56 is an overall plan view of the chip 1C cut from Ueno and 1W
  • FIG. 57 is a sectional view taken along line X16—X16 of FIG.
  • a metal pattern such as a test pad lLBt alignment target Am or the like is not left on the outer periphery of the chip 1C. Therefore, leakage of TEG information can be prevented.
  • the outer peripheral angle on the main surface side of the chip 1C is inclined. That is, a taper is formed at the outer peripheral angle on the main surface side of the chip 1C. Thereby, it is possible to reduce the lack of the outer peripheral angle of the chip 1C when the chip 1C is transported. Therefore, the yield and reliability of the semiconductor device can be improved. Moreover, foreign matter generation can be reduced.
  • Subsequent yarn raising process 202C (202C1 to 202C4, 203A) is the same as the assembly process 102C (102C1 to 102C4, 103A) of the first embodiment, and a description thereof will be omitted.
  • FIG. 58 shows a cross-sectional view of the main part of the wafer 1W during this TEG processing step.
  • a laser pattern second laser
  • Laser light LB3 uses laser light having a wavelength shorter than that of laser light LB1 when forming the modified region PR, such as ultraviolet light having a wavelength of 355 nm.
  • FIG. 59 shows a cross-sectional view of the main part of Ueno, 1W after the TEG processing step of the sixth embodiment.
  • the metal pattern such as the test pad lLBt in the cut region CR is completely removed.
  • the metal pattern can be removed without applying mechanical stress to the wafer 1W by removing the metal pattern in the cutting region CR with the laser beam LB3. Can be prevented from occurring. Thereby, the bending strength of the thin semiconductor chip can be improved as compared with the fourth and fifth embodiments.
  • the wafer 1W is divided (cut) by the bending method as in the first embodiment.
  • FIG. 60 shows an enlarged cross-sectional view of the main part of the wafer 1W during the dividing step 202B5.
  • the wafer 1W is divided from the modified region PR of the substrate 1S. Split (cut).
  • the metal pattern such as the test pad lLBt alignment target Am or the like has been removed, the above-mentioned whisker-like conductor foreign matter does not occur.
  • the overall plan view of the chip 1C cut out from the wafer 1W in the sixth embodiment is almost the same as FIG. Also in the case of the sixth embodiment, a metal pattern such as a test pad lLBt alignment target Am etc. is left on the outer periphery of the chip 1C, so that leakage of TEG information should be prevented. Can do.
  • Subsequent yarn raising process 202C (202C1 to 202C4, 203A) is the same as assembly process 102C (102C1 to 102C4, 103A) of the first embodiment, and a description thereof will be omitted.
  • the process proceeds to the TEG processing step 202B4.
  • the TEG is irradiated with laser light.
  • FIG. 61 shows a cross-sectional view of the main part of the wafer 1W during the TEG processing step 202B4.
  • FIG. 63 shows an enlarged cross-sectional view of the main part of Ueno, 1W during the TEG processing step 202B4.
  • the laser beam LB3 is cut by irradiating a metal pattern such as a test pad lLBt alignment target Am from the main surface side of the wafer and 1W.
  • a groove 30 is formed in a part of the metal pattern on the upper surface of the metal pattern such as the pad 1LBt alignment target Am for the region CR test.
  • the groove 30 has a force formed by melting by the heat of the laser beam LB3, and the melted portion extends to the interface of the interlayer insulating film 1L1 (wiring layer 1L).
  • a crack CRK is formed from the groove 30 toward the modified region PR.
  • the planar position of the groove 30 is located at the center in the width direction (short direction) of the cutting region CR, that is, coincides with the planar position of the modified region PR (that is, the cutting line CL). Is formed.
  • the wafer 1W is divided (cut) by the bending method as in the first embodiment.
  • FIG. 62 shows an enlarged cross-sectional view of the main part of the wafer 1W during the dividing step 202B5.
  • the wafer 1W is divided (cut) using the modified region PR of the substrate 1S, the crack CRK, and the groove 30 of the wiring layer 1L as the division starting points.
  • the cut portion (groove 30 formation portion) of the metal pattern such as the test pad lLBt alignment target Am or the like is cut. Does not occur.
  • the groove 30 reaches the interlayer insulating film ILi, even if a low dielectric constant film is used as the interlayer insulating film, the wafer 1W (particularly, the interlayer insulating film ILi on the main surface side of the wafer 1 W) is used. Can be neatly divided (cut) without meandering along the groove 30. Therefore, the yield and reliability of the semiconductor device can be improved.
  • Wafer 1W force in the case of Embodiment 7 The cut-out chip 1C is almost the same as in FIGS. Also in the case of the seventh embodiment, a part of the metal pattern such as the test pad 1L Bt alignment target Am is left on the outer periphery of the chip 1C! /, But it is cut and melted. I can't get TEG information. Therefore, leakage of TEG information can be prevented. Further, in the seventh embodiment, since the outer peripheral angle on the main surface side of the chip 1C is inclined due to the formation of the groove 30, it is possible to reduce the lack of the outer peripheral angle of the chip 1C when the chip 1C is transported. Therefore, the yield and reliability of the semiconductor device can be improved. In addition, the generation of foreign matter can be reduced.
  • Subsequent yarn raising process 202C (202C1 to 202C4, 203A) is the same as assembly process 102C (102C1 to 102C4, 103A) of the first embodiment, and a description thereof will be omitted.
  • TEG is removed by a dicing saw (blade dicing method), thereby preventing leakage of TEG information and mounting defects caused by TEG's whisker-like conductors (beard defects).
  • a dicing saw blade dicing method
  • the thickness of the wafer is reduced to 70 m or less in accordance with the demand for further thinner semiconductor devices, as shown in FIG. Problems are likely to occur. This is because the dicing saw 26 is used as a TEG removal method, and the distance (interval) from the fractured layer (modified region PR) to the TEG becomes shorter (shorter) as the wafer 1W becomes thinner. The bending strength of wafer 1W (chip 1C) is reduced.
  • the blade dicing method cuts (breaks) the wafer 1W by bringing the dicing saw 26, which rotates at a high speed, into contact with the wafer 1W. Therefore, the cutting stress (breaking stress) applied to the wafer 1W is larger than the stealth dicing method. That is, as described in the fourth and fifth embodiments, if the TEG is removed using the dicing saw 26 after irradiating the wafer 1W with laser light in advance to form the crushed layer (modified region PR), the crushed layer is removed from the crushed layer. As the distance (interval) to the TEG is closer and the bending strength of the wafer 1W is reduced, the cutting stress of the dicing machine 26 easily propagates to the fractured layer. End up. Therefore, Embodiment 8 describes means for avoiding the problem.
  • BG tape 35 is attached to the main surface of Ueno 1W.
  • the tape base 35a of the BG tape 35 is made of, for example, a flexible plastic material, and an adhesive layer 35b is formed on the main surface thereof.
  • the BG tape 35 is firmly attached to the main surface (chip forming surface) of the wafer 1W by the adhesive layer 35b.
  • the above grinding and polishing tool (grinding stone) 8 is used to perform backside grinding and further backside grinding.
  • a wafer 1W is made to have a desired thickness by performing a polishing process (stress relief) for removing minute irregularities formed on the back surface of the 1W.
  • the laser beam LB1 is also irradiated with the back surface force of the wafer 1W, and in the same manner as above, a modified region (optically around) inside the wafer 1W (near the center in the thickness direction). Damaged or fractured layer) PR is formed.
  • the wafer 1W is affixed to the tape 7a of the jig 7 on the back surface and turned over, and then the BG tape 35 on the main surface of the wafer is peeled off (wafer mounting process).
  • a plurality of chips are obtained by dividing the wafer 1W by the expanding method. Get 1C.
  • each of the test pads lLBt alignment target Am is subjected to the back grinding process for thinning the wafer 1W and the modified region PR forming process. Since the wafer 1W is removed in advance by the dicing saw 26, for example, even if the thickness of the wafer 1W is as thin as 70 m or less, the problem of chip cracks can be suppressed.
  • the surface of the wafer cut by the dicing saw 26 (that is, the bottom surface of the groove 27) has fine irregularities, so that when the laser beam LB1 is irradiated, irregular reflection occurs. As a result, it becomes difficult to focus the laser beam LB1 inside the wafer 1W.
  • the wafer 1W was inverted, and the back surface side of the wafer 1W was irradiated with laser light to form a fractured layer (modified region PR).
  • a means for performing a back grinding process and a polishing process to reduce the thickness of the wafer 1 W is also conceivable.
  • a crushed layer (modified region PR) is formed on the wafer 1W in advance before the back grinding and polishing steps, the wafer 1W is caused by the stress of the grinding stone for back grinding. Cracks (crack CRK) may occur from the back side of the steel to the fractured layer (modified region PR).
  • the wafer 1W is thinned to the desired thickness by the back grinding process and the polishing process, and the back side cover of the wafer 1W is removed.
  • the method of forming the fractured layer (modified region PR) by irradiating the laser beam LB1 is effective as a countermeasure for the chip crack problem.
  • a cutting area having a width wider than the width of the dicing saw to be used is required.
  • a crushed layer modified region PR
  • the width of the cutting region can be made narrower than in the blade dicing method.
  • FIG. 74 is a plan view of wafer 1W of the ninth embodiment
  • FIG. 75 is an enlarged plan view of the main part of wafer 1W in FIG. 74
  • FIG. 76 is a main part of TEG removal of wafer 1W in FIG. It is sectional drawing.
  • the cutting regions CR (CR1, CR2) provided in the X direction and the Y direction (directions intersecting the X direction)
  • the test pad ILBt alignment target Am is arranged only in the cutting region (first cutting region) CR1 provided in the X direction.
  • the test area ILBt alignment target Am is not disposed at all in the cutting area CR2 provided in the Y direction (second cutting area) CR2, and only the cutting area CR1 provided in the X direction is used for testing.
  • the ILBt Nya alignment target Am is placed centrally.
  • the width of the cutting region CR2 extending in the Y direction can be made smaller than the width of the test pad ILBt alignment target Am.
  • the width of the cutting region CR2 extending in the Y direction is, for example, 5 ⁇ m.
  • test pad ILBt alignment target Am is collected in the cutting region CR1 extending in the X direction, the test is performed in the cutting region CR1 extending in the X direction as shown in FIG.
  • the pad ILBt alignment target Am is arranged in multiple rows (2 rows in the present embodiment 9). Therefore, when using a dicing saw with a width substantially the same as the width of the TEG as shown in Embodiments 4, 5, and 8, in order to completely remove the TEG, dicing is performed on one cutting region CR. It is necessary to run the saw twice. For this reason, the TEG removal process takes time.
  • Embodiment 9 it is preferable to use a dicing saw 26 having substantially the same width as the sum of the widths of the two TEGs, as shown in FIG. 76, in the TEG pattern removal process. .
  • the dicing saw 26 can be removed once and all the TEGs in the cutting region CR2 can be removed.
  • the width of the dicing saw 26 is almost the same as the sum of the widths of the two TEGs, but at least the dicing saw 26 can be run once to completely remove all the TEG in the cutting region CR2. It is preferable that the width is equal to or greater than the sum of the widths of the two TEGs, and less than the width of the cutting region CR2.
  • the moving direction of the dicing saw 26 for removing the TEG pattern is only one direction, the time for removing the TEG pattern can be shortened. Note that the TEG pattern removal processing time can be further shortened by simultaneously operating a plurality of wide dicing saws 26 described in the ninth embodiment in parallel.
  • the stealth dicing method which can cope with the thinning of the wafer, is used as a method for dividing the miniaturized chip, in order to divide the wafer into individual chips, the laser light is irradiated to the wafer. This can be achieved by performing an expanding process.
  • the entire dicing tape is expanded once as shown in Fig. 72 in Embodiment 8. If the central force tends to be extended toward the outer periphery by the process, the so-called division failure problem that adjacent chip regions of a plurality of chips 1C (chip regions) are not completely divided is likely to occur. This is because, when the size of one chip is reduced, even if the dicing tape is stretched, it becomes difficult for tension to be transmitted to each of the plurality of chip regions, and the plurality of chips are connected. Therefore, the tenth embodiment describes means for avoiding the problem.
  • the plurality of cutting regions CR are formed by one expansion process. It is not necessary to divide the entire cutting area CR at the same time. One of the plurality of cutting regions CR is divided.
  • the wafer 1W is provided with a plurality of cutting regions CR so as to extend in the X direction and the Y direction, a plurality of cutting regions CR provided so as to extend in the X direction are provided. It is preferable to divide all cutting regions CR and then sequentially divide a plurality of cutting regions CR provided so as to extend in the Y direction because the dividing mechanism can be simplified.
  • Fig. 78 (a) is an overall plan view of wafer 1W showing the specific state of the wafer 1W splitting process described in Fig. 77, and (b) is the X17-X17 line of (a). It is sectional drawing. 79 (a) and (b) are enlarged cross-sectional views of the main part of the wafer 1W during the dividing step.
  • the wafer 1W attached to the tape 7a of the dicing jig 7 is placed on the stage of the stealth dicing apparatus.
  • two flat strip-shaped pull bars 40 extending in the Y direction in FIG. 78 (a) to the end of the wafer 1W are installed in parallel so as to be adjacent to each other.
  • the width of each pull bar 40 is about the width in the X direction of FIG. 78 (a) of the chip 1C of the wafer 1W.
  • Each pulling bar 40 is provided with a vacuum suction hole 41 as shown in FIG.
  • the tension bar 40 can be firmly attached to the wafer 1W via the tape 7a of the dicing jig 7, and the wafer 1W can be fixed.
  • the two pull bars 40 are shown by arrows PA and PB (in the direction along the main surface of the wafer 1W) in FIGS. 78 and 79. Move in directions away from each other. In other words, the two pull bars 40 are moved in the direction of pulling them away from the adjacent spaces. As a result, as shown in FIG. 79 (b), the wafer 1W fixed to the pull bar 40 is divided starting from the cutting region (the modified region PR).
  • the cutting area CR force to be divided next is the wafer 1W so that it overlaps the area between the two pull bars 40 in a plane. To move. Thereafter, the wafer 1W is divided in the same manner as described above. By repeating the above operation until all of the cutting regions CR of the plurality of lines are divided, it is possible to obtain a plurality of chips 1C that do not cause division failures.
  • the planar shape of the test pad lLBt is square.
  • the present invention is not limited to this, and various changes can be made.
  • the test pad lLBt can be changed.
  • the planar shape of the de lLBt may be rectangular (the length in the extending direction (longitudinal direction) of the cutting region CR is longer than the length in the width direction of the cutting region CR).
  • a large area of the pad lLBt can be secured without significantly increasing the width of the cutting region CR. That is, it is possible to secure the ease of applying the probe needle to the test pad lLBt while suppressing an increase in the area of the chip 1C.
  • the laser beam LB2 is irradiated from the back surface of the wafer 1W to form the hole 21 in the metal pattern of the cutting region CR on the main surface of the wafer 1W.
  • laser light LB2 can be irradiated from the main surface of 1W.
  • a laser beam LB2 irradiation process may be performed instead of the TEG calorific process 202B4 in FIG.
  • the test light lLBt, the alignment target Am, and the metal pattern 20 in the cutting region CR of the main surface of the wafer 1W are irradiated with the laser beam LB2 from the main surface side of the wafer 1W for the test.
  • Hole 21 is formed in pad 1 LBt, alignment target Am, and metal pattern 20.
  • grooves may be formed in the test pad lLBt, the alignment target Am, and the metal pattern 20 in place of the hole 21.
  • the planar shape of the groove may be a straight line or a broken line.
  • the present invention can be applied to a product manufacturing industry having a process of dividing a wafer by stealth dicing.

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Abstract

　ステルスダイシングにより半導体ウエハ１Ｗを分割する場合において、切断領域ＣＲのテスト用のパッド１ＬＢｔやアライメントターゲットＡｍを切断領域ＣＲの幅方向の片側に寄せて配置し、改質領域ＰＲを形成するためのレーザ光をテスト用のパッド１ＬＢｔやアライメントターゲットＡｍから平面的に離れた位置に照射する。これにより、ステルスダイシングを用いた半導体ウエハの切断処理において切断形状不良を低減または防止することができる。

Description

明 細 書
半導体装置の製造方法および半導体装置
技術分野
[0001] 本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、半導体ゥ ェハのダイシング技術に関するものである。
背景技術
[0002] 近年、携帯電話やデジタルカメラ等に代表されるモパイル機器あるいはメモリカード 等に代表される情報記憶媒体の小型軽量化に伴い、これらに組み込まれる半導体 チップの薄型化が進められている。このため、ダイシング工程では、薄い半導体ゥェ ハを切断することで個々の薄 、半導体チップを得る力 このダイシング工程にぉ 、て ブレードダイシング方式を用いると、半導体ウェハが薄 、ために半導体チップにチッ ビングが生じ易ぐ薄い半導体チップの抗折強度が著しく低下する問題がある。また 、半導体装置の動作速度の向上の観点力 半導体チップの配線層間絶縁膜として、 誘電率が酸ィ匕シリコンよりも低い低誘電率膜 (いわゆる Low— k膜)を使用する製品 がある力 Low— K膜は脆く剥がれ易いことや内部に微少な気泡を持つものがあり、 ブレードダイシング方式では上手く切断できない場合がある。
[0003] そこで、それらの問題を回避する新し 、ダイシング方式として、ステルスダイシング（ Stealth Dicing)方式が注目されている。このステルスダイシング方式は、レーザ光を 半導体ウェハの内部に照射して選択的に改質層を形成し、その改質層を分割起点 として半導体ウェハを切断するダイシング方式である。この方式によれば、厚さ 30 m程度の極めて薄い半導体ウェハでも、物理的にストレスを与えずに直接切断できる ので、チッビングを低減でき、半導体チップの抗折強度の低減を抑制することができ る。また、半導体ウェハの厚さに関わらず、毎秒 300mm以上の高速ダイシングが可 能なので、スループットを向上させることもできる。したがって、半導体チップの薄型 ィ匕にはステルスダイシング方式は必須の技術である。
[0004] このようなステルスダイシング技術については、例えば特開 2004— 221286号公 報 (特許文献 1)に記載がある。この特許文献 1の段落 0022および図 1には、チップ 間の領域においてテスト用のパッドの両脇に配線層を設ける構成が開示されている。 この配線層は、電気的な結合を行うものではなぐレーザー光線の照射領域を均一 化し、かつ、レーザー光線を吸収し易くするためのダミーパターンである。また、この 特許文献 1の段落 0023には、半導体ウェハの分割において、上記配線層が形成さ れた領域にレーザー光線を照射して半導体ウェハを溶融して切断する方法が開示さ れている。また、この特許文献 1の段落 0024には、半導体ウェハの分割において、 レーザー光線の焦点位置を半導体ウェハの内部に合わせ、多格子吸収による溶融 処理領域を形成した後、クラッキング法やエキスパンド法により半導体ウェハを個片 化する方法が開示されて！ヽる。
[0005] また、例えば特開 2005 - 340426号公報 (特許文献 2)には、半導体ウェハの主 面上のテスト用のボンディングパッドに溝を形成した後、半導体ウェハの主面にテー プを貼り付け、半導体ウェハの裏面側からレーザ光を照射して半導体ウェハの内部 に改質層を形成し、さらにその後、テープを引き延ばすことで改質層を起点として半 導体ウェハを個々の半導体チップに分割するステルスダイシング技術が開示されて いる。
[0006] また、例えば特開 2005— 32903号公報 (特許文献 3)には、半導体ウェハの主面 上のテスト用の電極パッド等をブレードにより除去した後、半導体ウェハの主面側か らレーザ光を照射して半導体ウェハの内部に改質層を形成し、さらにその後、ダイシ ングテープを引き延ばすことで改質層を起点として半導体ウェハを個々の半導体チ ップに分割するステルスダイシング技術が開示されている。
特許文献 1 :特開 2004— 221286号公報（段落 0022〜0024および図 1) 特許文献 2：特開 2005 - 340426号公報
特許文献 3：特開 2005 - 32903号公報
発明の開示
発明が解決しょうとする課題
[0007] しかし、上記ステルスダイシング方式においては、以下の課題があることを本発明 〖ま見出し 7こ。
[0008] まず、本発明者は、ステルスダイシング方式にぉ 、て半導体ウェハを分割する際に エキスパンド方式を用いる場合について検討した。このエキスパンド方式は、半導体 ウェハを貼り付けた榭脂シートを半導体ウェハの中心から外周に向力 方向に引き 延ばすことで半導体ウェハを個々の半導体チップに分割する方式である。ところで、 ダイシング領域には、例えばアルミニウムにより形成されたテスト用のパッドが配置さ れているが、エキスパンド方式の場合、そのテスト用のパッドが引き延ばされて切断さ れる際にその切断面部分に、ひげ状の導体線が形成されてしまう問題がある。
[0009] そこで、本発明者はエキスパンド方式に代えて折り曲げ方式を採用した。この折り 曲げ方式は、半導体ウェハの主面に対して交差する方向に力を加え半導体ウェハ を折り曲げることで半導体ウェハを個々の半導体チップに分割する方式である。この 方式の場合、上記ひげ状の導体線が形成される問題は減少する。しカゝしながら、図 6 5に示すように、新たに検査用のパッドよりも検査用のノ¾ /ドの存在しない絶縁層部分 の方が機械的に弱いので検査用のパッドを避けて亀裂 CRKが入り絶縁層部分で切 断されてしまう問題やダイシング領域の検査用のパッド間の絶縁層部分において切 断ラインが定まらず蛇行する問題が生じた。特に絶縁層に脆く剥がれ易い上記 Low —k膜が使用されている場合は、折り曲げ方式を用いても、 Low— k膜の分割部分に 形状不良が発生し、きれいに切断できない問題がある。
[0010] また、上記特許文献 1の技術においては、チップ間の切断ライン上に絶縁層よりも 強度の高!、金属で形成された配線層が形成されて!、るので上手く切断できない問題 がある。また、レーザ光線を吸収し易くするためにテスト用のパッドの脇に配線層を形 成するので、その分、隣接チップの間隔を広げなければならず、半導体ウェハの面 内に配置可能な半導体チップの数が減ってしまう問題がある。
[0011] 本発明の目的は、ステルスダイシングを用いた半導体ウェハの切断処理において 切断形状不良を低減または防止することのできる技術を提供することにある。
[0012] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0013] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。 [0014] 本発明は、半導体ウェハの個々の半導体チップの分離領域において検査用のパ ッドの脇にレーザを照射することにより前記半導体ウェハの内部のレーザ照射位置 に分割起点となる改質領域を形成した後、前記半導体ウェハの個々の半導体チップ を折り曲げ方式により個片化する工程を有するものである。
[0015] また、本発明は、半導体ウェハの個々の半導体チップの分離領域の検査用のパッ ドにレーザを照射することにより前記検査用のパッドに、前記半導体ウェハの切断ェ 程において前記検査用のパッドの分割起点となる溝または孔を形成する工程を有す るものである。
[0016] また、本発明は、半導体ウェハの個々の半導体チップの分離領域にレーザを照射 することにより前記半導体ウェハの内部のレーザ照射位置に分割起点となる改質領 域を形成する工程と、前記半導体ウェハの検査用のパッドを除去する工程とを有す るものである。
発明の効果
[0017] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0018] すなわち、半導体ウェハの個々の半導体チップの分離領域において検査用のパッ ドの脇にレーザを照射することにより前記半導体ウェハの内部のレーザ照射位置に 分割起点となる改質領域を形成した後、前記半導体ウェハの個々の半導体チップを 折り曲げ方式により個片化することにより、ステルスダイシングを用いた半導体ウェハ の切断処理において切断形状不良を低減または防止することができる。
図面の簡単な説明
[0019] [図 1]本発明の一実施の形態である半導体装置の製造工程のフロー図である。
[図 2]図 1の前工程 100後の半導体ウェハの主面の全体平面図である。
[図 3]図 2の XI— XI線の断面図である。
[図 4]図 2の半導体ウェハの要部拡大平面図である。
[図 5]図 4の領域 R1の拡大平面図である。
[図 6]図 5の X2— X2線の断面図である。
[図 7]図 6の半導体ウェハの断面構造の詳細例を示した半導体ウェハの要部断面図 である。
圆 8]半導体ウェハが収容された治具の全体平面図である。
[図 9]図 8の X3— X3線の断面図である。
[図 10]裏面加工工程時の半導体ウェハおよび治具の断面図である。
圆 11]裏面加工工程後の半導体ウェハおよび治具の断面図である。
[図 12]レーザ照射工程後の半導体ウェハの要部平面図である。
[図 13]図 12の X4— X4線の断面図である。
[図 14]レーザ照射工程後の半導体ウェハの他の例の要部平面図である。
[図 15]レーザ照射工程後の半導体ウェハのさらに他の例の要部平面図である。 圆 16]分割工程前の半導体ウェハの要部断面図である。
[図 17]分割工程時の半導体ウェハの要部断面図である。
[図 18]図 17の半導体ウェハの要部拡大断面図である。
圆 19]分割工程中の半導体ウェハの要部断面図である。
圆 20]半導体ウェハから切り出された半導体チップの全体平面図である。
[図 21]ダイボンディング工程後の半導体チップおよび配線基板の平面図である。
[図 22]図 21の X5— X5線の断面図である。
[図 23]ワイヤボンディング工程後の半導体チップおよび配線基板の平面図である。
[図 24]図 23の X6— X6線の断面図である。
[図 25]封止工程後の半導体装置の断面図である。
圆 26]本発明の他の実施の形態である半導体装置の半導体チップの全体平面図で ある。
[図 27]図 26の半導体チップの実装例の平面図である。
圆 28]本発明の他の実施の形態である半導体装置の製造工程中の半導体ウェハの 要部平面図である。
[図 29]図 28の X8— X8線の断面図である。
[図 30]図 28の X9— X9線の断面図である。
[図 31]1回目のレーザ光を照射している様子を示す半導体ウェハの図 28の X8—X8 線に対応する断面図である。 [図 32] 1回目のレーザ光を照射して!/、る様子を示す半導体ウェハの図 28の X9—X9 線に対応する断面図である。
[図 33]1回目のレーザ光の照射工程後の半導体ウェハの要部平面図である。
[図 34]図 33の X10—X10線の断面図である。
[図 35]図 33の XI 1 XI 1線の断面図である。
[図 36]2回目のレーザ光を照射している様子を示す半導体ウェハの図 28の X8—X8 線に対応する断面図である。
[図 37]2回目のレーザ光を照射している様子を示す半導体ウェハの図 28の X9—X9 線に対応する断面図である。
圆 38]半導体ウェハから切り出された半導体チップの全体平面図である。
[図 39]図 38の X12—X12線の断面図である。
圆 40]本発明の他の実施の形態である半導体装置の製造工程を示すフロー図であ る。
[図 41]図 40の WSSの装着工程後の半導体ウェハの断面図である。
[図 42]図 40の裏面研肖 ij、研磨工程後の半導体ウェハの断面図である。
[図 43]図 40のレーザ照射工程中の半導体ウェハの要部断面図である。
[図 44]図 40のウェハマウント工程および WSS剥離工程後の半導体ウェハおよび治 具の平面図である。
[図 45]図 44の XI 3—XI 3線の断面図である。
[図 46]図 40の TEG加工工程中の半導体ウェハの要部断面図である。
[図 47]図 40の TEGカ卩ェ工程後の半導体ウェハの要部断面図である。
[図 48]図 40の分割工程中の半導体ウェハの要部拡大断面図である。
[図 49]図 40の分割工程により半導体ウェハから切り出された半導体チップの全体平 面図である。
[図 50]図 49の X14—X14線の断面図である。
圆 51]本発明の他の実施の形態である半導体装置の製造工程におけるレーザ照射 工程中の半導体ウェハの要部断面図である。
[図 52]図 51の後の TEGカ卩ェ工程中における半導体ウェハの要部断面図である。 [図 53]TEG加工工程後の半導体ウェハの要部平面図である。
[図 54]図 53の X15—X15線の断面図である。
[図 55]図 53の後の分割工程中の半導体ウェハの要部拡大断面図である。
[図 56]図 55の分割工程により半導体ウェハから切り出された半導体チップの全体平 面図である。
[図 57]図 56の X16—X16線の断面図である。
[図 58]本発明の他の実施の形態である半導体装置の製造工程の TEG加工工程中 の半導体ウェハの要部断面図である。
[図 59]図 58の TEGカ卩ェ工程後の半導体ウェハの要部断面図である。
[図 60]図 59の後の分割工程中の半導体ウェハの要部拡大断面図である。
[図 61]本発明のさらに他の実施の形態である半導体装置の製造工程の TEG加工ェ 程中における半導体ウェハの要部断面図である。
[図 62]図 61の後の分割工程中の半導体ウェハの要部拡大断面図である。
[図 63]図 63は TEGカ卩ェ工程中における半導体ウェハの要部拡大断面図である。
[図 64]図 24の変形例を示す半導体チップおよび配線基板の断面図である。
圆 65]半導体ウェハを分割する際、亀裂の進展する方向の様子を示す要部断面図 である。
[図 66]レーザ照射により半導体ウェハ内に破砕層を形成した後に、ダイシングソーを 用いて TEGを除去することで生じる課題の説明図である。
圆 67]本発明の他の実施の形態である半導体装置の製造工程中の半導体ウェハの 要部断面図である。
圆 68]図 67に続く半導体装置の製造工程中の半導体ウェハの要部断面図である。 圆 69]図 68に続く半導体装置の製造工程中の半導体ウェハの要部断面図である。 圆 70]図 69に続く半導体装置の製造工程中の半導体ウェハの要部断面図である。 圆 71]図 70に続く半導体装置の製造工程中の半導体ウェハの全体断面図である。 圆 72]図 71に続く半導体装置の製造工程中の半導体ウェハの全体断面図である。
[図 73]ダイシングソーを用いて TEGを除去した後、半導体ウェハの主面側からレー ザ照射することで生じる課題の説明図である。 [図 74]本発明の他の実施の形態である半導体ウェハの平面図である。
[図 75]図 74の半導体ウェハの要部拡大平面図である。
[図 76]図 75の半導体ウェハの TEG除去時の要部断面図である。
[図 77]本発明の他の実施の形態である半導体ウェハの分割の様子を示す平面図で ある。
[図 78] (a)は図 77で説明した半導体ウェハの分割工程の具体的な様子を示した半 導体ウェハの全体平面図、（b)は（a)の X17— X17線の断面図である。
[図 79] (a)および (b)は分割工程時の半導体ウェハの要部拡大断面図である。
[図 80] (a)〜 (c)は本発明の他の実施の形態である半導体装置の製造工程中の半 導体ウェハの断面図である。 発明を実施するための最良の形態
[0020] 以下の実施の形態においては便宜上その必要があるときは、複数のセクションまた は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに 無関係なものではなぐ一方は他方の一部または全部の変形例、詳細、補足説明等 の関係にある。また、以下の実施の形態において、要素の数等 (個数、数値、量、範 囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数 に限定される場合等を除き、その特定の数に限定されるものではなぐ特定の数以上 でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステツ プ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる 場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実 施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示し た場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその 形状等に近似または類似するもの等を含むものとする。このことは、上記数値および 範囲についても同様である。また、本実施の形態を説明するための全図において同 一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り 省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明 する。
[0021] (実施の形態 1) 本実施の形態 1の半導体装置の製造方法を図 1のフロー図に沿って説明する。
[0022] まず、前工程 100では、厚さ方向に沿って互いに反対側となる主面と裏面とを有す る半導体ウェハ（以下、ウェハという）を用意し、そのウェハの主面 (デバイス形成面） に複数の半導体チップ（以下、チップという）を形成する。この前工程 100は、ウェハ プロセスまたはウェハフアプリケーションとも呼ばれ、ウェハの主面にチップ (集積回 路 (素子や配線) )を形成し、プローブ等により電気的試験を行える状態にするまでの 工程である。前工程には、成膜工程、不純物導入 (拡散またはイオン注入)工程、フ オトリソグラフイエ程、エッチング工程、メタライズ工程、洗浄工程および各工程間の検 查工程等がある。
[0023] 図 2はこの前工程 100後のウェハ 1Wの主面の全体平面図、図 3は図 2の XI— XI 線の断面図、図 4は図 2のウェハ 1Wの要部拡大平面図、図 5は図 4の領域 R1の拡 大平面図、図 6は図 5の X2— X2線の断面図、図 7は図 6のウェハ 1Wの断面構造の 詳細例を示したウェハ 1Wの要部断面図である。なお、図 2の符号 Nはノッチを示して いる。
[0024] ウェハ 1Wは、図 2および図 3に示すように、例えば直径 300mm程度の平面略円 形状の半導体薄板からなり、その主面には、例えば平面長方形状の複数のチップ 1 Cが、行列状に配置されている。
[0025] 各チップ 1Cには、例えばフラッシュメモリ等のようなメモリ回路が形成されている。ま た、各チップ 1Cの長手方向の一端には、図 4および図 5に示すように、複数のボンデ イングパッド（以下、ボンディングパッドをパッドという） 1LB力 チップ 1Cの長手方向 の一端の辺に沿って並んで配置されている。ノッド 1LBは、チップ 1Cに形成されたメ モリ回路 (集積回路)の電極をチップ 1Cの外部に引き出す外部端子であり、配線を 通じてメモリ回路形成用の素子と電気的に接続されている。なお、チップ 1Cに形成さ れる集積回路はメモリ回路の他に、マイクロプロセッサ等のような論理回路が形成さ れる場合もある。
[0026] 各チップ 1Cの外周には切断領域 (チップ分離領域) CRが配置されて ヽる。この切 断領域 CRには、図 4および図 5に示すように、テスト（TEG :Test Element Group)用 のパッド lLBtゃァライメントターゲット Amが配置されている。テスト用のパッド lLBt は、例えば平面方形状に形成されており、その大きさは、例えば 50 m X 50 m程 度である。このパッド lLBtは、 TEG用の素子の電極をチップ 1Cの外部に引き出す 外部端子であり、配線を通じて TEG用の素子と電気的に接続されている。 TEG用の 素子は、チップ 1C内に形成された素子の電気的特性の測定や試験に使用される素 子である。上記ァライメントターゲット Amは、例えば平面十字状に形成されているが 、十字状の他に、 L字状やドット状に形成される場合もある。ァライメントターゲット Am は、例えば露光装置等のような製造装置とウェハ 1Wのチップ 1Cとの位置合わせの 際に用いられるパターンである。
[0027] このようなウェハ 1Wを構成する半導体基板 (以下、基板という） 1Sは、例えばシリコ ン（Si)単結晶からなり、その主面には素子および配線層 1Lが形成されている。この 段階のウェハ 1Wの厚さ（基板 1Sの厚さと配線層 1Lの厚さとの総和） D1 (図 3参照)は 、例えば 775 μ m程度である。
[0028] 上記配線層 1Lには、図 6および図 7に示すように、層間絶縁膜 lLi、配線、ノ ッド（ 外部端子） 1LB、テスト用のパッド lLBt、ァライメントターゲット Amおよび表面保護 膜 (以下、保護膜という） lLpが形成されている。層間絶縁膜 ILiは、複数の層間絶 縁膜 lLil, lLi2, lLi3を有している。
[0029] 層間絶縁膜 lLilには、絶縁膜 2a, 2bが形成されている。絶縁膜 2a, 2bは、基板 1 S上に交互に堆積されている。絶縁膜 2aは、例えば酸ィ匕シリコン (SiO等）のような無
2
機系の絶縁膜により形成されている。絶縁膜 2bは、例えば窒化シリコン (Si N等)の
3 4 ような絶縁膜により形成されている。絶縁膜 2bは、絶縁膜 2aよりも薄ぐ例えばエッチ ングストッパとして機能を有している。層間絶縁膜 lLilには、プラグ (コンタクトプラグ） PL1, PL2および配線 L1が形成されている。
[0030] プラグ PL1, PL2は、孔 HI, H2内に導体膜が埋め込まれることで形成されている 。プラグ PL1, PL2を形成する導体膜は、主導体膜と、その外周面 (底面および側面 )を覆うように形成されたバリアメタル膜とを有している。主導体膜は、例えばタンダス テン (W)により形成されており、ノリアメタル膜よりも厚く形成されている。ノリアメタル 膜は、例えば窒化チタン (TiN)、窒化タングステン (WN)、窒化タンタル (TaN)、タ ンタル (Ta)、チタン (Ti)、タングステン (W)またはチタンタングステン (TiW)あるいは それらの積層膜により形成されている。上記配線 L1は、例えば埋込配線とされている 。すなわち、この配線 L1は、絶縁膜 2a, 2bに形成された配線溝 T1内に導体膜が埋 め込まれることで形成されている。配線 L1の導体膜の構成は上記プラグ PL1, PL2 と同じである。
[0031] 上記層間絶縁膜 lLi2には、絶縁膜 3a, 3b, 3c, 3dおよび配線 L2, L3が形成され ている。絶縁膜 3aは、例えば炭化シリコン（SiC)により形成されており、エッチングス トツパとしての機能を有している。絶縁膜 3aは、絶縁膜 3b, 3c, 3dよりも薄く形成され ている。
[0032] 絶縁膜 3bは、半導体装置の動作速度の向上の観点から、例えば有機ポリマーまた は有機シリカガラスのような、誘電率が酸化シリコンの誘電率 (例えば 3. 9〜4. 0)よ りも低い低誘電率膜 (Low— k膜）により形成されている。絶縁膜 3bは、絶縁膜 3a, 3 c, 3dよりも厚く形成されている。
[0033] 上記有機ポリマー (完全有機系低誘電性層間絶縁膜)としては、例えば SiLK (米 T he Dow Chemical Co製、比誘電率 = 2. 7、耐熱温度 =490°C以上、絶縁破壊耐圧 =4. 0〜5. OMVZVm)またはポリアリルエーテル（PAE)系材料の FLARE (米 Ho neywell Electronic Materials製、比誘電率 = 2. 8、而熱温度 =400°C以上）等がある 。この PAE系材料は、基本性能が高ぐ機械的強度、熱的安定性および低コスト性 に優れると!、う特徴を有して!/、る。
[0034] 上記有機シリカガラス（SiOC系材料）としては、例えば HSG—R7 (日立化成工業 製、比誘電率 = 2. 8、而ォ熱温度 = 650。C)、 Black Diamond (米 Applied Materials, Inc製、比誘電率 = 3. 0〜2. 4、耐熱温度 =450°C)または p— MTES (日立開発製 、比誘電率 = 3. 2)等がある。この他の SiOC系材料としては、例えば CORAL (米 No vellus Systems,Inc製、比誘電率 = 2. 7〜2. 4、而熱温度 = 500°C)、 Aurora2. 7 ( 日本エー.エス.ェム社製、比誘電率 = 2. 7、耐熱温度 =450°C)等がある。
[0035] また、他の低誘電率膜材料としては、例えば FSG等のような完全有機系の SiOF系 料、 HSQ (hydrogen susesquioxaneノ糸材料、 M¾Q (methyl silsesquioxane)糸材 料、ポーラス HSQ系材料、ポーラス MSQ材料またはポーラス有機系材料を用いるこ とちでさる。 [0036] 上記 HSQ系材料としては、例えば OCD T— 12 (東京応化工業製、比誘電率 = 3 . 4〜2. 9、而熱温度 =450°C)、 FOx (米 Dow Corning Corp.製、比誘電率 = 2. 9) または OCL T— 32 (東京応化工業製、比誘電率 = 2. 5、耐熱温度 =450°C)等が ある。
[0037] 上記 MSQ系材料としては、例えば OCD T— 9 (東京応化工業製、比誘電率 = 2.
7、耐熱温度 = 600°C)、 LKD—T200 (JSR製、比誘電率 = 2. 7〜2. 5、耐熱温度 = 450°C)、 HOSP (米 Honeywell Electronic Materials製、比誘電率 = 2. 5、而熱温 度 = 550°C)、 HSG— RZ25 (日立化成工業製、比誘電率 = 2. 5、耐熱温度 = 650 °C)、 OCL T— 31 (東京応化工業製、比誘電率 = 2. 3、耐熱温度 = 500°C)または LKD— T400 (JSR製、比誘電率 = 2. 2〜2、耐熱温度 =450°C)等がある。
[0038] 上記ポーラス HSQ系材料としては、例えば XLK (米 Dow Corning Corp.製、比誘 電率 = 2. 5〜2)、 OCL T— 72 (東京応化工業製、比誘電率 = 2. 2〜1. 9、耐熱温 度 = 450°C)、 Nanoglass (米 Honeywell Electronic Materials製、比誘電率 = 2. 2〜
1. 8、而熱温度 = 500°C以上）または MesoELK (米 Air Productsand Chemicals, Inc 、比誘電率 = 2以下)等がある。
[0039] 上記ポーラス MSQ系材料としては、例えば HSG— 6211X(日立化成工業製、比 誘電率 = 2. 4、耐熱温度 = 650°C)、 ALCAP— S (旭化成工業製、比誘電率 = 2. 3〜1. 8、耐熱温度 =450°C)、 OCL T— 77 (東京応化工業製、比誘電率 = 2. 2〜
1. 9、耐熱温度 = 600°C)、HSG— 6210X(日立化成工業製、比誘電率 = 2. 1、耐 熱温度 = 650°C)または silica aerogel (神戸製鋼所製、比誘電率 1. 4〜1. 1)等 がある。
[0040] 上記ポーラス有機系材料としては、例えば PolyELK (米 Air Productsand Chemical s,Inc、比誘電率 = 2以下、耐熱温度 =490°C)等がある。
[0041] 上記 SiOC系材料、 SiOF系材料は、例えば CVD法（Chemical Vapor Deposition) によって形成されている。例えば上記 Black Diamondは、トリメチルシランと酸素と の混合ガスを用いた CVD法等によって形成される。また、上記 p— MTESは、例え ばメチルトリエトキシシランと N Oとの混合ガスを用いた CVD法等によって形成される
2
。それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。 [0042] 上記絶縁膜 3cは、例えば酸ィ匕シリコンにより形成されている。この絶縁膜 3cは、例 えば化学機械研磨処理（CMP ; Chemical Mechanical Polishing)時における低誘電 率膜の機械的強度の確保、表面保護および耐湿性の確保等のような機能を有して いる。この絶縁膜 3cは、絶縁膜 3dとほぼ同じ厚さで形成されている。絶縁膜 3cの材 料は、上記した酸ィ匕シリコン膜に限定されるものではなく種々変更可能であり、例え ば窒化シリコン (Si N )膜、炭化シリコン膜または炭窒化シリコン (SiCN)膜を用いて も良い。これら窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜は、例えばプ ラズマ CVD法によって形成することができる。プラズマ CVD法で形成された炭化シリ コン膜としては、例えば BLOk (AMAT社製、比誘電率 =4. 3)がある。
[0043] 上記絶縁膜 3dは、例えば炭窒化シリコンにより形成されている。この絶縁膜 3dは、 エッチングストッパとしての機能の他に、配線 L2, L3の主導体膜を形成する銅の拡 散を抑制または防止する機能を有して 、る。
[0044] 上記配線 L2, L3は、上記埋込配線とされている。すなわち、配線 L2, L3は、配線 溝 T2, T3に導体膜が埋め込まれることで形成されている。配線 L2, L3の導体膜は 、上記配線 L3と同様に、主導体膜と、その外周面 (底面および側面)を覆うように形 成されたノ リアメタル膜とを有している。主導体膜は、例えば銅 (Cu)により形成され ており、ノ リアメタル膜よりも厚く形成されている。ノ リアメタル膜の材料は、上記ブラ グ PLl, PL2と同じである。酉己線 L3は、孔 H3を通じて配線 L2と電気的に接続されて V、る。配線 L3の配線溝 T3の導体膜と孔 H3の導体膜とは一体的に形成されて 、る。
[0045] 上記層間絶縁膜 1U3は、例えば酸ィ匕シリコンにより形成されている。層間絶縁膜 1 Li3には、プラグ PL3が形成されている。このプラグ PL3は、孔 H4内に導体膜が埋 め込まれることで形成されている。プラグ PL3を形成する導体膜は、上記プラグ PL1 , PL2と同じである。
[0046] この層間絶縁膜 lLi3上には、配線、上記パッド ILB, ILBtおよび上記ァライメント ターゲット Amが形成されている。この配線、パッド ILB, ILBtおよびァライメントター ゲット Amは、例えばアルミニウム等のような金属膜により形成されている。このような 最上の配線およびパッド ILB, ILBt等は、配線層 1Lの最上層に形成された保護膜 lLpにより覆われている。保護膜 lLpは、例えば酸ィ匕シリコンのような無機系の絶縁 膜 ILplと、その上に堆積された、例えば窒化シリコンのような無機系の絶縁膜 lLp2 と、さらにその上に堆積された、例えばポリイミド榭脂のような有機系の絶縁膜 lLp3と の積層膜により形成されている。この保護膜 lLpの一部には、開口部 5が形成されて おり、そこ力 パッド 1LB, lLBtの一部が露出されている。
[0047] ところで、本実施の形態 1においては、上記テスト用のパッド lLBt (TEG用の素子 や配線も含む)ゃァライメントターゲット Amが切断領域 CRの幅方向（短方向）の片側 に寄せて配置されている。すなわち、上記テスト用のパッド lLBtゃァライメントターゲ ット Amが切断領域 CRの幅方向中央からずれて配置されている。そして、ステルスダ イシング時にレーザ光が照射される切断線 CLは、上記テスト用のパッド lLBtゃァラ ィメントターゲット Amの配置線上を通過せず、上記テスト用のパッド lLBtゃァライメ ントターゲット Amの脇を通過するようになっている。すなわち、切断線 CLは、テスト 用のパッド lLBtゃァライメントターゲット Amを跨がずに、テスト用のパッド lLBtゃァ ライメントターゲット Am力も離れた位置を通過するようになって 、る。
[0048] 切断線 CLがテスト用のパッド lLBtゃァライメントターゲット Am等のような金属パタ ーンに重なる場合、その金属パターンのある箇所と無い箇所とで機械的強度にばら つきが生じることや上記低誘電率膜は脆く金属パターン力 剥離し易いこと等により、 綺麗に分割できない。また、切断線 CLがノッド lLBtゃァライメントターゲット Am等 のような金属パターンに重なる場合、切断時に上記金属パターンの切断部に、ひげ 状の導体異物が残され、その導体異物がボンディングワイヤや電極等に接触して短 絡不良を引き起こし、薄型の半導体装置の信頼性や歩留まりが低下する問題がある
[0049] これに対して本実施の形態 1では、切断線 CLがテスト用のノッド lLBtゃァライメン トターゲット Amに重ならないので、ウェハ 1Wを綺麗に切断することができる。また、 テスト用のパッド lLBtゃァライメントターゲット Am等の金属パターンは切断されない ので、上記のようなひげ状の導体異物の発生を防止することができる。したがって、 薄型の半導体装置の信頼性や歩留まりを向上させることができる。
[0050] また、切断線 CLがテスト用のパッド lLBtゃァライメントターゲット Am等のような金 属パターンに重なる場合に、ステルスダイシング処理時にウェハ 1Wの主面側からレ 一ザ光を照射すると、パッド lLBtゃァライメントターゲット Am等が邪魔になって基板 1Sに改質領域を形成することが困難になる。これに対して本実施の形態 1では、切 断線 CLはテスト用のパッド lLBtゃァライメントターゲット Amに重ならないので、ステ ルスダイシング処理時にレーザ光をウェハ 1Wの主面から照射しても基板 1Sに良好 に後述の改質領域を形成することができる。したがって、レーザ照射の自由度を向上 させることがでさる。
[0051] 次いで、図 1のテスト工程 101では、ウエノ、 1Wの各チップ 1Cのパッド 1LBおよび 切断領域 CRのテスト用のパッド lLBtにプローブを当てて各種の電気的特性検査を 行う。このテスト工程は、 GZW(Good chip/Wafer)チェック工程とも呼ばれ、主として ウェハ 1Wに形成された各チップ 1Cの良否を電気的に判定する試験工程である。
[0052] 続く図 1の後工程 102は、上記チップ 1Cを封止体 (パッケージ）に収納し完成する までの工程であり、裏面カ卩ェ工程 102A、チップ分割工程 102Bおよび組立工程 10 2Cを有している。以下、裏面カ卩ェ工程 102A、チップ分割工程 102Bおよび組立ェ 程 102Cについて順に説明する。
[0053] 裏面カ卩ェ工程 102Aは、ウェハ 1Wを薄型化する工程である。まず、裏面加工工程 では、ウェハ 1Wを治具に収容する。図 8はウェハ 1Wが収容された治具 7の全体平 面図、図 9は図 8の X3—X3線の断面図をそれぞれ示している。なお、図 8ではゥェ ノヽ 1Wの主面のチップ 1Cを破線で示した。
[0054] 治具 7は、テープ 7aとリング (枠体） 7bとを有して!/、る。テープ 7aのテープベース 7a 1は、例えば柔軟性を持つプラスチック材料力もなり、その主面には接着層 7a2が形 成されている。テープ 7aは、その接着層 7a2によりウェハ 1Wの主面（チップ形成面） にしつ力りと貼り付けられている。テープ 7aの厚さ（テープベース 7alの厚さと接着層 7a2の厚さとの総和）は、あまり厚いとその後の工程でのハンドリングやテープ 7aの剥 離が難しくなるので、例えば 130〜210 /ζ πι程度の薄いものが使用されている。この テープ 7aとして、例えば UVテープを使用することも好ましい。 UVテープは、接着層 7a2の材料として紫外線 (UV)硬化性榭脂が使用された粘着テープであり、強力な 粘着力を持ちつつ、紫外線を照射すると接着層 7a2の粘着力が急激に弱くなる性質 を有して!/、る（工程 102A1)。 [0055] 本実施の形態 1では、このテープ 7aの主面（ウェハ 1Wの貼付面）の外周に剛性を 持つリング 7bが貼り付けられている。リング 7bは、テープ 7aが橈まないように支える 機能を有する補強部材である。この補強の観点力もリング 7bは、例えばステンレス等 のような金属により形成することが好ましいが、金属と同程度の硬度を持つように厚さ を設定したプラスチック材料により形成しても良い。リング 7bの外周には、切り欠き部 7bl, 7b2が形成されている。この切り欠き部 7bl, 7b2は、治具 7のハンドリング時や 治具 7とこれを載置する製造装置との位置合わせ時に使用する他、製造装置に治具 7を固定する際の引つ力かり部として使用される。なお、リング 7bはテープ 7aの裏面（ ウェハ 1Wの貼付面とは反対側の面）に貼り付けても良い。また、リング 7bは、テープ 37にウェハ 1Wを貼り付ける前に貼り付けても良 、し、テープ 7aにウェハ 1 Wを貼り 付けた後に貼り付けても良い。
[0056] 続いて、ウェハ 1Wを治具 7に収めた状態で、ウェハ 1Wの厚さを測定し、その測定 結果に基づいて研削量および研磨量を算出した後（工程 102A2)、裏面研削（工程 102A3)、研磨工程（工程 102A4)に移行する。図 10は裏面加工工程時のウェハ 1 Wおよび治具 7の断面図、図 11は裏面カ卩ェ工程後のウェハ 1Wおよび治具 7の断面 図を示している。ここでは、図 10に示すように、研削研磨工具 8および吸着ステージ 9 を回転させて、上記研削量および研磨量に基づいて、ウェハ 1Wの裏面に対して研 削処理および研磨処理を順に施す。これにより、図 11に示すように、ウェハ 1Wの厚 さを、例えば 100 m以下（ここでは、例えば 90 m程度）の極めて薄い厚さ（極薄） にする。上記研磨処理としては、研磨パッドとシリカとを用いて研磨する方法やィ匕学 機械研磨（Chemical Mechanical Polishing: CMP)法の他、例えば硝酸とフッ酸とを用 いたエッチング法を用いても良い。ここで、チップ 1Cの厚さが薄くなり 100 m以下 になってくると上記研削処理によりウェハ 1Wの裏面に生じた損傷やストレスが原因 でチップの抗折強度が低下しチップ 1Cを実装する時の圧力でチップが割れる不具 合が生じ易くなる。そこで、研削処理後に研磨処理を施すことにより、研削処理により ウェハ 1Wの裏面に生じた損傷やストレスを低減または無くすことができるので、薄い チップ 1Cの抗折強度を向上させることができる。
[0057] 以上のような裏面加工工程後、吸着ステージ 9の真空吸引状態を解除し、ウェハ 1 Wを保持する治具 7を裏面加工装置カゝら取り出す。この時、本実施の形態 1では、ゥ ェハ 1Wが極薄とされていてもリング 7bによりテープ 7aをしつ力りと支えることができる ので、極薄のウェハ 1Wのハンドリングや搬送を容易にすることができる。また、その ハンドリングや搬送時にウェハ 1Wが割れたり反ったりすることを防止することができる 。したがって、ウェハ 1Wの品質を確保することができるようになつている。このため、 本実施の形態 1では、この裏面加工後の段階で極薄のウェハ 1Wを治具 7に保持さ せたままの状態で、他の製造工場 (例えばアセンブリフアブ）に搬送出荷し、裏面カロ ェ後のダイシングおよび組立を依頼しても良 、。
[0058] 次に、チップ分割工程 102Bに移行する。ここでは、まず、極薄のウェハ 1Wを保持 した治具 7をそのままダイシング装置に搬送し、ダイシング装置の吸着ステージに載 置する。すなわち、通常は、裏面カ卩ェ時にウェハ 1Wの主面に貼り付けたテープを剥 がして、ウェハ 1Wの裏面にダイシングテープを貼り付ける（ウェハマウント）工程が必 要とされている力 本実施の形態 1では、そのウェハマウント工程を削減できるので、 半導体装置の製造工程を簡素化することができる。したがって、半導体装置の製造 時間を短縮できる。また、ダイシングテープを不要とすることができるので、材料費を 低減でき、半導体装置のコストを低減できる。
[0059] 続いて、本実施の形態 1では、治具 7を真空吸引した状態でウェハ 1Wの裏面から 赤外線カメラ（以下、 IRカメラという）によりウェハ 1Wの主面のパターン (チップ 1Cや 切断領域 CRのパターンの他、切断領域 CRに配置されて 、るパッド lLBtゃァライメ ントターゲット Am等のような金属パターンやチップ 1C内に配置されているパッド 1LB 等のような金属パターン)を認識する（工程 102B1)。この時、本実施の形態 1では、 ウエノヽ 1Wが極めて薄いのでウエノヽ 1Wの主面のパターンの様子を充分に観測でき る。
[0060] その後、上記 IRカメラで得られたパターン情報に基づいて切断線 CLの位置合わ せ (位置補正)を実施した後、レーザ発生部から放射されたレーザ光 (第 1レーザ) LB 1をウェハ 1Wの裏面側力 基板 1Sの内部に集光点 (焦点）を合わせた状態で照射 するとともに、上記パターン情報に基づいて位置合わせされた切断線 CLに沿って移 動させる（工程 102B2)。図 12は上記レーザ照射工程後のウェハ 1Wの要部平面図 、図 13は図 12の X4—X4線の断面図を示している。レーザ照射工程により、ウェハ 1 Wの切断領域 CRにおける基板 1Sの内部に多光子吸収による改質領域 (光学的損 傷部または破砕層） PRを形成する。図 12では、レーザ光 LB1を切断領域 CRに沿つ て連続的に照射することにより、改質領域 PRが切断線 CLに沿って連続的に延在し た状態で形成されて 、る場合が例示されて 、る。
[0061] この改質領域 PRは、ウェハ 1Wの内部が多光子吸収によって加熱され溶融された ことで形成されており、後のチップ分割工程時のウェハ 1Wの切断起点領域となる。こ の溶融処理領域は、一旦溶融した後に再固化した領域や、まさに溶融状態の領域 や、溶融状態から再固化する状態の領域であり、相変化した領域や結晶構造が変化 した領域ということもできる。また、溶融処理領域とは単結晶構造、非晶質構造、多結 晶構造において、ある構造が別の構造に変化した領域ということもできる。例えば基 板 1S部分では、単結晶構造力も非晶質構造に変化した領域、単結晶構造から多結 晶構造に変化した領域、単結晶構造から非晶質構造および多結晶構造を含む構造 に変化した領域を意味する。ここでは、改質層 PRは、例えば非晶質シリコンとされて いる。また、ここでは、レーザ光 LB1をウエノ、 1Wの裏面を透過させてウエノ、 1Wの内 部に多光子吸収を発生させて改質領域 PRを形成しており、ウェハ 1Wの裏面ではレ 一ザ光 LB1がほとんど吸収されていないので、ウェハ 1Wの裏面が溶融することはな い。
[0062] ここで、上記のようなレーザ光 LB1の照射に際して、本実施の形態 1では、レーザ 光 LB1を、切断領域 CRのテスト用のパッド lLBtの脇に照射する。すなわち、レーザ 光 LB1をパッド lLBtゃァライメントターゲット Amに平面的に重ならないように照射す る。すなわち、ウェハ 1Wの分割起点（改質領域 PR)がパッド lLBtゃァライメントター ゲット Amに平面的に重ならないようにする。これにより、ウエノ、 1Wの切断時に、テス ト用のパッド lLBtゃァライメントターゲット Am等の金属パターンが切断されないので 、ウェハ 1Wを綺麗に切断できる。すなわち、ウェハ 1Wの切断形状不良を低減また は防止できる。また、切断箇所に上記のようなひげ状の導体異物が発生するのを防 止することができる。したがって、薄型の半導体装置の信頼性や歩留まりを向上させ ることがでさる。 [0063] また、ダイシングブレードによりウェハ 1Wを切断するブレードダイシング方式の場 合、ウェハ 1Wが薄くなつてくると切断時にチッビングが生じ易くなりチップの抗折強 度が低下するので、チップ 1Cの品質を確保する観点力 低速 (例えば毎秒 60mm 程度またはウェハ 1Wの厚さに応じてそれ以下)で処理せざるを得なくなってくる。こ れに対して、本実施の形態 1の場合、ウェハ 1Wの表面に損傷を与えず内部のみを 割断するため、チップ 1Cの表面に存在するチッビングを極少に抑えることができる。 このため、チップ 1Cの抗折強度を向上させることができる。また、例えば毎秒 300m mという高速な切断処理ができるので、スループットを向上させることができる。
[0064] また、上記のようにウエノヽ 1Wの主面の切断領域 CRには、ウエノヽ 1Wの主面側から レーザ光 LB1を照射するとテスト用のパッド lLBtが邪魔になりその部分の加工 (改 質領域 PRの形成）が上手くできない場合がある。これに対して、本実施の形態 1では 、テスト用のパッド lLBt等のようなメタルの存在しないウエノ、 1Wの裏面側からレーザ 光 LB1を照射するので、上記のような不具合を生じることなく良好に改質領域 PRを 形成でき、ウェハ 1Wを良好に切断することができる。
[0065] 上記改質領域 PRは、図 14および図 15に示すように、破線状 (ドット状）に形成して も良い。図 14は、改質領域 PRが切断線 CLに沿って破線状 (ドット状）に配置されて いる場合が例示されている。すなわち、改質領域 PRが切断線 CLに沿って途切れ途 切れに等間隔に配置されている。層間絶縁膜 ILiに使用されている上記低誘電率膜 (絶縁膜 3b)は熱伝導率が低く熱がこもり易いためレーザ光 LB1の照射時の熱により 変色することがある。そこで、レーザ光 LB1を断続的に照射することにより、レーザ光 LB1の照射面積を小さくでき、レーザ光 LB1の照射による熱の発生を極力抑えること ができるので、熱による低誘電率膜の変色を抑制または防止することができる。また、 図 15は、改質領域 PR力 例えば互いに直交する切断線 CLの交点部分や TEGの 微細なパターンが集中して配置されている箇所等、分割し難い箇所に集中的に配置 されている場合が例示されている。これにより、分割し難い部分も容易に分割できるよ うになるので、ウエノ、 1Wを綺麗に分割できる。なお、図 14および図 15の X4— X4線 の断面は図 13と同じである。また、特に限定されるものではないが、レーザ光 LB1の 照射条件は、例えば以下の通りである。すなわち、光源は、例えば波長が 1064nm の YAGレーザ、レーザスポット径は、例えば 1〜2 /ζ πι、照射速度は 300mmZsとし 、 0. 7 m間隔で照射した。なお、上記集光点とはレーザ光 LB1が集光した箇所で ある。
[0066] 次いで、ウェハ 1Wの分割工程に移行する（工程 102B3)。図 16は分割工程前の ウェハ 1Wの要部断面図、図 17は分割工程時のウェハ 1Wの要部断面図、図 18は 図 17のウェハ 1Wの要部拡大断面図、図 19は分割工程中のウェハ 1Wの要部断面 図を示している。
[0067] まず、図 16に示すように、 IRカメラ 12によりウエノ、 1Wの主面のパターン（チップ 1C や切断領域 CRのパターンの他、切断領域 CRに配置されて!、るパッド lLBtゃァライ メントターゲット Am等のような金属パターンやチップ 1C内に配置されているパッド 1L B等のような金属パターン)ゃ改質領域 PRを認識する。
[0068] 続いて、治具 7のテープ 7aの裏面に、一対のラインバキュームチャック 13を配置し、 そのラインバキュームチャック 13の位置を上記 IRカメラ 12で得た位置情報に基づい て合わせ、その状態で一対のラインバキュームチャック 13によりテープ 7aを吸弓 Iする 。一対のラインバキュームチャック 13は、ウェハ 1Wの端力も端 (紙面に垂直な方向） に延在している。一対のラインバキュームチャック 13の各々の対向側面の一方には 傾斜が形成されている。
[0069] その後、図 17および図 18に示すように、一方のラインバキュームチャック 13 (図 17 および図 18の左側）を、その側面 (傾斜面） 1S 他方のラインバキュームチャック 13の 対向側面に当たるまで回転させるように移動することによりウェハ 1Wを折り曲げる。こ れにより、改質領域 PRを分割起点としてウェハ 1Wを切断 (分割)する。その後、図 1 9に示すように、上記一方のラインバキュームチャック 13を元の位置まで戻した後、一 対のラインバキュームチャック 13を次の切断位置まで移動する。その後、上記と同様 にしてウエノヽ 1Wを切断する。以降、このような作業をウエノヽ 1Wの全てのチップ 1Cの 周囲が切断されるまで繰り返す。本実施の形態 1では、切断線 CLがテスト用のノ¾ /ド lLBtゃァライメントターゲット Amに重ならない。これにより、分割方法としてエキスパ ンド方式を採用しても、テスト用のパッド lLBtゃァライメントターゲット Am等の金属パ ターンは切断されな 、ので、上記のようなひげ状の導体異物の発生を防止することが できる。しかしながら、上記したように、エキスパンド方式の場合、ウェハ 1Wの中心か ら外周（放射線状）に向力 方向に榭脂シートが引き延ばされるため、チップ 1Cは切 断線 CLに対して交差する方向（垂直方向）に引き離されない。言い換えると、切断線 CLに対して交差する方向に切断するための荷重 (応力）が伝わらない。この結果、ゥ ェハ 1Wを綺麗に切断することが出来ない可能性がある。場合によってはチップの外 周にチッビングが生じる可能性もある。これに対し、折り曲げ方式を適用すれば、切 断線 CLに対して交差する方向に切断する荷重を伝えることが可能であるため、ゥェ ノ、 1Wを綺麗に切断することが出来る。
[0070] 図 20は、上記のようにしてウエノ、 1Wから切り出されたチップ 1Cの全体平面図を示 している。ここでは、チップ 1Cの長手方向の一端の一辺のみに沿って複数のパッド 1 LBが配置されている場合が例示されている。本実施の形態 1の場合、チップ 1Cの外 周（互いに交差 (直交)する 2辺）に切断領域 CRの一部が残され、その切断領域 CR 内にテスト用のパッド lLBtが残されている。なお、本実施の形態 1では、上記のよう なステルスダイシング後、極薄の複数のチップ 1Cを載せた治具 7を、他の製造工場（ 例えばアセンブリフアブ）に搬送出荷し、ダイシング工程後の組立を依頼しても良い。
[0071] 次に、組立工程 102Cに移行する。ここでは、複数のチップ 1Cを保持した治具 7を ピックアップ装置に搬送する。ピックアップ装置では、テープ 7aの裏面を真空吸引し た状態で、押上ピンによりテープ 7aの裏面力もチップ 1Cを押し上げる。この時、テー プ 7aとして上記 UVテープを使用した場合にはテープ 7aの接着層 7a2に紫外線を照 射することにより接着層 7a2を硬化させ接着力を弱める。この状態でチップ 1 Cをコレ ットにより真空吸引することにより、チップ 1Cをピックアップする（工程 102C1)。
[0072] 続いて、上記のようにしてピックアップしたチップ 1Cを既存の反転ユニットによりチッ プ 1Cの主面が上を向くように反転させた後、チップ 1Cを配線基板等に実装する（ダ ィボンディング工程 102C2)。図 21はダイボンディング工程後のチップ 1Cおよび配 線基板 15の平面図、図 22は図 21の X5—X5線の断面図を示している。配線基板 1 5の主面上には、例えば 3つのチップ 1Cがその主面を上に向け積層された状態で実 装されている。 3つのチップ 1Cは、各チップ 1Cのパッド 1LBが露出されるように平面 的にずれた状態で積み重ねられている。配線基板 15は、プリント配線基板により形 成されている力 これに代えてリードフレームを用いても良い。なお、ピックアップした チップ 1Cを搬送トレイに収容して他の製造工場 (例えばアセンブリフアブ）に搬送出 荷し、この工程後の組立を依頼しても良い（工程 103A)。
[0073] 続いて、ワイヤボンディング工程に移行する（工程 102C3)。図 23はワイヤボンディ ング工程後のチップ 1Cおよび配線基板 15の平面図、図 24は図 23の X6—X6線の 断面図を示している。この工程では、チップ 1Cの主面のパッド 1LBと配線基板 15の 電極とをボンディングワイヤ（以下、単にワイヤという） 17により電気的に接続する。こ こで、図 64に示すように、上段のチップ 1Cのパッド 1LBと下段のチップ 1Cのパッド 1 LBとをワイヤ 17により電気的に接続する、すなわち、共通ノッド同士を電気的に接 続するステップボンディング方式を用いてもょ 、。
[0074] 続いて、封止工程に移行する（工程 102C4)。図 25は封止工程後の半導体装置の 断面図を示している。この工程では、トランスファモールド法を用いてエポキシ榭脂等 のようなプラスチック材料からなる封止体 18によりチップ 1Cおよびワイヤ 17を封止す る。その後、配線基板 15の裏面にバンプ電極 19を形成し、半導体装置を製造する。
[0075] チップ 1Cがバンプ電極 (突起電極)を持つ場合は、例えば次のようにする。まず、 上記ピックアップ工程 102C1においてチップ 1Cを配線基板 15のチップ実装領域に 移送する。この時、バンプ電極は、パッド 1LBおよびテスト用のパッド lLBtに接続す ることでチップが傾くことなく配線基板 15に実装することができる。続いて、チップ 1C の主面 (バンプ電極形成面）を配線基板 15のチップ実装面に向けた状態でチップ 1 Cのバンプ電極とチップ実装領域の電極とをペースト材を用いて仮固定する。その後 、リフロ処理することでチップ 1Cのバンプ電極とプリント配線基板 15の電極とを固着 する（フリップチップボンディング：工程 102C2)。その後、チップ 1Cと配線基板 15と の対向面間にアンダーフィルを充填した後、チップ 1Cを上記と同様に封止する（ェ 程 104C4)。
[0076] (実施の形態 2)
本実施の形態 2では、チップ 1C内のパッド 1LBの配置の変形例を説明する。図 26 は、本実施の形態 2のチップ 1Cの全体平面図を示している。本実施の形態 2では、 チップ 1Cの互いに交差（直交）する 2辺の各々に沿って複数のパッド 1LBが配置さ れている。それ以外は前記実施の形態 1と同じであり、チップ 1Cの外周（互いに交差 (直交)する 2辺）に切断領域 CRの一部が残され、その切断領域 CR内にテスト用の パッド lLBtが残されて!/、る。
[0077] 図 27は図 26のチップ 1Cの実装例の平面図を示している。図 27の X7— X7線の断 面図は前記図 22と同じである。配線基板 15の主面上には、例えば 3つのチップ 1C がその主面を上に向け積層された状態で実装されている。 3つのチップ 1Cは、各チ ップ 1Cの 2辺に沿って配置された複数のパッド 1LBが露出されるように平面的にず れた状態で積み重ねられて ヽる。
[0078] (実施の形態 3)
まず、実施の形態 3の説明の前に発明者が初めて見出した課題について説明する 。上記のようにウェハ 1Wの分割においては、切断領域 CRに存在するテスト用のパッ ド lLBtゃァライメントターゲット Am等のような金属パターンの切断部分に上記ひげ 状の導体異物が生じる問題がある。この問題を回避すベぐ本発明者は切断領域 C Rのパッド lLBtゃァライメントターゲット Am等のような金属パターンにミシン目状また は直線状の溝を形成するようにした。しかし、分割方式として上記エキスパンド方式を 採用した場合は、上記金属パターンにミシン目状または直線状の溝を形成しても、ひ げ状の導体異物の発生を上手く抑えることができないという問題がある。また、切断 領域 CRの隣接する金属パターンの間の絶縁膜のみの部分では切断線が蛇行し綺 麗に切断できな 、と 、う問題がある。
[0079] そこで、ウェハ 1Wを折り曲げることで個々のチップ 1Cに分割する折り曲げ方式を 採用してみると、上記ひげ状の導体異物の発生をエキスパンド方式に比べて低減で きた。しかし、折り曲げ方式の場合でも、金属パターンの間で切断線が蛇行してしまう 。特に上記のように層間絶縁膜に低誘電率膜を使用している場合、低誘電率膜は脆 く亀裂が入り易いので上記金属パターンの隣接間の切断部分で大きく蛇行するよう な亀裂が入り、充分に綺麗に切断することができないという問題がある。ここで、本発 明者は上記金属パターンの隣接間の層間絶縁膜部分にレーザ光を照射して分割起 点のための溝を形成しょうとしてみた力 本実施の形態 3では、このような問題を解決 する手段を説明する。図 28は本実施の形態 3のウェハ 1Wの要部平面図、図 29は 図 28の X8— X8線の断面図、図 30は図 28の X9—X9線の断面図を示して!/、る。
[0080] 図 28〜図 30に示すウェハ 1Wは、前記図 1の前工程 100およびテスト工程 101を 経た後であって後工程 102前のウェハ 1Wを示している。本実施の形態 3では、切断 領域 CRの切断線 CL上に、テスト用のパッド lLBtおよびァライメントターゲット Am等 のような金属パターンが配置されている。すなわち、切断線 CLがテスト用のパッド 1L Btおよびァライメントターゲット Am等のような金属パターンに重なるようになって 、る 。また、切断線 CL上には、互いに隣接するテスト用のパッド lLBtの間隙やテスト用 のパッド lLBtとァライメントターゲット Amとの間隙を埋めるように金属パターン 20が 形成されている。ただし、金属パターン 20は、テスト用のパッド lLBtゃァライメントタ 一ゲット Am等のような金属パターンとは接しておらず電気的に浮遊状態となってい る。また、金属パターン 20は、テスト用のパッド lLBtおよびァライメントターゲット Am と同一工程時に同一材料で形成されている。ただし、ここでは、金属パターン 20の幅 (短方向寸法）は、テスト用のパッド lLBtの一辺の長さよりも小さぐ例えば 5〜： LO /z m程度とされている。これにより、材料費を低減できる。このような金属パターン 20の 上面一部は、保護膜 lLpに開口された開口部 5を通じて露出されている。
[0081] 次いで、このようなウェハ 1Wに対して前記実施の形態 1と同様に裏面カ卩ェ工程 10 2Aを施して薄型化した後、チップ分割工程 102Bに移行する。チップ分割工程では 、前記実施の形態 1と同様にウェハ主面のパターン認識工程 102B1を経た後、レー ザ照射工程 102B2に移行する。本実施の形態 3では、 2回のレーザ光照射を行う。
[0082] 1回目のレーザ光照射は、切断領域 CRの金属パターンに分割起点を形成するた めのものである。図 31および図 32は、 1回目のレーザ光 LB2を照射している様子を 示すウェハ 1Wの要部断面図である。図 31は図 28の X8— X8線〖こ対応し、図 32は 図 28の X9— X9線に対応している。 1回目のレーザ光照射では、上記 IRカメラで得 られたパターン情報に基づ 、て切断線 CLの位置合わせ (位置補正）を実施した後、 レーザ発生部から放射されたレーザ光 LB2をウェハ 1Wの裏面側カゝらテスト用のパッ ド lLBt、ァライメントターゲット Amおよび金属パターン 20に焦点を合わせて照射す るとともに、上記パターン情報に基づいて位置合わせされた切断線に沿って移動さ せる。本実施の形態 3の切断線は、切断領域 CRの幅方向（短方向）のほぼ中央であ つてテスト用のパッド lLBt、ァライメントターゲット Amおよび金属パターン 20に重な る。レーザ光 LB2の照射条件は、例えば以下の通りである。すなわち、光源は、例え ば波長が 1064nmの YAGレーザ、照射速度は 300mmZsとした。
[0083] 図 33は上記レーザ光 LB2の照射工程後のウェハ 1Wの要部平面図、図 34および 図 35は図 33の X10—X10線および XI I— XI I線の断面図を示している。上記のよ うにレーザ光 LB2を照射することにより、テスト用のパッド lLBt、ァライメントターゲット Amおよび金属パターン 20に切断線に沿って平面ミシン目状 (破線状、ドット状）に 複数の孔 21を形成する。この孔 21はウェハ 1Wの分割 (切断)工程時に分割起点と なる。すなわち、本実施の形態 3では、互いに隣接するテスト用のノ¾ /ド lLBtの間や テスト用のパッド lLBtとァライメントターゲット Amとの間に金属パターン 20を設けた ことにより、互いに隣接するテスト用のパッド lLBtの間やテスト用のパッド lLBtとァラ ィメントターゲット Amとの間にも分割起点となる複数の孔 21の配列を形成することが できる。レーザ光 LB2の照射に際しては、溶融異物がテスト用のパッド lLBt等に付 着するので、その溶融異物が飛散するのを抑制または防止する観点からテープ 7aを 切断領域 CRの凹凸に密着させることが重要である。
[0084] 2回目のレーザ光照射は、前記実施の形態 1で説明した改質領域 PRの形成のた めのものである。図 36および図 37は、 2回目のレーザ光 LB1を照射している様子を 示すウェハ 1Wの要部断面図である。図 36は図 28の X8— X8線〖こ対応し、図 37は 図 28の X9— X9線に対応している。ここでは、前記実施の形態 1と同様に、レーザ光 LB1をウェハ 1Wの裏面側力も基板 1Sの内部に焦点を合わせて照射する。このよう にして基板 1Sに改質領域 PRを形成する。ただし、本実施の形態 3では、レーザ光 L B1を切断領域 CRの幅方向（短方向）中央に照射する。すなわち、レーザ光 LB1の 発生部の動作軌跡は、上記レーザ光 LB2の発生部の動作軌跡と同一である。ただし 、改質領域 PRの平面形状は前記実施の形態 1で説明したように平面的に直線状に 形成する場合もあるし、破線状に形成する場合もある。レーザ光 LB1, LB2をウエノ、 1Wの同じ裏面側力 照射する場合、レーザ光 LB2を照射した後に、レーザ光 LB1 を照射する。これは、レーザ光 LB1の照射をレーザ光 LB2の照射よりも先に行うと、 レーザ光 LB2の照射に際して、レーザ光 LB1の照射により基板 1Sに形成された改 質領域 PRが邪魔になり、切断領域 CRの金属パターンに孔 21を形成することができ なくなってしまうからである。
[0085] 次いで、分割工程 102B3では、前記実施の形態 1と同様にウェハ 1Wを折り曲げ 方式により分割 (切断)する。図 38はウェハ 1Wから切り出されたチップ 1Cの全体平 面図、図 39は図 38の X12—X12線の断面図を示している。本実施の形態 3の場合 、孔 21の配列に沿ってウェハ 1Wを綺麗に切断することができる。すなわち、層間絶 縁膜に低誘電率膜を使用している場合であっても、また、互いに隣接するテスト用の パッド lLBtの間やテスト用のパッド lLBtとァライメントターゲット Amとの間において も、複数の孔 21の配列に沿って蛇行せずにウェハ 1Wを分割 (切断)することができ る。したがって、ウェハ 1Wの切断形状不良を低減または防止できるので、半導体装 置の歩留まりおよび信頼性を向上させることができる。なお、チップ 1Cの外周にはテ スト用のパッド lLBt、ァライメントターゲット Amおよび金属パターン 20の一部が残さ れている。また、組立工程 102Cについては前記実施の形態 1と同じなので説明を省 略する。
[0086] (実施の形態 4)
前記実施の形態 1〜3では、チップ 1Cの外周にテスト用のパッド lLBtや TEG用の 素子が残されるので、外部に TEG情報が漏れる、という問題がある。本実施の形態 4 は、このような問題を回避するための手段を説明するものである。以下、本実施の形 態 4の半導体装置の製造方法例を図 40のフロー図に沿って図 41〜図 50により説明 する。
[0087] まず、前記実施の形態 1と同様に、前工程 200、テスト工程 201を経た後、後工程 2 02に移行する。後工程 202の裏面加工工程 202Aでは、ウェハ 1Wの主面上に接着 層を介して支持基板を貼り付ける（工程 202A1)。図 41は支持基板 24の装着後のゥ エノヽ 1Wの断面図を示して!/、る。
[0088] この支持基板 24は、この後の工程においてウェハ 1Wの補強部材として機能するゥ ェハサポートシステム（Wafer Support System:WSS)である。これにより、ウェハ 1W の搬送時にぉ 、ては、極薄で大径のウェハ 1Wを安定した状態でノ、ンドリングできる 上、ウェハ 1Wを外部の衝撃カゝら保護することもできるので、ウェハ 1Wの割れや欠け 等を抑制または防止できる。また、この後の各工程時においては、ウェハ 1Wの反り や橈みを抑制または防止でき、極薄で大径のウェハ 1Wの平坦性を向上させることが できるので、各工程での処理の安定性や制御性を向上させることができる。
[0089] 支持基板 24の材料としては、例えば透明なガラスのような硬質支持基板 (Hard— WSSまたは Glass— WSS)が使用されている。ただし、支持基板 24の他の材料とし て、例えばステンレスのような他の硬質支持基板 (Hard— WSS)を用いても良い。ま た、支持基板 24のさらに他の材料として、例えば PET (Polyethylene Terephthalate) や PEN (Polyethylene Naphthalate)等のような絶縁支持基板をテープ基材に貼り付 けたテープ WSSを用いても良!、。
[0090] なお、支持基板 24をウェハ 1Wの主面に貼り付ける際には、支持基板 24の剥離層 24aの形成面をウェハ 1W主面側の接着層 25に押し付けることで支持基板 24をゥェ ハ 1Wの主面に固定する。この剥離層 24aは、支持基板 24をウェハ 1Wから剥離する 際に剥離を容易にするための機能層である。支持基板に代えて、いわゆる BGテー プを使用しても良い。
[0091] 次いで、前記実施の形態 1と同様に、ウェハ 1Wの厚さを測定した後、その測定結 果に基づいてウェハ 1Wの裏面に対して研削処理および研磨処理 (平坦加工)を順 に施す（工程 202A2, 202A3) o図 42はウェハ 1Wの薄型化工程後の断面図を示し ている。図 42の破線は、薄型化処理前の基板 1Sを示している。
[0092] 続いて、チップ分割工程 202Bに移行する。チップ分割工程 202Bのレーザ照射ェ 程 202B2は、前記実施の形態 1で説明した改質領域 PRの形成のためのものである 。図 43はレーザ光 LB1を照射している様子を示すウェハ 1Wの要部断面図である。
[0093] 本実施の形態 4においても、前記実施の形態 1と同様にして、レーザ光 LB1をゥェ ノ、 1Wの裏面側力も基板 1Sの内部に焦点を合わせて照射することにより、基板 1Sに 改質領域 PRを形成する。ただし、本実施の形態 4では、レーザ光 LB1をテスト用の ノッド lLBt等のような金属パターンの両脇であってチップ 1Cと切断領域 CRとの境 界または間に当たる平面位置に照射する。改質領域 PRの平面形状は前記実施の 形態 1で説明したように平面的に直線状に形成する場合もあるし、破線状に形成する 場合もある。 [0094] その後、ウェハマウント工程 202B2では、ウエノ、 1Wを治具に貼りかえる。図 44はゥ ェハマウント工程 202B2および WSS剥離工程 202B3後のウエノ、 1Wおよび治具 7 の平面図、図 45は図 44の X13— X13線の断面図を示している。
[0095] ウェハマウント工程 202B2では、ウェハ 1Wの主面（デバイス形成面）に支持基板 2 4を貼り付けたままの状態でウェハ 1Wの裏面を治具 7のテープ 7aに貼り付ける。ゥェ ノ、 1Wはテープ 7aの接着層 7a2によりしつ力りと固定されている。これにより、ウェハ 1 Wは、その主面が表になって露出された状態で治具 7に収容される。
[0096] 続いて、 WSS剥離工程 202B3では、レーザ光を、ウェハ 1Wの主面上の接着層 2 5に焦点を合わせた状態で透明な支持基板 24を介してウェハ 1Wの主面の端力 端 まで走査し照射する。これにより、支持基板 24をウェハ 1Wから剥離した後、ウェハ 1 Wの主面上の接着層 25を除去する。この工程のレーザ光の条件は、例えば波長 10 64nmの赤外線レーザ、出力： 20W、照射速度： 2000mmZs、スポット径： ί200 /ζ m程度である。接着層 25を、例えば紫外線硬化榭脂 (UVレジン）により形成した場 合は、上記レーザ光は、赤外線レーザに代えて紫外線レーザを使用する。これにより 、接着層 25の粘着力を弱めることができるので、支持基板 24を容易に剥離すること ができる。
[0097] 次!、で、本実施の形態 4では TEG加工工程 202B4に移行する。 TEG加工工程 2 02B4では、ウェハ 1Wを収容した治具 7をダイシング装置のダイシングステージに載 せて回転するダイシングソー（ブレードダイシング方式）により TEGを除去する。図 46 はこの TEG加工工程中のウエノ、 1Wの要部断面図を示している。ダイシングソー 26 は、その断面が矩形状のものを使用した。このダイシングソー 26を切断領域 CRに合 わせた後、回転させた状態でウェハ 1Wの主面に接するように下降する。これにより、 TEGのテスト用のパッド lLBtゃァライメントターゲット Am等のような金属パターンを 除去する。図 47は TEG加工工程後のウェハ 1Wの要部断面図を示している。ここで は、切断領域 CRにおけるテスト用のパッド lLBt等のような金属パターンが完全に除 去されており、ウェハ 1Wの主面の切断領域 CRに溝 27が形成されている。溝 27の 深さは、配線層 1L途中とされている力 基板 1Sに達しても良い。ただし、基板 1Sを 完全に切断してしまわな 、ようにする。 [0098] 続いて、分割工程 202B5では、前記実施の形態 1と同様にウェハ 1Wを折り曲げ 方式により分割 (切断)する。図 48は分割工程 202B5中のウェハ 1Wの要部拡大断 面図を示している。この場合、一般的に切断領域 CR内の 2箇所の改質領域 PRのう ち、機械的強度の弱いいずれか一方側で亀裂が入りウェハ 1Wが切断される。本実 施の形態 4の場合、テスト用のパッド lLBtゃァライメントターゲット Am等のような金属 パターンが除去されているので、上記ひげ状の導体異物は発生しない。
[0099] 図 49はウエノ、 1Wから切り出されたチップ 1Cの全体平面図、図 50は図 49の X14 —X14線の断面図を示している。本実施の形態 4の場合、チップ 1Cの外周にテスト 用のパッド lLBtゃァライメントターゲット Am等のような金属パターンが残されていな V、ので、 TEG情報の漏洩を防止することができる。
[0100] その後の糸且立工程 202C (202C1〜202C4, 203A)については前記実施の形態 1の組み立工程 102C (102C1〜102C4, 103A)と同じなので説明を省略する。
[0101] (実施の形態 5)
前記実施の形態 4では、 TEG情報の漏洩を防止できるが、前記実施の形態 3で説 明した切断線が蛇行してしまう問題がある。本実施の形態 5では、その問題を回避す るための手段を説明するものである。
[0102] まず、前記実施の形態 4と同様に、前工程 200、テスト工程 201および後工程 202 の裏面加工工程 202Aを経た後、チップ分割工程 202Bのレーザ照射工程 202B1 に移行する。図 51は本実施の形態 5の場合のレーザ照射工程中のウェハ 1Wの要 部断面図を示している。ここでは、前記実施の形態 1〜4と同様にレーザ光 LB1をゥ ェハ 1Wの裏面力も基板 1Sの内部に焦点を合わせて照射し、基板 1Sに改質領域 P Rを形成する。ただし、本実施の形態 5では、レーザ光 LB1を切断領域 CRの幅方向 (短方向）中央に照射する。すなわち、レーザ光 LB1をテスト用のノッド lLBtゃァラ ィメントターゲット Am等のような金属パターンと平面的に重なる位置に照射する。改 質領域 PRの平面形状は前記実施の形態 1で説明したように平面的に直線状に形成 する場合もあるし、破線状に形成する場合もある。
[0103] 続!、て、前記実施の形態 4と同様に、ウェハマウント工程 202B2、 WSSの剥離ェ 程 202B3を経た後、 TEG加工工程 202B4に移行する。図 52は TEGカロ工工程 202 B4中におけるウェハ 1Wの要部断面図を示している。この TEG加工工程では、前記 実施の形態 4と同様に、回転状態のダイシングソー 26をウェハ 1Wの主面の切断領 域 CRに当ててテスト用のパッド lLBtゃァライメントターゲット Am等のような金属パタ ーンを除去する。ただし、本実施の形態 5では、ダイシングソー 26として、その外周先 端の断面形状が楔形 (断面 V字状）に形成されているものを使用する。
[0104] 図 53は TEG加工工程後のウェハ 1Wの要部平面図、図 54は図 53の X15— X15 線の断面図を示している。ここでは、テスト用のパッド lLBtゃァライメントターゲット A m等のような金属パターンが完全に除去されており、ウェハ 1Wの主面の切断領域 C Rの層間絶縁膜 ILi (配線層 1L)上面に溝 27が形成されて 、る。この溝 27の深さは 、前記実施の形態 4と同じである。ただし、本実施の形態 5において溝 27は深くなる につれて幅が次第に狭くなつている。すなわち、溝 27の断面形状が V字状に形成さ れている。溝 27の最も深い部分は、分割工程 202B5時に層間絶縁膜 ILiの分割起 点として作用する部分である。溝 27は、その分割起点として作用する部分の平面位 置が、切断領域 CRの幅方向（短方向）の中央に位置するように、すなわち、上記改 質領域 PRの平面位置 (すなわち、切断線 CL)に一致するように形成されている。
[0105] 続いて、分割工程 202B5では、前記実施の形態 1と同様にウェハ 1Wを折り曲げ 方式により分割 (切断)する。図 55は分割工程 202B5中のウェハ 1Wの要部拡大断 面図を示している。この場合、ウェハ 1Wは基板 1Sの改質領域 PRおよび配線層 1L の溝 27を分割起点として分割 (切断)される。
[0106] 本実施の形態 5の場合、テスト用のパッド lLBtゃァライメントターゲット Am等のよう な金属パターンが除去されているので、上記ひげ状の導体異物は発生しない。また 、溝 27を断面 V字状に形成したことにより、層間絶縁膜として低誘電率膜を使用して いたとしても、ウェハ 1W (特にウェハ 1Wの主面側の層間絶縁膜 ILi)を溝 27に沿つ て蛇行することなく綺麗に分割 (切断)することができる。したがって、半導体装置の歩 留まりおよび信頼性を向上させることができる。
[0107] 図 56はウエノ、 1Wから切り出されたチップ 1Cの全体平面図、図 57は図 56の X16 —X16線の断面図を示している。本実施の形態 5の場合、チップ 1Cの外周にテスト 用のパッド lLBtゃァライメントターゲット Am等のような金属パターンが残されていな いので、 TEG情報の漏洩を防止することができる。また、本実施の形態 5では、チッ プ 1Cの主面側の外周角が傾斜している。すなわち、チップ 1Cの主面側の外周角に テーパが形成されている。これにより、チップ 1Cの搬送時等においてチップ 1Cの外 周角が欠けるのを低減できる。したがって、半導体装置の歩留まりおよび信頼性を向 上させることができる。また、異物発生を低減できる。
[0108] その後の糸且立工程 202C (202C1〜202C4, 203A)については前記実施の形態 1の組み立工程 102C (102C1〜102C4, 103A)と同じなので説明を省略する。
[0109] (実施の形態 6)
本実施の形態 6では TEG情報の漏洩防止のため TEGをレーザ光により除去する 方法例を説明する。
[0110] まず、前記実施の形態 5と同様に、前工程 200〜WSSの剥離工程 203B3を経た 後、 TEG加工工程 202B4において TEGをレーザ光により除去する。図 58はこの T EG加工工程中のウェハ 1Wの要部断面図を示している。レーザ光（第 2レーザ） LB3 をウエノ、 1Wの主面側からテスト用のパッド lLBtゃァライメントターゲット Am等のよう な金属パターンに照射することにより、その金属パターンを溶融して除去する。レー ザ光 LB3は、例えば波長が 355nmの紫外光等のように、上記改質領域 PR形成時 のレーザ光 LB1の波長よりも短波長のレーザ光を使用する。各金属パターンに対し てレーザ光 LB3を複数回照射することにより金属パターンを除去する。図 59は本実 施の形態 6の TEG加工工程後のウエノ、 1Wの要部断面図を示している。ここでは、 切断領域 CRにおけるテスト用のパッド lLBt等のような金属パターンが完全に除去さ れている。本実施の形態 6の場合、切断領域 CRの金属パターンをレーザ光 LB3によ り除去することにより、ウェハ 1Wに機械的な応力を与えず金属パターンを除去できる ので、チップ 1Cの外周にチッビング等の損傷が発生するのを防止できる。これにより 、薄い半導体チップの抗折強度を前記実施の形態 4, 5に比べて向上させることがで きる。
[0111] 続いて、分割工程 202B5では、前記実施の形態 1と同様にウェハ 1Wを折り曲げ 方式により分割 (切断)する。図 60は分割工程 202B5中のウェハ 1Wの要部拡大断 面図を示している。この場合、ウェハ 1Wは基板 1Sの改質領域 PRを分割起点として 分割 (切断)される。本実施の形態 5の場合、テスト用のパッド lLBtゃァライメントター ゲット Am等のような金属パターンが除去されているので、上記ひげ状の導体異物は 発生しない。
[0112] 本実施の形態 6の場合のウェハ 1Wから切り出されたチップ 1Cの全体平面図は図 49とほぼ同じである。本実施の形態 6の場合も、チップ 1Cの外周にテスト用のパッド lLBtゃァライメントターゲット Am等のような金属パターンが残されて!/ヽな 、ので、 T EG情報の漏洩を防止することができる。
[0113] その後の糸且立工程 202C (202C1〜202C4, 203A)については前記実施の形態 1の組み立工程 102C (102C1〜102C4, 103A)と同じなので説明を省略する。
[0114] (実施の形態 7)
前記実施の形態 6では、 TEG情報の漏洩を防止できるが、前記実施の形態 3で説 明した切断線が蛇行してしまう問題がある。本実施の形態 7では、その問題を回避す るための手段を説明するものである。
[0115] まず、前記実施の形態 5, 6と同様に、前工程 200〜WSSの剥離工程 203B3を経 た後、 TEG加工工程 202B4に移行する。この TEG加工工程 202B4では、 TEGに レーザ光を照射する。図 61は TEG加工工程 202B4中におけるウェハ 1Wの要部断 面図を示している。また、図 63は TEG加工工程 202B4中におけるウエノ、 1Wの要部 拡大断面図を示している。ここでは、前記実施の形態 6と同様に、レーザ光 LB3をゥ エノ、 1Wの主面側からテスト用のパッド lLBtゃァライメントターゲット Am等のような金 属パターンに照射することにより、その切断領域 CRのテスト用のパッド lLBtゃァライ メントターゲット Am等のような金属パターンの上面に金属パターンの一部に溝 30を 形成する。溝 30はレーザ光 LB3の熱により溶融することで形成される力 溶融した部 分が層間絶縁膜 1L1 (配線層 1L)の界面まで進展する。この結果、溝 30から改質領 域 PRに向かって亀裂 CRKが形成される。溝 30の平面位置は、切断領域 CRの幅方 向（短方向）の中央に位置するように、すなわち、上記改質領域 PRの平面位置 (すな わち、切断線 CL)に一致するように形成されている。ここで、本実施の形態 7の場合、 切断領域 CRの金属パターンの一部を除去するだけなので、このレーザ光加工処理 を施したからと 、つてチップ 1Cの外周にチッビング等の損傷が発生すこともな 、。こ れにより、薄い半導体チップの抗折強度を前記実施の形態 4, 5に比べて向上させる ことができる。
[0116] 続いて、分割工程 202B5では、前記実施の形態 1と同様にウェハ 1Wを折り曲げ 方式により分割 (切断)する。図 62は分割工程 202B5中のウェハ 1Wの要部拡大断 面図を示している。この場合、ウェハ 1Wは基板 1Sの改質領域 PR、亀裂 CRKおよ び配線層 1Lの溝 30を分割起点として分割 (切断)される。
[0117] 本実施の形態 7の場合、テスト用のパッド lLBtゃァライメントターゲット Am等のよう な金属パターンの切断部分 (溝 30形成部分）が切断されているので、上記ひげ状の 導体異物は発生しない。また、層間絶縁膜 ILiに溝 30が達していることにより、層間 絶縁膜として低誘電率膜を使用して 、たとしても、ウェハ 1W (特にウェハ 1 Wの主面 側の層間絶縁膜 ILi)を溝 30に沿って蛇行することなく綺麗に分割 (切断)することが できる。したがって、半導体装置の歩留まりおよび信頼性を向上させることができる。
[0118] 本実施の形態 7の場合のウェハ 1W力 切り出されたチップ 1Cは図 56および図 57 とほぼ同じである。本実施の形態 7の場合も、チップ 1Cの外周にテスト用のパッド 1L Btゃァライメントターゲット Am等のような金属パターンの一部が残されて!/、るが、切 断され、また溶融されており TEGの情報を取得することができな 、ようになって 、る。 したがって、 TEG情報の漏洩を防止することができる。また、本実施の形態 7では、 チップ 1Cの主面側の外周角が溝 30の形成により傾斜していることにより、チップ 1C の搬送時等においてチップ 1Cの外周角が欠けるのを低減できる。したがって、半導 体装置の歩留まりおよび信頼性を向上させることができる。また、異物発生を低減で きる。
[0119] その後の糸且立工程 202C (202C1〜202C4, 203A)については前記実施の形態 1の組み立工程 102C (102C1〜102C4, 103A)と同じなので説明を省略する。
[0120] (実施の形態 8)
前記実施の形態 4および 5では、ダイシングソー（ブレードダイシング方式）により TE Gを除去することで、 TEG情報の漏洩や、 TEGのひげ状の導体異物（ひげ不良）に より生じる実装不良を防止できるが、半導体装置の更なる薄型化の要求に伴い、例 えばウェハの厚さが 70 m厚以下と薄くなつた場合、図 66に示すように、チップクラ ックの問題が発生し易い。この原因は、 TEGの除去方法としてダイシングソー 26を用 いることと、ウェハ 1Wの薄型化に伴い、破砕層（改質領域 PR)から TEGまでの距離 (間隔)が近く（短く）なることと、ウェハ 1W (チップ 1C)の抗折強度が低下することに ある。ブレードダイシング方式は、高速回転するダイシングソー 26をウェハ 1Wに接 触させることでウェハ 1Wを切断 (破断)するため、ステルスダイシング方式に比べゥ ェハ 1Wに加わる切断応力（破断応力）は大きい。すなわち、実施の形態 4および 5で 説明したように、ウェハ 1Wに予めレーザ光を照射して破砕層（改質領域 PR)を形成 した後にダイシングソー 26を用いて TEGを除去すると、破砕層から TEGまでの距離 (間隔）は近ぐ更には、ウェハ 1Wの抗折強度が低下していることから、ダイシングソ 一 26の切断応力が破砕層まで進展し易ぐ亀裂 (クラック） CRKが発生してしまう。そ こで、本実施の形態 8では、その問題を回避するための手段を説明するものである。
[0121] まず、図 67に示すように、ダイシングソー 26を用いて、ウエノ、 1Wの主面の切断領 域に配置されたテスト用のパッド lLBtゃァライメントターゲット Amを除去する。これ により、ウェハ 1Wの主面に溝 27が形成される。
[0122] 次に、図 68に示すように、ウエノヽ 1Wの主面に BGテープ 35を貼り付ける。 BGテー プ 35のテープベース 35aは、例えば柔軟性を持つプラスチック材料からなり、その主 面には接着層 35bが形成されている。 BGテープ 35は、その接着層 35bによりウェハ 1Wの主面（チップ形成面）にしつ力りと貼り付けられている。
[0123] 続いて、ウェハ 1Wを反転させた後、図 69に示すように、ウェハ 1Wの裏面側から上 記研削研磨工具 (砥石） 8を用いて裏面研削工程、更には裏面研削工程によりゥェ ノ、 1Wの裏面に形成された微小な凹凸を除去するための研磨工程 (ストレスリリーフ） を行うことで、ウェハ 1Wを所望の厚さにする。
[0124] 次に、図 70に示すように、レーザ光 LB1をウェハ 1Wの裏面力も照射し、前記と同 様に、ウェハ 1Wの内部 (厚さ方向における中心付近）に改質領域 (光学的損傷部ま たは破砕層） PRを形成する。
[0125] 次に、図 71に示すように、ウェハ 1Wの裏面に治具 7のテープ 7aに貼り付け、反転 してからウエノ、 1Wの主面の BGテープ 35を剥がす（ウェハマウント工程）。続、て、 図 72に示すように、エキスパンド方式によりウェハ 1Wを分断することで、複数のチッ プ 1Cを取得する。
[0126] このように、本実施の形態 8によれば、テスト用のパッド lLBtゃァライメントターゲッ ト Amのそれぞれを、ウェハ 1Wを薄くする裏面研削工程および改質領域 PRの形成 工程の前に、予めダイシングソー 26により除去するため、例えばウェハ 1Wの厚さが 70 m以下と薄くなつたとしても、チップクラックの問題を抑制することが可能である。
[0127] ここで、破碎層（改質領域 PR)を形成した後にダイシングソー 26を用いて TEGを除 去すると、ダイシングソー 26の切断応力によりチップクラックの問題が発生するという ことにのみ着目した場合、ウェハ 1Wの主面側力もダイシングソー 26を用いて TEGを 除去した後に、同じくウェハ 1Wの主面側からレーザ光 LB1を照射してウェハ 1Wに 破砕層（改質領域 PR)を形成すると!ヽぅ手段も考えられる。
[0128] しかしながら、図 73に示すように、ダイシングソー 26により削られたウェハの表面（ すなわち、溝 27の底面）は、微細な凹凸が形成されているため、レーザ光 LB1を照 射すると乱反射が起こり、ウェハ 1Wの内部にレーザ光 LB1の焦点を合わせることが 困難となる。
[0129] また、ダイシングソー 26を用いて TEGを除去した後に、ウェハ 1Wを反転し、ウェハ 1Wの裏面側カゝらレーザ光を照射して破砕層（改質領域 PR)を形成した後、ウェハ 1 Wの厚さを薄くする裏面研削工程および研磨工程を行う手段も考えられる。
[0130] しカゝしながら、裏面研削工程および研磨工程の前に、予めウェハ 1Wに破砕層（改 質領域 PR)が形成されていると、裏面研削のための砥石の応力により、ウェハ 1Wの 裏面から破砕層（改質領域 PR)に向カゝつて亀裂 (クラック CRK)が発生する可能性が ある。以上のことから、本実施の形態 8のように、ダイシングソー 26により TEGを除去 した後、ウェハ 1Wを裏面研削工程および研磨工程により所望の厚さまで薄くし、ゥ ェハ 1Wの裏面側カゝらレーザ光 LB1を照射して破砕層（改質領域 PR)を形成する手 段がチップクラックの問題の対策に有効である。
[0131] (実施の形態 9)
ブレードダイシング方式により半導体ウェハを分割する場合は、使用するダイシン グソ一の幅よりも太い幅の切断領域が必要であった。これに対し、ステルスダイシング 方式の場合、半導体ウェハの内部に破砕層（改質領域 PR)を形成し、その破砕層を 起点として半導体ウェハを分割するため、ブレードダイシング方式に比べ切断領域 の幅は狭くすることが可能である。
[0132] しかしながら、切断領域 CRには、テスト用のパッド ILBtゃァライメントターゲット Am が配置されているため、少なくとも切断領域 CRの幅は、テスト用のパッド ILBtゃァラ ィメントターゲット Amの幅よりも太く設けておく必要がある。そのため、 1つのウェハか らのチップの取得数を向上することが困難である。そこで、本実施の形態 9では、 1つ のウェハからのチップの取得数を向上するための方法例を図 74、図 75および図 76 により説明する。図 74は本実施の形態 9のウェハ 1Wの平面図、図 75は図 74のゥェ ハ 1Wの主面の要部拡大平面図、図 76は図 75のウェハ 1Wの TEG除去時の要部 断面図である。
[0133] まず、図 74および図 75に示すように、ウエノ、 1Wの主面上において、 X方向および Y方向（X方向と交差する方向）に設けられた切断領域 CR(CR1, CR2)のうち、 X方 向に設けられた切断領域 (第 1の切断領域) CR1にのみテスト用のパッド ILBtゃァラ ィメントターゲット Amを配置する。すなわち、 Y方向に設けられた切断領域 (第 2の切 断領域） CR2にはテスト用のパッド ILBtゃァライメントターゲット Amを一切配置せず 、 X方向に設けられた切断領域 CR1にのみテスト用のパッド ILBtゃァライメントター ゲット Amを集約配置する。これにより、 Y方向に延在する切断領域 CR2の幅は、テス ト用のパッド ILBtゃァライメントターゲット Amの幅よりも狭くすることができる。そのた め、隣り合うチップ 1C (チップ領域）同士の間隔をより狭めることができるので、 1つの ウェハ 1Wからのチップ 1Cの取得数を向上することが可能である。ここで、 Y方向に 延在する切断領域 CR2の幅は、例えば 5 μ mである。
[0134] しかしながら、テスト用のパッド ILBtゃァライメントターゲット Amを X方向に延在す る切断領域 CR1に集約した場合、図 75に示すように、 X方向に延在する切断領域 C R1においてテスト用のパッド ILBtゃァライメントターゲット Amが複数列（本実施の形 態 9では 2列）に亘つて配置されることになる。そのため、実施の形態 4, 5および 8に 示すような、 TEGの幅とほぼ同じ幅のダイシングソーを用いた場合、 TEGを完全に 除去するためには、 1つの切断領域 CRに対して、ダイシングソーを 2回走らせる必要 がある。このため、 TEG除去処理に時間が力かる。 [0135] そこで、本実施の形態 9では、図 76に示すように、 TEGパターンの除去工程に際し て、 2つの TEGの幅の総和分とほぼ同じ幅のダイシングソー 26を用いることが好まし い。これにより、 TEGが切断領域 CR2内において複数列に亘つて配置されていたと しても、ダイシングソー 26は 1回走らせるだけで、その切断領域 CR2における TEGを 全て除去できる。ここで、ダイシングソー 26の幅は、 2つの TEGの幅の総和分とほぼ 同じと説明したが、少なくともダイシングソー 26を 1回走らせるだけで、その切断領域 CR2における全ての TEGが完全に除去されることが好ましいため、 2つの TEGの幅 の総和分以上であり、かつ切断領域 CR2の幅未満であることが好まし 、。
[0136] 本実施の形態 9の場合、 TEGパターンの除去のためのダイシングソー 26の移動方 向が一方向のみなので、 TEGパターンの除去処理時間を短縮できる。なお、本実施 の形態 9で説明した幅広のダイシングソー 26を複数枚同時に並列動作させることで T EGパターンの除去処理時間をさらに短縮することもできる。
[0137] (実施の形態 10)
半導体装置の小型化に伴い、チップのサイズもより小型化することが要求される。 小型化されたチップの分割方法として、ウェハの薄型化にも対応できるステルスダイ シング方式を用いた場合、 1つのウェハから個々のチップに分割するためには、レー ザ光をウェハに照射した後にエキスパンド工程を行うことで実現できる。
[0138] し力しながら、例えば、 1辺の幅 (長さ）が 3mm以下というチップを形成する場合、実 施の形態 8の図 72に示したように、ダイシングテープ全体を 1回のエキスパンド工程 により中心力も外周に向力つて引き伸ばそうとすると、複数のチップ 1C (チップ領域） のうち、隣り合うチップ領域同士が完全に分割されない、いわゆる、分割不良の問題 が発生し易い。これは、 1つのチップのサイズが小さくなると、ダイシングテープが引き 伸ばされても、複数のチップ領域のそれぞれに対して張力が伝わり難くなり、複数の チップが繋がった状態となってしまう。そこで、本実施の形態 10は、その問題を回避 するための手段を説明するものである。
[0139] 1つのウェハ 1Wには複数の切断領域 CRが X方向および Y方向に向かって延在す るように設けられている力 本実施の形態 10では、 1回のエキスパンド工程によりこの 複数の切断領域 CRの全てを同時に分割するのではなぐ 1回のエキスパンド工程に より複数の切断領域 CRのうちの 1つを分割するものである。
[0140] これを図 77のウェハ 1Wの平面図を用いて説明する。すなわち、図 72に示すように 、 1回目のエキスパンド工程では、まず aの切断領域 (第 1の切断領域) CRを分割す る。そして、 aの切断領域を分割した後に、 2回目のエキスパンド工程により bの切断 領域 (第 2の切断領域) CRを分割する。そして、 c d, e, fの切断領域 CRの順に、全 ての切断領域 CRが分割されるまでエキスパンド工程を繰り返す。これにより、たとえ チップ 1Cの 1辺の幅 (長さ）が小さくなつたとしても、本実施の形態 10の手段を用い れば、 1つの切断領域 CR (1ラインの切断領域 CR)毎に対してダイシングテープの張 力を確実に伝えることができる。そのため、分割不良の問題を抑制することが可能で ある。ここで、ウェハ 1Wには X方向および Y方向に向かって延在するように複数の切 断領域 CRが設けられて 、るため、 X方向に向力つて延在するように設けられた複数 の切断領域 CRを全て分割してから、 Y方向に向かって延在するように設けられた複 数の切断領域 CRを順番に分割することが分割機構を簡略ィ匕できるので好ましい。
[0141] 次に、本実施の形態 10の分割方法を図 78および図 79を用いてより具体的に説明 する。
[0142] 図 78の（a)は図 77で説明したウェハ 1Wの分割工程の具体的な様子を示したゥェ ハ 1Wの全体平面図、（b)は（a)の X17— X17線の断面図である。また、図 79の（a) および (b)は分割工程時のウェハ 1Wの要部拡大断面図である。
[0143] 図 78に示すように、ダイシング用の治具 7のテープ 7aに貼り付けられたウェハ 1W は、ステルスダイシング装置のステージ上に載置されている。このステージには、図 7 8 (a)の Y方向に沿ってウェハ 1Wの端力 端まで延びる平面帯状の 2つの引っ張り バー 40が互いに隣接した状態で平行に設置されている。各引っ張りバー 40の幅は 、ウェハ 1Wのチップ 1Cの図 78 (a)の X方向の幅程度である。また、各引っ張りバー 40には、図 79に示すように、真空吸引孔 41が設けられている。これにより、引っ張り バー 40をダイシング用の治具 7のテープ 7aを介してウェハ 1Wにしつ力りと張り付け ることが可能になっているとともに、ウェハ 1Wを固定することが可能になっている。
[0144] まず、 1つの切断領域 CR(1ラインの切断領域 CR)だけを狙って分割するためには 、図 78および図 79に示すように、ウエノ、 1Wの 1ラインの切断領域 CRが 2つの引つ 張りバー 40の隣接間（切断溝）と平面的に重なるように、ウェハ 1Wを位置決めした 後、 2つの引っ張りバー 40をウェハ 1Wに真空吸引により張り付ける。すなわち、 2つ の引っ張りバー 40を、分割領域（1ライン分の切断領域 CR)を境としてその両側に配 置し固定する。
[0145] 続いて、ウェハ 1Wを 2つの引っ張りバー 40で真空吸引した状態で、 2つの引っ張り バー 40を、図 78および図 79の矢印 PA, PB (ウェハ 1Wの主面に沿う方向）に示す ように、互いに離れる方向に移動する。すなわち、 2つの引っ張りバー 40を、その隣 接間から外側に向かって引き離す方向に移動する。これにより、図 79 (b)に示すよう に、引っ張りバー 40に固定されたウェハ 1Wが切断領域 (の改質領域 PR)を起点とし て分割される。
[0146] 1つの切断領域 CR (1ライン分の切断領域 CR)の分割が終了したら、次に分割した い切断領域 CR力 2つの引っ張りバー 40の隣接間と平面的に重なるように、ウェハ 1Wを移動する。その後、上記と同様にしてウェハ 1Wを分割する。以上の動作を、複 数ラインの切断領域 CRのうち全てが分割されるまで繰り返すことで、分割不良が発 生することなぐ複数のチップ 1Cを取得することが可能となる。
[0147] ここで、本実施の形態 10では、引っ張りバー 40が 2つで 1組とされる場合について 説明したが、これに限定されるものではなぐウェハ 1Wの複数ラインの切断領域 CR に対応する数だけ引っ張りバー 40を配置しても良い。これにより、 1回のエキスパンド 工程が終わる度に、ウェハ 1Wをずらす工程が不要となる。図 80 (a)〜（c)は、その 一例を示している。 CL1は、第 1の分割箇所、 CL2は第 2の分割箇所、 CL3は第 3の 分割箇所を示している。分割箇所 CL1, CL2, CL3を境にして、その両側の引っ張り バー 40を互いに離れる方向（矢印 PA, PBの方向）に移動することでウェハ 1Wを上 記と同様に分割する。
[0148] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
[0149] 例えば前記実施の形態 1においては、テスト用のパッド lLBtの平面形状を正方形 としたが、これに限定されるものではなく種々変更可能であり、例えばテスト用のパッ ド lLBtの平面形状を、長方形 (切断領域 CRの延在方向（長手方向）の長さが切断 領域 CRの幅方向の長さよりも長い）にしても良い。これにより、切断領域 CRの幅をあ まり大きくしないでパッド lLBtの面積を大きく確保できる。すなわち、チップ 1Cの面 積増大を抑えつつ、テスト用のパッド lLBtに対するプローブ針の当て易さも確保す ることがでさる。
[0150] また、前記実施の形態 3では、ウェハ 1Wの主面の切断領域 CRの金属パターンに 孔 21を形成するのにレーザ光 LB2をウェハ 1Wの裏面から照射するようにしたが、図 40のフロー図で説明したようにウェハマウント工程を行う場合は、レーザ光 LB2をゥ エノ、 1Wの主面から照射することもできる。この場合、図 40の TEGカロ工工程 202B4 に代えてレーザ光 LB2の照射工程を行えば良い。すなわち、レーザ光 LB2を、ゥェ ハ 1Wの主面側からウェハ 1Wの主面の切断領域 CRのテスト用のパッド lLBt、ァラ ィメントターゲット Amおよび金属パターン 20に照射することにより、テスト用のパッド 1 LBt、ァライメントターゲット Amおよび金属パターン 20に孔 21を形成する。この場合 、孔 21に代えてテスト用のパッド lLBt、ァライメントターゲット Amおよび金属パター ン 20に溝を形成しても良 、。この溝の平面形状は直線状でも良 ヽし破線状でも良!ヽ 。これ以外の工程は前記実施の形態 1〜 7で説明したのと同じである。
[0151] 以上の説明では主として本発明者によってなされた発明をその背景となった利用 分野である半導体装置の製造方法に適用した場合について説明したが、それに限 定されるものではなく種々適用可能であり、例えばマイクロマシンの製造方法にも適 用できる。
産業上の利用可能性
[0152] 本発明は、ステルスダイシングによりウェハを分割する工程を有する製品の製造業 に適用できる。

Claims

請求の範囲
[1] (a)厚さ方向に沿って互いに反対側になる主面および裏面を有する半導体ウェハ を用意する工程と、
(b)前記半導体ウェハの主面に素子を形成する工程と、
(c)前記半導体ウェハの主面上に配線層を形成する工程と、
(d)前記半導体ウェハを薄型化する工程と、
(e)前記半導体ウェハのチップ分離領域に沿って前記半導体ウェハの内部に集光 点を合わせてレーザを照射することにより、後の半導体ウェハ切断工程において前 記半導体ウェハの分割起点となる改質領域を形成する工程と、
(f)前記半導体ウェハを折り曲げることにより前記改質領域を起点として前記半導 体ウェハを切断して半導体チップに分割する工程とを有し、
前記 ）工程においては、前記レーザを、前記チップ分離領域の検査用のパッドの 脇に照射することを特徴とする半導体装置の製造方法。
[2] 請求項 1記載の半導体装置の製造方法において、前記検査用のパッドを前記チッ プ分離領域の片側に寄せて配置することを特徴とする半導体装置の製造方法。
[3] 請求項 1記載の半導体装置の製造方法において、前記配線層は低誘電率膜を有 することを特徴とする半導体装置の製造方法。
[4] 配線基板と、その配線基板上に実装された半導体チップとを備え、前記半導体チッ プは、その外周に検査用のパッドが配置された領域を有することを特徴とする半導体 装置。
[5] 請求項 4記載の半導体装置にお ヽて、前記半導体チップを複数積層した構成を有 することを特徴とする半導体装置。
[6] 請求項 4記載の半導体装置の製造方法において、前記半導体チップの主面の配 線層は低誘電率膜を有することを特徴とする半導体装置。
[7] (a)厚さ方向に沿って互いに反対側になる主面および裏面を有する半導体ウェハ を用意する工程と、
(b)前記半導体ウェハの主面に素子を形成する工程と、
(c)前記半導体ウェハの主面上に配線層を形成する工程と、 (d)前記半導体ウェハを薄型化する工程と、
(e)前記半導体ウェハのチップ分離領域に沿って前記半導体ウェハの内部に集光 点を合わせてレーザを照射することにより、後の半導体ウェハ切断工程において前 記半導体ウェハの分割起点となる改質領域を形成する工程と、
(f)前記半導体ウェハを折り曲げることにより前記改質領域を起点として前記半導 体ウェハを切断して半導体チップに分割する工程とを有し、
前記 (f)工程の前に、前記チップ分離領域に配置された検査用のパッドに、前記 (f )工程において前記検査用のパッドの分割起点となる溝または孔を形成する工程を 有することを特徴とする半導体装置の製造方法。
[8] 請求項 7記載の半導体装置の製造方法において、前記検査用のパッドの隣接間に 金属パターンを形成し、前記検査用のパッドに前記溝または孔を形成する工程にお Vヽて、前記金属パターンにも溝または孔を形成する工程を有することを特徴とする半 導体装置の製造方法。
[9] 請求項 8記載の半導体装置の製造方法にお 、て、前記配線層は低誘電率膜を有 することを特徴とする半導体装置の製造方法。
[10] 請求項 8記載の半導体装置の製造方法において、前記金属パターンの切断線に 交差する方向の長さは、前記検査用のパッドの前記切断線に交差する方向の長さよ りも短!、ことを特徴とする半導体装置の製造方法。
[11] 請求項 8記載の半導体装置の製造方法において、前記溝または孔をレーザにより 形成することを特徴とする半導体装置の製造方法。
[12] (a)厚さ方向に沿って互いに反対側になる主面および裏面を有する半導体ウェハ を用意する工程と、
(b)前記半導体ウェハの主面に素子を形成する工程と、
(c)前記半導体ウェハの主面上に配線層を形成する工程と、
(d)前記半導体ウェハを薄型化する工程と、
(e)前記半導体ウェハのチップ分離領域に沿って前記半導体ウェハの内部に集光 点を合わせて第 1レーザを照射することにより、後の半導体ウェハ切断工程において 前記半導体ウェハの分割起点となる改質領域を形成する工程と、 (f)前記半導体ウェハのチップ分離領域に配置された検査用のパッドを除去する 工程と、
(g)前記半導体ウェハを前記改質領域を起点として切断して半導体チップに分割 する工程とを特徴とする半導体装置の製造方法。
[13] 請求項 12記載の半導体装置の製造方法の前記 (g)工程において、前記半導体ゥ ェハを折り曲げることにより前記半導体ウェハを前記改質領域を起点として切断して 半導体チップに分割することを特徴とする半導体装置の製造方法。
[14] 請求項 12記載の半導体装置の製造方法の前記 (f)工程において、前記検査用の ノ^ドをブレードダイシング方式により除去することを特徴とする半導体装置の製造 方法。
[15] 請求項 14記載の半導体装置の製造方法において、前記ブレードダイシング方式 により前記チップ分割領域の前記配線層の上面に溝を形成することを特徴とする半 導体装置の製造方法。
[16] 請求項 12記載の半導体装置の製造方法の前記 (f)工程において、前記検査用の ノッドに前記 (e)工程時の第 1レーザよりも短波長の第 2レーザを照射することにより、 前記検査用のパッドを溶融し除去することを特徴とする半導体装置の製造方法。
[17] 請求項 16記載の半導体装置の製造方法において、
前記 (f)工程においては、前記第 2レーザの照射により前記チップ分離領域の前記 配線層の上面に溝または孔を形成し、
前記 (g)工程においては、前記半導体ウェハを折り曲げることにより、前記半導体ゥ ェハを前記改質領域および前記溝または孔を起点として切断することを特徴とする 半導体装置の製造方法。
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