WO2007049788A1

WO2007049788A1 - Dc-dcコンバータ

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Publication number: WO2007049788A1
Application number: PCT/JP2006/321682
Authority: WO
Inventors: Mitsuhiro Watanabe
Original assignee: Hitachi Metals Ltd
Current assignee: Proterial Ltd
Priority date: 2005-10-28
Filing date: 2006-10-30
Publication date: 2007-05-03
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Abstract

　複数の導体線路を接続してなる積層コイルを備えた軟磁性多層基板に、スイッチング素子及び制御回路を含む半導体集積回路部品を実装し、半導体集積回路部品は、入力端子と、出力端子と、スイッチング素子のON/OFFを制御するための第一制御端子と、出力電圧を可変制御するための第二制御端子と、複数のグランド端子とを備え、軟磁性多層基板は、第一主面に形成された第一外部端子と、第一主面及び／又はその近傍の内層に形成された第一接続配線と、多層基板の側面と積層コイルの外周との間に形成された第二接続配線と、第二主面に形成された第二外部端子とを備え、半導体集積回路部品の端子は多層基板の第一外部端子と接続し、第一外部端子の少なくとも一部は第一接続配線及び第二接続配線を介して第二外部端子と電気的に接続し、入力端子又は出力端子は積層コイルを介して第二外部端子と接続しているDC-DCコンバータ。

Description

DC- DCコンバータ

技術分野

[0001] 本発明は漏洩磁束及び寄生インダクタンスが低減され、放熱性に優れた小型の DC -DCコンバータに関する。

背景技術

[0002] 携帯電話、携帯情報端末 PDA、ノート型コンピュータ、携帯型音楽 Zビデオプレイヤー、デジタルカメラ、ビデオカメラ等の各種の携帯型電子機器の多くは、電源電圧を動作電圧に変換する装置として DC-DCコンバータを備えてヽる。 DC-DCコンパ一タの回路の一例として、図 26は、入力コンデンサ Cin、出力コンデンサ Cout、出力インダクタ Lout、及び制御回路 CC等を含む半導体集積回路 ICにより構成された降圧型 DC- DCコンバータの回路を示す。降圧型 DC- DCコンバータでは、半導体集積回路 I C内のスイッチング素子 (例えば電界効果トランジスタ）を制御信号に基づ!、てスイツチングし、直流入力電圧 Vinを出力電圧 Vout[=Ton/ (Ton+Toff) XVin (Tonはスィツチング素子をオンしている時間であり、 Toffはオフしている時間である。；) ]に降圧する。入力電圧 Vinが変動しても Tonと Toffの比率を調整し、一定の出力電圧 Voutを安定的に出力する。

[0003] 図 27は、半導体集積回路 IC内のスイッチング素子の回路の一例を示す。 MOSトランジスタ SW1, SW2を交互に ON/OFFするスイッチング動作を制御する制御回路 CC 力シリコン半導体基板に形成されている。制御回路 CC自体は公知であるので、その説明は省略する。入力コンデンサ Cinは、入力電圧 Vinの過渡時の安定化や電圧スパイク防止のために設けられている力省略可能である。直流電圧 Voutを出力するためのフィルタ回路（平滑回路）は、電流エネルギーの蓄積と放出を行なう出力インダクタ Loutと、電圧エネルギーの蓄積と放出を行なう出力コンデンサ Coutの組み合わせにより構成される。

[0004] DC-DCコンバータの小型化等のためにスイッチング周波数は益々高くなり、現在では 1 MHzの周波数でスイッチングされる DC- DCコンバータが用いられている。また CP u等の半導体装置に対しては、高速化及び高機能化とともに動作電圧の低下及び高電流化が進み、 DC-DCコンバータの出力も低電圧化及び高電流化が要求されている。しかし動作電圧が低下すると、半導体装置は DC-DCコンバータの出力電圧の変動（リップル)の影響を受けやすくなる。これを防ぐために、スイッチング周波数を更に 2〜10 MHz程度に高めた DC- DCコンバータも提案されて!、る。

[0005] 図 28は昇圧型 DC- DCコンバータの回路構成例を示す。この DC- DCコンバータは、入力インダクタ Lin、出力コンデンサ Cout、及び制御回路 CCを含む半導体集積回路 I Cにより構成される。スイッチング素子をオン、オフしている時間を調整することにより、入力電圧 Vinより高い出力電圧 Voutを得る。

[0006] DC- DCコンバータの他の例として、図 29は、入力コンデンサ Cin、出力コンデンサ C out,出力インダクタ Loutl、 Lout2、及び制御回路 CCを含む半導体集積回路 ICにより構成されたマルチフェイズ型の降圧型 DC- DCコンバータを示す。マルチフェイズ型 D C-DCコンバータは複数のスイッチング回路を有し、スイッチング周期が重ならないようにスイッチング回路を異なる位相で多相動作させ、各スイッチング回路の出力電流を平滑回路で合成する。これにより各経路を低電流化するとともに、リップルを抑制する。

[0007] このような回路構成では、見掛けの動作周波数がスイッチング周波数の n倍であるため、スイッチング周波数を 1/nとすることができる。そのため、高周波特性に優れた出力インダクタ Loutl、 Lout2を用いる必要がなぐ Q値の高いインダクタを利用できる等、部品の選択の幅が広い。マルチフェイズ型 DC-DCコンバータは、 2フェイズ型では 180° の位相差で動作し、 3フェイズ型では 120° の位相差で動作する。フェイズ数 mの増加に伴いインダクタの数も増加する力必要なインダクタンスは 1/mとなるため、小型のインダクタや Q値の高いインダクタを利用でき、 DC- DCコンバータが著しく大型になることはない。

[0008] このような DC- DCコンバータは、スイッチング素子及び制御回路 CCを含む半導体集積回路 IC (能動素子)や、インダクタ又はコンデンサ等の受動素子を、接続線路が形成されたプリント回路基板等の回路基板上にディスクリート回路として構成するのが一般的である。受動素子のうち少なくとも数/ z H程度のインダクタンスが必要なインダクタは大型で、回路基板の大きな面積を占有し、小型化が容易でない。さらに能動素子と受動素子を接続するパターンが回路基板に必要なため、ディスクリート回路として構成する DC-DCコンバータの小型化には限界がある。

[0009] 小型化のため、半導体集積回路やインダクタを複合一体化することが提案されている。例えば特開 2004-063676号は、接続端子 (スタッド端子) STを有するプリント回路基板 PBと、接続端子 STに接続したチップインダクタ CIと、プリント回路基板 PBに実装された半導体集積回路 ICとを有し、チップインダクタ CIと半導体集積回路 ICとが上下に重ねて配置されて、る DC-DCコンバータを開示して、る（図 30参照）。また特開 20 05-124271号は、平滑用インダクタ SIが内蔵されたガラスエポキシ多層基板 MSの上面に半導体集積回路 IC及び平滑用コンデンサ SCを配置し、平滑用インダクタ SI、平滑用コンデンサ SC及び半導体集積回路 ICを多層基板 MS上の配線で接続した DC- DCコンバータを開示して、る（図 31参照）。

[0010] 特開 2004-063676号及び特開 2005-124271号の DC-DCコンバータでは、能動素子及び受動素子を接続するための配線パターンが不要であるので、実装面積が小さくて済むが、下記の問題がある。

[0011] 第一の問題は、数/ z H程度のインダクタンスが必要なチップインダクタ CIを半導体集積回路 ICのように小型化できな!/、ことである。特開 2004-063676号の DC-DCコンバータは、プリント回路基板 PBを大型のチップインダクタ CIより一回り大きくせざるを得ないので、小型化できず、またプリント回路基板 PB及びスタッド端子 STの分だけ厚くなる。特開 2005-124271号の DC- DCコンバータでは、ガラスエポキシ多層基板 MS の横方向に磁束が生じるように構成されたインダクタ SIは、磁路断面積が小さいため、所望のインダクタンスを得るためには積層コイル卷数を増加せざるを得ず、小型化が困難である。また積層コイル卷数の増加に応じて直流抵抗が大きくなり、出力電圧 Voutが低下するので、 DC- DCコンバータの変換効率が低下するという問題もある。

[0012] 第二の問題はインダクタの漏洩磁束である。特開 2004-063676号及び特開 2005-12 4271号の DC-DCコンバータでは、半導体集積回路とインダクタが近接して配置されているので、インダクタの漏洩磁束を十分に低減しなければならない。図 32は、積層インダクタ（電気絶縁層（ダミー絶縁層）とコイルパターンが交互に積層され、コイルパターンの端部が順次接続されて積層コイルが形成され、最も外側の端部が外部電極に接続されている。）から発生する磁束を示す。積層コイルで発生した磁束はダミー絶縁層を通過するが、ダミー絶縁層が非磁性であったり十分に厚くな力つたりすると、磁束が一部漏れることがある。漏洩磁束は、半導体集積回路等の周囲の電子部品に対してノイズとして作用する。また特開 2005-124271号のように多層基板に能動素子及び受動素子を接続するパターンを有する場合、漏洩磁束は接続パターンにも電流を誘起し、ノイズを生じさせる。

[0013] 漏洩磁束を防止するにはダミー絶縁層を厚くする。また側面への磁束の漏洩を防止するには、積層コイル径を小さくしたり、ダミー絶縁層を厚くしたり、積層コイル外周の領域を大きくしたりする必要がある。しかし、積層コイル径を小さくするとその分コィルパターンの層数が多くなるので、積層インダクが厚くなり、工数も増加し、さらに直流抵抗が増大する。ダミー絶縁層を厚くすると積層インダクが厚くなる。また積層コィル外周の領域を大きくすると、多層基板が大型化する。

[0014] 第三の問題は寄生インダクタンスである。回路素子の接続線路自体も寄生インダクタンスを有する。例えば図 27に示す降圧型 DC- DCコンバータにおいて、トランジスタスィッチ SW1のソース側に寄生インダクタンスが直列に接続されると、トランジスタスィツチ SW1が OFFの時、寄生インダクタンスを有する接続線路に逆起電力が生じ、トランジスタスイッチ SW1のソース端子の電圧が上昇する。このため、ターンオン損失が大きくなり、変換効率が低下する。

特開 2004-063676号及び特開 2005-124271号のようにプリント回路基板に線路パターンを形成する場合には、変換効率を低下させる程のインダクタは形成されなヽが、磁性体を用いた多層基板 10に線路パターンを設ける場合、大きな寄生インダクタンスが生じることがある。

[0015] 第四の問題は半導体集積回路に生じる熱である。放熱が十分でないと、トランジスタスイッチが熱暴走するおそれがある。またインダクタを構成する絶縁層に磁性体を用いる場合、インダクタンスが変動し、変換効率が低下する。

発明の開示

発明が解決しょうとする課題 [0016] 従って本発明の目的は、漏洩磁束及び寄生インダクタンスが低減され、放熱性に優れた小型の DC-DCコンバータを提供することである。

課題を解決するための手段

[0017] 本発明の DC- DCコンバータは、複数の導体線路を接続してなる積層コイルを備えた軟磁性多層基板に、スイッチング素子及び制御回路 CCを含む半導体集積回路部品が実装され、前記半導体集積回路部品は、入力端子と、出力端子と、前記スイツチング素子を ON/OFF制御するための第一制御端子と、出力電圧を可変制御するための第二制御端子と、複数のグランド端子とを備え、前記多層基板は、第一主面に形成された第一外部端子と、第一主面及び Z又はその近傍の内層に形成された第一接続配線と、前記多層基板の側面と前記積層コイルの外周との間に形成された第二接続配線と、第二主面に形成された第二外部端子とを備え、前記半導体集積回路部品の端子は前記多層基板の第一外部端子と接続し、前記第一外部端子の少なくとも一部は前記第一接続配線及び前記第二接続配線を介して前記第二外部端子と電気的に接続し、前記入力端子又は前記出力端子は前記積層コイルを介して第二外部端子と接続してヽることを特徴とする。

[0018] 多層基板の外表面にオーバーコートガラスを形成するのが好ましぐまた内部に絶縁層を形成するのが好まし、。

[0019] 前記半導体集積回路部品が複数の出力端子を有し、出力端子に異なる積層コィルの一方の端部が接続し、前記積層コイルの他端が共通の第二外部端子に接続したマルチフェイズ型 DC-DCコンバータとしても良ヽ。複数の積層コイルの磁気的な結合を低減するために、複数の積層コイルが多層基板の水平方向に並び、隣り合うコィルの卷回方向が異なるのが好ましい。

[0020] 前記半導体集積回路部品は負帰還端子を備え、前記出力端子に接続された積層コイルの他方の端部と接続しても良ヽ。負帰還端子と積層コイルの他方の端部とを抵抗を介して接続しても良い。前記抵抗は、チップ抵抗でも、多層基板に形成した印刷抵抗でも良い。

[0021] 多層基板の第一主面に形成された第一外部端子に、電圧スパイク防止や直流電圧を出力するためのフィルタ回路 (平滑回路）として用いるキャパシタンス素子が実装され、前記半導体集積回路部品の入力端子及び z又は出力端子がアースに接続されているのが好ましい。キャパシタンス素子を多層基板に実装することにより、回路基板を占有する DC-DCコンバータ回路の面積を低減できる。またキャパシタンス素子の実装により、第一及び第二の接続配線等による寄生インダクタンスの影響を低減できる。

[0022] 多層基板は、半導体集積回路部品の複数のグランド端子を接続する共通の第一接続配線を備え、前記共通の第一接続配線は複数の第二接続配線を介して第二外部端子と接続するのが好ましい。このような構成により、半導体集積回路部品とグランドとの間の寄生インダクタンスが低減されるとともに、半導体集積回路部品から発生した熱を効率的に逃がすことができる。

[0023] 第二接続配線は、多層基板の側面に形成された帯状導体により形成するのが好ましい。このような構成により、多層基板内に第二接続配線を設ける場合より寄生インダクタンスが少なくなる。多層基板の第一主面から第二主面に亘つてキャスタレーシヨン (窪み)を形成し、その底部に帯状導体やサイドビアホールで第二接続配線を形成しても良い。これにより、寄生インダクタンスの低減及び他の実装部品の多層基板の側面近くへの配置が可能となり、回路基板における部品の実装密度が高まる。

[0024] 第二接続配線は、厚さ方向に重なる複数のビアホールを接続することにより形成できる。ビアホールを多層基板内に形成すると寄生インダクタンスが大きくなるが、回路基板における部品の実装密度は高まる。寄生インダクタンスを低減するため、ビアホールの少なくとも一部を多層基板の側面に露出させても良い。

[0025] 第二接続配線を、一部だけ前記多層基板の側面に露出するように、多層基板内に形成しても良い。例えば降圧型 DC-DCコンバータにおいて、入力端子と半導体集積回路部品との間の第二接続配線、半導体集積回路部品の負帰還端子と接続する第二接続配線等を側面に露出させて低インダクタンスとし、寄生インダクタンスが直列に接続しても特性上問題を生じな、第二接続配線の部分を多層基板内に形成すると、寄生インダクタンスによる特性劣化が防止され、部品の実装密度が高まる。

[0026] 多層絶縁基板は 4つの側面を有する方形状で、全ての側面に、アース接続される第二外部端子を備えるのが望ましい。このような構成により、多層基板の側面からの磁束の漏洩を防ぐことができる。

[0027] 第一接続配線の幅は第二接続配線に向力つて広がっても良い。このような構成により、半導体集積回路部品から発生した熱は第一接続配線を経て放出されるとともに、第一接続配線と接続する第二外部端子を経て回路基板に放出される。

[0028] 多層基板は、積層コイルの少なくとも内側領域に、磁束の通過を阻害し、積層コィルの直流重畳特性を向上させる磁気ギャップを備えるのが好ましい。

[0029] 多層基板は積層コイル形成部と、その上下に位置する上絶縁層部及び下絶縁層部とを備えるのが好ましい。上下の絶縁層部には、積層コイル用の導体線路が形成されていない。少なくとも上絶縁層部又は下絶縁層部内で、積層コイル内側領域に磁気ギャップを設けることにより、磁束の外部への通過を阻害し、漏洩磁束を低減できる。磁気ギャップは空隙で良ぐまた非磁性体、誘電体、又は多層基板を形成する磁性材より低ヽ透磁率を有する磁性体により形成しても良ヽ。

[0030] 本発明の好まヽ他の実施態様によれば、漏洩磁束を低減するために、上絶縁層部に導体パターンで形成した磁気シールドを備える。前記磁気シールドは、多層基板の表面、又は上絶縁層部又は下絶縁層部内で積層コイルの内側領域に形成するのが好ましい。本発明のさらに好ましい他の実施態様によれば、多層基板の少なくとも第一主面で、積層コイルの内側領域内に凹部を設ける。

[0031] 半導体集積回路部品は積層コイルの内側領域に実装するのが好ましい。半導体集積回路部品はベアチップ及びパッケージのいずれでも良い。半導体集積回路部品と多層基板との接続はワイヤボンディング又はフリップチップ実装により行なうのが好ましい。

[0032] 多層基板の少なくとも第一主面に、オーバーコートガラス、誘電体、又は低透磁率の磁性体カゝらなる絶縁体層を備えるのが好ましい。絶縁層の上又は間に第一接続配線を形成しても良い。

[0033] 多層基板の第一主面を、榭脂層、又はアースされる第一接続配線と接続される金属ケースにより覆うのが好ましい。このような構成により、マウンタによる部品のハンドリングが容易となり、実装部品を保護できるだけでなぐ外部ノイズの影響を低減できる発明の効果

[0034] 半導体集積回路 ICやインダクタを複合一体ィ匕した本発明の DC-DCコンバータは、小型でありながら、多層基板からの漏洩磁束の低減、寄生インダクタンスの低減、半導体集積回路 ICの放熱性等に優れてヽる。

図面の簡単な説明

[0035] [図 1]本発明の一実施態様による DC- DCコンバータを示す斜視図である。

[図 2]本発明の一実施態様による DC-DCコンバータに用いる多層絶縁基板を示す斜視図である。

[図 3]本発明の一実施態様による DC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。

[図 4]本発明の一実施態様による DC-DCコンバータに用いる多層絶縁基板に形成された積層コイルにより生じる磁束の流れを示す断面図である。

[図 5]本発明の一実施態様による DC-DCコンバータに用いる多層絶縁基板を示す分解斜視図である。

[図 6]本発明の他の実施態様による DC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。

[図 7]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。

[図 8]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。

[図 9]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。

[図 10]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。

[図 11]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板の内部構造を示す断面図である。

[図 12]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板を示す斜視図である。 [図 13]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板を示す斜視図である。

[図 14]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板の部分分解斜視図である。

[図 15]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板に形成された積層コイルにより生じる磁束の流れを示す断面図である。

[図 16]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板を示す斜視図である。

圆 17]図 16の多層絶縁基板の一部を示す拡大斜視図である。

[図 18]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板を示す部分分解斜視図である。

[図 19]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板に形成された積層コイルにより生じる磁束の流れを示す断面図である。

[図 20]本発明のさらに他の実施態様による DC-DCコンバータを示す斜視図である。

[図 21]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板を示す斜視図である。

[図 22]本発明のさらに他の実施態様による DC-DCコンバータを示す斜視図である。

[図 23]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板を示す部分分解斜視図である。

[図 24]本発明のさらに他の実施態様による DC-DCコンバータを示す図である。

[図 25]本発明のさらに他の実施態様による DC-DCコンバータに用いる多層絶縁基板を示す斜視図である。

[図 26]DC- DCコンバータの回路の一例を示す図である。

[図 27]DC- DCコンバータの回路の他の例を示す図である。

[図 28]DC- DCコンバータの回路のさらに他の例を示す図である。

[図 29]DC- DCコンバータの回路のさらに他の例を示す図である。

[図 30]従来の他の DC- DCコンバータを示す斜視図である。

[図 31]従来の DC- DCコンバータを示す斜視図である。 [図 32]多層基板内に設けられた積層インダクタの漏洩磁束を示す断面図である。発明を実施するための最良の形態

[0036] 図 1は本発明の一実施態様による DC- DCコンバータを示し、図 2は DC- DCコンパータに用いる多層基板を示し、図 3は多層基板の内部構造を示し、図 4は多層基板に形成された積層コイルにより生じる磁束の流れを示し、図 5は多層基板の層構成を示す。この DC- DCコンバータは、図 26に示す降圧型 DC- DCコンバータと同じ等価回路を有する。

[0037] 多層基板 10はコイルパターンを有する磁性絶縁層を積層してなり、対向する第一主面及び第二主面とそれらを連結する側面とを有する。第一主面には、半導体集積回路部品 ICを実装するための第一外部端子 50a〜50hと、キャパシタンス素子を実装するための第一外部端子 65a〜65dと、第一接続配線 60a〜60g、 70a, 70bとが形成されている。第二主面には、プリント回路基板との接続のための第二外部端子 90 (Vcon , Ven, Vdd, Vin, Vout, GND)が形成されている。本実施態様では、第二外部端子 9 0は LGA(Land Grid Array)タイプの端子構造を有する。

[0038] また第一主面に実装された半導体集積回路部品 ICやキャパシタンス素子を覆うように、第一接続配線 70a, 70bと接続する金属ケース（図示せず)を配置してもよい。金属ケースは、例えばステンレス等の鋼材力なる薄板を天井部と対向する壁部を有するようにキャップ状に形成したもので、実装安定性を阻害しな、程度に壁部の一部を開口させても良い。金属ケースの表面には、 Niめっきや Snめっき等の導電性めつきが施されている。金属ケースの壁部と第一接続配線 70a, 70bとを半田や導電性接着剤で接続することにより、ノイズを遮蔽したり実装部品を保護したりすることができる。

[0039] 磁性絶縁層は、ソフトフェライト等の焼結磁性体、又はソフトフェライト、非晶質又は微結晶の軟磁性合金等の磁性粉を榭脂に分散してなる磁性粉ー榭脂複合材等からなる。ソフトフェライトは、比抵抗率が 1 X 10³ Ω 'cm以上の Νト Cu系、 M- Zn系、 Ni- Cu- Zn系、 Mg- Zn系、 U-Zn系のスピネルフェライトや、高周波特性に優れた六方晶フエライトが好ましい。

[0040] ソフトフェライトからなる多層基板 10は、 LTCC (Low-Temperature Co-Fired Cerami cs)法及び印刷法により形成するのが好ましい。例えば、ソフトフェライトのペーストをドクターブレード法、カレンダロール法等によりグリーンシートに成形し、その上に Ag, Cu又はそれらを含む合金の導電ペーストを所定のパターンに印刷又は塗布する。これらのグリーンシートを積層し、導電ペースト及びフェライトに応じて所望の温度（110 0°C以下)で焼結する。

[0041] 磁性粉—榭脂複合材カゝらなる多層基板 10は、磁性粉—榭脂複合材のシートにビアホールを形成した後、シート表面にめっき法等により Cu等の金属薄層を形成する。その上にフォトレジストを塗布し、ノターユング露光し、配線及びビアホール以外の部分力フォトレジスト層を除去し、ケミカルエッチングにより金属薄層を除去する。これにより、ビアホールを有する所望のコイルパターンを有する磁性粉—榭脂複合材シートを得る。コイルパターンを有する複数の磁性粉—榭脂複合材シートを積層し、加圧' 熱圧着することにより、多層基板 10を得る。

[0042] コイルパターンはビアホール（図中に黒丸で示す)等の接続手段を介して接続され、積層方向のコイル (インダクタ）を構成する。多層基板 10が有する複数の絶縁層 S1 〜S13のうち、絶縁層 S3〜S12はコイルパターンを有する。絶縁層 S3〜S12をそれらの上下の絶縁層 SI, S2, S13とともに積層し、コイルパターンの端部を順次ビアホール L g3〜Lgllを介して接続する。絶縁層 S3〜S12は積層コイル形成部を構成し、絶縁層 S 1、 S2は上絶縁層部を構成し、絶縁層 S12, S13は下絶縁層部を構成する。

[0043] 積層コイルの一端はビアホール Lgl、 Lg2を介して第一主面に延出し、第一外部端子 50hと接続する。積層コイルの他端はビアホール V12o, V13oを介して第二主面に延出し、第二外部端子 Voutと接続するとともに、ビアホール Vlo〜Vllo及び第一接続配線 60eを介して IC実装用の第一外部端子 50e (半導体集積回路部品の負帰還端子と接続する)及びコンデンサ搭載用の第一外部端子 65aと接続する。

[0044] 第二外部端子 90には、接続する半導体集積回路部品 ICの端子に応じて Vcon, Ve n, Vdd, Vin, Vout, GNDを付記する。第二外部端子 90 (Vcon)は、半導体集積回路部品 ICの出力電圧可変制御用端子 (第二制御端子) Vconと接続する。第二外部端子 90 (Ven)は、半導体集積回路部品 ICの出力の ON/OFF制御用端子 Venと接続する。第二外部端子 90 (Vdd)は、半導体集積回路部品 ICのスイッチング素子を ON/OF F制御するための端子 (第一制御端子) Vddと接続する。第二外部端子 90 (Vin)は、半導体集積回路部品 ICの入力端子 Vinと接続する。第二外部端子 Voutは、半導体集積回路部品 ICの出力端子 Voutと接続する。第二外部端子 90 (GND)は、半導体集積回路部品 ICのグランド端子 GNDと接続する。

[0045] 各層のコイルパターンの外側領域には、複数のビアホール Vla〜V13pが形成されている。各絶縁層のビアホールは、多層基板の厚さ方向（積層コイルにより生じる磁界方向）に連結され、第一接続端子 50a〜50hと第二接続端子 90とを接続する第二接続配線 80を形成する。

[0046] 本実施態様では、複数の第二接続配線 80は積層コイルの側面（四辺全て）を囲み、第二外部端子 90 (GND)と接続しているので、磁気シールド効果を発揮し、多層基板 10の側面力磁束が漏れるのが防止される。

[0047] 多層基板 10の上面のほぼ中央に半導体集積回路部品 ICが実装され、その周囲に入力コンデンサ Cin、及び出力コンデンサ Coutが実装される。第一外部端子 50a〜50 hの配置は、半導体集積回路部品 ICの端子の位置により決まるが、多層基板 10を第一主面側から見たとき、積層コイルパターン上で、その内側に形成するのが好ましい。第一接続配線 60a〜60gは、できるだけ短くなるように第一外部端子 50a〜50gから側面方向に放射状に延在し、ビアホール Vic！〜 Vlg、 Vlm〜Vloと接続する。このような構成により、積層コイルの磁束が第一主面に漏れる場合でも、漏れ磁束が第一接続配線と交鎖するのが低減し、ノイズが低減する。

[0048] 多層基板 10の第二主面には、その中央部を含む広、領域に第二外部端子 90 (GN D)が形成されている。他の第二外部端子 90を含めた磁気シールド効果により、第二主面への漏れ磁束が低減する。第二外部端子 90 (GND)は回路基板と半田接続され、半導体集積回路部品 ICから発生した熱を効果的に回路基板に逃がす。

[0049] 本実施態様では、上絶縁層部に磁気ギャップ GP1を備える。磁気ギャップ GP1は空隙であるか、非磁性材、誘電体又は低透磁率の磁性材からなる。空隙は、シートを打ち抜く方法、空隙を形成すべき部分を焼失性のカーボンペースト又は榭脂により形成し、焼成する方法等により形成することができる。また非磁性材、誘電体又は低透磁率の磁性材のペーストを印刷したりシートィ匕したりして、磁気ギャップを形成しても良い。磁気ギャップ GP1を形成する材料は、 B 0 -SiO系ガラス、 A1 0 -SiO系ガラス等のガラス類、 Znフェライト、 ZrO , Li 0 ·Α1 O -4SiO、 Li 0 ·Α1 O -2SiO、 ZrSiO、 C

2 2 2 3 2 2 2 3 2 4 aZrO、 SiO、 TiO、 WO , Ta O , Nb O等である。

3 2 2 3 2 5 2 5

[0050] 磁気ギャップ GP1により磁気抵抗が増大し、磁束 φは専ら積層コイルの内側領域から積層コイルの外側領域に流れ、第一主面に漏洩する磁束 φの量は減少する。磁気ギャップ GP1を通過した磁束は外側の絶縁体層内を流れ、積層コイルの外側領域に流れるため、漏れ磁束は磁気ギャップ GP1がな、場合より格段に減少する。

[0051] 磁気ギャップ GP1の幅は 5 μ m以上、好ましくは 20 μ m以上である。磁気ギャップ GP1 は積層コイルの中心軸を含む領域に形成し、その面積は積層コイルの内側領域の 1 /2以上が好ましい。図 6に示すように、多層基板 10のほぼ全面に磁気ギャップ GP1を形成してちょい。

[0052] 磁気ギャップ GP1は、図 7及び 8に示すように、積層コイル形成部に設けても良い。

図 7は磁気ギャップ GP1を積層コイルの内側領域に形成した場合を示し、図 8は多層基板 10内部の水平面全体 (積層コイルの内側領域を含む）に磁気ギャップ GP1を形成した場合を示す。これらの場合、積層コイルは安定した直流重畳特性を有する。

[0053] 磁気ギャップ GP1は、図 9及び 10に示すように、平面的に分散した複数の磁気ギヤップからなるものでも良ヽ。図 9は積層コイルの内側領域及び外側領域それぞれ磁気ギャップを形成した場合を示し、図 10は積層コイルの内側領域で積層方向の異なる位置に複数の磁気ギャップ GP1を分散して配置した場合を示す。また図 11に示すように多層基板に複数の積層コイルが形成される場合、積層コイル間に磁気ギャップ GP 1や磁気シールド SG1を配置しても良!、。

[0054] 図 12は本発明の他の実施態様による DC-DCコンバータに用いる多層基板を示す。第二外部端子 90と接続する第二接続配線 80は、多層基板の 4つの側面に形成された帯状の電極パターンである。第二接続配線 80は、露出したビアホールにより形成しても良いし、導電ペーストの印刷や転写等により形成しても良い。その他の構造は前記実施態様と同じであるので、説明を省略する。第二接続配線 80を多層基板の表面に形成することにより、寄生インダクタンスを低減することができる。この DC-DCコンパータモジュールも小型でありながら、優れた電圧変換効率を示す。

[0055] 図 13は本発明のさらに他の実施態様による DC- DCコンバータモジュールに用いる多層基板を示す。第二外部端子 90と接続する第二接続配線 80はビアホールで形成することができ、ビアホールは多層基板の 4つの側面に形成された段差部力も第二主面にわたる側面に露出している。側面に露出したビアホールに半田付けが可能であるので、プリント回路基板との接合がより強固なものとなる。また寄生インダクタンスも低減することができる。なお本実施態様では 4側面に段差部を有するが、寄生インダクタンスが直列に接続すると特性上問題が生じる経路が設けられた側面にのみ段差部を設けても良い。

[0056] この実施態様のもう一つの特徴は、多層基板 10の上絶縁層部に導体パターンで形成した磁気シールド SG1を備えた点である。図 14は多層基板中の層の一部を示し、図 15は磁束の流れを示す。磁気シールド SG1は、各コイルパターンと同様に導電べ一ストの印刷により形成する。図 15に示すように、磁束は磁気シールド SGはり外に出ないため、漏洩磁束が抑制される。本実施態様では、磁気シールドを積層コイルの内側領域にのみ形成して、るが、ビアホール以外の部分を広く覆うように形成しても良い。このような多層基板を用いた DC-DCコンバータも、小型でありながら優れた電圧変換効率を有する。

[0057] 図 16は本発明の他の実施態様による DC-DCコンバータに用いる多層基板を示す。第二接続端子 90と接続する第二接続配線 80はビアホールで形成されているが、多層基板の 4つの側面に、第一及び第二の主面間にわたるキャスタレーシヨンが形成され、その窪みにビアホールが露出している。図 17は図 16の多層基板のうち Aで示す部分を拡大して示す。多層基板の側面に形成された窪みの底部にビアホールが帯状に露出しているので、図 13の多層基板より広い面積で半田接続が可能であり、回路基板との接合がより強固となる。また寄生インダクタンスも図 12と同程度に低減できる。

[0058] 本実施態様のもう一つの特徴は、多層基板の第一主面及び第二主面の積層コィルの内側領域に凹部を備えた点である。図 18は多層基板を構成する層の一部を示し、図 19は磁束の流れを示す。多層基板の凹部 hol、ho2は絶縁体層に開けた貫通孔により形成する。磁束 φは、積層コイルの内側領域から、その上下に位置する上絶縁層部や下絶縁層部を通って、積層コイルの外側領域へと流れる力図 19に示すように、凹部 hol, ho2が、あた力も磁気ギャップとして機能し、磁束が絶縁層を貫通して外部に出るのを抑制する。なお図示の例では、第一及び第二の主面のそれぞれに凹部を形成したが、少なくとも半導体集積回路部品を実装する主面に形成すれば良い。このような多層基板を用いて構成したの DC-DCコンバータも、小型でありながら優れた電圧変換効率を有する。

[0059] 図 20は本発明の他の実施態様による DC- DCコンバータを示し、図 21は前記 DC- D Cコンバータに用いる多層基板を示す。本実施態様の DC-DCコンバータは多層基板に 2つの積層コイルを備えたマルチフェイズ型である。このマルチフェイズ型 DC- DC コンバータは図 29と同じ回路構成を有する。多層基板内に 2つの積層コイル（図示せず)が並んで形成されている。積層基板に実装される半導体集積回路部品 ICは、スイッチング回路部を並列に駆動する制御回路 CCを有する。多層基板に形成された第二外部端子 90における Vcon, Ven, Vdd, Vin, Vout及び GNDの表示は、以上の説明と同様に、接続される半導体集積回路部品 ICの端子を示す。第二外部端子 Vout 力^つの積層コイル（図示せず)を介して第一外部端子 50hl、50h2と接続する点以外、本実施態様の DC-DCコンバータは上記実施態様とほぼ同じなので、説明を省略する。このような多層基板を用いた DC-DCコンバータも、小型でありながら優れた変換効率を発揮する。

[0060] 図 22は本発明の他の実施態様による DC- DCコンバータを示し、図 23は前記 DC- D Cコンバータに用いる多層基板を示し、図 24は DC- DCコンバータの回路を示す。本実施態様では、第一接続配線の一部を第二接続配線に向カゝつて幅広としている。また第二接続配線を複数のビアホールで形成して、第一接続配線と第二外部電極を接続している。このような構成により寄生インダクタンスを低減するとともに、半導体集積回路部品から発生した熱を効率よく放出する。また本実施態様においては、積層コイルのインダクタンスを容易に測定できるように、第一接続配線 60zを介して、積層コイルの一端側と接続する第一外部端子 50hを第二外部端子 NCと接続して、る。第二外部端子 NCは、回路基板に形成された接続線路との接続を行なわな!/ヽ端子である。

[0061] 多層基板を小型化すると、スィッチ回路からのノイズがグランドを介して制御信号の経路に侵入し、誤動作を引き起こすことがある。そこで本実施態様では、スイッチング素子 SW2が接続されるグランド (パワー系のグランド）と、制御信号の経路のグランド（ソース系のグランド）とを分離し、異なる第二外部端子 PGND、 SGNDに接続する。本実施態様の DC-DCコンバータも小型でありながら優れた電圧変換効率を発揮する。

[0062] LTCC法等により形成する絶縁層は、 100°C以上のキュリー温度を有するソフトフエライトからなるのが好ましい。このようなソフトフェライトの組成は、インダクタとして要求される磁気特性 (初透磁率、損失、品質係数等）に応じて適宜選定し得るが、例えば 40〜50モル％の Fe 0 , 20〜40モル％の NiO, 10〜20モル％の CuO, 2

2 3 〜20モル⁰ /₀ の ZnO, 0.3〜7モル％の Co 0を主成分とし、前記主成分の総量に対して、 4質量⁰ /₀

3 4

以下の Bi 0を含有し、モル比で l≤Ni〇/CuO≤4, 0.5≤CuO/ZnO≤ 10,及び l≤Ni

2 3

O/ZnO≤20の条件を満たすのが好ましい。このソフトフェライトは 950°C以下で焼結可能であり、 120°C以上のキュリー温度 Tc、及び 10以上の初透磁率 (周波数 100 kHz )を有する。また 1〜200 MHzの周波数範囲における複素透磁率の実数項は 10以上であり、虚数項は 5未満である。

[0063] このようなソフトフェライトにバインダ、可塑剤、溶剤等を加えてスラリーとし、ドクターブレード法によりグリーンシートに成形する。各シートにレーザで穴あけした後、導電ペースト（例えば Ag: 100%)をスクリーン印刷し、コイルパターン、第一外部端子パターン、第一接続配線パターン、第二接続配線用ビアホール、第二外部端子パターン等を形成する。

[0064] 磁気ギャップ GP1に用いるフェライトは、—40°C以下のキュリー温度 Tcを有するのが好ましい。キュリー温度 Tcはフェライトの主成分である Fe 0及び ZnOの量により変化

2 3

するので、絶縁層を形成するフェライトとの焼成収縮のマッチングを考慮して、キユリ一温度が— 40°C以下となるように Fe 0及び ZnOの量を決定する。このような磁気ギヤ

2 3

ップ GP1用のフェライトとして、主成分が 40〜55モル％の Fe 0 ％以上の Zn〇

2 3、 40モル

、残部が CuOからなる Cu-Zn系フェライト（キュリー温度は 40°C未満であり、室温で磁性を示さない）が挙げられる。このようなフェライトのペーストを印刷することにより磁気ギャップ GP1を形成することができる。

[0065] 本発明を以下の実施例により更に詳細に説明するが、本発明はそれらに限定されるものではない。

[0066] 実施例 1、比較例 1

図 1〜図 5に示す構造を有する DC- DCコンバータの作製

主成分が 47.0モル⁰ /₀の Fe 0、 36.7モル⁰ /₀の NiO、 11.0モル⁰ /₀の CuO、 5.0モル⁰ /₀の

2 3

ZnO、及び 0.3モル％の Co 0からなり、主成分の総量に対して 1.0質量％の Bi 0を

3 4 2 3 含有するフェライト [キュリー温度 Tc: 140°C、及び初透磁率 (周波数 100 kHz) : 25]を用いて、 LTCC法により形成した各シートに、 Agペーストにより所定のコイルパターンを形成した。絶縁層 S2に、 45.7モル⁰ /₀の Fe 0、 4.0モル⁰ /₀の ZnO、残部が CuOからな

2 3

る主成分と、主成分の総量に対して 0.3質量％の Bi 0とを含有する Cu-Zn系フェライ

2 3

ト（キュリー温度： 60°C)からなる磁気ギャップ GP1が形成されるように、絶縁層を積層し、圧着及び焼結を行い、インダクタンスが 3.3 Hの積層コイルを有する多層基板が複数連結したマザ一基板を作製した。焼結は大気雰囲気の電気炉中で脱脂に引き続いて行い、昇温は 150°C/hrとし、 900°Cで 1時間保持した後、約 300°C/hrで降温した。

[0067] マザ一基板の外面に電気めつきにより形成した導体パターンに、 Ni-Pめっき及び A uめっきを施し、第一外部端子を形成した。各第一外部端子に半導体集積回路部品 I C、コンデンサ Cin dO /z F) , Cout J /z F)を半田で接続した。その後、部品搭載面をエポキシ榭脂で封止し、予めマザ一基板に形成された分割溝に沿って分割し、 4.5 mm X 3.2 mm X 1.4 mmの DC- DCコンバータを得た。

[0068] 多層基板を上から見たとき、積層コイルの内側領域の面積は 4.2 mm²であり、外側領域の面積は 4.3 mm²であった。積層コイル形成部の厚さは 0.3 mmであり、上絶縁層部及び下絶縁層部の厚さはいずれも 0.2 mmであった。磁気ギャップは 20 mであり、その形成面積は 2.1 mm²であった。得られた DC- DCコンバータを、 3.6 Vの入力電圧 Viから 3.2 Vの出力電圧 Voが得られるように駆動したところ、出力電流 Ioが 150 mAのときの電圧変換効率は 95%を超えた。

[0069] ドラム型フェライト磁心を有する卷線タイプのインダクタ (インダクタンス： 3.3 H)をプリント回路基板に、実施例 1と同じ半導体集積回路部品 IC及びコンデンサ Cin, Cou tとともに実装することにより、比較例 1の DC-DCコンバータを作製した。比較例 1の DC -DCコンバータを実施例 1と同じ条件で測定したところ、 95%超とほぼ同等の電圧変換効率が得られた。

[0070] し力し実施例 1の DC-DCコンバータは、キャパシタンス素子の実装により第一及び第二の接続配線等による寄生インダクタンスの影響を低減し、かつ同程度の電圧変換効率でありながら、比較例 1の DC- DCコンバータの約 5分の 1未満の大きさであった。またインダクタからの漏洩磁束を抑え、 LGA等の端子構造とすることにより、プリント回路基板上に DC-DCコンバータに近接して他の回路素子を配置する高密度実装が可能となった。

[0071] 以上添付図面を参照して本発明の DC-DCコンバータを説明した力本発明は図示の例に限定されず、本発明の思想の範囲内で種々の変更が可能である。例えば、図 25に示すように、多層基板の第一主面をオーバーコートで覆い、第一接続配線を多層基板の第一主面近傍の内層に形成しても良い。このような構成により第一主面の第一接続配線の間隔が狭くても、めっきの延びや、余剰の半田による短絡を防ぐことができる。また第一外部端子を大きくしても、第一接続配線と干渉することがない。

[0072] オーバーコートとして多層基板と同じ絶縁体を用いるのは、寄生インダクタンスが増加するため好ましくない。そこでオーバーコートに、ガラスや誘電体等の非磁性材ゃ、低透磁率の磁性材を用いる。またオーバーコート上に第一外部端子及び第一接続配線を形成すれば、第一接続配線による寄生インダクタンスをより低減できるので好ましい。

Claims

請求の範囲

[1] 複数の導体線路を接続してなる積層コイルを備えた軟磁性多層基板に、スィッチング素子及び制御回路を含む半導体集積回路部品を実装した DC-DCコンバータであつて、

前記半導体集積回路部品は、入力端子と、出力端子と、前記スイッチング素子の 0 N/OFFを制御するための第一制御端子と、出力電圧を可変制御するための第二制御端子と、複数のグランド端子とを備え、

前記軟磁性多層基板は、第一主面に形成された第一外部端子と、第一主面及び

Z又はその近傍の内層に形成された第一接続配線と、前記多層基板の側面と前記積層コイルの外周との間に形成された第二接続配線と、第二主面に形成された第二外部端子とを備え、

前記半導体集積回路部品の端子は前記多層基板の前記第一外部端子と接続し、前記第一外部端子の少なくとも一部は前記第一接続配線及び前記第二接続配線を介して前記第二外部端子と電気的に接続し、前記入力端子又は前記出力端子は前記積層コイルを介して前記第二外部端子と接続して、る

ことを特徴とする DC- DCコンバータ。

[2] 請求項 1に記載の DC-DCコンバータにおいて、前記半導体集積回路部品の複数の出力端子が異なる積層コイルの一方の端部と接続し、前記積層コイルの他方の端部が共通の第二外部端子に接続したマルチフェイズ型であることを特徴とする DC-D Cコンバータ。

[3] 請求項 1又は 2に記載の DC-DCコンバータにおいて、前記半導体集積回路部品は負帰還端子を備え、前記負帰還端子と接続する前記第一外部端子は、前記出力端子に接続した積層コイルの他端と接続していることを特徴とする DC-DCコンバータ。

[4] 請求項 1〜3のいずれかに記載の DC-DCコンバータにおいて、前記多層基板の第一主面に形成された第一外部端子にキャパシタンス素子が接続し、前記半導体集積回路部品の入力端子及び Z又は出力端子がアースに接続していることを特徴とする DC- DCコンバータ。

[5] 請求項 1に記載の DC-DCコンバータにおいて、前記多層基板は、前記半導体集積回路部品の複数のグランド端子を接続する共通の第一接続配線を備え、前記共通の第一接続配線に複数の第二接続配線が接続していることを特徴とする DC-DCコンバータ。

[6] 請求項 1に記載の DC-DCコンバータにおいて、前記第二接続配線が、前記多層基板の側面に形成された帯状導体で形成されていることを特徴とする DC-DCコンパ一タ。

[7] 請求項 1に記載の DC-DCコンバータにおいて、前記第二接続配線が、厚さ方向に複数の基板を連通するビアホールにより形成されていることを特徴とする DC-DCコンバータ。

[8] 請求項 7に記載の DC-DCコンバータにおいて、前記ビアホールの少なくとも一部が前記多層基板の側面に露出していることを特徴とする DC-DCコンバータ。

[9] 請求項 1に記載の DC-DCコンバータにおいて、前記第二接続配線の一部が前記多層基板の側面に露出し、他の第二接続配線が多層基板内に形成されていることを特徴とする DC- DCコンバータ。

[10] 請求項 1に記載の DC-DCコンバータにおいて、前記第一接続配線の幅が前記第二接続配線に向力つて広がっていることを特徴とする DC-DCコンバータ。

[11] 請求項 1に記載の DC-DCコンバータにおいて、前記多層基板に形成された前記積層コイルの少なくとも内側に磁気ギャップを有することを特徴とする DC-DCコンパ一タ。

[12] 請求項 11に記載の DC-DCコンバータにおいて、前記多層基板は積層コイル形成部と、その上下に位置する上絶縁層部及び下絶縁層部とを備え、少なくとも前記上絶縁層部に前記磁気ギャップが設けられていることを特徴とする DC-DCコンバータ。

[13] 請求項 11又は 12に記載の DC-DCコンバータにおいて、前記磁気ギャップが空隙であることを特徴とする DC- DCコンバータ。

[14] 請求項 11又は 12に記載の DC-DCコンバータにおいて、前記磁気ギャップが非磁性体、低透磁率の磁性体、又は誘電体力なることを特徴とする DC-DCコンバータ。

[15] 請求項 1に記載の DC-DCコンバータにおいて、前記多層基板は積層コイル形成部と、その上下に位置する上絶縁層部及び下絶縁層部とを備え、前記上絶縁層部が導体パターンで形成された磁気シールドを有することを特徴とする DC-DCコンバータ

[16] 請求項 1に記載の DC-DCコンバータにおいて、前記多層基板は積層コイル形成部と、その上下に位置する上絶縁層部及び下絶縁層部とを備え、少なくとも前記上絶縁層部の前記第一主面に凹部が形成されていることを特徴とする DC-DCコンバータ

[17] 請求項 1〜16のいずれかに記載の DC-DCコンバータにおいて、前記半導体集積回路部品が、前記第一主面の積層コイル内側領域に実装されていることを特徴とする DC— DCコンノータ。

[18] 請求項 1〜17のいずれかに記載の DC- DCコンバータにおいて、前記多層基板の少なくとも第一主面に、ガラス、誘電体又は低透磁率の磁性体からなる絶縁体層を有することを特徴とする DC- DCコンバータ。

[19] 請求項 1〜18のいずれかに記載の DC- DCコンバータにおいて、前記多層基板の第一主面が樹脂で覆われていることを特徴とする DC- DCコンバータ。

[20] 請求項 1〜19のいずれかに記載の DC- DCコンバータにおいて、前記多層基板の第一主面に形成されアースと接続する第一接続配線と接続される金属ケースを備えて、ることを特徴とする DC- DCコンバータ。