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WO2007043480A1 - 試験装置、プログラム、及び記録媒体 - Google Patents

試験装置、プログラム、及び記録媒体 Download PDF

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WO2007043480A1
WO2007043480A1 PCT/JP2006/320124 JP2006320124W WO2007043480A1 WO 2007043480 A1 WO2007043480 A1 WO 2007043480A1 JP 2006320124 W JP2006320124 W JP 2006320124W WO 2007043480 A1 WO2007043480 A1 WO 2007043480A1
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WO
WIPO (PCT)
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channel
frequency
divided clock
slave
output signal
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PCT/JP2006/320124
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Inventor
Hironori Kanbayashi
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Advantest Corp
Original Assignee
Advantest Corp
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to a test apparatus for testing a device under test such as a semiconductor circuit, a program for causing the test apparatus to function, and a recording medium storing the program.
  • the present invention relates to a test apparatus including a plurality of channels that receive an output signal output from a device under test.
  • test apparatus for testing a device under test
  • a test apparatus having a plurality of channels for receiving output signals output from the device under test.
  • Each channel is provided corresponding to a plurality of output pins of the device under test, and receives an output signal output from the corresponding output pin.
  • Each channel samples the received output signal, and the test apparatus determines the quality of the device under test based on the sampling result.
  • the sampling timing needs to have a desired phase difference with respect to the output signal.
  • the edge of the output signal is detected by sequentially changing the phase difference between the sampling clock and the output signal.
  • the output signal is sampled using a source synchronous clock output from the device under test in synchronization with the output signal. For example, a sampling clock synchronized with the source synchronous clock is generated, and the sampling clock is delayed according to a desired phase difference. As a result, a sampling clock having a desired phase difference with respect to the output signal is generated.
  • the source system is A synchronous clock is supplied to each channel.
  • the source synchronous clock is supplied to the master channel among a plurality of channels included in the test apparatus, and is sequentially distributed from the master channel to each slave channel connected in cascade.
  • Each channel is connected by a connector, a cable, and the like, and the frequency band of a signal that can pass through the connection path is limited by the parasitic capacitance of the connection path. For this reason, when the frequency of the source synchronous clock is high, it is difficult to accurately distribute the source synchronous clock to the slave channels.
  • the frequency band of the connectors connecting the channels is about 1 GHz, and it is difficult to pass a source synchronous clock output from a recent semiconductor chip with a high speed. For this reason, it became difficult to distribute the source synchronous clock to the slave channel, and it was difficult to accurately test the device under test.
  • an object of the present invention is to provide a test apparatus, a program, and a recording medium that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a test apparatus for testing a device under test provided corresponding to one of the output pins of the device under test, A master channel that samples the output signal of the corresponding output pin, and a slave channel that is provided corresponding to an output pin different from the master channel and samples the output signal of the corresponding output pin.
  • a frequency divider that divides the source synchronous clock output by the test device, a sampling unit that samples the corresponding output signal based on the divided clock, and the divided clock to the slave channel The slave channel is based on the divided clock received by the master channel force. Sample the corresponding output signal.
  • a test apparatus having a sampling unit for ringing is provided.
  • the sampling unit of the master channel may sample the corresponding output signal in accordance with the divided clock.
  • the test equipment has a connector that delivers the divided clock to the master channel as well as the slave channel, and the frequency divider frequency so that the frequency of the divided clock is within the frequency band of the signal that the connector can pass. And a frequency division control unit for setting the ratio.
  • the frequency division control unit includes a characteristic storage unit that stores in advance the frequency band of the connector, a frequency measurement unit that measures the frequency of the source sink eggplant clock, a frequency characteristic stored in the characteristic storage unit, and a frequency measurement unit And a control unit that controls the frequency division ratio in the frequency divider based on the frequency measured by the frequency divider.
  • the test apparatus includes a plurality of slave channels connected in series, and each slave channel has a distribution unit that transfers the received divided clock to the next slave channel.
  • Each of the distributors may shape the waveform of the received divided clock.
  • the test apparatus comprises a plurality of slave channels connected in series, and the control unit further controls the frequency division ratio in the frequency divider based on the number of slave channels connected in series.
  • a program for causing a test apparatus for testing a device under test to function the test apparatus being provided corresponding to any output pin of the device under test, A master channel that samples the output signal of the corresponding output pin and an output pin that is different from the master channel are provided and functions as a slave channel that samples the output signal of the corresponding output pin.
  • a sampling unit that samples the corresponding output signal, a frequency divider that divides the source synchronous clock, and a divided clock It functions as a distribution unit that distributes to slave channels, and Based on the divided clock received from the channel, it provides a program to function as a sampling unit for sampling a corresponding output signal.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of the configuration of a sampling circuit 20.
  • FIG. 3 is a diagram showing another example of the configuration of the master channel 22.
  • FIG. 4 is a diagram showing another example of the configuration of the slave channel 23.
  • FIG. 4 is a diagram showing another example of the configuration of the slave channel 23.
  • FIG. 5 is a diagram showing an example of the configuration of a computer 500 that causes the test apparatus 100 to function. Explanation of symbols
  • FIG. 1 is a diagram showing an example of the configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 is an apparatus for testing a device under test 200 such as a semiconductor circuit, and includes a pattern generator 10, a waveform shaper 12, a timing generator 14, a sampling circuit 20, and a determiner 16. .
  • the no-turn generator 10 generates a test pattern for testing the device under test 200.
  • the waveform shaper 12 supplies the device under test 200 with a test signal shaped based on the test pattern generated by the pattern generator 10 and the timing signal given from the timing generator 14.
  • the sampling circuit 20 samples the output signal output from the device under test 200.
  • the sampling circuit 20 samples the output signals output from the plurality of output pins of the device under test 200 based on the source synchronous clock output from the device under test 200.
  • the source synchronous clock is a clock synchronized with the output signal.
  • the determiner 16 determines pass / fail of the device under test 200 based on the sampling result in the sampling circuit 20. For example, the determiner 16 determines pass / fail of the device under test 200 by comparing the sampling result in the sampling circuit 20 with the expected value signal given from the pattern generator 10.
  • FIG. 2 is a diagram illustrating an example of the configuration of the sampling circuit 20.
  • the sampling circuit 20 includes a master channel 22 and a plurality of slave channels (23-1 to 23-11, hereinafter collectively referred to as 23).
  • the master channel 22 and the plurality of slave channels 23 are provided corresponding to the plurality of output pins of the device under test 200, and each sample the output signal output from the corresponding output pin.
  • the master channel 22 receives the source synchronous clock output from the device under test 200.
  • the plurality of slave channels 23 are connected in cascade to the master channel 22. That is, one of the slave channels 23 is connected to the master channel 22, and the other slave channels 23 are sequentially connected in series.
  • the master channel 22 includes a frequency divider 24, a distribution unit 26, a PLL circuit 28, a variable delay circuit 30, a phase comparison unit 32, a sampling unit 34, and a connector 36.
  • the frequency divider 24 receives the source synchronous clock and generates a divided clock obtained by dividing the source synchronous clock. In other words, the frequency divider 24 generates a frequency-divided clock having a period that is twice the frequency division ratio of the period of the source synchronous clock.
  • the PLL circuit 28 generates a sampling clock having a predetermined frequency.
  • the PLL circuit 28 generates a sampling clock having substantially the same frequency as the source synchronous clock.
  • the frequency may be preset in the user power PLL circuit 28.
  • the variable delay circuit 30 delays the sampling clock output from the PLL circuit 28 and outputs it.
  • the phase comparison unit 32 outputs the sampling clock output from the variable delay circuit 30.
  • the phase is compared with the phase of the divided clock output from the frequency divider 24, and the delay amount in the variable delay circuit 30 is controlled based on the comparison result.
  • the phase comparison unit 32 is based on the phase difference so as to reduce the phase difference between the sampling clock and the divided clock.
  • the delay amount in the variable delay circuit 30 is controlled.
  • the phase comparison unit 32 is based on the phase difference that the sampling clock should have with respect to the output signal, so that the phase difference between the sampling clock and the divided clock matches the phase difference.
  • the amount of delay may be controlled. By such control, the output signal can be sampled at a desired timing.
  • the sampling unit 34 samples a corresponding output signal based on the divided clock output from the frequency divider 24.
  • the PLL circuit 28, the variable delay circuit 30, and the phase comparison unit 32 generate a sampling clock based on the divided clock, and the sampling unit 34 uses the sampling clock output from the variable delay circuit 30. The output signal is sampled accordingly.
  • the sampling unit 34 is a flip-flop that takes in output signal data in accordance with a sampling clock.
  • the distribution unit 26 distributes the frequency-divided clock output from the frequency divider 24 to the slave channel 23 connected via the connector 36.
  • the distribution unit 26 may shape the waveform of the divided clock and distribute it to the slave channel 23.
  • the connector 36 connects the master channel 22 and the slave channel 23 and transmits the divided clock to the slave channel 23.
  • Each slave channel 23 includes a PLL circuit 28, a variable delay circuit 30, a phase comparison unit 32, a sampling unit 34, and a plurality of connectors (36-1, 36-2).
  • the operations of the PLL circuit 28, the variable delay circuit 30, and the sampling unit 34 are the same as the operations of the PLL circuit 28, the variable delay circuit 30, and the sampling unit 34 of the master channel 22.
  • the connector 36-1 is connected to the connector 36 of the upper channel and receives the divided clock.
  • the phase comparison unit 32 receives the divided clock via the connector 36-1 and delays the variable delay circuit 30 based on the phase difference between the divided clock and the sampling clock output from the variable delay circuit 30. Control the amount.
  • Connector 36-2 is connected to connector 36 of the lower channel and transmits the divided clock to the lower channel.
  • the sampling circuit 20 in this example the divided clock obtained by dividing the source synchronous clock is distributed to the slave channel 23, so that the low-frequency clock can be distributed to the slave channel 23. For this reason, the clock can be distributed even when the frequency band of the path connecting the channels is low.
  • the divided clock and the sampling clock are synchronized. Therefore, it is possible to generate a sampling clock that is synchronized with the source synchronous clock.
  • the frequency division ratio in frequency divider 24 may be set based on the frequency band of the path connecting the channels. For example, the frequency of a given source synchronous clock may be detected, and the division ratio may be set so that the frequency of the divided clock obtained by dividing the source synchronous clock matches the frequency band of the path.
  • FIG. 3 is a diagram showing another example of the configuration of the master channel 22.
  • the master channel 22 in this example further includes a frequency division control unit 40 in addition to the configuration of the master channel 22 described in FIG.
  • the frequency division control unit 40 sets the frequency division ratio in the frequency divider 24.
  • the frequency division control unit 40 performs frequency division in the frequency divider 24 so that the frequency of the frequency-divided clock output from the frequency divider 24 is within the frequency band of a signal that can be passed through the connector 36. Set the ratio. In this case, the frequency division control unit 40 sets the frequency division ratio based on the frequency of the source synchronous clock output from the device under test 200 and the frequency band of the connector 36. The frequency division control unit 40 is given in advance by the user information regarding the frequency band of the connector 36. Further, the frequency division control unit 40 may measure the frequency of the source synchronous clock to which information regarding the frequency of the source synchronous clock is given in advance by the user.
  • the frequency division control unit 40 in this example includes a control unit 42, a frequency measurement unit 44, and a characteristic storage unit 46.
  • the characteristic storage unit 46 stores the frequency band of the connector 36 in advance.
  • the frequency band of the connector 36 may be given in advance by the user.
  • the frequency measuring unit 44 measures the frequency of the source synchronous clock.
  • the frequency measuring unit 44 has means for measuring the frequency of the input signal, and the source synchronous clock is branched and input.
  • the control unit 42 is a connector stored in the characteristic storage unit 46. Based on the frequency characteristics of 36 and the frequency of the source synchronous clock measured by the frequency measurement unit 44, the frequency division ratio in the frequency divider 24 is controlled.
  • the frequency of the frequency-divided clock output from the frequency divider 24 is a value obtained by dividing the frequency of the source synchronous clock by the frequency division ratio in the frequency divider 24.
  • the control unit 42 controls the division ratio so that the frequency of the divided clock is within the frequency band of the connector 36.
  • the master channel 22 can set a division ratio for generating a divided clock with an appropriate frequency. It is preferable that the control unit 42 sets the frequency division ratio so that the frequency of the frequency-divided clock is the maximum frequency within the frequency band of the connector 36.
  • control unit 42 may control the frequency division ratio in the frequency divider 24 based on the number of slave channels 23 connected in series.
  • the transmission path for transmitting the divided clock becomes longer, so the frequency band of the transmission path becomes narrower.
  • the control unit 42 in this example controls the frequency of the divided clock according to the length of the transmission path, it can generate a divided clock with a more appropriate frequency. In this case, it is preferable that the control unit 42 is previously given a relationship between the number of slave channels 23 and an appropriate frequency of the divided clock.
  • FIG. 4 is a diagram showing another example of the configuration of the slave channel 23.
  • the slave channel 23 in this example further includes a distribution unit 26 in addition to the configuration of the slave channel 23 described in FIG.
  • the distribution unit 26 is provided between the connector 36-1 and the connector 36-2, and transfers the divided clock to the slave channel 23 in the next stage.
  • the distribution unit 26 shapes and outputs the waveform of the divided clock signal that also received the channel power of the previous stage. For example, the distribution unit 26 corrects a rounded waveform of the divided clock and removes a noise component superimposed on the divided clock. With such a configuration, a divided clock with reduced waveform deterioration can be sequentially transferred to a plurality of slave channels 23.
  • FIG. 5 is a diagram illustrating an example of a configuration of a computer 500 that causes the test apparatus 100 to function.
  • the computer 500 stores a program that causes the test apparatus 100 to function as described in FIGS.
  • the computer 500 includes a CPU 700, a ROM 702, a RAM 704, a communication interface 706, a hard disk drive 710, and an FD drive. Live 712 and CD-ROM drive 714.
  • the CPU 700 operates based on programs stored in the ROM 702, RAM 704, hard disk drive 710, flexible disk 720, and Z or CD-ROM 722.
  • a program for causing the test apparatus 100 to function includes the test apparatus 100 that includes the pattern generator 10, the waveform shaper 12, the timing generator 14, the sampling circuit 20, and the like described with reference to FIGS. It functions as the determiner 16.
  • the communication interface 706 communicates with the test apparatus 100, for example, and controls the test apparatus 100.
  • a hard disk drive 710 as an example of a storage device stores setting information and a program for operating the CPU 700.
  • ROM 702, RAM 704, and Z or hard disk drive 710 store a program for causing test apparatus 100 to function as test apparatus 100 described with reference to FIGS.
  • the program can also be stored on the flexible disk 720, CD-ROM 722, etc.!
  • the FD drive 712 reads a program from the flexible disk 720 and provides it to the CPU 700.
  • the CD-ROM drive 714 reads a program from the CD-ROM 722 and provides it to the CPU 700.
  • the program may be read and executed directly from the recording medium card to the RAM, or may be read and executed by the RAM after being installed in the node disk drive.
  • the program may be stored in a single recording medium or a plurality of recording media.
  • the program stored in the recording medium may provide each function in cooperation with the operating system. For example, the program may ask the operating system to perform some or all of the functions and provide the functions based on the response of the operating system.
  • a recording medium for storing the program in addition to a flexible disk and a CD-ROM, an optical recording medium such as DVD and PD, a magneto-optical recording medium such as MD, a tape medium, a magnetic recording medium, and an IC card
  • a semiconductor memory such as a miniature card can be used.
  • a storage device such as a node disk or a RAM provided in a server system connected to a dedicated communication network or the Internet may be used as a recording medium.
  • the divided clock obtained by dividing the source synchronous clock is distributed to the slave channel, so that the low-frequency clock can be distributed to the slave channel. For this reason, even when the frequency band of the path connecting the channels is low, it is possible to distribute a high-frequency source synchronous clock.
  • the divided clock and the sampling clock are synchronized in each phase comparison unit. Therefore, a sampling clock synchronized with the source synchronous clock can be generated.

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Abstract

　被試験デバイスのいずれかの出力ピンに対応して設けられ、対応する出力ピンの出力信号をサンプリングするマスタチャンネルと、マスタチャンネルとは異なる出力ピンに対応して設けられ、対応する出力ピンの出力信号をサンプリングするスレーブチャンネルとを備え、マスタチャンネルは、被試験デバイスが出力するソースシンクロナスクロックを分周した分周クロックを生成する分周器と、分周クロックに基づいて、対応する出力信号をサンプリングするサンプリング部と、分周クロックを、スレーブチャンネルに分配する分配部とを有し、スレーブチャンネルは、マスタチャンネルから受け取る分周クロックに基づいて、対応する出力信号をサンプリングするサンプリング部を有する試験装置を提供する。

Description

明 細 書
試験装置、プログラム、及び記録媒体
技術分野
[0001] 本発明は、半導体回路等の被試験デバイスを試験する試験装置、試験装置を機 能させるプログラム、及びプログラムを格納した記録媒体に関する。本発明は特に、 被試験デバイスが出力する出力信号を受け取る複数のチャンネルを備える試験装置 に関する。本出願は、下記の米国出願に関連する。文献の参照による組み込みが認 められる指定国については、下記の出願に記載された内容を参照により本出願に組 み込み、本出願の一部とする。
出願番号 11Z247988 出願日 2005年 10月 11日
背景技術
[0002] 従来、被試験デバイスを試験する試験装置として、被試験デバイスが出力する出力 信号を受け取る複数のチャンネルを備える試験装置が知られて 、る。それぞれのチ ヤンネルは、被試験デバイスの複数の出力ピンに対応して設けられ、対応する出力ピ ンから出力される出力信号を受け取る。また、それぞれのチャンネルは、受け取った 出力信号をサンプリングし、試験装置は、当該サンプリング結果に基づいて被試験 デバイスの良否を判定する。
[0003] それぞれのチャンネルにおいて、出力信号をサンプリングする場合、サンプリングタ イミングは、出力信号に対して所望の位相差を有する必要がある。例えば、出力信号 のエッジを検出する場合、サンプリングクロックと出力信号との位相差を順次変化させ て出力信号のエッジを検出している。
[0004] このため、試験装置においては、被試験デバイスが出力信号と同期して出力するソ ースシンクロナスクロックを用いて、出力信号をサンプリングしている。例えば、ソース シンクロナスクロックと同期したサンプリングクロックを生成し、当該サンプリングクロッ クを、所望の位相差に応じて遅延させている。これにより、出力信号に対して所望の 位相差を有するサンプリングクロックを生成する。
[0005] また、出力信号のサンプリングは、それぞれのチャンネルで行われるので、ソースシ ンクロナスクロックは、それぞれのチャンネルに供給される。従来の試験装置におい ては、当該ソースシンクロナスクロックは、試験装置が備える複数のチャンネルのうち 、マスタチャンネルに供給され、マスタチャンネルから、縦続接続されたそれぞれのス レーブチャンネルに順次分配される。
発明の開示
発明が解決しょうとする課題
[0006] し力し、それぞれのチャンネル間は、コネクタ、ケーブル等で接続されており、当該 接続経路の寄生容量等により、当該接続経路を通過できる信号の周波数帯域は制 限される。このため、ソースシンクロナスクロックの周波数が高い場合、スレーブチャン ネルにソースシンクロナスクロックを精度よく分配することが困難である。
[0007] 特に、チャンネル間を接続するコネクタの周波数帯域は 1GHz程度であり、高速ィ匕 の著しい近年の半導体チップが出力するソースシンクロナスクロックを通過させること が困難である。このため、スレーブチャンネルにソースシンクロナスクロックを分配する ことが困難となり、被試験デバイスを精度よく試験することができな力つた。
[0008] このため本発明は、上述した課題を解決することのできる試験装置、プログラム、及 び記録媒体を提供することを目的とする。この目的は、請求の範囲における独立項 に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な 具体例を規定する。
課題を解決するための手段
[0009] 上記課題を解決するために、本発明の第 1の形態においては、被試験デバイスを 試験する試験装置であって、被試験デバイスの 、ずれかの出力ピンに対応して設け られ、対応する出力ピンの出力信号をサンプリングするマスタチャンネルと、マスタチ ヤンネルとは異なる出力ピンに対応して設けられ、対応する出力ピンの出力信号をサ ンプリングするスレーブチャンネルとを備え、マスタチャンネルは、被試験デバイスが 出力するソースシンクロナスクロックを分周した分周クロックを生成する分周器と、分 周クロックに基づいて、対応する出力信号をサンプリングするサンプリング部と、分周 クロックを、スレーブチャンネルに分配する分配部とを有し、スレーブチャンネルは、 マスタチャンネル力 受け取る分周クロックに基づいて、対応する出力信号をサンプ リングするサンプリング部を有する試験装置を提供する。
[0010] マスタチャンネルのサンプリング部は、分周クロックに応じて、対応する出力信号を サンプリングしてよい。試験装置は、マスタチャンネル力もスレーブチャンネルに、分 周クロックを受け渡すコネクタと、分周クロックの周波数が、コネクタが通過させること ができる信号の周波数帯域内となるように、分周器における分周比を設定する分周 制御部とを更に備えてよい。
[0011] 分周制御部は、コネクタの周波数帯域を予め格納する特性格納部と、ソースシンク 口ナスクロックの周波数を測定する周波数測定部と、特性格納部が格納した周波数 特性と、周波数測定部が測定した周波数とに基づいて、分周器における分周比を制 御する制御部とを有してょ ヽ。
[0012] 試験装置は、直列に接続された複数のスレーブチャンネルを備え、それぞれのスレ ーブチャンネルは、受け取った分周クロックを次段のスレーブチャンネルに受け渡す 分配部を有し、マスタチャンネル及びスレーブチャンネルのそれぞれの分配部は、受 け取った分周クロックの波形を整形してよい。試験装置は、直列に接続された複数の スレーブチャンネルを備え、制御部は、直列に接続されたスレーブチャンネルの個数 に更に基づ 、て、分周器における分周比を制御してょ 、。
[0013] 本発明の第 2の形態においては、被試験デバイスを試験する試験装置を機能させ るプログラムであって、試験装置を、被試験デバイスのいずれかの出力ピンに対応し て設けられ、対応する出力ピンの出力信号をサンプリングするマスタチャンネルと、マ スタチャンネルとは異なる出力ピンに対応して設けられ、対応する出力ピンの出力信 号をサンプリングするスレーブチャンネルとして機能させ、マスタチャンネルを、被試 験デバイスが出力するソースシンクロナスクロックに基づいて、対応する出力信号を サンプリングするサンプリング部と、ソースシンクロナスクロックを分周した分周クロック を生成する分周器と、分周クロックを、スレーブチャンネルに分配する分配部として機 能させ、スレーブチャンネルを、マスタチャンネルから受け取る分周クロックに基づい て、対応する出力信号をサンプリングするサンプリング部として機能させるプログラム を提供する。
[0014] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
図面の簡単な説明
[0015] [図 1]本発明の実施形態に係る試験装置 100の構成の一例を示す図である。
[図 2]サンプリング回路 20の構成の一例を示す図である。
[図 3]マスタチャンネル 22の構成の他の例を示す図である。
[図 4]スレーブチャンネル 23の構成の他の例を示す図である。
[図 5]試験装置 100を機能させるコンピュータ 500の構成の一例を示す図である。 符号の説明
[0016] 10 · · 'パターン発生器、 12· · '波形成形器、 14· · 'タイミング発生器、 16 · · '判定器 , 20· · 'サンプリング回路、 22· · 'マスタチャンネル、 23 · · 'スレーブチャンネル、 24· • ·分周器、 26 · · ·分配部、 28 · · 'PLL回路、 30· · ·可変遅延回路、 32· · ·位相比較 部、 34· · 'サンプリング部、 36 · · 'コネクタ、 40 · · '分周制御部、 42· · '制御部、 44· · '周波数測定部、 46 · · ·特性格納部、 100· · ·試験装置、 200· · ·被試験デバイス、 5 00 · · 'コンピュータ、 702· · -ROM, 704· · -RAM, 706 · · '通信インターフェース、 710· · 'ノヽードディスクドライブ、 712· · 'FDドライブ、 714· · 'CD— ROMドライブ、 7 20 · ·，フレキシブルディスク、 722· · -CD -ROM
発明を実施するための最良の形態
[0017] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0018] 図 1は、本発明の実施形態に係る試験装置 100の構成の一例を示す図である。試 験装置 100は、半導体回路等の被試験デバイス 200を試験する装置であって、バタ ーン発生器 10、波形成形器 12、タイミング発生器 14、サンプリング回路 20、及び判 定器 16を備える。
[0019] ノターン発生器 10は、被試験デバイス 200を試験する試験パターンを生成する。
波形成形器 12は、パターン発生器 10が生成した試験パターン、及びタイミング発生 器 14から与えられるタイミング信号に基づ ヽて成形した試験信号を、被試験デバイス 200に供給する。 [0020] サンプリング回路 20は、被試験デバイス 200が出力する出力信号をサンプリングす る。本例において、サンプリング回路 20は、被試験デバイス 200の複数の出力ピンか ら出力される出力信号を、被試験デバイス 200が出力するソースシンクロナスクロック に基づいてサンプリングする。ソースシンクロナスクロックは、出力信号に同期したクロ ックである。
[0021] 判定器 16は、サンプリング回路 20におけるサンプリング結果に基づいて、被試験 デバイス 200の良否を判定する。例えば、判定器 16は、サンプリング回路 20におけ るサンプリング結果と、パターン発生器 10から与えられる期待値信号とを比較するこ とにより、被試験デバイス 200の良否を判定する。
[0022] 図 2は、サンプリング回路 20の構成の一例を示す図である。サンプリング回路 20は 、マスタチャンネル 22、及び複数のスレーブチャンネル（23— 1〜23—11、以下 23と 総称する）を備える。マスタチャンネル 22及び複数のスレーブチャンネル 23は、被試 験デバイス 200の複数の出力ピンに対応して設けられ、それぞれ対応する出力ピン が出力する出力信号をサンプリングする。また、マスタチャンネル 22は、被試験デバ イス 200が出力するソースシンクロナスクロックを受け取る。また本例において、複数 のスレーブチャンネル 23は、マスタチャンネル 22に縦続接続される。即ち、いずれか 一つのスレーブチャンネル 23がマスタチャンネル 22に接続され、他のスレーブチヤ ンネル 23は順次直列に接続される。
[0023] マスタチャンネル 22は、分周器 24、分配部 26、 PLL回路 28、可変遅延回路 30、 位相比較部 32、サンプリング部 34、及びコネクタ 36を有する。分周器 24は、ソース シンクロナスクロックを受け取り、ソースシンクロナスクロックを分周した分周クロックを 生成する。つまり、分周器 24は、ソースシンクロナスクロックの周期の分周比倍の周 期を有する分周クロックを生成する。
[0024] PLL回路 28は、所定の周波数のサンプリングクロックを生成する。例えば、 PLL回 路 28は、ソースシンクロナスクロックと略同一周波数のサンプリングクロックを生成す る。当該周波数は、使用者力 PLL回路 28に予め設定してよい。
[0025] 可変遅延回路 30は、 PLL回路 28が出力するサンプリングクロックを遅延させて出 力する。また、位相比較部 32は、可変遅延回路 30が出力するサンプリングクロックの 位相と、分周器 24が出力する分周クロックの位相とを比較し、比較結果に基づいて 可変遅延回路 30における遅延量を制御する。
[0026] 例えば、マスタチャンネル 22及びスレーブチャンネル 23におけるサンプリングクロッ クのスキューを低減する場合、位相比較部 32は、サンプリングクロックと分周クロックと の位相差を低減するように、当該位相差に基づいて可変遅延回路 30における遅延 量を制御する。また、位相比較部 32は、サンプリングクロックが出力信号に対して有 するべき位相差に基づいて、サンプリングクロックと分周クロックとの位相差が当該位 相差と一致するように、可変遅延回路 30における遅延量を制御してもよい。このよう な制御により、出力信号を所望のタイミングでサンプリングすることができる。
[0027] サンプリング部 34は、分周器 24が出力する分周クロックに基づいて、対応する出力 信号をサンプリングする。本例においては、 PLL回路 28、可変遅延回路 30、及び位 相比較部 32が当該分周クロックに基づいてサンプリングクロックを生成し、サンプリン グ部 34は、可変遅延回路 30が出力するサンプリングクロックに応じて、出力信号を サンプリングする。本例においてサンプリング部 34は、サンプリングクロックに応じて 出力信号のデータを取り込むフリップフロップである。
[0028] 分配部 26は、分周器 24が出力する分周クロックを、コネクタ 36を介して接続される スレーブチャンネル 23に分配する。また、分配部 26は、分周クロックの波形を整形し て、スレーブチャンネル 23に分配してよい。コネクタ 36は、マスタチャンネル 22とスレ ーブチャンネル 23とを接続し、分周クロックをスレーブチャンネル 23に伝送する。
[0029] それぞれのスレーブチャンネル 23は、 PLL回路 28、可変遅延回路 30、位相比較 部 32、サンプリング部 34、及び複数のコネクタ（36— 1、 36— 2)を有する。 PLL回路 28、可変遅延回路 30、及びサンプリング部 34の動作は、マスタチャンネル 22の PL L回路 28、可変遅延回路 30、及びサンプリング部 34の動作と同一である。
[0030] コネクタ 36— 1は、上位のチャンネルのコネクタ 36と接続され、分周クロックを受け 取る。位相比較部 32は、コネクタ 36— 1を介して分周クロックを受け取り、当該分周ク ロックと、可変遅延回路 30が出力するサンプリングクロックとの位相差に基づいて、可 変遅延回路 30における遅延量を制御する。また、コネクタ 36— 2は、下位のチャンネ ルのコネクタ 36と接続され、分周クロックを下位のチャンネルに伝送する。 [0031] 本例におけるサンプリング回路 20によれば、ソースシンクロナスクロックを分周した 分周クロックをスレーブチャンネル 23に分配するので、低周波数のクロックをスレーブ チャンネル 23に分配することができる。このため、チャンネル間を接続する経路の周 波数帯域が低い場合であっても、クロックを分配することができる。また、それぞれの 位相比較部 32において分周クロックとサンプリングクロックを同期させている。このた め、ソースシンクロナスクロックに同期したサンプリングクロックを生成することができる
[0032] また、分周器 24における分周比は、チャンネル間を接続する経路の周波数帯域に 基づいて設定してよい。例えば、与えられるソースシンクロナスクロックの周波数を検 出し、ソースシンクロナスクロックを分周した分周クロックの周波数が、当該経路の周 波数帯域に適合するように、分周比を設定してよい。
[0033] 図 3は、マスタチャンネル 22の構成の他の例を示す図である。本例におけるマスタ チャンネル 22は、図 2において説明したマスタチャンネル 22の構成に加え、分周制 御部 40を更に有する。分周制御部 40は、分周器 24における分周比を設定する。
[0034] 例えば、分周制御部 40は、分周器 24が出力する分周クロックの周波数が、コネクタ 36が通過させることができる信号の周波数帯域内となるように、分周器 24における分 周比を設定する。この場合、分周制御部 40は、被試験デバイス 200が出力するソー スシンクロナスクロックの周波数、及びコネクタ 36の周波数帯域に基づいて、分周比 を設定する。分周制御部 40は、コネクタ 36の周波数帯域に関する情報が使用者か ら予め与えられる。また分周制御部 40は、ソースシンクロナスクロックの周波数に関 する情報を使用者力 予め与えられてよぐソースシンクロナスクロックの周波数を測 定してちよい。
[0035] 本例における分周制御部 40は、制御部 42、周波数測定部 44、及び特性格納部 4 6を有する。特性格納部 46は、コネクタ 36の周波数帯域を予め格納する。コネクタ 3 6の周波数帯域は、使用者により予め与えられてよい。
[0036] 周波数測定部 44は、ソースシンクロナスクロックの周波数を測定する。例えば、周 波数測定部 44は、入力される信号の周波数を測定する手段を有し、ソースシンクロ ナスクロックが分岐して入力される。制御部 42は、特性格納部 46が格納したコネクタ 36の周波数特性と、周波数測定部 44が測定したソースシンクロナスクロックの周波 数とに基づいて、分周器 24における分周比を制御する。
[0037] 例えば、分周器 24が出力する分周クロックの周波数は、ソースシンクロナスクロック の周波数を、分周器 24における分周比で除算した値となる。制御部 42は、当該分周 クロックの周波数が、コネクタ 36の周波数帯域内となるように、分周比を制御する。こ のような構成により、マスタチャンネル 22は、適切な周波数の分周クロックを生成する 分周比を設定することができる。制御部 42は、分周クロックの周波数が、コネクタ 36 の周波数帯域内で、且つ最大の周波数となるように、分周比を設定することが好まし い。
[0038] また、制御部 42は、直列に接続されたスレーブチャンネル 23の個数に更に基づい て、分周器 24における分周比を制御してよい。スレーブチャンネル 23が直列に接続 されている場合、分周クロックを伝送する伝送経路が長くなるので、当該伝送経路の 周波数帯域は狭くなる。これに対し、本例における制御部 42は、当該伝送経路の長 さに応じて分周クロックの周波数を制御するので、より適切な周波数の分周クロックを 生成することができる。この場合、制御部 42は、スレーブチャンネル 23の個数と、適 切な分周クロックの周波数との関係が予め与えられることが好ましい。
[0039] 図 4は、スレーブチャンネル 23の構成の他の例を示す図である。本例におけるスレ ーブチャンネル 23は、図 2において説明したスレーブチャンネル 23の構成に加え、 分配部 26を更に有する。分配部 26は、コネクタ 36— 1とコネクタ 36— 2との間に設け られ、分周クロックを次段のスレーブチャンネル 23に受け渡す。また、分配部 26は、 前段のチャンネル力も受け取った分周クロックの波形を整形して出力する。例えば、 分配部 26は、分周クロックの波形のなまりを補正し、また分周クロックに重畳されたノ ィズ成分を除去する。このような構成により、波形の劣化を低減した分周クロックを、 複数のスレーブチャンネル 23に順次受け渡すことができる。
[0040] 図 5は、試験装置 100を機能させるコンピュータ 500の構成の一例を示す図である 。本例において、コンピュータ 500は、試験装置 100を図 1から図 4において説明した ように機能させるプログラムを格納する。コンピュータ 500は、 CPU700と、 ROM70 2と、 RAM704と、通信インターフェース 706と、ハードディスクドライブ 710と、 FDド ライブ 712と、 CD— ROMドライブ 714とを備える。 CPU700は、 ROM702, RAM7 04、ハードディスクドライブ 710、フレキシブルディスク 720、及び Z又は CD— ROM 722に格納されたプログラムに基づいて動作する。
[0041] 例えば、試験装置 100を機能させるプログラムは、試験装置 100を、図 1から図 4に おいて説明したパターン発生器 10、波形成形器 12、タイミング発生器 14、サンプリ ング回路 20、及び判定器 16として機能させる。通信インターフェース 706は、例えば 試験装置 100と通信し、試験装置 100を制御する。
[0042] 格納装置の一例としてのハードディスクドライブ 710は、設定情報及び CPU700を 動作させるプログラムを格納する。 ROM702, RAM704,及び Z又はハードデイス クドライブ 710は、試験装置 100を図 1から図 4に関連して説明した試験装置 100とし て機能させるためのプログラムを格納する。また、当該プログラムは、フレキシブルデ イスク 720、 CD— ROM722等に格納されて!ヽてもよ!/ヽ。
[0043] FDドライブ 712はフレキシブルディスク 720からプログラムを読み取り CPU700に 提供する。 CD— ROMドライブ 714は CD— ROM722からプログラムを読み取り CP U700に提供する。
[0044] また、プログラムは記録媒体カゝら直接 RAMに読み出されて実行されても、一且ノヽ ードディスクドライブにインストールされた後に RAMに読み出されて実行されても良 い。更に、上記プログラムは単一の記録媒体に格納されても複数の記録媒体に格納 されても良い。また記録媒体に格納されるプログラムは、オペレーティングシステムと の共同によってそれぞれの機能を提供してもよい。例えば、プログラムは、機能の一 部または全部を行うことをオペレーティングシステムに依頼し、オペレーティングシス テム力もの応答に基づ 、て機能を提供するものであってもよ 、。
[0045] プログラムを格納する記録媒体としては、フレキシブルディスク、 CD— ROMの他に も、 DVD、 PD等の光学記録媒体、 MD等の光磁気記録媒体、テープ媒体、磁気記 録媒体、 ICカード、ミニチュア一カードなどの半導体メモリ等を用いることができる。又 、専用通信ネットワーク、インターネットに接続されたサーバシステムに設けたノヽード ディスクまたは RAM等の格納装置を記録媒体として使用してもよい。
[0046] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載 力 明らかである。
[0047] 以上から明らかなように、本発明によれば、ソースシンクロナスクロックを分周した分 周クロックをスレーブチャンネルに分配するので、低周波数のクロックをスレーブチヤ ンネルに分配することができる。このため、チャンネル間を接続する経路の周波数帯 域が低い場合であっても、高周波のソースシンクロナスクロック〖こ同期したクロックを 分配することができる。また、それぞれの位相比較部において分周クロックとサンプリ ングクロックを同期させている。このため、ソースシンクロナスクロックに同期したサン プリングクロックを生成することができる。
[0048] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。

Claims

請求の範囲
[1] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスのいずれかの出力ピンに対応して設けられ、対応する前記出 力ピンの出力信号をサンプリングするマスタチャンネルと、
前記マスタチャンネルとは異なる前記出力ピンに対応して設けられ、対応する前記 出力ピンの出力信号をサンプリングするスレーブチャンネルと
を備え、
前記マスタチャンネルは、
前記被試験デバイスが出力するソースシンクロナスクロックを分周した分周クロック を生成する分周器と、
前記分周クロックに基づいて、対応する前記出力信号をサンプリングするサンプリン グ部と、
前記分周クロックを、前記スレーブチャンネルに分配する分配部と
を有し、
前記スレーブチャンネルは、
前記マスタチャンネル力も受け取る前記分周クロックに基づいて、対応する前記出 力信号をサンプリングするサンプリング部を有する試験装置。
[2] 前記マスタチャンネルの前記サンプリング部は、前記分周クロックに応じて、対応す る前記出力信号をサンプリングする
請求項 1に記載の試験装置。
[3] 前記マスタチャンネルから前記スレーブチャンネルに、前記分周クロックを受け渡す コネクタと、
前記分周クロックの周波数力 前記コネクタが通過させることができる信号の周波数 帯域内となるように、前記分周器における分周比を設定する分周制御部と を更に備える請求項 1に記載の試験装置。
[4] 前記分周制御部は、
前記コネクタの前記周波数帯域を予め格納する特性格納部と、
前記ソースシンクロナスクロックの周波数を測定する周波数測定部と、 前記特性格納部が格納した前記周波数帯域と、前記周波数測定部が測定した前 記周波数とに基づいて、前記分周器における分周比を制御する制御部と を有する請求項 3に記載の試験装置。
[5] 直列に接続された複数の前記スレーブチャンネルを備え、
それぞれの前記スレーブチャンネルは、受け取った前記分周クロックを次段の前記 スレーブチャンネルに受け渡す分配部を有し、
前記マスタチャンネル及び前記スレーブチャンネルのそれぞれの前記分配部は、 受け取った分周クロックの波形を整形する
請求項 1に記載の試験装置。
[6] 直列に接続された複数の前記スレーブチャンネルを備え、
前記制御部は、直列に接続された前記スレーブチャンネルの個数に更に基づ 、て 、前記分周器における分周比を制御する
請求項 4に記載の試験装置。
[7] 被試験デバイスを試験する試験装置を機能させるプログラムであって、
前記試験装置を、
前記被試験デバイスのいずれかの出力ピンに対応して設けられ、対応する前記出 力ピンの出力信号をサンプリングするマスタチャンネルと、
前記マスタチャンネルとは異なる前記出力ピンに対応して設けられ、対応する前記 出力ピンの出力信号をサンプリングするスレーブチャンネルと
して機能させ、
前記マスタチャンネルを、
前記被試験デバイスが出力するソースシンクロナスクロックに基づいて、対応する前 記出力信号をサンプリングするサンプリング部と、
前記ソースシンクロナスクロックを分周した分周クロックを生成する分周器と、 前記分周クロックを、前記スレーブチャンネルに分配する分配部と
して機能させ、
前記スレーブチャンネルを、
前記マスタチャンネル力も受け取る前記分周クロックに基づいて、対応する前記出 力信号をサンプリングするサンプリング部として機能させるプログラム。
被試験デバイスを試験する試験装置を機能させるプログラムを格納した記録媒体 であって、
前記試験装置を、
前記被試験デバイスのいずれかの出力ピンに対応して設けられ、対応する前記出 力ピンの出力信号をサンプリングするマスタチャンネルと、
前記マスタチャンネルとは異なる前記出力ピンに対応して設けられ、対応する前記 出力ピンの出力信号をサンプリングするスレーブチャンネルと
して機能させ、
前記マスタチャンネルを、
前記被試験デバイスが出力するソースシンクロナスクロックに基づいて、対応する前 記出力信号をサンプリングするサンプリング部と、
前記ソースシンクロナスクロックを分周した分周クロックを生成する分周器と、 前記分周クロックを、前記スレーブチャンネルに分配する分配部と
して機能させ、
前記スレーブチャンネルを、
前記マスタチャンネル力も受け取る前記分周クロックに基づいて、対応する前記出 力信号をサンプリングするサンプリング部として機能させるプログラムを格納した記録 媒体。
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