CN102859880A - 用于信号转换器的源同步测试的装置和方法 - Google Patents

Abstract

本发明公开了在自动测试器（40）中，包括第一信号转换器（41），用于利用转换时钟信号（CLK）将信号从数字信号域转换到模拟信号域以获得模拟激励信号（STIM）；第一信号路径（42），用于将模拟激励信号（STIM）从第一信号转换器（41）转发到第二信号转换器（43），所述第二信号转换器被适配为将模拟激励信号（STIM）从模拟信号域转换回数字信号域；以及第二信号路径（44），用于将转换时钟信号（CLK）或由转换时钟信号得到的信号从第一信号转换器（41）转发到第二信号转换器（43），以使得响应于转换时钟信号（CLK）的时钟周期的模拟激励信号（STIM）经由第一信号路径（42）的传输延迟与所述时钟周期的转换时钟信号经由第二信号路径（44）的传输延迟之间的差值（Δt）在预定的容限范围内，从而使得模拟激励信号（STIM）与被转发的转换时钟信号（CLK）或者由该转换时钟信号得到的信号之间的相对抖动被保持为最小值。

Description

用于信号转换器的源同步测试的装置和方法

说明书

本发明的实施例涉及自动测试设备（ATE），并且更具体地涉及用于对例如模数转换器（ADC）或数模转换器（DAC）的信号转换器进行源同步自动测试的概念。

随着ADC或DAC的转换频率的提高，用生产规模量来评估这些信号转换器的性能的问题变得越来越困难。一个困难源自测试信号转换器的传统模式，这些传统模式在高频时往往反映的是作为待测试设备（DUT）的信号转换器和测试硬件的组合性能，而不是DUT自身的性能。

当在GHz（千兆赫兹）频率范围内测试高速的高性能ADC和DAC时，对传统ATE上的性能的限制因素越来越多地由激励和转换（采样）时钟信号中的抖动决定。抖动是周期性信号的时间波动，通常是相对于参考时钟源的时间波动。抖动可以用诸如连续脉冲的频率或周期性信号的相位之类的特性来观察。然而，就ATE的性能而言，一般的假设是限制效应是由转换时钟自身的抖动造成的。因此，很多的成本和研发精力通常被放在提供超低抖动时钟上，例如通过研发包括高精锁相环（PLL）结构的低抖动时钟发生器。

ATE系统通常利用所谓的任意波形发生器（AWG）作为用于测试诸如ADC或DAC之类的DUT的非常灵活的激励信号源。虽然其它实现方式也是可以构想的，但是一些AWG是利用诸如所谓的直接信号合成（DDS）之类的数字信号处理技术来合成波形。这里，任意2π周期的激励信号的周期的幅度值作为所谓的查找表（LUT）被存储在诸如只读存储器（ROM）之类的计算机存储器中。这样的好处是尽可能多的幅度值按尽可能好的幅度分辨率被存储。直接数字合成器利用所谓的相位累加器数值计算在转换时钟信号的每个时钟周期中的周期性信号的数字相位

并利用查找表确定相关联的数字幅度值。最后，由DAC根据数字幅度值生成模拟输出信号。所谓的调谐字构成相位累加器的相位增量

即，在时钟周期n中，相位累加器的相位

被增加相位增量

即

累加器的数字相位字由特定数目的位构成。每当相位累加器溢出时，周期性信号的整个周期被生成。因此，相位累加器的相位增量

和直接数字合成器的转换时钟频率f_CLK定义了由AWG或DDS生成的正弦模拟激励信号的输出频率f_STIM。即，AWG生成用于DUT的模拟激励信号所使用的数据通常是正弦波的理想等距离采样点，其中取决于相位增量，转换时钟频率f_CLK可以低于、等于或高于所生成的输出或激励频率f_STIM。但是，当转换时钟包含抖动时，样本被输出时具有相对于所希望的时间点的偏移。然而，当DUT利用稳定的采样时钟对AWG输出信号（激励信号）采样时，经采样的DUT输入信号看上去是经过相位调制的。在抖动是频率为f_J的正弦抖动的情况下，经采样的信号在其波谱中显示在频率f_STIM±m·f_J处和由n阶Bessel函数J_n(x)给定的幅度的旁瓣，其中x=π*T_jpp*f_STIM并且T_jpp表示正弦抖动的两个连续峰值之间的时间。

作为示例，图1示出了针对具有频率f_STIM=100MHz的所生成的符号波测试或激励信号的波谱，所述信号包含30ps（皮秒）正弦峰值到峰值抖动（f_J=2MHz）。由于相位调制深度很小，占主导的激励是决定信噪比（SNR）的在f_STIM±f_J处的第一旁瓣。其幅度可以从第一阶的Bessel函数J₁(x)得出，对于较小幅度x的情况，J₁(x)可以用J₁(x)≈x/2。因而，SNR可以被表示为

SNR[dB]=-20·log₁₀(πr/2·T_jpp·f_STIM)，                (1)

其中T_jpp是正弦抖动的两个连续峰值之间的时间。图2示出了稳定的f_STIM=100MHz ADC输入信号相对于被注入ADC的采样时钟中的正弦峰值到峰值抖动的用等式(1)表示的关系。因为针对当今最新水平的ADC（例如针对200Msps的16位ADC，Msps=每秒钟兆个样本）的指定SNR在70dBc的范围内，对于输入激励或测试信号与采样时钟之间的抖动的限制在2ps峰值到峰值的范围内。

在ATE中生成具有低于2ps峰值到峰值抖动的低抖动时钟是具有挑战性的。然而，将这种低抖动时钟分配到庞大且复杂的片上系统（SoC）ATE中的很多个时钟单元以及DUT中并保持如此低的抖动是更具有挑战性的。通常，当ADC或DAC要在测试SoC设备中被测试时，激励信号在混合信号信道中被生成，所述混合信号信道从利用PLL与广泛分布的主时钟同步的时钟板得到其AWG转换时钟。相比之下，被用作DUT ADC的转换时钟的时钟是利用独立定时发生器从数字信道中生成的，所述独立定时发生器的时钟来自于同样利用自己的PLL与主时钟同步的不同时钟板。这些传统的测试概念在图3A和图3B中被示出。

图3A示出了ATE系统30，该系统包括AWG 31、待测试的ADC 33和主时钟发生器35。一般来说，AWG 31包括生成模拟测试或激励信号的第一混合信号测试卡。第二测试卡或负载板包括待测试的ADC 33。通常，为DUT ADC 33提供时钟的数字信道37和包含AWG 31的测试卡基于由主时钟发生器35提供的公共参考时钟或主时钟分别生成它们自己的内部时钟信号。即，模拟激励信号例如通过直接信号合成在混合信号信道中被生成，所述混合信号信道从利用PLL 39与主时钟发生器35所提供的广泛分布的主时钟同步的第一时钟板得到其AWG转换时钟。然而，DUT33利用通过数字信道37提供的时钟对模拟激励信号进行采样。因而，AWG 31的转换时钟源自于第一时钟域，而DUT ADC 33的转换时钟源自于不同于第一时钟域的第二时钟域。由于数字信道37采用基于本地延迟线的位级别定时，所以第一和第二时钟域之间的一定量的高频抖动可能是难以避免的。因为抖动，激励设备31和待测试设备33不以源同步的方式进行操作。

在图3B中，数模转换器31和数字转换器（即，ADC 33）的角色被反转，这意味着在图3B中所图示的测试装置中，DAC 31是在基于通过数字信道47提供的主时钟35的内部转换时钟下工作的待测试设备（DUT）。同样，DUT DAC 31和ADC 33的转换时钟源自于物理上不同的时钟域，这两个时钟域分别利用不同的PLL由主时钟35得到转换时钟。

基于上述用于测试ADC和/或DAC的传统测试概念，本发明的目的在于提供一种改进的测试概念，能够减少甚至消除激励设备和DUT时钟之间的抖动。

这个目的通过根据权利要求1所述的自动测试器、根据权利要求11所述的自动测试系统和根据权利要求15所述的自动测试方法来实现。

如上所述，在测试混合信号设备中的信号转换器时，ATE中的信号转换器和DUT中的信号转换器总是形成其自己的针对抖动的时钟域，因为ATE和DAC在测试期间始终是成对出现的。包括DAC的AWG被用于测试ADC，并且数字转换器（即，ADC）被用于测试DAC。在到ADC和DAC的数字接口处的数据在建立和保持时间上具有一定的余量，所以它们不会受少量抖动的影响并且可以用抖动清除较差的测试器时钟来传送。而激励或测试信号和转换时钟之间的抖动是对于性能而言真正关键的。

本发明发现只有ADC转换时钟信号和由DAC提供的激励信号之间的相对抖动是实质性的。即，当考虑到相关抖动是激励信号与（用于采样或合成）激励信号的转换时钟信号之间的相对现象时，针对低抖动时钟的成本和研发投入可以被最小化。当混合信号信道向AWG提供利用内部采样或转换时钟信号的信号激励并且该内部采样或转换时钟信号或者该时钟信号的一部分或倍乘信号被直接转发给ADC时，如果信号激励和转换时钟信号两者具有从AWG到ADC的相同传输延迟，则两者之间的抖动是最小的。在本发明的上下文中直接转发是指在没有相对于模拟激励的（例如通过数字延迟元件进行的）任何定时格式化的情况下转发信号，这在通过数字信道转发信号时是常见的情况。在这种情况下，ADC看不到相对于常用采样时钟中所包含的外部参考可见的任意量的抖动。

除此之外，当AWG或DAC转换时钟信号和ADC转换时钟信号都是通过属于同一物理时钟域的公共时钟信号生成的并且其中由AWG或DAC转换时钟信号得到的激励信号和ADC转换时钟信号又都被直接转发给DUT ADC时，也可以实现低抖动。

本发明的实施例提供了一种包括第一信号转换器（AWG或DAC）的自动测试器，所述第一信号转换器用于利用转换时钟信号将信号从数字信号域转换到模拟信号域以得到模拟激励信号。此外，该自动测试器包括第一信号路径，用于将模拟激励信号从第一信号转换器转发到第二信号转换器（ADC或数字转换器），所述第二信号转换器被适配为将模拟激励信号从模拟信号域转换回数字信号域。自动测试器目前还包括第二信号路径，用于将转换时钟信号或者由转换时钟信号得到的信号从第一信号转换器转发到第二信号转换器，以使得响应于转换时钟信号的时钟周期的模拟激励信号经由第一信号路径的传输延迟与所述时钟周期的转换时钟信号经由第二信号路径的传输延迟之间的差值在预定的容限范围内，从而使得模拟激励信号与被转发的转换时钟信号或者由该转换时钟信号得到的信号之间的相对抖动被保持为最小值。

根据另一些实施例，一种ATE系统被提供，该系统包括第一信号转换器和第二信号转换器，所述第一信号转换器用于利用转换时钟信号将信号从数字信号域转换到模拟信号域以得到模拟激励信号，所述第二信号转换器被适配为将模拟激励信号从模拟信号域转换回数字信号域。该ATE系统包括在第一和第二信号转换器之间的第一信号路径以及第一和第二信号转换器之间的第二信号路径，所述第一信号路径用于将模拟激励信号从第一信号转换器转发到第二信号转换器（ADC或数字转换器），所述第二信号路径用于将转换时钟信号或者由转换时钟信号得到的信号从第一信号转换器转发到第二信号转换器。第一和/或第二信号路径被配置，以使得响应于转换时钟信号的时钟周期的模拟激励信号经由第一信号路径的传输延迟与所述时钟周期的转换时钟信号经由第二信号路径的传输延迟之间的差值在预定的容限范围内，从而使得模拟激励信号与被转发的转换时钟信号或者由该转换时钟信号得到的信号之间的相对抖动被保持为最小值。

根据另一些实施例，还提供了一种用于自动测试的方法和用于执行该方法的计算机程序。

根据实施例，经由第一信号路径的模拟激励信号的传输延迟与经由第二信号路径的转换时钟信号的传输延迟之间的差值Δt为

Δt≤(2·10^-dB／20)/(π·f_STIM)，                    (2)

其中dB是在激励信号频率f_STIM处的目标SNR。根据优选实施例，对于70dBc的目标SNR和f_STIM=100MHz，差值Δt小于2ps并且优选地小于1ps。作为附加或者选择，经由第一信号路径的模拟激励信号的传输延迟与经由第二信号路径的转换时钟信号的传输延迟之间的差值Δt小于抖动的周期时间的一半。这意味着经由第一信号路径和第二信号路径的传输延迟应当优选地为基本上是相同的。即，由第一信号路径（例如由物理路径长度和附加数字或模拟电路）引入的传输延迟也必须通过第二信号路径被引入到被转发的转换时钟信号中（在小于抖动的周期时间的一半的精度内）。

根据一些实施例，用于生成从转换时钟信号衍生出的另一信号的装置在第二信号路径中被预见。从转换时钟信号衍生出的另一信号可以是用于第二信号转换器的衍生时钟信号。用于生成衍生时钟信号的装置可以是如第一信号转换器之类的信号转换器，例如AWG或DAC。用于生成所述另一信号的装置和第一信号转换器两者用源自一个物理时钟域的转换时钟信号来提供时钟。即，第一信号转换器的时钟信号和用于生成所述另一信号的装置的时钟信号通过相同的时钟合成模块（例如PLL）被生成。模拟激励信号利用第一信号路径从第一信号转换器被转发到第二信号转换器。衍生时钟信号利用第二信号路径从用于生成信号的装置被转发到第二信号转换器，其中用于生成信号的装置属于与第一信号转换器相同的物理时钟域。因而，用于生成信号的装置和第一信号转换器可以位于同一混合信号测试卡上。

将用于混合信号测试的传统ATE体系结构变为利用被转发的转换时钟的创新的源同步体系结构看上去是有前景的。满足当今最新技术测试要求的成本和投入看上去比提供超低抖动中心时钟的方案要少得多，所述中心时钟需要在不增加抖动的情况下被分配在庞大且复杂的测试系统中。要在混合信号模块中提供用于被转发的转换时钟信号的至少一个附加弹簧针（pogo pin）的可能的麻烦对于如下产品而言似乎是合理的，所述产品的目标在于以有竞争力的价格水平又在高信道密度的限制下测试高速高性能转换器。这里弹簧针是在电子领域中用于建立两个印刷电路板之间的连接（通常是临时连接）的器件。弹簧针通常采用包含两个锋利的弹簧加载的针的细圆柱体的形式，弹簧针的每一端的尖头保证与两个电路接触，从而将两个电路连接起来。

本发明的实施例将在下面参考附图进行详细描述，在附图中：

图1示出了存在正弦抖动的情况下被采样激励信号的示例性波谱；

图2示出了存在正弦采样时钟抖动的情况下针对稳定输入信号的SNR的图形表示；

图3A示出了用于ADC测试的传统体系结构；

图3B示出了用于DAC测试的传统体系结构；

图4示出了根据本发明实施例的自动测试器的示意性框图；

图5示意性地示出了转换时钟信号的脉冲和所得到的激励信号随时间的变化；

图6A示出了根据本发明实施例的从第一信号转换器到第二信号转换器的第一信号路径中的第一电路和第二信号路径中的第二电路；

图6B示出了根据本发明实施例的用于DAC测试的源同步体系结构；

图7A示出了根据本发明实施例的用于ADC测试的源同步体系结构；

图7B示出了根据本发明另一实施例的用于DAC测试的源同步体系结构；

图7C示出了根据本发明另一实施例的用于ADC测试的源同步体系结构；以及

图8示出了当按给定延迟转发转换时钟信号时由于抖动累加所导致的信噪比。

图4示出了根据本发明实施例的自动测试器40的示意性框图。

自动测试器40包括第一信号转换器41，用于利用转换时钟信号CLK将信号从数字信号域转换到模拟信号域以得到模拟激励信号STIM。第一信号路径42被提供用于将模拟激励信号STIM从第一信号转换器41转发到第二信号转换器43，该第二信号转换器43被适配为将模拟激励信号STIM从模拟信号域转换回数字信号域。此外，第二信号路径44被提供用于将转换时钟信号CLK（或由转换时钟信号CLK得到的信号CLK’）从第一信号转换器41转发到第二信号转换器43，以使得响应于转换时钟信号CLK的时钟周期的模拟激励信号经由第一信号路径42的传输延迟与所述时钟周期的转换时钟信号经由第二信号路径44的传输延迟之间的差值Δt在预定的容限范围内，从而使得模拟激励信号STIM与被转发的转换时钟信号CLK（或者由该转换时钟信号得到的信号CLK’）之间的相对抖动被保持为最小值。

换言之，模拟激励信号STIM和被用于生成模拟激励信号（如在介绍部分中所描述的）的转换时钟信号CLK可以都从第一信号转换器41（可以包括AWG或DAC）被直接转发到第二信号转换器43（可以包括ADC或数字转换器）。因而，模拟激励信号STIM和转换时钟信号CLK（或CLK’）应当都经历了从第一到第二信号转换器的相同的传输延迟。即，被第一信号转换器41用于生成模拟激励信号STIM的时钟信号CLK被直接转发给第二信号转换器43，该第二信号转换器43被适配为利用被转发的时钟信号CLK（CLK’）将模拟激励信号STIM转换回数字域。根据环境，转换时钟信号CLK的频率f_CLK也可以在经由第二信号路径转发转换时钟信号CLK之前或期间被降低或提高。这在转换时钟频率f_CLK高于或低于激励频率f_STIM的情况下可能是必要的。在这种情况下，经修改的转换时钟信号CLK’到达第二信号转换器43。

经修改的转换时钟信号CLK’也可以由另一信号转换器（AWG或DAC）信道生成，所述另一信号转换器信道由与第一信号转换器41（AWG或DAC）相同的时钟域驱动。这意味着转换时钟信号CLK和经修改的转换时钟信号CLK’由同一测试卡上的相同时钟合成模块生成。将参考图6B和图7C对此进行说明。

根据本发明的实施例，信号路径42和44被配置以使得模拟激励信号STIM经由第一信号路径42的传输延迟和转换时钟信号CLK经由第二信号路径44的传输延迟之间的差值Δt小于抖动的周期时间。这将参考图5进行说明。

图5示意性地示出了转换时钟信号CLK的脉冲随时间的变化和所得到的（模拟）激励信号STIM随时间的变化。

如在介绍部分中所描述的，转换时钟信号CLK可以被用于生成DDS或AWG的数字相位字和激励信号STIM的相应的数字和模拟幅度值。因而，转换时钟信号CLK的每个时钟周期包括转换时钟信号CLK的时钟脉冲51。时钟周期的这个时钟脉冲51又进而导致模拟激励信号STIM的相应的幅度值53。由于分别在第二和第一信号路径44,42上的传输而引入的转换时钟信号CLK与模拟激励信号STIM之间的抖动不应当超过预定的容限范围，该容限范围在图5中用标号55表示。如上所述，预定的容限范围55可以小于转换时钟信号CLK的一个时钟周期T_cyc的持续时间，或者至少小于抖动的周期时间的一半。

根据另一实施例，模拟激励信号STIM经由第一信号路径42的传输延迟与转换时钟信号CLK经由第二信号路径44的传输延迟之间的关系是在0.999到1.001的范围内，这意味着两个传输延迟基本相等（例如，在小于抖动的周期时间的一半以内）。

根据实施例，第一和/或第二信号路径42,44是第一和第二信号转换器41,43之间的简单电缆连接。但是，第一和/或第二信号路径42,44也可以包括模拟和/或数字电路，例如用于提高或降低时钟频率f_CLK的倍频器或分频器。第一和/或第二信号路径42,44也可以包括模拟和/或数字滤波器，如图6A中所示。

图6A示意性地示出了用于对模拟激励信号STIM进行滤波的第一信号路径42中的第一滤波器61，所述模拟激励信号例如由任意波形发生器提供的信号。该第一滤波器61引起对激励信号STIM的第一时间延迟Δt_filt,1。第二信号路径44可以可选地包括用于对转换时钟信号CLK进行滤波的第二滤波器63（例如可以包括比第一滤波器61小的延迟）。因此，经滤波的模拟激励信号STIM的抖动可能落后于经滤波的或者未经滤波的转换时钟信号CLK的抖动。这在第一滤波器61的延迟接近抖动的调制周期的一半的情况下（假设抖动是至少近似周期性的）可能会产生问题。此外，应当注意转换时钟信号通常包括比模拟激励信号更高的频率，使得用于对模拟激励信号进行滤波的滤波器（例如，第一滤波器61）通常包括比用于对转换时钟信号进行滤波的（可选）滤波器更低的带宽和更高的延迟。

然而，已发现这种创新的概念还可应用于真实世界的环境中，即使滤波器（例如第一滤波器61）被用于对模拟激励信号进行滤波。这是缘于如下事实，即抖动的调制带宽通常（在很多真实系统中）是几兆赫兹级别的，使得抖动的调制周期通常大于1微秒，而第一滤波器的延迟通常（在很多技术应用中）远小于（例如至少小10倍或者小100倍）1微秒（或者更一般地是远小于抖动的调制周期）。例如，在一些实施例中，模拟激励信号和转换时钟信号的抖动边带可以包括不超过1MHz或者不超过3MHz的带宽，而第一滤波器的典型延迟可以是10ns或更小，在一些情况下甚至是1ns或更小。因此，重要的发现是通过从同一时钟信号衍生出模拟激励信号STIM和转换时钟信号CLK两者而实现有效抖动的减少的创新性概念可以被成功地使用，即使在存在用于对模拟激励信号STIM进行滤波的滤波器的情况下。因此，即使第一滤波器61包括延迟，如果第一滤波器的延迟远小于抖动周期时间，第二滤波器63可以被省略，使得测试安排可以用相对较低的成本来设计。

还发现如果第一滤波器的延迟时间是抖动调制周期时间的一半的量级，则第一滤波器将仅对抖动消除性能有非常不利的影响，因为经滤波的模拟激励信号STIM的抖动与经滤波或未经滤波的转换时钟信号CLK有180度的相位偏差，使得有效抖动将更大。

然而，在一些情况下，第一和第二滤波器的性能可以被适配。假设在第一和第二滤波器61,63之前和之后的信号路径42,44的传输延迟是相等的，第一和第二滤波器61,63可以在一些实施例中被分别配置为导致到相应的信号STIM,CLK的基本相同的时间延迟。即，如果第一滤波器61（可以是低通滤波器）对激励信号STIM引入时间延迟Δt_filt,1，则第二滤波器63（可以是全通滤波器）向时钟信号CLK引入相同的时间延迟，即Δt_filt,2=Δt_filt,1。标号61和63也可以被用于其它数字或模拟电路元件，例如缓冲器-放大器、倍频器和/或分频器。在任何情况下，包括电路元件61,63的信号路径42,44所引入的总体时间延迟可以被选择为基本相等。这样的实施例是有用的，即使在抖动的调制周期具有与第一滤波器的延迟时间相同的量级的情况下亦是如此，因为模拟激励信号STIM的抖动和转换时钟信号CLK的抖动之间的180度相位偏移（或者更一般的较大相位偏移）被避免了。

图6B示出了由通过与第一信号转换器41（AWG或DAC）相同的转换时钟信号CLK驱动的频率或时钟分频器63生成的修改后的转换时钟信号CLK’。转换时钟信号CLK经由时钟合成模块39（例如PLL）与主时钟发生器35所提供的广泛分布的主时钟相同步。作为回报，这意味着转换时钟信号CLK和经修改的转换时钟信号CLK’由同一测试卡上的相同时钟合成模块39生成。即，转换时钟信号CLK和经修改的转换时钟信号CLK’属于相同的时钟域。

当第一信号转换器41（AWG或DAC）输出具有定时偏移的样本并且DUT所包括的第二信号转换器（ADC或数字转换器）43利用相同的定时偏移对激励信号STIM进行采样时，将为正确的样本索引分配正确的样本值，因此正确的波形被重新构建。对于用数字转换器采样的DUT中的DAC输出信号而言是相同的情况。换言之，如果两侧的采样或转换时钟的抖动是相同的，则将不影响测试装置的性能。

这意味着与将中心时钟分配给AWG或数字转换器以及数字信道两者且数字信道进而生成用于DUT的采样时钟的传统ATE体系结构（如图3A和图3B所示）相比，可以期待来自混合信号模块的更高的性能，所述混合信号模块将AWG／DAC的采样或转换时钟转发给待测试ADC并且/或者将待测试DAC的被转发的采样或转换时钟用于数字转换器。根据本发明实施例（如图7A和图7B所示）的在测试装置中转发转换时钟信号的概念确保了激励设备41和ADC或数字转换器43的源同步操作，所述激励设备41和ADC或数字转换器43可以都分别作为待测试设备。

从图7A和图7B中可以看出，第一信号转换器41可以包括用于外部时钟信号CLK_ext的输入。在这种情况下，自动测试器可以被配置为利用锁相环（未示出）从外部时钟信号CLK_ext得到用于第一信号转换器41以及用于第二信号转换器43的转换时钟信号CLK。在另一种情况下，在第一信号转换器41的输入端的外部时钟信号CLK_ext可以从第一信号转换器41被路由到第二信号转换器43以确保激励信号STIM与在第一信号转换器41处用于生成激励信号STIM的外部时钟信号CLK_ext之间的相对抖动尽可能地小。这是尽可能迟地分出外部主时钟信号CLK_ext以得到低抖动的极端情况。

图7C示出了由通过与第一信号转换器41（AWG或DAC）相同的转换时钟信号CLK驱动的另一信号转换器71（AWG或DAC）生成的修改后的转换时钟信号CLK’。因而，另一信号转换器71是与第一信号转换器41（AWG或DAC）相同类型的。转换时钟信号CLK经由时钟合成模块39（例如PLL）与主时钟发生器35所提供的广泛分布的主时钟相同步。作为回报，这意味着转换时钟信号CLK和经修改的转换时钟信号CLK’由同一测试卡上的相同时钟合成模块39生成。即，转换时钟信号CLK和经修改的转换时钟信号CLK’属于相同的时钟域。

当然，根据本发明的所提出的体系结构的限制是测试或激励信号STIM与被转发的采样或转换时钟信号CLK之间的传输延迟差值Δt。当激励信号STIM与采样时钟CLK之间有相当大的延迟时，如下假设不再成立，该假设即以给定的定时偏移从第一信号转换器41得到输出的样本在其以相同的定时偏移被第二信号转换器43采样时被分配给正确的采样索引。很明显，延迟越大，在样本出现在ADC的输入端的时刻与进行采样的时钟信号CLK的相应边沿之间可能累积更多的抖动。

为了评估这个限制，进行了考虑到可能的延迟的仿真。图8中所示的仿真结果假设测试或激励信号频率f_STIM为100MHz，并且正弦抖动为30ps且抖动频率f_J为14MHz。可以看出，测试或激励信号STIM与被转发的采样时钟CLK之间的延迟不应当大于1ns以不超过70dBc的SNR的要求。然而，传输延迟相差1ns意味着用FR4（4级耐燃）PCB材料的0.15米的传输线长度。在这个范围内的信号路径长度匹配应该是很容易实现的。

将用于混合信号测试的ATE体系结构变为利用被转发的采样或转换时钟CLK的源同步体系结构的创新性提案看上去是有前景的。满足当今最新技术测试要求的成本和投入看上去比为传统测试装置提供低抖动主时钟的方案要少得多，所述主时钟需要在不增加抖动的情况下被分配给庞大且复杂的测试系统。在混合信号模块中提供用于被转发时钟信号的附加弹簧针的问题对于如下产品而言似乎是合理的，所述产品的目标在于以有竞争力的价格水平又在高信道密度的限制下测试高速高性能转换器。

虽然已参考自动测试装置对本发明的一些方面进行了描述，但是应当理解这些方面也作为对相应的测试方法的描述，以使得自动测试器的模块或元件也被理解为本发明的测试方法的相应步骤或者步骤的特征。因而，本发明的实施例还提供一种测试方法，该方法包括利用第一信号转换器41中的转换时钟信号CLK将信号从数字信号域转换到模拟信号域以得到模拟激励信号STIM；将模拟激励信号STIM经由第一信号路径42从第一信号转换器41转发到第二信号转换器43，所述第二信号转换器被适配为将模拟激励信号STIM从模拟信号域转换回数字信号域；以及将转换时钟信号CLK或由所述转换时钟信号得到的信号CLK’经由第一和所述第二信号转换器之间的第二信号路径44从第一信号转换器41转发到第二信号转换器43，以使得响应于转换时钟信号CLK的时钟周期的模拟激励信号经由第一信号路径的传输延迟与所述时钟周期的转换时钟信号经由第二信号路径的传输延迟之间的差值在预定的容限范围内，从而使得模拟激励信号（STIM）与被转发的转换时钟信号（CLK）或者由该转换时钟信号得到的信号之间的相对抖动被保持为最小值。

因此，已结合方法的步骤进行描述的方面也作为对相应装置的相应模块或细节或特征的描述。

根据情况，本发明的实施例可以用硬件或软件来实现。这种实现可以在可以与可编程计算机系统合作的数字存储介质上完成，尤其是具有电可读控制信号的磁盘、CD或DVD，使得相应的方法被执行。总地来说，本发明还包括具有存储在机器可读载体上的计算机程序代码的计算机程序产品，所述计算机程序代码用于当计算机程序产品在计算机或微控制器上运行时执行本发明的方法。换言之，本发明可以被实现为具有程序代码的计算机程序，所述程序代码用于当计算机程序在计算机或微控制器上运行时执行所述方法和测试。

Claims (17)

1.一种自动测试器（40），包括：

第一信号转换器（41），用于利用转换时钟信号（CLK）将信号从数字信号域转换到模拟信号域以获得模拟激励信号（STIM）；

第一信号路径（42），用于将所述模拟激励信号（STIM）从所述第一信号转换器（41）转发到第二信号转换器（43），所述第二信号转换器被适配为将所述模拟激励信号（STIM）从所述模拟信号域转换回所述数字信号域；以及

第二信号路径（44），用于将所述转换时钟信号（CLK）或由所述转换时钟信号得到的信号（CLK’）从所述第一信号转换器（41）转发到所述第二信号转换器（43），

以使得响应于所述转换时钟信号（CLK）的时钟周期的模拟激励信号（STIM）经由所述第一信号路径（42）的传输延迟与所述时钟周期的所述转换时钟信号经由所述第二信号路径（44）的传输延迟之间的差值（Δt）在预定的容限范围内。

2.根据权利要求1所述的混合信号测试器，其中所述模拟激励信号（STIM）经由所述第一信号路径（42）的传输延迟与所述转换时钟信号（CLK）经由所述第二信号路径（44）的传输延迟之间的差值（Δt）小于所述转换时钟信号（CLK）的一个时钟周期的持续时间（T_cyc）。

3.根据权利要求1或2所述的混合信号测试器，其中所述模拟激励信号（STIM）经由所述第一信号路径（42）的传输延迟与所述转换时钟信号（CLK）经由所述第二信号路径（44）的传输延迟之间的比值在0.999到1.001的范围内。

4.根据前述权利要求中的一个权利要求所述的混合信号测试器，其中所述模拟激励信号（STIM）经由所述第一信号路径（42）的传输延迟与所述转换时钟信号（CLK）经由所述第二信号路径（44）的传输延迟之间的差值（Δt）小于(2·10^-70dB／20)/(π·f_STIM)，其中f_STIM是所述模拟激励信号（STIM）的频率。

5.根据前述权利要求中的一个权利要求所述的混合信号测试器，还包括

用于生成由所述转换时钟信号（CLK）得到的另一时钟信号（CLK’）的装置（63;71），其中用于生成所述另一时钟信号（CLK’）的装置（63;71）和所述第一信号转换器都以所述转换时钟信号（CLK）为时钟，并且其中所述第二信号路径（44）被适配为将所述另一时钟信号（CLK’）转发给所述第二信号转换器（43）。

6.根据前述权利要求中的一个权利要求所述的混合信号测试器，其中所述第一信号路径（42）包括用于对所述模拟激励信号（STIM）滤波的第一滤波器（61），其中所述第一滤波器（61）造成对所述模拟激励信号的第一时间延迟（Δt_filt,1），并且其中所述第二信号路径（44）包括用于对所述转换时钟信号（CLK）滤波的第二滤波器（63），其中所述第二滤波器实质上造成对所述转换时钟信号的第一时间延迟。

7.根据权利要求6所述的混合信号测试器，其中所述第一滤波器（61）是低通滤波器并且其中所述第二滤波器（63）是全通滤波器。

8.根据前述权利要求中的一个权利要求所述的混合信号测试器，包括用于外部时钟信号（CLK_ext）的输入，其中所述混合信号测试器被配置为利用锁相环由所述外部时钟信号得到用于所述第一信号转换器（41）的所述转换时钟信号（CLK）。

9.根据前述权利要求中的一个权利要求所述的混合信号测试器，其中所述第一或第二信号路径（42;44）是模拟信道或混合信号信道。

10.根据前述权利要求中的一个权利要求所述的混合信号测试器，其中所述第一和第二信号路径（42;44）具有相等的路径长度。

11.根据前述权利要求中的一个权利要求所述的混合信号测试器，其中所述第一和所述第二信号路径（42;44）被配置为直接将所述模拟激励信号（STIM）和所述转换时钟信号（CLK）或由所述转换时钟信号得到的信号从所述第一信号转换器（41）转发到所述第二信号转换器（43）。

12.一种自动测试系统，包括：

第一信号转换器（41），用于利用转换时钟信号（CLK）将信号从数字信号域转换到模拟信号域以获得模拟激励信号（STIM）；

第二信号转换器（43），所述第二信号转换器被适配为将所述模拟激励信号（STIM）从所述模拟信号域转换回所述数字信号域；

在所述第一和所述第二信号转换器（41;43）之间的第一信号路径（42），用于将所述模拟激励信号（STIM）从所述第一信号转换器（41）转发到第二信号转换器（43）；以及

在所述第一和所述第二信号转换器（41;43）之间的第二信号路径（44），用于将所述转换时钟信号（CLK）或由所述转换时钟信号得到的信号（CLK’）从所述第一信号转换器（41）转发到所述第二信号转换器（43），

其中所述第一或所述第二信号路径（42;44）被配置以使得响应于所述转换时钟信号（CLK）的时钟周期的模拟激励信号经由所述第一信号路径（42）的传输延迟与所述时钟周期的所述转换时钟信号经由所述第二信号路径（44）的传输延迟之间的差值（Δt）在预定的容限范围内。

13.根据权利要求12所述的自动测试系统，其中所述第一信号转换器（41）包括数模转换器，该数模转换器用于在所述转换时钟信号（CLK）的每个时钟周期中将信号从所述数字域转换到所述模拟域以得到作为所述激励信号（STIM）的模拟正弦信号，并且其中所述第二信号转换器（43）包括模数转换器，该模数转换器用于在所述转换时钟信号（CLK）或由所述转换时钟信号得到的信号（CLK’）的每个时钟周期中将所述激励信号（STIM）从所述模拟域转换回所述数字域。

14.根据权利要求12或13中的一个权利要求所述的自动测试系统，其中所述第一信号转换器（41）是待测试设备。

15.根据权利要求12或13中的一个权利要求所述的自动测试系统，其中所述第二信号转换器（43）是待测试设备。

16.一种混合信号测试方法，该方法包括：

利用第一信号转换器（41）中的转换时钟信号（CLK）将信号从数字信号域转换到模拟信号域以得到模拟激励信号（STIM）；

将所述模拟激励信号（STIM）经由所述第一和第二信号转换器（41;43）之间的第一信号路径（42）从所述第一信号转换器（41）转发到第二信号转换器（43），所述第二信号转换器被适配为将所述模拟激励信号（STIM）从所述模拟信号域转换回所述数字信号域；以及

将所述转换时钟信号（CLK）或由所述转换时钟信号得到的信号（CLK’）经由所述第一和所述第二信号转换器（41;43）之间的第二信号路径从所述第一信号转换器（41）转发到所述第二信号转换器（43），

以使得响应于所述转换时钟信号的时钟周期的模拟激励信号经由所述第一信号路径的传输延迟与所述时钟周期的所述转换时钟信号经由所述第二信号路径的传输延迟之间的差值在预定的容限范围内。

17.一种计算机程序，用于当所述计算机程序在计算机或微控制器上运行时，执行根据权利要求16所述的方法。

Images