WO2006126324A1

WO2006126324A1 - 半導体装置および電源装置

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Publication number: WO2006126324A1
Application number: PCT/JP2006/304855
Authority: WO
Inventors: Hiroki Takeuchi
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-05-26
Filing date: 2006-03-13
Publication date: 2006-11-30
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Abstract

　電圧調整時には、セレクタ（２３）は外部から受けるデータ（Ｄ０１，Ｄ１）を電流調整部（２４）に出力する。電流調整部（２４）がデータ（Ｄ１）に応じて電流（Ｉ０１）を変化させることで電圧（ＶＯＵＴ）は変化する。電圧（ＶＯＵＴ）がある値に決定された際のデータ（Ｄ１）が記憶部（２２）に記憶されるデータ（Ｄ２）となる。通常動作時には、セレクタ（２３）は記憶部（２２）から出力されるデータ（Ｄ２）を電流調整部（２４）に与える。よって、通常動作時においても、電源回路（１）は高精度の電圧（ＶＯＵＴ）を出力することができる。したがって、高精度の電圧を出力することができる半導体装置、および、この半導体装置を備える電源装置を提供することが可能になる。

Description

明細書

半導体装置および電源装置

技術分野

[0001] 本発明は半導体装置、および、電源装置に関し、特に、電圧を安定して出力することが可能な半導体装置、および、この半導体装置を備える電源装置に関する。

背景技術

[0002] 安定した電圧を負荷に供給するための半導体装置として、レギユレータ等の電源 I C (Integrated Circuit)が広く知られて!/、る。製品ごとに特性のばらつき、すなわち出力電圧のばらつきが大きくなるのを防ぐため、製品出荷前に特性のばらつきを低減するための調整が行なわれる。

[0003] このような半導体装置では、出力電圧を調整するために、複数のヒューズを含むヒユーズ回路が一般的に設けられている。半導体ウェハの検査工程において、検査対象の半導体集積回路に含まれる複数のヒューズの一部または全部が切断される。対象のヒューズを切断して回路定数を変化させることにより、出力電圧の値が目標値に対して所定の範囲内に含まれるように調整することが可能になる。

[0004] 図 14は、従来の半導体装置において、ヒューズを含む回路の一例を示す図である。図 14を参照して、出力部 110は電圧 VOUTを外部に出力する。出力部 110は複数の抵抗 R100と、抵抗 R101と、抵抗 R102と、複数のヒューズ F100と、緩衝増幅器 B100とを含む。

[0005] ノード W100とノード W101との間には抵抗 R101と複数の抵抗 R100とが直列に接続される。また、ノード W101と接地ノードとの間には抵抗 R102と複数の抵抗 R100 が直列に接続される。複数のヒューズ F100は複数の抵抗 R100に対応してそれぞれ設けられ、対応する抵抗 R100に並列に接続される。緩衝増幅器 B100の入力端子はノード W101〖こ接続され、出力端子はノード W102に接続される。

[0006] 電圧 VOUTはノード W101における電圧に等しい。ノード W101における電圧は、ノード W100とノード W101との間の抵抗値およびノード W101と接地ノードとの間の抵抗値に依存する。複数のヒューズ F100のうちのいずれかを切断することで、これらの抵抗値を変化させることができる。よって、電圧 VOUTを変化させることができる。

[0007] ヒューズの切断はたとえばレーザ装置等を用いて行なわれる。ヒューズ切断後に電圧 VOUTが再度測定され、電圧 VOUTが目標電圧に対して所定の範囲内に収まつて！、るか否かが判定される。

[0008] 図 15は、従来の半導体装置において、ヒューズを含む回路の別の例を示す図である。図 15を参照して、出力部 120は基準電圧発生回路 121と、差動増幅回路 AMP と、複数の抵抗 R100と、抵抗 R101と、抵抗 R102と、複数のヒューズ F100とを含む。差動増幅回路 AMPの非反転入力端子には基準電圧発生回路 121が接続され、反転入力端子はノード W101に接続され、出力端子はノード W102に接続される。

[0009] ノード W102とノード W101との間には、抵抗 R101と複数の抵抗 R 100とが直列に接続される。また、ノード W101と接地ノードとの間には抵抗 R102と複数の抵抗 R10 0とが直列に接続される。複数のヒューズ F100は複数の抵抗 R100に対応してそれぞれ設けられ、対応する抵抗 R100に並列に接続される。

[0010] 電圧 VREFは基準電圧発生回路 121から出力される電圧である。電圧 VOUTは電圧 VREFとノード W101における電圧との差に応じて決定される。ノード W101における電圧を決定するために複数のヒューズ F100の中から切断すべきヒューズが選択され、レーザ装置等により選択されたヒューズが切断される。

[0011] 出力電圧をヒューズにより補正する回路の例として、たとえば特開平 9— 34562号公報 (特許文献 1)では、入力電圧と基準電圧との比較に基づ!、てヒューズ選択信号を出力するレベル比較回路と、ヒューズ選択信号に基づいて複数のヒューズの中から V、ずれかを選択しそのヒューズにヒューズ切断電流を流すヒューズ選択回路と、複数のヒューズの、ずれかが切断されたかに基づ、て入力電圧の補正値を選択しその補正値に基づいて入力電圧を補正する電圧調整回路とを備える電圧補正回路が開示される。

特許文献 1：特開平 9 - 34562号公報

発明の開示

発明が解決しょうとする課題

[0012] 出力電圧は目標値に対してずれが少な、ほど好ま、。換言すれば、出力電圧は高精度であることが求められる。ヒューズの切断により出力電圧を調整する場合の精度は、たとえば ± 1 %程度になる。しかし、出力電圧の精度をより高くする場合 (たとえば精度を ±0. 1 %にする場合）、従来のようなヒューズ切断による調整方法では以下のような問題が生じる。

[0013] ヒューズの切断の前に、半導体テスタ等の試験装置により出力電圧が測定され、測定結果と目標電圧との誤差が検出される。検出された誤差に基づいて、切断すべきヒューズが特定される。切断すべきヒューズの特定は、たとえば切断されるヒューズの本数に対する出力電圧の変化を示すデータに基づいて行なわれる。このデータは予め別の半導体集積回路により測定されたデータである。よって、データに基づいて選択したヒューズを切断しても、出力電圧が予測結果と異なる可能性がある。このため、出力電圧の精度をより高くすることができない。

[0014] また、製造プロセスのばらつきにより、同一のウェハ面内の位置に応じてヒューズ抵抗の抵抗値が異なる。よって、ヒューズを切断して出力電圧を調整しても、出力電圧の精度をより高くすることができない。

[0015] さらに、レーザ光によりヒューズを切断した場合、レーザ光が照射された部分にダメージが生じ得る。ダメージを受けた部分にはリーク電流が発生する可能性がある。リーク電流の影響を受けて、ヒューズ切断後の出力電圧の値が予測値に対して大きくずれる可能性がある。

[0016] さらに、ヒューズを切断したにも拘らず、出力電圧と目標値との差が大きいチップがウェハに多数存在する場合、たとえば作業員がチップ表面を観察してヒューズが切断されている力否かを調べる必要がある。しかし、作業員による確認方法は多くの時間および労力を要するためコスト上昇の要因となる。

[0017] 本発明の目的は、高精度の電圧を出力することができる半導体装置、および、この半導体装置を備える電源装置を提供することである。

課題を解決するための手段

[0018] 本発明は要約すれば、半導体装置であって、入出力される制御電流に応じて出力電圧を変化させる電圧出力部と、制御データに応じて制御電流の電流値を決定し、電圧出力部に対して制御電流を入出力する電流制御部と、設定データを不揮発的に内部に記憶可能に構成され、電圧調整時においては、入力される電圧調整データを制御データとして出力し、通常動作時においては、設定データを制御データとして出力する制御データ出力部とを備える。

[0019] 好ましくは、制御データは、出力電圧を第 1の割合で変化させるための第 1のデータと、出力電圧を第 1の割合よりも小さい第 2の割合で変化させるための第 2のデータとを含み、電流制御部は、第 1のデータに応じ、電圧出力部に対して制御電流を入出力する第 1の電流調整部と、第 2のデータに応じ、電圧出力部に対して制御電流を入出力する第 2の電流調整部とを含む。

[0020] より好ましくは、電圧出力部は、電源ノードと、制御電流が入出力される第 1のノードとの間に接続される第 1の抵抗と、第 1のノードと接地ノードとの間に接続される第 2の抵抗と、第 1のノードに入力端子が接続され、出力電圧を出力する第 2のノードに出力端子が接続される緩衝増幅器とを含む。

[0021] より好ましくは、電圧出力部は、基準電圧を発生する基準電圧発生回路と、基準電圧を非反転入力端子に受け、制御電流が入出力される第 1のノードに反転入力端子が接続され、出力電圧を出力する第 2のノードに出力端子が接続される差動増幅回路と、第 1のノードと第 2のノードとの間に接続される第 1の抵抗と、第 1のノードと接地ノードとの間に接続される第 2の抵抗とを含む。

[0022] より好ましくは、制御データ出力部は、外部から電圧調整データが入力される入力部と、設定データを不揮発的に記憶する記憶部と、電圧調整時と通常動作時とのいずれか一方を示す切替信号に応じ、電圧調整データと設定データとの!/ヽずれか一方を制御データとして選択する選択部とを含む。

[0023] さらに好ましくは、半導体装置は、選択部から受ける制御データを外部に出力するモニタデータ出力部をさらに備える。

[0024] さらに好ましくは、入力部は、通常動作時において、出力電圧が目標電圧になるように補正するための補正データを受け、電流制御部は、入力部を経由して与えられる補正データに応じ、電圧出力部に対して制御電流を入出力する第 3の電流調整部をさらに含む。

[0025] 本発明の他の局面に従うと、電源装置であって、半導体装置を備える。半導体装置は、入出力される制御電流に応じて出力電圧を変化させる電圧出力部と、制御データに応じて制御電流の電流値を決定し、電圧出力部に対して制御電流を入出力する電流制御部と、設定データを不揮発的に内部に記憶可能に構成され、電圧調整時においては、入力される電圧調整データを制御データとして出力し、通常動作時においては、設定データを制御データとして出力する制御データ出力部とを含む。

[0026] 好ましくは、制御データは、出力電圧を第 1の割合で変化させるための第 1のデータと、出力電圧を第 1の割合よりも小さい第 2の割合で変化させるための第 2のデータとを含み、電流制御部は、第 1のデータに応じ、電圧出力部に対して制御電流を入出力する第 1の電流調整部と、第 2のデータに応じ、電圧出力部に対して制御電流を入出力する第 2の電流調整部とを有する。

[0027] より好ましくは、電圧出力部は、電源ノードと、制御電流が入出力される第 1のノードとの間に接続される第 1の抵抗と、第 1のノードと接地ノードとの間に接続される第 2の抵抗と、第 1のノードに入力端子が接続され、出力電圧を出力する第 2のノードに出力端子が接続される緩衝増幅器とを有する。

[0028] より好ましくは、電圧出力部は、基準電圧を発生する基準電圧発生回路と、基準電圧を非反転入力端子に受け、制御電流が入出力される第 1のノードに反転入力端子が接続され、出力電圧を出力する第 2のノードに出力端子が接続される差動増幅回路と、第 1のノードと第 2のノードとの間に接続される第 1の抵抗と、第 1のノードと接地ノードとの間に接続される第 2の抵抗とを有する。

[0029] より好ましくは、制御データ出力部は、外部から電圧調整データが入力される入力部と、設定データを不揮発的に記憶する記憶部と、電圧調整時と通常動作時とのいずれか一方を示す切替信号に応じ、電圧調整データと設定データとの!/ヽずれか一方を制御データとして選択する選択部とを有する。

[0030] さらに好ましくは、半導体装置は、選択部から受ける制御データを外部に出力するモニタデータ出力部をさらに含む。

[0031] さらに好ましくは、入力部は、通常動作時において、出力電圧が目標電圧になるように補正するための補正データを受け、電流制御部は、入力部を経由して与えられる補正データに応じ、電圧出力部に対して制御電流を入出力する第 3の電流調整部をさらに有する。

発明の効果

[0032] 本発明の半導体装置および電源装置によれば、電圧調整時には入力される制御データに応じて出力電圧を変化させて出力電圧を目標値に設定するための制御データである最適データを記憶し、通常動作時にはこの最適データに応じた出力電圧を出力する。よって、本発明の半導体装置および電源装置によれば、通常動作時にぉ、て高精度の電圧を出力することができる。

図面の簡単な説明

[0033] [図 1]本発明の半導体装置を搭載する電源装置の適用例を示す図である。

[図 2]図 1の電源回路 1の構成を示すブロック図である。

[図 3]図 2に示す電源回路 1の構成をさらに詳細に示す図である。

[図 4]図 2に示す電源回路 1の構成をさらに詳細に示す別の図である。

[図 5]図 4の調整部 24Aおよび調整部 24Bの構成を示す図である。

[図 6]図 5の電流入力部 24A1の具体例を示す回路図である。

[図 7]図 5の電流出力部 24A2の構成を示す図である。

[図 8]図 5の電流ユニット C1の構成を示す図である。

[図 9]図 5の電流ユニット C2の構成を示す図である。

[図 10]実施の形態 2の半導体装置の構成を示す図である。

[図 11]図 10の電圧出力部 26Aの構成を示す図である。

[図 12]実施の形態 3の半導体装置の構成を示す図である。

[図 13]図 12の電流調整部 241の構成を示す図である。

[図 14]従来の半導体装置において、ヒューズを含む回路の一例を示す図である。

[図 15]従来の半導体装置において、ヒューズを含む回路の別の例を示す図である。符号の説明

[0034] 1, 1A, 1B 電源回路、 2 表示回路、 3 制御回路、 11 制御データ出力部、 21 インターフェース部、 22 記憶部、 22A, 22B データ保持部、 23 セレクタ、 24AD , 24BD 指示回路、 24, 241 電流調整部、 24A〜24C 調整部、 24A1, 24B1 電流入力部、 24A2, 24B2 電流出力部、 25 モニタデータ出力部、 25A, 25B データ変換部、 26, 26A 電圧出力部、 27, 121 基準電圧発生回路、 28, AMP 差動増幅回路、 31, RA, RB レジスタ、 100 電子機器、 110, 120 出力部、 B1, B100 緩衝増幅器、 CI, C2 電流ユニット、 CM1〜CM17 カレントミラー回路、 F 100 ヒューズ、 M1〜M21 Nチャネル MOSトランジスタ、 N0〜N25, WO, Wl, W100〜W102 ノード、 Q0〜Q7, Q10A〜Q17A, Q10B〜Q17B, Q21, Q22 PNPトランジスタ、 Q1A〜Q7A, Q1B〜Q7B, QUA, Q11B, Q12〜Q17, Q2 3〜Q28 NPN卜ランジスタ、 R0〜R7, R12〜R17, R21〜R23, R25, R26, RIO 0〜R102, R1A〜R7A, R1B〜R7B, R10A〜R17A, R10B〜R17B, RA1, R A2, RBI, RB2 抵抗、 SA, SB 切換回路、 T1〜T4 端子。

発明を実施するための最良の形態

[0035] 以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。

[0036] [実施の形態 1]

図 1は、本発明の半導体装置を搭載する電源装置の適用例を示す図である。図 1 を参照して、電子機器 100は、たとえば画像表示装置である。電子機器 100は、電圧 VINを受けて電圧 VOUTを出力する電源回路 1と、電圧 VOUTを受けて画像表示に必要な所定の処理を行なう表示回路 2と、電圧 VINを受け表示回路 2の動作を制御する制御回路 3とを含む。電圧 VINは電源電圧である。なお、電源回路 1は本発明の電源装置に相当する。

[0037] 電源回路 1は電圧 VINを受けると表示回路 2を駆動するための電圧 VOUTを出力する。電圧 VOUTは、たとえば表示回路 2に供給される電源電圧である。なお、電圧 VOUTは表示回路 2の機能を設定するための信号として入力されてもよい。たとえば電圧 VOUTは表示回路 2に表示される画像の色の階調を調整するための信号であつてもよい。

[0038] なお、図 1では電子機器 100の例として表示装置を示すが、本発明の半導体装置は一般的な電子機器に対して定電源を供給する装置として適用可能である。

[0039] 図 2は、図 1の電源回路 1の構成を示すブロック図である。図 2を参照して、電源回路 1は、制御データ出力部 11を含む。 [0040] 制御データ出力部 11は、端子 T1を介して外部からデータ D01を受けるためのインターフェース部 21と、データを不揮発的に記憶する記憶部 22と、セレクタ 23とを含む

[0041] インターフェース部 21は電圧 VOUTの調整時に受けるデータ D01に応じ、データ D1を出力する。後述するように、データ DO 1の変化に応じて電圧 VOUTは変化する。インターフェース部 21は、具体的には 3線式シリアルインターフェースや I2Cバスィンターフェース等のシリアルインターフェースである。インターフェース部 21は入力されるシリアルデータ（データ D01)をパラレルデータ（データ D1)に変換して出力する

[0042] 記憶部 22は、データ D2を不揮発的に記憶し、電源回路 1の通常動作時に、データ D2を出力する。データ D2はパラレルデータである。記憶部 22は具体的には電気的に書換えや消去が可能な EEPROM (Electrically Erasable and Program mable Read Only Memory)や複数のヒューズを含むヒューズ回路などである。なお、「通常動作」とは、図 1に示すように、電源回路 1が電子機器 100に実装された状態での電源回路 1の動作を意味する。

[0043] セレクタ 23は端子 T2を介して入力される信号 SWに応じてデータ D1とデータ D2とのいずれを出力するかを選択する。信号 SWが Hレベルの場合には、セレクタ 23はデータ D1を出力する。一方、信号 SWが Lレベルの場合にはセレクタ 23はデータ D2 を出力する。電圧調整時および通常動作時において、信号 SWのレベルはそれぞれ Hレベルおよび Lレベルである。

[0044] 電源回路 1は、さらに、セレクタ 23から出力されるデータ D1またはデータ D2に応じて、電流 101を出力する力電流 101を引き抜くかのいずれかを行なう電流調整部 24 と、セレクタ 23から出力されるデータを外部に出力するモニタデータ出力部 25と、電流 101の入出力に応じ、出力する電圧 VOUTを変化させる電圧出力部 26とを含む。

[0045] なお、電流調整部 24は本発明における電流制御部に相当する。データ D1またはデータ D2は本発明における制御データに相当する。電流 101は本発明の制御電流に相当する。

[0046] 電源回路 1の動作の概略を説明する。電圧調整時には、セレクタ 23は外部カも受けるデータ D01 (データ Dl)を電流調整部 24に出力する。電流調整部 24がデータ D1に応じて電流 101を変化させることで電圧 VOUTは変化する。電圧 VOUTがある値に決定された際のデータ D1がデータ D2として記憶部 22に記憶される。通常動作時には、セレクタ 23は記憶部 22から出力されるデータ D2を電流調整部 24に与える。よって、通常動作時においても、電源回路 1は高精度の電圧 VOUTを出力することができる。

[0047] 電源回路 1における電圧 VOUTの調整方法について説明する。電圧 VOUTの調整は、半導体ウェハでの検査工程において行なわれる。この場合、端子 T1〜T4の各々は回路内に設けられたパッドを示す。

[0048] まず、調整を行なう前の状態で電圧 VOUTが半導体テスタ（図示せず）により測定される。次に、半導体テスタは測定した電圧 VOUTの値と目標値との差に応じて、電圧 VOUTを調整するためのデータ D01を出力する。よって、インターフェース部 21 にデータ DO 1が入力される。

[0049] また、電圧 VOUTの調整時には、半導体テスタからセレクタ 23に Hレベルの信号 S Wが入力される。セレクタ 23は Hレベルの信号 SWに応じ、インターフェース部 21から受けるデータ D1を電流調整部 24に対して出力する。

[0050] 電流調整部 24はデータ D1に応じて電流 101を入力または出力する。データ D1が電圧 VOUTを昇圧するためのデータであれば電流調整部 24は電流 101を出力する。データ D1が電圧 VOUTを降圧するためのデータであれば電流調整部 24は電圧出力部 26から電流 101を受ける。

[0051] 電圧出力部 26は電流 101の入出力に応じて電圧 VOUTを変化させる。変化後の電圧 VOUTが目標電圧に対して所定の範囲内に達すると、そのときのデータ D1がデータ D2として記憶部 22に書込まれる。記憶部 22が EEPROMであればデータ D2 が電気的に書込まれる。記憶部 22がヒューズ回路であればレーザ光を用いてヒユーズを切断することによりデータ D2が書込まれる。

[0052] ウェハ状態での検査が終了すると、ウェハは多数のチップに分割され、各チップはノッケージに実装される。ノッケージへの実装の際に、端子 T1〜T4の各々はパッケージのピンにワイヤボンディングされる。このとき、端子 Τ2は接地電位が与えられるピンに接続される。よって完成品の状態で電源回路 1を動作させると、セレクタ 23に入力される信号 SWは常時、 Lレベルになる。

[0053] 電源回路 1の通常動作時、セレクタ 23は信号 SW力レベルであることに応じ、記憶部 22から受けるデータ D2を出力する。電流調整部 24はデータ D2に応じて電流 101 を入力または出力する。よって、通常動作時には、電圧出力部 26から高精度の電圧 VOUTが出力される。

[0054] なお、セレクタ 23から出力されるデータは、モニタデータ出力部 25を介して外部にデータ DOUTとして出力される。これにより、通常動作時でもデータ D2を参照することができる。なお、データ DOUTはシリアルデータである。

[0055] 図 3は、図 2に示す電源回路 1の構成をさらに詳細に示す図である。図 3を参照して

、図 2の記憶部 22、セレクタ 23、およびモニタデータ出力部 25の各ブロックの構成が示される。

[0056] 記憶部 22は、データ保持部 22A, 22Bを含む。データ保持部 22A, 22Bはデータ D21, D22をそれぞれ保持し、通常動作時にはデータ D21, D22をそれぞれ出力する。なお、インターフェース部 21から出力されるデータ D1はデータ D11およびデータ D12を含む。

[0057] データ D11は電圧 VOUTを目標値に大まかに近づけるためのデータである。データ D12はデータ D11により電圧 VOUTを目標値に近づけた後に、電圧 VOUTを微調整するためのデータである。データの変化分に対する電圧 VOUTの変化の割合は、データ D11よりもデータ D12のほうが小さい。なお、データ D21は電圧調整時に決定されたデータ Dl 1に等ヽ。またデータ D22は電圧調整時に決定されたデータ D12に等しい。

[0058] セレクタ 23はレジスタ RA, RBおよび切換回路 SA, SBを含む。レジスタ RA, RBはデータ Dl l, D12をそれぞれ一時的に格納するために設けられる。切換回路 SAは入力される信号 SWに応じ、レジスタ RAから出力されるデータ D11かデータ保持部 2 2Aから出力されるデータ D21かのいずれかを出力するよう切換わる。同様に、切換回路 SBは信号 SWに応じ、レジスタ RBから出力されるデータ D12かデータ保持部 2 2Bから出力されるデータ D22かのいずれかを出力するよう切換わる。 [0059] モニタデータ出力部 25は、入力されるパラレルデータをシリアルデータに変換して出力するデータ変換部 25A, 25Bを含む。データ Dl l, D12, D21, D22はいずれもパラレルデータである。データ変換部 25Aはデータ D11またはデータ D21をシリアルデータに変換し、変換後のデータとしてデータ DTAを出力する。データ変換部 25 Bはデータ D12またはデータ D22をシリアルデータに変換し、変換後のデータとしてデータ DTBを出力する。データ DTA, DTBはともにデータ DOUTに含まれるデータである。

[0060] 図 4は、図 2に示す電源回路 1の構成をさらに詳細に示す別の図である。図 4を参照して、電流調整部 24および電圧出力部 26の構成が示される。電流調整部 24は、調整部 24 A, 24Bを含む。

[0061] 調整部 24Aは入力されるデータ D11 (またはデータ D21)に応じて電流 IAを入出力する。調整部 24Bは入力されるデータ D12 (またはデータ D22)に応じて電流 IBを入出力する。調整部 24A, 24Bからそれぞれ電流 IA, IBが出力される場合には電流調整部 24から電流 IA, IBを合わせた電流 101が出力される。調整部 24A, 24Bにそれぞれ電流 IA, IBが入力される場合には、電流調整部 24に電流 IA, IBを合わせた電流 101が入力される。

[0062] 電圧出力部 26はノード WOとノード W1との間に接続される抵抗 RA1と、ノード W1と接地ノードとの間に接続される抵抗 RA2と、ノード W1に入力端子が接続され、端子 T4に出力端子が接続される緩衝増幅器 B1とを含む。電圧 VOUTはノード W1における電圧に等しい。よって、電圧 VOUTはノード WOにおける電圧 VIN、抵抗 RA1, RA2の抵抗値、および電流 101により決定される。抵抗 RA1, RA2の抵抗値をそれぞれ Rl, R2とすると、電圧 VOUTは、以下の式（1)〜（3)に従って表わされる。

[0063] VOUT= (R2ZRl +R2) XVIN士 AVN …ひ）

AVN= (R1 XR2) / (R1 +R2) X I01 - -- (2)

I01 =I1 X N - -- (3)

ここで、 Nは入力されるデータ D01により定まる 10進数の値である。 AVNは電圧変動幅を示す。 IIは電流 101の増減の単位となる電流値を示す。式（1)において、電流調整部 24が電流 101を出力する場合には、 ΔΥΝの符号は正となり、電流調整部 24が電流 101を受ける場合には AVNの符号は負となる。

[0064] 図 5は、図 4の調整部 24Αおよび調整部 24Βの構成を示す図である。図 5を参照して、調整部 24Αは、指示回路 24ADと、電流入力部 24A1と、電流出力部 24Α2とを含む。

[0065] 指示回路 24ADは入力されるデータ Dl 1 (またはデータ D21)に応じ、入力データに応じた電圧信号を電流入力部 24A1または電流出力部 24Α2に送る。電流入力部 24A1は指示回路 24AD力も信号を受けた場合に、ノード W1から電流 ΙΑを受ける。電流出力部 24Α2は指示回路 24AD力も信号を受けた場合に、電流 ΙΑをノード W1 に出力する。

[0066] データ D11は ηビット（ηは自然数）のデータである。電流入力部 24A1は指示回路 24AD力も入力される信号に応じ、電流 ΙΑを 0から— (2^η- 1) X IIまで、 IIずつ変化させる。同様に電流出力部 24Α2は指示回路 24AD力入力される信号に応じ、電流 ΙΑを 0から + (2^η- 1) X IIまで、 IIずつ変化させる。なお、以下では η= 7とする。

[0067] 調整部 24Βは、指示回路 24BDと、電流入力部 24B1と、電流出力部 24Β2とを含む。

[0068] 指示回路 24BDは入力されるデータ D12 (またはデータ D22)に応じ、入力データに応じた電圧信号を電流入力部 24B1または電流出力部 24B2に送る。電流入力部 24B1は指示回路 24BD力も信号を受けた場合に、ノード W1から電流 IBを受ける。電流出力部 24B2は指示回路 24BD力も信号を受けた場合に、電流 IBをノード W1 に出力する。

[0069] 電流入力部 24B1は、ノード W1から電流 IIを各々受ける複数の電流ユニット C1を含む。電流出力部 24B2は、ノード W1に電流 IIを各々出力する複数の電流ユニット C2を含む。電流ユニット CI, C2の個数は適切に定められる。

[0070] このように、調整部 24Bを構成することにより、制御データの値が Nである場合に、電流調整部 24は上述の式（ 3)で示す電流 101を電圧出力部 26に対して出力したり、電圧出力部 26から電流 101を引き抜いたりすることができる。

[0071] 図 6は、図 5の電流入力部 24A1の具体例を示す回路図である。図 6を参照して、電流入力部 24A1は、抵抗 R0〜R7および PNPトランジスタ Q0〜Q7を含む。 [0072] 抵抗 ROは一方の端子がノード WOに接続される。 PNPトランジスタ Q0は、ェミッタが抵抗 R0の他方の端子に接続され、ベースおよびコレクタがノード NOに接続される

。 PNPトランジスタ QOのコレクタからは電流 IIが出力される。

[0073] 抵抗 R1は一方の端子がノード WOに接続される。 PNPトランジスタ Q1はェミッタが抵抗 R1の他方の端子に接続され、ベースがノード NOに接続され、コレクタがノード N

1に接続される。

[0074] 同様に、抵抗 R2〜R7の各抵抗の一方の端子はノード WOに共通に接続される。 P NPトランジスタ Q2〜Q7のそれぞれのェミッタは抵抗 R2〜R7のそれぞれの他方の端子に接続される。 PNPトランジスタ Q2〜Q7のそれぞれのベースは、ノード NOに共通に接続される。 PNPトランジスタ Q2〜Q7のそれぞれのコレクタは、ノード N2〜 N7にそれぞれ接続される。

[0075] 抵抗 R0〜R7および PNPトランジスタ Q0〜Q7により、 7つの出力を有するカレントミラー回路が構成される。 PNPトランジスタ Qm (mは 1〜7の自然数）には 2^m— i x ilの電流が流れる。

[0076] 電流入力部 24A1は、さらに、各々が互いに同様の構成を有するカレントミラー回路 CM1〜CM7を含む。

[0077] カレントミラー回路 CM1は、 NPNトランジスタ QIA, Q1B、抵抗 RIA, R1Bおよび Nチャネル MOSトランジスタ M 1を含む。

[0078] NPNトランジスタ Q1Aはコレクタおよびベースがノード N1に接続される。 NPNトランジスタ Q1Bはコレクタがノード W1に接続されベースがノード N1に接続される。抵抗 R1Aは一方の端子が NPNトランジスタ Q1Aのェミッタに接続され、他方の端子が接地ノードに接続される。抵抗 R1Bは一方の端子が NPNトランジスタ Q1Bのェミッタに接続され、他方の端子が接地ノードに接続される。 Nチャネル MOSトランジスタ M 1はノード N1と接地ノードとの間に接続される。 Nチャネル MOSトランジスタのゲートは図 5の指示回路 24ADに接続される。

[0079] なお、カレントミラー回路 CM2の構成は、カレントミラー回路 CM1の構成に対し、 N PNトランジスタ QIA, Q1Bに代えて NPNトランジスタ Q2A, Q2Bとし、抵抗 RIA, R 1Bに代えて抵抗 R2A, R2Bとし、 Nチャネル MOSトランジスタ Mlに代えて Nチヤネル MOSトランジスタ M2とし、ノード N1に代えてノード N2としたものである。 NPNトランジスタ Q2A, Q2Bの電流能力は NPNトランジスタ QIA, Q1Bの電流能力の 2倍である。カレントミラー回路 CM2の他の部分の構成はカレントミラー回路 CM1と同様であるので以後の説明は繰返さない。

[0080] 同様に、カレントミラー回路 CM3の構成は、カレントミラー回路 CM1の構成に対し、 NPNトランジスタ QIA, Q1Bに代えて NPNトランジスタ Q3A, Q3Bとし、抵抗 R1 A, R1Bに代えて抵抗 R3A, R3Bとし、 Nチャネル MOSトランジスタ Mlに代えて N チャネル MOSトランジスタ M3とし、ノード N1に代えてノード N3としたものである。 N PNトランジスタ Q3A, Q3Bの電流能力は NPNトランジスタ QIA, Q1Bの電流能力の 4倍である。カレントミラー回路 CM3の他の部分の構成はカレントミラー回路 CM1 と同様であるので以後の説明は繰返さない。

[0081] 同様に、カレントミラー回路 CM7の構成は、カレントミラー回路 CM1の構成に対し NPNトランジスタ QIA, Q1Bに代えて NPNトランジスタ Q7A, Q7Bとし、抵抗 R1A , R1Bに代えて抵抗 R7A, R7Bとし、 Nチャネル MOSトランジスタ Mlに代えて Nチャネル MOSトランジスタ M7とし、ノード N1に代えてノード N7としたものである。 NPN トランジスタ Q7A, Q7Bの電流能力は NPNトランジスタ QIA, Q1Bの電流能力の 6 4倍である。カレントミラー回路 CM7の他の部分の構成はカレントミラー回路 CM1と同様であるので以後の説明は繰返さない。

[0082] カレントミラー回路 CM1の動作について説明する。なお、カレントミラー回路 CM2 〜CM7の各々の動作は、カレントミラー回路 CM1の動作と同様であるので以後の説明は繰返さない。

[0083] Nチャネル MOSトランジスタ Mlは「0」のデータに応じた電圧がゲートに印加されると非導通となり、「1」のデータに応じた電圧がゲートに印加されると導通する。 Nチヤネル MOSトランジスタ Mlが非導通の場合には、 NPNトランジスタ Q1Aが動作する。この場合、 PNPトランジスタ Q1は電流 IIを出力し、 NPNトランジスタ Q1Aは PNPトランジスタ Q1から電流 IIを受ける。 NPNトランジスタ Q1Aに電流 IIが流れることに応じ、 NPNトランジスタ Q1Bにも電流 IIが流れる。よって、ノード W1から NPNトランジスタ Q 1 Bに向けて電流 11が流れる。 [0084] Nチャネル MOSトランジスタ Mlが導通した場合には、ノード N1の電位が接地電位に等しくなるので NPNトランジスタ Ql Aは動作しない。 NPNトランジスタ Q1Aに電流 IIが流れないので、 NPNトランジスタ Q1Bは動作しない。よって、ノード W1から N PNトランジスタ Q 1 Bに向けて電流は流れな!/、。

[0085] 図 7は、図 5の電流出力部 24A2の構成を示す図である。図 7を参照して、電流出力部 24A2は、 NPNトランジスタ Q11A, Q11B, Q12〜Q17、抵抗 R11A, 11B, R 12〜R17、および Nチャネル MOSトランジスタ Ml 1〜M17を含む。

[0086] NPNトランジスタ Q11Aはコレクタおよびベースがノード N10に接続される。 NPNトランジスタ Ql 1Bはコレクタ力ード Nl 1に接続され、ベースがノード N10に接続される。抵抗 R11Aは NPNトランジスタ Q11Aのェミッタと接地ノードとの間に接続される。抵抗 R11Bは NPNトランジスタ Q11Bのェミッタと接地ノードとの間に接続される。

[0087] 同様に、 NPNトランジスタ Q2〜Q7のそれぞれのコレクタは、ノード N12〜N17にそれぞれ接続される。 NPNトランジスタ Q12〜Q17のそれぞれのベースは、ノード N 10に共通に接続される。 NPNトランジスタ Q 12〜Q 17のそれぞれのェミッタは抵抗 R12〜抵抗 R17のそれぞれの一方の端子に接続される。抵抗 R12〜抵抗 R17の各々は他方の端子が接地ノードに接続される。

[0088] 図 6に示す電流入力部 24A1と同様に、 NPNトランジスタ Q 11 A, Q11B, Q12〜 Q17および抵抗 R11A, 11B, R12〜R17により、 7つの出力を有するカレントミラー回路が構成される。 NPNトランジスタ Q11Bに流れる電流は IIである。 NPNトランジスタ Qlm (mは 2〜7の自然数）には 2^m— ¹ X IIの電流が流れる。

[0089] NPNトランジスタ Q11B, Q12〜Q17のそれぞれのコレクタと接地ノードとの間に N チャネル MOSトランジスタ M 11〜M 17が接続される。 Nチャネル MOSトランジスタ M11〜M17の各ゲートは図 5の指示回路 24BDに接続される。

[0090] 電流出力部 24A2は、さらに、各々が互いに同様の構成を有するカレントミラー回路 CM11〜CM17を含む。

[0091] カレントミラー回路 CM11は、 PNPトランジスタ Q10A, Q10B、抵抗 R10A, R10B を含む。 PNPトランジスタ Q10Aはコレクタおよびベース力ード Ni lに接続される。 PNPトランジスタ Q10Bはコレクタがノード W0に接続されベースがノード Nl 1に接続される。抵抗 RIOAは PNPトランジスタ QIOAのェミッタとノード WOとの間に接続される。抵抗 R1Bは PNPトランジスタ Q10Bのェミッタとノード WOとの間に接続される。

[0092] カレントミラー回路 CM12の構成はカレントミラー回路 CM11の構成に対し、 PNPトランジスタ Q10A, Q10Bに代えて PNPトランジスタ Q12A, Q12Bとし、抵抗 R10A , R10Bに代えて抵抗 R12A, R12Bとし、ノード Ni lに代えてノード N12としたものである。なお、 PNPトランジスタ Q12A, Q12Bの電流能力は PNPトランジスタ Q11A , Q11Bの 2倍である。カレントミラー回路 CM12の他の部分の構成はカレントミラー回路 CM11と同様であるので以後の説明は繰返さない。

[0093] 同様に、カレントミラー回路 CM13の構成はカレントミラー回路 CM11の構成に対し、 PNPトランジスタ Q10A, Q10Bに代えて PNPトランジスタ Q13A, Q13Bとし、抵抗 R10A, R10Bに代えて抵抗 R13A, R13Bとし、ノード Ni lに代えてノード N13としたものである。なお、 PNPトランジスタ Q13A, Q13Bの電流能力は PNPトランジスタ Q11A, Q11Bの 4倍である。カレントミラー回路 CM13の他の部分の構成はカレントミラー回路 CM11と同様であるので以後の説明は繰返さない。

[0094] 同様に、カレントミラー回路 CM17の構成はカレントミラー回路 CM11の構成に対し、 PNPトランジスタ Q10A, Q10Bに代えて PNPトランジスタ Q17A, Q17Bとし、抵抗 R10A, R10Bに代えて抵抗 R17A, R17Bとし、ノード Ni lに代えてノード N17としたものである。なお、 PNPトランジスタ Q17A, Q17Bの電流能力は PNPトランジスタ Q11A, Q11Bの 64倍である。カレントミラー回路 CM17の他の部分の構成はカレントミラー回路 CM11と同様であるので以後の説明は繰返さない。

[0095] Nチャネル MOSトランジスタ Mi lは「0」のデータに応じた電圧がゲートに印加されると非導通となり、「1」のデータに応じた電圧がゲートに印加されると導通する。カレントミラー回路 CM11は Nチャネル MOSトランジスタ Mi lが非導通であればノード W 0に電流 101を出力する。カレントミラー回路 CM11は Nチャネル MOSトランジスタ M 11が導通してヽれば、 NPNトランジスタ Ql 1Bが動作しな!、ので電流 101を出力しない。なお。カレントミラー回路 CM12〜CM17の各々の動作はカレントミラー回路 CM 11の動作と同様であるので以後の説明は繰返さな、。

[0096] 図 8は、図 5の電流ユニット C1の構成を示す図である。図 8を参照して、電流ュ-ット CIは、抵抗 R21, R22と PNPトランジスタ Q21, Q22とを含む。抵抗 R21は一方の端子がノード W0に接続される。 PNPトランジスタ Q21はェミッタが抵抗 R21の他方の端子に接続され、ベースおよびコレクタがノード N21に接続される。抵抗 R22は一方の端子がノード W0に接続される。 PNPトランジスタ Q22はェミッタが抵抗 R22の他方の端子に接続され、ベースがノード N21に接続され、コレクタがノード N25に接続される。 PNPトランジスタ Q22のコレクタからは電流 IIが出力される。

[0097] 電流ユニット C1は、さらに、抵抗 R23と、 NPNトランジスタ Q23, Q24とを含む。抵抗 R23はノード W0とノード N22との間に接続される。 NPNトランジスタ Q23はコレクタおよびベースがノード N22に接続され、ェミッタがノード N23に接続される。 NPNトランジスタ Q24はコレクタがノード N21に接続され、ベースがノード N22に接続され、ェミッタがノード N 24に接続される。

[0098] 電流ユニット C1は、さらに、 NPNトランジスタ Q25, Q26と、抵抗 R25, R26とを含む。 NPNトランジスタ Q25はコレクタがノード N23に接続され、ベースがノード N24に接続され、ェミッタが抵抗 R25の一方の端子に接続される。 NPNトランジスタ Q26はコレクタがノード N 24に接続され、ベースがノード N23に接続され、ェミッタが抵抗 R2 6の一方の端子に接続される。抵抗 R25, R26は各々の他方の端子が接地ノードに接続される。

[0099] 電流ユニット C1は、さらに、 NPNトランジスタ Q27, Q28を含む。 NPNトランジスタ Q27はコレクタおよびベースがノード N25に共通に接続され、ェミッタが接地ノードに接続される。 NPNトランジスタ Q28はコレクタがノード W1に接続され、ベースがノード N25に接続され、ェミッタが接地ノードに接続される。

[0100] 電流ユニット C1は、さらに、ノード N23と接地ノードとの間に接続され、ゲートに「1」のデータに応じた電圧を受けて導通し、「0」のデータに応じた電圧を受けると非導通になる Nチャネル MOSトランジスタ M21を含む。 Nチャネル MOSトランジスタ M21 のゲートは図 5に示す指示回路 24BDに接続される。

[0101] NPNトランジスタ Q26の電流供給能力は NPNトランジスタ Q25の電流供給能力の 5倍である。抵抗 R26の抵抗値を Rbiasとすると、電流 IIは以下の式 (4)のように示される。 [0102] Il =VTln5/Rbias · '· (4)

ここで VTは熱電圧を示す。

[0103] 電流ユニット C1の動作は、図 5、図 6に示すカレントミラー回路 CM1〜CM17の各々の動作と同様である。すなわち Nチャネル MOSトランジスタ M21の非導通時には電流ユニット C1はノード W1から電流 IIを受ける。一方、 Nチャネル MOSトランジスタ M21の導通時には NPNトランジスタ Q25がオフするのでノード W1から電流ユニット C1に電流 IIは流れない。

[0104] 図 9は、図 5の電流ユニット C2の構成を示す図である。図 9を参照して、電流ュニット C2は PNPトランジスタ Q22のコレクタがノード W1に接続される点、および、 PNPトランジスタ Q27, Q28を含まない点で図 8の電流ユニット C1と異なるが他の部分の構成は同様であるので以後の説明は繰返さない。電流ユニット C2は Nチャネル MOSトランジスタ M21の非導通時にはノード W1に電流 IIを出力し、 Nチャネル MOSトランジスタ M 21の導通時には電流 11を出力しない。

[0105] 電源回路 1は電流 101を電流 IIずつ変化させることで電圧 VOUTを目標値に対して ± 1Z2 AVNの範囲内に調整することができる。たとえば目標値が 15Vであり、 Δ VNが 5mVであるとする。電源回路 1は調整前の電圧 VOUTが 15 V + 4mVであれば電圧 VOUTを Δ VNだけ下げることが可能である。よって調整後の電圧は 15V— 0. lmVとなる。すなわち電圧 VOUTは目標値に対して ± 1Z2 AVNの範囲内に調整される。

[0106] 以上のように実施の形態 1によれば入力データに応じて出力部に供給する電流を調整して出力電圧を調整し、最適なデータを記憶させることにより高精度に調整された電圧を常時出力することができる。

[0107] [実施の形態 2]

図 10は、実施の形態 2の半導体装置の構成を示す図である。図 10を参照して、電源回路 1Aは電圧出力部 26に代えて電圧出力部 26Αを含む点において図 2の電源回路 1と異なる。電源回路 1Aの他の部分の構成は電源回路 1の対応する部分の構成と同様であるので、以後の説明は繰返さない。

[0108] 図 11は、図 10の電圧出力部 26Αの構成を示す図である。図 11を参照して、電圧出力部 26Aは基準電圧である電圧 VREFを出力する基準電圧発生回路 27と、差動増幅回路 28と、抵抗 RBI, RB2とを含む。差動増幅回路 28は非反転入力端子に基準電圧を受け、反転入力端子はノード W1に接続される。差動増幅回路 28の出力端子は端子 T4に接続される。抵抗 RB1は端子 T4とノード W1との間に接続される。抵抗 RB2はノード W1と接地ノードとの間に直列に接続される。

[0109] 実施の形態 2において電圧 VOUTは、以下の式（5)〜（7)で表わされる。

VOUT= (R1 +R2) /R2 XVREF+ AVN · '· (5)

AVN=R1 X N X I01 · '· (6)

または AVN=— R2 X N X I01 - -- (7)

式 (6)に示す Δ VNは電流調整部 24から電流 101が出力される場合の電圧変動幅である。式（7)に示す AVNは電流調整部 24に電流 101が入力される場合の電圧変動幅である。

[0110] 図 4に示すように、実施の形態 1において電圧出力部 26は抵抗 RA1, RA2および緩衝増幅器 B1とにより構成される。実施の形態 1では電圧出力部の構成が簡単であるという利点が得られる。しかしながら、実施の形態 1では電圧 VINが変動すると電圧 VOUTも変動する。

[0111] 図 11に示すように電圧出力部 26Αは差動増幅回路 28を含む。よって電圧 VINが変動したとしても電圧 VOUTは変動しに《なるので電圧 VOUTを安定させることが可會になる。

[0112] 以上のように、実施の形態 2によれば出力部に差動増幅回路を設けることによって出力電圧を安定させることが可能になる。

[0113] [実施の形態 3]

図 12は、実施の形態 3の半導体装置の構成を示す図である。図 12を参照して、電源回路 1Bはインターフェース部 21から出力されるデータを一時的に格納するレジスタ 31をさらに含む点において図 2の電源回路 1と異なる。また、電源回路 1Bは電流調整部 24に代えて電流調整部 241を含む点において電源回路 1と異なる。電源回路 1Bの他の部分の構成は電源回路 1と同様であるので、以後の説明は繰返さない。

[0114] レジスタ 31は、信号 SW力レベルである状態、すなわち通常動作時においてインターフェース部 21から受けるデータを一時的に格納する。よって、外部から電源回路 1Bにデータを一度与えれば、そのデータは電圧 VINが供給されている間、レジスタ 31に保持される。なおレジスタ 31に格納されたデータ DTCは電流調整部 241に送られる。

[0115] 実施の形態 1、実施の形態 2では半導体チップ力パッケージに実装されると、セレクタ 23により、電流調整部 24には記憶部 22からデータ D2が送られる。よって、長期間の使用によって電圧 VOUTの精度が下がった場合、実施の形態 1および実施の形態 2では電圧 VOUTを調整することができない。これに対し、実施の形態 3では通常動作時においても入力されるデータ D01 (補正データ）に応じて電圧 VOUTを調整し、電圧 VOUTを目標電圧に設定することができる。なお、データ D01は、たとえば図 1における制御回路 3やメモリ等力送られる。

[0116] 図 13は、図 12の電流調整部 241の構成を示す図である。図 12を参照して、電流調整部 241は調整部 24Cをさらに含む点において図 4の電流調整部 24と異なる力他の部分の構成は同様であるので以後の説明は繰返さない。

[0117] 調整部 24Cはインターフェース部 21からレジスタ 31を介して受けるデータ DTCに応じて電流 ICを入出力する。電流 101は電流 IA, IB, ICを合わせた電流となる。なお、調整部 24Cの構成は調整部 24Bの構成と同様であるので、以後の説明は繰返さない。

[0118] 以上のように、実施の形態 3によればインターフェース部に入力されるデータを電流調整部に送ることにより通常動作時において出力電圧を調整することが可能になる。

[0119] 今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

Claims

請求の範囲

[1] 入出力される制御電流 (101)に応じて出力電圧 (VOUT)を変化させる電圧出力部（26)と、

制御データ (Dl, D2)に応じて前記制御電流 (101)の電流値を決定し、前記電圧出力部（26)に対して前記制御電流 (101)を入出力する電流制御部（24)と、設定データ (D2)を不揮発的に内部に記憶可能に構成され、電圧調整時においては、入力される電圧調整データ (D01)を前記制御データ (D1)として出力し、通常動作時においては、前記設定データ（D2)を前記制御データ (D2)として出力する制御データ出力部（11)とを備える、半導体装置。

[2] 前記制御データ (Dl, D2)は、

前記出力電圧 (VOUT)を第 1の割合で変化させるための第 1のデータ (D 11 , D2 1)と、

前記出力電圧 (VOUT)を第 1の割合よりも小さい第 2の割合で変化させるための第 2のデータ（D12, D22)とを含み、

前記電流制御部（24)は、

前記第 1のデータ (Dl l, D21)に応じ、前記電圧出力部（26)に対して前記制御電流 (IA)を入出力する第 1の電流調整部（24A)と、

前記第 2のデータ (D12, D22)に応じ、前記電圧出力部（26)に対して前記制御電流 (IB)を入出力する第 2の電流調整部（24B)とを含む、請求項 1に記載の半導体装置。

[3] 前記電圧出力部（26)は、

電源ノード (W0)と、前記制御電流 (101)が入出力される第 1のノード (W1)との間に接続される第 1の抵抗 (RA1)と、

前記第 1のノード (W1)と接地ノードとの間に接続される第 2の抵抗 (RA2)と、前記第 1のノード (W1)に入力端子が接続され、前記出力電圧を出力する第 2のノード (T4)に出力端子が接続される緩衝増幅器 (B1)とを含む、請求項 2に記載の半導体装置。

[4] 前記電圧出力部（26)は、基準電圧 (VREF)を発生する基準電圧発生回路（27)と、

前記基準電圧 (VREF)を非反転入力端子に受け、前記制御電流が入出力される第 1のノード (W1)に反転入力端子が接続され、前記出力電圧を出力する第 2のノード (T4)に出力端子が接続される差動増幅回路 (28)と、

前記第 1のノード (W1)と前記第 2のノード (T4)との間に接続される第 1の抵抗 (RB 1)と、

前記第 1のノード (W1)と接地ノードとの間に接続される第 2の抵抗 (RB2)とを含む

、請求項 2に記載の半導体装置。

[5] 前記制御データ出力部（11)は、

外部から前記電圧調整データ (D01)が入力される入力部（21)と、

前記設定データ (D2)を不揮発的に記憶する記憶部（22)と、

前記電圧調整時と前記通常動作時との!/ヽずれか一方を示す切替信号 (SW)に応じ、前記電圧調整データ (D01)と前記設定データ (D2)との、ずれか一方を前記制御データ（Dl, D2)として選択する選択部（23)とを含む、請求項 2に記載の半導体装置。

[6] 前記選択部（23)力受ける前記制御データ (Dl, D2)を外部に出力するモニタデータ出力部（25)をさらに備える、請求項 5に記載の半導体装置。

[7] 前記入力部（21)は、前記通常動作時において、前記出力電圧 (VOUT)が目標電圧になるように補正するための補正データ（DTC)を受け、

前記電流制御部（241)は、

前記入力部（21)を経由して与えられる前記補正データ (DTC)に応じ、前記電圧出力部（26)に対して前記制御電流 (IC)を入出力する第 3の電流調整部（24C)をさらに含む、請求項 5に記載の半導体装置。

[8] 半導体装置 )を備え、

前記半導体装置（1)は、

入出力される制御電流 (101)に応じて出力電圧 (VOUT)を変化させる電圧出力部（26)と、

制御データ (Dl, D2)に応じて前記制御電流 (101)の電流値を決定し、前記電圧出力部（26)に対して前記制御電流 (101)を入出力する電流制御部（24)と、設定データ (D2)を不揮発的に内部に記憶可能に構成され、電圧調整時においては、入力される電圧調整データ (D01)を前記制御データ (D1)として出力し、通常動作時においては、前記設定データ（D2)を前記制御データ (D2)として出力する制御データ出力部（11)とを含む、電源装置。

[9] 前記制御データ (Dl, D2)は、

前記出力電圧 (VOUT)を第 1の割合で変化させるための第 1のデータ (D 11 , D2

1)と、

前記電流制御部（24)は、

前記第 2のデータ (D12, D22)に応じ、前記電圧出力部（26)に対して前記制御電流 (IB)を入出力する第 2の電流調整部（24B)とを有する、請求項 8に記載の電源装置。

[10] 前記電圧出力部（26)は、

電源ノード (WO)と、前記制御電流 (101)が入出力される第 1のノード (W1)との間に接続される第 1の抵抗 (RA1)と、

前記第 1のノード (W1)と接地ノードとの間に接続される第 2の抵抗 (RA2)と、前記第 1のノード (W1)に入力端子が接続され、前記出力電圧を出力する第 2のノード (T4)に出力端子が接続される緩衝増幅器 (B1)とを有する、請求項 9に記載の電源装置。

[11] 前記電圧出力部（26)は、

基準電圧 (VREF)を発生する基準電圧発生回路（27)と、

前記基準電圧 (VREF)を非反転入力端子に受け、前記制御電流が入出力される第 1のノード (W1)に反転入力端子が接続され、前記出力電圧を出力する第 2のノード (T4)に出力端子が接続される差動増幅回路 (28)と、前記第 1のノード (Wl)と前記第 2のノード (T4)との間に接続される第 1の抵抗 (RB 1)と、

前記第 1のノード (W1)と接地ノードとの間に接続される第 2の抵抗 (RB2)とを有する、請求項 9に記載の電源装置。

[12] 前記制御データ出力部（11)は、

前記設定データ (D2)を不揮発的に記憶する記憶部（22)と、

前記電圧調整時と前記通常動作時との!/ヽずれか一方を示す切替信号 (SW)に応じ、前記電圧調整データ (D01)と前記設定データ (D2)との、ずれか一方を前記制御データ（Dl, D2)として選択する選択部（23)とを有する、請求項 9に記載の電源装置。

[13] 前記半導体装置）は、

前記選択部（23)力受ける前記制御データ (Dl, D2)を外部に出力するモニタデータ出力部（25)をさらに含む、請求項 12に記載の電源装置。

[14] 前記入力部（21)は、前記通常動作時において、前記出力電圧 (VOUT)が目標電圧になるように補正するための補正データ（DTC)を受け、

前記電流制御部（241)は、

前記入力部（21)を経由して与えられる前記補正データ (DTC)に応じ、前記電圧出力部（26)に対して前記制御電流 (IC)を入出力する第 3の電流調整部（24C)をさらに有する、請求項 12に記載の電源装置。