[go: up one dir, main page]

WO2006114825A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
WO2006114825A1
WO2006114825A1 PCT/JP2005/006741 JP2005006741W WO2006114825A1 WO 2006114825 A1 WO2006114825 A1 WO 2006114825A1 JP 2005006741 W JP2005006741 W JP 2005006741W WO 2006114825 A1 WO2006114825 A1 WO 2006114825A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductor
semiconductor chip
solder
sealing resin
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/006741
Other languages
English (en)
French (fr)
Inventor
Katsuo Arai
Takuya Nakajo
Keiichi Okawa
Akiko Matsuyama
Hidemasa Kagii
Hiroshi Sato
Hiroyuki Nakamura
Hiroi Oka
Akira Muto
Ichio Shimizu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to PCT/JP2005/006741 priority Critical patent/WO2006114825A1/ja
Publication of WO2006114825A1 publication Critical patent/WO2006114825A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H10W70/481—
    • H10W72/30—
    • H10W72/60—
    • H10W74/016—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H10W72/07336—
    • H10W72/07636—
    • H10W72/321—
    • H10W72/354—
    • H10W72/652—
    • H10W72/655—
    • H10W72/877—
    • H10W72/90—
    • H10W72/923—
    • H10W72/926—
    • H10W72/9415—
    • H10W72/944—
    • H10W74/00—
    • H10W90/726—
    • H10W90/736—

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique effective when applied to a manufacturing technique for a semiconductor device in the form of a resin-sealed semiconductor package.
  • Various semiconductor packages are used, and there is a resin-encapsulated semiconductor package in which a high-power semiconductor chip is encapsulated with an encapsulated resin portion.
  • the semiconductor chip is sealed in the encapsulated resin part, so that the reliability of the semiconductor chip can be improved. Further, by exposing the terminals on the back surface of the sealing resin portion, high density surface mounting of the resin sealing type semiconductor package becomes possible.
  • Patent Document 1 discloses a surface-mount type semiconductor device having a mounting surface bonded to a mounting substrate, and includes a lead frame, a semiconductor chip, and a semiconductor chip.
  • the mounting surface has a tip surface of an electrode terminal drawn from the semiconductor chip through a lead frame and a surface of two or more electrodes provided on the semiconductor chip.
  • a technique for providing a semiconductor device exposed in a planar shape is described.
  • Patent Document 2 In Japanese Patent Application Laid-Open No. 2000-243880 (Patent Document 2), a semiconductor pellet is fixed on an island, a first post electrode is bonded to an electrode pad of the semiconductor pellet, and a second portion is attached to an extended portion of the island. A technique is described in which the post electrodes of the first and second post electrodes are exposed on the surface of the resin layer and are used as external connection terminals by adhering the post electrode and covering the whole with a resin layer. ing.
  • Patent Document 3 In Japanese Patent Application Laid-Open No. 2000-243887 (Patent Document 3), a semiconductor pellet is fixed on an island, a post electrode is bonded to an electrode pad of the semiconductor pellet, and the extended portion of the island is the same as the post electrode. Describes technology to bend to a certain height and cover the entire surface with a resin layer, so that the head of the post electrode and the head of the extension are exposed on the surface of the resin layer and become a terminal for external connection. Has been. Patent Document 1: Japanese Unexamined Patent Publication No. 2003-86737
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-243880
  • Patent Document 3 Japanese Patent Laid-Open No. 2000-243887
  • the surface of the resin-encapsulated semiconductor package can be mounted by exposing the terminals on the lower surface (back surface) of the encapsulated resin portion. Furthermore, by exposing the terminals on both the upper and lower surfaces of the sealing resin portion only on the lower surface of the sealing resin portion, the heat dissipation of the resin-sealed semiconductor package can be improved. Also, the sealing resin part is
  • It can be formed by injecting a sealing resin material into the cavity of the upper mold and the lower mold in the molding step and hardening.
  • the upper and lower molds of the upper and lower molds may be There is a possibility that strong pressure is applied to the semiconductor chip from above and below via the lower terminal. If vertical force pressure is applied to the semiconductor chip, the semiconductor chip may crack. This reduces the manufacturing yield of the semiconductor device in the form of a resin-encapsulated semiconductor package.
  • the present invention provides first and second conductor portions on the first and second main surfaces of a semiconductor chip when manufacturing a semiconductor device in the form of a resin-sealed semiconductor package having exposed conductors on both upper and lower surfaces.
  • the first and second conductor portions and the semiconductor chip are placed in the cavity formed by the first mold and the second mold, and the solder is melted.
  • the first mold is fixed to the second mold, and a sealing resin material is introduced into the cavity to seal the semiconductor chip and a part of the first and second conductor portions. It forms the anti-grease part.
  • the first and second main surfaces of the semiconductor chip are provided with the first and second main surfaces.
  • the first and second conductor portions of the conductor member are joined via solder, respectively, and the first and second conductor portions and the semiconductor chip are disposed in the mold cavity.
  • the second conductor member is disposed, the first and second conductor members are fixed to the mold in a state where the solder is melted, and a sealing resin material is introduced into the cavity to thereby form the semiconductor A sealing resin portion for sealing the chip and a part of the first and second conductor portions is formed.
  • the present invention provides a first and second conductor on the first and second main surfaces of a semiconductor chip when manufacturing a semiconductor device in the form of a resin-encapsulated semiconductor package having exposed conductors on both upper and lower surfaces.
  • Each part is disposed via solder, and solder reflow processing is performed while fixing the first conductor part and the second conductor part, and the solder is applied to the first and second main surfaces of the semiconductor chip.
  • the first and second conductor portions are joined to each other, the first and second conductor portions and the semiconductor chip are arranged in a mold cavity, and a sealing resin material is placed in the cavity. To form a sealing resin portion that seals the semiconductor chip and a part of the first and second conductor portions.
  • the first and second main surfaces of the semiconductor chip are provided with the first and second main surfaces.
  • the first and second conductor portions of the conductor member are arranged via solder, and a solder reflow process is performed while fixing the first conductor member and the second conductor member.
  • the first and second conductor portions of the first and second conductor members are joined to the first and second main surfaces of the first and second main surfaces via the solder, and the first and second conductor portions and the semiconductor
  • the first and second conductor members are fixed to the mold so that the chip is disposed in the mold cavity, and a sealing resin material is introduced into the cavity to introduce the semiconductor chip. And a sealing resin portion for sealing the first and second conductor portions To do.
  • the first and second conductors are provided on the first and second main surfaces of the semiconductor chip. Parts are joined to each other, the second conductor part is fixed to the first member, a frame body is disposed on the first member so as to surround the semiconductor chip, and a sealing resin material is placed in the frame body. It is introduced and cured to form a sealing resin portion that seals the semiconductor chip and part of the first and second conductor portions.
  • the first and second main surfaces of the semiconductor chip are provided with the first and second main surfaces.
  • the first and second conductor portions of the conductor member are joined to each other, the second conductor member is fixed to the first member, and a frame body is disposed on the first member so as to surround the periphery of the semiconductor chip.
  • a sealing resin material is introduced into the frame body and cured to form a sealing resin part that seals the semiconductor chip and a part of the first and second conductor parts. .
  • the manufacturing yield of the semiconductor device can be improved.
  • the heat dissipation characteristics of the semiconductor device can be improved.
  • FIG. 1 is a top view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a bottom view of the semiconductor device of FIG.
  • FIG. 3 is a side view of the semiconductor device of FIG. 1.
  • FIG. 4 is a cross-sectional view of the semiconductor device of FIG.
  • FIG. 5 is a cross-sectional view of the semiconductor device of FIG.
  • FIG. 6 is a plan view showing an example of a chip layout of a semiconductor chip used in the semiconductor device of FIG.
  • FIG. 7 is a plan view showing an example of a chip layout of a semiconductor chip used in the semiconductor device of FIG.
  • FIG. 8 is a process flow diagram showing a manufacturing process of a semiconductor device according to an embodiment of the present invention.
  • FIG. 9 is a process flow diagram showing a molding process.
  • FIG. 10 is a graph showing mold temperature and mold pressure in a molding process.
  • FIG. 11 is a fragmentary cross-sectional view of the semiconductor chip during its manufacturing step.
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor chip during a manufacturing step following that of FIG. 11;
  • FIG. 13 is a plan view of relevant parts in the process of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 14 is an essential part cross sectional view of the same semiconductor device as in FIG. 13 during a manufacturing step
  • FIG. 15 is a substantial part plan view of the semiconductor device in manufacturing process, following FIG. 13;
  • FIG. 16 is an essential part cross sectional view of the same semiconductor device as in FIG. 15 during a manufacturing step
  • FIG. 17 is a substantial part plan view of the semiconductor device in manufacturing process, following FIG. 15;
  • FIG. 18 is a fragmentary cross-sectional view of the same semiconductor device as in FIG. 17 during the manufacturing step;
  • FIG. 19 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 18;
  • FIG. 20 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 19;
  • FIG. 21 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 20;
  • FIG. 22 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 21; 23] FIG. 23 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 22;
  • FIG. 24 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 23;
  • FIG. 25 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 24;
  • FIG. 26 is a fragmentary plan view of the same semiconductor device as in FIG. 25 in manufacturing process.
  • FIG. 26 is a fragmentary plan view of the same semiconductor device as in FIG. 25 in manufacturing process.
  • FIG. 26 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 25;
  • FIG. 29 is a cross-sectional view showing a state where a plurality of semiconductor devices are mounted on a mounting substrate.
  • FIG. 30 is a top view of FIG. 29.
  • FIG. 31 is an explanatory diagram of a molding process of a comparative example.
  • FIG. 32 A perspective view showing the appearance of a mold used in the manufacturing process of the semiconductor device according to one embodiment of the present invention.
  • FIG. 33 is a fragmentary cross-sectional view of the semiconductor device according to another embodiment of the present invention during the manufacturing process thereof.
  • FIG. 34 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 33;
  • FIG. 35 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 34;
  • FIG. 36 is a process flow diagram showing a manufacturing process for a semiconductor device in another embodiment of the invention.
  • FIG. 37 is a plan view of the essential part in the manufacturing process of the semiconductor device according to another embodiment of the present invention.
  • FIG. 38 is an essential part cross sectional view of the same semiconductor device as in FIG. 37 during a manufacturing step
  • FIG. 39 is a plan view of a principal part in the semiconductor device manufacturing process subsequent to FIG. 37;
  • FIG. 40 is an essential part cross-sectional view of the same semiconductor device as in FIG. 39 during a manufacturing step
  • FIG. 40 is a plan view of a principal part in the semiconductor device manufacturing process subsequent to FIG. 39;
  • FIG. 42 is a fragmentary cross-sectional view of the same semiconductor device as in FIG. 41 during the manufacturing step;
  • FIG. 43 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 42;
  • FIG. 44 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 43;
  • FIG. 45 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 44;
  • FIG. 46 is an essential part cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 45;
  • FIG. 47 A plan view of the essential part in the manufacturing process of the semiconductor device according to another embodiment of the present invention.
  • FIG. 48 is a fragmentary cross-sectional view of the same semiconductor device as in FIG. 47 during the manufacturing step;
  • FIG. 48 is a substantial part plan view of the semiconductor device during a manufacturing step following that of FIG. 47;
  • FIG. 50 is an essential part cross sectional view of the same semiconductor device as in FIG. 49 during a manufacturing step
  • FIG. 50 is a substantial part plan view of the semiconductor device during a manufacturing step following that of FIG. 49;
  • FIG. 52 is a fragmentary cross-sectional view of the same semiconductor device as in FIG. 51 during the manufacturing step;
  • FIG. 53 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 52;
  • FIG. 54 is an essential part cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 53;
  • FIG. 55 is a plan view of relevant parts showing one example of a state in which lead frames are fitted together.
  • FIG. 56 is a plan view of relevant parts showing another example of the fitting portion of the lead frame.
  • FIG. 57 is a plan view of relevant parts showing another example of a state in which the lead frames are fitted together.
  • FIG. 58 is a cross-sectional view of FIG.
  • FIG. 59 is another cross-sectional view of FIG. 57.
  • FIG. 60 is a fragmentary cross-sectional view of the semiconductor device according to another embodiment of the present invention during the manufacturing process thereof.
  • FIG. 61 is an essential part cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 60;
  • FIG. 62 is a process flow diagram showing a manufacturing process of a semiconductor device in another embodiment of the invention.
  • FIG. 63 is a fragmentary cross-sectional view of the semiconductor device according to another embodiment of the present invention during the manufacturing process thereof.
  • FIG. 64 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 63;
  • FIG. 65 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 64;
  • FIG. 66 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 65;
  • FIG. 67 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 66;
  • FIG. 68 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 67;
  • FIG. 69 is a plan view of the essential part in the manufacturing process of the semiconductor device according to another embodiment of the present invention.
  • FIG. 70 is a substantial part plan view of the semiconductor device in manufacturing process, following FIG. 69;
  • FIG. 71 is an essential part cross sectional view of the same semiconductor device as in FIG. 70 during a manufacturing step;
  • FIG. 72 is a cross-sectional view of essential parts in the process of manufacturing a semiconductor device subsequent to FIG. 71.
  • FIG. 72 is a cross-sectional view of essential parts in the process of manufacturing a semiconductor device subsequent to FIG. 71.
  • hatching may be omitted even in a cross-sectional view in order to make the drawings easy to see. Even a plan view may be hatched to make the drawing easier to see.
  • FIG. 1 is a top view (plan view) of a semiconductor device 1 according to an embodiment of the present invention
  • FIG. 2 is a bottom view (bottom view, back view, plan view)
  • FIG. Side view, Figure 4 and Figure 5 It is sectional drawing (side sectional drawing).
  • the cross section taken along line A—A in FIG. 1 ie, the cross section taken along line A—A in FIG. 2) substantially corresponds to FIG. 4, and the cross section taken along line B—B in FIG. Almost corresponds to Fig. 5.
  • 3 substantially corresponds to a side view of the semiconductor device 1 when viewed from the direction of the arrow 10 in FIG.
  • the semiconductor device (semiconductor package) 1 of the present embodiment is a grease-sealed, surface-mount type semiconductor package. That is, the semiconductor device 1 is a semiconductor device in the form of a resin-sealed semiconductor package.
  • a semiconductor device 1 of the present embodiment shown in FIGS. 1 to 5 includes a semiconductor chip 2 and source terminals (source terminals, source connection conductors, conductors) 3 formed of a conductor, Gate terminals (gate terminals, gate connecting conductors, conductor parts) 4 and drain terminals (drain terminals, drain connecting conductor parts, conductor parts) 5 and a sealing resin part for sealing them (Sealing part, sealing resin) 6.
  • the sealing resin portion 6 is made of a resin material such as a thermosetting resin material, and may contain a filler.
  • the sealing resin portion 6 can be formed using an epoxy resin containing a filler.
  • the sealing resin portion 6 has two main surfaces located opposite to each other, an upper surface (front surface, first surface) 6a and a rear surface (bottom surface, lower surface, second surface) 6b.
  • the back surface 6 b of the resin part 6, that is, the back surface (bottom surface, bottom surface) lb of the semiconductor device 1 is the mounting surface of the semiconductor device 1.
  • the semiconductor chip 2 is formed after various semiconductor elements or semiconductor integrated circuits are formed on a semiconductor substrate (semiconductor wafer) that has strength such as single crystal silicon, and then the back surface of the semiconductor substrate is ground as necessary.
  • the semiconductor substrate is separated into each semiconductor chip 2 by dicing or the like.
  • the semiconductor chip 2 is sealed in the sealing resin part 6.
  • the semiconductor chip 2 for example, a semiconductor chip formed with a vertical power MISFET (Metal Insulator Semiconductor Field Effect Transistor) force S having a trench type gate structure can be used.
  • the semiconductor chip 2 has two main surfaces located on opposite sides, the front surface (the main surface on the semiconductor element forming side, the second main surface) 2a and the back surface (the main surface on the side opposite to the front surface 2a, the first Main surface) 2b, semiconductor chip 2 table Source pad electrode (surface electrode) 2s and gate pad electrode (surface electrode) 2g formed on surface 2a, and back surface drain electrode (back surface electrode) 2d formed on the entire back surface 2b of semiconductor chip 2 ing.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the source pad electrode 2s is electrically connected to the source of the MISFET formed in the semiconductor chip 2, and the gate pad electrode 2g is electrically connected to the gate electrode of the MISFET formed in the semiconductor chip 2.
  • the back surface drain electrode 2d is electrically connected to the drain of the MISFET formed in the semiconductor chip 2.
  • FIG. 6 is a plan view (top view) showing an example of the chip layout of the semiconductor chip 2
  • FIG. 7 is a plan view (top view) showing another example of the chip layout of the semiconductor chip 2.
  • the semiconductor chip 2 according to the present embodiment has a force in which the source pad electrode 2s and the gate pad electrode 2g are formed on the surface 2a of the semiconductor chip 2.
  • the gate pad electrode 2g can be formed near the center of the edge of the surface 2a of the semiconductor chip 2 as shown in FIG. 6, for example, or as shown in FIG. As described above, the gate pad electrode 2g can be formed in the vicinity of the corner of the surface 2a of the semiconductor chip 2.
  • the source terminal 3, the gate terminal 4 and the drain terminal 5 have a conductor force, for example, a metal material force such as copper (Cu) or a copper alloy.
  • a conductor force for example, a metal material force such as copper (Cu) or a copper alloy.
  • the surface 2a side of the semiconductor chip 2 faces downward between the source terminal 3 and gate terminal 4 located on the lower side of the semiconductor chip 2 and the drain terminal 5 located on the upper side of the semiconductor chip 2.
  • the source terminal 3 is bonded (adhered or connected) to the source pad electrode 2s on the surface 2a of the semiconductor chip 2 through the solder 11 which is a conductive bonding material, and the gate terminal 4 is connected to the semiconductor chip.
  • the source terminal 3 is electrically connected to the source pad electrode 2s of the semiconductor chip 2 via the solder 11
  • the gate terminal 4 is electrically connected to the gate pad electrode 2g of the semiconductor chip 2 via the solder 11.
  • the drain terminal 5 is electrically connected to the back surface drain electrode 2d of the semiconductor chip 2 via the solder 11.
  • the lower surface 3a (front surface) of the source terminal 3 (second conductor portion) is exposed on the rear surface 6b (second surface) of the sealing resin portion 6.
  • Side surface (end surface, end portion) 3b of source terminal 3 is exposed on the side surface of sealing resin portion 6.
  • the other side surface (end portion) of the source terminal 3 is covered and sealed with the sealing resin portion 6.
  • the exposed side surface 3b of the source terminal 3 is a side surface (end surface) generated by a cutting process when the semiconductor device 1 is manufactured.
  • a part of the upper surface 3c of the source terminal 3 is joined to the source pad electrode 2s of the semiconductor chip 2 via the solder 11, and the other part of the upper surface 3c of the source terminal 3 is connected to the sealing resin part 6. Covered and sealed.
  • the lower surface 4a (front surface) of the gate terminal 4 (second conductor portion) is exposed on the rear surface 6b (second surface) of the sealing resin portion 6.
  • the side surface (end surface, end portion) 4b of the gate terminal 4 is exposed on the side surface of the sealing resin portion 6, and the other side surface (end portion) of the gate terminal 4 is covered with the sealing resin portion 6. It is sealed.
  • the exposed side surface 4b of the gate terminal 4 is a side surface (end surface) generated by a cutting process when the semiconductor device 1 is manufactured.
  • a part of the upper surface 4c of the gate terminal 4 is bonded to the gate pad electrode 2g of the semiconductor chip 2 via the solder 11, and the other part of the upper surface 4c of the gate terminal 4 is connected to the sealing resin portion 6. Covered and sealed.
  • the drain terminal 5 includes a first part (chip connection part, conductor part) 5a, a second part (external terminal component part, conductor part) 5b, a first part 5a, and a second part 5b. And a step portion (bending portion, connecting portion, conductor portion) 5c for connecting between them.
  • the first portion 5a, the second portion 5b, and the step portion 5c are integrally formed of the same conductor material, and the first portion 5a and the second portion 5b having different height positions are stepped. Part 5c is connected.
  • a part of the lower surface 5d of the first portion 5a of the drain terminal 5 is joined to the back surface drain electrode 2d of the semiconductor chip 2 via the solder 11, and the lower surface 5d of the first portion 5a of the drain terminal 5
  • the other part is covered and sealed with the sealing resin part 6.
  • the upper surface 5e (front surface) of the first portion 5a (first conductor portion) of the drain terminal 5 (first conductor portion) is exposed on the upper surface 6a (first surface) of the sealing resin portion 6.
  • the step portion 5 c of the drain terminal 5 is covered with the sealing resin portion 6 and sealed in the sealing resin portion 6.
  • the bottom surface 5f (surface different from the top surface 5e of the first portion 5a) of the second portion 5b of the drain terminal 5 (first conductor portion) is exposed at the back surface 6b (second surface) of the sealing resin portion 6. It has been done.
  • the side surface (end surface, end portion) 5g of the second portion 5b of the drain terminal 5 (that is, the end side surface 5g opposite to the side connected to the stepped portion 5c) is the side surface of the sealing resin portion 6.
  • the other side surface (end portion) of the second portion 5b of the drain terminal 5 that is exposed is covered and sealed with the sealing resin portion 6.
  • the exposed side surface 5g of the drain terminal 5 is cut when the semiconductor device 1 is manufactured. It is a side surface (end surface) generated by the process.
  • the bottom surface 3a of the source terminal 3 exposed on the back surface 6b of the sealing resin portion 6, the bottom surface 4a of the gate terminal 4 (second conductor portion), and the bottom surface 5f of the second portion 5b of the drain terminal 5 are substantially More preferably, they are formed on the same plane.
  • the back surface (bottom surface) lb of the semiconductor device 1 corresponding to the back surface 6b of the sealing resin portion 6 is the bottom surface 3a of the source terminal 3, the bottom surface 4a of the gate terminal 4, and the drain terminal 5
  • the lower surface 5f of the second portion 5b is exposed, and these exposed portions (that is, the lower surface 3a of the source terminal 3, the lower surface 4a of the gate terminal 4, and the lower surface 5f of the second portion 5b of the drain terminal 5) are the semiconductor device 1 It functions as an external terminal (terminal, external connection terminal, external connection terminal).
  • the semiconductor device 1 Since the source terminal 3, the gate terminal 4, and the drain terminal 5 as external terminals are exposed on the back surface lb of the semiconductor device 1 (the back surface 6b of the encapsulating grease part 6), the semiconductor device 1 can be surface mounted.
  • the back surface lb of the semiconductor device 1 (the back surface 6b of the sealing resin portion 6) is the mounting surface of the semiconductor device 1.
  • the drain terminal 5 of the semiconductor device 1 is on the upper surface (main surface opposite to the rear surface lb) la, that is, on the upper surface 6a of the sealing resin portion 6.
  • the upper surface 5e of the first portion 5a is exposed.
  • the semiconductor device 1 of the present embodiment is a semiconductor device in the form of a resin-encapsulated semiconductor package having exposed conductors on the upper and lower surfaces, and the first portion 5a of the drain terminal 5 is formed on the upper surface la.
  • the exposed conductor on the (upper surface 6a) side, and the second portion 5b of the source terminal 3, the gate terminal 4 or the drain terminal 5 becomes the exposed conductor on the rear surface lb (back surface 6b) side.
  • the upper surface (front surface) la (upper surface 6a of the sealing resin part 6) connected only to the back surface lb (the back surface 6b of the sealing resin part 6) of the semiconductor device 1 is connected to the semiconductor chip 2 ( By exposing the joined conductor portion (the first portion 5a of the drain terminal 5), the heat dissipation characteristics of the semiconductor device 1 can be improved, and the performance of the semiconductor device 1 can be improved.
  • FIG. 8 is a process flow diagram showing a manufacturing process of the semiconductor device 1 of the present embodiment.
  • FIG. 9 is a process flow diagram showing a molding process in the manufacturing process of the semiconductor device 1 of the present embodiment.
  • FIG. 10 is a graph (an explanatory diagram) showing the mold temperature and the mold pressure in the molding process of the present embodiment.
  • 11 and 12 show the semiconductor chip 2 used in the present embodiment. It is principal part sectional drawing in a manufacturing process.
  • FIGS. 13 to 28 are principal part plan views or principal part sectional views showing the manufacturing process of the semiconductor device 1 of the present embodiment. 11 to 28, FIG. 13, FIG. 15, FIG. 17, FIG. 26, and FIG. 27 are plan views (plan views of main parts), and FIG.
  • FIG. 16, FIG. 18 to FIG. It is sectional drawing (main part sectional drawing). 13 and 14 correspond to the same process step, FIGS. 15 and 16 correspond to the same process step, FIGS. 17 and 18 correspond to the same process step, and FIGS. Corresponds to the same process step.
  • the cross-sectional views of FIGS. 14, 16, 18 to 25, and 28 substantially correspond to the cross sections along the line C-C shown in FIGS. 13, 15, and 17, and FIG.
  • the horizontal axis in FIG. 10 corresponds to time (arbitrary unit)
  • the vertical axis corresponds to mold temperature or mold pressure (arbitrary unit: arbitrary unit).
  • 32, and the mold pressure corresponds to the pressure pressing the mold 3 1 against the mold 32).
  • step Sl To manufacture the semiconductor device 1, first, the semiconductor chip 2 and the lead frames (conductor members) 21 and 22 are prepared (step Sl).
  • the semiconductor chip 2 In order to manufacture the semiconductor chip 2, first, as shown in FIG. 11, for example, the main surface of a semiconductor substrate (semiconductor wafer) 101a that has strength such as n + type single crystal silicon into which arsenic (As) is introduced Further, an epitaxial layer 101b having n_type single crystal silicon force is grown to form a semiconductor substrate (semiconductor wafer, so-called epitaxial wafer) 101. Then, after forming an insulating film (oxide silicon film) on the main surface of the semiconductor substrate 101, this insulating film is patterned to form an insulating film 102 (SiO plate).
  • insulating film oxide silicon film
  • the p-type well 103 is formed by ion-implanting a p-type impurity (for example, boron (B)) into the main surface of the semiconductor substrate 101.
  • a p-type impurity for example, boron (B)
  • a trench for forming a trench gate that is, a gate trench 104 is formed by dry etching the semiconductor substrate 101 using a photoresist pattern (not shown) as an etching mask.
  • the depth of the gate trench 104 is deeper than that of the p-type well 103, but shallower than the bottom of the epitaxial layer 101b.
  • the inner wall surface (side surface and bottom surface) of the gate trench 4 using, for example, a thermal oxidation method or the like.
  • a relatively thin gate insulating film (oxide silicon film) 105 is formed on the surface.
  • a conductive film (gate electrode material film) having a force such as a low resistance polycrystalline silicon film is formed on the main surface of the semiconductor substrate 101.
  • a photoresist pattern (not shown) that covers the gate wiring formation region and exposes other regions is formed on the conductive film, and the conductive film is formed using the photoresist pattern as an etching mask.
  • a gate portion 106 having a force such as low-resistance polycrystalline silicon embedded in the gate trench 104 and a gate wiring portion 106a formed integrally with the gate portion 106 are formed.
  • a channel region 107 is formed by ion implantation of a p-type impurity (for example, boron (B)) into the main surface of the semiconductor substrate 101.
  • a p-type impurity for example, boron (B)
  • the source region 108 is formed by ion-implanting n-type impurities (for example, arsenic (As)) into the main surface of the semiconductor wafer 1.
  • an insulating film 112 is formed on the main surface of the semiconductor substrate 101, and is patterned using a photolithography technique and an etching technique. At this time, a contact hole 113 exposing the main surface of the semiconductor substrate 101 and a through hole 114 exposing a part of the gate wiring portion 106a are formed in the insulating film 112.
  • the hole 115 is formed by etching the semiconductor substrate 101 exposed from the contact hole 113. Then, a p + type semiconductor region is formed by ion-implanting, for example, a p-type impurity (for example, boron (B)) into the semiconductor substrate 101 exposed from the contact hole 113 and the hole 115.
  • a p + type semiconductor region is formed by ion-implanting, for example, a p-type impurity (for example, boron (B)) into the semiconductor substrate 101 exposed from the contact hole 113 and the hole 115.
  • a titanium tungsten film (not shown) is formed on the main surface of the semiconductor substrate 101 as necessary, and then an aluminum film (or aluminum alloy film) 116 is formed thereon by a sputtering method or the like. Formed by. Then, the laminated film of the titanium tungsten film and the aluminum-alloy film 116 is patterned using a photolithography technique and an etching technique. As a result, surface electrodes such as the gate electrode 116a and the source wiring 116b are formed.
  • the drain electrode 118 is formed by depositing, for example, nickel, titanium, nickel and gold on the back surface of the semiconductor substrate 101 by vapor deposition.
  • the drain electrode 118 serves as the back surface drain electrode 2d of the semiconductor chip 2.
  • a semiconductor element such as a vertical power MISFET having a trench gate structure is formed on the semiconductor substrate 101.
  • the semiconductor substrate 101 is cut or diced using a dicing saw or the like, and separated into individual semiconductor chips 2.
  • the semiconductor chip 2 in which the vertical power MISFET having the trench type gate structure is formed is manufactured.
  • the vertical MISFET corresponds to a MISFET that flows in the thickness direction of the semiconductor substrate (direction substantially perpendicular to the main surface of the semiconductor substrate) between the source and the drain.
  • the lead frames 21 and 22 used for manufacturing the semiconductor device 1 are conductor members made of a conductor, and are formed of a metal material such as copper (Cu) or a copper alloy, for example.
  • the lead frame 21 (first conductor member) has a drain terminal portion 25 (first conductor portion) to be the drain terminal 5. That is, the lead frame 21 includes the first portion 25a of the drain terminal portion 25 that becomes the first portion 5a of the drain terminal 5 and the second portion of the drain terminal portion 25 that becomes the second portion 5b of the drain terminal 5.
  • a portion 25b and a stepped portion (folded portion) 25c of the drain terminal portion 25 to be a stepped portion (folded portion) 5c of the drain terminal 5 are formed integrally.
  • the lead frame 22 (second conductor member) has a source terminal portion 23 (second conductor portion) to be the source terminal 3 and a gate terminal portion 24 (second conductor portion) to be the gate terminal 4. These are integrally formed.
  • the lead frames 21 and 22 have openings 20a and 20b (the opening 20a of the lead frame 21 and the lead frame 21) along the planned cutting positions in order to facilitate cutting of the lead frames 21 and 22, which will be described later. 22 openings 20b) are provided.
  • Lead frames 21, 22 are gold
  • a metal plate (such as a copper plate) can be manufactured by processing it into a predetermined shape by molding (pressing) or etching, for example.
  • the semiconductor chip 2 is soldered (solder, solder material) 11a, etc. on the lead frame 21, as shown in FIG. 15 and FIG. (Step S2).
  • the front surface 2a side of the semiconductor chip 2 faces upward
  • the back surface 2b side (back surface drain electrode 2d side) of the semiconductor chip 2 faces the first portion 25a of the lead frame 21 so that The semiconductor chip 2 is arranged on the part 25a of 1. That is, the semiconductor chip 2 is placed on the lead frame 21 so that the semiconductor chip 2 (back surface drain electrode 2d) is disposed on the first portion 25a of the drain terminal portion 25 of the lead frame 21 via the solder paste 11a. Place.
  • the semiconductor chip 2 is temporarily fixed to the lead frame 21 by the adhesiveness (adhesiveness) of the solder paste 11a.
  • the lead frame 22 is arranged on the surface 2a of the semiconductor chip 2 via a solder paste (solder, solder material) ib (step S3). . That is, the source terminal portion 23 of the lead frame 22 is disposed on the source pad electrode 2s of the semiconductor chip 2 via the solder paste l ib, and the solder paste l ib is disposed on the gate pad electrode 2g of the semiconductor chip 2.
  • the lead frame 22 is disposed on the lead frame 21 and the semiconductor chip 2 so that the gate terminal portion 24 of the lead frame 22 is disposed therebetween.
  • the lead frame 22 is temporarily fixed to the semiconductor chip 2 by the adhesiveness (adhesiveness) of the solder paste l ib. In FIG. 17, the lead frame 22 is hatched to make it easy to see the force diagram as a plan view.
  • solder reflow is performed (step S4).
  • the solder paste 11a, ib is melted and solidified, and the source terminal portion 23 of the lead frame 22 and the source pad electrode 2s of the semiconductor chip 2 are connected as shown in FIG. Bonded via the solder 11, the gate terminal portion 24 of the lead frame 22 and the gate pad electrode 2g of the semiconductor chip 2 are bonded via the solder 11, and the back surface drain electrode 2d of the semiconductor chip 2 and the lead frame 21 drain The rain terminal 25 is joined with the solder 11.
  • Solder paste 11a, ib force solder 11 is melted and solidified by solder reflow.
  • step S4 cleaning can be performed as necessary to remove soot and flux.
  • the source terminal portion 23 of the lead frame 22 is connected to the source pad electrode 2s of the surface 2a of the semiconductor chip 2 via the solder 11, and the lead frame is connected to the gate pad electrode 2g of the surface 2a of the semiconductor chip 2.
  • the drain terminal portion 25 of the lead frame 21 is bonded to the gate terminal portion 24 of 22 and the back surface drain electrode 2d of the back surface 2b of the semiconductor chip 2.
  • the lead frames 21 and 22 and the assembly (work) 30 having the semiconductor chip force bonded between them can be obtained.
  • a molding process (a resin sealing process, for example, a transfer molding process) is performed to form a sealing resin part 6, and the semiconductor chip 2 is sealed with the sealing resin part 6 (step S 5).
  • step S5 the molding process of step S5 is performed as follows.
  • molds 31, 32 (upper mold 31 and lower mold 32) for forming the sealed resin part 6 are prepared.
  • the dies 31, 32 used in the present embodiment are configured to be heatable.
  • a heater 33a is built in each mold 31, 32, and the molds 31, 32 can be heated by the heater 33a.
  • cooling oil 33b and the like can be circulated in the molds 31, 32, and the molds 31, 32 can be cooled by the cooling oil 33b.
  • the molds 31 and 32 can be controlled to a desired temperature.
  • step S 5a the assembly 30 is placed on the lower mold 32 (step S 5a).
  • step S5b the upper mold 31 is lowered so as to approach the mold 32 and is brought into contact with the assembly 30. Is temporarily fixed (step S5b).
  • the lead frames 21 and 22 of the assembly 30 are sandwiched between the molds 31 and 32, and the lower surface 31a of the mold 31 and the upper surface 32a of the mold 32.
  • the source terminal portion 23 and the gate terminal portion 24 of the lead frame 22, the drain terminal portion 25 of the lead frame 21, and the semiconductor chip 2 therebetween are arranged in the cavity 34 formed by the above.
  • the mold pressure pressure between molds 31 and 32, or pressure to press one of molds 31 and 32 against the other
  • Low Prevent the mold 31 from being pressed strongly against the mold 32. That is, the force that the lower surface 31a of the upper mold 31 is lightly in contact with the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21 of the assembly 30 Assembly 30 (i.e., the semiconductor chip between 2 so that the lead frames 21 and 22) sandwiching the 2 are not clamped by the dies 31 and 32, the first portion 25a of the drain terminal portion 25 on the upper side of the semiconductor chip 2 and the source terminal portion 23 on the lower side of the semiconductor chip 2 Also, a large pressure is not applied to the upper and lower sides of the dies 31 and 32 from the dies 31 and 32 to the semiconductor chip 2 through the gate terminal portion 24.
  • step S5c the temperature of the molds 31, 32 is raised, and thereby the solder 11 of the assembly 30 is melted (remelted) (step S5c).
  • the solid state (solidified) solder 11 becomes a molten solder 11c.
  • FIG. 22 the solid state (solidified) solder 11 becomes a molten solder 11c.
  • the solder 11 by heating the molds 31 and 32 to a temperature equal to or higher than the melting point T of the solder 11 (for example, about 320 to 350 ° C.) by the heaters 33a in the molds 31 and 32, The solder 11 can be heated to a temperature equal to or higher than the melting point T of the solder 11 via the lead frames 21 and 22 in contact with the molds 31 and 32, and the solder 11 can be melted to obtain a molten solder 11c.
  • the melting point T of the solder 11 for example, about 320 to 350 ° C.
  • the assembly 30 (that is, the lead frames 21, 22 with the semiconductor chip 2 sandwiched therebetween) is placed in the mold 31, Clamp at 32 (step S5d). That is, as shown in FIG. 10, the mold 31 is pressed against the mold 32 (or the mold 32 is pressed against the mold 31) with a relatively large pressure (clamping pressure). 3D 30 lead frames 21, 22 are clamped by molds 31, 32 and fixed. For example, press the mold 31 against the mold 32 with a pressure (clamping pressure) of about 100 kg weight Zcm 2 . As a result, the mold 31 is fixed to the mold 32 with tension, and the lead frames 21 and 22 force sandwiched between the molds 31 and 32 are fixed to the mold 31 and 32 with tension.
  • the lower surface 31a of the mold 31 is in close contact with the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21, and the upper surface 32a of the mold 32 is the gate terminal portion 24 of the lead frame 22.
  • the force that is in close contact with the lower surface 35b of the source terminal portion 23 and the lower surface 35c of the second portion 25b of the drain terminal portion 25 of the lead frame 21 Since the solder 11c is in a molten state and can be deformed as described above. Even if the mold 31 is pressed against the mold 32 with a relatively large pressure (clamping pressure), the pressure is absorbed by the shape change of the molten solder 11c and half Almost no addition to conductor chip 2.
  • the cavity 34 is formed by the lower surface 31 a of the mold 31 and the upper surface 32 a of the mold 32.
  • the upper surface 35a (front surface) of the first portion 25a of the drain terminal portion 25 of the lead frame 21 is a surface opposite to the side facing the back surface 2b of the semiconductor chip 2, that is, the semiconductor chip 2 is joined. It is the surface on the opposite side to the finished surface.
  • the upper surface 35a of the first portion 25a of the drain terminal portion 25 becomes the upper surface 5e of the first portion 5a of the drain terminal 5 after the semiconductor device 1 is manufactured.
  • the lower surface 35c of the second portion 25a of the drain terminal portion 25 of the lead frame 21 becomes the upper surface 5f of the second portion 5b of the drain terminal 5 after the semiconductor device 1 is manufactured.
  • the lower surface 35b of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22 is the surface opposite to the surface facing the surface 2a of the semiconductor chip 2, that is, the surface opposite to the surface where the semiconductor chip 2 is bonded. And the lower surfaces 4a and 3a of the gate terminal 4 and the source terminal 3 after the semiconductor device 1 is manufactured.
  • step S5e the temperature of the molds 31 and 32 is lowered, thereby lowering the solder 11c to a temperature below the melting point T of the solder 11 (cooling).
  • step S5e the molten solder 11c is solidified and becomes solid state (solidified) solder 11 again.
  • the temperature of the dies 31, 32 is reduced to a temperature below the melting point T of the solder 11 (eg, about 180 ° C.).
  • the temperature of the solder 11c is lowered (cooled) to a temperature lower than the melting point T of the solder 11 through the lead frames 21 and 22 that are in contact with the molds 31 and 32, so that the solder 11c is solidified and solidified.
  • the solder 11 can be in the state.
  • a sealing resin material 36 that is a material for forming the sealing resin portion 6 is injected (introduced and filled) into the cavity 34 of the molds 31 and 32.
  • the injected sealing resin material 36 is cured to form the sealing resin part 6 (Step S5g).
  • the sealing resin material 36 for forming the sealing resin part 6 is made of, for example, a resin material such as a thermosetting resin material, and may contain a filler, for example, an epoxy resin containing a filler. Such as fat Can be used.
  • the sealing resin material 36 also has a thermosetting resin material strength
  • the temperature of the molds 31 and 32 is set to a predetermined temperature. By heating to (for example, about 180 ° C.), the sealing resin material 36 can be heated and cured. It is preferable that the temperature at the time of curing of the sealing resin material 36 is lower than the melting point T of the solder 11, thereby preventing the solder 11 from being melted during the curing of the sealing resin material 36. In this way, the sealed resin part 6 is formed.
  • step S5 the lead frames 21 and 22 and the semiconductor chip 2 are molded so that the back surface drain electrode 2d side of the semiconductor chip 2 faces downward with FIGS. 21 to 24 turned upside down. It can also be set to 31, 32.
  • the mold 31 is a lower mold and the mold 32 is an upper mold.
  • the assembly 30 (the lead frames 21 and 22 on which the sealing resin part 6 is formed) is attached to the mold 31, Release from 32 (step S5h).
  • step S5h the molding process of step S5 is performed (as in steps S5a to S5h).
  • the sealing resin 6 is removed.
  • an assembly (work) 30a as shown in FIGS. 25 to 27 is obtained.
  • the assembly 30a is obtained by forming the sealing resin portion 6 on the assembly 30.
  • the formed sealing resin part 6 has an upper surface 6a and a back surface 6b, which are two main surfaces located on opposite sides.
  • the sealing resin portion 6 seals the semiconductor chip 2, the source terminal portion 23, the gate terminal portion 24, and the drain terminal portion 25.
  • step S5 In the molding process of step S5, as described above, the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21 and the lower surface 31a of the die 31 are in close contact, and the gate terminal of the lead frame 22 In a state where the lower surface 35b of the part 24 and the source terminal part 23 and the upper surface 32a of the mold 32 are in close contact with each other, a sealing resin material 36 is injected into the cavity 34 of the molds 31, 32, and the semiconductor chip 2 A sealing resin portion 6 for sealing the is formed. For this reason, since there is no gap between the upper surface 35 of the first portion 25a of the drain terminal portion 25 of the lead frame 21 and the lower surface 31a of the mold 31, the sealing resin material 36 is not filled.
  • the lower surface 35b of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22 and the lower surface 35c of the second portion 25b of the drain terminal portion 25 of the lead frame 21 and the upper surface 32a of the mold 32 are not provided. Sealed because there is no gap The resin material 36 is not filled. Therefore, the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21 is not formed with the sealing resin portion 6 thereon, and is exposed from the upper surface 6a of the sealing resin portion 6. The bottom surface 35b of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22 and the bottom surface 35c of the second portion 25b of the drain terminal portion 25 of the lead frame 21 are sealed on the top.
  • the resin seal portion 6 is not formed, and is exposed from the back surface 6b of the sealing resin portion 6.
  • the sealing resin portion 6 is formed on the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21 on the upper surface 6a of the sealing resin portion 6, and the sealing resin portion On the back surface 6b of the lead frame 22, the bottom surface 35b of the source terminal portion 23 and the bottom surface 35b of the drain terminal portion 25 of the lead frame 21 and the bottom surface 35c of the second portion 25b of the lead frame 21 Even if the resist is formed, it can be removed in the process of removing the paste after the molding process. Thus, the sealing resin portion 6 is in a state where the conductor portions (the source terminal portion 23, the gate terminal portion 24, and the drain terminal portion 25) are exposed on both the upper surface 6a and the rear surface 6b. .
  • Step S6 a plating process is performed as necessary, and a plating layer (not shown) is formed on the portions exposed from the sealing resin portions 6 of the lead frames 21 and 22 (portions made of a conductor). Form (Step S6).
  • a soldering process such as lead-free soldering can be performed.
  • the lead frames 21 and 22 are cut at predetermined positions (step S7).
  • the lead frames 21 and 22 are cut along a cutting line 45 indicated by a dotted line, and the lead frames 21 and 22 protruding from the sealing resin portion 6 are removed.
  • the semiconductor device 1 divided into pieces is obtained (manufactured).
  • the semiconductor device 1 shown in FIG. 28 corresponds to the semiconductor device 1 shown in FIGS.
  • the source terminal portion 23 cut and separated from the lead frame 22 becomes the source terminal 3 of the semiconductor device 1, and the gate terminal portion 24 cut and separated from the lead frame 22 is the gate of the semiconductor device 1.
  • the drain terminal portion 25 which is the terminal 4 and is cut and separated from the lead frame 21 becomes the drain terminal 5 of the semiconductor device 1.
  • the first portion 25a of the drain terminal portion 25 becomes the first portion 5a of the drain terminal 5
  • the second portion 25b of the drain terminal portion 25 becomes the second portion 5b of the drain terminal 5
  • the 25 step portions 25 c become the step portions 5 c of the drain terminal 5.
  • the upper surface 35a of the first portion 25a of the drain terminal portion 25 is not sealed.
  • the lower surface 35b of the source terminal portion 23 becomes the lower surface 3a of the source terminal 3 exposed from the rear surface 6b of the sealing resin 6, and the lower surface of the gate terminal portion 24 extends from the rear surface 6b of the sealing resin portion 6.
  • the exposed lower surface 4a of the gate terminal 4 becomes the lower surface 4a of the drain terminal portion 25, and the lower surface 35c of the second portion 25b of the drain terminal portion 25 is exposed from the rear surface 6b of the sealing resin portion 6. It becomes.
  • FIG. 29 is a cross-sectional view (main part cross-sectional view) showing a state where a plurality of semiconductor devices 1 are mounted on a mounting substrate 51
  • FIG. 30 is a top view (plan view) thereof.
  • a plurality of semiconductor devices 1 are mounted on a mounting substrate (wiring substrate) 51.
  • the back surface (bottom surface) lb side of the semiconductor device 1 is the mounting surface to the mounting substrate 51, and external connection terminals exposed at the back surface lb of the semiconductor device 1, that is, the source terminal 3, the gate terminal 4 and the drain terminal 5 (each of The lower surfaces 3a, 4a, 5f) are joined and electrically connected to the terminals 52 of the mounting substrate 51 via the solder (conductive bonding material) 53.
  • the source terminal 3 (the lower surface 3a) and the gate terminal 4 (the lower surface 4a) exposed at the rear surface lb of the semiconductor device 1 are joined to the terminal 52 of the mounting substrate 51 via the solder 53.
  • the second portion 5b (the lower surface 5f) of the drain terminal 5 exposed at the rear surface lb of the semiconductor device 1 is connected to the terminal 52 of the mounting substrate 51 via the solder 53 in the other cross section.
  • heat radiating fins (heat radiating components, heat sinks) 55 are arranged (mounted) via heat conductive sheets (heat radiating sheets) 54.
  • the radiating fin 55 also has a metal material force such as aluminum (A1) or aluminum alloy.
  • the heat conduction sheet 54 is an insulating sheet having elasticity and has a relatively high heat conductivity.
  • the heat conductive sheet 54 is made of a silicon-based, acrylic-based, or ethylene-propylene-based material, and is made of a rubber-like or gel-like sheet.
  • the heat conductive sheet 54 can also be formed by mixing the above materials with a glass cloth as a base material.
  • the heat conductive sheet 54 can be sandwiched between the semiconductor device 1 that is a heating element and the heat radiating fins 55 that are heat radiating components, and can function to enhance the heat radiating effect.
  • the radiating fins 55 are fixed to the mounting board 51 by, for example, screwing or fixing metal fittings (not shown). Further, the heat radiating fins 55 can be bonded and fixed to the upper surfaces la of the plurality of semiconductor devices 1 using a heat radiating resin adhesive or the like instead of the heat conductive sheet 54.
  • the semiconductor chip 2 is connected to the source terminal 3, the gate terminal 4 and the drain terminal 5, and the source terminal 3, the gate terminal 4 and the drain terminal 5 have a thermal conductivity higher than that of the sealed resin part 6. It is made of high-potential conductor (metal such as copper alloy). Therefore, heat generated in the semiconductor chip 2 in the semiconductor device 1 is radiated to the outside of the semiconductor device 1 through the source terminal 3, the gate terminal 4, and the drain terminal 5. At this time, the heat generated in the semiconductor chip 2 is radiated to the mounting substrate 51 side through the source terminal 3, the gate terminal 4 and the drain terminal 5, and the radiating fin 55 through the drain terminal 5 and the heat conduction sheet 54. Heat is dissipated. A plurality of fins are formed in the radiating fins 55, and the heat conducted from the semiconductor device 1 to the radiating fins 55 is further dissipated into the outside air.
  • the source terminal 3, the gate terminal 4, and the drain terminal 5 (second portion 5b thereof) are exposed as external connection terminals on the back surface lb of the semiconductor device 1.
  • the upper surface 5e of the first portion 5a of the drain terminal 5 is exposed on the upper surface la of the semiconductor device 1 (upper surface 6a of the sealing resin portion 6).
  • the heat generated by the semiconductor chip 2 in the semiconductor device 1 is transferred to the back surface lb side of the semiconductor device 1 (second portion 5b of the source terminal 3, the gate terminal 4 and the drain terminal 5) and the upper surface la side (of the drain terminal 5).
  • Both sides (both sides) force of the first part 5a) can dissipate heat.
  • the heat dissipation characteristic (heat dissipation) of the semiconductor device in the form of a resin-encapsulated semiconductor package can be improved, and the performance can be improved.
  • FIG. 31 shows a state in which the lead frames 21 and 22 with the semiconductor chip 2 interposed therebetween are fixed to the molds 131 and 132 in the molding process of the comparative example examined by the present inventors. .
  • the semiconductor is interposed between the source terminal portion 23 and gate terminal portion 24 of the lead frame 22 and the first portion 25a of the drain terminal portion 25 of the lead frame 21 via the solder 11.
  • the assembly 30 in a state where the chip 2 is sandwiched is clamped by the molds 131 and 132 while the solder 11 is solidified without remelting the solder 11.
  • the sealing resin material is injected into the cavities 134 of the molds 131 and 132 and cured to form the sealing resin portion 6.
  • the lower surface 35b of the source terminal portion 23 and the gate terminal portion 24 is exposed on the back surface 6b side of the sealing resin portion 6, and the drain terminal portion 25 on the upper surface 6a side of the sealing resin portion 6. It is possible to expose the upper surface 35a of the first portion 25a.
  • the molds 131, 132 Via the first portion 25a of the drain terminal portion 25 on the upper side of the semiconductor chip 2 and the source terminal portion 23 and the gate terminal portion 24 on the lower side of the semiconductor chip 2, pressure on both sides of the semiconductor chip 2 can be applied. There is a potential.
  • the assembly 30 immediately before the molding process is caused by variations in the bonding state between the semiconductor chip 2 and the lead frames 21 and 22, the variation in the amount of the bonding material 11, and the like.
  • the height dimension h varies, or the lower surface 35b of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22 and the upper surface 35a of the first portion 25a of the drain terminal portion 25a of the lead frame 21 Parallelism etc. may vary.
  • the height h of the assembly just before the molding process is slightly larger than the height h of the cavity 134 (h
  • the mold 131 becomes the first part of the drain terminal part 25 of the lead frame 21.
  • the upper surface 35a of 25a is pressurized, and the mold 132 pressurizes the gate terminal portion 24 of the lead frame 22 and the lower surface 35b of the source terminal portion 23, thereby the first portion 25a of the drain terminal portion 25 and the source terminal
  • the semiconductor chip 2 sandwiched between the part 23 and the gate terminal part 24 may be subjected to strong pressure from above and below. If pressure is applied to the semiconductor chip 2 from above and below, cracks and the like may occur in the semiconductor chip 2, which may reduce the manufacturing yield of the semiconductor device 1.
  • FIG. 31 when manufacturing a resin-sealed semiconductor package with exposed terminals on both the upper and lower surfaces such as the semiconductor device 1, when forming the sealed resin part, the above-described FIG. 31 is used. As explained, pressure may be applied to the semiconductor chip to be sealed in the sealing resin portion from the upper and lower sides, and cracks may occur in the semiconductor chip, which is a factor in the production yield of semiconductor devices. It will cause a decline.
  • the solder 11 is melted before the molds 31 and 32 for forming the sealing resin 6 are clamped, and the solder 11 is melted.
  • the semiconductor chip 2 is prevented from being pressed by the upper and lower side forces when the dies 31 and 32 are clamped.
  • the molds 31, 32 Since the molten solder 11 can change its shape in the clamped assembly 30, the height h of the assembly 30 just before the molding process varies, or the gate terminal portion 24 and the source terminal of the lead frame 22 Even if the parallelism between the lower surface 35b of the portion 23 and the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21 varies, the clamping pressure of the dies 31, 32 is It is absorbed by the shape change and hardly added to the semiconductor chip 2. Thereby, when the assembly 30 (lead frames 21 and 22) is clamped by the dies 31 and 32, the semiconductor chip 2 can be prevented from being pressed from above and below via the terminal portions.
  • the semiconductor chip 2 it is possible to prevent cracks and the like from occurring in the semiconductor chip 2 and to improve the manufacturing yield of the semiconductor device (semiconductor package) 1. In addition, the cost of the semiconductor device 1 can be reduced. After the molds 31 and 32 are clamped, the solder 11 is solidified again.
  • the lower surface 31a of the mold 31 is in close contact with the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21, and the upper surface of the mold 32 is The cavities of the dies 31 and 32 with 32a closely attached to the lower surface 35b of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22 and the lower surface 35c of the second portion 25b of the drain terminal portion 25 of the lead frame 21 34
  • the sealing resin material 36 is injected into the sealing resin part 6 to form the sealing resin part 6, so that the conductor parts (source terminal part 23, gate terminal part 24, both sides of the upper surface 6 a and the back surface 6 b of the sealing resin part 6 are formed. And the drain terminal part 25) can be exposed.
  • a resin-encapsulated semiconductor package in which terminals are exposed on both the upper and lower surfaces such as the semiconductor device 1 can be obtained.
  • the semiconductor chip 2 is sandwiched between a plurality of terminals (source terminal 3, gate terminal 4 and drain terminal 5), and the terminals are exposed on both the upper and lower surfaces.
  • a semiconductor chip having an electrode only on one of the front surface 2a and the back surface 2b that is, a semiconductor chip having an electrode on the front surface 2a and no electrode on the back surface 2a
  • the semiconductor chip having electrodes on both the front surface 2a and the back surface 2b as described above that is, the semiconductor chip having the front electrode and the back electrode
  • the present embodiment and the following embodiments are performed. If the form is applied, the effect is great.
  • the semiconductor chip 2 used in this embodiment and the following embodiments a semiconductor chip on which various semiconductor elements are formed can be used, and the trench type gate as described above can be used.
  • the semiconductor chip is not limited to a vertical power MISFET (Metal Insulator Semiconductor Field Effect Transistor) having a gate structure, and various other semiconductor chips can also be used.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the semiconductor chip 2 has a large heat generation amount, a semiconductor chip,
  • a semiconductor chip in which a power transistor such as a power MISFET is formed (a semiconductor chip in which a semiconductor amplifying element for power amplification is formed)
  • this embodiment and the following embodiments are applied.
  • the effect is great.
  • a semiconductor chip on which a vertical power Ml SFET having a trench gate structure as described above is formed has a relatively large amount of heat generated during operation. Therefore, a vertical power MISFET having a trench gate structure is formed.
  • this semiconductor chip is used as the semiconductor chip 2 and this embodiment and the following embodiments are applied, the effect is greater.
  • FIG. 32 is a perspective view showing the appearance of the dies 31, 32 used in the present embodiment.
  • FIGS. 33 to 35 are cross-sectional views of relevant parts during the manufacturing process of the semiconductor device of the present embodiment, and correspond to FIGS. 21, 22 and 24 of the first embodiment, respectively.
  • the heater 33a is built in the molds 31, 32 as a heating mechanism, and the cooling oil 33b, etc., can be circulated in the molds 31, 32 as a cooling mechanism.
  • the molds 31, 32 can be controlled to a desired temperature.
  • a heating block 61 is provided as a heating mechanism in the dies 31, 32
  • cooling oil 33b is provided as a cooling mechanism in the dies 31, 32.
  • the molds 31 and 32 can be controlled to a desired temperature. That is, in the first embodiment, when the molds 31 and 32 are heated, the force that is used to heat the entire molds 31 and 32 by the heater 33a.
  • the heating blocks 61 of the dies 31, 32 are partially heated.
  • a spring (panel mechanism) 62 is connected to the heating block 61 and is fitted in the molds 31 and 32.
  • the heating block 61 is configured to be movable relative to the portions of the molds 31 and 32 other than the heating block 61.
  • the heating block 61 can also be a metal material, for example, The same metal material force as the molds 31 and 32 (other parts) is also obtained.
  • Other configurations and manufacturing processes are substantially the same as those in the first embodiment.
  • step S5a the assembly 30 is placed on the lower mold 32 (step S5a).
  • step S5a the upper die 31 is lowered so as to approach the die 32 and is brought into contact with the assembly 30, and the assembly 30 is temporarily fixed by the die 31, 32 (step S 5 b).
  • the heating block 61 of the upper die 31 is in contact with the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21 of the assembly 30 (the above embodiment).
  • the lower surface 31a of the mold 31 is in contact).
  • the heating block 61 of the lower mold 32 is in contact with the lower surface 35b of the source terminal 23 and the gate terminal 24 of the lead frame 22 of the assembly 30 (in the first embodiment, the mold 32 Of the upper surface 32a of the contact).
  • the temperature of the molds 31, 32 is raised, thereby melting (remelting) the solder 11 of the assembly 30 (step S5c).
  • the solid state (solidified) solder 11 becomes a molten solder 11c.
  • the heating block 61 of the molds 31 and 32 is heated to a temperature equal to or higher than the melting point T of the solder 11 (for example, about 320 to 350 ° C.).
  • the solder 11 can be heated to a temperature equal to or higher than the melting point T of the solder 11 through the lead frames 21 and 22 that are in contact with each other, and the solder 11 can be melted to obtain a solid state solder 11c.
  • the assembly 30 is clamped by the dies 31 and 32 in a state where the solder 11 is melted and becomes the molten solder 11c (step S5d). Then, with the molds 31 and 32 still clamped, the temperature of the molds 31 and 32 is lowered, and thereby the solder 11c is lowered (cooled) to a temperature below the melting point T of the solder 11 and solidified. (Step S5e). As a result, as shown in FIG. 35, the molten solder 11c is solidified and becomes solid state (solidified) solder 11 again.
  • the temperature of the heating blocks 61 of the dies 31 and 32 is lowered to a temperature lower than the melting point T of the solder 11 (for example, about 180 ° C.), thereby heating the dies 31 and 32.
  • the temperature of the solder 11c can be lowered (cooled) to a temperature lower than the melting point T of the solder 11 via the lead frames 21 and 22 in contact with the block 61, and the solder 11c can be solidified.
  • the sealing resin material 36 which is a material for forming the sealing resin portion 6, is injected into the cavity 34 of the molds 31, 32 (step S5f).
  • the injected sealing resin material 36 is cured to form the sealing resin part 6 (step S5g).
  • the assembly 30 is released from the molds 31, 32 as in the first embodiment (step S5h).
  • a manufacturing process of a semiconductor device according to another embodiment of the present invention will be described. Since the structure of the manufactured semiconductor device 1 is the same as that of the first embodiment, the description thereof is omitted here.
  • FIG. 36 is a process flowchart showing the manufacturing process of the semiconductor device of the present embodiment.
  • FIGS. 37 to 46 are principal part plan views or principal part sectional views showing the manufacturing steps of the semiconductor device of the present embodiment.
  • 37, FIG. 39 and FIG. 41 are plan views (main part plan views)
  • FIG. 38, FIG. 40, and FIG. 42 to FIG. 46 are sectional views (main part sectional views).
  • 37 and 38 correspond to the same process step
  • FIGS. 39 and 40 correspond to the same process step
  • FIGS. 41 and 42 correspond to the same process step.
  • the cross-sectional views of FIGS. 38, 40, 42, and 43 substantially correspond to the cross-section along the line DD shown in FIG.
  • FIGS. 44 to 46 show cross sections of regions corresponding to FIGS. 19 to 24, etc., of the first embodiment, and are taken along lines E—E shown in FIG. 39 (CC lines in FIG. 17). Substantially corresponds to the cross-section along
  • the semiconductor chip 2 and the lead frames (conductor members) 21a and 22a are prepared in the same manner as the lead frames 21 and 22 in the first embodiment (steps). Sl).
  • the lead frames 21, 22 are not the entirety of the lead frames 21, 22 for easy understanding. Of these, a region where a single semiconductor device 1 is formed is illustrated. In the plan views of FIGS. 37, 39, and 41 of this embodiment, the lead frames 21a and 22a are wider than those of FIGS. 13, 15, 17, 17, 26, and 27 of the first embodiment. Regions are shown, and the regions shown in FIG. 37, FIG. 39 and FIG. The entire frame 21a, 22a is constructed. A region 71 surrounded by a dotted line in FIG. 37 of the present embodiment substantially corresponds to the region illustrated in the plan views of FIGS. 13, 15, 17, 17, 26, and 27 of the first embodiment. .
  • the lead frames 21a and 22a used in the present embodiment also have the same material force as the lead frames 21 and 22 of the first embodiment, and can be manufactured in substantially the same manner.
  • the lead frames 21a and 22a have substantially the same structure as the lead frames 21 and 22 used in the first embodiment. Therefore, like the lead frame 21 of the first embodiment, the lead frame 21a has the drain terminal portion 25 that becomes the drain terminal 5, as shown in FIGS. That is, the lead frame 21a includes the first portion 25a of the drain terminal portion 25 that becomes the first portion 5a of the drain terminal 5 and the second portion of the drain terminal portion 25 that becomes the second portion 5b of the drain terminal 5. A portion 25b and a stepped portion (folded portion) 25c of the drain terminal portion 25 to be a stepped portion (folded portion) 5c of the drain terminal 5 are formed integrally.
  • the lead frame 22a has a source terminal portion 23 that becomes the source terminal 3 and a gate terminal portion 24 that becomes the gate terminal 4. Are integrally formed. As with the lead frames 21 and 22, the lead frames 21a and 22a are also provided with openings 20a and 20b along the planned cutting positions in order to facilitate the cutting of the lead frames 21a and 22a. .
  • the lead frame 21a is connected to the frame portion 76 to which the drain terminal portion 25 (the second portion 25b) is connected, and to the frame portion 76 through a step portion (folded portion) 77. And an overlapping portion 78, which are integrally formed.
  • the main surface 76a of the frame portion 76 is on the same plane as the lower surface 35c of the second portion 25b of the drain terminal portion 25.
  • the stepped portion 77 connects the frame portion 76 and the overlapping portion 78 having different height positions.
  • the overlapping portion 78 of the lead frame 21a is a portion on which a part of the lead frame 22a is overlapped when the lead frames 21a and 22a are disposed on the semiconductor chip 2 via the solder paste 11a and ib. .
  • the semiconductor chip 2 is soldered on the lead frame 21a as shown in FIGS. (Solder, solder material) 11a etc. are arranged (Step S2). At this time, the front surface 2a side of the semiconductor chip 2 faces upward, and the back surface 2b side of the semiconductor chip 2 (back surface drain The semiconductor chip 2 is disposed on the first portion 25a of the lead frame 2la so that the electrode 2d side) faces the first portion 25a of the lead frame 21a.
  • the semiconductor chip 2 is disposed on the lead frame 21a so that the semiconductor chip 2 (the back surface drain electrode 2d) is disposed on the first portion 25a of the drain terminal portion 25 of the lead frame 21a via the solder paste 11a. Place.
  • the semiconductor chip 2 is temporarily fixed to the lead frame 21a by the adhesiveness (adhesiveness) of the solder paste 11a.
  • the lead frame 22a is disposed on the surface 2a of the semiconductor chip 2 via a solder paste (solder, solder material) ib (step S3).
  • the source terminal portion 23 of the lead frame 22a is disposed on the source pad electrode 2s of the semiconductor chip 2 via the solder paste l ib, and the solder paste l ib is disposed on the gate pad electrode 2g of the semiconductor chip 2.
  • the lead frame 22a is arranged on the lead frame 21a and the semiconductor chip 2 so that the gate terminal portion 24 of the lead frame 22a is arranged.
  • the lead frame 22a is temporarily fixed to the semiconductor chip 2 by the adhesiveness (adhesiveness) of the solder paste l ib. At this time, a part of the lead frame 22a is placed on the overlapping part 78 of the lead frame 21a.
  • the lead frames 21a and 22a are leveled and fixed (step Sll). That is, the lead frame 2 la, 22a is pressed and fixed by using a holding jig (pressing jig) 72, 73. At this time, the upper surface of the lead frames 21a and 22a is pressed by the holding jig 72, and the lower surface of the lead frame 21a is also pressed by the holding jig 73. As a result, the lead frame 21a is in a state where the main surface 76a of the frame portion 76 of the lead frame 21a that contacts (opposes) the holding jig 72 and the main surface 79a of the lead frame 22a are flush with each other (same plane). , 22a is fixed.
  • the holding jigs 72 and 73 are provided with openings 72a and 73a (the opening 72a of the holding jig 72 and the opening 73a of the holding jig 73), and the semiconductor chip 2 and the lead frame 21a
  • the first portion 25a and the source terminal portion 23 and the gate terminal portion 24 of the lead frame 22a are positioned in the openings 72a and 72b of the holding jigs 72 and 73 in plan view. That is, it is more preferable that the holding jigs 72 and 73 have the openings 72a and 73a at positions where they overlap with the semiconductor chip 2 in a plan view.
  • the lead frames 21a, 22a It is possible to prevent the pressure of the semiconductor chip 2 from being applied when pressing and fixing, and the solder pastes 11a and l ib are easily melted in the solder reflow process described later.
  • solder reflow is performed (step S4).
  • the solder reflow process 74 is performed in a state where the lead frames 21a and 22a are pressed and fixed by the holding jigs 72 and 73.
  • the solder reflow process 74 is schematically shown by arrows. This solder reflow process 74 melts and solidifies the solder paste 11a, 1 lb, and connects the source terminal portion 23 of the lead frame 22a and the source pad electrode 2s of the semiconductor chip 2 via the solder 11, as shown in FIG.
  • the gate terminal portion 24 of the lead frame 22a and the gate pad electrode 2g of the semiconductor chip 2 are joined via the solder 11, and the back surface drain electrode 2d of the semiconductor chip 2 and the drain terminal portion 25 of the lead frame 21a are joined. Join through solder 11.
  • Solder paste 11a, l ib melted and solidified by solder reflow becomes solder 11.
  • the lead frames 21 and 22 are pressed and leveled by the holding jigs 72 and 73, fixed, and the solder reflow process is performed in this state. Therefore, the lead frames 21a and 22a move during the solder reflow. Can be prevented.
  • the holding jigs 72 and 73 are removed. Thereafter, washing may be performed as necessary to remove flux and the like.
  • the source terminal portion 23 of the lead frame 22a is read to the gate pad electrode 2g of the surface 2a of the semiconductor chip 2 through the solder 11 to the source pad electrode 2s of the surface 2a of the semiconductor chip 2.
  • the drain terminal portion 25 of the lead frame 2 la is joined to the gate terminal portion 24 of the frame 22 a and the back surface drain electrode 2 d of the back surface 2 b of the semiconductor chip 2.
  • an assembly (work) 30 including the lead frames 21a and 22a and the semiconductor chip bonded between them is obtained.
  • the lead frames 21a and 22a are leveled and fixed by the holding jigs 72 and 73 in step S11, and the solder reflow process in step S4 is performed in this state. Go. Even if the surface tension of the molten solder acts while the solder paste 11a, l ib is melted and solidified by solder reflow and becomes the solder 11, the lead frames 21a, 22a are fixed by the holding jigs 72, 73. Does not move. This prevents the lead frames 21a, 22a from moving during solder reflow (ie, the lead frame 22a from moving relative to the lead frame 21a). Can be stopped.
  • the variation in the height dimension h of the assembly 30 can be suppressed or prevented, and the gate terminal portion 24 of the lead frame 22a and the lower surface 35b of the source terminal portion 23 and the lead frame 21a It is possible to suppress or prevent the parallelism between the first portion 25a of the drain terminal portion 25 and the upper surface 35a of the first portion 25a from varying. That is, in the assembly 30 after solder reflow, the height h of the assembly 30 can be accurately formed according to the standard value (target value), and the gate terminal portion 24 and the source of the lead frame 22a can be formed. The parallelism between the lower surface 35b of the terminal portion 23 and the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21a can be increased.
  • a molding process (a resin sealing process, such as a transfer molding process) is performed to form the sealing resin part 6 (step S5).
  • step S5 the molding process of step S5 is performed as follows.
  • the molds 31, 32 (upper mold 31 and lower mold 32) for forming the sealing resin portion 6 are prepared.
  • an elastic sheet (elastic tape) 75a is disposed or attached to the lower surface 31a of the mold 31, and an elastic sheet (elastic tape) 75b is disposed on the upper surface 32a of the mold 32. I prefer to stick it.
  • the elastic sheets 75a and 75b are thin-film members having a thickness of, for example, about 100 ⁇ m.
  • the elastic sheets 75a and 75b are formed of an elastic material and have heat resistance at a temperature during the molding process.
  • the bottom surface 31a of the mold 31 and the top surface of the mold 32 so that the elastic sheets 75a, 75b are arranged on the top and bottom surfaces of the cavities 34 of the molds 31, 32 (that is, the entire inner surface of the cavity 34).
  • the assembly 30 is placed between the molds 31, 32, and the assembly 30 (that is, the lead frames 21, 22 with the semiconductor chip 2 sandwiched between the molds 31, 32) is placed. Clamp and fix with tension.
  • the source terminal portion 23 and gate terminal portion 24 of the lead frame 22, the drain terminal portion 25 of the lead frame 21, and the semiconductor chip 2 between them are arranged in the cavity 34 of the molds 31, 32, Fixed.
  • the elastic sheets 75a and 75b are disposed (attached) on the upper and lower surfaces of the cavities 34 of the molds 31 and 32 as described above, the first of the drain terminal portions 25 of the lead frame 21 is attached.
  • the upper surface 35a of the portion 25a is in close contact with the elastic sheet 75a attached to the lower surface 31a of the mold 31, and the gate terminal portion 2 of the lead frame 22 4 and the lower surface 35b of the source terminal portion 23 and the lower surface 35c of the second portion 25b of the drain terminal portion 25 of the lead frame 21 are in close contact with the elastic sheet 75b attached to the upper surface 32a of the mold 32.
  • a sealing resin material 36 which is a material for forming the sealing resin portion 6, is injected into the cavity 34 of the mold 31, 32, and the injected sealing is performed.
  • the resin material 36 is cured to form the sealed resin part 6.
  • the lead frames 21, 22 and the semiconductor chip 2 are made of gold so that the back surface drain electrode 2d side of the semiconductor chip 2 faces downward with FIGS. 45 and 46 turned upside down.
  • the mold 31 is the lower mold and the mold 32 is the upper mold.
  • the assembly 30 (the lead frames 21, 22 with the sealing resin part 6 formed) is formed into a mold 31, Release from 32.
  • the manufacturing process after the formation of the sealing resin portion 6 can be performed in substantially the same manner as in the first embodiment. That is, after the sealing resin part 6 is formed as described above, the slurry or the like of the sealing resin part 6 is removed as necessary. Next, a plating process is performed as necessary to form a plating layer (not shown) on a portion exposed from the sealing resin portion 6 of the lead frames 21a and 22a (portion having a conductor force) (Ste S6). Next, the lead frames 21a and 22a are cut at predetermined positions (step S7). Thereby, the semiconductor device 1 divided into pieces is obtained (manufactured). The structure of the manufactured semiconductor device 1 is the same as that of the semiconductor device 1 shown in FIGS. 1 to 5 of the first embodiment.
  • the solder paste 11a and ib are melted during the solder reflow, and the lead due to the surface tension of the molten solder.
  • the frame 22 may move relative to the lead frame 21. If the lead frame 22 moves relative to the lead frame 21 during solder reflow, the height h of the assembly 30 varies in the assembly 30 after solder reflow, or the gate terminal portion of the lead frame 22 24 and the parallelism between the lower surface 35b of the source terminal portion 23 and the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21 may vary, and also in FIG. 31 of the first embodiment.
  • the mall When the mold is clamped in the process of forming (sealing resin part 6 forming step), there is a possibility that strong pressure is applied to the semiconductor chip 2 from both the upper and lower sides. If pressure is applied to the semiconductor chip 2 from above and below, cracks or the like may occur in the semiconductor chip 2 and the manufacturing yield of the semiconductor device 1 may decrease.
  • the lead frames 21a and 22a are leveled and fixed by the holding jigs 72 and 73, and the solder reflow process is performed in this state. Even if the surface tension of the molten solder is applied while the solder base 1 la, 1 lb is melted and solidified by solder reflow and becomes the solder 11, the lead frames 21a, 22a are held by the holding jigs 72, 73. Fixed and does not move. Therefore, it is possible to prevent the lead frames 21a and 22a from moving during solder reflow (that is, the lead frame 22a from moving relative to the lead frame 21a).
  • the variation in the height h of the assembly 30 can be suppressed or prevented, and the lead terminal 22 of the lead frame 22a and the lower surface 35b of the source terminal part 23 and the leads can be prevented. It is possible to suppress or prevent variations in parallelism between the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the frame 21a. That is, in the assembly 30 after solder reflow, the height h of the assembly 30 can be accurately formed according to the standard value (target value), and the bottom surfaces of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22a. The parallelism between 35b and the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21a can be increased.
  • the problem described in FIG. 31 of the first embodiment (a phenomenon in which the upper and lower side forces are applied to the semiconductor chip 2 when the mold is clamped in the molding process) occurs. It can be suppressed or prevented, the occurrence of cracks in the semiconductor chip 2 can be prevented, and the manufacturing yield of the semiconductor device 1 can be improved.
  • the sheet mold in the molding process for forming the sealing resin portion 6, the sheet mold is performed, and the lower surface 3 la of the upper mold (mold 31) and the lower mold (mold 32).
  • the elastic sheets 75a and 75b are pasted on the upper surface 32a. Therefore, the elastic sheets 75a and 75b are disposed on the upper and lower surfaces of the cavities 34 of the molds 31 and 32 (that is, the entire inner surface of the cavities 34), and the assembly 30 is clamped by the dies 31 and 32.
  • the elastic sheet 7 has the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21 attached to the lower surface 31a of the mold 31.
  • the lower surface 35b of the gate terminal 24 and source terminal 23 of the lead frame 22 and the lower surface 35c of the second portion 25b of the drain terminal 25 of the lead frame 21 are attached to the upper surface 32a of the mold 32.
  • the elastic sheet 75b is brought into close contact with the elastic sheet 75b. That is, the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21, the lower surface 35b of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22, and the drain terminal portion 25 of the lead frame 21.
  • Elastic surfaces 75a and 75b having elasticity are interposed between the lower surfaces 35c of the second portion 25b and the dies 31 and 32 without directly contacting the dies 31 and 32.
  • the clamping pressures of the dies 31 and 32 can be absorbed or alleviated by the elastic sheets 75a and 75b, and the problem described with reference to FIG. 31 of the first embodiment (when the dies are clamped in the molding process) In addition, it is possible to suppress or prevent the occurrence of a strong pressure on the semiconductor chip 2 from above and below.
  • the sealing resin part 6 should be formed by the molding process (sheet molding) using the elastic sheets 75a and 75b as described above.
  • the lead frames 21b and 22b are pressed. Perform solder reflow in step S4 with the tool fixed.
  • 47 to 54 are principal part plan views or principal part sectional views showing the manufacturing steps of the semiconductor device of the present embodiment.
  • 47 to 54, FIG. 47, FIG. 49, and FIG. 48, FIG. 50, and FIGS. 52 to 54 are cross-sectional views (main-part cross-sectional views).
  • 47 and 48 correspond to the same process step
  • FIGS. 49 and 50 correspond to the same process step
  • FIGS. 51 and 52 correspond to the same process step.
  • 48, FIG. 50, FIG. 52, and FIG. 53 substantially correspond to the cross section taken along the line FF shown in FIG.
  • FIG. 54 is a cross-sectional view corresponding to FIG. 44 of the third embodiment, and substantially corresponds to the cross section taken along the line GG (corresponding to the CC line in FIG. 17) shown in FIG.
  • the semiconductor chip 2 and the lead frames (conductor members) 21b and 22b are prepared in the same manner as the lead frames 21a and 22a of the third embodiment (step S). l).
  • the lead frames 21b and 22b used in the present embodiment also have the same material force as the lead frames 21a and 22a of the third embodiment, and can be manufactured in substantially the same manner.
  • the lead frames 21b and 22b have substantially the same structure as the lead frames 21a and 22a used in the third embodiment.
  • the lead frames 21b and 22b lead on the overlapping portion 78 of the lead frame 21a.
  • the lead frames 21b and 22b of the present embodiment have fitting parts 81a and 81b that can be fitted, and these fitting parts 81a and 81b is fitted.
  • the lead frame 21b and the lead frame 22b can be fixed by fitting one of the fitting portion 81a of the lead frame 21b and the fitting portion 81b of the lead frame 22b to the other. Since the configurations of the lead frames 21b and 22b other than the vicinity of the fitting portions 81a and 81b are substantially the same as those of the lead frames 21a and 22a of the third embodiment, the description thereof is omitted here.
  • the semiconductor chip 2 is soldered on the lead frame 21b and the solder paste 11a.
  • Step S2 the semiconductor chip 2 is placed on the first portion 25a of the lead frame 21b so that the front surface 2a side of the semiconductor chip 2 faces upward and the back surface 2b side of the semiconductor chip 2 faces the first portion 25a of the lead frame 21b.
  • the lead frame 21b on which the semiconductor chip 2 is mounted is placed on the mounting table 83, the first portion 25a of the lead frame 21b and the semiconductor in the concave portion (recessed portion) 83a of the mounting table 83.
  • the mounting process of the semiconductor chip 2 in step S2 can be performed.
  • the mounting table 83 is not shown for easy viewing of the drawing.
  • the lead frame 22b is disposed on the surface 2a of the semiconductor chip 2 via the solder paste ib (step S3). That is, the source terminal portion 23 of the lead frame 22b is disposed on the source pad electrode 2s of the semiconductor chip 2 via the solder paste l ib and the like, and the solder paste l ib is disposed on the gate pad electrode 2g of the semiconductor chip 2 and the like. Then, the lead frame 22b is disposed on the lead frame 2 lb and the semiconductor chip 2 so that the gate terminal portion 24 of the lead frame 22b is disposed.
  • the lead frame 22b is placed on the surface 2a of the semiconductor chip 2 via the solder paste l ib using a tool (lead frame mounting tool, suction tool) 84 ( Mount.
  • the tool 84 is configured to hold the lead frame 22b by, for example, suction from the suction hole 84a and move to a predetermined position.
  • the suction hole 84a is provided at the position shown in FIG. If the suction hole 84a is provided at the position shown in FIG. 49, the suction hole 84a does not appear in the cross section of FIG.
  • FIG. 50 (appears in the other cross sections), but in order to simplify the understanding,
  • the cross-sectional view of FIG. 50 also shows the suction hole 84a.
  • 51 and 52 show a state in which the mounting table 83 and the tool 84 are not shown in the state after the mounting process of the lead frame 22b in step S3.
  • the lead frames 21b and 22b have the fitting portions 81a and 81b that can be fitted. For this reason, in the mounting process of the lead frame 22 in step S3 of the present embodiment, one of the fitting portion 81a of the lead frame 21b and the fitting portion 81b of the lead frame 22b is fitted to the other to lead the lead frame 21b. And lead frame 22b are fixed.
  • the lead frame 21b and the lead frame 22b are sandwiched between the tool 84 and the mounting table 83, and the fitting portion 81a of the lead frame 21b and the fitting portion 81b of the lead frame 22b are fitted to fix the lead frame 21b and the lead frame 22b. Therefore, the lead frames 21b and 22b are fixed in a leveled state.
  • the lead frames 21b and 22b are fixed by fitting the fitting portions 81a and 81b in a state where they are flush with (a same plane) 79a. Therefore, in the present embodiment, the mounting of the lead frame 22b in step S3 and the leveling and fixing of the lead frames 21b and 22b in step S4 are performed in the same process.
  • step S4 After taking out the lead frames 21b and 22b from the mounting table 83, as shown in FIG. 53, a solder reflow process 74 is performed (step S4).
  • step S4 In the present embodiment, as described above, in the state where the fitting portion 81a of the lead frame 21b and the fitting portion 81b of the lead frame 22b are fitted and the lead frame 21b and the lead frame 22b are fixed, The solder reflow process in step S4 is performed. This solder reflow melts and solidifies the solder paste 11a, ib, and joins the source terminal part 23 of the lead frame 22a and the source pad electrode 2s of the semiconductor chip 2 via the solder 11, as shown in FIG. Then, the gate terminal part 24 of the lead frame 22a and the gate pad electrode 2g of the semiconductor chip 2 are joined via the solder 11, and the back surface drain electrode 2d of the semiconductor chip 2 and the drain terminal part 25 of the lead frame 21a are soldered. Join through 11.
  • solder paste 11a, l ib force solder 11 is melted and solidified by solder reflow.
  • the fitting portion 81a of the lead frame 21b and the fitting portion 81b of the lead frame 22b are fitted and the lead frames 21b and 22b are leveled and fixed, and the solder reflow process is performed in this state. Therefore, it is possible to prevent the lead frames 21b and 22b from moving during solder reflow.
  • the flux or the like can be removed by washing as necessary.
  • the lead terminal 22 of the lead frame 22a is read to the source pad electrode 2s of the surface 2a of the semiconductor chip 2 via the solder 11, and the gate pad electrode 2g of the surface 2a of the semiconductor chip 2 is read.
  • the drain terminal portion 25 of the lead frame 21a is joined to the gate terminal portion 24 of the frame 22a and the back surface drain electrode 2d of the back surface 2b of the semiconductor chip 2.
  • an assembly (work) 30 including the lead frames 21a and 22a and the semiconductor chip bonded between them is obtained.
  • FIG. 5 A semiconductor device similar to the semiconductor device 1 shown in FIG. 5 is manufactured.
  • the fitting portion 81a of the lead frame 21b and the fitting portion 81b of the lead frame 22b are fitted and the lead frames 21b and 22b are leveled and fixed in this state.
  • a solder reflow process is performed. For this reason, it is possible to obtain substantially the same effect as in the third embodiment. In other words, even if the surface tension of the molten solder acts while the solder paste 11a, l ib is melted and solidified by solder reflow and becomes the solder 11, the lead frames 21b, 22b are fitted to each other at the fitting portions 81a, 81b.
  • the lead frames 21b and 22b from moving during solder reflow (ie, the lead frame 22b from moving relative to the lead frame 21b). it can. Therefore, in the assembly 30 after the solder reflow, the variation in the height h of the assembly 30 can be suppressed or prevented, and the gate terminal portion 24 of the lead frame 22b and the lower surface 35b of the source terminal portion 23 and the lead frame It is possible to suppress or prevent variations in the parallelism between the upper surface 35a and the first portion 25a of the drain terminal portion 25 of 21b. That is, in the assembly 30 after the solder reflow, the height h of the assembly 30 can be accurately formed according to the standard value (target value), and the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22b.
  • target value the standard value
  • the parallelism between the lower surface 35b of the lead frame 21b and the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21b can be increased. As a result, it is possible to suppress the occurrence of the problem described in FIG. 31 of the first embodiment (a phenomenon in which a strong pressure is applied to the semiconductor chip 2 when the mold is clamped in the molding process). It is possible to prevent the occurrence of cracks in the semiconductor chip 2 and to improve the manufacturing yield of the semiconductor device 1.
  • the shapes of the fitting portions 81a and 81b of the lead frames 21b and 22b can be variously changed.
  • FIG. 55 is a plan view of a principal part showing an example of a state in which the fitting portions 81a and 81b of the lead frames 21b and 22b are fitted together.
  • the fitting portions 81a and 81b that are fitted to each other are disengaged by providing irregularities on the fitting portion 81b (that is, at least one of the fitting portions 81a and 81b) of the lead frame 22b. become. For this reason After fixing the lead frames 21b and 22b by fitting the mating portions 81a and 81b, it is possible to more accurately prevent the lead frames 21b and 22b from being displaced due to a load or the like.
  • FIG. 56 to 59 are principal part plan views or principal part sectional views showing other examples of the fitting parts 81a, 81b of the lead frames 21b, 22b.
  • FIG. 56 shows a plan view of the main part of the fitting portion 81a of the lead frame 21b.
  • FIG. 57 shows the fitting portion 81a of the lead frame 21b of FIG.
  • FIG. 58 shows a cross-sectional view (cross-sectional view of the main part) taken along line H—H in FIG.
  • FIG. 59 shows a cross-sectional view (essential cross-sectional view) taken along line JJ in FIG.
  • FIG. 56 is a plan view of the force, and the lead frame 2 lb is hatched to make it easy to see.
  • 60 and 61 are fragmentary cross-sectional views showing the manufacturing steps of the semiconductor device of the present embodiment.
  • the solder reflow in step S4 is performed in a state where the lead frame (21a, 22a or 21b, 22b) is fixed, thereby increasing the height in the assembly 30 after the solder reflow.
  • the dimension h is accurately formed according to the standard value (target value), and the lower surface 35b of the gate terminal 24 and the source terminal 23 23 and the first portion 25a of the drain terminal 25 in the assembly 30 The degree of parallelism with the upper surface 35a was increased.
  • step S4 the solder reflow of step S4 is performed with the lead frames 21c, 22c (corresponding to the lead frames 21a, 22a or 21b, 22b) fixed as in the third and fourth embodiments. Even if it is performed, as shown in FIG. 60, the lower surface 35 5b of the lead terminal 22 and the source terminal 23 of the lead frame 22c (corresponding to the lead frame 22a or 22b) in the assembly 30 and the lead frame 21c (lead If the parallelism between the drain terminal part 25 of the first part 25a of the frame 21a or 21b) and the upper surface 35a of the first part 25a is low, the following process may be performed before the molding process. .
  • the lead frame 22c is arranged on the mounting table 86 so that the lower surfaces 35b of the gate terminal portion 24 and the source terminal portion 23 are in contact with (being opposed to) the mounting table 86, and the drain terminal of the lead frame 21c of this assembly 30
  • the holding member 87 is arranged on the assembly 30 so as to contact (oppose) the upper surface 35a of the first portion 25a of the part 25, and reheating (for example, about 350 ° C.) is performed to remelt the solder 11. .
  • step S5 can be performed in the same manner as in the third and fourth embodiments.
  • the gate terminal portion 24 of the lead frame 22c and the lower surface 35b of the source terminal portion 23 in the assembly 30 and the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21c Even if the parallelism between the two is low, the solder 11 is remelted after the solder reflow process in step S4 and before the molding process in step S5, and the lead frames 21c and 22c are leveled. The parallelism between the lower surface 35b of the gate terminal portion 24 and the source terminal portion 23 and the upper surface 35a of the first portion 25a of the drain terminal portion 25 can be further increased.
  • FIG. 62 is a process flow diagram showing a manufacturing process of the semiconductor device la of the present embodiment.
  • 63 to 68 are cross-sectional views of relevant parts showing the manufacturing steps of the semiconductor device la of the present embodiment.
  • the semiconductor device la of the present embodiment can be manufactured as follows, for example.
  • step S 1 to S4 the same steps (steps S 1 to S4) as in the first embodiment are performed to obtain an assembly (workpiece) 30 having the structure in FIG. 63 similar to that in FIG. 19 in the first embodiment.
  • Step 21 Since the process of forming the assembly 30 is the same as that in the first embodiment (steps S1 to S4), the description thereof is omitted here.
  • the assembly 30 is composed of the lead frames 21 and 22 and the semiconductor chip 2 bonded between them, and leads to the source pad electrode 2 s on the surface 2a of the semiconductor chip 2.
  • the source terminal portion 23 of the frame 22 is joined via the solder 11
  • the gate terminal portion 24 of the lead frame 22 is joined via the solder 11 to the gate pad electrode 2g of the front surface 2a of the semiconductor chip 2, and the back surface of the semiconductor chip 2
  • the drain terminal portion 25 of the lead frame 21 is joined to the back surface drain electrode 2d of 2b via the solder 11.
  • the assembly 30 is attached (adhered) to an adhesive sheet (adhesive tape, adhesive film, adhesive sheet, adhesive tape, adhesive film) 91 and fixed (steps).
  • the adhesive sheet 91 has an adhesive layer (adhesive layer, adhesive layer) having adhesiveness (adhesiveness) on one main surface 91a, and the adhesive surface (adhesiveness) has an adhesive layer (adhesiveness) on the main surface 91a.
  • Assembly 30 is affixed.
  • the pressure-sensitive adhesive sheet 91 is coated with an adhesive (adhesive) on one main surface of a plastic film (for example, a plastic film having a heat resistance of about 180 ° C.
  • the assembly 30 is affixed to the adhesive sheet 91, the lower surface 35c of the second portion 25b of the drain terminal portion 25 of the lead frame 21 is adhered (contacted, contacted) to the main surface 91a of the adhesive sheet 91, and The gate terminal portion 24 of the lead frame 22 and the lower surface 35b of the source terminal portion 23 are bonded (adhered to, or in contact with) the main surface 91a of the adhesive sheet 91.
  • a frame (dam, frame) 92 is formed on the main surface 91a of the adhesive sheet 91.
  • the main part of the pressure-sensitive adhesive sheet 91 is arranged so that the semiconductor chip 2 and the source terminal part 23, the gate terminal part 24, and the drain terminal part 25 bonded to the semiconductor chip 2 are disposed (accommodated) in the opening 92a of the frame 92.
  • a frame 92 is mounted on the surface 91a. For this reason, the periphery of each semiconductor chip 2 in the assembly 30 is surrounded by the frame 92.
  • the frame 92 also has a plastic material force, for example.
  • a sealing resin material 93 that is a material for forming the sealing resin portion 6 is dropped into each opening 92a of the frame 92 by potting or the like.
  • Fill (step S24) At this time, the second portion 25b and stepped portion 25c of the drain terminal portion 25 of the lead frame 21 and the gate terminal portion 24 and source terminal portion 23 of the lead frame 22 and the semiconductor chip 2 are embedded in the sealing resin material 93.
  • the sealing is performed to fill each opening 92a of the frame 92 so that the upper surface 35a of the first portion 25a of the drain terminal portion 25a of the lead frame 21 is exposed without being filled with the sealing resin material 93. Adjust the amount of grease material 93.
  • the sealing resin material 93 is made of a resin material such as a thermosetting resin material and can contain a filler.
  • a filler for example, an epoxy resin containing a filler can be used.
  • the sealing resin material 93 filled in each opening 92a of the frame 92 is cured by heat treatment or the like to form the sealing resin part 6 (step S25).
  • the pressure-sensitive adhesive sheet 91 and the frame body 92 preferably have heat resistance equal to or higher than the curing temperature (for example, about 180 ° C) of the sealing resin material 93.
  • the heat resistance temperature of the pressure-sensitive adhesive sheet 91 and the frame 92 is 180 ° C or higher, and more preferable if it is 200 ° C or higher.
  • steps S24 and S25 as described above, the lower surface 35b of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22 and the upper surface 32a of the mold 32 are adhered to the main surface 91a of the adhesive sheet 91.
  • the sealing resin material 93 is filled in the opening 92 a of the frame 92 and cured to form the sealing resin part 6. Therefore, on the back surface 6b of the formed sealing resin portion 6, the lower surface 35b of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22 and the second portion 25b of the drain terminal portion 25 of the lead frame 21 35c is exposed.
  • the sealing resin part 6 is formed in this way, the adhesive sheet 91 and the frame body 92 are removed from the assembly 30 in which the sealing resin part 6 is formed (step S26). Thereafter, the dust or the like in the sealing resin portion 6 can be removed as necessary. As a result, an assembly 30a as shown in FIG. 67 is obtained.
  • the assembly 30 a is obtained by forming the sealing resin portion 6 on the assembly 30.
  • the formed sealing resin portion 6 has an upper surface 6a and a rear surface 6b, which are two main surfaces located on opposite sides of each other. In the assembly 30a, the sealing resin portion 6 seals the semiconductor chip 2, the source terminal portion 23, the gate terminal portion 24, and the drain terminal portion 25.
  • the steps after the formation of the sealing resin portion 6 can be performed in substantially the same manner as in the first embodiment. That is, a plating process is performed as necessary to form a plating layer (not shown) on the portions exposed from the sealing resin portions 6 of the lead frames 21 and 22 (portions made of a conductor) (step S27). ). For example, soldering treatment such as lead-free soldering can be performed.
  • the lead frames 21 and 22 are cut at predetermined positions (step S28). That is, the lead frames 21 and 22 protruding from the sealing resin portion 6 are removed.
  • FIG. 68 corresponds to FIG. 28 (that is, FIG. 4) of the first embodiment.
  • the sealing resin portion 6 has a substantially rectangular parallelepiped shape. Except for the outer shape of the sealing resin portion 6, the semiconductor device la of the present embodiment has substantially the same structure as the semiconductor device 1 of the first embodiment (semiconductor device 1 of FIGS. 1 to 5). Therefore, the explanation is omitted here.
  • FIGS. 69 to 72 are principal part plan views (FIGS. 69 and 70) or principal part sectional views showing the manufacturing steps of the semiconductor device of the present embodiment in the case of using the lead frames 21 and 22 of the multiple structure.
  • Fig. 71 and Fig. 72 Fig. 69 (Principal part plan) corresponds to the same process step as Fig. 64, and Fig. 70 (Principal part plan view) and Fig. 71 (Principal part sectional view) It corresponds to the same process step as in Fig. 65, and Fig.
  • FIG. 72 (sectional view of the main part) corresponds to the same process step as in Fig. 66 above. 71 corresponds to the cross-sectional view taken along the line K-K of FIG. 70, and FIG. 72 shows a cross-section of the same region as FIG.
  • the overall structure of the lead frames 21 and 22 shown in FIGS. 69 to 72 is almost the same as the lead frames 21a and 22a described in the third embodiment and the lead frames 21b and 22b described in the fourth embodiment. Since it is the same, the explanation is omitted here.
  • step S22 After forming the assembly 30 using the lead frames 21 and 22 having the multiple structure, in step S22, the assembly 30 is pasted on the main surface 91a of the adhesive sheet 91 as shown in FIG. Then, in step S23, as shown in FIG. 70 and FIG. 71, the frame body 92 is pasted and fixed on the main surface 91a of the adhesive sheet 91. As shown in FIG. 69 and FIG. 70, the lower surface of the frame body 92 is bonded and fixed onto the main surface 91a of the adhesive sheet 91 in a region other than the region where the lead frames 21 and 22 are bonded.
  • the opening 92b that accommodates the other protrusions of the lead frames 21 and 22 is formed only by the opening 92a that accommodates the semiconductor chip 2 and the source terminal 23, the gate terminal 24, and the drain terminal 25 that are joined to the semiconductor chip 2. If the frame body 92 is provided, it is possible to prevent the lead frames 21 and 22 from being deformed when the frame body 93 is attached to the adhesive sheet 91. Thereafter, in step S24, as shown in FIG. 72, the sealing resin material 93 is dropped into each opening 92a of the frame 92, and in step S25, the sealing resin material 93 is hardened and sealed. Formation of the greave part 6. In step S24, the force of dropping the sealing resin material 93 into each opening 92a of the frame 92. The sealing resin material 93 is not dropped into the opening 92b. Thereafter, by performing steps S26 to S28, the semiconductor device la is manufactured.
  • the frame body 92 in a state where the lower surface 35b of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22 and the upper surface 32a of the mold 32 are in close contact with the main surface 91a of the adhesive sheet 91.
  • the sealing resin material 93 is filled in the opening 92a of the resin and cured to form the sealing resin part 6. Yes. Therefore, on the back surface 6b of the formed sealing resin portion 6, the lower surface 35b of the gate terminal portion 24 and the source terminal portion 23 of the lead frame 22 and the lower surface of the second portion 25b of the drain terminal portion 25 of the lead frame 21 35c is exposed.
  • the sealing resin material 93 when the sealing resin material 93 is filled in the opening 92 a of the frame 92, the upper surface 35 a of the first portion 25 a of the drain terminal portion 25 of the lead frame 21 is embedded in the sealing resin material 93. In this state, the sealing resin material 93 is cured to form the sealing resin part 6. Therefore, the upper surface 35a of the first portion 25a of the drain terminal portion 25 of the lead frame 21 is exposed on the upper surface 6a of the formed sealing resin portion 6. Thereby, the conductor portions (source terminal portion 23, gate terminal portion 24 and drain terminal portion 25) can be exposed on both the upper surface 6a and the back surface 6b of the sealing resin portion 6.
  • the semiconductor device la of the present embodiment is similar to the semiconductor device 1 of the first embodiment, and the source terminal 3, the gate terminal 4, and the drain terminal 5 (of the back surface lb of the semiconductor device 1)
  • the second portion 5b) is exposed as an external connection terminal
  • the upper surface 5e of the first portion 5a of the drain terminal 5 is exposed at the upper surface la of the semiconductor device la (upper surface 6a of the sealing resin portion 6). Accordingly, the heat generated by the semiconductor chip 2 in the semiconductor device la is transferred to the back surface lb side of the semiconductor device la (the second portion 5b of the source terminal 3, the gate terminal 4, and the drain terminal 5) and the upper surface la side (the drain terminal).
  • Heat can be radiated from both sides (both sides) of the first part 5a).
  • the heat dissipation characteristics (heat dissipation) of the semiconductor device in the form of a resin-encapsulated semiconductor package can be improved, and the performance can be improved.
  • the sealing resin part 6 is formed without using a mold, and the sealing resin material 93 is placed in each opening 92a of the frame 92 by potting or the like. By filling and curing, the sealing resin portion 6 is formed. For this reason, strong pressure is not applied to the semiconductor chip 2 from the upper and lower sides during the formation process of the sealing resin part 6 (filling and curing process of the sealing resin material 93). This suppresses or prevents the occurrence of the problem described in FIG. 31 of the first embodiment (a phenomenon in which strong pressure is applied to the semiconductor chip 2 when the mold is clamped in the molding process). Therefore, the generation of cracks in the semiconductor chip 2 can be prevented, and the manufacturing yield of the semiconductor device la can be improved.
  • sealing is performed in each opening 92a of frame 92 by potting or the like.
  • the resin material 93 is dropped, and the sealing resin material 93 is cured to form the sealing resin part 6. Therefore, the upper surface 35a of the first portion 25a of the drain terminal portion 25 can be slightly protruded from the upper surface 6a of the sealing resin portion 6. That is, the upper surface 5e of the first portion 5a of the drain terminal 5 of the manufactured semiconductor device la can be slightly protruded from the upper surface 6a of the sealing resin portion 6.
  • the first portion 5a (upper surface 5e) of the drain terminal 5 slightly protrudes from the upper surface 6a of the sealing resin portion 6 on the upper surface of the semiconductor device la.
  • the first portion 5a of the drain terminal 5 of the semiconductor device la and the heat conducting sheet 54 Can be further improved.
  • the thermal conductivity between the first portion 5a of the drain terminal 5 of the semiconductor device la and the heat conductive sheet 54 can be improved, and the heat generated in the semiconductor chip 2 is transferred to the drain terminal 5 and the heat conductive sheet 54.
  • the heat can be accurately radiated by a heat radiating component such as the heat radiating fin 55 through the heat sink. Therefore, the heat dissipation efficiency of the semiconductor device la can be further improved.
  • the present invention is suitable for application to a manufacturing technique of a semiconductor device in the form of a resin-sealed semiconductor package.

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

　半導体チップ（２）の表面のゲートパッド電極に接続されたゲート端子とソースパッド電極（２ｓ）に接続されたソース端子（３）が封止樹脂部（６）の裏面（６ｂ）で露出され、半導体チップ（２）の裏面ドレイン電極（２ｄ）に接続されたドレイン端子（５）の第１の部分（５ａ）が封止樹脂部（６）の上面（６ａ）で露出され、第１の部分（５ａ）と一体的に形成されたドレイン端子（５）の第２の部分（５ｂ）が封止樹脂部（６）の裏面（６ｂ）で露出されている。このような半導体装置（１）を製造する際に、まず半導体チップ（２）に半田（１１）を介してドレイン端子（５）の第１の部分（５ａ）、ゲート端子およびソース端子（３）を接合した後、金型のキャビティ内に配置し、半田（１１）が溶融した状態で金型をクランプし、半田（１１）が固化した後に金型のキャビティ内に封止樹脂材料を導入して封止樹脂部を形成する。

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置の製造方法に関し、特に、榭脂封止型半導体パッケージ形 態の半導体装置の製造技術に適用して有効な技術に関する。
背景技術
[0002] 種々の半導体パッケージが用いられて 、る力 半導体チップを封止榭脂部で封止 した榭脂封止型の半導体パッケージがある。榭脂封止型の半導体パッケージでは、 半導体チップが封止榭脂部内に封止されているので、半導体チップの信頼性を向上 することができる。また、封止榭脂部の裏面で端子を露出させることで、榭脂封止型 の半導体パッケージの高密度面実装が可能になる。
[0003] 特開 2003— 86737号公報 (特許文献 1)には、実装基板に接合される実装面を有 する表面実装型の半導体装置であって、リードフレームと、半導体チップと、半導体 チップを覆うように設けられた榭脂とを備え、実装面には、半導体チップからリードフ レームを介して引き出された電極端子の先端面と、半導体チップに設けられた 2以上 の電極の表面とが略平面状に露出してなる半導体装置を提供する技術が記載され ている。
[0004] 特開 2000— 243880号公報 (特許文献 2)には、アイランド上に半導体ペレットを 固着し、半導体ペレットの電極パッドに第 1のポスト電極を接着し、アイランドの延在 部に第 2のポスト電極を固着し、全体を榭脂層で被覆することで、第 1と第 2のポスト 電極の頭部が榭脂層の表面に露出して、外部接続用端子となる技術が記載されて いる。
[0005] 特開 2000— 243887号公報 (特許文献 3)には、アイランド上に半導体ペレットを 固着し、半導体ペレットの電極パッドにポスト電極を接着し、アイランドの延在部をポ スト電極と同程度の高さまで折り曲げ、全体を榭脂層で被覆することで、ポスト電極の 頭部と延在部の頭部が榭脂層の表面に露出して、外部接続用端子となる技術が記 載されている。 特許文献 1：特開 2003— 86737号公報
特許文献 2：特開 2000 - 243880号公報
特許文献 3：特開 2000 - 243887号公報
発明の開示
発明が解決しょうとする課題
[0006] 本発明者の検討によれば、次のことが分力つた。
[0007] 榭脂封止型の半導体パッケージにお 、て、封止榭脂部の下面 (裏面)で端子を露 出させることで、榭脂封止型の半導体パッケージの面実装が可能になる。更に、封止 榭脂部の下面だけでなぐ封止榭脂部の上下両面で端子を露出させることで、榭脂 封止型の半導体パッケージの放熱性を向上させることができる。また、封止榭脂部は
、モールド工程で上金型および下金型のキヤビティ内に封止榭脂材料を注入して硬 化することで形成できる。
[0008] このような封止榭脂部の上下両面で端子が露出した榭脂封止型の半導体パッケ一 ジを製造するには、複数の端子を半導体チップの上下に配置し、モールド工程にお いて、半導体チップ 2の上側の端子が上金型と接し、半導体チップの下側の端子が 下金型と接するように金型を固定 (クランプ）した状態で、金型のキヤビティ内に封止 榭脂材料を注入して硬化することで、封止榭脂部の上下両面で端子が露出するよう に封止榭脂部を形成することが可能である。
[0009] し力しながら、モールド工程において、半導体チップの上側の端子が上金型と接し 、半導体チップの下側の端子が下金型と接するように金型をクランプした場合、モー ルド工程直前の組立体の高さ寸法がばらついたり、あるいは半導体チップの上側の 端子と下側の端子の平行度がばらつくと、上金型および下金型から、半導体チップ の上側の端子と半導体チップの下側の端子とを介して、半導体チップに上下から強 い圧力が加わってしまう可能性がある。半導体チップに上下力 圧力が加わと、半導 体チップにクラックなどが発生する可能性がある。これは、榭脂封止型半導体パッケ ージ形態の半導体装置の製造歩留まりを低下させる。
[0010] 本発明の目的は、半導体装置の製造歩留まりを向上できる技術を提供することに ある。 [0011] 本発明の他の目的は、半導体装置の放熱特性を向上できる技術を提供することに ある。
[0012] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0013] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0014] 本発明は、上下両面に露出導体を有する榭脂封止型半導体パッケージ形態の半 導体装置を製造する際に、半導体チップの第 1および第 2主面に第 1および第 2導体 部をそれぞれ半田を介して接合し、前記第 1および第 2導体部と前記半導体チップと を第 1金型および第 2金型により形成されるキヤビティ内に配置し、前記半田を溶融し た状態で前記第 1金型を前記第 2金型に固定し、前記キヤビティ内に封止榭脂材料 を導入して前記半導体チップと前記第 1および前記第 2導体部の一部とを封止する 封止榭脂部を形成するものである。
[0015] また、本発明は、上下両面に露出導体を有する榭脂封止型半導体パッケージ形態 の半導体装置を製造する際に、半導体チップの第 1および第 2主面に第 1および第 2 の導電体部材の第 1および第 2導体部をそれぞれ半田を介して接合し、前記第 1お よび第 2導体部と前記半導体チップとが金型のキヤビティ内に配置されるように前記 第 1および第 2の導電体部材を配置し、前記半田を溶融した状態で前記第 1および 第 2の導電体部材を前記金型に固定し、前記キヤビティ内に封止榭脂材料を導入し て前記半導体チップと前記第 1および前記第 2導体部の一部とを封止する封止榭脂 部を形成するものである。
[0016] また、本発明は、上下両面に露出導体を有する榭脂封止型半導体パッケージ形態 の半導体装置を製造する際に、半導体チップの第 1および第 2主面に第 1および第 2 導体部をそれぞれ半田を介して配置し、前記第 1導体部と前記第 2導体部とを固定し ながら半田リフロー処理を行って、前記半導体チップの前記第 1および第 2主面に前 記半田を介して前記第 1および第 2導体部を接合し、前記第 1および第 2導体部と前 記半導体チップとを金型のキヤビティ内に配置し、前記キヤビティ内に封止榭脂材料 を導入して前記半導体チップと前記第 1および前記第 2導体部の一部とを封止する 封止榭脂部を形成するものである。
[0017] また、本発明は、上下両面に露出導体を有する榭脂封止型半導体パッケージ形態 の半導体装置を製造する際に、半導体チップの第 1および第 2主面に第 1および第 2 の導電体部材の第 1および第 2導体部をそれぞれ半田を介して配置し、前記第 1の 導電体部材と前記第 2の導電体部材とを固定しながら半田リフロー処理を行って前 記半導体チップの前記第 1および第 2主面に前記半田を介して前記第 1および第 2 の導電体部材の前記第 1および第 2導体部を接合し、前記第 1および第 2導体部と前 記半導体チップとが金型のキヤビティ内に配置されるように前記第 1および第 2の導 電体部材を前記金型に固定し、前記キヤビティ内に封止榭脂材料を導入して前記半 導体チップと前記第 1および前記第 2導体部の一部とを封止する封止榭脂部を形成 するものである。
[0018] また、本発明は、上下両面に露出導体を有する榭脂封止型半導体パッケージ形態 の半導体装置を製造する際に、半導体チップの第 1および第 2主面に第 1および第 2 導体部をそれぞれ接合し、前記第 2導体部を第 1部材に固定し、前記半導体チップ の周囲を囲むように枠体を前記第 1部材上に配置し、前記枠体内に封止榭脂材料を 導入して硬化して前記半導体チップと前記第 1および前記第 2導体部の一部とを封 止する封止榭脂部を形成するものである。
[0019] また、本発明は、上下両面に露出導体を有する榭脂封止型半導体パッケージ形態 の半導体装置を製造する際に、半導体チップの第 1および第 2主面に第 1および第 2 の導電体部材の第 1および第 2導体部をそれぞれ接合し、前記第 2の導電体部材を 第 1部材に固定し、前記半導体チップの周囲を囲むように枠体を前記第 1部材上に 配置し、前記枠体内に封止榭脂材料を導入して硬化して前記半導体チップと前記第 1および前記第 2導体部の一部とを封止する封止榭脂部を形成するものである。 発明の効果
[0020] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0021] 半導体装置の製造歩留まりを向上させることができる。 [0022] また、半導体装置の放熱特性を向上させることができる。
図面の簡単な説明
[0023] [図 1]本発明の一実施の形態である半導体装置の上面図である。
[図 2]図 1の半導体装置の下面図である。
[図 3]図 1の半導体装置の側面図である。
[図 4]図 1の半導体装置の断面図である。
[図 5]図 1の半導体装置の断面図である。
[図 6]図 1の半導体装置に用いられる半導体チップのチップレイアウトの一例を示す 平面図である。
[図 7]図 1の半導体装置に用いられる半導体チップのチップレイアウトの一例を示す 平面図である。
[図 8]本発明の一実施の形態である半導体装置の製造工程を示す工程フロー図であ る。
[図 9]モールド工程を示す工程フロー図である。
[図 10]モールド工程における金型温度および金型圧力を示すグラフである。
[図 11]半導体チップの製造工程中の要部断面図である。
[図 12]図 11に続く半導体チップの製造工程中の要部断面図である。
[図 13]本発明の一実施の形態である半導体装置の製造工程中の要部平面図である
[図 14]図 13と同じ半導体装置の製造工程中の要部断面図である。
[図 15]図 13に続く半導体装置の製造工程中の要部平面図である。
[図 16]図 15と同じ半導体装置の製造工程中の要部断面図である。
[図 17]図 15に続く半導体装置の製造工程中の要部平面図である。
[図 18]図 17と同じ半導体装置の製造工程中の要部断面図である。
[図 19]図 18に続く半導体装置の製造工程中の要部断面図である。
[図 20]図 19に続く半導体装置の製造工程中の要部断面図である。
[図 21]図 20に続く半導体装置の製造工程中の要部断面図である。
[図 22]図 21に続く半導体装置の製造工程中の要部断面図である。 圆 23]図 22に続く半導体装置の製造工程中の要部断面図である。
圆 24]図 23に続く半導体装置の製造工程中の要部断面図である。
圆 25]図 24に続く半導体装置の製造工程中の要部断面図である。
圆 26]図 25と同じ半導体装置の製造工程中の要部平面図である。
圆 27]図 25と同じ半導体装置の製造工程中の要部平面図である。
圆 28]図 25に続く半導体装置の製造工程中の要部断面図である。
[図 29]複数の半導体装置を実装基板上に実装した状態を示す断面図である。
[図 30]図 29の上面図である。
[図 31]比較例のモールド工程の説明図である。
圆 32]本発明の一実施の形態である半導体装置の製造工程で用いられる金型の外 観を示す斜視図である。
圆 33]本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であ る。
圆 34]図 33に続く半導体装置の製造工程中の要部断面図である。
圆 35]図 34に続く半導体装置の製造工程中の要部断面図である。
[図 36]本発明の他の実施の形態である半導体装置の製造工程を示す工程フロー図 である。
圆 37]本発明の他の実施の形態である半導体装置の製造工程中の要部平面図であ る。
圆 38]図 37と同じ半導体装置の製造工程中の要部断面図である。
圆 39]図 37に続く半導体装置の製造工程中の要部平面図である。
圆 40]図 39と同じ半導体装置の製造工程中の要部断面図である。
圆 41]図 39に続く半導体装置の製造工程中の要部平面図である。
圆 42]図 41と同じ半導体装置の製造工程中の要部断面図である。
圆 43]図 42に続く半導体装置の製造工程中の要部断面図である。
圆 44]図 43に続く半導体装置の製造工程中の要部断面図である。
圆 45]図 44に続く半導体装置の製造工程中の要部断面図である。
圆 46]図 45に続く半導体装置の製造工程中の要部断面図である。 圆 47]本発明の他の実施の形態である半導体装置の製造工程中の要部平面図であ る。
圆 48]図 47と同じ半導体装置の製造工程中の要部断面図である。
圆 49]図 47に続く半導体装置の製造工程中の要部平面図である。
圆 50]図 49と同じ半導体装置の製造工程中の要部断面図である。
圆 51]図 49に続く半導体装置の製造工程中の要部平面図である。
圆 52]図 51と同じ半導体装置の製造工程中の要部断面図である。
圆 53]図 52に続く半導体装置の製造工程中の要部断面図である。
圆 54]図 53に続く半導体装置の製造工程中の要部断面図である。
[図 55]リードフレームを嵌め合わせた状態の一例を示す要部平面図である。
[図 56]リードフレームの嵌め合せ部の他の一例を示す要部平面図である。
[図 57]リードフレームを嵌め合わせた状態の他の一例を示す要部平面図である。
[図 58]図 57の断面図である。
[図 59]図 57の他の断面図である。
圆 60]本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であ る。
圆 61]図 60に続く半導体装置の製造工程中の要部断面図である。
圆 62]本発明の他の実施の形態である半導体装置の製造工程を示す工程フロー図 である。
圆 63]本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であ る。
圆 64]図 63に続く半導体装置の製造工程中の要部断面図である。
圆 65]図 64に続く半導体装置の製造工程中の要部断面図である。
圆 66]図 65に続く半導体装置の製造工程中の要部断面図である。
圆 67]図 66に続く半導体装置の製造工程中の要部断面図である。
圆 68]図 67に続く半導体装置の製造工程中の要部断面図である。
圆 69]本発明の他の実施の形態である半導体装置の製造工程中の要部平面図であ る。 [図 70]図 69に続く半導体装置の製造工程中の要部平面図である。
[図 71]図 70と同じ半導体装置の製造工程中の要部断面図である。
[図 72]図 71に続く半導体装置の製造工程中の要部断面図である。
発明を実施するための最良の形態
[0024] 以下の実施の形態においては便宜上その必要があるときは、複数のセクションまた は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに 無関係なものではなぐ一方は他方の一部または全部の変形例、詳細、補足説明等 の関係にある。また、以下の実施の形態において、要素の数等 (個数、数値、量、範 囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数 に限定される場合等を除き、その特定の数に限定されるものではなぐ特定の数以上 でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステツ プ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる 場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実 施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示し た場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその 形状等に近似または類似するもの等を含むものとする。このことは、上記数値および 範囲につ ヽても同様である。
[0025] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の機能を有する部材には同一の符号を付し、 その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外 は同一または同様な部分の説明を原則として繰り返さない。
[0026] また、実施の形態で用いる図面においては、断面図であっても図面を見易くするた めにハッチングを省略する場合もある。また、平面図であっても図面を見易くするため にハッチングを付す場合もある。
[0027] (実施の形態 1)
本実施の形態の半導体装置を図面を参照して説明する。
[0028] 図 1は、本発明の一実施の形態である半導体装置 1の上面図（平面図）であり、図 2 はその下面図（底面図、裏面図、平面図）、図 3はその側面図、図 4および図 5はその 断面図（側面断面図）である。図 1の A— A線の断面 (すなわち図 2の A— A線の断面 )が図 4にほぼ対応し、図 1の B— B線の断面（すなわち図 2の B— B線の断面）が図 5 にほぼ対応する。また、図 3は、図 1の矢印 10の方向から半導体装置 1をみたときの 側面図にほぼ対応する。
[0029] 本実施の形態の半導体装置 (半導体パッケージ) 1は、榭脂封止形で、面実装形の 半導体パッケージである。すなわち、半導体装置 1は、榭脂封止型半導体パッケージ 形態の半導体装置である。
[0030] 図 1〜図 5に示される本実施の形態の半導体装置 1は、半導体チップ 2と、導電体 によって形成されたソース端子 (ソース用端子、ソース接続用導体部、導体部） 3、ゲ ート端子 (ゲート用端子、ゲート接続用導体部、導体部) 4およびドレイン端子 (ドレイ ン用端子、ドレイン接続用導体部、導体部） 5と、これらを封止する封止榭脂部 (封止 部、封止榭脂) 6とを備えている。
[0031] 封止榭脂部 6は、例えば熱硬化性榭脂材料などの榭脂材料などカゝらなり、フィラー などを含むこともできる。例えば、フィラーを含むエポキシ榭脂などを用いて封止榭脂 部 6を形成することができる。封止榭脂部 6により、半導体チップ 2、ソース端子 3、ゲ ート端子 4およびドレイン端子 5が封止され、保護される。封止榭脂部 6は、互いに反 対側に位置する 2つの主面である上面 (表面、第 1面） 6aおよび裏面 (底面、下面、 第 2面) 6bを有しており、封止榭脂部 6の裏面 6b、すなわち半導体装置 1の裏面 (底 面、下面） lbが、半導体装置 1の実装面である。
[0032] 半導体チップ 2は、例えば、単結晶シリコンなど力もなる半導体基板（半導体ウェハ )に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基 板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ 2に 分離したものである。半導体チップ 2は封止榭脂部 6内に封止されている。
[0033] 本実施の形態では、半導体チップ 2としては、例えばトレンチ型ゲート構造を有する 縦型のパワー MISFET (Metal Insulator Semiconductor Field Effect Transistor)力 S 形成された半導体チップなどを用いることができる。半導体チップ 2は、互いに反対 側に位置する 2つの主面である表面（半導体素子形成側の主面、第 2主面） 2aおよ び裏面 (表面 2aとは反対側の主面、第 1主面） 2bを有しており、半導体チップ 2の表 面 2aに形成されたソースパッド電極（表面電極） 2sおよびゲートパッド電極（表面電 極） 2gと、半導体チップ 2の裏面 2bの全面に形成された裏面ドレイン電極 (裏面電極 ) 2dとを有している。ソースパッド電極 2sは、半導体チップ 2内に形成されている MIS FETのソースに電気的に接続され、ゲートパッド電極 2gは、半導体チップ 2内に形成 されている MISFETのゲート電極に電気的に接続され、裏面ドレイン電極 2dは、半 導体チップ 2内に形成されている MISFETのドレインに電気的に接続されている。
[0034] 図 6は、半導体チップ 2のチップレイアウトの一例を示す平面図（上面図）であり、図 7は、半導体チップ 2のチップレイアウトの他の一例を示す平面図（上面図）である。 本実施の形態の半導体チップ 2は、図 6および図 7に示されるように、半導体チップ 2 の表面 2aにソースパッド電極 2sおよびゲートパッド電極 2gが形成されている力 各 電極の配置は必要に応じて変更可能であり、例えば図 6に示されるように、半導体チ ップ 2の表面 2aの端部の中央付近にゲートパッド電極 2gを形成することができ、ある いは、図 7に示されるように、半導体チップ 2の表面 2aの角部近傍にゲートパッド電極 2gを形成することもできる。
[0035] ソース端子 3、ゲート端子 4およびドレイン端子 5は導電体力 なり、例えば、銅 (Cu )または銅合金などの金属材料力もなる。半導体チップ 2は、半導体チップ 2の下側 に位置するソース端子 3およびゲート端子 4と、半導体チップ 2の上側に位置するドレ イン端子 5との間に、半導体チップ 2の表面 2a側が下方を向くように配置されており、 導電性の接合材である半田 11を介して、ソース端子 3が半導体チップ 2の表面 2aの ソースパッド電極 2sと接合 (接着、接続)され、ゲート端子 4が半導体チップ 2の表面 2 aのゲートパッド電極 2gと接合 (接着、接続)され、ドレイン端子 5が半導体チップ 2の 裏面 2bの裏面ドレイン電極 2dと接合 (接着、接続)されている。このため、ソース端子 3は半導体チップ 2のソースパッド電極 2sに半田 11を介して電気的に接続され、ゲー ト端子 4は半導体チップ 2のゲートパッド電極 2gに半田 11を介して電気的に接続され 、ドレイン端子 5は半導体チップ 2の裏面ドレイン電極 2dに半田 11を介して電気的に 接続されている。
[0036] ソース端子 3 (第 2導体部）の下面 3a (表面）は、封止榭脂部 6の裏面 6b (第 2面)で 露出されている。ソース端子 3の側面 (端面、端部） 3bは、封止榭脂部 6の側面で露 出され、ソース端子 3の他の側面 (端部）は、封止榭脂部 6に覆われて封止されている 。このソース端子 3の露出する側面 3bは、半導体装置 1を製造する際の切断工程に より生じた側面 (端面)である。また、ソース端子 3の上面 3cの一部は、半導体チップ 2 のソースパッド電極 2sに半田 11を介して接合され、ソース端子 3の上面 3cの他の部 分は、封止榭脂部 6に覆われて封止されている。
[0037] ゲート端子 4 (第 2導体部)の下面 4a (表面）は、封止榭脂部 6の裏面 6b (第 2面)で 露出されている。ゲート端子 4の側面 (端面、端部) 4bは、封止榭脂部 6の側面で露 出され、ゲート端子 4の他の側面 (端部）は、封止榭脂部 6に覆われて封止されている 。このゲート端子 4の露出する側面 4bは、半導体装置 1を製造する際の切断工程に より生じた側面 (端面)である。また、ゲート端子 4の上面 4cの一部は、半導体チップ 2 のゲートパッド電極 2gに半田 11を介して接合され、ゲート端子 4の上面 4cの他の部 分は、封止榭脂部 6に覆われて封止されている。
[0038] ドレイン端子 5は、第 1の部分 (チップ接続部、導体部） 5aと、第 2の部分 (外部端子 構成部、導体部） 5bと、第 1の部分 5aおよび第 2の部分 5b間を連結する段差部 (折 曲げ部、連結部、導体部） 5cとを有している。これら第 1の部分 5a、第 2の部分 5bお よび段差部 5cは同じ導電体材料により一体的に形成されており、高さ位置が異なる 第 1の部分 5aと第 2の部分 5bとを段差部 5cが連結している。
[0039] ドレイン端子 5の第 1の部分 5aの下面 5dの一部は、半導体チップ 2の裏面ドレイン 電極 2dに半田 11を介して接合され、ドレイン端子 5の第 1の部分 5aの下面 5dの他の 部分は、封止榭脂部 6に覆われて封止されている。ドレイン端子 5 (第 1導体部）の第 1の部分 5a (第 1導体部)の上面 5e (表面）は、封止榭脂部 6の上面 6a (第 1面)で露 出されている。ドレイン端子 5の段差部 5cは、封止榭脂部 6に覆われて封止榭脂部 6 内に封止されている。ドレイン端子 5 (第 1導体部）の第 2の部分 5bの下面 5f (第 1の 部分 5aの上面 5eとは異なる表面）は、封止榭脂部 6の裏面 6b (第 2面)で露出されて いる。ドレイン端子 5の第 2の部分 5bの側面 (端面、端部） 5g (すなわち段差部 5cに 連結されている側とは逆側の端部側面 5g)は、封止榭脂部 6の側面で露出され、ドレ イン端子 5の第 2の部分 5bの他の側面 (端部）は、封止榭脂部 6に覆われて封止され ている。このドレイン端子 5の露出する側面 5gは、半導体装置 1を製造する際の切断 工程により生じた側面 (端面)である。
[0040] 封止榭脂部 6の裏面 6bで露出するソース端子 3の下面 3a、ゲート端子 4 (第 2導体 部）の下面 4aおよびドレイン端子 5の第 2の部分 5bの下面 5fが、実質的に同一面上 に形成されて ヽることがより好ま 、。
[0041] このように、封止榭脂部 6の裏面 6bに対応する半導体装置 1の裏面 (底面） lbで、 ソース端子 3の下面 3aと、ゲート端子 4の下面 4aと、ドレイン端子 5の第 2の部分 5bの 下面 5fとが露出し、これら露出部（すなわちソース端子 3の下面 3a、ゲート端子 4の下 面 4aおよびドレイン端子 5の第 2の部分 5bの下面 5f)が半導体装置 1の外部端子 (端 子、外部接続端子、外部接続用端子)として機能する。半導体装置 1の裏面 lb (封止 榭脂部 6の裏面 6b)で外部端子としてのソース端子 3、ゲート端子 4およびドレイン端 子 5が露出しているので、半導体装置 1は面実装が可能であり、半導体装置 1の裏面 lb (封止榭脂部 6の裏面 6b)が半導体装置 1の実装面となる。
[0042] また、本実施の形態の半導体装置 1では、半導体装置 1の上面 (裏面 lbとは逆側 の主面） laで、すなわち封止榭脂部 6の上面 6aで、ドレイン端子 5の第 1の部分 5aの 上面 5eが露出している。
[0043] このように、本実施の形態の半導体装置 1は、上下両面に露出導体を有する榭脂 封止型半導体パッケージ形態の半導体装置であり、ドレイン端子 5の第 1の部分 5a が上面 la (上面 6a)側の露出導体となり、ソース端子 3、ゲート端子 4またはドレイン 端子 5の第 2の部分 5bが裏面 lb (裏面 6b)側の露出導体となる。半導体装置 1の裏 面 lb (封止榭脂部 6の裏面 6b)側だけでなぐ半導体装置 1の上面 (表面） la (封止 榭脂部 6の上面 6a)でも、半導体チップ 2に接続 (接合)した導体部 (ドレイン端子 5の 第 1の部分 5a)を露出させることで、半導体装置 1の放熱特性を向上し、半導体装置 1の性能を向上させることが可能になる。
[0044] 次に、本実施の形態の半導体装置の製造工程について説明する。図 8は、本実施 の形態の半導体装置 1の製造工程を示す工程フロー図である。図 9は、本実施の形 態の半導体装置 1の製造工程のうちのモールド工程を示す工程フロー図である。図 1 0は、本実施の形態のモールド工程における金型温度および金型圧力を示すグラフ (説明図）である。図 11および図 12は、本実施の形態で用いられる半導体チップ 2の 製造工程中の要部断面図である。図 13〜図 28は、本実施の形態の半導体装置 1の 製造工程を示す要部平面図または要部断面図である。図 11〜図 28のうち、図 13、 図 15、図 17、図 26、図 27は平面図（要部平面図）であり、図 14、図 16、図 18〜図 2 5、図 28は断面図（要部断面図）である。また、図 13と図 14とは同じ工程段階に対応 し、図 15と図 16とは同じ工程段階に対応し、図 17と図 18とは同じ工程段階に対応し 、図 25〜図 27は同じ工程段階に対応する。なお、図 14、図 16、図 18〜図 25、図 2 8の断面図は、図 13、図 15、図 17に示される C— C線に沿った断面にほぼ対応し、 上記図 4にほぼ相当する断面図である。また、図 10の横軸は時間 (任意単位： arbitrary unit)に対応し、縦軸は金型温度または金型圧力（任意単位： arbitrary unit )に対応する（金型温度は後述する金型 31, 32の温度に対応し、金型圧力は金型 3 1を金型 32に押し付ける圧力に対応する)。
[0045] 半導体装置 1を製造するには、まず、半導体チップ 2およびリードフレーム (導電体 部材） 21, 22を準備する (ステップ Sl)。
[0046] 半導体チップ 2の製造工程の一例を図 11および図 12を用いて説明する。
[0047] 半導体チップ 2を製造するには、まず、図 11に示されるように、例えばヒ素 (As)が 導入された n+型の単結晶シリコンなど力もなる半導体基板 (半導体ウェハ） 101aの 主面上に、 n_型単結晶シリコン力もなるェピタキシャル層 101bを成長させて、半導 体基板（半導体ウエノ、、いわゆるェピタキシャルウェハ） 101を形成する。それから、 半導体基板 101の主面に絶縁膜 (酸ィ匕シリコン膜)を形成した後、この絶縁膜をバタ ーン化して、絶縁膜 102 (SiOプレート）を形成する。
2
[0048] 次に、半導体基板 101の主面に p型の不純物（例えばホウ素（B) )をイオン注入す ることなどにより、 p型ゥエル 103を形成する。
[0049] 次に、フォトレジストパターン（図示せず）をエッチングマスクとして用いて半導体基 板 101をドライエッチングすることにより、トレンチゲート形成用の溝すなわちゲート用 トレンチ 104を形成する。ゲート用トレンチ 104の深さは p型ゥエル 103よりも深ぐか っェピタキシャル層 101bの底部よりは浅くなる寸法である。
[0050] 次に、例えば熱酸ィ匕法などを用いて、ゲート用トレンチ 4の内壁面 (側面および底面
)上などに比較的薄いゲート絶縁膜 (酸ィ匕シリコン膜） 105を形成する。 [0051] 次に、半導体基板 101の主面上に、例えば低抵抗の多結晶シリコン膜など力もなる 導体膜 (ゲート電極材料膜)を形成する。それから、ゲート配線形成領域を覆いかつ それ以外の領域を露出するようなフォトレジストパターン（図示せず)を上記導体膜上 に形成し、このフォトレジストパターンをエッチングマスクとして用いて、上記導体膜を エッチバックすることにより、ゲート用トレンチ 104内に埋め込まれた低抵抗の多結晶 シリコンなど力もなるゲート部 106と、ゲート部 106と一体的に形成されたゲート配線 部 106aとを形成する。
[0052] 次に、図 12に示されるように、半導体基板 101の主面に対して p型の不純物（例え ばホウ素（B) )をイオン注入することなどにより、チャネル領域 107を形成する。それ から、半導体ウェハ 1の主面に対して n型の不純物（例えばヒ素 (As) )をイオン注入 することなどにより、ソース領域 108を形成する。
[0053] 次に、半導体基板 101の主面上に絶縁膜 112を形成し、フォトリソグラフィ技術およ びエッチング技術を用いてパターン化する。この際、絶縁膜 112には半導体基板 10 1の主面を露出するコンタクトホール 113と、ゲート配線部 106aの一部を露出するス ルーホール 114とが形成される。
[0054] 次に、コンタクトホール 113から露出する半導体基板 101をエッチングして孔 115を 形成する。それから、コンタクトホール 113および孔 115から露出する半導体基板 10 1に、例えば p型の不純物（例えばホウ素（B) )をイオン注入するによって、 p+型の半 導体領域を形成する。
[0055] 次に、半導体基板 101の主面上に、例えばチタンタングステン膜（図示せず)を必 要に応じて形成した後、その上にアルミニウム膜 (またはアルミニウム合金膜） 116を スパッタリング法などによって形成する。それから、チタンタングステン膜およびアルミ -ゥム膜 116の積層膜をフォトリソグラフィ技術およびエッチング技術を用いてパター ン化する。これにより、ゲート電極 116aおよびソース配線 116bのような表面電極が 形成される。
[0056] 次に、半導体基板 101の主面上に、例えばポリイミド系の樹脂など力もなる表面保 護のための絶縁膜 (保護膜） 117を形成する。それから、フォトリソグラフィ技術および エッチング技術を用いて絶縁膜 117をパターン化し、ゲート電極 116aおよびソース 配線 116bの一部が露出するような開口部（図示せず)を形成してボンディングパッド を形成する。絶縁膜 117の開口部力も露出するゲート電極 116aが、半導体チップ 2 の上記ゲートパッド電極 2gとなり、絶縁膜 117の開口部力も露出するソース配線 116 bが上記ソースパッド電極 2sとなる。
[0057] 次に、半導体基板 101の裏面を研削または研磨して薄くする。その後、半導体基板 101の裏面に例えばニッケル、チタン、ニッケルおよび金を蒸着法などによって被着 することにより、ドレイン電極 118を形成する。このドレイン電極 118が、半導体チップ 2の上記裏面ドレイン電極 2dとなる。
[0058] このようにして、トレンチ型ゲート構造を有する縦型のパワー MISFETのような半導 体素子が半導体基板 101に形成される。
[0059] その後、半導体基板 101は、ダイシングソ一などを用いて切断またはダイシングさ れて、個片化された半導体チップ 2に分離される。このようにして、トレンチ型ゲート構 造を有する縦型のパワー MISFETが形成された半導体チップ 2が製造される。なお 、縦型 MISFETとは、ソース'ドレイン間の電流力 半導体基板の厚さ方向（半導体 基板の主面に略垂直な方向）に流れる MISFETに対応する。
[0060] また、半導体装置 1の製造に用いられるリードフレーム 21, 22は、導電体からなる 導電体部材であり、例えば銅 (Cu)または銅合金などの金属材料により形成されて!、 る。図 13および図 14に示されるように、リードフレーム 21 (第 1の導電体部材）は、ド レイン端子 5となるドレイン端子部 25 (第 1導体部）を有している。すなわち、リードフレ ーム 21は、ドレイン端子 5の第 1の部分 5aとなるドレイン端子部 25の第 1の部分 25a と、ドレイン端子 5の第 2の部分 5bとなるドレイン端子部 25の第 2の部分 25bと、ドレイ ン端子 5の段差部 (折曲げ部） 5cとなるドレイン端子部 25の段差部 (折曲げ部） 25cと を有しており、これらは一体的に形成されている。また、リードフレーム 22 (第 2の導電 体部材）は、ソース端子 3となるソース端子部 23 (第 2導体部）と、ゲート端子 4となる ゲート端子部 24 (第 2導体部）とを有しており、これらは一体的に形成されている。な お、リードフレーム 21, 22には、後述するリードフレーム 21, 22の切断を容易とする ために、切断予定位置に沿って開口部 20a, 20b (リードフレーム 21の開口部 20aお よびリードフレーム 22の開口部 20b)が設けられている。リードフレーム 21, 22は、金 属板 (銅板など）を例えば成形 (プレス加工)またはエッチングなどにより所定の形状 に加工するなどにより、製造することができる。
[0061] 半導体チップ 2およびリードフレーム 21, 22が準備された後、図 15および図 16に 示されるように、リードフレーム 21上に半導体チップ 2を半田ペースト（半田、半田材 料） 11aなどを介して配置する (ステップ S2)。この際、半導体チップ 2の表面 2a側が 上方を向き、半導体チップ 2の裏面 2b側（裏面ドレイン電極 2d側）がリードフレーム 2 1の第 1の部分 25aに対向するように、リードフレーム 21の第 1の部分 25a上に半導 体チップ 2を配置する。すなわち、リードフレーム 21のドレイン端子部 25の第 1の部 分 25a上に半田ペースト 11aなどを介して半導体チップ 2 (裏面ドレイン電極 2d)が配 置されるようにリードフレーム 21上に半導体チップ 2を配置する。半田ペースト 11aの 接着性 (粘着性）により、リードフレーム 21に半導体チップ 2が仮固定される。
[0062] 次に、図 17および図 18に示されるように、半導体チップ 2の表面 2a上に半田ぺー スト（半田、半田材料） l ibなどを介してリードフレーム 22を配置する (ステップ S3)。 すなわち、半導体チップ 2のソースパッド電極 2s上に半田ペースト l ibなどを介してリ ードフレーム 22のソース端子部 23が配置され、かつ半導体チップ 2のゲートパッド電 極 2g上に半田ペースト l ibなどを介してリードフレーム 22のゲート端子部 24が配置 されるように、リードフレーム 21および半導体チップ 2上にリードフレーム 22を配置す る。半田ペースト l ibの接着性 (粘着性）により、半導体チップ 2にリードフレーム 22が 仮固定される。なお、図 17は平面図である力 図面を見やすくするために、リードフレ ーム 22にハッチングを付してある。
[0063] 次に、半田リフローを行う（ステップ S4)。このステップ S4の半田リフロー工程により 、半田ペースト 11a, l ibを溶融、固ィ匕し、図 19に示されるように、リードフレーム 22 のソース端子部 23と半導体チップ 2のソースパッド電極 2sとを半田 11を介して接合し 、リードフレーム 22のゲート端子部 24と半導体チップ 2のゲートパッド電極 2gとを半 田 11を介して接合し、半導体チップ 2の裏面ドレイン電極 2dとリードフレーム 21のド レイン端子部 25とを半田 11を介して接合する。半田リフローにより溶融、固化した半 田ペースト 11a, l ib力半田 11となる。ステップ S4の半田リフロー工程の後、必要に 応じて洗浄を行!ヽ、フラックスなどを除去することもできる。 [0064] このようにして、半田 11を介して、半導体チップ 2の表面 2aのソースパッド電極 2sに リードフレーム 22のソース端子部 23を、半導体チップ 2の表面 2aのゲートパッド電極 2gにリードフレーム 22のゲート端子部 24を、半導体チップ 2の裏面 2bの裏面ドレイ ン電極 2dにリードフレーム 21のドレイン端子部 25を接合する。これにより、リードフレ ーム 21, 22およびそれらの間に接合された半導体チップ力もなる組立体 (ワーク） 30 が得られる。
[0065] 次に、モールド工程 (榭脂封止工程、例えばトランスファモールド工程)を行って、 封止榭脂部 6を形成し、半導体チップ 2を封止榭脂部 6によって封止する (ステップ S 5)。
[0066] 本実施の形態において、ステップ S5のモールド工程は次のようにして行われる。
[0067] まず、封止榭脂部 6形成用の金型 31, 32 (上金型 31および下金型 32)を準備する 。本実施の形態で使用する金型 31, 32は加熱可能に構成されている。例えば、ヒー タ 33aが各金型 31, 32内に内蔵されており、このヒータ 33aにより金型 31, 32を加熱 できるようになつている。更に、金型 31, 32内に冷却用オイル 33bなどが循環できる ようになっており、この冷却オイル 33bにより金型 31, 32を冷却できるようになつてい る。このように、ヒータ 33aなどの加熱機構と冷却オイル 33bなどの冷却機構を各金型 31 , 32に設けることにより、各金型 31, 32は所望の温度に制御できるように構成され る。
[0068] 次に、図 20に示されるように、下金型である金型 32の上に組立体 30を配置する（ ステップ S 5a)。
[0069] 次に、図 21に示されるように、上金型である金型 31を金型 32に近づくように降下さ せて組立体 30に接触させ、金型 31, 32に組立体 30を仮固定する (ステップ S5b)。 金型 31 , 32に組立体 30を仮固定した状態では、金型 31, 32間に組立体 30のリー ドフレーム 21, 22力挟まれ、金型 31の下面 31aと金型 32の上面 32aとにより形成さ れるキヤビティ 34内に、リードフレーム 22のソース端子部 23およびゲート端子部 24と リードフレーム 21のドレイン端子部 25とそれらの間の半導体チップ 2とが配置される。 このステップ S5bの仮固定の際には、図 10からも分かるように、金型圧力（金型 31, 3 2間の圧力、または金型 31, 32の一方を他方に押し付ける圧力）は相対的に低ぐ 金型 31が金型 32に強く押し付けられないようする。すなわち、組立体 30のリードフレ ーム 21のドレイン端子部 25の第 1の部分 25aの上面 35aに上金型である金型 31の 下面 31aが軽く接触する力 組立体 30 (すなわち間に半導体チップ 2を挟んだリード フレーム 21 , 22)が金型 31, 32でクランプされないようにし、半導体チップ 2の上側 のドレイン端子部 25の第 1の部分 25aと半導体チップ 2の下側のソース端子部 23お よびゲート端子部 24とを介して、金型 31, 32から半導体チップ 2に上下両側カも大 きな圧力が加わらないようにする。
[0070] 次に、金型 31, 32の温度を上昇させ、それによつて組立体 30の半田 11を溶融 (再 溶融）させる (ステップ S5c)。これにより、図 22に示されるように、固体状態（固化状態 )の半田 11が、溶融状態の半田 11cとなる。例えば、図 10に示されるように、金型 31 , 32内のヒータ 33aによって金型 31, 32を半田 11の融点 T以上の温度（例えば 32 0〜350°C程度）に加熱することで、金型 31, 32に接触するリードフレーム 21, 22を 介して半田 11を半田 11の融点 T以上の温度に加熱し、半田 11を溶融させて溶融 状態の半田 11cとすることができる。
[0071] 次に、半田 11が溶融して溶融状態の半田 11cとなっている状態で、組立体 30 (す なわち間に半導体チップ 2を挟んだリードフレーム 21, 22)を金型 31, 32でクランプ する (ステップ S5d)。すなわち、図 10からも分力るように、金型 31を金型 32に (また は金型 32を金型 31に)比較的大きな圧力（クランプ圧力）で押し付けて (押圧して）、 組立体 30のリードフレーム 21, 22を金型 31, 32でしつ力りと挟んで固定する。例え ば 100kg重 Zcm2程度の圧力（クランプ圧力）で、金型 31を金型 32に押圧する。こ れにより、金型 31が金型 32にしつ力りと固定され、金型 31, 32で挟まれたリードフレ ーム 21, 22力 S金型 31, 32にしつ力りと固定される。
[0072] この際、金型 31の下面 31aがリードフレーム 21のドレイン端子部 25の第 1の部分 2 5aの上面 35aに密着し、金型 32の上面 32aがリードフレーム 22のゲート端子部 24 およびソース端子部 23の下面 35bとリードフレーム 21のドレイン端子部 25の第 2の 部分 25bの下面 35cとに密着した状態となる力 上記のように半田 11cは溶融した状 態であり変形可能なので、金型 31を金型 32に比較的大きな圧力（クランプ圧力）で 押し付けたとしても、その圧力は溶融状態の半田 11cの形状変化により吸収されて半 導体チップ 2にはほとんど加わらない。また、クランプした金型 31, 32において、金型 31の下面 31aと金型 32の上面 32aとにより、キヤビティ 34が形成される。金型 31 , 3 2で組立体 30をクランプ（固定）した状態では、金型 31, 32のキヤビティ 34内に、リー ドフレーム 22のソース端子部 23およびゲート端子部 24とリードフレーム 21のドレイン 端子部 25とそれらの間の半導体チップ 2とが配置され、しつ力りと固定される。
[0073] なお、リードフレーム 21のドレイン端子部 25の第 1の部分 25aの上面 35a (表面）は 、半導体チップ 2の裏面 2bに対向する側とは反対側の面、すなわち半導体チップ 2 を接合した面とは反対側の面である。ドレイン端子部 25の第 1の部分 25aの上面 35a は、半導体装置 1の製造後にドレイン端子 5の第 1の部分 5aの上面 5eとなる。また、リ ードフレーム 21のドレイン端子部 25の第 2の部分 25aの下面 35cは、半導体装置 1 の製造後にドレイン端子 5の第 2の部分 5bの上面 5fとなる。また、リードフレーム 22の ゲート端子部 24およびソース端子部 23の下面 35bは、半導体チップ 2の表面 2aに 対向する側とは反対側の面、すなわち半導体チップ 2を接合した面とは反対側の面 であり、半導体装置 1の製造後にゲート端子 4およびソース端子 3の下面 4a, 3aとな る。
[0074] 次に、金型 31, 32をクランプしたままの状態で、金型 31, 32の温度を低下させ、そ れによって、半田 11cを半田 11の融点 T未満の温度に低下（冷却）させて固化させ る（ステップ S5e)。これにより、図 23に示されるように、溶融状態の半田 11cが、固化 され、再度、固体状態（固化状態)の半田 11となる。例えば、ヒータ 33aの発熱量を調 整することで、図 10に示されるように、金型 31, 32の温度を半田 11の融点 T未満の 温度 (例えば 180°C程度）に低下させることで、金型 31, 32に接触するリードフレー ム 21, 22を介して半田 11cの温度を半田 11の融点 T未満の温度に低下（冷却）さ せ、それによつて、半田 11cを固化させて固体状態の半田 11とすることができる。
[0075] 次に、図 24に示されるように、金型 31, 32のキヤビティ 34内に封止榭脂部 6形成 用の材料である封止榭脂材料 36を注入 (導入、充填）し (ステップ S5f)、注入した封 止榭脂材料 36を硬化して封止榭脂部 6を形成する (ステップ S5g)。封止榭脂部 6を 形成するための封止榭脂材料 36は、例えば熱硬化性榭脂材料などの榭脂材料など からなり、フィラーなどを含むこともでき、例えば、フィラーを含むエポキシ榭脂などを 用いることができる。封止榭脂材料 36が熱硬化性榭脂材料力もなる場合は、金型 31 , 32のキヤビティ 34内への封止榭脂材料 36の注入後、金型 31 , 32の温度を所定の 温度 (例えば 180°C程度）に加熱することで、封止榭脂材料 36を加熱し、硬化するこ とができる。この封止榭脂材料 36の硬化時の温度は、半田 11の融点 T未満であるこ とが好ましぐこれにより、封止榭脂材料 36の硬化中に半田 11が溶融するのを防止 できる。このようにして、封止榭脂部 6が形成される。
[0076] なお、ステップ S5のモールド工程では、図 21〜図 24を上下逆にして半導体チップ 2の裏面ドレイン電極 2d側が下方になるようにリードフレーム 21, 22および半導体チ ップ 2を金型 31, 32にセットすることもできる。この場合、金型 31が下金型となり、金 型 32が上金型となる。
[0077] 封止榭脂材料 36が硬化して封止榭脂部 6が形成されてから、組立体 30 (封止榭脂 部 6が形成されたリードフレーム 21, 22)を金型 31, 32から離型する（ステップ S5h) 。このようにして（ステップ S5a〜S5hのようにして）ステップ S5のモールド工程が行わ れる。その後、必要に応じて、封止榭脂部 6のノ リなどを除去する。これにより、図 25 〜図 27に示されるような組立体（ワーク） 30aが得られる。組立体 30aは、組立体 30 に封止榭脂部 6を形成したものである。形成された封止榭脂部 6は、互いに反対側に 位置する 2つの主面である上面 6aおよび裏面 6bを有している。組立体 30aにおいて 、封止榭脂部 6は、半導体チップ 2、ソース端子部 23、ゲート端子部 24およびドレイ ン端子部 25を封止している。
[0078] ステップ S5のモールド工程では、上記のように、リードフレーム 21のドレイン端子部 25の第 1の部分 25aの上面 35aと金型 31の下面 31aとが密着し、リードフレーム 22 のゲート端子部 24およびソース端子部 23の下面 35bと金型 32の上面 32aとが密着 した状態で、金型 31, 32のキヤビティ 34内に封止榭脂材料 36を注入して、内部に 半導体チップ 2を封止する封止榭脂部 6を形成する。このため、リードフレーム 21のド レイン端子部 25の第 1の部分 25aの上面 35と金型 31の下面 31aとの間には、隙間 がないので封止榭脂材料 36は充填されない。同様に、リードフレーム 22のゲート端 子部 24およびソース端子部 23の下面 35bやリードフレーム 21のドレイン端子部 25 の第 2の部分 25bの下面 35cと金型 32の上面 32aとの間には、隙間がないので封止 榭脂材料 36は充填されない。従って、リードフレーム 21のドレイン端子部 25の第 1の 部分 25aの上面 35aは、その上に封止榭脂部 6が形成されておらず、封止榭脂部 6 の上面 6aから露出された状態となっており、リードフレーム 22のゲート端子部 24およ びソース端子部 23の下面 35bとリードフレーム 21のドレイン端子部 25の第 2の部分 2 5bの下面 35cとは、その上に封止榭脂部 6が形成されておらず、封止榭脂部 6の裏 面 6bから露出された状態となっている。たとえ、封止榭脂部 6の上面 6aにおいてリー ドフレーム 21のドレイン端子部 25の第 1の部分 25aの上面 35a上に封止榭脂部 6の ノ リが形成され、封止榭脂部の裏面 6bにおいてリードフレーム 22のゲート端子部 24 およびソース端子部 23の下面 35bとリードフレーム 21のドレイン端子部 25の第 2の 部分 25bの下面 35cとの上に封止榭脂部 6のノ リが形成されたとしても、モールドエ 程後のノ リ取り工程で除去することができる。このように、封止榭脂部 6は、上面 6aお よび裏面 6bの両面で導体部（ソース端子部 23、ゲート端子部 24およびドレイン端子 部 25)が露出した状態となって!/ヽる。
[0079] 次に、必要に応じてめっき処理を行って、リードフレーム 21, 22の封止榭脂部 6か ら露出する部分 (導電体からなる部分)上にめっき層（図示せず)を形成する (ステツ プ S6)。例えば鉛フリー半田のような半田めつき処理などを行うことができる。
[0080] 次に、リードフレーム 21, 22を所定の位置で切断する（ステップ S7)。例えば、図 2 7において、点線で示される切断線 45に沿ってリードフレーム 21, 22を切断し、封止 榭脂部 6から突出するリードフレーム 21, 22を除去する。これにより、図 28に示される ように、個片に分割された半導体装置 1が得られる (製造される)。図 28に示される半 導体装置 1は、図 1〜図 5に示される半導体装置 1に対応する。
[0081] リードフレーム 22から切断されて分離されたソース端子部 23が半導体装置 1のソー ス端子 3となり、リードフレーム 22から切断されて分離されたゲート端子部 24が半導 体装置 1のゲート端子 4となり、リードフレーム 21から切断されて分離されたドレイン端 子部 25が半導体装置 1のドレイン端子 5となる。また、ドレイン端子部 25の第 1の部分 25aがドレイン端子 5の第 1の部分 5aとなり、ドレイン端子部 25の第 2の部分 25bがド レイン端子 5の第 2の部分 5bとなり、ドレイン端子部 25の段差部 25cがドレイン端子 5 の段差部 5cとなる。また、ドレイン端子部 25の第 1の部分 25aの上面 35aが、封止榭 脂 6の上面 6aから露出するドレイン端子 5の第 1の部分 5aの上面 5eとなる。また、ソ ース端子部 23の下面 35bが、封止榭脂 6の裏面 6bから露出するソース端子 3の下面 3aとなり、ゲート端子部 24の下面が、封止榭脂部 6の裏面 6bから露出するゲート端 子 4の下面 4aとなり、ドレイン端子部 25の第 2の部分 25bの下面 35cが、封止榭脂部 6の裏面 6bから露出するドレイン端子 5の第 2の部分 5bの下面 5fとなる。
[0082] 図 29は、複数の半導体装置 1を実装基板 51上に実装した状態を示す断面図（要 部断面図）であり、図 30はその上面図（平面図）である。
[0083] 図 29および図 30に示されるように、実装基板 (配線基板) 51上に複数の半導体装 置 1を実装する。この際、半導体装置 1の裏面 (底面） lb側が実装基板 51への実装 面となり、半導体装置 1の裏面 lbで露出する外部接続端子、すなわちソース端子 3、 ゲート端子 4およびドレイン端子 5 (の各下面 3a, 4a, 5f)が、実装基板 51の端子 52 と半田（導電性接合材) 53を介して接合され、電気的に接続される。なお、図 29の断 面では、半導体装置 1の裏面 lbで露出するソース端子 3 (の下面 3a)とゲート端子 4 ( の下面 4a)とが実装基板 51の端子 52に半田 53を介して接合された状態が示されて いるが、他の断面において、半導体装置 1の裏面 lbで露出するドレイン端子 5の第 2 の部分 5b (の下面 5f)が実装基板 51の端子 52に半田 53を介して接合されている。
[0084] 複数の半導体装置 1の上面 (表面） la上に、熱伝導シート (放熱シート） 54を介して 放熱フィン (放熱部品、ヒートシンク） 55が配置 (搭載)されている。放熱フィン 55は、 例えばアルミニウム (A1)またはアルミニウム合金などの金属材料力もなる。熱伝導シ ート 54は、弾性を有する絶縁性シートであり、熱伝導性が比較的高い。例えば、熱伝 導シート 54は、シリコン系、アクリル系またはエチレンプロピレン系の材料などからなり 、ゴム状またはゲル状のシートなどにより構成されている。ガラスクロスをベース材とし て上記材料を混ぜ合わせたものにより熱伝導シート 54を形成することもできる。熱伝 導シート 54は、発熱体である半導体装置 1と放熱部品である放熱フィン 55との間に 挟み込んで、放熱効果を高めるように機能することができる。放熱フィン 55は、例え ばネジ留めまたは固定金具留め（図示せず)などにより、実装基板 51に固定されて いる。また、熱伝導シート 54の代わりに放熱榭脂接着剤などを用いて放熱フィン 55を 複数の半導体装置 1の上面 laに接合して固定することもできる。 [0085] 半導体装置 1を作動させ、半導体装置 1内の半導体チップ 2を動作させると、半導 体装置 1内の半導体チップ 2が発熱する。半導体チップ 2には、ソース端子 3、ゲート 端子 4およびドレイン端子 5が接続されており、これらソース端子 3、ゲート端子 4およ びドレイン端子 5は封止榭脂部 6よりも熱伝導率が高 ヽ導電体 (銅合金などの金属） により形成されている。このため、半導体装置 1内の半導体チップ 2で生じた熱は、ソ ース端子 3、ゲート端子 4およびドレイン端子 5を介して、半導体装置 1の外部に放熱 される。この際、半導体チップ 2の発熱は、ソース端子 3、ゲート端子 4およびドレイン 端子 5を介して実装基板 51側に放熱されるとともに、ドレイン端子 5および熱伝導シ ート 54を介して放熱フィン 55に放熱される。放熱フィン 55には複数のフィンが形成さ れており、半導体装置 1から放熱フィン 55に伝導された熱は、更に外気中に放熱さ れる。
[0086] 本実施の形態の半導体装置 1は、半導体装置 1の裏面 lbで、ソース端子 3、ゲート 端子 4およびドレイン端子 5 (の第 2の部分 5b)が外部接続端子として露出するととも に、ドレイン端子 5の第 1の部分 5aの上面 5eが半導体装置 1の上面 la (封止榭脂部 6の上面 6a)で露出している。このため、半導体装置 1内の半導体チップ 2の発熱を、 半導体装置 1の裏面 lb側 (ソース端子 3、ゲート端子 4およびドレイン端子 5の第 2の 部分 5b)と上面 la側（ドレイン端子 5の第 1の部分 5a)の両面（両側）力 放熱すること ができる。これにより、榭脂封止型半導体パッケージ形態の半導体装置の放熱特性（ 放熱性)を向上でき、性能を向上することができる。
[0087] 図 31には、本発明者が検討した比較例のモールド工程において、間に半導体チッ プ 2を挟んだリードフレーム 21, 22を金型 131, 132に固定する様子が示されている 。図 31に示される比較例のモールド工程では、リードフレーム 22のソース端子部 23 およびゲート端子部 24とリードフレーム 21のドレイン端子部 25の第 1の部分 25aとの 間に半田 11を介して半導体チップ 2が挟まれた状態の組立体 30を、半田 11を再溶 融することなく半田 11が固化したままの状態で金型 131, 132でクランプする。そして 、金型 131, 132のキヤビティ 134内に封止榭脂材料を注入して硬化させて、封止榭 脂部 6を形成する。これにより、封止榭脂部 6の裏面 6b側でソース端子部 23およびゲ ート端子部 24の下面 35bを露出させ、封止榭脂部 6の上面 6a側でドレイン端子部 25 の第 1の部分 25aの上面 35aを露出させることが可能である。し力しながら、この比較 例のモールド工程では、間に半導体チップ 2を挟んだリードフレーム 21, 22 (組立体 30)を金型 131, 132でクランプしたときに、金型 131, 132から、半導体チップ 2の 上側のドレイン端子部 25の第 1の部分 25aと半導体チップ 2の下側のソース端子部 2 3およびゲート端子部 24とを介して、半導体チップ 2に上下両側力も圧力が加わる可 能性がある。
[0088] 例えば、図 31に示されるように、半導体チップ 2とリードフレーム 21, 22間の接合状 態のばらつきや接合材 11の量のばらつきなどに起因して、モールド工程直前の組立 体 30の高さ寸法 hがばらついたり、あるいはリードフレーム 22のゲート端子部 24お よびソース端子部 23の下面 35bとリードフレーム 21のドレイン端子部 25の第 1の部 分 25aの上面 35aとの間の平行度などがばらつく可能性がある。これにより、モールド 工程直前の組立体の高さ寸法 hがキヤビティ 134の高さ寸法 hより僅かでも大きく（h
1 2
>h )なってしまうと、金型 131がリードフレーム 21のドレイン端子部 25の第 1の部分
1 2
25aの上面 35aを加圧し、金型 132がリードフレーム 22のゲート端子部 24およびソー ス端子部 23の下面 35bを加圧し、それによつて、ドレイン端子部 25の第 1の部分 25a とソース端子部 23およびゲート端子部 24との間に挟まれた半導体チップ 2に上下か ら強い圧力が加わってしまう可能性がある。半導体チップ 2に上下から圧力が加わと 、半導体チップ 2にクラックなどが発生し、半導体装置 1の製造歩留まりが低下する可 能性がある。
[0089] このように、半導体装置 1のような上下両面で端子が露出した榭脂封止型半導体パ ッケージを製造する場合、封止榭脂部を形成する際に、上記図 31を用いて説明した ように、封止榭脂部内に封止すべき半導体チップに上下両側から圧力が加わり、半 導体チップにクラックなどが発生する可能性があり、これは、半導体装置の製造歩留 まりの低下を招いてしまう。
[0090] それに対して、本実施の形態では、上記のように、封止榭脂 6を形成するための金 型 31 , 32のクランプ前に半田 11を溶融させ、半田 11が溶融した状態で金型 31 , 32 をクランプすることで、金型 31, 32のクランプ時に半導体チップ 2が上下両側力 加 圧されないようにしている。すなわち、金型 31, 32のクランプ時には、金型 31, 32で クランプされた組立体 30において、溶融状態の半田 11が形状変化できるので、たと えモールド工程直前の組立体 30の高さ寸法 hがばらついたり、あるいはリードフレー ム 22のゲート端子部 24およびソース端子部 23の下面 35bとリードフレーム 21のドレ イン端子部 25の第 1の部分 25aの上面 35aとの間の平行度などがばらついたとしても 、金型 31, 32のクランプ圧力は、半田 11の形状変化により吸収されて半導体チップ 2にはほとんど加わらない。これにより、金型 31, 32で組立体 30 (リードフレーム 21 , 22)をクランプしたときに、半導体チップ 2が端子部を介して上下から加圧されてしま うのを防止することができる。従って、半導体チップ 2にクラックなどが発生するのを防 止でき、半導体装置 (半導体パッケージ） 1の製造歩留まりを向上させることができる。 また、半導体装置 1のコストを低減させることができる。また、金型 31, 32のクランプ 後に半田 11を再度固化させ、金型 31の下面 31aがリードフレーム 21のドレイン端子 部 25の第 1の部分 25aの上面 35aに密着し、金型 32の上面 32aがリードフレーム 22 のゲート端子部 24およびソース端子部 23の下面 35bとリードフレーム 21のドレイン 端子部 25の第 2の部分 25bの下面 35cとに密着した状態で金型 31, 32のキヤビティ 34内に封止榭脂材料 36を注入して封止榭脂部 6を形成するので、封止榭脂部 6の 上面 6aおよび裏面 6bの両面で導体部（ソース端子部 23、ゲート端子部 24およびド レイン端子部 25)を露出させることができる。これにより、半導体装置 1のような上下両 面で端子が露出した榭脂封止型半導体パッケージを得ることができる。
[0091] また、本実施の形態および以下の実施の形態では、半導体チップ 2を複数の端子（ ソース端子 3、ゲート端子 4およびドレイン端子 5)で上下に挟んで、上下両面で端子 が露出した榭脂封止型半導体パッケージ形態の半導体装置を製造して 、る。このた め、表面 2aと裏面 2bの一方にだけ電極を有する半導体チップ (すなわち表面 2aに 電極を有しかつ裏面 2aに電極を有さな ヽ半導体チップ)を半導体チップ 2として用い ることもできるが、上記のように表面 2aと裏面 2bの両面に電極を有する半導体チップ (すなわち表面電極と裏面電極とを有する半導体チップ)を半導体チップ 2として用い る場合に本実施の形態および以下の実施の形態を適用すれば、効果が大きい。
[0092] また、本実施の形態および以下の実施の形態で用いる半導体チップ 2は、種々の 半導体素子を形成した半導体チップを用いることができ、上記のようなトレンチ型ゲ ート構造を有する縦型のパワー MISFET (Metal Insulator Semiconductor Field Effect Transistor)が形成された半導体チップに限定されず、それ以外の種々の半導 体チップを用いることもできる。但し、本実施の形態および以下の実施の形態の半導 体装置は上下両面で端子を露出させることにより放熱性を向上しているので、半導 体チップ 2として発熱量が大き 、半導体チップ、例えばパワー MISFET等のようなパ ワートランジスタが形成された半導体チップ (電力増幅用の半導体増幅素子が形成さ れた半導体チップ)を用いる場合に本実施の形態および以下の実施の形態を適用 すれば、効果が大きい。上記のようなトレンチ型ゲート構造を有する縦型のパワー Ml SFETが形成された半導体チップは、動作時の発熱量が比較的大きいので、トレン チ型ゲート構造を有する縦型のパワー MISFETが形成された半導体チップを半導 体チップ 2として用いる場合に本実施の形態および以下の実施の形態を適用すれば 、より効果が大きい。
[0093] (実施の形態 2)
図 32は、本実施の形態で用いられる金型 31, 32の外観を示す斜視図である。図 3 3〜図 35は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記 実施の形態 1の図 21、図 22および図 24にそれぞれ対応するものである。
[0094] 上記実施の形態 1では、金型 31, 32内に加熱機構としてヒータ 33aを内蔵させ、ま た、金型 31, 32内に冷却機構として冷却用オイル 33bなどが循環できるようになって おり、これにより、各金型 31, 32は所望の温度に制御できるように構成されていた。 本実施の形態では、図 32〜図 35に示されるように、金型 31, 32内に加熱機構とし て加熱ブロック 61を設け、また、金型 31, 32内に冷却機構として冷却用オイル 33b などが循環できるようにし、これにより、各金型 31, 32を所望の温度に制御できるよう に構成している。すなわち、上記実施の形態 1では、金型 31, 32を加熱する際には 、ヒータ 33aにより金型 31, 32全体を加熱していた力 本実施の形態では、金型 31, 32全体ではなぐ金型 31, 32の加熱ブロック 61を部分的に加熱する。加熱ブロック 61には、スプリング (パネ機構) 62が接続され、金型 31, 32内に嵌め込まれている。 このため、加熱ブロック 61は、金型 31, 32の加熱ブロック 61以外の部分に対して相 対的に移動可能に構成されている。加熱ブロック 61は金属材料など力もなり、例えば 金型 31 , 32 (の他の部分）と同種の金属材料力もなる。他の構成および製造工程は 、上記実施の形態 1とほぼ同様である。
[0095] すなわち、ステップ S5のモールド工程では、上記実施の形態 1と同様に、図 33に 示されるように、下金型である金型 32の上に組立体 30を配置し (ステップ S5a)、上 金型である金型 31を金型 32に近づくように降下させて組立体 30に接触させ、金型 3 1, 32で組立体 30を仮固定する (ステップ S5b)。この際、本実施の形態では、組立 体 30のリードフレーム 21のドレイン端子部 25の第 1の部分 25aの上面 35aに上金型 である金型 31の加熱ブロック 61が接触する（上記実施の形態 1では、金型 31の下面 31aが接触する）。また、組立体 30のリードフレーム 22のソース端子部 23およびゲー ト端子部 24の下面 35bに下金型である金型 32の加熱ブロック 61が接触する（上記 実施の形態 1では、金型 32の上面 32aが接触する）。
[0096] 次に、金型 31, 32の温度を上昇させ、それによつて組立体 30の半田 11を溶融 (再 溶融）させる (ステップ S5c)。これにより、図 34に示されるように、固体状態（固化状態 )の半田 11が、溶融状態の半田 11cとなる。本実施の形態では、金型 31, 32の加熱 ブロック 61を半田 11の融点 T以上の温度（例えば 320〜350°C程度）に加熱するこ とで、金型 31, 32の加熱ブロック 61に接触するリードフレーム 21, 22を介して半田 1 1を半田 11の融点 T以上の温度に加熱し、半田 11を溶融させ、固体状態の半田 11 cとすることができる。
[0097] 次に、上記実施の形態 1と同様に、半田 11が溶融して溶融状態の半田 11cとなつ ている状態で、組立体 30を金型 31, 32でクランプする (ステップ S5d)。それから、金 型 31 , 32をクランプしたままの状態で、金型 31, 32の温度を低下させ、それによつ て、半田 11cを半田 11の融点 T未満の温度に低下 (冷却）させて固化させる (ステツ プ S5e)。これにより、図 35に示されるように、溶融状態の半田 11cが、固化され、再 度、固体状態（固化状態)の半田 11となる。この際、本実施の形態では、金型 31, 32 の加熱ブロック 61の温度を半田 11の融点 T未満の温度（例えば 180°C程度）に低 下させることで、金型 31, 32の加熱ブロック 61に接触するリードフレーム 21, 22を介 して半田 11cの温度を半田 11の融点 T未満の温度に低下（冷却）させ、半田 11cを 固ィ匕させることができる。 [0098] 次に、上記実施の形態 1と同様に、金型 31, 32のキヤビティ 34内に封止榭脂部 6 形成用の材料である封止榭脂材料 36を注入し (ステップ S5f)、注入した封止榭脂材 料 36を硬化して封止榭脂部 6を形成する (ステップ S5g)。その後、上記実施の形態 1と同様に組立体 30を金型 31, 32から離型する（ステップ S5h)。
[0099] 本実施の形態においても、上記実施の形態 1とほぼ同様の効果を得ることができる
[0100] (実施の形態 3)
本発明の他の実施の形態の半導体装置の製造工程について説明する。製造され る半導体装置 1の構造は、上記実施の形態 1と同様であるので、ここではその説明は 省略する。
[0101] 図 36は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図 3 7〜図 46は、本実施の形態の半導体装置の製造工程を示す要部平面図または要部 断面図である。図 37〜図 46のうち、図 37、図 39、図 41は平面図（要部平面図）であ り、図 38、図 40、図 42〜図 46は断面図（要部断面図）である。また、図 37と図 38と は同じ工程段階に対応し、図 39と図 40とは同じ工程段階に対応し、図 41と図 42と は同じ工程段階に対応する。なお、図 38、図 40、図 42、図 43の断面図は、図 39に 示される D— D線に沿った断面にほぼ対応する。また、図 44〜図 46は、上記実施の 形態 1の図 19〜図 24などに対応する領域の断面が示されており、図 39に示される E — E線（図 17の C— C線に対応する）に沿った断面にほぼ対応する。
[0102] 半導体装置 1を製造するには、まず、上記実施の形態 1のリードフレーム 21, 22と 同様にして、半導体チップ 2およびリードフレーム (導電体部材） 21a, 22aを準備す る（ステップ Sl)。
[0103] 上記実施の形態 1の図 13、図 15、図 17、図 26および図 27の平面図では、理解を 簡単にするために、リードフレーム 21, 22の全体ではなぐリードフレーム 21, 22のう ち、そこ力も一つの半導体装置 1が形成される領域が図示されていた。本実施の形 態の図 37、図 39および図 41の平面図では、リードフレーム 21a, 22aにおいて、上 記実施の形態 1の図 13、図 15、図 17、図 26および図 27よりも広い領域が図示され ており、図 37、図 39および図 41に示された領域が図面の縦方向に繰り返されて、リ ードフレーム 21a, 22a全体が構成される。本実施の形態の図 37において点線で囲 まれた領域 71が、上記実施の形態 1の図 13、図 15、図 17、図 26および図 27の平 面図で図示された領域にほぼ対応する。
[0104] 本実施の形態で用いられるリードフレーム 21a, 22aも、上記実施の形態 1のリード フレーム 21 , 22と同様の材料力 なり、ほぼ同様にして製造することができる。
[0105] リードフレーム 21a, 22aは、上記実施の形態 1で使用したリードフレーム 21, 22と ほぼ同様の構造を有している。従って、上記実施の形態 1のリードフレーム 21と同様 に、図 37および図 38に示されるように、リードフレーム 21aは、ドレイン端子 5となるド レイン端子部 25を有している。すなわち、リードフレーム 21aは、ドレイン端子 5の第 1 の部分 5aとなるドレイン端子部 25の第 1の部分 25aと、ドレイン端子 5の第 2の部分 5 bとなるドレイン端子部 25の第 2の部分 25bと、ドレイン端子 5の段差部 (折曲げ部） 5 cとなるドレイン端子部 25の段差部（折曲げ部） 25cとを有しており、これらは一体的 に形成されている。また、上記実施の形態 1のリードフレーム 22と同様に、リードフレ ーム 22aは、ソース端子 3となるソース端子部 23と、ゲート端子 4となるゲート端子部 2 4とを有しており、これらは一体的に形成されている。なお、リードフレーム 21, 22と同 様に、リードフレーム 21a, 22aにおいても、リードフレーム 21a, 22aの切断を容易と するために、切断予定位置に沿って開口部 20a, 20bが設けられている。
[0106] また、リードフレーム 21aは、上記ドレイン端子部 25 (の第 2の部分 25b)が連結され た枠部 76と、枠部 76に段差部（折曲げ部） 77を介して連結された重ね部 78とを有し ており、これらは一体的に形成されている。枠部 76の主面 76aは、上記ドレイン端子 部 25の第 2の部分 25bの下面 35cと同一平面上にある。段差部 77は、高さ位置が異 なる枠部 76と重ね部 78とを連結している。リードフレーム 21aの重ね部 78は、半導 体チップ 2に半田ペースト 11a, l ibを介してリードフレーム 21a, 22aを配置した際に 、その上にリードフレーム 22aの一部が重ねられる部分である。
[0107] 半導体チップ 2およびリードフレーム 21a, 22aが準備された後、上記実施の形態 1 と同様に、図 37および図 48に示されるように、リードフレーム 21a上に半導体チップ 2 を半田ペースト（半田、半田材料） 11aなどを介して配置する (ステップ S2)。この際、 半導体チップ 2の表面 2a側が上方を向き、半導体チップ 2の裏面 2b側 (裏面ドレイン 電極 2d側）がリードフレーム 21aの第 1の部分 25aに対向するように、リードフレーム 2 laの第 1の部分 25a上に半導体チップ 2を配置する。すなわち、リードフレーム 21a のドレイン端子部 25の第 1の部分 25a上に半田ペースト 11aなどを介して半導体チッ プ 2 (の裏面ドレイン電極 2d)が配置されるようにリードフレーム 21a上に半導体チップ 2を配置する。半田ペースト 11aの接着性 (粘着性）により、リードフレーム 21aに半導 体チップ 2が仮固定される。
[0108] 次に、図 39および図 40に示されるように、半導体チップ 2の表面 2a上に半田ぺー スト（半田、半田材料） l ibなどを介してリードフレーム 22aを配置する（ステップ S3)。 すなわち、半導体チップ 2のソースパッド電極 2s上に半田ペースト l ibなどを介してリ ードフレーム 22aのソース端子部 23が配置され、かつ半導体チップ 2のゲートパッド 電極 2g上に半田ペースト l ibなどを介してリードフレーム 22aのゲート端子部 24が配 置されるように、リードフレーム 21aおよび半導体チップ 2上にリードフレーム 22aを配 置する。半田ペースト l ibの接着性 (粘着性）により、半導体チップ 2にリードフレーム 22aが仮固定される。この際、リードフレーム 21aの重ね部 78上に、リードフレーム 22 aの一部が重ねられて載置される。
[0109] 次に、本実施の形態では、リードフレーム 21a, 22aをレべリングして固定する（ステ ップ S l l)。すなわち、押え治具 (押え用の治工具） 72, 73を用いて、リードフレーム 2 la, 22aを押えて固定する。この際、押え治具 72でリードフレーム 21a,22aの上面を 上力も押えるようにし、押え治具 73でリードフレーム 21aの下面を下力も押えるように する。これにより、押え治具 72に接触する（対向する）リードフレーム 21aの枠部 76の 主面 76aとリードフレーム 22aの主面 79aとが面一（同一平面）となった状態で、リード フレーム 21a, 22aが固定される。
[0110] また、押え治具 72, 73に開口部 72a, 73a (押え治具 72の開口部 72aと押え治具 7 3の開口部 73a)を設けておき、半導体チップ 2とリードフレーム 21aの第 1の部分 25a とリードフレーム 22aのソース端子部 23およびゲート端子部 24とが、平面的に押え治 具 72, 73の開口部 72a, 72b内に位置するようにすれば、より好ましい。すなわち、 押え治具 72, 73が、半導体チップ 2と平面的に重なる位置に開口部 72a, 73aを有 していることがより好ましい。これにより、押え治具 72, 73でリードフレーム 21a, 22a を押えて固定した際に、半導体チップ 2の圧力が加わるのを防止することができ、ま た、後述の半田リフロー工程で、半田ペースト 11a, l ibが溶融し易くなる。
[0111] 次に、半田リフローを行う（ステップ S4)。本実施の形態では、図 43に示されるように 、押え治具 72, 73でリードフレーム 21a, 22aを押えて固定した状態で、半田リフロー 処理 74を行う。なお、理解を簡単にするために、図 43では、半田リフロー処理 74が 矢印で模式的に示されている。この半田リフロー処理 74により、半田ペースト 11a, 1 lbを溶融、固化し、図 44に示されるように、リードフレーム 22aのソース端子部 23と 半導体チップ 2のソースパッド電極 2sとを半田 11を介して接合し、リードフレーム 22a のゲート端子部 24と半導体チップ 2のゲートパッド電極 2gとを半田 11を介して接合し 、半導体チップ 2の裏面ドレイン電極 2dとリードフレーム 21aのドレイン端子部 25とを 半田 11を介して接合する。半田リフローにより溶融、固化した半田ペースト 11a, l ib が半田 11となる。本実施の形態では、押え治具 72, 73でリードフレーム 21, 22を押 えてレべリングし、固定し、この状態で半田リフロー工程を行うので、半田リフロー中に リードフレーム 21a, 22aが動くのを防止することができる。
[0112] それから、押え治具 72, 73を取り外す。その後、必要に応じて洗浄を行い、フラック スなどを除去することもできる。
[0113] このようにして、半田 11を介して、半導体チップ 2の表面 2aのソースパッド電極 2sに リードフレーム 22aのソース端子部 23を、半導体チップ 2の表面 2aのゲートパッド電 極 2gにリードフレーム 22aのゲート端子部 24を、半導体チップ 2の裏面 2bの裏面ドレ イン電極 2dにリードフレーム 2 laのドレイン端子部 25を接合する。これにより、図 44 に示されるように、リードフレーム 21a, 22aおよびそれらの間に接合された半導体チ ップカもなる組立体 (ワーク） 30が得られる。
[0114] 本実施の形態では、上記のように、ステップ S 11で押え治具 72, 73でリードフレー ム 21a, 22aをレべリングして固定し、この状態でステップ S4の半田リフロー処理を行 う。半田リフローにより半田ペースト 11a, l ibが溶融してから固化して半田 11となる 間に溶融半田の表面張力が作用しても、リードフレーム 21a, 22aは押え治具 72, 7 3で固定されて動かない。このため、半田リフロー中にリードフレーム 21a, 22aが動く のを（すなわちリードフレーム 22aがリードフレーム 21aに対して相対的に動くのを）防 止することができる。従って、半田リフロー後の組立体 30において、組立体 30の高さ 寸法 hがばらつくのを抑制または防止でき、また、リードフレーム 22aのゲート端子部 24およびソース端子部 23の下面 35bとリードフレーム 21aのドレイン端子部 25の第 1 の部分 25aの上面 35aとの間の平行度などがばらつくのを抑制または防止できる。す なわち、半田リフロー後の組立体 30において、組立体 30の高さ寸法 hを規格値（目 標値)通りに精度良く形成でき、また、リードフレーム 22aのゲート端子部 24およびソ ース端子部 23の下面 35bとリードフレーム 21aのドレイン端子部 25の第 1の部分 25a の上面 35aとの間の平行度を高めることができる。
[0115] 次に、モールド工程 (榭脂封止工程、例えばトランスファモールド工程)を行って、 封止榭脂部 6を形成する (ステップ S5)。
[0116] 本実施の形態において、ステップ S5のモールド工程は次のようにして行われる。
[0117] まず、封止榭脂部 6形成用の金型 31, 32 (上金型 31および下金型 32)を準備する 。この際、図 45に示されるように、金型 31の下面 31aに弾性シート（弾性テープ） 75a を配置または貼り付け、金型 32の上面 32aに弾性シート（弾性テープ） 75bを配置ま たは貼り付けておくことが好ま 、。
[0118] 弾性シート 75a, 75bは、例えば 100 μ m程度の厚みを有する薄膜状の部材である 。弾性シート 75a, 75bは、弾性を有する材料により形成され、モールド工程中の温 度での耐熱性を有している。金型 31, 32のキヤビティ 34の上面および下面（すなわ ちキヤビティ 34の内面の全面）上に弾性シート 75a, 75bが配置されるように、金型 3 1の下面 31aおよび金型 32の上面 32aに弾性シート 75a, 75bを貼り付ける。
[0119] 次に、組立体 30を金型 31, 32の間に配置して、金型 31, 32で組立体 30 (すなわ ち間に半導体チップ 2を挟んだリードフレーム 21, 22)をクランプしてしつ力りと固定 する。これにより、金型 31, 32のキヤビティ 34内に、リードフレーム 22のソース端子部 23およびゲート端子部 24とリードフレーム 21のドレイン端子部 25とそれらの間の半 導体チップ 2とが配置され、固定される。この際、上記のように弾性シート 75a, 75bを 金型 31 , 32のキヤビティ 34の上面および下面に配置している（貼り付けている）ので 、リードフレーム 21のドレイン端子部 25の第 1の部分 25aの上面 35aが金型 31の下 面 31aに貼り付けられた弾性シート 75aに密着し、リードフレーム 22のゲート端子部 2 4およびソース端子部 23の下面 35bとリードフレーム 21のドレイン端子部 25の第 2の 部分 25bの下面 35cとが金型 32の上面 32aに貼り付けられた弾性シート 75bに密着 した状態となる。
[0120] 次に、図 46に示されるように、金型 31, 32のキヤビティ 34内に封止榭脂部 6形成 用の材料である封止榭脂材料 36を注入し、注入した封止榭脂材料 36を硬化して封 止榭脂部 6を形成する。
[0121] なお、本実施の形態のモールド工程でも、図 45および図 46を上下逆にして半導体 チップ 2の裏面ドレイン電極 2d側が下方になるようにリードフレーム 21, 22および半 導体チップ 2を金型 31, 32にセットすることもできる。この場合、金型 31が下金型とな り、金型 32が上金型となる。
[0122] 封止榭脂材料 36が硬化して封止榭脂部 6が形成されてから、組立体 30 (封止榭脂 部 6が形成されたリードフレーム 21, 22)を金型 31, 32から離型する。
[0123] 封止榭脂部 6形成後の製造工程は、上記実施の形態 1とほぼ同様にして行うことが できる。すなわち、上記のようにして封止榭脂部 6を形成した後、必要に応じて、封止 榭脂部 6のノ リなどを除去する。次に、必要に応じてめっき処理を行って、リードフレ ーム 21a, 22aの封止榭脂部 6から露出する部分 (導電体力もなる部分)上にめっき 層（図示せず）を形成する（ステップ S6)。次に、リードフレーム 21a, 22aを所定の位 置で切断する (ステップ S 7)。これにより、個片に分割された半導体装置 1が得られる (製造される)。製造された半導体装置 1の構造は、上記実施の形態 1の図 1〜図 5に 示される半導体装置 1と同様である。
[0124] 本実施の形態とは異なり、リードフレーム 21, 22を固定することなく半田リフローを行 つた場合、半田リフロー中に半田ペースト 11a, l ibが溶融し、この溶融半田の表面 張力によりリードフレーム 22がリードフレーム 21に対して相対的に動 、てしまう可能 性がある。半田リフロー中にリードフレーム 22がリードフレーム 21に対して相対的に 動くと、半田リフロー後の組立体 30において、組立体 30の高さ寸法 hがばらついた り、あるいはリードフレーム 22のゲート端子部 24およびソース端子部 23の下面 35bと リードフレーム 21のドレイン端子部 25の第 1の部分 25aの上面 35aとの間の平行度 などがばらつく可能性があり、上記実施の形態 1の図 31でも説明したように、モール ドエ程 (封止榭脂部 6の形成工程)で金型をクランプしたときに、半導体チップ 2に上 下両側から強い圧力が加わる可能性を生じてしまう。半導体チップ 2に上下から圧力 が加わると、半導体チップ 2にクラックなどが発生し、半導体装置 1の製造歩留まりが 低下する可能性がある。
[0125] それに対して、本実施の形態では、押え治具 72, 73でリードフレーム 21a, 22aを レべリングして固定し、この状態で半田リフロー工程を行う。半田リフローにより半田べ 一スト 1 la, 1 lbが溶融してから固化して半田 11となる間に溶融半田の表面張力が 作用しても、リードフレーム 21a, 22aは押え治具 72, 73で固定されて動かない。この ため、半田リフロー中にリードフレーム 21a, 22aが動くのを（すなわちリードフレーム 2 2aがリードフレーム 21aに対して相対的に動くのを）防止することができる。従って、 半田リフロー後の組立体 30において、組立体 30の高さ寸法 hがばらつくのを抑制ま たは防止でき、また、リードフレーム 22aのゲート端子部 24およびソース端子部 23の 下面 35bとリードフレーム 21aのドレイン端子部 25の第 1の部分 25aの上面 35aとの 間の平行度などがばらつくのを抑制または防止できる。すなわち、半田リフロー後の 組立体 30において、組立体 30の高さ寸法 hを規格値（目標値)通りに精度良く形成 でき、また、リードフレーム 22aのゲート端子部 24およびソース端子部 23の下面 35b とリードフレーム 21aのドレイン端子部 25の第 1の部分 25aの上面 35aとの間の平行 度を高めることができる。これにより、上記実施の形態 1の図 31で説明したような不具 合 (モールド工程で金型をクランプしたときに半導体チップ 2に上下両側力 強 ヽ圧 力が加わってしまう現象）が生じるのを抑制または防止することができ、半導体チップ 2のクラックの発生を防止でき、半導体装置 1の製造歩留まりを向上させることができ る。
[0126] また、本実施の形態では、封止榭脂部 6を形成するモールド工程では、シートモー ルドを行 、、上金型 (金型 31)の下面 3 laおよび下金型 (金型 32)の上面 32aに弾性 シート 75a, 75bを貼り付けている。このため、金型 31, 32のキヤビティ 34の上面およ び下面（すなわちキヤビティ 34の内面の全面）上に弾性シート 75a, 75bが配置され 、組立体 30を金型 31, 32でクランプした際には、リードフレーム 21のドレイン端子部 25の第 1の部分 25aの上面 35aが金型 31の下面 31aに貼り付けられた弾性シート 7 5aに密着し、リードフレーム 22のゲート端子部 24およびソース端子部 23の下面 35b とリードフレーム 21のドレイン端子部 25の第 2の部分 25bの下面 35cとが金型 32の 上面 32aに貼り付けられた弾性シート 75bに密着した状態となる。すなわち、リードフ レーム 21のドレイン端子部 25の第 1の部分 25aの上面 35aと、リードフレーム 22のゲ ート端子部 24およびソース端子部 23の下面 35bと、リードフレーム 21のドレイン端子 部 25の第 2の部分 25bの下面 35cと力 直接金型 31, 32には接触せず、金型 31, 3 2との間に弾性を有する弾性シート 75a, 75bが介在する。このため、金型 31, 32の クランプ圧力を弾性シート 75a, 75bで吸収または緩和させることができ、上記実施の 形態 1の図 31で説明したような不具合 (モールド工程で金型をクランプしたときに半 導体チップ 2に上下両側から強い圧力が加わってしまう現象）が生じるのを抑制また は防止することができる。
[0127] 本実施の形態では、押え治具 72, 73でリードフレーム 21a, 22aを固定した状態で 半田リフローを行うことで、高さ寸法 hや平行度（リードフレーム 22のゲート端子部 24 およびソース端子部 23の下面 35bとリードフレーム 21のドレイン端子部 25の第 1の 部分 25aの上面 35aとの間の平行度）のばらつきを小さくすることができ、それでも残 る組立体 30の高さ寸法 hや平行度の若干のばらつき (例えば ± 25 m程度のばら つき)は、上記のように弾性シート 75a, 75bを用いたモールド工程（シートモールド） により封止榭脂部 6を形成することで、弾性シート 75a, 75bで吸収または緩和させる ことができる。これにより、モールド工程で金型をクランプしたときに半導体チップ 2に 上下両側から強い圧力が加わる現象が生じるのを抑制または防止することができ、 半導体チップ 2のクラックの発生を防止でき、半導体装置 1の製造歩留まりを向上さ せることができる。
[0128] (実施の形態 4)
上記実施の形態 3では、リードフレーム 21a, 22aが押え治具 72, 73で固定された 状態でステップ S4の半田リフローを行っていた力 本実施の形態では、リードフレー ム 21b, 22bが押え治具なしで固定された状態でステップ S4の半田リフローを行う。
[0129] 図 47〜図 54は、本実施の形態の半導体装置の製造工程を示す要部平面図また は要部断面図である。図 47〜図 54のうち、図 47、図 49、図 51は平面図（要部平面 図）であり、図 48、図 50、図 52〜図 54は断面図（要部断面図）である。また、図 47と 図 48とは同じ工程段階に対応し、図 49と図 50とは同じ工程段階に対応し、図 51と 図 52とは同じ工程段階に対応する。なお、図 48、図 50、図 52、図 53の断面図は、 図 51に示される F—F線に沿った断面にほぼ対応する。また、図 54は、上記実施の 形態 3の図 44に対応する断面図であり、図 39に示される G— G線（図 17の C C線 に対応する）に沿った断面にほぼ対応する。
[0130] 半導体装置 1を製造するには、まず、上記実施の形態 3のリードフレーム 21a, 22a と同様にして、半導体チップ 2およびリードフレーム（導電体部材） 21b, 22bを準備 する (ステップ S l)。
[0131] 本実施の形態で用いられるリードフレーム 21b, 22bも、上記実施の形態 3のリード フレーム 21a, 22aと同様の材料力もなり、ほぼ同様にして製造することができる。
[0132] リードフレーム 21b, 22bは、上記実施の形態 3で使用したリードフレーム 21a, 22a とほぼ同様の構造を有している力 リードフレーム 21a, 22aではリードフレーム 21a の重ね部 78上にリードフレーム 22aの一部を重ねて載置するようにして 、たが、本実 施の形態のリードフレーム 21b, 22bは、嵌め込み可能な嵌め合せ部 81a, 81bを有 し、これら嵌め合せ部 81a, 81bを嵌め合わせるようにしている。すなわち、リードフレ ーム 21bの嵌め合せ部 81aとリードフレーム 22bの嵌め合せ部 81bのうちの一方を他 方に嵌め合せてリードフレーム 21bとリードフレーム 22bとを固定可能に構成されてい る。嵌め合せ部 81a, 81b近傍以外のリードフレーム 21b, 22bの構成は、上記実施 の形態 3のリードフレーム 21a, 22aとほぼ同様であるので、ここではその説明は省略 する。
[0133] 半導体チップ 2およびリードフレーム 21b, 22bが準備された後、上記実施の形態 3 と同様に、図 47および図 48に示されるように、リードフレーム 21b上に半導体チップ 2を半田ペースト 11aなどを介して配置する (ステップ S2)。この際、半導体チップ 2の 表面 2a側が上方を向き、半導体チップ 2の裏面 2b側がリードフレーム 21bの第 1の部 分 25aに対向するように、リードフレーム 21bの第 1の部分 25a上に半導体チップ 2を 配置する。それから、半導体チップ 2を搭載したリードフレーム 21bを載置台 83上に、 載置台 83の凹部（窪み部） 83aにリードフレーム 21bの第 1の部分 25aおよび半導体 チップ 2が収容されるように配置する。また、リードフレーム 21bを載置台 83上に配置 した後に、ステップ S2の半導体チップ 2の搭載工程を行うこともできる。なお、図 47の 平面図においては、図面を見易くするために、載置台 83の図示を省略している。
[0134] 次に、図 49および図 50に示されるように、半導体チップ 2の表面 2a上に半田ぺー スト l ibなどを介してリードフレーム 22bを配置する（ステップ S3)。すなわち、半導体 チップ 2のソースパッド電極 2s上に半田ペースト l ibなどを介してリードフレーム 22b のソース端子部 23が配置され、かつ半導体チップ 2のゲートパッド電極 2g上に半田 ペースト l ibなどを介してリードフレーム 22bのゲート端子部 24が配置されるように、 リードフレーム 2 lbおよび半導体チップ 2上にリードフレーム 22bを配置する。
[0135] このステップ S3のリードフレーム 22bの搭載工程では、ツール（リードフレームマウ ントツール、吸着ツール） 84を用いてリードフレーム 22bを半導体チップ 2の表面 2a 上に半田ペースト l ibを介して配置 (搭載)する。ツール 84は、例えば吸着穴 84aか らの吸着などによりリードフレーム 22bを保持して、所定の位置に移動可能に構成さ れている。吸着穴 84aの位置は種々変更可能である力 例えば図 49に示される位置 に吸着穴 84aが設けられている。なお、図 49に示される位置に吸着穴 84aが設けら れている場合、吸着穴 84aは図 50の断面には現れない（他の断面に現れる）が、理 解を簡単にするために、図 50の断面図にも吸着穴 84aを記載している。また、図 51 および図 52には、ステップ S3のリードフレーム 22bの搭載工程後の状態において、 載置台 83およびツール 84の図示を省略した状態が示されている。
[0136] 本実施の形態では、上記のように、リードフレーム 21b, 22bは、嵌め込み可能な嵌 め合せ部 81a, 81bを有している。このため、本実施の形態のステップ S3のリードフレ ーム 22の搭載工程では、リードフレーム 21bの嵌め合せ部 81aとリードフレーム 22b の嵌め合せ部 81bのうちの一方を他方に嵌め合せてリードフレーム 21bとリードフレ ーム 22bとを固定する。ツール 84と載置台 83とでリードフレーム 21bとリードフレーム 22bを挟み、リードフレーム 21bの嵌め合せ部 81aとリードフレーム 22bの嵌め合せ部 81bとを嵌め合せてリードフレーム 21bとリードフレーム 22bとを固定するので、リード フレーム 21b, 22bはレべリングした状態で固定される。すなわち、ツール 84に接触 する（対向する）リードフレーム 21bの枠部 76の主面 76aとリードフレーム 22aの主面 79aとが面一（同一平面）となった状態で、嵌め合せ部 81a, 81bの嵌め合わせにより リードフレーム 21b, 22bが固定される。従って、本実施の形態では、ステップ S3のリ ードフレーム 22bの搭載とステップ S4のリードフレーム 21b, 22bのレべリングおよび 固定が、同工程で行われる。
[0137] 次に、リードフレーム 21b, 22bを載置台 83から取り出してから、図 53に示されるよ うに、半田リフロー処理 74を行う（ステップ S4)。
[0138] 本実施の形態では、上記のように、リードフレーム 21bの嵌め合せ部 81aとリードフ レーム 22bの嵌め合せ部 81bとを嵌め合せてリードフレーム 21bとリードフレーム 22b とを固定した状態で、ステップ S4の半田リフロー工程を行う。この半田リフローにより、 半田ペースト 11a, l ibを溶融、固化し、図 54に示されるように、リードフレーム 22aの ソース端子部 23と半導体チップ 2のソースパッド電極 2sとを半田 11を介して接合し、 リードフレーム 22aのゲート端子部 24と半導体チップ 2のゲートパッド電極 2gとを半田 11を介して接合し、半導体チップ 2の裏面ドレイン電極 2dとリードフレーム 21aのドレ イン端子部 25とを半田 11を介して接合する。半田リフローにより溶融、固化した半田 ペースト 11a, l ib力半田 11となる。本実施の形態では、リードフレーム 21bの嵌め 合せ部 81aとリードフレーム 22bの嵌め合せ部 81bとを嵌め合せてリードフレーム 21b , 22bをレべリングして固定し、この状態で半田リフロー工程を行うので、半田リフロー 中にリードフレーム 21b, 22bが動くのを防止することができる。
[0139] 半田リフロー工程の後、必要に応じて洗浄を行い、フラックスなどを除去することも できる。
[0140] このようにして、半田 11を介して、半導体チップ 2の表面 2aのソースパッド電極 2sに リードフレーム 22aのソース端子部 23を、半導体チップ 2の表面 2aのゲートパッド電 極 2gにリードフレーム 22aのゲート端子部 24を、半導体チップ 2の裏面 2bの裏面ドレ イン電極 2dにリードフレーム 21aのドレイン端子部 25を接合する。これにより、図 54 に示されるように、リードフレーム 21a, 22aおよびそれらの間に接合された半導体チ ップカもなる組立体 (ワーク） 30が得られる。
[0141] その後の製造工程 (モールド工程およびそれ以降の工程）は、上記実施の形態 3と 同様であるので、ここではその説明は省略する。これにより、上記実施の形態 1の図 1 〜図 5に示される半導体装置 1と同様の半導体装置が製造される。
[0142] 本実施の形態においては、リードフレーム 21bの嵌め合せ部 81aとリードフレーム 2 2bの嵌め合せ部 81bとを嵌め合せてリードフレーム 21b, 22bをレべリングして固定 し、この状態で半田リフロー工程を行う。このため、上記実施の形態 3とほぼ同様の効 果を得ることが可能である。すなわち、半田リフローにより半田ペースト 11a, l ibが 溶融してから固化して半田 11となる間に溶融半田の表面張力が作用しても、リードフ レーム 21b, 22bは互いの嵌め合せ部 81a, 81bが嵌め合されることで固定されて動 かないので、半田リフロー中にリードフレーム 21b, 22bが動くのを（すなわちリードフ レーム 22bがリードフレーム 21bに対して相対的に動くのを）防止することができる。 従って、半田リフロー後の組立体 30において、組立体 30の高さ寸法 hがばらつくの を抑制または防止でき、また、リードフレーム 22bのゲート端子部 24およびソース端 子部 23の下面 35bとリードフレーム 21bのドレイン端子部 25の第 1の部分 25aの上 面 35aとの間の平行度などがばらつくのを抑制または防止できる。すなわち、半田リ フロー後の組立体 30において、組立体 30の高さ寸法 hを規格値（目標値)通りに精 度良く形成でき、また、リードフレーム 22bのゲート端子部 24およびソース端子部 23 の下面 35bとリードフレーム 21bのドレイン端子部 25の第 1の部分 25aの上面 35aと の間の平行度を高めることができる。これにより、上記実施の形態 1の図 31で説明し たような不具合 (モールド工程で金型をクランプしたときに半導体チップ 2に上下両側 力も強い圧力が加わってしまう現象）が生じるのを抑制または防止することができ、半 導体チップ 2のクラックの発生を防止でき、半導体装置 1の製造歩留まりを向上させる ことができる。
[0143] なお、嵌め合せ部 81a, 81bを嵌め合わせることでリードフレーム 21b, 22bを固定 できれば、リードフレーム 21b, 22bの嵌め合せ部 81a, 81bの形状は、種々変更可 能である。
[0144] 図 55は、リードフレーム 21b, 22bの嵌め合せ部 81a, 81bを嵌め合わせた状態の 一例を示す要部平面図である。図 55に示されるように、リードフレーム 22bの嵌め合 せ部 81b (すなわち嵌め合せ部 81a, 81bのうちの少なくとも一方）に凹凸を設けるこ とにより、嵌め合わされた嵌め合せ部 81a, 81bがはずれに《なる。このため、嵌め 合せ部 81a, 81bを嵌め合わせることによりリードフレーム 21b, 22bを固定した後、 荷重などによりリードフレーム 21b, 22bがずれるのをより的確に防止することができる
[0145] 図 56〜図 59は、リードフレーム 21b, 22bの嵌め合せ部 81a, 81bの他の一例を示 す要部平面図または要部断面図である。図 56〜図 59のうち、図 56には、リードフレ ーム 21bの嵌め合せ部 81aの要部平面図が示されており、図 57には、図 56のリード フレーム 21bの嵌め合せ部 81aにリードフレーム 22bの嵌め合せ部 81bを嵌め合わ せた状態の要部平面図が示されており、図 58には、図 57の H— H線の断面図（要部 断面図）が示されており、図 59には、図 57の J J線の断面図（要部断面図）が示され ている。なお、図 56は平面図である力 図面を見やすくするために、リードフレーム 2 lbにハッチングを付してある。
[0146] 図 56〜図 59〖こ示されるよう〖こ、リードフレーム 21b, 22bの嵌め合せ部 81a, 81bを 嵌め合わせる際に、リードフレーム 21bの嵌め合せ部 81a (ここでは開口部）にリード フレーム 22bの嵌め合せ部 81bを嵌め合わせる（差し込む）とともに、リードフレーム 2 2bの下にリードフレーム 21bの一部 85を延在させることで、嵌め合わされた嵌め合せ 部 81a, 81bカ まずれにくくなる。このため、嵌め合せ部 81a, 81bを嵌め合わせるこ とによりリードフレーム 21b, 22bを固定した後、荷重などによりリードフレーム 21b, 2 2bがずれるのをより的確に防止することができる。
[0147] (実施の形態 5)
図 60および図 61は、本実施の形態の半導体装置の製造工程を示す要部断面図 である。
[0148] 上記実施の形態 3, 4では、リードフレーム（21a, 22aまたは 21b, 22b)が固定され た状態でステップ S4の半田リフローを行うことで、半田リフロー後の組立体 30におけ る高さ寸法 hを規格値（目標値)通りに精度良く形成し、また、組立体 30におけるゲ ート端子部 24およびソース端子部 23の下面 35bとドレイン端子部 25の第 1の部分 2 5aの上面 35aとの間の平行度を高めていた。
[0149] しかしながら、上記実施の形態 3, 4のようにリードフレーム 21c, 22c (リードフレー ム 21a, 22aまたは 21b, 22bに対応）を固定した状態でステップ S4の半田リフローを 行った場合でも、図 60に示されるように、組立体 30におけるリードフレーム 22c (リー ドフレーム 22aまたは 22bに対応）のゲート端子部 24およびソース端子部 23の下面 3 5bとリードフレーム 21c (リードフレーム 21aまたは 21bに対応）のドレイン端子部 25の 第 1の部分 25aの上面 35aとの間の平行度が低い場合には、モールド工程の前に更 に次のような工程を行うこともできる。
[0150] すなわち、図 60に示されるように、ステップ S4までの工程により組立体 30を形成し た後、ステップ S5のモールド工程の前に、図 61〖こ示されるよう〖こ、リードフレーム 22c のゲート端子部 24およびソース端子部 23の下面 35bが載置台 86に接する（対向す る）ように載置台 86上に組立体 30を配置し、この組立体 30のリードフレーム 21cのド レイン端子部 25の第 1の部分 25aの上面 35aに接する（対向する）ように組立体 30上 に押さえ部材 87を配置し、再加熱 (例えば 350°C程度）を行って半田 11を再溶融さ せる。押さえ部材 87による荷重が組立体 30のリードフレーム 21cのドレイン端子部 2 5の第 1の部分 25aの上面 35aに印加されているので、半田 11が再溶融したときに、 組立体 30におけるゲート端子部 24およびソース端子部 23の下面 35bとドレイン端子 部 25の第 1の部分 25aの上面 35aとが平行になり、この状態で半田 11が固化する。 これにより、組立体 30におけるゲート端子部 24およびソース端子部 23の下面 35bと ドレイン端子部 25の第 1の部分 25aの上面 35aとの間の平行度を高めることができる 。その後、上記実施の形態 3, 4と同様にしてステップ S5のモールド工程を行うことが できる。
[0151] 本実施の形態では、組立体 30におけるリードフレーム 22cのゲート端子部 24およ びソース端子部 23の下面 35bとリードフレーム 21cのドレイン端子部 25の第 1の部分 25aの上面 35aとの間の平行度が低かった場合でも、ステップ S4の半田リフローェ 程の後でステップ S5のモールド工程の前に半田 11を再溶融してリードフレーム 21c , 22cをレべリングし、組立体 30におけるゲート端子部 24およびソース端子部 23の 下面 35bとドレイン端子部 25の第 1の部分 25aの上面 35aとの間の平行度をより高め ることができる。これにより、モールド工程で金型をクランプしたときに半導体チップ 2 に上下両側力も強い圧力が加わってしまう現象が生じるのをより確実に防止でき、半 導体装置の製造歩留まりをより向上させることができる。 [0152] (実施の形態 6)
本発明の他の実施の形態の半導体装置 laの製造工程について説明する。
[0153] 図 62は、本実施の形態の半導体装置 laの製造工程を示す工程フロー図である。
図 63〜図 68は、本実施の形態の半導体装置 laの製造工程を示す要部断面図であ る。
[0154] 本実施の形態の半導体装置 laは、例えば次のようにして製造することができる。
[0155] まず、上記実施の形態 1と同様の工程 (ステップ S 1〜S4)を行って、上記実施の形 態 1の図 19と同様の図 63の構造の組立体（ワーク） 30を得る（ステップ 21)。組立体 30の形成工程は、上記実施の形態 1と同様 (ステップ S 1〜S4)であるので、ここでは その説明は省略する。
[0156] 組立体 30は、上記実施の形態 1と同様に、リードフレーム 21, 22およびそれらの間 に接合された半導体チップ 2からなり、半導体チップ 2の表面 2aのソースパッド電極 2 sにリードフレーム 22のソース端子部 23が半田 11を介して接合され、半導体チップ 2 の表面 2aのゲートパッド電極 2gにリードフレーム 22のゲート端子部 24が半田 11を 介して接合され、半導体チップ 2の裏面 2bの裏面ドレイン電極 2dにリードフレーム 21 のドレイン端子部 25が半田 11を介して接合された構造を有して 、る。
[0157] 次に、図 64に示されるように、組立体 30を粘着シート（粘着テープ、粘着フィルム、 接着シート、接着テープ、接着フィルム） 91に貼り付けて (接着して）固定する (ステツ プ S22)。粘着シート 91は、一方の主面 91aに接着性 (粘着性)を有する接着層 (粘 着層、接着材層）を有しており、この接着性 (粘着性)を有する主面 91a上に組立体 3 0が貼り付けられる。粘着シート 91は、例えば、ポリイミドフィルムのような耐熱性の高 V、プラスチックフィルム (例えば 180°C程度以上の耐熱性を有するプラスチックフィル ム）の一方の主面に接着材 (接着剤）を塗工したものなどにより形成することができる。 組立体 30を粘着シート 91に貼り付ける際には、リードフレーム 21のドレイン端子部 2 5の第 2の部分 25bの下面 35cが粘着シート 91の主面 91aに接着 (密着、接触）され 、かつリードフレーム 22のゲート端子部 24およびソース端子部 23の下面 35bが粘着 シート 91の主面 91aに接着 (密着、接触）されるようにする。
[0158] 次に、図 65に示されるように、粘着シート 91の主面 91a上に、枠体（ダム、枠） 92を 搭載して (貼り付けて）固定する (ステップ S23)。この際、半導体チップ 2およびそれ に接合されたソース端子部 23、ゲート端子部 24およびドレイン端子部 25が枠体 92 の開口部 92a内に配置（収容）されるように、粘着シート 91の主面 91a上に枠体 92を 搭載する。このため、組立体 30の各半導体チップ 2の周囲は枠体 92により囲まれた 状態となる。枠体 92は、例えばプラスチック材料力もなる。
[0159] 次に、図 66に示されるように、ポッティングなどにより、枠体 92の各開口部 92a内に 、封止榭脂部 6形成用の材料である封止榭脂材料 93を滴下し、充填する (ステップ S 24)。この際、リードフレーム 21のドレイン端子部 25の第 2の部分 25bおよび段差部 25cとリードフレーム 22のゲート端子部 24およびソース端子部 23と半導体チップ 2と が封止榭脂材料 93内に埋められるが、リードフレーム 21のドレイン端子部 25の第 1 の部分 25aの上面 35aが封止榭脂材料 93で埋まらずに露出するように、枠体 92の 各開口部 92a内へ充填する封止榭脂材料 93の量を調整する。封止榭脂材料 93は、 例えば熱硬化性榭脂材料などの榭脂材料などカゝらなり、フィラーなどを含むこともで き、例えば、フィラーを含むエポキシ榭脂などを用いることができる。それから、枠体 9 2の各開口部 92a内へ充填した封止榭脂材料 93を加熱処理などにより硬化して封止 榭脂部 6を形成する (ステップ S25)。硬化した封止榭脂材料 93が封止榭脂部 6とな る。
[0160] 粘着シート 91および枠体 92は、封止榭脂材料 93の硬化温度 (例えば 180°C程度 )以上の耐熱性を有することが好ましい。例えば、粘着シート 91および枠体 92の耐 熱温度が 180°C以上であればより好ましぐ 200°C以上であれば更に好ましい。これ により、封止榭脂材料 93の硬化処理中に粘着シート 91および枠体 92が変形するの を防止でき、封止榭脂部 6をより的確に形成することができる。
[0161] ステップ S24, S25では、上記のように、リードフレーム 22のゲート端子部 24および ソース端子部 23の下面 35bと金型 32の上面 32aとが粘着シート 91の主面 91aに密 着した状態で、枠体 92の開口部 92a内に封止榭脂材料 93を充填して硬化し、封止 榭脂部 6を形成している。このため、形成された封止榭脂部 6の裏面 6bでは、リードフ レーム 22のゲート端子部 24およびソース端子部 23の下面 35bとリードフレーム 21の ドレイン端子部 25の第 2の部分 25bの下面 35cとが露出された状態となる。また、ステ ップ S24, S25では、上記のように、枠体 92の開口部 92a内に封止榭脂材料 93を滴 下（充填）した際に、リードフレーム 21のドレイン端子部 25の第 1の部分 25aの一部 は封止榭脂材料 93内に埋まる力 リードフレーム 21のドレイン端子部 25の第 1の部 分 25aの上面 35aは封止榭脂材料 93内に埋まらずに露出した状態となるようにし、ド レイン端子部 25の第 1の部分 25aの上面 35aが露出した状態で封止榭脂材料 93を 硬化して封止榭脂部 6を形成している。このため、形成された封止榭脂部 6の上面 6a では、リードフレーム 21のドレイン端子部 25の第 1の部分 25aの上面 35aが露出され た状態となる。
[0162] このようにして封止榭脂部 6を形成した後、封止榭脂部 6が形成された組立体 30か ら粘着シート 91および枠体 92を取り外す (ステップ S26)。その後、必要に応じて、封 止榭脂部 6のノ リなどを除去することもできる。これにより、図 67に示されるような組立 体 (ワーク） 30aが得られる。組立体 30aは、組立体 30に封止榭脂部 6を形成したもの である。形成された封止榭脂部 6は、互いに反対側に位置する 2つの主面である上 面 6aおよび裏面 6bを有している。組立体 30aにおいて、封止榭脂部 6は、半導体チ ップ 2、ソース端子部 23、ゲート端子部 24およびドレイン端子部 25を封止している。
[0163] 封止榭脂部 6の形成後の工程は、上記実施の形態 1とほぼ同様にして行うことがで きる。すなわち、必要に応じてめっき処理を行って、リードフレーム 21, 22の封止榭 脂部 6から露出する部分 (導電体からなる部分)上にめっき層（図示せず)を形成する (ステップ S27)。例えば鉛フリー半田のような半田めつき処理などを行うことができる
[0164] 次に、リードフレーム 21, 22を所定の位置で切断する（ステップ S28)。すなわち、 封止榭脂部 6から突出するリードフレーム 21, 22を除去する。これにより、図 68に示 されるように、個片に分割された半導体装置 laが得られる (製造される)。図 68は、上 記実施の形態 1の図 28 (すなわち図 4)に相当するものである。図 68に示される半導 体装置 laにおいては、封止榭脂部 6は略直方体形状を有している。封止榭脂部 6の 外形形状以外は、本実施の形態の半導体装置 laは上記実施の形態 1の半導体装 置 1 (図 1〜図 5の半導体装置 1)とほぼ同様の構造を有しているので、ここではその 説明は省略する。 [0165] 次に、多連構造のリードフレーム 21, 22を用いた場合の本実施の形態の半導体装 置の製造工程について説明する。図 69〜図 72は、多連構造のリードフレーム 21, 2 2を用いた場合の本実施の形態の半導体装置の製造工程を示す要部平面図（図 69 および図 70)または要部断面図（図 71および図 72)であり、図 69 (要部平面図）は上 記図 64と同じ工程段階に対応し、図 70 (要部平面図）および図 71 (要部断面図）は 上記図 65と同じ工程段階に対応し、図 72 (要部断面図）は上記図 66と同じ工程段 階に対応する。なお、図 71は、図 70の K—K線の断面図に対応し、図 72は図 71と 同じ領域の断面が図示されている。図 69〜図 72〖こ示されるリードフレーム 21, 22の 全体構造は、上記実施の形態 3で説明したリードフレーム 21a, 22aや上記実施の形 態 4で説明したリードフレーム 21b, 22bなどとほぼ同様であるので、ここではその説 明は省略する。
[0166] 多連構造のリードフレーム 21, 22を用いて組立体 30を形成した後、ステップ S22 で、図 69に示されるように、組立体 30を粘着シート 91の主面 91a上に貼り付けて固 定し、ステップ S23で、図 70および図 71に示されるように、粘着シート 91の主面 91a 上に枠体 92を貼り付けて固定する。図 69および図 70からも分力るように、リードフレ ーム 21, 22が接着された領域以外の領域の粘着シート 91の主面 91a上に枠体 92 の下面が接着されて固定される。また、半導体チップ 2およびそれに接合されたソー ス端子部 23、ゲート端子部 24およびドレイン端子部 25を収容する開口部 92aだけで なぐリードフレーム 21, 22の他の凸部を収容する開口部 92bを枠体 92設けておけ ば、枠体 93を粘着シート 91に貼り付ける際に、リードフレーム 21, 22が変形するのを 防止することができる。その後、ステップ S24で、図 72に示されるように、枠体 92の各 開口部 92a内に封止榭脂材料 93を滴下し、ステップ S25で、封止榭脂材料 93を硬 化して封止榭脂部 6を形成する。なお、ステップ S24では、枠体 92の各開口部 92a 内に封止榭脂材料 93を滴下する力 開口部 92bには封止榭脂材料 93を滴下しない 。その後、ステップ S26〜S28を行うことにより、半導体装置 laが製造される。
[0167] 本実施の形態では、リードフレーム 22のゲート端子部 24およびソース端子部 23の 下面 35bと金型 32の上面 32aとが粘着シート 91の主面 91aに密着した状態で、枠体 92の開口部 92a内に封止榭脂材料 93を充填して硬化し、封止榭脂部 6を形成して いる。このため、形成された封止榭脂部 6の裏面 6bでは、リードフレーム 22のゲート 端子部 24およびソース端子部 23の下面 35bとリードフレーム 21のドレイン端子部 25 の第 2の部分 25bの下面 35cとが露出された状態となる。また、枠体 92の開口部 92a 内に封止榭脂材料 93を充填した際に、リードフレーム 21のドレイン端子部 25の第 1 の部分 25aの上面 35aは封止榭脂材料 93内に埋まらずに露出した状態となるように し、この状態で封止榭脂材料 93を硬化して封止榭脂部 6を形成している。このため、 形成された封止榭脂部 6の上面 6aでは、リードフレーム 21のドレイン端子部 25の第 1の部分 25aの上面 35aが露出された状態となる。これにより、封止榭脂部 6の上面 6 aおよび裏面 6bの両面で導体部（ソース端子部 23、ゲート端子部 24およびドレイン 端子部 25)を露出させることができる。
[0168] このため、本実施の形態の半導体装置 laは、上記実施の形態 1の半導体装置 1と 同様に、半導体装置 1の裏面 lbで、ソース端子 3、ゲート端子 4およびドレイン端子 5 (の第 2の部分 5b)が外部接続端子として露出するとともに、ドレイン端子 5の第 1の部 分 5aの上面 5eが半導体装置 laの上面 la (封止榭脂部 6の上面 6a)で露出する。従 つて、半導体装置 la内の半導体チップ 2の発熱を、半導体装置 laの裏面 lb側 (ソー ス端子 3、ゲート端子 4およびドレイン端子 5の第 2の部分 5b)と上面 la側（ドレイン端 子 5の第 1の部分 5a)の両面（両側)から放熱することができる。これにより、榭脂封止 型半導体パッケージ形態の半導体装置の放熱特性 (放熱性)を向上でき、性能を向 上することができる。
[0169] また、本実施の形態では、金型を用いることなく封止榭脂部 6を形成しており、ポッ ティングなどにより枠体 92の各開口部 92a内に封止榭脂材料 93を充填して硬化する ことにより、封止榭脂部 6を形成している。このため、封止榭脂部 6の形成工程 (封止 榭脂材料 93の充填および硬化工程）中に半導体チップ 2に上下両側から強い圧力 が加わることはない。これにより、上記実施の形態 1の図 31で説明したような不具合（ モールド工程で金型をクランプしたときに半導体チップ 2に上下両側力も強い圧力が 加わってしまう現象）が生じるのを抑制または防止することができ、半導体チップ 2の クラックの発生を防止でき、半導体装置 laの製造歩留まりを向上させることができる。
[0170] また、本実施の形態では、ポッティングなどにより枠体 92の各開口部 92a内に封止 榭脂材料 93を滴下し、この封止榭脂材料 93を硬化して封止榭脂部 6を形成して 、る 。このため、ドレイン端子部 25の第 1の部分 25aの上面 35aが封止榭脂部 6の上面 6 aらやや突出した状態とすることが可能である。すなわち、製造された半導体装置 la のドレイン端子 5の第 1の部分 5aの上面 5eが封止榭脂部 6の上面 6aからやや突出し た状態とすることができる。半導体装置 laの上面において、ドレイン端子 5の第 1の部 分 5a (の上面 5e)が封止榭脂部 6の上面 6aからやや突出した状態にすることで、図 2 9に示されるように熱伝導シート 54などを介しての放熱フィン 55のような放熱部品を 半導体装置 la上に配置 (搭載)した際に、半導体装置 laのドレイン端子 5の第 1の部 分 5aと熱伝導シート 54との密着性をより向上させることができる。このため、半導体装 置 laのドレイン端子 5の第 1の部分 5aと熱伝導シート 54との間の熱伝導性を向上で き、半導体チップ 2で生じた熱をドレイン端子 5および熱伝導シート 54を介して放熱フ イン 55のような放熱部品により的確に放熱することができる。従って、半導体装置 la の放熱効率をより向上させることができる。
[0171] 以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明し たが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない 範囲で種々変更可能であることは言うまでもな 、。
産業上の利用可能性
[0172] 本発明は、榭脂封止型半導体パッケージ形態の半導体装置の製造技術に適用し て好適なものである。

Claims

請求の範囲
[1] 半導体チップと、
前記半導体チップの第 1主面に半田を介して接合された第 1導体部と、 前記半導体チップの前記第 1主面とは反対側の第 2主面に半田を介して接合され た第 2導体部と、
前記半導体チップと、前記第 1および第 2導体部の一部とを封止する封止榭脂部と を有し、
前記封止榭脂部の第 1面力 前記第 1導体部の表面が露出し、
前記封止榭脂部の前記第 1面とは反対側の第 2面から前記第 2導体部の表面が露 出した半導体装置の製造方法であって、
(a)前記半導体チップの前記第 1主面に半田を介して前記第 1導体部を接合するェ 程、
(b)前記半導体チップの前記第 2主面に半田を介して前記第 2導体部を接合するェ 程、
(c)前記 (a)および (b)工程の後、前記第 1および第 2導体部と前記半導体チップと を、第 1金型および第 2金型により形成されるキヤビティ内に配置する工程、
(d)前記第 1導体部の前記表面が前記第 1金型に接触し、前記第 2導体部の前記表 面が前記第 2金型に接触した状態で、前記第 1金型を前記第 2金型に固定する工程
(e)前記キヤビティ内に封止榭脂材料を導入して、前記半導体チップと前記第 1およ び第 2導体部の一部とを封止する前記封止榭脂部を形成する工程、
を有し、
前記 (d)工程では、前記半田を溶融した状態で前記第 1金型を前記第 2金型に固 定することを特徴とする半導体装置の製造方法。
[2] 請求項 1記載の半導体装置の製造方法であって、
前記 (c)工程では、前記半田が固化した状態で前記第 1および第 2導体部と前記 半導体チップとを前記キヤビティ内に配置し、
前記 (d)工程では、前記半田が溶融した状態で前記第 1金型を前記第 2金型に固 定し、
前記 ）工程では、前記半田が固化した状態で前記キヤビティ内に前記封止榭脂 材料を導入することを特徴とする半導体装置の製造方法。
[3] 請求項 2記載の半導体装置の製造方法であって、
前記 (d)工程では、前記第 1および第 2金型の温度は前記半田の融点よりも高い温 度であり、
前記 ）工程では、前記第 1および第 2金型の温度は前記半田の融点よりも低い温 度であることを特徴とする半導体装置の製造方法。
[4] 請求項 1記載の半導体装置の製造方法であって、
前記金型は、加熱機構および冷却機構を有することを特徴とする半導体装置の製 造方法。
[5] 半導体チップと、
前記半導体チップの第 1主面に半田を介して接合された第 1導体部と、 前記半導体チップの前記第 1主面とは反対側の第 2主面に半田を介して接合され た第 2導体部と、
前記半導体チップと、前記第 1および第 2導体部の一部とを封止する封止榭脂部と を有し、
前記封止榭脂部の第 1面力 前記第 1導体部の表面が露出し、
前記封止榭脂部の前記第 1面とは反対側の第 2面から前記第 2導体部の表面が露 出した半導体装置の製造方法であって、
(a)前記第 1導体部を有する第 1の導電体部材と、前記第 2導体部を有する第 2の導 電体部材と、前記半導体チップとを準備する工程、
(b)前記半導体チップの前記第 1主面に半田を介して前記第 1の導電体部材の前記 第 1導体部を接合する工程、
(c)前記半導体チップの前記第 2主面に半田を介して前記第 2の導電体部材の前記 第 2導体部を接合する工程、
(d)前記 (b)および (c)工程の後、前記第 1および第 2導体部と前記半導体チップと が金型のキヤビティ内に配置されるように前記第 1および第 2の導電体部材を配置す る工程、
(e)前記第 1および第 2の導電体部材を前記金型に固定する工程、
(f)前記キヤビティ内に封止榭脂材料を導入して、前記半導体チップと前記第 1およ び第 2導体部の一部とを封止する前記封止榭脂部を形成する工程、
を有し、
前記 ）工程では、前記半田を溶融した状態で前記第 1および第 2の導電体部材 を前記金型に固定することを特徴とする半導体装置の製造方法。
[6] 請求項 5記載の半導体装置の製造方法であって、
前記 (d)工程では、前記半田が固化した状態で前記第 1および第 2の導電体部材 を配置し、
前記 (e)工程では、前記半田が溶融した状態で前記第 1および第 2の導電体部材 を前記金型に固定し、
前記 (f)工程では、前記半田が固化した状態で前記キヤビティ内に前記封止榭脂 材料を導入することを特徴とする半導体装置の製造方法。
[7] 半導体チップと、
前記半導体チップの第 1主面に半田を介して接合された第 1導体部と、 前記半導体チップの前記第 1主面とは反対側の第 2主面に半田を介して接合され た第 2導体部と、
前記半導体チップと、前記第 1および第 2導体部の一部とを封止する封止榭脂部と を有し、
前記封止榭脂部の第 1面力 前記第 1導体部の表面が露出し、
前記封止榭脂部の前記第 1面とは反対側の第 2面から前記第 2導体部の表面が露 出した半導体装置の製造方法であって、
(a)前記半導体チップの前記第 1主面に半田を介して前記第 1導体部を配置し、前 記半導体チップの前記第 2主面に半田を介して前記第 2導体部を配置する工程、
(b)前記 (a)工程の後、前記半田のリフロー処理を行って、前記半導体チップの前記 第 1主面に前記半田を介して前記第 1導体部を接合し、前記半導体チップの前記第 2主面に前記半田を介して前記第 2導体部を接合する工程、 (c)前記 (b)工程の後、前記第 1および第 2導体部と前記半導体チップとを、金型の キヤビティ内に配置する工程、
(d)前記 (c)工程の後、前記キヤビティ内に封止榭脂材料を導入して、前記半導体チ ップと前記第 1および第 2導体部の一部とを封止する前記封止榭脂部を形成するェ 程、
を有し、
前記 (b)工程では、前記第 1および第 2導体部を固定しながら、前記半田のリフロー 処理を行うことを特徴とする半導体装置の製造方法。
[8] 請求項 7記載の半導体装置の製造方法であって、
前記 (b)工程では、前記半田のリフロー処理で前記半田が溶融する前から前記半 田が固化した後まで、前記第 1および第 2導体部を固定することを特徴とする半導体 装置の製造方法。
[9] 請求項 7記載の半導体装置の製造方法であって、
前記 (b)工程では、押さえ用の治具を用いて前記第 1および第 2導体部を固定しな がら、前記半田のリフロー処理を行うことを特徴とする半導体装置の製造方法。
[10] 請求項 7記載の半導体装置の製造方法であって、
前記金型は第 1および第 2金型を有し、前記第 1および第 2金型により形成される前 記キヤビティの内面には弾性シートが配置されており、
前記 (c)工程では、前記第 1導体部の前記表面が前記弾性シートを介して前記第 1 金型に接触し、前記第 2導体部の前記表面が前記第 2金型に前記弾性シートを介し て接触した状態で、前記第 1金型を前記第 2金型に固定することを特徴とする半導体 装置の製造方法。
[11] 半導体チップと、
前記半導体チップの第 1主面に半田を介して接合された第 1導体部と、 前記半導体チップの前記第 1主面とは反対側の第 2主面に半田を介して接合され た第 2導体部と、
前記半導体チップと、前記第 1および第 2導体部の一部とを封止する封止榭脂部と を有し、 前記封止榭脂部の第 1面力 前記第 1導体部の表面が露出し、
前記封止榭脂部の前記第 1面とは反対側の第 2面から前記第 2導体部の表面が露 出した半導体装置の製造方法であって、
(a)前記第 1導体部を有する第 1の導電体部材と、前記第 2導体部を有する第 2の導 電体部材と、前記半導体チップとを準備する工程、
(b)前記半導体チップの前記第 1主面に半田を介して前記第 1の導電体部材の前記 第 1導体部を配置し、前記半導体チップの前記第 2主面に半田を介して前記第 2の 導電体部材の前記第 2導体部を配置する工程、
(c)前記 (b)工程の後、前記半田のリフロー処理を行って、前記半導体チップの前記 第 1主面に前記半田を介して前記第 1の導電体部材の前記第 1導体部を接合し、前 記半導体チップの前記第 2主面に前記半田を介して前記第 2の導電体部材の前記 第 2導体部を接合する工程、
(d)前記 (c)工程の後、前記第 1および第 2導体部と前記半導体チップとが金型のキ ャビティ内に配置されるように前記第 1および第 2の導電体部材を前記金型に固定す る工程、
(e)前記 (d)工程の後、前記キヤビティ内に封止榭脂材料を導入して、前記半導体チ ップと前記第 1および第 2導体部の一部とを封止する前記封止榭脂部を形成するェ 程、
を有し、
前記 (c)工程では、前記第 1および第 2の導電体部材を固定しながら、前記半田の リフロー処理を行うことを特徴とする半導体装置の製造方法。
[12] 請求項 11記載の半導体装置の製造方法であって、
前記 (c)工程では、前記第 1の導電体部材の主面と前記第 2の導電体部材の主面 とが同一面となるように前記第 1および第 2の導電体部材を固定しながら、前記半田 のリフロー処理を行うことを特徴とする半導体装置の製造方法。
[13] 請求項 11記載の半導体装置の製造方法であって、
前記 (c)工程では、押さえ用の治具を用いて前記第 1および第 2の導電体部材を固 定しながら、前記半田のリフロー処理を行うことを特徴とする半導体装置の製造方法
[14] 請求項 13記載の半導体装置の製造方法であって、
前記押さえ用の治具は、前記半導体チップと平面的に重なる位置に開口部を有す ることを特徴とする半導体装置の製造方法。
[15] 請求項 11記載の半導体装置の製造方法であって、
前記 (c)工程では、前記第 1の導電体部材の一部と前記第 2の導電体部材の一部 とを嵌め合わせることによって前記第 1および第 2の導電体部材を固定しながら、前 記半田のリフロー処理を行うことを特徴とする半導体装置の製造方法。
[16] 請求項 11記載の半導体装置の製造方法であって、
前記金型は第 1および第 2金型を有し、前記第 1および第 2金型により形成される前 記キヤビティの内面には弾性シートが配置されており、
前記 (d)工程では、前記第 1の導電体部材の前記第 1導体部の前記表面が前記弾 性シートを介して前記第 1金型に接触し、前記第 2の導電体部材の前記第 2導体部 の前記表面が前記第 2金型に前記弾性シートを介して接触した状態で、前記第 1金 型を前記第 2金型に固定することを特徴とする半導体装置の製造方法。
[17] 半導体チップと、
前記半導体チップの第 1主面に接合された第 1導体部と、
前記半導体チップの前記第 1主面とは反対側の第 2主面に接合された第 2導体部 と、
前記半導体チップと、前記第 1および第 2導体部の一部とを封止する封止榭脂部と を有し、
前記封止榭脂部の第 1面力 前記第 1導体部の表面が露出し、
前記封止榭脂部の前記第 1面とは反対側の第 2面から前記第 2導体部の表面が露 出した半導体装置の製造方法であって、
(a)前記半導体チップの前記第 1主面に前記第 1導体部を接合する工程、
(b)前記半導体チップの前記第 2主面に前記第 2導体部を接合する工程、
(c)前記 (a)および (b)工程の後、前記第 2導体部を第 1部材に固定する工程、
(d)前記半導体チップの周囲を囲むように、枠体を前記第 1部材上に配置する工程、 (e)前記枠体内に封止榭脂材料を導入する工程、
(f)前記封止榭脂材料を硬化して、前記半導体チップと前記第 1および第 2導体部の 一部とを封止する前記封止榭脂部を形成する工程、
(g)前記枠体および前記第 1部材を取り外す工程、
を有し、
前記 (e)工程では、前記第 1導体部の前記表面が露出するように前記枠体内に封 止樹脂材料を導入することを特徴とする半導体装置の製造方法。
[18] 請求項 17記載の半導体装置の製造方法であって、
前記第 1部材は粘着シートであり、
前記 (c)工程では、前記第 2導体部の前記表面が前記粘着シートに接触するように 、前記第 2導体部が前記粘着シートに貼り付けられることを特徴とする半導体装置の 製造方法。
[19] 半導体チップと、
前記半導体チップの第 1主面に接合された第 1導体部と、
前記半導体チップの前記第 1主面とは反対側の第 2主面に接合された第 2導体部 と、
前記半導体チップと、前記第 1および第 2導体部の一部とを封止する封止榭脂部と を有し、
前記封止榭脂部の第 1面力 前記第 1導体部の表面が露出し、
前記封止榭脂部の前記第 1面とは反対側の第 2面から前記第 2導体部の表面が露 出した半導体装置の製造方法であって、
(a)前記第 1導体部を有する第 1の導電体部材と、前記第 2導体部を有する第 2の導 電体部材と、前記半導体チップとを準備する工程、
(b)前記半導体チップの前記第 1主面に前記第 1の導電体部材の前記第 1導体部を 接合し、前記半導体チップの前記第 2主面に前記第 2の導電体部材の前記第 2導体 部を接合する工程、
(c)前記 (b)工程の後、前記第 2の導電体部材を第 1部材に固定する工程、
(d)前記半導体チップの周囲を囲むように、枠体を前記第 1部材上に配置する工程、 (e)前記枠体内に封止榭脂材料を導入する工程、
(f)前記封止榭脂材料を硬化して、前記半導体チップと前記第 1および第 2導体部の 一部とを封止する前記封止榭脂部を形成する工程、
(g)前記枠体および前記第 1部材を取り外す工程、
を有し、
前記 (e)工程では、前記第 1の導電体部材の前記第 1導体部の前記表面が露出す るように前記枠体内に封止榭脂材料を導入することを特徴とする半導体装置の製造 方法。
請求項 19記載の半導体装置の製造方法であって、
前記第 1部材は粘着シートであり、
前記 (c)工程では、前記第 2の導電体部材の前記第 2導体部の前記表面が前記粘 着シートに接触するように、前記第 2の導電体部材が前記粘着シートに貼り付けられ ることを特徴とする半導体装置の製造方法。
PCT/JP2005/006741 2005-04-06 2005-04-06 半導体装置の製造方法 Ceased WO2006114825A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/006741 WO2006114825A1 (ja) 2005-04-06 2005-04-06 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/006741 WO2006114825A1 (ja) 2005-04-06 2005-04-06 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
WO2006114825A1 true WO2006114825A1 (ja) 2006-11-02

Family

ID=37214465

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/006741 Ceased WO2006114825A1 (ja) 2005-04-06 2005-04-06 半導体装置の製造方法

Country Status (1)

Country Link
WO (1) WO2006114825A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082323A (ja) * 2009-10-07 2011-04-21 Renesas Electronics Corp 半導体装置の製造方法
CN105489508A (zh) * 2015-12-24 2016-04-13 江苏长电科技股份有限公司 一种防止芯片偏移的夹芯封装工艺方法
JP2022086687A (ja) * 2020-11-30 2022-06-09 新電元工業株式会社 半導体モジュール及び半導体モジュールの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189626A (ja) * 1996-12-24 1998-07-21 Nippon Retsuku Kk 電子部品の製造方法
JP2000294580A (ja) * 1999-04-12 2000-10-20 Nitto Denko Corp 半導体チップの樹脂封止方法及びリ−ドフレ−ム等貼着用粘着テ−プ
JP2000294673A (ja) * 1999-04-01 2000-10-20 Miyazaki Oki Electric Co Ltd 半導体装置の製造方法
JP2003508832A (ja) * 1999-08-26 2003-03-04 インフィネオン テクノロジーズ アクチェンゲゼルシャフト スマートカードモジュールおよびスマートカードモジュールを含むスマートカード、ならびにスマートカードモジュールを製造するための方法
JP2004266096A (ja) * 2003-02-28 2004-09-24 Renesas Technology Corp 半導体装置及びその製造方法、並びに電子装置
JP2005051130A (ja) * 2003-07-31 2005-02-24 Nec Electronics Corp リードレスパッケージ型半導体装置とその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189626A (ja) * 1996-12-24 1998-07-21 Nippon Retsuku Kk 電子部品の製造方法
JP2000294673A (ja) * 1999-04-01 2000-10-20 Miyazaki Oki Electric Co Ltd 半導体装置の製造方法
JP2000294580A (ja) * 1999-04-12 2000-10-20 Nitto Denko Corp 半導体チップの樹脂封止方法及びリ−ドフレ−ム等貼着用粘着テ−プ
JP2003508832A (ja) * 1999-08-26 2003-03-04 インフィネオン テクノロジーズ アクチェンゲゼルシャフト スマートカードモジュールおよびスマートカードモジュールを含むスマートカード、ならびにスマートカードモジュールを製造するための方法
JP2004266096A (ja) * 2003-02-28 2004-09-24 Renesas Technology Corp 半導体装置及びその製造方法、並びに電子装置
JP2005051130A (ja) * 2003-07-31 2005-02-24 Nec Electronics Corp リードレスパッケージ型半導体装置とその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082323A (ja) * 2009-10-07 2011-04-21 Renesas Electronics Corp 半導体装置の製造方法
CN105489508A (zh) * 2015-12-24 2016-04-13 江苏长电科技股份有限公司 一种防止芯片偏移的夹芯封装工艺方法
JP2022086687A (ja) * 2020-11-30 2022-06-09 新電元工業株式会社 半導体モジュール及び半導体モジュールの製造方法
JP7638087B2 (ja) 2020-11-30 2025-03-03 新電元工業株式会社 半導体モジュール及び半導体モジュールの製造方法

Similar Documents

Publication Publication Date Title
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組，以及製造方法
JP4547279B2 (ja) 半導体装置の製造方法
US8114710B2 (en) Manufacturing method of resin-sealed semiconductor device
CN101796637B (zh) 热增强的薄半导体封装件
TWI441299B (zh) 預模鑄夾具結構
JP5442368B2 (ja) 直付リード線を備えるｉｃチップパッケージ
JP3027512B2 (ja) パワーｍｏｓｆｅｔ
CN101577237B (zh) 包括第一和第二支座的半导体装置和方法
TWI421997B (zh) 具有下置式引腳之電子封裝件及其方法
CN101136380A (zh) 具有多条散热通道的半导体封装结构及其制造方法
TW201240031A (en) Microelectronic packages with enhanced heat dissipation and methods of manufacturing
JP2982126B2 (ja) 半導体装置およびその製造方法
CN101263596A (zh) 可逆多占地面积封装和制造方法
JP2009518875A (ja) 頂部及び底部露出化パッケージ化半導体デバイス及び組立方法
CN113451244B (zh) 双面散热的mosfet封装结构及其制造方法
WO2007080785A1 (ja) 外部に露出する放熱体を上部に有する樹脂封止型半導体装置及びその製法
CN102832190B (zh) 一种倒装芯片的半导体器件及制造方法
JP2000082721A (ja) 半導体装置の製造方法
WO2006114825A1 (ja) 半導体装置の製造方法
CN101326636A (zh) 用于组装顶部与底部暴露的封装半导体的装置和方法
CN112786456B (zh) 半导体封装件以及相关方法
US20250096078A1 (en) Semiconductor device and method of manufacturing the same
US20240222234A1 (en) Package with low-warpage carrier
US20240170373A1 (en) Semiconductor device
JP3995661B2 (ja) パワーｍｏｓｆｅｔの製造方法

Legal Events

Date Code Title Description
DPE2 Request for preliminary examination filed before expiration of 19th month from priority date (pct application filed from 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

NENP Non-entry into the national phase

Ref country code: RU

WWW Wipo information: withdrawn in national office

Country of ref document: RU

NENP Non-entry into the national phase

Ref country code: JP

WWW Wipo information: withdrawn in national office

Country of ref document: JP

122 Ep: pct application non-entry in european phase

Ref document number: 05728445

Country of ref document: EP

Kind code of ref document: A1

WWW Wipo information: withdrawn in national office

Ref document number: 5728445

Country of ref document: EP