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WO2006030576A1 - コードｎｃｏおよびｇｐｓ受信機 - Google Patents

コードｎｃｏおよびｇｐｓ受信機 Download PDF

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Publication number
WO2006030576A1
WO2006030576A1 PCT/JP2005/012331 JP2005012331W WO2006030576A1 WO 2006030576 A1 WO2006030576 A1 WO 2006030576A1 JP 2005012331 W JP2005012331 W JP 2005012331W WO 2006030576 A1 WO2006030576 A1 WO 2006030576A1
Authority
WO
WIPO (PCT)
Prior art keywords
code
output
signal
state
integer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/012331
Other languages
English (en)
French (fr)
Inventor
Dun Wang
Tsutomu Okada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Furuno Electric Co Ltd
Original Assignee
Furuno Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Furuno Electric Co Ltd filed Critical Furuno Electric Co Ltd
Priority to US11/663,147 priority Critical patent/US7573337B2/en
Publication of WO2006030576A1 publication Critical patent/WO2006030576A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S19/00—Satellite radio beacon positioning systems; Determining position, velocity or attitude using signals transmitted by such systems
    • G01S19/01—Satellite radio beacon positioning systems transmitting time-stamped messages, e.g. GPS [Global Positioning System], GLONASS [Global Orbiting Navigation Satellite System] or GALILEO
    • G01S19/13—Receivers
    • G01S19/24—Acquisition or tracking or demodulation of signals transmitted by the system
    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • G01S19/01—Satellite radio beacon positioning systems transmitting time-stamped messages, e.g. GPS [Global Positioning System], GLONASS [Global Orbiting Navigation Satellite System] or GALILEO
    • G01S19/13—Receivers
    • G01S19/35—Constructional details or hardware or software details of the signal processing chain
    • G01S19/37—Hardware or software details of the signal processing chain
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7073—Synchronisation aspects
    • H04B1/7075—Synchronisation aspects with code phase acquisition
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/03—Logic gate active element oscillator

Definitions

  • the present invention relates to a code NCO that outputs a code enable signal used to generate a PN code that is a CZA code or a P (Y) code, and a GPS receiver that includes the code NCO.
  • a GPS receiver demodulates a signal modulated by a saddle code to observe a carrier phase, a code phase, a navigation message, and the like included in the signal and use them for positioning.
  • the received GPS signal is separated into an in-phase signal and a quadrature signal and then AZD converted.
  • the baseband in-phase signal and quadrature signal are generated from the carrier phase signal output from the carrier NCO, and the carrier phase is obtained by correlating these signals with the code generated by the code generator. Play information such as code phase and navigation message.
  • the GPS receiver is provided with a code NCO as a code generation unit that generates a code enable signal that gives a code generation timing to the code generator.
  • FIG. 18 is a block diagram showing a schematic configuration of a conventional general code NCO.
  • the conventional code NCO includes a Karo arithmetic unit 101, a multiplexer ( ⁇ ) 102, a register 103, and a latch circuit 104.
  • the adder 101 inputs a predetermined set value ⁇ and the integer output from the register 103, and outputs these added values to the multiplexer 102.
  • the latch circuit 104 receives a phase adjustment value CPA (Code Phase Adjustment) for adjusting the phase of the code NCO and a write enable signal WE from a microprocessor (not shown), and performs phase adjustment at the timing of the write enable signal WE. Outputs the value CPA.
  • CPA Code Phase Adjustment
  • the multiplexer 102 receives the integer output from the adder 101 and the phase adjustment value CPA output from the latch circuit 104, and outputs one of them according to an adjustment timing signal AD (Adjust Timing).
  • Register 103 is input from multiplexer 102 The signal is latched based on the sampling clock signal SCLK (hereinafter referred to as “clock signal”) and output to the adder 101, and also output as a code enable signal.
  • SCLK sampling clock signal
  • the set value P is not always an integer. In this case, a so-called rounding error occurs, which reduces the code resolution of the code NCO or generates a cumulative error.
  • the problem of reduced resolution can be solved by increasing the number of bits in the adder or register, and the cumulative error can be solved by periodically inputting the phase adjustment value. There is a new problem that the process becomes larger and the control becomes complicated.
  • Patent Document 1 An apparatus for solving such a problem is described in Patent Document 1, and a block diagram showing a schematic configuration thereof is shown in FIG.
  • the code NCO of another conventional configuration includes a multiplexer 201 and an adder.
  • Multiplexer 201 operates in either shift mode or normal mode.
  • the multiplexer 201 inputs the phase control value (CONTROL) and outputs it to the adder 202.
  • the phase control value (CONTROL) is expressed by the following equation when the number of bits of the adder 202 and the latch circuit 203 is L.
  • SHIFT is a phase amount to which the current phase force is moved, and is expressed in units of a clock signal (SCLK).
  • the multiplexer 201 selects and outputs the integer N or the integer M according to the value of Q12 of the latch circuit 203 input to the selector terminal (SELECT).
  • SELECT selector terminal
  • Adder 202 adds the value input from multiplexer 201 and the value output from latch circuit 203 and outputs the result to latch circuit 203.
  • the latch circuit 203 latches and outputs the output from the adder 202 using the input clock signal SCLK. At this time, if Q12 is “1”, the output signal of the latch circuit 203 is externally output as the code enable signal CEC.
  • the code NCO is optimally used under the following conditions.
  • the condition is that the frequency f of the clock signal SCLK is 5 MHz, the number of bits L is 12, the integer N is 1023, and the integer M is 2619.
  • the code enable The frequency f of the signal CEC is 10.23 MHz.
  • Patent Literature l United States Patent, "5,663,733", Sep.2, 1997
  • the frequency f power s of the code enable signal CEC is 10.23 MHz, whereas the frequency f power of the clock signal SCLK is 3 ⁇ 453 ⁇ 4.
  • Optimum circuit conditions can be obtained only in the case of ⁇ . However, if the frequency f of the clock signal SCLK is increased to increase the resolution, the optimum conditions cannot be obtained.
  • FIG. 20 shows the relationship between the machine state of the code NCO described in Patent Document 1 and the state space that can be realized from the number of bits of the circuit configuration.
  • FIG. 20 is a state diagram showing the relationship between the machine state and the state space.
  • (A) shows a state diagram before mapping the machine state to the state space, and
  • (b) shows the machine state.
  • the state diagram after mapping to the space is shown.
  • the machine state has 2500 states from 0 to 2499.
  • the code N CO shown in FIG. 19 has 1023 scans corresponding to the frequency f 10.23 MHz of the code enable signal CEC.
  • Tate is located at the upper end of the machine state, and machine states 1477 to 2499 are used.
  • the state 1023 corresponding to the code enable signal CEC is set to all states in the state space. (0-4095 (2 12 - 1)) shall be positioned in the upper half of the. That is, it must be in the state space state 2047 (2 U — 1) to 4095 (2 12 — 1). As a result, the 1 023 state corresponding to the code enable signal CEC must be located in the state space from 2047 (2 U — 1) to 3076.
  • an object of the present invention is to perform an easy control with an optimum circuit scale according to the frequency even when a clock signal having a frequency higher than that of a conventional clock signal is input, and to accurately determine a predetermined code code.
  • the object is to provide a code NCO that outputs a navel signal and a GPS receiver equipped with the same.
  • a code NCO that generates a code enable signal used for code phase observation
  • two integers that are relatively prime are input, and one of the two integers is output by a selection signal.
  • a second multiplexer that outputs one of these based on the adjustment signal, a register that latches and outputs the output of the second multiplexer according to the sampling clock signal, and an output value from the register is preset.
  • Selection signal generating means for detecting a predetermined integer value and outputting a selection signal, wherein the selection signal is a code enable signal. It is said.
  • the selection signal is sent from the selection signal generation means to the first multiplexer. Is output. For example, if the output power of the adder is a predetermined integer value within a preset integer range, the Hi state “1” selection signal is output, and if it is not the predetermined integer value, the Low state “0” is selected. A signal is output.
  • the first multiplexer outputs one of the two input integers to the adder according to the input selection signal. In other words, different integers are output to the adder for the low state “0” selection signal and the high state “1” selection signal.
  • the selection signal output from the selection signal generation means has a predetermined periodicity.
  • the two input integers and the specified integer value of the selection signal generation means should be set appropriately according to the frequency of the sampling clock signal to be used, the frequency of the code enable signal to be obtained, and the number of bits of the constituent circuit
  • a selection signal of Hi state “1” is output at a predetermined frequency that is the frequency of the code enable signal. That is, a code enable signal having a predetermined frequency is output.
  • the present invention is characterized in that the selection signal output means is constituted by a comparator that outputs a selection signal by comparing the output of the register force with a threshold value that also determines two integer forces.
  • the comparator power is applied to the first multiplexer.
  • a selection signal is output. For example, if the integer output from the adder is within the predetermined integer range set by the threshold value, the Hi state “1” selection signal is output, and if not within the predetermined integer range, the Low state “0” is selected.
  • a signal is output.
  • the first multiplexer outputs one of the two input integers to the adder according to the input selection signal. That is, different integers are output to the adder for the selection signal of the low state “0” and the selection signal of the high state “1”.
  • the selection signal output from the comparator has a predetermined periodicity.
  • the two integers input to the first multiplexer, the threshold value of the comparator, and the predetermined integer range are determined according to the frequency of the sampling clock signal to be used, the frequency of the code enable signal to be obtained, and the number of bits of the component circuit.
  • the selection signal of the Hi state “1” is output at a predetermined frequency that is the frequency of the code enable signal. That is, a code enable signal having a predetermined frequency is output.
  • the present invention is characterized in that the selection signal output means is composed of AND operation means for outputting a selection signal using a result obtained by ANDing a predetermined plurality of bits of a register.
  • a selection signal is output from the AND operation means to the first multiplexer. For example, if the most significant bit of the register and the one lower-order bit are both in the Hi state “1”, the AND operation means outputs the Hi state “1”. If the most significant bit of the register and the one lower-order bit are not in the Hi state “1”, the selection signal in the Low state “0” is output.
  • the first multiplexer outputs either of the two input integers to the adder according to the input selection signal. In other words, different integers are output to the adder for the low state “0” selection signal and the high state “1” selection signal.
  • the selection signal output from the AND operation device has a predetermined periodicity.
  • the two integers input to the first multiplexer and the bit of the register that is ANDed by the AND operation means, the frequency of the sampling clock signal to be used, the frequency of the code enable signal to be obtained, the bits of the component circuit
  • a selection signal of Hi state “1” is output at a predetermined frequency which is the frequency of the code enable signal. That is, a code enable signal having a predetermined frequency is output.
  • the present invention is characterized in that the selection signal output means is constituted by NOR operation means for outputting a selection signal using a result of NOR processing a predetermined plurality of bits of a register.
  • a selection signal is output from the NOR operation means to the first multiplexer. For example, if the most significant bit of the register and the one lower-order bit are both in the low state “0”, the selection signal of the high state “1” is output from the NOR operation means. If the low-order bit is not Low state “0”, the Low state “0” selection signal is output.
  • the first multiplexer outputs either of the two input integers to the adder according to the input selection signal. In other words, different integers are output to the adder for the low state “0” selection signal and the high state “1” selection signal.
  • the selection signal output from the NOR operation means has a predetermined periodicity.
  • the two integers input to the first multiplexer and the register bit that NOR processing means performs NOR processing the frequency of the sampling clock signal to be used, the frequency of the code enable signal to be obtained, the number of bits of the constituent circuit
  • the selection signal of the Hi state “1” is output at a predetermined frequency which is the frequency of the code enable signal. That is, a code enable signal having a predetermined frequency is output.
  • the code NCO for generating the code enable signal used for code phase observation two integers that are relatively prime are input, and one of these two integers is output by the selection signal.
  • a second multiplexer that inputs the integer and code phase adjustment value output from the adder and outputs one of them based on the adjustment signal, and outputs the output of the second multiplexer according to the sampling clock signal
  • a register for latching and outputting, and the selection signal is a code enable signal.
  • the adder detects this and outputs a selection signal to the first multiplexer. . That is, the selection signal is output at the next timing according to this state depending on whether or not the addition value exists within a predetermined range in the direction opposite to the direction in which the integer changes by the upper limit and lower limit force calculations of the adder. For example, if the adder detects an upper limit or a lower limit, that is, if an added value exists within the predetermined range, a selection signal of Hi state “1” is output at the next timing. On the other hand, while the added value exists in the other range, the selection signal of Low state “0” is output.
  • the first multiplexer outputs either of the two input integers to the adder according to the input selection signal. In other words, different integers are output to the adder for the low state “ 0 ” selection signal and the high state “1” selection signal.
  • the selection signal has a predetermined periodicity.
  • the two integers input to the first multiplexer are appropriately set in accordance with the frequency of the sample clock signal to be used, the frequency of the code enable signal to be obtained, and the number of bits of the constituent circuit, so that the code A selection signal of Hi state “1” is output at a predetermined frequency which is the frequency of the enable signal. That is, a code enable signal having a predetermined frequency is output.
  • the GPS receiver of the present invention includes the above-described code NCO, and uses the PN code generated based on the code enable signal output from the code NCO force, and thereby the code phase of the GPS signal. It is characterized by capturing and tracking.
  • the code enable signal is accurately output by the above-described code NCO, an accurate PN code is generated based on the code enable signal.
  • correlation processing with GPS signals becomes highly accurate. As a result, code phase acquisition 'tracking is performed with high accuracy and relative positioning with high accuracy is performed.
  • the code NCO that outputs a code enable signal with a desired frequency with high accuracy by an easy control according to the frequency of the input sampling clock signal is reduced in size.
  • a code NCO that outputs a code enable signal with a simple control flow and high accuracy using circuit components formed with the minimum number of bits that are not affected by the frequency of the sample clock signal. Can be configured.
  • the present invention by using the above-described code NCO, it is possible to generate a high-accuracy PN code and configure a GPS receiver that performs GPS signal correlation processing with high accuracy. wear.
  • the GPS signal is subjected to high-precision correlation processing, so that the code phase can be reliably captured and tracked, and relative positioning can be performed with high accuracy and reliability.
  • FIG. 1 is a block diagram showing a configuration of a code NCO according to the first embodiment.
  • FIG. 2 is a state diagram showing the relationship between the state space, the machine state, and the state corresponding to the code enable signal in the code NCO of the first embodiment.
  • FIG. 3 is a block diagram showing a configuration of a code NCO according to the second embodiment.
  • FIG. 4 is a state diagram showing a relationship among a state space, a machine state, and a state corresponding to a code enable signal in the code NCO of the second embodiment.
  • FIG. 5 is a block diagram showing a configuration of a code NCO according to a third embodiment.
  • FIG. 6 is a state diagram showing the relationship among the state space, machine state, and state corresponding to the code enable signal in the code NCO of the third embodiment.
  • FIG. 7 is a block diagram showing a configuration of a code NCO according to a fourth embodiment.
  • FIG. 8 is a state diagram showing the relationship among the state space, the machine state, and the state corresponding to the code enable signal in the code NCO of the fourth embodiment.
  • FIG. 9 is a block diagram showing the configuration of a code NCO according to the fifth embodiment.
  • FIG. 10 is a state diagram showing a relationship among a state space, a machine state, and a state corresponding to a code enable signal in the code NCO of the fifth embodiment.
  • FIG. 11 is a block diagram showing the configuration of the code NCO according to the sixth embodiment.
  • FIG. 12 is a state diagram showing the relationship among the state space, machine state, and state corresponding to the code enable signal in the code NCO of the sixth embodiment.
  • FIG. 13 is a block diagram showing a configuration of a code NCO according to a seventh embodiment.
  • FIG. 14 is a state diagram showing the relationship among the state space, machine state, and state corresponding to the code enable signal in the code NCO of the seventh embodiment.
  • FIG. 15 is a block diagram showing the configuration of a code NCO according to the eighth embodiment.
  • FIG. 16 is a state diagram showing the relationship among the state space, machine state, and state corresponding to the code enable signal in the code NCO of the eighth embodiment.
  • FIG. 17 is a block diagram showing a configuration of a GPS receiver according to the ninth embodiment.
  • FIG.18 Block diagram showing a schematic configuration of a conventional general code NCO.
  • FIG. 19 is a block diagram showing a schematic configuration of the code NCO described in Patent Document 1.
  • FIG. 20 State diagram showing the relationship between machine state and state space of conventional code NCO
  • FIG. 1 is a block diagram showing the configuration of the code NCO according to the present embodiment.
  • the code NCO shown in FIG. 1 includes multiplexers (MPX) 1 and 4, a calorie calculator 2, a latch circuit 3, a register 5, and a comparator 6.
  • the multiplexers 1 and 4, adder 2, latch circuit 3, and register 5 are composed of digital arithmetic circuits having a bit number L power.
  • the multiplexer 1 receives two integers N and M that are relatively prime and a selection signal that is an output signal of the comparator 6. Then, either one of two integers N or M is output according to this selection signal. For example, in the present embodiment, an integer N is output when the selection signal is in the Hi state “1”, and an integer M is output when the selection signal is in the Low state “0”.
  • the multiplexer 1 corresponds to the “first multiplexer” of the present invention.
  • the adder 2 adds the integer output from the multiplexer 1 and the output value from the register and outputs the result.
  • the latch circuit 3 inputs a phase adjustment value CPA (Code Phase Adjustment) for controlling the code phase and a write enable signal WE, and outputs a phase adjustment value CPA at the timing of the write enable signal WE.
  • CPA Code Phase Adjustment
  • the multiplexer 4 receives the output value of the adder 2 and the output value (phase adjustment value CPA) from the latch circuit 3 and the adjustment timing signal AD (Adjust Timing). Then, at the timing given by the adjustment timing signal AD, one of the output values from the output value latch circuit 3 from the adder 2 is output. Specifically, the phase adjustment value CPA is output at the timing when the adjustment timing signal AD is input (shift mode). At other timings, the output value from adder 2 is output (normal mode).
  • the multiplexer 4 corresponds to the “second multiplexer” of the present invention.
  • the register 5 receives the output value of the multiplexer 4 and the sampling clock signal SCLK (hereinafter referred to as “clock signal”).
  • the register 5 outputs the output s of the multiplexer 4 according to the frequency of the sampling clock signal SCLK (hereinafter referred to as “clock frequency”) f.
  • the value is latched and output. This output value is input to the comparator 6 and input to the adder 2.
  • Comparator 6 inputs the output value of register 5, compares it with a preset threshold value, and selects either of the values of Hi state "1" or Low state “0” according to the comparison result. Outputs a selection signal. This threshold depends on the clock frequency f and the frequency s of the code enable signal to be obtained.
  • the output signal from the comparator 6 is in the Hi state “ If the output value of register 5 is less than the threshold set by (M, 1 N – 1), the output signal from comparator 6 will be in the low state “0”.
  • the comparator 6 corresponds to “selection signal generation means” of the present invention.
  • the selection signal goes from the comparator 6 to the Hi state “1” with a period corresponding to the frequency f (specifically, Movement
  • a 0 code enable signal can be output.
  • the phase adjustment is performed by adjusting the amount of state movement according to the amount of code phase shift.
  • Equation (4) setting integer N to 1023 sets integer M 'to 4000. Also, since Equation (5) defines L such that M is the smallest integer not exceeding 2 L , L is set to 12 because M and force 000. From Equation (6), M is set to 1119.
  • FIG. 2 shows the relationship among the state space, the machine state, and the state corresponding to the code enable signal in such a case.
  • FIG. 2 is a state diagram showing the relationship among the state space, machine state, and state corresponding to the code enable signal in the code NCO of this embodiment.
  • the code NCO shown in FIG. 1 has 4096 (2 12 ) states as the entire state space because the number of bits L of the circuit components is 12, and the clock frequency f force ⁇ s Since it is, the total number of machine states is 000. And this machine state 4000 starts from state 0 of the state space. It corresponds to the frequency f of the code enable signal.
  • the number of states is represented by 1023 states in the 4000 machine states.
  • the code NCO of this embodiment outputs this selection signal as a code enable signal. Therefore, the state corresponding to the code enable signal is represented by a state of the threshold value 2977 or more (2977 to 3999) in the machine state 4000. That is, it corresponds to the highest 1023 state of the machine state 4000.
  • the multiplexer 1 outputs an integer N (1023) to the adder 2 when the selection signal of the low state “0” is input, and the integer M when the selection signal of the high state “1” is input.
  • multiplexer 1 outputs the integer 1023 when the value of S state number 0 to 2976 is obtained when latching the output of adder 2 at the clock frequency, and latches the output of adder 2 at the clock frequency. If the value takes state numbers 2977 to 3999, the integer 1119 is output.
  • Adder 2 adds the input 1023, 11191 /, whichever integer, to the output of register 5. For this reason, the state of the machine state transitions in an increasing direction.
  • a state that outputs a code enable signal is arranged in a state space that is not located in the center of the state space, like the code NCO shown in FIG. 15 of the prior art. Since it is located at the end of the machine state, it is possible to reliably realize a state in which a code enable signal having a predetermined frequency is output according to the input clock frequency. At this time, the number of states in the state space, that is, the number of bits of the constituent circuit elements is set so that the number of states set by the clock frequency does not exceed the number of states obtained by the number of bits. A circuit configuration can always be realized.
  • FIG. 3 is a block diagram showing the configuration of the code NCO according to the present embodiment.
  • the code NCO of this embodiment is different from the integer input to the multiplexer 1 and the threshold condition of the comparator 6, and the other configurations are the same as the code NCO shown in FIG. is there.
  • the comparator 6 corresponds to “selection signal generating means” of the present invention.
  • An integer (M, 1 N) and an integer (2 and N) are input to the multiplexer 1 of the code NCO of the present embodiment, and when a selection signal of Hi state “0” is input from the comparator 6 , integer - outputs (Micromax 'New), the selection signal of the Low state “1” from the comparator 6 is input and outputs the integer (2 L -N). Further, the comparator 6 of this embodiment outputs a Hi state “1” when the output value from the register 5 is smaller than the integer N, and a Low state “0” when the output value from the register 5 is equal to or greater than the integer N. Is output.
  • FIG. 4 shows the relationship between the state space, the machine state, and the state corresponding to the code enable signal in the code NCO having such a configuration.
  • FIG. 4 is a state diagram showing the relationship among the state space, machine state, and state corresponding to the code enable signal in the code NCO of the present embodiment.
  • L is 1 2.
  • ampnore clock frequency f is 40MHz
  • code enable signal frequency f is 10.23 s 0
  • integer N is 1023
  • integer M ' is 4000.
  • the code NCO shown in Fig. 3 has the same basic circuit configuration as the code NCO shown in Fig. 1.Therefore, the machine state 4000 starting from state 0 is included in the state space consisting of 4096 states. Be placed.
  • the comparator 6 if the integer value output from the register 5 is less than the threshold value 1023, the comparator 6 outputs the selection signal of the Hi state “1” and is equal to or higher than the threshold value 1023. If this is the case, a low state “0” selection signal is output.
  • the code NCO outputs this selection signal as a code enable signal. Therefore, the state corresponding to the code enable signal is represented by a state less than the threshold value 1023 (0 to 1022) in the machine state 4000. That is, it corresponds to the lowest 1023 state of the machine state 4000.
  • the setting conditions can be changed according to the specifications of the GPS receiver used in the past.
  • high-precision code phase observation can be easily realized, making it easy to improve the conventional GPS receiver.
  • FIG. 5 is a block diagram showing the configuration of the code NCO of the present embodiment.
  • the code NCO shown in FIG. 5 is obtained by replacing the comparator 6 of the code NCO shown in FIG. 1 of the first embodiment with an AND operation unit 61.
  • Other configurations are the same as the code NCO shown in FIG. is there.
  • the AND operation unit 61 inputs the output of the most significant bit L of the register 5 and the output of the one lower bit (L 1), and outputs these AND operation results to the multiplexer 1.
  • the AND operation unit 61 is in the Hi state only when the input signal from the most significant bit L of the register 5 and the input signal having the least significant bit (L-1) are both in the Hi state “1”.
  • the signal “1” is output to multiplexer 1.
  • a low state “0” signal is output to multiplexer 1.
  • the code NCO of this embodiment outputs this signal output from the AND operation unit 61 as a code enable signal.
  • the AND calculation unit 61 corresponds to the “selection signal generation means” of the present invention.
  • FIG. 6 is a state diagram showing the relationship among the state space, machine state, and state corresponding to the code enable signal in the code NCO of the present embodiment.
  • L is 12
  • the sample frequency f is 40 MHz
  • the frequency f of a single signal is 10.23
  • the code enable signal in the Hi state “1” is output when the most significant bit and the one lower bit are in the Hi state as described above, the code enable signal is output.
  • Multiplexer 1 outputs an integer 1023 when a low state “0” signal is input, and outputs an integer 1119 when a high state “1” signal is input.
  • multiplexer 1 outputs integer 1023 when the value obtained by latching the output of adder 2 at the clock frequency takes states 95 to 3071, and the value obtained by latching the output of adder 2 at the clock frequency. Force state 307 When taking 2 to 4094, the integer 1119 is output.
  • Adder 2 adds the input 1023, 11191 /, whichever integer, to the output of register 5. For this reason, the state of the machine state transitions in an increasing direction.
  • the code NCO can be realized in an optimum circuit configuration with a simpler structure without using a comparator.
  • FIG. 7 is a block diagram showing a configuration of the code NCO according to the present embodiment.
  • the code NCO of the present embodiment is obtained by replacing the AND operation unit 61 of the code NCO shown in the third embodiment with a NOR operation unit 62.
  • the other configuration is a value input to the multiplexer 1 Except for, it is the same as the code NCO shown in Fig. 5.
  • M′—N and 2 L —N are input to the multiplexer 1 shown in FIG. 7 instead of M and N, respectively.
  • the NOR operation unit 62 inputs the output of the most significant bit L of the register 5 and the output of the lower bit L-1 of the register 5, and outputs these NOR operation results to the multiplexer 1.
  • the NOR operation unit 62 is in the Hi state only when the input signal from the most significant bit L of the register 5 and the input signal from the lower bit L-1 are both in the low state “0”.
  • a low state “0” signal is output to multiplexer 1.
  • the code NCO of this embodiment outputs this signal output from the NOR operation unit 62 as a code enable signal.
  • the NOR calculation unit 62 corresponds to the “selection signal generating means” of the present invention.
  • FIG. 8 shows the state space, machine state, and code rice in the code NCO of the present embodiment. It is a state diagram which shows the relationship with the state corresponding to a bull signal.
  • L is 12
  • the sample frequency f is 40 MHz
  • the frequency f of the code enable signal is 10. 23 s 0
  • integer N is 1023
  • integer M ' is 4000.
  • the code enable signal is output when the most significant bit and the next lower bit are in the low state "0" as described above.
  • the machine state is positioned from 1 to 4000.
  • Multiplexer 1 outputs an integer 29 77 when a low state “0” signal is input, and outputs an integer 3072 when a high state “1” signal is input. Specifically, multiplexer 1 outputs integer 2977 when the value obtained by latching the output of adder 2 at the clock frequency takes states 1024 to 4000, and the value obtained by latching the output of adder 2 at the clock frequency. If the state takes states 1 to 1023, the integer 3072 is output.
  • the Karo arithmetic unit 2 adds the input integer of 2977 or 3072 to the output of register 5. For this reason, the state of the machine state transitions in a decreasing direction.
  • the code NCO can be realized in an optimal circuit configuration with a simpler structure without using a comparator, as in the third embodiment described above.
  • FIG. 9 is a block diagram showing the configuration of the code NCO of this embodiment.
  • the code NCO shown in FIG. 9 includes multiplexers (MPX) 1 and 4, a calorie calculator 7, a latch circuit 3, a register 5, and a comparator 6. Then, multiplexers 1 and 4, adder 7, The touch circuit 3 and the register 5 are composed of digital arithmetic circuits having the number of bits and L force.
  • the multiplexer 1 receives two integers N and M that are relatively prime, and also receives a carrier signal for the adder 7. Then, according to this carrier signal, one of two integers N and M is output. For example, in the present embodiment, an integer N is output when the carrier signal is in the Hi state “1”, and an integer M is output when the carrier signal is in the carrier signal power ow state “0”.
  • the multiplexer 1 corresponds to the “first multiplexer” of the present invention
  • the carrier signal corresponds to the “selection signal” of the present invention.
  • Adder 7 adds the integer output from multiplexer 1 and the output value from the register, and outputs the result.
  • the adder 7 outputs to the multiplexer 1 a carrier signal consisting of two values, a Hi state and a Low state, according to the addition result. Specifically, when the adder 7 reaches the upper limit of the state space represented by the addition result force S bits and moves to the lower side, the adder 7 outputs the carrier signal in the Hi state “1” to the multiplexer 1 and adds it. If the result does not reach the upper limit of the state space expressed in bits, a carrier signal in the low state “0” is output to multiplexer 1.
  • the carrier signal in the Hi state “1” is output, and if the integer after the addition is larger than the integer before the addition, the carrier in the Low state “0” is output. Signal is output.
  • the latch circuit 3 inputs a phase adjustment value CPA (Code Phase Adjustment) for controlling the code phase and the write enable signal WE, and outputs the phase adjustment value CPA by the timing of the write enable signal WE. Output.
  • CPA Code Phase Adjustment
  • the multiplexer 4 receives the output value of the adder 2 and the output value (phase adjustment value CPA) from the latch circuit 3 and the adjustment timing signal AD (Adjust Timing). Then, at the timing given by the adjustment timing signal AD, one of the output values from the output value latch circuit 3 from the adder 2 is output. Specifically, the phase adjustment value CPA is output at the timing when the adjustment timing signal AD is input (shift mode), and the output value from the adder 2 is output at other timings (normal mode).
  • the multiplexer 4 corresponds to the “second multiplexer” of the present invention.
  • the register 5 receives the output value of the multiplexer 4 and the clock signal. Then, register 5 latches the output value of multiplexer 4 according to clock frequency f, and adds it to adder 7. Output.
  • the integers N and M and the number of bits L are derived from the clock frequency f and the frequency f of the code enable signal to be obtained from the first embodiment described above.
  • the carrier signal is set to Hi state “1” from the calorimeter 7 in a cycle corresponding to the frequency f (specifically, Movement
  • the phase adjustment is performed by adjusting the state movement amount according to the code phase shift amount.
  • integer N M
  • number of bits L L
  • frequency f of clock signal frequency f of code enable signal
  • Equation (4) setting integer N to 1023 sets integer M 'to 4000. Also, since Equation (5) defines L such that M is the smallest integer not exceeding 2 L , L is set to 12 because M and force 000. From Equation (6), M is set to 1119.
  • FIG. 10 shows the relationship among the state space, machine state, and state corresponding to the code enable signal in such a case.
  • FIG. 10 is a state diagram showing the relationship among the state space, machine state, and state corresponding to the code enable signal in the code NCO of this embodiment.
  • the code NCO shown in FIG. 9 has 4096 (2 12 ) states as a whole of the state space because the number of bits L of the circuit components is 12, and the clock frequency f force ⁇ s Since it is, the total number of machine states is 000.
  • the number of states corresponding to the frequency f of the code enable signal is represented by 1023 states in the 4000 machine states.
  • the adder 7 detects the most significant bit (upper limit of the state space), it generates a carrier signal in the Hi state “1” and the most significant force of the bit also shifts to the least significant bit, so that the most significant machine state 4 000 The upper level is located at the top 4095 of the state space.
  • the code of this embodiment The NCO outputs this carrier signal as a code enable signal. Therefore, the state corresponding to the code enable signal is represented by a state of the threshold value 2977 or more (2977 to 3999) in the machine state 4000. This corresponds to the 1023 states at the top of the state space, ie 3073-4095.
  • multiplexer 1 outputs integer N (1023) to adder 7 when a selection signal of low state “0” is input, and integer M when a selection signal of high state “1” is input. (1119) is output to the adder 7.
  • the adder 7 adds the input integer of either 1023 or 1119 to the output of register 5. For this reason, the state of the machine state usually transitions in an increasing direction.
  • the calorie calculation value reaches the upper limit (4095) of the state space, so that the adder 7 outputs the carrier signal of the Hi state “1”, and newly adds to the integer latched in the register 6.
  • the machine moves to the state of the state 96 to L 118 from the state state of the state 3073 to 4095.
  • FIG. 11 is a block diagram showing the configuration of the code NCO of this embodiment.
  • the code NCO shown in FIG. 11 is provided with an inverter circuit 8 in the carrier signal output section of the adder 7, and an integer ( ⁇ '— ⁇ ) and an integer (2 L —N) are input to the multiplexer 1.
  • Other configurations are the same as the code NCO shown in FIG. 9 of the fifth embodiment.
  • An integer (M, 1 N) and an integer (2 L — N) are input to the multiplexer 1 of the code NCO of the present embodiment, and a selection signal of Hi state “1” is input from the inverter 8. And an integer ( ⁇ '— ⁇ ) is output, and when a low state “0” selection signal is input from inverter 8, an integer (2 L — ⁇ ) is output.
  • FIG. 12 shows the relationship between the state space, the machine state, and the state corresponding to the code enable signal in the code NCO having such a configuration.
  • FIG. 12 is a state diagram showing the relationship among the state space, machine state, and state corresponding to the code enable signal in the code NCO of this embodiment.
  • L is 12 and the sample frequency f is 40 MHz, and the frequency f of the code enable signal is 10. 23 s 0
  • integer N is 1023
  • integer M ' is 4000.
  • the number of states corresponding to the frequency f of the code enable signal is 1023 in the 4000 machine states.
  • the adder 7 since the adder 7 detects the most significant bit (upper limit of the state space), it generates a carrier signal in the Hi state “1” and the most significant force of the bit also shifts to the least significant bit.
  • the selection signal of low state “0” is input from the inverter 8 to the multiplexer 1.
  • adder 7 does not detect the most significant bit (the upper limit of the state space), When the carrier signal is not generated, that is, when the low state “0” carrier signal is output from the adder 7, the Hi state “1” selection signal is input from the inverter 8 to the multiplexer 1.
  • M integer latched in register 6
  • a carrier signal in Hi state “1” selection signal in Low state “0”
  • register 6 When a latched integer exists in states 0 to 1022, a carrier signal in the low state “0” (selection signal in the high state “1”) is output to multiplexer 1.
  • the least significant 0 of the machine state 4000 is located at the least significant 0 of the state space, and the state corresponding to the code enable signal is represented by a state less than the threshold value 1023 (0 to 1022) in the machine state 4000.
  • the This corresponds to 1023 states at the bottom of the state space, ie, 0 to 1022 states.
  • the setting conditions that is, the input integer and threshold conditions. You can reverse the direction of state movement by simply changing it.
  • high-precision code phase observation can be performed easily and more easily by using the configurations of the two embodiments of the present invention. Can be realized with a structure.
  • high-precision code phase observation can be easily realized simply by changing the setting conditions according to the specifications of the GPS receiver used in the past. Therefore, it is easy to improve the conventional GPS receiver.
  • FIG. 13 is a block diagram showing the configuration of the code NCO of this embodiment
  • FIG. 14 is a state showing the relationship between the state space of the code NCO shown in FIG. 13, the machine state, and the state corresponding to the code enable signal.
  • L is 12
  • the sample clock frequency f is 40 MHz
  • the frequency f of the code enable signal is 10.23 MHz
  • the integer N is 10 s 0
  • the integer M is 4000.
  • the code NCO of this embodiment has a structure in which the carrier signal output from the adder 7 is latched by the register 6 and then output to the multiplexer 1, and the other configuration is the fifth embodiment. This is the same as the code NCO shown in.
  • FIG. 15 is a block diagram showing the configuration of the code NCO of this embodiment
  • FIG. 16 is a state showing the relationship between the state space of the code NCO shown in FIG. 15, the machine state, and the state corresponding to the code enable signal.
  • L is 12
  • the sample clock frequency f is 40 MHz
  • the frequency f of the code enable signal is 10.23 MHz
  • the integer N is 10 s 0
  • the integer M is 4000.
  • the code NCO of this embodiment has a structure in which the selection signal output from the inverter 8 is latched by the register 6 and then output to the multiplexer 1, and the other configuration is the same as in the fourth embodiment.
  • the code shown is the same as NCO.
  • a code enable signal having a predetermined frequency can be used.
  • the code NCO that uses a high-frequency sampling clock signal can be realized with an optimal circuit configuration according to the frequency conditions set for each.
  • FIG. 17 is a block diagram showing a configuration of a GPS receiver according to the present embodiment.
  • the GPS receiver of this embodiment includes an antenna 11, an RF processing unit 12, an AZD converter 13, a phase rotator 14, a correlator 15, and a PN code generator 16. , Code NC017, carrier NC018, and microprocessor 19.
  • the antenna 11 receives GPS signals of L1 wave and L2 wave power, and outputs them to the RF processing unit 12.
  • the RF processing unit 12 converts the input GPS signal into an in-phase signal and a quadrature signal of an intermediate frequency and outputs them to the AZD converter 13. Further, the RF processing unit 12 detects the input GPS signal power sample clock signal and outputs it to each block.
  • the AZD converter 13 performs AZD conversion on the input in-phase signal and quadrature signal and outputs the result to the phase rotator 14.
  • the phase rotator 14 converts the input digital in-phase signal and quadrature signal into a baseband in-phase signal and an orthogonal signal based on the carrier phase input from the carrier NC018 and correlator.
  • Output to 15 includes a number of correlation processing units corresponding to the number of GPS satellites, performs correlation processing based on the PN code output from PN code generator 16 and estimates and calculates the carrier phase error and code phase error.
  • Microprocessor 19 estimates and calculates the carrier phase and code phase (pseudorange) using the input carrier phase error and code phase error. And output to a display unit (not shown).
  • the code NC017 follows the control signal related to the code phase error input from the microprocessor 19 and generates a code enable signal having a predetermined frequency by a predetermined loop process and outputs the code enable signal to the PN code generator 16. .
  • the PN code generator 16 outputs a CZA code or a P (Y) code stored in advance according to the code enable signal to each correlation processing unit of the correlator 15.
  • Carrier NC 018 calculates the carrier phase based on the control signal related to the carrier phase error input from microprocessor 19 and outputs the result to phase rotator 14.
  • the code NCO shown in the above-described embodiments is used as the code NC017 of such a GPS receiver.
  • the PN code generator 16 can output a highly accurate and accurate PN code to the correlator 15.
  • the correlator 15 can estimate and calculate the code phase and the carrier phase with high accuracy and accuracy, and the positioning accuracy is improved.
  • the code NCO configuration can be realized with the minimum and optimum circuit configuration according to the desired frequency conditions, GPS reception with high accuracy and the optimum circuit configuration according to the desired conditions is possible.
  • the machine can be made compact.
  • the power described by taking a GPS system using a GPS receiver as an example All radio navigation systems (GNSS) using other PN codes as signals, such as G ALILEO system can also be applied to the GLONASS system, and the above-described effects can be achieved.
  • the above-described configuration can be applied to a general wireless communication system that receives a wireless signal modulated with a PN code and a wireless communication device used therefor, and the above-described effects can be achieved.

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Abstract

クロック信号の周波数に応じて最適な回路規模で容易な制御を行って正確に所定のコードイネーブル信号を出力するコードＮＣＯを提供する。 マルチプレクサ１には互いに素となる整数Ｎ，Ｍが入力されており、コンパレータ６の出力信号に応じていずれか一方を加算器２に出力する。加算器２はレジスタ５にラッチされている整数とマルチプレクサ１で出力される整数とを加算して、マルチプレクサ４を介してレジスタ５に出力し、レジスタ５はこの入力された整数をサンプリングクロック信号ＳＣＬＫの周波数ｆｓでラッチしてコンパレータ６に出力する。コンパレータ６は、整数Ｎ，Ｍおよび加算器２やレジスタ５のビット数Ｌにより設定される閾値に従い、レジスタ５の出力整数がこの閾値条件を満たすときにのみＨｉ状態となる信号を出力する。そして、コードＮＣＯはこの信号を周波数ｆ０のコードイネーブル信号として出力する。

Description

明 細 書
コード NCOおよび GPS受信機
技術分野
[0001] この発明は、 CZAコードや P (Y)コードである PNコードの生成に用いるコードイネ 一ブル信号を出力するコード NCOと、該コード NCOを備えた GPS受信機に関する ものである。
背景技術
[0002] 従来、 GPS受信機は、 ΡΝコードにより変調された信号を復調することで、信号に含 まれる、キャリア位相、コード位相、および航法メッセージ等を観測して測位に用いる 。この信号の復調方法としては、まず、受信した GPS信号を同相信号と直交信号とに 分離した後 AZD変換する。次に、キャリア NCOから出力されるキャリア位相信号に よりベースバンドの同相信号と直交信号とを生成し、これらの信号と ΡΝコード発生器 力もの ΡΝコードとを相関処理することで、キャリア位相、コード位相、および航法メッ セージ等の情報を再生する。
[0003] そして、 GPS受信機には、この ΡΝコード発生器に ΡΝコードの発生タイミングを与 えるコードィネーブル信号を生成するコード発生部としてコード NCOが備えられてい る。
[0004] 図 18は従来の一般的なコード NCOの概略構成を示すブロック図である。
[0005] 図 18に示すように、従来のコード NCOは、カロ算器 101、マルチプレクサ（ΜΡΧ) 10 2、レジスタ 103、およびラッチ回路 104を備える。加算器 101は、所定の設定値 Ρと 、レジスタ 103から出力された整数とを入力して、これらの加算値をマルチプレクサ 1 02に出力する。ラッチ回路 104は、図示しないマイクロプロセッサからコード NCOの 位相を調整するための位相調整値 CPA (Code Phase Adjustment)と、ライトイネーブ ル信号 WEとを入力して、ライトイネーブル信号 WEによるタイミングで位相調整値 CP Aを出力する。マルチプレクサ 102は、加算器 101から出力された整数とラッチ回路 104から出力された位相調整値 CPAとを入力して、調整タイミング信号 AD (Adjust Timing)に応じて一方を出力する。レジスタ 103はマルチプレクサ 102から入力される 信号をサンプリングクロック信号 SCLK (以下、「クロック信号」と称す。）に基づきラッ チして加算器 101に出力するとともに、コードィネーブル信号として出力する。
[0006] この際、設定値 Pは次の式により与えられる。
[0007] [数 1]
P = ^ x 2L - ( 1 )
[0008] しかしながら、クロック信号 SCLKの周波数 (f )と、コードィネーブル信号の周波数 f s
0との関係から、設定値 Pが整数になるとは限らない。この場合、いわゆる丸め誤差が 生じ、コード NCOのコード分解能が低下したり、累積誤差が発生したりする。ここで、 分解能の低下の問題は加算器やレジスタのビット数を増加させることにより解消でき、 累積誤差の発生は位相調整値を定期的に入力することにより解消できるが、コード N COの回路規模が大きくなつたり、制御が複雑になったりするという新たな問題が生じ る。
[0009] このような問題を解決する装置が特許文献 1に記載されており、その概略構成を示 すブロック図を図 19に示す。
[0010] 図 19に示すように、従来の他の構成のコード NCOはマルチプレクサ 201、加算器
202、ラッチ回路 203を備える。
[0011] マルチプレクサ 201はシフトモードまたはノーマルモードのいずれかで動作する。
シフトモードの場合に、マルチプレクサ 201は、位相制御値（CONTROL)を入力 して加算器 202に出力する。ここで、位相制御値 (CONTROL)は、加算器 202およ びラッチ回路 203のビット数を Lとすると次式で表される。
[0012] [数 2] CONTROL二 M— S腿
[0013] ここで、 SHIFTは現時点の位相力 移動させる位相量であり、クロック信号（SCLK )の単位で表される。
[0014] また、マルチプレクサ 201は、ノーマルモードの場合に、セレクタ端子（SELECT) に入力されるラッチ回路 203の Q12の値に応じて、整数 Nまたは整数 Mを選択して 出力する。ここで、 Q12が「0」の時には整数 Nを出力し、 Q12が「1」の時には整数 M を出力する。
[0015] 加算器 202は、マルチプレクサ 201から入力された値とラッチ回路 203から出力さ れた値とを加算して、ラッチ回路 203に出力する。
ラッチ回路 203は、入力されるクロック信号 SCLKを用いて、加算器 202からの出 力をラッチして出力する。この際、 Q12が「1」ならば、ラッチ回路 203の出力信号を、 コードィネーブル信号 CECとして外部出力する。
[0016] このような構成の NCOに出力では、コードィネーブル信号 CECの周波数 f は次式
0 で表すことができる。
[0017] [数 3]
N x f
f, = 一 ( 3
2L -
[0018] そして、このコード NCOは次のような条件で最適に用いられる。
[0019] その条件とは、クロック信号 SCLKの周波数 f力^ 5MHzであり、ビット数 Lが 12であ つて、整数 Nを 1023とし、整数 Mを 2619とする場合であり、この時、コードイネーブ ル信号 CECの周波数 f は 10. 23MHzとなる。
0 特許文献 l : United States Patent, "5,663,733", Sep.2, 1997
発明の開示
発明が解決しょうとする課題
[0020] ところが、前述の特許文献 1に記載のコード NCOでは、コードィネーブル信号 CEC の周波数 f 力 s10. 23MHzであるのに対してクロック信号 SCLKの周波数 f 力 ¾5ΜΗ
0 s
Ζである場合にのみ、最適な回路条件を得られるが、さらに、分解能をあげるためにク ロック信号 SCLKの周波数 fを高くした場合に、最適条件を得ることができなくなって しまう。
[0021] 特許文献 1に記載のコード NCOのマシンステート（Machine State)と回路構成のビ ット数から実現できる状態空間（State Space)との関係を図 20に示す。
[0022] 図 20は、マシンステートと状態空間との関係を示す状態図であり、 (a)はマシンステ ートを状態空間にマッピングする前の状態図を示し、 (b)はマシンステートを状態空 間にマッピングした後の状態図を示す。
[0023] 図 20に示すように、入力されるクロック信号 SCLKの周波数 fが 25MHzの場合、 s
マシンステートは 0〜2499の 2500のステートを有する。そして、図 19に示すコード N COでは、コードィネーブル信号 CECの周波数 f 10. 23MHzに対応する 1023のス
0
テートがマシンステートの上端側に位置し、マシンステートの 1477〜2499が利用さ れる。
[0024] 一方で、ラッチ回路 203の出力 Q12は、マルチプレクサ 201の出力用のイネーブ ル信号として用いられているので、コードィネーブル信号 CECに対応する 1023のス テートは、状態空間の全てのステート（0〜4095 (212- 1) )の上位半分に位置されな ければならない。すなわち、状態空間の 2047 (2U— 1)〜4095 (212— 1)のステート に位置しなければならない。この結果、コードィネーブル信号 CECに対応する前記 1 023のステートは、状態空間の 2047 (2U— 1)〜3076に位置させなければならない
[0025] ところが、このような構成では、クロック周波数 fを 30. 71MHz以上とする場合、マ s
シンステートが 3071以上必要となる。これにより、 30. 71MHz以上のクロック周波数 fを実現させると状態空間の上位半分に 1023以上のステートが存在してしまうので、 s 10. 23MHzのコードィネーブル信号を生成する事ができなくなる。この結果、前述 の構成では、ビット数を増加させない限り、 30. 71MHz以上のクロック信号で 10. 2 3MHzのコードィネーブル信号を発生することができない。すなわち、 30. 71MHz 以上のクロック信号に対して最適な回路規模で、容易な制御により 10. 23MHzのコ ードィネーブル信号を出力するコード NCOを構成することができない。
[0026] したがって、この発明の目的は、従来のクロック信号より高周波数のクロック信号が 入力されても、その周波数に応じて最適な回路規模で容易な制御を行って正確に所 定のコードィネーブル信号を出力するコード NCO、およびこれを備えた GPS受信機 を提供することにある。
課題を解決するための手段
[0027] この発明は、コード位相観測に用いるコードィネーブル信号を生成するコード NCO において、互いに素となる 2つの整数が入力され、選択信号により 2つの整数のいず れかを出力する第 1マルチプレクサと、該第 1マルチプレクサから出力された整数とレ ジスタカゝら出力された整数とを加算して出力する加算器と、該加算器カゝら出力された 整数とコード位相調整値を入力して、調整信号に基づきこれらのいずれかを出力す る第 2マルチプレクサと、該第 2マルチプレクサ力もの出力をサンプリングクロック信号 に応じてラッチして出力するレジスタと、該レジスタからの出力値が予め設定した所定 整数値になることを検出して選択信号を出力する選択信号生成手段と、を備え、この 選択信号をコードイネ一ブル信号とすることを特徴としている。
[0028] この構成では、加算器により経時的に順次加算されて出力される整数が選択信号 生成手段で設定されている所定整数値になると、選択信号生成手段から第 1マルチ プレクサに選択信号が出力される。例えば、加算器力 出力される整数が予め設定 された整数範囲内の所定整数値であれば Hi状態「1」の選択信号が出力され、前記 所定整数値でなければ Low状態「0」の選択信号が出力される。第 1マルチプレクサ は、入力された選択信号に応じて、入力される 2つの整数のいずれかを加算器に出 力する。すなわち、 Low状態「0」の選択信号の場合と Hi状態「1」の選択信号の場合 とで異なる整数を加算器に出力する。このループ演算を行うことで、選択信号生成手 段から出力される選択信号が所定の周期性を有する。ここで、第 1マルチプレクサに 入力される 2つの整数と選択信号生成手段の所定整数値とを、使用するサンプリング クロック信号の周波数、得ようとするコードィネーブル信号の周波数、構成回路のビッ ト数に応じて適宜設定することで、コードィネーブル信号の周波数となる所定の周波 数で Hi状態「1」の選択信号が出力される。すなわち、所定周波数のコードイネーブ ル信号が出力される。
[0029] また、この発明は、選択信号出力手段を、レジスタ力もの出力と 2つの整数力も決定 される閾値とを比較して選択信号を出力するコンパレータで構成することを特徴とし ている。
[0030] この構成では、加算器により経時的に順次加算されてレジスタでラッチされてから 出力される整数がコンパレータで設定されている閾値に対して所定の関係となると、 コンパレータ力 第 1マルチプレクサに選択信号が出力される。例えば、加算器から 出力される整数が前記閾値により設定される所定整数範囲内にあれば Hi状態「1」の 選択信号が出力され、前記所定整数範囲内になければ Low状態「0」の選択信号が 出力される。第 1マルチプレクサは、入力された選択信号に応じて、入力される 2つの 整数のいずれかを加算器に出力する。すなわち、 Low状態「0」の選択信号の場合と Hi状態「1」の選択信号の場合とで異なる整数を加算器に出力する。このループ演算 を行うことで、コンパレータから出力される選択信号が所定の周期性を有する。ここで 、第 1マルチプレクサに入力される 2つの整数とコンパレータの閾値および所定整数 範囲とを、使用するサンプリングクロック信号の周波数、得ようとするコードィネーブル 信号の周波数、構成回路のビット数に応じて適宜設定することで、コードイネ一ブル 信号の周波数となる所定の周波数で Hi状態「1」の選択信号が出力される。すなわち 、所定周波数のコードィネーブル信号が出力される。
[0031] また、この発明は、選択信号出力手段をレジスタの所定の複数ビットの値を AND処 理した結果を用いて選択信号を出力する AND演算手段で構成することを特徴として いる。
[0032] この構成では、レジスタの所定ビットの値が所定の関係となると、 AND演算手段か ら第 1マルチプレクサに選択信号が出力される。例えば、レジスタの最上位ビットおよ びこの一つ下位のビットがともに Hi状態「1」であれば、 AND演算手段から Hi状態「1 」の選択信号が出力され、レジスタの最上位ビットおよびこの一つ下位のビットがとも に Hi状態「1」でなければ Low状態「0」の選択信号が出力される。第 1マルチプレク サは、入力された選択信号に応じて、入力される 2つの整数のいずれかを加算器に 出力する。すなわち、 Low状態「0」の選択信号の場合と Hi状態「1」の選択信号の場 合とで異なる整数を加算器に出力する。このループ演算を行うことで、 AND演算手 段から出力される選択信号が所定の周期性を有する。ここで、第 1マルチプレクサに 入力される 2つの整数と AND演算手段が AND処理するレジスタのビットを、使用す るサンプリングクロック信号の周波数、得ようとするコードィネーブル信号の周波数、 構成回路のビット数に応じて適宜設定することで、コードィネーブル信号の周波数と なる所定の周波数で Hi状態「1」の選択信号が出力される。すなわち、所定周波数の コードィネーブル信号が出力される。
[0033] また、この発明は、選択信号出力手段をレジスタの所定の複数ビットの値を NOR処 理した結果を用いて選択信号を出力する NOR演算手段で構成することを特徴として いる。
[0034] この構成では、レジスタの所定ビットの値が所定の関係となると、 NOR演算手段か ら第 1マルチプレクサに選択信号が出力される。例えば、レジスタの最上位ビットおよ びこの一つ下位のビットがともに Low状態「0」であれば、 NOR演算手段から Hi状態 「1」の選択信号が出力され、レジスタの最上位ビットおよびこの一つ下位のビットがと もに Low状態「0」でなければ Low状態「0」の選択信号が出力される。第 1マルチプ レクサは、入力された選択信号に応じて、入力される 2つの整数のいずれかを加算器 に出力する。すなわち、 Low状態「0」の選択信号の場合と Hi状態「1」の選択信号の 場合とで異なる整数を加算器に出力する。このループ演算を行うことで、 NOR演算 手段から出力される選択信号が所定の周期性を有する。ここで、第 1マルチプレクサ に入力される 2つの整数と NOR演算手段が NOR処理するレジスタのビットを、使用 するサンプリングクロック信号の周波数、得ようとするコードィネーブル信号の周波数 、構成回路のビット数に応じて適宜設定することで、コードィネーブル信号の周波数 となる所定の周波数で Hi状態「1」の選択信号が出力される。すなわち、所定周波数 のコードィネーブル信号が出力される。 [0035] また、この発明は、コード位相観測に用いるコードィネーブル信号を生成するコード NCOにおいて、互いに素となる 2つの整数が入力され、選択信号によりこれら 2つの 整数のいずれかを出力する第 1マルチプレクサと、該第 1マルチプレクサから出力さ れた整数とレジスタ力 出力された整数とを加算して出力するとともに、使用可能なビ ット領域の端部を検出して選択信号を出力する加算器と、該加算器から出力された 整数とコード位相調整値を入力して、調整信号に基づきこれらのいずれかを出力す る第 2マルチプレクサと、第 2マルチプレクサ力もの出力をサンプリングクロック信号に 応じてラッチして出力するレジスタと、を備え、選択信号をコードィネーブル信号とす ることを特徴としている。
[0036] この構成では、加算器により経時的に順次加算されて出力される整数が加算器の 上限または下限に達すると、加算器がこれを検出して第 1マルチプレクサに選択信号 が出力される。すなわち、加算器の上限および下限力 演算により整数が変化する 方向に対向する方向に所定範囲内に加算値が存在するかどうかにより、この状態に 応じて次のタイミングで選択信号が出力される。例えば、加算器が上限又は下限を 検出すれば、すなわち、前記所定範囲内に加算値が存在すれば、次のタイミングで Hi状態「1」の選択信号が出力される。一方、他の範囲に加算値が存在する間は、 L ow状態「0」の選択信号が出力される。第 1マルチプレクサは、入力された選択信号 に応じて、入力される 2つの整数のいずれかを加算器に出力する。すなわち、 Low状 態「0」の選択信号の場合と Hi状態「1」の選択信号の場合とで異なる整数を加算器 に出力する。このループ演算を行うことで、選択信号が所定の周期性を有する。ここ で、第 1マルチプレクサに入力される 2つの整数を、使用するサンプルクロック信号の 周波数、得ようとするコードィネーブル信号の周波数、構成回路のビット数に応じて 適宜設定することで、コードィネーブル信号の周波数となる所定の周波数で Hi状態「 1」の選択信号が出力される。すなわち、所定周波数のコードィネーブル信号が出力 される。
[0037] また、この発明の GPS受信機は、前述のコード NCOを備え、このコード NCO力ら 出力されるコードィネーブル信号に基づいて生成される PNコードを用いて、 GPS信 号のコード位相を捕捉 ·追尾することを特徴として 、る。 [0038] この構成では、前述のコード NCOで正確にコードィネーブル信号が出力されるの で、このコードィネーブル信号に基づき、正確な PNコードが生成される。この PNコー ドを用いることにより、 GPS信号との相関処理が高精度となる。これにより、コード位相 の捕捉 '追尾が高精度に行われ、高精度な相対測位が行われる。
発明の効果
[0039] この発明によれば、入力されるサンプリングクロック信号の周波数に応じて、最適な 回路構成で、且つ容易な制御により所望周波数のコードィネーブル信号を高精度に 出力するコード NCOを小型に構成することができる。言い換えれば、サンプルクロッ ク信号の周波数に影響されることなぐ必要最小限のビット数で形成された回路構成 要素を用いて、簡素な制御フローで高精度にコードィネーブル信号を出力するコー ド NCOを構成することができる。
[0040] また、この発明によれば、前述のコード NCOを用いることにより、高精度の PNコー ドを生成して、 GPS信号の相関処理を高精度に行う GPS受信機を構成することがで きる。そして、 GPS信号が高精度の相関処理されることで、コード位相の捕捉'追尾 が確実に行われ、精度良ぐ且つ確実に相対測位を行うことができる。
図面の簡単な説明
[0041] [図 1]第 1の実施形態に係るコード NCOの構成を示すブロック図
[図 2]第 1の実施形態のコード NCOにおける状態空間とマシンステートとコードイネ一 ブル信号に対応するステートとの関係を示す状態図
[図 3]第 2の実施形態に係るコード NCOの構成を示すブロック図
[図 4]第 2の実施形態のコード NCOにおける状態空間とマシンステートとコードイネ一 ブル信号に対応するステートとの関係を示す状態図
[図 5]第 3の実施形態に係るコード NCOの構成を示すブロック図
[図 6]第 3の実施形態のコード NCOにおける状態空間とマシンステートとコードイネ一 ブル信号に対応するステートとの関係を示す状態図
[図 7]第 4の実施形態に係るコード NCOの構成を示すブロック図
[図 8]第 4の実施形態のコード NCOにおける状態空間とマシンステートとコードイネ一 ブル信号に対応するステートとの関係を示す状態図 [図 9]第 5の実施形態に係るコード NCOの構成を示すブロック図
[図 10]第 5の実施形態のコード NCOにおける状態空間とマシンステートとコードイネ 一ブル信号に対応するステートとの関係を示す状態図
[図 11]第 6の実施形態に係るコード NCOの構成を示すブロック図
[図 12]第 6の実施形態のコード NCOにおける状態空間とマシンステートとコードイネ 一ブル信号に対応するステートとの関係を示す状態図
[図 13]第 7の実施形態に係るコード NCOの構成を示すブロック図
[図 14]第 7の実施形態のコード NCOにおける状態空間とマシンステートとコードイネ 一ブル信号に対応するステートとの関係を示す状態図
[図 15]第 8の実施形態に係るコード NCOの構成を示すブロック図
[図 16]第 8の実施形態のコード NCOにおける状態空間とマシンステートとコードイネ 一ブル信号に対応するステートとの関係を示す状態図
[図 17]第 9の実施形態に係る GPS受信機の構成を示すブロック図
[図 18]従来の一般的なコード NCOの概略構成を示すブロック図
[図 19]特許文献 1に記載のコード NCOの概略構成を示すブロック図
[図 20]従来のコード NCOのマシンステートと状態空間との関係を示す状態図 符号の説明
1, 4, 102, 201 マルチプレクサ（MPX)
2, 7, 101, 202—カロ算器
3, 104, 203 ラッチ回路
5, 103 レジスタ
6—コンノ レータ
61— AND演算部
62— NOR演算部
8—インノ ータ
11 アンテナ
12— RF処理部
13— AZDコンバータ 14 フェーズローテータ
15 相関器
16— PNコード発生器
17 コード NCO
18 キャリア NCO
19—マイクロプロセッサ
発明を実施するための最良の形態
[0043] 本発明の第 1の実施形態に係るコード NCOについて図 1, 2を参照して説明する。
図 1は本実施形態に係るコード NCOの構成を示すブロック図である。
図 1に示すコード NCOは、マルチプレクサ（MPX) 1, 4と、カロ算器 2と、ラッチ回路 3 と、レジスタ 5と、コンパレータ 6とを備える。そして、マルチプレクサ 1, 4、加算器 2、ラ ツチ回路 3,レジスタ 5はビット数 L力もなるディジタル演算回路で構成されて 、る。
[0044] マルチプレクサ 1は、互いに素となる 2つ整数 N, Mが入力されるとともに、コンパレ ータ 6の出力信号である選択信号が入力される。そして、この選択信号に応じて、 2 つの整数 N, Mのいずれかを出力する。例えば、本実施形態では、選択信号が Hi状 態「 1」である場合に整数 Nを出力し、選択信号が Low状態「0」である場合に整数 M を出力する。ここで、このマルチプレクサ 1が本発明の「第 1マルチプレクサ」に相当す る。
[0045] 加算器 2は、マルチプレクサ 1から出力される整数と、レジスタからの出力値とを加 算して出力する。
ラッチ回路 3は、コード位相を制御するための位相調整値 CPA (Code Phase Adjust ment)と、ライトイネーブル信号 WEとを入力して、ライトイネーブル信号 WEによるタイ ミングで位相調整値 CPAを出力する。
[0046] マルチプレクサ 4は、加算器 2の出力値と、ラッチ回路 3からの出力値 (位相調整値 CPA)が入力されるとともに、調整タイミング信号 AD (Adjust Timing)が入力される。 そして、この調整タイミング信号 ADにより与えられるタイミングにより、加算器 2からの 出力値力ラッチ回路 3からの出力値のいずれか一方を出力する。具体的には、調整 タイミング信号 ADが入力されたタイミングで位相調整値 CPAを出力し (シフトモード） 、それ以外のタイミングでは加算器 2からの出力値を出力する（ノーマルモード)。ここ で、このマルチプレクサ 4が本発明の「第 2マルチプレクサ」に相当する。
[0047] レジスタ 5は、マルチプレクサ 4の出力値と、サンプリングクロック信号 SCLK (以下、 「クロック信号」と称す）とが入力される。そして、レジスタ 5はサンプリングクロック信号 SCLKの周波数（以下、「クロック周波数」と称す) f に応じてマルチプレクサ 4の出力 s
値をラッチして出力する。この出力値は、コンパレータ 6に入力されるとともに、加算器 2に入力される。
[0048] コンパレータ 6は、レジスタ 5の出力値を入力して、予め設定された閾値と比較して、 比較結果に応じて Hi状態「1」または Low状態「0」の 、ずれかの値の選択信号を出 力する。この閾値は、クロック周波数 fと、得ようとするコードィネーブル信号の周波数 s
f と、前記マルチプレクサ 1に入力される整数 Nと力 設定されるものであり、
0
[0049] [数 4]
S
Μ'= Ν χ
f 0
[0050] として、（M，一 N— 1)で与えられる。
[0051] そして、具体的に、図 1に示すコード NCOでは、レジスタ 5の出力値が（M，—N—1 )で設定される閾値よりも大きければコンパレータ 6からの出力信号は Hi状態「1」とな り、レジスタ 5の出力値が（M，一 N— 1)で設定される閾値以下であればコンパレータ 6からの出力信号は Low状態「0」となる。ここで、このコンパレータ 6が本発明の「選 択信号生成手段」に相当する。
[0052] このようなコード NCOでは、整数 N, M、ビット数 Lはクロック周波数 fおよび得ようと するコードィネーブル信号の周波数 f から、次式を用いて設定される。 [0053] [数 5]
Figure imgf000015_0001
[0054] 園
L = min(M,< 2L ) - ( 5 )
[0055] [数 7]
M 二 2L _ M'+N — （ 6 )
[0056] このような設定を行い、図 1に示す構成を用いることで、ノーマルモード時には、コン パレータ 6からは周波数 f に応じた周期で選択信号が Hi状態「1」となる (具体的な動
0
作については次に示す)。この結果、コンパレータ 6から出力される信号を取り出すこ とにより、所望とする周波数 f
0のコードィネーブル信号を出力することができる。また、 一方でシフトモード時にはコード位相のズレ量に応じたステート移動量の調整を行い 、位相調整を行う。
[0057] ここで、図 1に示すコード NCOで、具体的に、整数 N, M、ビット数 L、クロック周波 数 f、コードィネーブル信号の周波数 f を設定した場合の動作について説明する。例
0
えば、クロック周波数 fを 40MHzとし、周波数 f 力 ^10. 23MHzのコードイネ
s 0 一ブル 信号を生成して出力する場合について説明する。 式 (4)から、整数 Nを 1023と設定すると、整数 M'は 4000に設定される。また、式（ 5)は、 M，が 2Lを超えない最小の整数となるような Lを定義しているので、 M，力 000 であることから、 Lが 12に設定される。そして、式（6)から Mは 1119に設定される。
[0058] このような場合の状態空間とマシンステートとコードィネーブル信号に対応するステ ートとの関係を図 2に示す。
図 2は、本実施形態のコード NCOにおける状態空間とマシンステートとコードイネ 一ブル信号に対応するステートとの関係を示す状態図である。
図 2に示すように、図 1に示すコード NCOは、回路構成素子のビット数 Lが 12であ るので状態空間全体として 4096 (212)のステートを有し、クロック周波数 f力 ΟΜΗζ s であるのでマシンステートの総数力 000となる。そして、このマシンステート 4000は 状態空間のステート 0から始まる。また、コードィネーブル信号の周波数 f に対応する
0 ステート数は前記 4000のマシンステート内の 1023のステートで表される。
[0059] ここで、前述のように、コンパレータ 6は、レジスタ 5から出力される整数値が閾値 29 76 (=4000— 1023— 1)より大きければ Hi状態「1」の選択信号を出力し、閾値 297 6以下であれば Low状態「0」の選択信号を出力する。そして、本実施形態のコード N COはこの選択信号をコードィネーブル信号として出力する。このため、コードイネ一 ブル信号に対応するステートはマシンステート 4000内の閾値 2977以上（2977〜3 999)のステートで表される。すなわち、マシンステート 4000の最上位 1023ステート に対応する。
[0060] また、マルチプレクサ 1は、 Low状態「0」の選択信号が入力されると整数 N (1023) を加算器 2に出力し、 Hi状態「1」の選択信号が入力されると整数 M (1119)を加算 器 2に出力する。具体的には、マルチプレクサ 1は、加算器 2の出力をクロック周波数 でラッチした値力 Sステート番号 0〜2976を取る場合には整数 1023を出力し、加算器 2の出力をクロック周波数でラッチした値がステート番号 2977〜3999を取る場合に は整数 1119を出力する。
加算器 2は入力される 1023、 11191/、ずれかの整数をレジスタ 5の出力に加算する 。このため、マシンステートのステートは通常増加する方向で遷移する。
[0061] この動作はクロック周波数に応じて繰り返し行われ、加算器 2の出力をクロック周波 数でラッチした値がステート番号 2977〜3999を取る毎にコンパレータ 6から Hi状態 「1」の信号が出力される。
[0062] このような構成とすることで、従来技術の図 15に示したコード NCOのようにコードィ ネーブル信号を出力するステートが状態空間の中央に位置されることなぐ状態空間 内に配置されたマシンステートの端に位置されるので、入力されるクロック周波数に 応じて、所定の周波数のコードィネーブル信号を出力するステートを確実に実現する ことができる。この際、状態空間のステート数すなわち構成回路素子のビット数は、ク ロック周波数により設定されるステート数がビット数により得られるステート数を超えな いように設定されるので、最小のビット数の回路構成を必ず実現することができる。
[0063] 以上のように、本実施形態の構成のコード NCOを用いることで、クロック周波数に 応じて必要最小限のビット構成力 なる回路構成素子を用い、容易な制御で確実に 所望周波数のコードィネーブル信号を生成して出力することができる。
[0064] 次に、第 2の実施形態に係るコード NCOについて図 3, 4を参照して説明する。
図 3は本実施形態に係るコード NCOの構成を示すブロック図である。
図 3に示すように、本実施形態のコード NCOはマルチプレクサ 1に入力される整数 と、コンパレータ 6の閾値条件とが異なるものであり、他の構成は図 1に示したコード N COと同じである。ここで、このコンパレータ 6が本発明の「選択信号生成手段」に相当 する。
[0065] 本実施形態のコード NCOのマルチプレクサ 1には、整数（M，一 N)と整数（2し N) とが入力され、コンパレータ 6から Hi状態「0」の選択信号が入力されると、整数 (Μ' — Ν)を出力し、コンパレータ 6から Low状態「 1」の選択信号が入力されると整数（ 2L —N)を出力する。また、本実施形態のコンパレータ 6はレジスタ 5からの出力値が整 数 Nよりも小さい場合に Hi状態「1」を出力し、レジスタ 5からの出力値が整数 N以上 であれば Low状態「0」を出力する。
[0066] このような構成のコード NCOにおける状態空間とマシンステートとコードィネーブル 信号に対応するステートとの関係を図 4に示す。
[0067] 図 4は、本実施形態のコード NCOにおける状態空間とマシンステートとコードイネ 一ブル信号に対応するステートとの関係を示す状態図である。なお、本例でも、 Lは 1 2、サンプノレクロック周波数 f は 40MHz、コードイネ一ブル信号の周波数 f は 10. 23 s 0
MHzであり、整数 Nは 1023、整数 M'は 4000とする。
図 4に示すように、図 3に示すコード NCOは、図 1に示したコード NCOと基本回路 構成が同じであるので、 4096のステートからなる状態空間内に、ステート 0から始まる マシンステート 4000が配置される。
[0068] ここで、本実施形態の構成では、コンパレータ 6は、レジスタ 5から出力される整数 値が閾値 1023未満であれば Hi状態「1」の選択信号を出力し、閾値 1023以上であ れば Low状態「0」の選択信号を出力する。そして、コード NCOはこの選択信号をコ ードィネーブル信号として出力する。このため、コードィネーブル信号に対応するス テートはマシンステート 4000内の閾値 1023未満（0〜1022)のステートで表される。 すなわち、マシンステート 4000の最下位 1023ステートに対応する。
[0069] また、マルチプレクサ 1は Low状態「0」の信号が入力されると整数値 M，一 N ( = 29 77)を出力し、 Hi状態「1」の信号が入力されると整数値 N ( = 3072)を出力する ことから、ステートは状態空間において減少する方向に遷移する。
[0070] そして、この動作はクロック周波数に応じて繰り返し行われ、加算器 2の出力をクロッ ク周波数でラッチした値がステート 0〜1022を取る毎にコンパレータ 6から Hi状態「1 」の信号が出力される。
[0071] このような構成を用いても、前述の第 1の実施形態に示したコード NCOと同様の効 果を奏することができる。
[0072] そして、コード NCOの回路構成を、本実施形態 (第 2の実施形態）、または、第 1の 実施形態に示すようにすることで、設定条件、すなわち、入力する整数、閾値条件を 変更するのみで、ステートの遷移方向を容易に逆転させることができる。これにより、 従来のコード NCOにおけるステートの遷移方向がいずれの方向であっても、本発明 の前記 2つの実施形態の構成を用いることで、高精度のコード位相観測を容易に実 現することができる。この際、第 1の実施形態で設定する整数 (位相設定値)を Pとす ると、第 2の実施形態で設定する整数 Pは、 P =M— 1 Pで容易に設定することが
2 2 1
できる。
[0073] この結果、従来使用している GPS受信機の仕様に応じて設定条件を変化させるだ けで、高精度のコード位相観測が容易に実現されるので、従来の GPS受信機からの 改良が容易となる。
[0074] 次に、第 3の実施形態に係るコード NCOについて、図 5, 6を参照して説明する。
[0075] 図 5は本実施形態のコード NCOの構成を示すブロック図である。
図 5に示すコード NCOは、第 1の実施形態の図 1に示したコード NCOのコンパレー タ 6を AND演算部 61に置き換えたものであり、他の構成は図 1に示すコード NCOと 同じである。
AND演算部 61は、レジスタ 5の最上位ビット Lの出力と、その一つ下位のビット（L 1)の出力とを入力して、これらの AND演算結果をマルチプレクサ 1に出力する。 すなわち、 AND演算部 61は、レジスタ 5の最上位ビット Lからの入力信号とその一つ 下位のビット (L—1)力もの入力信号とがともに Hi状態「1」の場合にのみ、 Hi状態「1 」の信号をマルチプレクサ 1に出力する。また、これ以外の状態では Low状態「0」の 信号をマルチプレクサ 1に出力する。そして、本実施形態のコード NCOは AND演算 部 61から出力されるこの信号をコードィネーブル信号として出力する。ここで、この A ND演算部 61が本発明の「選択信号生成手段」に相当する。
[0076] 図 6は本実施形態のコード NCOにおける状態空間とマシンステートとコードイネ一 ブル信号に対応するステートとの関係を示す状態図である。なお、本例でも、 Lは 12 、サンプノレクロック周波数 f は 40MHz、コードイネ
s 一ブル信号の周波数 f は 10. 23
0
MHzであり、整数 Nは 1023、整数 Mは 1119とする。
図 5に示す構成では、前述のように最上位ビットとその一つ下位のビットが Hi状態 である時に Hi状態「 1」のコードィネーブル信号が出力されるので、コードィネーブル 信号を出力する状態を示すステートは、状態空間 0〜212—1 (=4095)の上位側で あるステート 2U + 21()( = 3072)〜212— 2 (=4094)に位置づけられる。そして、マシ ンステートは 212— 1— 4000 ( = 95)〜212— 2 (=4094)に位置づけられる。また、マ ルチプレクサ 1は Low状態「0」の信号が入力されると整数 1023を出力し、 Hi状態「1 」の信号が入力されると整数 1119を出力する。具体的には、マルチプレクサ 1は、加 算器 2の出力をクロック周波数でラッチした値がステート 95〜3071を取る場合には 整数 1023を出力し、加算器 2の出力をクロック周波数でラッチした値力ステート 307 2〜4094を取る場合には整数 1119を出力する。
加算器 2は入力される 1023、 11191/、ずれかの整数をレジスタ 5の出力に加算する 。このため、マシンステートのステートは通常増加する方向で遷移する。
[0077] この動作はクロック周波数に応じて繰り返し行われ、加算器 2の出力をクロック周波 数でラッチした値がステート番号 3072〜4094を取る毎に AND演算部 61から Hi状 態「1」の信号が出力される。
[0078] なお、本実施形態のコード NCOでは、前述のようにマシンステートの最下位ステー トカ 5 ( = 212— 1 4000)であるので、シフトモード時には、位相調整値 CPAに 95 を加算した整数を入力することで、コード位相が正確に補正される。すなわち、ビット 数 L、コンパレータに入力する整数 N, Mである場合に、 2L— 1 M，を位相調整値 C PAに加算することでコード位相を正確に補正することができる。
[0079] このような構成とすることで、コンパレータを用いることなぐより簡素な構造でコード NCOを最適な回路構成に実現することができる。
[0080] 次に、第 4の実施形態に係るコード NCOについて図 7, 8を参照して説明する。
[0081] 図 7は本実施形態に係るコード NCOの構成を示すブロック図である。
[0082] 本実施形態のコード NCOは、第 3の実施形態に示したコード NCOの AND演算部 61を NOR演算部 62に置き換えたものであり、他の構成は、マルチプレクサ 1に入力 される値を除き、図 5に示したコード NCOと同じである。ここで、図 7に示すマルチプ レクサ 1には、 M, Nに替わり M'— N, 2L— Nがそれぞれ入力される。
NOR演算部 62は、レジスタ 5の最上位ビット Lの出力と、その一つ下位のビット L— 1の出力とを入力して、これらの NOR演算結果をマルチプレクサ 1に出力する。すな わち、 NOR演算部 62は、レジスタ 5の最上位ビット Lからの入力信号とその一つ下位 のビット L—1からの入力信号とがともに Low状態「0」の場合にのみ、 Hi状態「1」の 信号をマルチプレクサ 1に出力する。また、これ以外の状態では Low状態「0」の信号 をマルチプレクサ 1に出力する。そして、本実施形態のコード NCOは NOR演算部 6 2から出力されるこの信号をコードィネーブル信号として出力する。ここで、この NOR 演算部 62が本発明の「選択信号生成手段」に相当する。
[0083] 図 8は本実施形態のコード NCOにおける状態空間とマシンステートとコードイネ一 ブル信号に対応するステートとの関係を示す状態図である。なお、本例でも、 Lは 12 、サンプノレクロック周波数 f は 40MHz、コードイネ一ブル信号の周波数 f は 10. 23 s 0
MHzであり、整数 Nは 1023、整数 M'は 4000とする。
図 7に示す構成では、前述のように最上位ビットとその一つ下位のビットが Low状態 「0」である時に Hi状態「1」のコードィネーブル信号が出力されるので、コードイネ一 ブル信号を出力する状態を示すステートは、状態空間 0〜212— 1 (=4095)のステ ート 1〜21Q— 1 (= 1023)に位置づけられる。そして、マシンステートは 1〜4000に位 置づけられる。また、マルチプレクサ 1は Low状態「0」の信号が入力されると整数 29 77を出力し、 Hi状態「1」の信号が入力されると整数 3072を出力する。具体的には、 マルチプレクサ 1は、加算器 2の出力をクロック周波数でラッチした値がステート 1024 〜4000を取る場合には整数 2977を出力し、加算器 2の出力をクロック周波数でラッ チした値がステート 1〜1023を取る場合には整数 3072を出力する。
カロ算器 2は入力される 2977、 3072いずれかの整数をレジスタ 5の出力に加算する 。このため、マシンステートのステートは通常減少する方向で遷移する。
[0084] この動作はクロック周波数に応じて繰り返し行われ、加算器 2の出力をクロック周波 数でラッチした値がステート番号 1〜1023を取る毎に NOR演算部 62から Hi状態「1 」の信号が出力される。
[0085] なお、本実施形態のコード NCOでは、前述のようにマシンステートの最下位ステー トが 1 ( = 21Q— 1023)であるので、シフトモード時には、位相調整値 CPAに 1を加算 した整数を入力することで、コード位相が正確に補正される。すなわち、ビット数 L、コ ンパレータに入力する整数 N, Mである場合に、 2 —Νを位相調整値 CPAに加算 することでコード位相を正確に補正することができる。
[0086] このような構成とすることで、前述の第 3の実施形態と同様に、コンパレータを用いる ことなぐより簡素な構造でコード NCOを最適な回路構成に実現することができる。
[0087] 次に、第 5の実施形態に係るコード NCOについて図 9, 10を参照して説明する。
図 9は本実施形態のコード NCOの構成を示すブロック図である。
図 9に示すコード NCOは、マルチプレクサ（MPX) 1, 4と、カロ算器 7と、ラッチ回路 3 と、レジスタ 5と、コンパレータ 6とを備える。そして、マルチプレクサ 1, 4、加算器 7、ラ ツチ回路 3,レジスタ 5はビット数 L力もなるディジタル演算回路で構成されて 、る。
[0088] マルチプレクサ 1は、互いに素となる 2つ整数 N, Mが入力されるとともに、加算器 7 力もキャリア信号が入力される。そして、このキャリア信号に応じて、 2つの整数 N, M のいずれかを出力する。例えば、本実施形態では、キャリア信号が Hi状態「1」である 場合に整数 Nを出力し、キャリア信号力 ow状態「0」である場合に整数 Mを出力す る。ここで、このマルチプレクサ 1が本発明の「第 1マルチプレクサ」に相当し、キャリア 信号が本発明の「選択信号」に相当する。
[0089] 加算器 7は、マルチプレクサ 1から出力される整数と、レジスタからの出力値とを加 算して出力する。また、加算器 7は加算結果に応じて Hi状態と Low状態との 2値から なるキャリア信号をマルチプレクサ 1に出力する。具体的には、加算器 7は、加算結果 力 Sビット数で表される状態空間の上限に達して下位側に移動すると、 Hi状態「1」のキ ャリア信号をマルチプレクサ 1に出力し、加算結果がビット数で表される状態空間の 上限に達しなければ Low状態「0」のキャリア信号をマルチプレクサ 1に出力する。言 い換えれば、加算後の整数が加算前の整数よりも小さければ Hi状態「1」のキャリア 信号を出力し、加算後の整数が加算前の整数よりも大きければ Low状態「0」のキヤリ ァ信号を出力する。
[0090] ラッチ回路 3は、コード位相を制御するための位相調整値 CPA (Code Phase Adjust ment)と、ライトイネーブル信号 WEとを入力して、ライトイネーブル信号 WEによるタイ ミングで位相調整値 CPAを出力する。
[0091] マルチプレクサ 4は、加算器 2の出力値と、ラッチ回路 3からの出力値 (位相調整値 CPA)が入力されるとともに、調整タイミング信号 AD (Adjust Timing)が入力される。 そして、この調整タイミング信号 ADにより与えられるタイミングにより、加算器 2からの 出力値力ラッチ回路 3からの出力値のいずれか一方を出力する。具体的には、調整 タイミング信号 ADが入力されたタイミングで位相調整値 CPAを出力し (シフトモード） 、それ以外のタイミングでは加算器 2からの出力値を出力する（ノーマルモード)。ここ で、このマルチプレクサ 4が本発明の「第 2マルチプレクサ」に相当する。
[0092] レジスタ 5は、マルチプレクサ 4の出力値とクロック信号とが入力される。そして、レジ スタ 5はクロック周波数 f に応じてマルチプレクサ 4の出力値をラッチして加算器 7に s 出力する。
[0093] なお、本実施形態のコード NCOについても、整数 N, M、ビット数 Lはクロック周波 数 fおよび得ようとするコードィネーブル信号の周波数 f から、前述の第 1の実施形
0
態と同様に設定される。
[0094] このような設定を行い、図 9に示す構成を用いることで、ノーマルモード時には、カロ 算器 7からは周波数 f に応じた周期でキャリア信号が Hi状態「1」となる (具体的な動
0
作については次に示す)。この結果、加算器 7から出力されるキャリア信号を取り出す ことにより、所望とする周波数 f のコードィネーブル信号を出力することができる。また
0
、一方でシフトモード時にはコード位相のズレ量に応じたステート移動量の調整を行 い、位相調整を行う。
[0095] ここで、図 9に示すコード NCOで、具体的に、整数 N, M、ビット数 L、クロック信号 の周波数 f、コードィネーブル信号の周波数 f
0を設定した場合の動作について説明 する。例えば、クロック周波数 fを 40MHzとし、周波数 f 力 10. 23MHzのコードイネ s 0
一ブル信号を生成して出力する場合について説明する。
式 (4)から、整数 Nを 1023と設定すると、整数 M'は 4000に設定される。また、式（ 5)は、 M，が 2Lを超えない最小の整数となるような Lを定義しているので、 M，力 000 であることから、 Lが 12に設定される。そして、式（6)から Mは 1119に設定される。
[0096] このような場合の状態空間とマシンステートとコードィネーブル信号に対応するステ ートとの関係を図 10に示す。
図 10は、本実施形態のコード NCOにおける状態空間とマシンステートとコードイネ 一ブル信号に対応するステートとの関係を示す状態図である。
図 10に示すように、図 9に示すコード NCOは、回路構成素子のビット数 Lが 12であ るので状態空間全体として 4096 (212)のステートを有し、クロック周波数 f力 ΟΜΗζ s であるのでマシンステートの総数力 000となる。また、コードィネーブル信号の周波 数 f に対応するステート数は前記 4000のマシンステート内の 1023のステートで表さ
0
れる。また、加算器 7がビットの最上位 (状態空間の上限)を検出することで Hi状態「1 」のキャリア信号を発してビットの最上位力も最下位に遷移するので、マシンステート 4 000の最上位は状態空間の最上位 4095に位置する。さらに、本実施形態のコード NCOはこのキャリア信号をコードィネーブル信号として出力する。このため、コードィ ネーブル信号に対応するステートはマシンステート 4000内の閾値 2977以上（2977 〜3999)のステートで表される。これは、状態空間の最上位部の 1023ステート、す なわち、 3073〜4095のステートに対応する。
[0097] また、マルチプレクサ 1は、 Low状態「0」の選択信号が入力されると整数 N (1023) を加算器 7に出力し、 Hi状態「1」の選択信号が入力されると整数 M (1119)を加算 器 7に出力し、加算器 7は入力される 1023、 1119いずれかの整数をレジスタ 5の出 力に加算する。このため、マシンステートのステートは通常増加する方向で遷移する
[0098] このような構成では、ステート 3073〜4095 (最上位)までの間における加算器 7の 出力をクロック周波数でラッチした時点で、加算器 7から Hi状態「1」のキャリア信号が 出力される。具体的には、加算器 7の加算結果がステート 3073〜4095の間に入り、 これがレジスタ 5でラッチされた時点では加算器 7からは Low状態「0」のキャリア信号 が出力されている。この時点で、加算器 7には整数 N (= 1023)が入力され、加算器 7はレジスタ 6でラッチされた整数にこの整数 N (= 1023)を加算する。この結果、カロ 算値は状態空間の上限 (4095)に達するので、加算器 7は Hi状態「1」のキャリア信 号を出力するとともに、前記レジスタ 6にラッチされた整数に対して、新たにマルチプ レクサ 1から入力された整数 M ( = 1119)を加算して出力する。これにより、マシンス テート ίま、ステート 3073〜4095の状態力らステート 96〜： L 118の状態に移動する。 そして、この後は、加算器 7の加算結果が再度ステート 3073〜4095の整数となるま で、整数 Ν ( = 1023)が加算され続ける。
[0099] この動作はクロック周波数に応じて繰り返し行われ、加算器の出力をクロック周波数 でラッチした値がステート 3073〜4095の整数値を取る毎に加算器 7から Hi状態「1 」のキャリア信号が出力される。これにより、所定周波数 f のコードィネーブル信号を
0
生成して出力することができる。
[0100] なお、本実施形態のコード NCOでは、前述のようにマシンステートの最下位ステー トが 96であるので、シフトモード時には、位相調整値 CPAに 96を加算した整数を入 力することで、コード位相が正確に補正される。 [0101] このような構成とすることで、第 1の実施形態と同様の効果を得ることができるととも に、本実施形態のコード NCOは第 1の実施形態力 コンパレータを省略したもので あるのでコード NCOを小型化することができる。
[0102] 次に、第 6の実施形態に係るコード NCOについて図 11, 12を参照して説明する。
図 11は本実施形態のコード NCOの構成を示すブロック図である。
図 11に示すコード NCOは、加算器 7のキャリア信号出力部にインバータ回路 8を 備え、マルチプレクサ 1に整数 (Μ'— Ν)と整数（2L—N)とが入力されるものであり、 他の構成は第 5の実施形態の図 9に示したコード NCOと同じである。
[0103] 本実施形態のコード NCOのマルチプレクサ 1には、整数（M，一 N)と整数（2L— N) とが入力され、インバータ 8から Hi状態「1」の選択信号が入力されると、整数 (Μ'— Ν)を出力し、インバータ 8から Low状態「0」の選択信号が入力されると整数 (2L— Ν) を出力する。
[0104] このような構成のコード NCOにおける状態空間とマシンステートとコードィネーブル 信号に対応するステートとの関係を図 12に示す。
図 12は、本実施形態のコード NCOにおける状態空間とマシンステートとコードイネ 一ブル信号に対応するステートとの関係を示す状態図である。なお、本例でも、 Lは 1 2、サンプノレクロック周波数 f は 40MHz、コードイネ一ブル信号の周波数 f は 10. 23 s 0
MHzであり、整数 Nは 1023、整数 M'は 4000とする。
[0105] 図 12に示すように、図 11に示すコード NCOを用いることで、回路構成素子のビット 数 Lが 12であるので状態空間全体として 4096 ( = 212)のステートを有し、クロック周 波数 f力 S40MHzであるのでマシンステートの総数力 S4000となる。また、コードイネ一 ブル信号の周波数 f に対応するステート数は前記 4000のマシンステート内の 1023
0
のステートで表される。
[0106] また、加算器 7がビットの最上位 (状態空間の上限)を検出することで Hi状態「1」の キャリア信号を発してビットの最上位力も最下位に遷移するので、このような動作が行 われた時には、インバータ 8からマルチプレクサ 1に Low状態「0」の選択信号が入力 される。この場合、マルチプレクサ 1は整数値 2^— N ( = 3072)を出力する。一方、加 算器 7がビットの最上位 (状態空間の上限)を検出せず Hi状態「1」のキャリア信号を 発しない、すなわち加算器 7から Low状態「0」のキャリア信号が出力される時には、 インバータ 8からマルチプレクサ 1に Hi状態「1」の選択信号が入力される。この場合 マルチプレクサ 1は整数値 M，— N ( = 2977)を出力する。これにより、レジスタ 6でラ ツチされている整数がステート 1023〜3999に存在する場合に Hi状態「1」のキャリア 信号 (Low状態「0」の選択信号）がマルチプレクサ 1に出力され、レジスタ 6でラッチ されて ヽる整数がステート 0〜1022に存在する場合に Low状態「0」のキャリア信号 ( Hi状態「 1」の選択信号）がマルチプレクサ 1に出力される。
[0107] この結果、マシンステート 4000の最下位 0は状態空間の最下位 0に位置し、コード ィネーブル信号に対応するステートはマシンステート 4000内の閾値 1023未満（0〜 1022)のステートで表される。これは、状態空間の最下位部の 1023ステート、すなわ ち、 0〜1022のステートに対応する。
[0108] また、このような動作を行うことにより、レジスタ 6でラッチされた整数がステート 1023 〜3999に存在する場合には、マシンステートのステートは減少する方向に遷移し、 レジスタ 6でラッチされた整数がステート 0〜1022に存在する場合には、ステートは 増加する方向に遷移する。そして、この動作は繰り返し行われ、加算器 7の出力をク ロック周波数でラッチした値がステート 0〜1022を取る毎に加算器 7から Low状態「0 」のキャリア信号が出力される。これにより、インバータ 8からは Hi状態「1」の選択信 号が出力されるので、この選択信号を所定周波数 f のコードィネーブル
0 信号として出 力することができる。
[0109] このような構成を用いても、前述の第 5の実施形態に示したコード NCOと同様の効 果を奏することができる。
[0110] そして、コード NCOの回路構成を、本実施形態 (第 6の実施形態）、または、第 5の 実施形態に示すようにすることで、設定条件、すなわち、入力する整数、閾値条件を 変更するのみで、ステートの移動方向を逆転させることができる。これにより、従来の コード NCOにおけるステートの移動方向がいずれの方向であっても、本発明の前記 2つの実施形態の構成を用いることで、高精度のコード位相観測を容易に且つより簡 素な構造で実現することができる。この結果、従来使用している GPS受信機の仕様 に応じて設定条件を変化させるだけで、高精度のコード位相観測が容易に実現され るので、従来の GPS受信機力もの改良が容易となる。
[0111] 次に、第 7の実施形態に係るコード NCOについて図 13, 14を参照して説明する。
図 13は本実施形態のコード NCOの構成を示すブロック図であり、図 14は図 13に 示すコード NCOの状態空間とマシンステートとコードィネーブル信号に対応するステ ートとの関係を示す状態図である。なお、本例でも、 Lは 12、サンプルクロック周波数 f は 40MHz、コードィネーブル信号の周波数 f は 10. 23MHzであり、整数 Nは 10 s 0
23、整数 M，は 4000とする。
図 13に示すように、本実施形態のコード NCOは加算器 7から出力されるキャリア信 号をレジスタ 6でラッチした後に、マルチプレクサ 1に出力する構造であり、他の構成 は第 5の実施形態に示したコード NCOと同じである。
[0112] このような構成のコード NCOでは、 Hi状態「1」のキャリア信号がマルチプレクサ 1に 出力されるタイミングが第 3の実施形態に示したコード NCOに対してサンプリングクロ ック信号 SCLKの 1タイミング分だけ遅れたものである。このため、この構成では、マ シンステートは 0〜1022、 1119〜4095 ( = 212— 1)となり、 Hi状態「1」のコードイネ 一ブル信号が出力されるタイミングでのステートは 0〜1022となる。そして、本実施形 態の構成を用いても、第 5の実施形態と同様の効果を得ることができる。
[0113] 次に、第 8の実施形態に係るコード NCOについて図 15, 16を参照して説明する。
図 15は本実施形態のコード NCOの構成を示すブロック図であり、図 16は図 15に 示すコード NCOの状態空間とマシンステートとコードィネーブル信号に対応するステ ートとの関係を示す状態図である。なお、本例でも、 Lは 12、サンプルクロック周波数 f は 40MHz、コードィネーブル信号の周波数 f は 10. 23MHzであり、整数 Nは 10 s 0
23、整数 M，は 4000とする。
図 15に示すように、本実施形態のコード NCOはインバータ 8から出力される選択 信号をレジスタ 6でラッチした後に、マルチプレクサ 1に出力する構造であり、他の構 成は第 4の実施形態に示したコード NCOと同じである。
[0114] このような構成のコード NCOでは、 Hi状態「1」の選択信号がマルチプレクサ 1に出 力されるタイミングが第 4の実施形態に示したコード NCOに対してサンプリングクロッ ク信号 SCLKの 1タイミング分だけ遅れたものである。このため、この構成では、マシ ンステートは 0〜2976、 3073〜4095 ( = 212— 1)となり、 Hi状態「1」のコードイネ一 ブル信号が出力されるタイミングでのステートは 3073〜4095 ( = 212—1)となる。そ して、本実施形態の構成を用いても、第 6の実施形態と同様の効果を得ることができ る。
[0115] 前述の各実施形態のコード NCOの具体的な説明は、サンプルクロック周波数 fを 4 s
OMHz、コードィネーブル信号の周波数 f を 10. 23MHzとした場合について示した
0
ものであるが、前述の各実施形態の構成を用いて、適宜各設定条件 (整数 N, M、ビ ット数 L)を設定することにより、所定周波数のコードィネーブル信号に対してこれより も高周波数のサンプリングクロック信号を用いるコード NCOを、それぞれに設定され た周波数条件に応じて最適な回路構成で実現することができる。
[0116] 次に、第 9の実施形態に係る GPS受信機について図 17を参照して説明する。
図 17は本実施形態に係る GPS受信機の構成を示すブロック図である。
[0117] 図 17に示すように、本実施形態の GPS受信機は、アンテナ 11と、 RF処理部 12と、 AZDコンバータ 13と、フェーズローテータ 14と、相関器 15と、 PNコード発生器 16と 、コード NC017と、キャリア NC018と、マイクロプロセッサ 19とを備える。
[0118] アンテナ 11は L1波および L2波力 なる GPS信号を受信して、 RF処理部 12に出 力する。 RF処理部 12は入力された GPS信号を中間周波数の同相信号と直交信号 とに変換して AZDコンバータ 13に出力する。また、 RF処理部 12は、入力された GP S信号力 サンプルクロック信号を検出して、これを各ブロックに出力する。 AZDコン バータ 13は、入力された同相信号と直交信号とを AZD変換してフェーズローテータ 14に出力する。
[0119] フェーズローテータ 14は、入力されたディジタル形式の同相信号と直交信号とを、 キャリア NC018から入力されるキャリア位相に基づきベースバンドの同相信号と直 交信号とに変換して相関器 15に出力する。相関器 15は GPS衛星数に応じた数の相 関処理部を備え、 PNコード発生器 16から出力される PNコードに基づいて相関処理 を行いキャリア位相誤差およびコード位相誤差を推定演算してマイクロプロセッサ 19 に出力する。マイクロプロセッサ 19は、入力されたキャリア位相誤差およびコード位 相誤差を用いてキャリア位相およびコード位相 (擬似距離)を推定演算するとともに測 位を行って、図示しない表示部等に出力する。
[0120] コード NC017は、マイクロプロセッサ 19から入力されるコード位相誤差に関する制 御信号に従うとともに、所定のループ処理により、所定周波数のコードィネーブル信 号を生成して PNコード発生器 16に出力する。 PNコード発生器 16は、コードイネ一 ブル信号に従い予め記憶された CZAコードまたは P (Y)コードを相関器 15の各相 関処理部に出力する。
[0121] キャリア NC018は、マイクロプロセッサ 19から入力されるキャリア位相誤差に関す る制御信号に基づいてキャリア位相を演算して、フェーズローテータ 14に出力する。
[0122] このような GPS受信機のコード NC017に前述の各実施形態に示したコード NCO を用いる。これにより、高精度且つ正確にコードィネーブル信号が生成されるので、 P Nコード発生器 16は高精度で且つ正確な PNコードを相関器 15に出力することがで きる。この結果、相関器 15は高精度且つ正確にコード位相およびキャリア位相を推 定演算することができ、測位精度が向上する。また、コード NCOの構成を所望の周 波数条件に応じた最小かつ最適な回路構成で実現することができるので、所望とす る条件に応じて、高精度で、且つ最適な回路構成の GPS受信機を小型に形成する ことができる。
[0123] さらには、コード NCOのステート移動方向を任意に選んで構成することができるの で、従来の GPS受信機のコード NCOのみを改変する場合にも、 GPS受信機の他部 の構成を殆ど替えることなぐキャリア位相の推定演算、コード位相の推定演算、およ び測位をより高精度に改善することができる。すなわち、従来在る資産 (実機および 設計データ)を有効に活用することができる。
[0124] なお、前述の実施形態では GPS受信機を用いた GPSシステムを例に説明を行つ た力 他の PNコードを信号に用いる全ての無線航法システム（GNSS)、例えば、 G ALILEOシステムや GLONASSシステムにも前述の構成を適用することができ、前 述の効果を奏することができる。さらには、 PNコードで変調された無線信号を受信す る、一般的な無線通信システムおよびこれに用いる無線通信機にも前述の構成を適 用でき、前述の効果を奏することができる。

Claims

請求の範囲
[1] コード位相観測に用いるコードィネーブル信号を生成するコード NCOにおいて、 互いに素となる 2つの整数が入力され、選択信号により前記 2つの整数のいずれか を出力する第 1マルチプレクサと、
該第 1マルチプレクサから出力された整数とレジスタから出力された整数とを加算し て出力する加算器と、
該加算器から出力された整数とコード位相調整値を入力して、調整信号に基づきこ れらの 、ずれかを出力する第 2マルチプレクサと、
該第 2マルチプレクサからの出力をサンプリングクロック信号に応じてラッチして出 力するレジスタと、
該レジスタ力 の出力値が予め設定した所定整数値になることを検出して前記選択 信号を出力する選択信号生成手段と、を備え、
前記選択信号を前記コードィネーブル信号とすることを特徴とするコード NCO。
[2] 前記選択信号出力手段は、前記レジスタからの出力と、前記 2つの整数から決定さ れる閾値とを比較して前記選択信号を出力するコンパレータである請求項 1に記載 のコード NCO。
[3] 前記選択信号出力手段は、前記レジスタの所定複数ビットの値を AND処理した結 果を用いて前記選択信号を出力する AND演算手段である請求項 1に記載のコード NCO。
[4] 前記選択信号出力手段は、前記レジスタの所定複数ビットの値を NOR処理した結 果を用いて前記選択信号を出力する NOR演算手段である請求項 1に記載のコード NCO。
[5] コード位相観測に用いるコードィネーブル信号を生成するコード NCOにお 、て、 互いに素となる 2つの整数が入力され、選択信号により前記 2つの整数のいずれか を出力する第 1マルチプレクサと、
該第 1マルチプレクサから出力された整数とレジスタから出力された整数とを加算し て出力するとともに、使用可能なビット領域の端部を検出して前記選択信号を出力す る加算器と、 該加算器から出力された整数とコード位相調整値を入力して、調整信号に基づきこ れらの 、ずれかを出力する第 2マルチプレクサと、
第 2マルチプレクサからの出力をサンプリングクロック信号に応じてラッチして出力 するレジスタと、を備え、
前記選択信号を前記コードィネーブル信号とすることを特徴とするコード NCO。 請求項 1〜請求項 5のいずれかに記載のコード NCOを備え、
該コード NCOから出力されるコードィネーブル信号に基づいて生成される PNコー ドを用いて、 GPS信号のコード位相を捕捉'追尾することを特徴とする GPS受信機。
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