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WO2005015386A1 - プロセッサ集積回路及びプロセッサ集積回路を用いた製品開発方法 - Google Patents

プロセッサ集積回路及びプロセッサ集積回路を用いた製品開発方法 Download PDF

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Publication number
WO2005015386A1
WO2005015386A1 PCT/JP2004/011661 JP2004011661W WO2005015386A1 WO 2005015386 A1 WO2005015386 A1 WO 2005015386A1 JP 2004011661 W JP2004011661 W JP 2004011661W WO 2005015386 A1 WO2005015386 A1 WO 2005015386A1
Authority
WO
WIPO (PCT)
Prior art keywords
unit
program
computing
computing unit
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2004/011661
Other languages
English (en)
French (fr)
Inventor
Takehisa Hirano
Katsuhiro Nakai
Tomoaki Tezuka
Kouji Mukai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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Priority to JP2005513026A priority patent/JP3887005B2/ja
Priority to US10/567,373 priority patent/US20060206689A1/en
Publication of WO2005015386A1 publication Critical patent/WO2005015386A1/ja
Anticipated expiration legal-status Critical
Priority to US12/588,673 priority patent/US20100049944A1/en
Ceased legal-status Critical Current

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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
    • G—PHYSICS
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    • G06F30/30—Circuit design
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a processor integrated circuit and a product development method equipped with the processor integrated circuit, and in particular, a processor integrated circuit over a processor operated by a program and a product development method equipped with the processor integrated circuit. It is about Background art
  • Figure 11 shows a block diagram of an audio product.
  • the audio product is an audio processor LSI 900 that performs data compression processing and a control microcomputer that controls a single processor LSI 900. 01, a CD controller 902 for reading data from a CD, and a recording medium 903 for storing compressed data.
  • the CD controller 1902 reads the music data from the CD and outputs an audio signal S 6202 to the processor LS 1900 together with the timing signal S 6201.
  • Processor LSI 900 is a digital signal processor (hereinafter referred to as DSP) to be described later, compresses audio data signal S 6202 and records it on a recording medium 903.
  • DSP digital signal processor
  • FIG. 12 is a diagram showing an internal configuration of a conventional processor integrated circuit 900.
  • the low speed computing unit 910 is capable of operation up to 50 MHz
  • the high speed computing unit 920 is capable of 100 MHz operation.
  • the high-speed calculator 920 enables 100 MHz operation by increasing the number of pipeline processing stages from the low-speed calculator 910, and the programs of the low-speed calculator 910 and the high-speed calculator 920 are not compatible with each other. .
  • the low speed computing unit 910 is connected to the program memory 911 and the data memory 912, and performs compression recording processing by a dedicated program stored in the program memory 911.
  • the processing result is stored in the data memory 912.
  • the arithmetic unit 910, the program memory 911 and the data memory 912 are combined to form a low speed DSP 919.
  • the low-speed DS P 919 and the processor LSI 900 external are all connected via the DMA controller 915.
  • the DMA controller 915 arbitrates the internal bus access request from the control microcomputer 901, etc., the write request of audio data from the CD controller 902 by the timing signal S 6201, and the data read request from the recording medium 903 Perform DMA (Direct Memory Access) via 910.
  • the high-speed DSP 929 is composed of a high-speed processor 920, a program memory 921 and a data memory 922, and is connected to an external LSI via a DMA controller 925.
  • the DMA controller 925 also arbitrates access requests from outside the same LSI as the DMA controller 915.
  • FIG. 13 is a DMA timing diagram of a conventional low speed DSP 919 and a DMA timing diagram of a conventional high speed DSP 929.
  • the low-speed DSP 919 outputs the DMA read signal S 9100 at one clock after the DMA request, while the high-speed DSP 929 outputs the DMA read signal S at three clocks after the DMA request.
  • Output 9200 That is, the latency of the low-speed DS 919 DMA is 1 clock, and the high-speed DS 909 is 3 clocks.
  • the DMA controller 915 for low-speed DSP fetches the data on the next clock after the DMA request is issued, while the DMA controller for high-speed DSP-the 925 at the third clock after the DMA request is issued. Operates to capture data.
  • the processor LSI 900 configured in this way is used to switch between two different DSPs according to the content of the target processing.
  • the noise frequency of 50 MHz is required for single-speed recording processing.
  • perform compression recording processing using a low-speed DSP 919 For example, it is assumed that the noise frequency of 50 MHz is required for single-speed recording processing.
  • perform compression recording processing using a low-speed DSP 919 For example, it is assumed that the noise frequency of 50 MHz is required for single-speed recording processing.
  • perform compression recording processing using a low-speed DSP 919 For example, it is assumed that the noise frequency of 50 MHz is required for single-speed recording processing.
  • a clock frequency of 100 MHz is required.
  • the low speed DSP 919 can not operate at 100 MHz. Therefore, compression recording processing is performed by the high speed DSP 929, the output selector 990 is switched, and the output of the high speed DSP 929 is recorded in the recording medium 903.
  • the present invention solves the above-mentioned conventional problems, and provides a processor integrated circuit capable of ensuring program compatibility and speeding up without increasing the size of hardware and software, designing man-hours, and power consumption.
  • the purpose is to Disclosure of the invention
  • a processor integrated circuit is a computing unit group including two or more types of computing units, and a program for operating the computing units.
  • a second storage unit that is a memory area used by the computing unit in the arithmetic processing, a single computing unit that performs arithmetic processing of the computing unit group, and A first connection switching unit for connecting to the first storage unit; a second connection switching unit for connecting one computing unit that performs arithmetic processing of the computing unit group to the second storage unit;
  • the first and second storage units are shared to perform arithmetic processing by an arithmetic unit that constitutes the arithmetic unit group.
  • a processor integrated circuit capable of reducing memory, achieving both compatibility of programs and speeding-up, without increasing circuit size and power consumption, and achieving both program compatibility and high speed. Can be reduced.
  • a processor integrated circuit according to claim 2 of the present invention is the processor integrated circuit according to claim 1, wherein the operation unit group operates an operation unit operated with a program having a history of use. It is included.
  • a processor integrated circuit according to claim 3 of the present invention is the processor integrated circuit according to claim 2, wherein the operation unit group operates with a program having a track record of use. It includes a computing unit with higher processing power. According to the present invention, the processor can be speeded up.
  • a processor integrated circuit according to claim 4 of the present invention is the processor integrated circuit according to claim 3, wherein the computing unit operated by the program having a track record in use has the processing capability. It consumes less power than a tall computing unit. According to the present invention, it is possible to use a processor with low power consumption.
  • a processor integrated circuit has a computing unit group including two or more types of computing units, and a plurality of memory areas, and at least one of the plurality of memory areas.
  • a second storage unit storing one or more programs for operating the computing unit, and a plurality of memory areas used by the at least one computing unit to perform arithmetic processing
  • a first connection switching unit for connecting a storage unit, an arithmetic unit performing arithmetic processing of the arithmetic unit group, and a memory area of the first storage unit storing a program used by the arithmetic unit
  • a second connection switching unit respectively connecting the memory area of the second storage unit, and an arithmetic unit performing arithmetic processing of the arithmetic unit group, and a plurality of the arithmetic units are used.
  • the first and second connection switching units control the connection between each computing unit and each memory area of the first and second storage units, thereby performing parallel arithmetic processing by each computing unit as the first and second connection switching units.
  • the second storage unit is shared.
  • the present invention it is possible to provide a processor integrated circuit capable of reducing memory, achieving both compatibility of program and speeding-up, without increasing circuit size and power consumption, and achieving both program compatibility and speeding up.
  • a processor integrated circuit capable of reducing memory, achieving both compatibility of program and speeding-up, without increasing circuit size and power consumption, and achieving both program compatibility and speeding up.
  • parallel arithmetic processing by the arithmetic unit of the above it is possible to provide a higher performance processor integrated circuit without increasing the circuit scale.
  • a processor integrated circuit according to claim 6 of the present invention is the processor integrated circuit according to claim 5, wherein the first storage unit is a parallel arithmetic processing by a plurality of the operators.
  • the first connection switching unit is configured to store a plurality of programs executed by each computing unit at the same time, and each memory of each computing unit and the first storage unit. By controlling the connection with the area, each arithmetic unit performing parallel arithmetic processing is connected with each memory area in which the plurality of programs are stored.
  • a processor integrated circuit is characterized by: In the processor integrated circuit according to item 5, each arithmetic unit performing the parallel arithmetic processing starts input / output of data with the same control signal, and a ratio of processing units of the input / output data is The program period of each operation unit is used as a ratio to synchronize each operation unit.
  • the processor integrated circuit according to claim 8 of the present invention arbitrates access to each processor with n (n is a natural number of 2 or more) processors having different DMA (Direct Memory Access) latency,
  • n is a natural number of 2 or more processors having different DMA (Direct Memory Access) latency
  • the clock frequency ratio of each processor is made the ratio of (DMA latency of each processor + 1) to perform arithmetic processing
  • the arithmetic unit receives the first DMA request signal, it then invalidates (DMA latency 1) / 2 DMA request signals.
  • each DMA arbitration circuit can be made identical, and only one type of control circuit around the processor can be provided, thereby reducing the number of hardware design steps.
  • a product development method is a product development method performed using a processor integrated circuit having an arithmetic operation group consisting of two or more types of arithmetic operation units.
  • First product development using the k-th arithmetic unit which is an arithmetic unit that operates with a predetermined program stored in the first storage unit that stores a program for operating the arithmetic unit.
  • a program corresponding to the kth computing unit stored in the first storage unit the computing unit having a processing capability higher than that of the kth computing unit in the computing unit group.
  • the second storage unit which is a used memory area, and the second storage unit
  • the second connecting step of connecting with the X computing unit and the X-th computing unit are executed to execute the program, and the performance is improved compared with the product developed in the first product development step, or 1 Different functions from products developed in the product development process And a second product development step of developing a product to be possessed.
  • the product developed in the second product development process can be developed without requiring a dedicated processor integrated circuit, and the increase in circuit scale can be further suppressed, and in the first product development process
  • the process of changing from the program for the arithmetic unit used for the product to be developed to the program for the arithmetic unit used for the product to be developed in the second product development process may be performed simultaneously with the mass production process of the product developed in the first product development process. It is possible to hide the time required for changing the product developed in the second product development process to the program for the computing device.
  • a product development method is the product development method performed using a processor integrated circuit having an arithmetic unit group including two or more types of arithmetic units.
  • the first product development which develops a product using the k-th arithmetic unit which is an arithmetic unit which operates with the predetermined program stored in the first storage unit, which stores the program for operating the arithmetic unit.
  • the second memory unit which is the memory area used Executing the program using the second connection step of connecting to the X operation unit, the power reduction step of reducing the power supply voltage of the processor integrated circuit, and the X operation unit; It has the third product development process for developing a product with the same performance or function as the product developed in the development process and with reduced power consumption.
  • a product development method is a product development method performed using a processor integrated circuit having an arithmetic unit group including two or more types of arithmetic units.
  • the kth operation that is an operation unit that operates with a predetermined program stored in the first storage unit that stores a program for operating the operation unit.
  • a first product development step of developing a product using a scanner a program corresponding to the kth computing element stored in the first storage unit; at least the kth computing element and the kth computing element
  • the program is executed using two or more computing units including the connection step, and the k-th computing unit and the X-th computing unit, and the performance is improved compared to the product developed in the first product development process. Or a function different from the product developed in the first product development process It is obtained by a fourth product development process to develop a product having.
  • the product developed in the fourth product development process can be developed without requiring a dedicated processor integrated circuit, and the increase in circuit scale can be further suppressed, and in the first product development process
  • the process of changing from the program for the computing unit used for the developed product to the program for the computing unit used for the product developed in the fourth product development process may be performed simultaneously with the mass production process for the product developed in the first product development process. It has the effect of being able to conceal the time required for changing to the program for the computing unit.
  • a product development method is the product development method performed using a processor integrated circuit having an arithmetic unit group including two or more types of arithmetic units.
  • the first product development which develops a product using the k-th arithmetic unit which is an arithmetic unit which operates with the predetermined program stored in the first storage unit, which stores the program for operating the arithmetic unit.
  • a second storage unit which is a memory area used in The second connecting step of connecting to the Xth computing unit and the program executed using the Xth computing unit, and the performance is improved compared to the product developed in the first product development step, or Different from the product developed in the first product development process
  • the product developed in the fourth product development process can be developed without requiring a dedicated processor integrated circuit, and the increase in circuit scale can be further suppressed, and in the second product development process
  • the process of changing from the program for the computing unit used for the developed product to the program for the computing unit used for the product developed in the fourth product development process may be performed simultaneously with the mass production process for the product developed in the second product development process. It has the effect of being able to conceal the time required for changing to the program for the computing unit.
  • FIG. 1 is a block diagram of a processor integrated circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram of a processor integrated circuit according to Embodiment 2 of the present invention.
  • FIG. 3 is a block diagram of a processor integrated circuit including peripheral circuits of low speed D SP and high speed D SP shown in FIG. 2;
  • FIG. 4 is an operation timing diagram of low speed D SP and high speed D SP according to a second embodiment of the present invention.
  • FIG. 5 is a diagram of the processor integrated circuit shown in FIG. 3 provided with a dividing circuit.
  • FIG. 6 is a DMA timing chart of low speed D SP and high speed D SP according to a second embodiment of the present invention.
  • FIG. 7 is a block diagram of a low speed DSP and a high speed DSP DM according to a second embodiment of the present invention.
  • FIG. 8 is a block diagram of the low speed DSP and high speed DSP in the processor integrated circuit of FIG. The figure which shows the example provided 2 each.
  • FIG. 9 is an audio product development flow diagram according to Embodiment 3 of the present invention.
  • FIG. 10 is a diagram showing an operation mode in each product of DSP in the third embodiment of the present invention.
  • Fig. 11 shows the configuration of the audio product.
  • FIG. 12 is a block diagram of a conventional processor integrated circuit.
  • Figure 13 is a DMA timing diagram of the conventional low speed DSP and high speed DSP.
  • FIG. 1 is a diagram showing an internal configuration of a processor integrated circuit 100 according to a first embodiment of the present invention.
  • the processor integrated circuit 100 includes a low speed computing unit 110 capable of operation up to 50 MHz, which is a computing unit group, and a high speed computing unit 120 capable of operating up to 100 MHz, a low speed computing unit 110 or a high speed computing unit
  • a program memory 131 which is a first storage unit for storing a program for operating the 120, and a data memory, which is a memory area used by the low-speed calculator 110 or the high-speed calculator 120 during arithmetic processing.
  • a low speed computing unit 110 which is a first connection switching section for connecting the low speed computing unit 110 which performs computing processing or the slow speed computing unit 120, and the program memory;
  • the low speed operator 110 is a second connection switching unit that connects the data processing unit 110 or the high speed operation unit 120 to the data memory 132.
  • DSP Digital signal Processor
  • DMA controller 115 for low-speed DSP, which is a DMA arbitration circuit that performs DMA (Direct Memory Access), and when high-speed calculator 120 is used as high-speed DSP 129. It consists of a DMA controller 125 for high-speed DSP, which is a DMA arbitration circuit that performs DMA.
  • the low-speed DSP 119 includes a low-speed calculator 110 and a first memory unit, a program memory.
  • the high speed D SP 129 is composed of a high speed computing unit 120, a program memory 131 which is a first storage unit, and a second storage unit. It consists of a certain schedule memory 132.
  • the processor integrated circuit 100 according to the first embodiment is a computing unit having a low-speed computing unit 110 that is a computing unit that operates with a program that has been used, and a computing unit having a processing capability higher than that of the low-speed computing unit 110 It is assumed that the low speed computing unit 110 consumes less power than the high speed computing unit 120.
  • the processor integrated circuit shares the program memory 131 and the data memory 132 with the arithmetic processing by the low-speed calculator 110 and the high-speed calculator 120 having different processing power and power consumption. It is done.
  • the low-speed operator 110 is connected to the program memory 131 and the data memory 132 by the operator selectors 141 and 142, and compression recording is performed by the dedicated program stored in the program memory 131.
  • the processing result is stored in the data memory 132.
  • the dedicated memory stored in the program memory 131 is connected to the program memory 131 and data memory 132 by the high-speed operator 120 force operator selectors 141 and 142.
  • the program performs compression recording processing, and the processing result is stored in the data memory 132.
  • the computing unit selector 141 which is the first connection switching unit switches the connection destination of the program memory 131 to the low-speed computing unit 110 or the high-speed computing unit 120 according to the program stored in the program memory 131.
  • the computing unit selector 142 which is the second connection switching unit switches the connection destination of the data memory 132 to the low speed computing unit 110 or the high speed computing unit 120 operated by the program stored in the program memory 131.
  • the low speed DSP 119 and the high speed DSP 129 are different from the conventional DSPs 919 and 929 in that the memory and computing unit are separated from the conventional DSPs 919 and 929 in FIG.
  • DMA controller 115 controls my An internal bus access request from a controller (not shown), an audio data write request from a CD controller (not shown) by the timing signal S1201 and a request from a recording medium (not shown) Arbitrate read request S 1 3 0 0 and perform DMA via low-speed calculator 1 1 0.
  • the high-speed D SP 1 2 9 is similarly connected to the L S I outside through the DMA controller 1 2 5.
  • the DMA controller 125 also arbitrates access requests from the same LSI as the DMA controller 115.
  • the processor integrated circuit according to the first embodiment of the present invention as described above shares the program memory 1 31 and data memory 1 32 with the arithmetic processing by the low-speed operator 1 1 0 and the high-speed operator 1 2 0.
  • low-speed DSP 1 1 9 When used as low-speed DSP 1 9 9, store the low-speed calculator 1 1 0 program in program memory 1 3 1 and set the calculator selector 1 4 1 and 1 2 2 to the low-speed calculator
  • the same operation as the operation unit can be performed in the same program as a program that has been used, and when it is used as a high-speed DSP 1 2 9 that has higher processing capacity than a low-speed DSP 1 1 9
  • the high-speed operation can be performed by storing the program of the high-speed calculator in program memory 1 31 and switching the calculator selectors 1 4 1 and 1 2 2 to the high-speed calculator side.
  • Can be halved Circuit scale power consumption without increasing the can you to provide a processor integrated circuit which can achieve both compatibility security and speed of the program.
  • n is 2 or more
  • the present invention is also effective when using a group of arithmetic units).
  • n computing units may be used as computing units of the same type.
  • a program for a low speed computing unit Although a certain program was used, it is not limited to this, and a new program may be used as a program for low-speed arithmetic units.
  • FIG. 2 is a diagram showing an internal configuration of a processor integrated circuit 200 according to a second embodiment of the present invention.
  • the first storage unit of the processor integrated circuit according to the second embodiment includes program memories 1311, 1312, 1313 and 1314 which are four memory areas.
  • the program memory 131 which is the first storage unit is divided into four modules.
  • the second storage unit includes data memories 1321, 1322, 1323, and 1324 which are four memory areas, and the data memory 132 which is the second storage unit in the first embodiment includes four data memories 132. It is divided into modules.
  • Arithmetic unit selectors 1411, 1412, 1413, and 1414 which are the first connection switching units, each module so that the connection with the arithmetic unit that performs arithmetic processing can be switched for each of the four modules of the divided program memory. It is provided individually for each, and corresponds to the operation unit selector 141 which is the first connection switching unit in the first embodiment. Similarly, the second selector unit 1421, 1422, 1423, 1424 also switches the connection with the arithmetic unit that performs arithmetic processing to each of the four modules in the memory. It is provided individually for each module, and corresponds to the operation unit selector 142 which is the second connection switching unit in the first embodiment.
  • the same operation as that of the first embodiment can be performed by switching all of the program memories 1311, 1312, 1313, 1314 or the data memories 1321, 1322, 1323, 1324 in conjunction with each other. Furthermore, by connecting the program memory 1311, 1312 and the data memory 1321, 1322 to the low speed computing unit 110, and connecting the program memory 1313, 1314, data memory 1323, 1324 to the high speed computing unit 120, a low speed DSP 219 It can perform parallel arithmetic processing as two processors of and high-speed DSP 229. For example, the compressed recording program described in the background art is divided into two programs of “audio compression processing” and “recording determination processing”, and the audio compression program is changed for the high-speed calculator 120.
  • each program downloads the program of “recording judgment process” to the program memory 1311, 1312 corresponding to the low speed DSP 219, and the program memory of “voice compression process” corresponds to the high speed DSP 229. Down separately.
  • the program of “recording judgment processing” and “voice compression processing” are downloaded together in program memory 1311, 1312, 1313.
  • the program selectors 1411, 141 2, 1413, 1414 are used to connect each program memory storing the program of "recording judgment processing” with the low speed computing unit 110, and the program of "audio compression processing” is stored.
  • Each program memory may be connected to the high speed computing unit 120. This will allow you to download the program once.
  • the program memories 1311 and 1312 store a program of “recording determination processing” by digital watermark detection.
  • the low-speed DSP 119 uses the data memory 1321 and 1322 in accordance with the program of "recording judgment processing” to detect "may I record” information embedded in the input audio data as a digital watermark. Do.
  • the program memory 1313, 1314 stores a program of "audio compression processing".
  • the high-speed DSP 229 compresses the input audio data using the data memory 1323, 1324 according to the "audio compression processing" program.
  • the high-speed DSP 229 reads out the information detected by the low-speed DSP 219 and records the data compressed by the compression program on a recording medium (not shown) if it can be recorded.
  • parallel processing of low-speed DSP 2 19 operating at 50 MHz and high-speed D SP 229 operating at 100 MHz provides a processing capacity equivalent to 150 MHz and triples the recording function. It can correspond to.
  • FIG. 3 is a diagram showing a processor integrated circuit 300 including low speed DSP 219 and high speed DSP 229 peripheral circuits in FIG. 2, and the same reference numerals are used for the same components as in FIG. 1 and FIG. Use, I omit the explanation.
  • the processor integrated circuit 300 is provided with clock gates 365, 366, 367 and 368, and the DMA controller for low speed DSP is set by the clock ON / OFF control circuit 361 from the control microcomputer (not shown). 1 15, low speed DSP 219, DMA controller for high speed DSP 125, high speed DSP
  • the clock of the high speed DSP 229 and the high speed DSP DMA controller 125 is stopped.
  • the clocks of the low speed D SP 219 and the low speed D SP DMA controller 115 are stopped.
  • the power consumption does not increase when operating the conventional program using the low-speed computing unit 110.
  • all the clocks are turned on.
  • the power supply may be cut off instead of stopping the clock. It goes without saying that the same effect can be obtained by adopting the same configuration also in the processor integrated circuit of FIGS. 1 and 10.
  • the timing signal gates 375 and 376 are the start control circuit.
  • the DMA controller 115 for low-speed DSP and the DMA controller 125 for high-speed DSP are used as audio signals at both edges of the timing signal S 1201 which is the same control signal controlled by the setting signal gates 375 and 376. Takes data signal S 1202 and performs DMA write access to data memory in DSP.
  • the recording function is "audio compression processing” and digital watermark It is divided into “recording judgment processing” by detection, and the input audio data fetched into the data memory is parallel-computed at low speed D SP 219 and high speed D SP 229.
  • the low-speed DSP 219 has a frame period of 4 samples, detects digital watermark information contained in audio data for each frame, and outputs the detected information to the data memory 1321.
  • the high-speed DSP 229 sets the frame period to 8 samples and compresses the audio data on the data memory every frame.
  • the processor integrated circuit according to the second embodiment can set the ratio of program cycles of high speed DSP and low speed DSP by setting the ratio of processing units of low speed DSP 219 and high speed DSP to “1 to 2” samples. Synchronize each DSP as “1 to 2”.
  • FIG. 4 is a timing diagram showing a synchronous relationship between low speed DSP 219 and high speed DSP 229 in a processor integrated circuit according to Embodiment 2 of the present invention.
  • the control microcomputer (not shown) confirms that both DSPs are ready to start operation, and releases the timing signal gates 375 and 376 using the start control circuit 370 at time Tal.
  • the low speed DSP 219 and the high speed D SP 229 start to load the audio signal S 1202 into the data memory by the DMA controller from time T a 1 by the same control signal.
  • the low-speed DSP 219 starts detection processing of digital watermark information contained in frame 0, and starts updating old record judgment information on the data memory 1321 from time Tb2, information at time Tc1. Complete the D 1 update. Thereafter, the low speed D SP 219 repeats the above operation in four sample cycles.
  • the high speed D SP 229 reads out the recording determination information D 1 detected by the low speed D SP 219. If the recording judgment information D1 is recordable, the high speed DSP 2 29 starts compression processing of the audio data of frame A, and the processing is completed by time Td l. After that, the high-speed DSP 229 repeats the above operation in an 8-sample cycle.
  • the recording judgment information outputted by the low speed DSP 219 is a period during the updating, and the information is not decided.
  • the frame start (time Tc 1 and Td 1) of high-speed DSP 229 is synchronized with the frame start of low-speed DSP 219. 229 does not read the data being updated at the beginning of each frame (time Tc l, Td 1).
  • the two processor sets are synchronized by setting the ratio of the processing period of the low-speed DSP and the high-speed DSP to “1 to 2” samples, which is the ratio of the program cycles of the two DSPs.
  • the processing unit for each DSP is “1 to 2”, the present invention is not limited thereto. “1 to N” samples are used as the program cycle ratio of each DSP. The present invention is effective even when used.
  • FIG. 5 is a diagram of the processor integrated circuit described in FIG. 3 provided with a divide-by-two circuit 501.
  • the divide-by-two circuit 501 supplies a clock S 2801 of 1 ⁇ 2 frequency of the input clock S 1802 to the low speed DSP DMA controller 115, the low speed DSP 219, and the high speed DSP DMA controller 125.
  • the high speed DSP 229 is supplied with the clock S 1802 before division.
  • the ratio “1: 2” of the clock supplied to the high speed DSP DMA controller 125 and the clock frequency supplied to the high speed DSP 229 is different from that of the conventional processor integrated circuit 900.
  • FIG. 6 is a timing diagram showing DMA accesses of low-speed DSP 219 and high-speed DSP 229
  • FIG. 7 is a pipeline operation of low-speed DSP 219 and high-speed DSP 229 when DMA requests are continuous. Is a timing diagram showing
  • the low-speed DSP 219 and high-speed DSP 229 have different internal pipeline stages, as described in Figure 13, so the DMA latency of the low-speed DSP 219 is 1 clock, and the DMA latency of the high-speed DSP 229 is 3 clocks. is there.
  • Second The DMA of the low speed DSP 219 shown in FIG. 6 is the same as the DMA of the low speed DSP shown in FIG.
  • the DMA of the high-speed DSP 229 shown in FIG. 6 has a DMA request signal S 1250 for high-speed DSP of 2 clock widths of the clock S 1802 of the high-speed DSP 229. It is different.
  • the DMA controller 125 outputs a DMA request signal from the DMA controller 125 for the high-speed DSP 229.
  • the high-speed arithmetic unit 120 starts accepting DMA at the rising edge of the DMA request signal and accepts DMA every other clock. It is different. Then, data is read from the data memory in D SP three clocks after DMA is received.
  • the clock frequency ratio of low-speed DSP and high-speed DSP is fixed at 1: 2, and the DMA controller of high-speed DSP is driven by clock S2801 with 1 Z 2 frequency of clock S 180 2
  • the timing for reading data is the same time Tr as for the low speed DSP 219 and the high speed DSP 229.
  • the DMA controller 115 and the DMA controller 125 can be made completely common circuits by making the DMA request acceptance of the high-speed DSP 229 effective every one clock.
  • the DSP clock frequency ratio is set to “1: 2” for low-speed and high-speed DSPs whose DMA latency is “1 clock: 3 clocks”, when expansion is generally performed,
  • the clock frequency ratio between the first processor and the second processor is “DMA latency of the first processor + 1: DMA latency of the second processor + 1”, and the arithmetic unit performing the arithmetic processing performs DMA reception “( It is good to ignore "(DMA latency-1)-2" out of DMA latency + 1) Z2.
  • the processor integrated circuit according to the second embodiment of the present invention as described above includes: program memories 1311, 1312, 1313 and 1314, which are a plurality of memory areas; and data memories 1321, 13.22 and 1323, which are a plurality of memory areas. , 1324 and a selector that switches the connection with each memory area to a low-speed computing element or high-speed computing element Can reduce the memory by half, and can provide a processor integrated circuit that can achieve both program compatibility and high speed without increasing circuit size and power consumption. By combining this with low-speed and high-speed operators, parallel processing can be performed as a low-speed DSP and a high-speed DSP, and further, the processor integrated circuit can be speeded up.
  • the low-speed DSP has a 4-sample cycle
  • the high-speed DSP has an 8-sample cycle
  • the frame start of the high-speed DSP and the frame start of the low-speed DSP are synchronized, eliminating the need for handshaking between the low-speed processor and the high-speed processor. it can.
  • the clock frequency ratio between the high-speed DSP DMA controller 125 and the high-speed DSP 229 is “1: 2”
  • the low-speed DSP 229 and the high-speed DSP 219 have the same data read timing
  • the high-speed DSP 229 Since the DMA request acceptance of the above is made effective every one clock, the DMA controller 115 and the DMA controller 125 can be made to be a completely common circuit, and it is possible to prevent an increase in the number of designing steps of the DMA controller.
  • n arithmetic operation unit groups different from each other is used, and n arithmetic operation unit groups may be the same arithmetic operation unit.
  • a total of four low-speed operators and two high-speed operators 120A and 120B, and two low-speed operators, L channel and R channel, respectively.
  • the four DSPs of low-speed DSP 219 A and 219 B and high-speed DSP 229 A and 229 B can perform four parallel arithmetic processing.
  • processing of 300 MHz equivalent without additional memory You can gain the ability and get 6x speed.
  • FIG. 9 is a development flow diagram of a new audio product using processor integrated circuit 500 of Embodiment 2 of the present invention.
  • an existing processor integrated circuit 800 with only a low-speed DSP operating on a program with a proven performance is designed with a 0.1 micron pitch process.
  • the processor integrated circuit 500 is the processor integrated circuit described in the second embodiment, and is designed with a 0.1 micron pitch process.
  • the arithmetic unit group of processor integrated circuit 500 is a low-speed arithmetic unit 1 1 which is a k-th arithmetic unit operated by a program for operating processor integrated circuit 800. It is assumed that it is composed of a high-speed computing element 1 20 which is an X-th computing element having a processing capability higher than that of the 0-th and k-th computing elements.
  • the existing audio product 10 using processor integrated circuit 800 is a portable model that performs single-speed audio recording using program P10 for low-speed DSP.
  • the configuration of the existing product 10 is that in which the conventional processor LSI 900 of the product shown in FIG. 11 is a processor integrated circuit 800, and the present embodiment 3 relates to this.
  • the product will be the product based on the development of four new products described later.
  • Figure 10 shows the mode of use of low-speed DSP 2 1 9 and high-speed DSP 2 2 9 for each of the new products 1, 2, 3 and 4 in the flow chart of Fig. 9, supply voltage, operating frequency It is the figure which put together. This will be described below with reference to FIGS. 9 and 10.
  • the first new product 11 which is a product developed in the first product development process, is a second generation portable model capable of recording at 1 ⁇ speed, and instead of the processor integrated circuit 800 in the existing product, It is a product whose cost has been reduced by replacing the processor integrated circuit 500.
  • the program memory 1 3 1 1, 1 3 1 2, 1 3 1 3 1, which is the first storage unit having a plurality of memory areas described in FIG.
  • Data of the second storage unit having a plurality of memory areas is connected to the low speed computing unit 110 by switching all of the 314 in the first switching unit, that is, the computing unit selectors 1411, 1412, 1 413, and 1414.
  • the second new product12 a product developed in the second product development process, is a stationary model that can record at double speed (flow 0).
  • the low speed DSP program P10 stored in the program memory 1311, 1312, 1313, 1314 of the processor integrated circuit in the first new product 11 It is assumed that a program P12 for high-speed DSP for operating the computing unit 120 is used.
  • the first connection step all of the program memories 1311, 1312, 1313 and 1314 which are the first storage units in FIG. 2 are processed by the operation unit selectors 1411, 1412 and 1413 which are the first switching units. , 1414 are connected to the high speed computing unit 120, and in the second connection step, the data memory 1321, 1 which is the second storage unit in FIG.
  • All of 322, 1323 and 1324 are a second switching unit, an arithmetic unit selector 1
  • the process of changing the program P10 for low-speed DSP into the program P12 for high-speed DSP is the first This process can be performed simultaneously with the mass production process of new products11, and can hide the time required for program change. Also, newly
  • the third new product13 a product developed in the third product development process, is a third-generation, low-power-consumption portable model that can record at 1x speed (flow 1).
  • the third new product 13 is the same as the second new product as a professional. Further, the program memory 1311, 1312, 1313, 1314, and the data memory 1321, 1322, 1323, 1324 in FIG. The high-speed computing unit 120 is connected in the same manner as the second new product.
  • the power consumption of LSI is proportional to the clock frequency and proportional to the square of the supply voltage. Also, if the power supply voltage is lowered, the wiring delay inside the LSI will increase and the normal LSI will not operate, but it can be operated if the clock frequency is lowered. Therefore, in the power reduction process, the power supply voltage is lowered by setting the clock frequency supplied to the high-speed D SP 329 used for the third new product 13 to 1 Z 2 of the processor integrated circuit in the second new product 12 Can.
  • the clock frequency of the DSP is the same as that of the first new product 11, but by changing the voltage of LS 1200 to 1.5 to 1.2 V, the power consumption is 36% higher than that of the first new product 11. It is lowered. Also, the same high-speed DSP program P12 as the second new product 12 can be used, and there is no need to change the program.
  • the fourth new product 14 that is a product developed in the fourth product development process is a stationary model that can record at triple speed (flow 2).
  • the high speed DSP program P 12 stored in the program memories 1311, 1312, 1313 and 1314 of the processor integrated circuit in the second new product is converted into the low speed calculator 110 and the high speed calculator Let 120 be a program for dual DSP P14 to execute parallel arithmetic processing.
  • dual DSP program P 14 is a program modified from low-speed DSP program P 10 as described in FIG. 2, and the processing performed by low-speed DSP program P 10 is Suppose that the program is divided into two programs, “compression processing” and “recording judgment processing”.
  • the third connection step as shown in FIG.
  • connection between the program memories 131 1 and 1312 and the low speed computing unit 110 and the connection between the program memories 1313 and 1314 and the high speed computing unit 120 are calculated.
  • the processor P 12 for high-speed DSP can be converted to the program P 14 for dual DSP
  • the changing process can be performed simultaneously with the mass production process of the second new product, and the time required for program change can be hidden. Also, there is no need to develop L S I for the fourth new product 14.
  • the second new product 12 to the fourth new product 14 have been described as an example, as indicated in claims 12.
  • the first new product 11 to the fourth new product 14 may be developed immediately. That is, when developing the first new product to the fourth new product, the low-speed DSP program P stored in the program memory in the program change step which is the second program change step in the third embodiment. 10 is changed to program P 14 for dual DSP, and each operation is performed in the first connection step and the second connection step which are the third connection step and the fourth connection step in the third embodiment.
  • Device and program memory and data memory should be connected to execute the dual DSP program P14.
  • the processor P 10 for low-speed DSP can be used as the program P 1 4 for dual DSP. Can be performed at the same time as the mass production process of the first new product, and the time required for program change can be concealed. It goes without saying that the third new product 13 to the fourth new product 14 can be developed using the same program as the second new product 12. As a result, by using the same processor integrated circuit 500 for both the third new product 13 and the fourth new product 14, the processor P 12 for high-speed DSP can be converted to the program P 14 for dual DSP. The changing process can be performed simultaneously with the mass production process of the third new product 13. Can hide the time required for the change.
  • the dual DSP program P14 used for the fourth new product is a program changed from the low speed DSP program P10
  • the high speed DSP program P12 It may be a modified program.
  • the processor integrated circuit described in the third embodiment of the present invention as described above does not require a dedicated LSI in the first, second, third and fourth product developments, and consumes less power with the same LSI. Or we can advance the development of high-performance products.
  • the example of product development using the processor integrated circuit configured by the low speed and high speed operation unit group shown in FIG. 2 has been described.
  • a processor integrated circuit composed of n (n is a natural number of 2 or more) arithmetic operation unit groups may be used.
  • the fourth new product can be a deferred model that can record at 6 ⁇ speed.
  • the present invention is not limited to this.
  • product development is performed based on the first new product. Also good.
  • the second new product 13 in the third embodiment 13 and the fourth new product 14 are increasing the recording speed by high performance, adding sound quality correction and sound field processing, It is also possible to improve the function or change the function, such as changing to playback. Industrial applicability
  • the processor integrated circuit according to the present invention is a processor configured on one chip LSI and is useful for improving audio product performance while maintaining program compatibility. It can also be applied to video processing applications.

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Abstract

　この発明に係るプロセッサ集積回路は、２種類以上の演算器群である低速、及び高速の演算器（１１０）、（１２０）と、演算器を動作させるためのプログラムを格納する第１の記憶部であるプログラムメモリ（１３１）と、演算器が演算処理の際に使用するメモリ領域であるデータメモリ（第２の記憶部）（１３２）と、演算処理を行う演算器と第１、及び第２の記憶部とを接続する第１、及び第２の接続切替部であるセレクタ（１４１）、（１４２）とを備え、プログラムメモリ（１３１）とデータメモリ（１３２）とを、低速演算器（１１０）または高速演算器（１２０）に接続する。このような構成では、プロセッサ集積回路の回路規模や消費電力の増加なく、プログラムの互換性の確保と高速化とを両立することができる。

Description

プロセッサ集積回路及びプロセッサ集積回路を用いた製品開発方法
技術分野
本発明は、 プロセッサ集積回路、 及びプロセッサ集積回路を搭載した製品開発 方法に関するものであり、 特に、 プログラムにより動作するプロセッサを甩いた プロセッサ集積回路、 及びプロセ明ッサ集積回路を搭載した製品開発方法に関する ものである。 細 背景技術
近年、 マルチメディアが一般家庭に普及し始め、 画像 ·音声処理を行うプロセ ッサの高速化要求が高まっている。 プロセッサの高速化を図るため、 一般にパイ プライン数を増やしてプロセッサ動作クロック周波数を上げる技術が用いられる。 ところが、 プロセッサ動作クロック周波数を上げる際に、 パイプラインを増や す等、 プロセッサのハ一ドウエアに変更を加えると、 これまでのプログラムが正 しく動作しなくなる。 このため、 従来のプロセッサシステムとしては、 特開 2 0 0 0 - 2 9 6 9 6号公報 （第 1 3頁、 図 1 0、 図 1 1、 図 1 2 ) に示すように、 パイプライン数が異なるプロセッサ向けに開発されたプログラムを、 より段数の 多いパイプライン処理で実行できるようにするために、 ハードウェア N O P (Non Operat ion) を揷入するものがあった。 あるいは、 特開 2 0 0 2 — 3 2 2 1 8号 公報 （第 6頁、 図 1、 図 2、 図 3 ) に示すように、 異なるアーキテクチャのプロ セッサを複数用いて、 プログラムの互換性の確保と高速化との両立を図るものが めった。
第 1 1図は、 オーディオ製品の構成図を示すものである。
まず第 1 1図を用いて、 C D上の音楽データを圧縮し、 記録メディアに圧縮記 録する録音動作について説明する。
図において、 オーディオ製品はデータの圧縮処理を行うオーディオプロセッサ L S I 9 0 0と、 ォ一ディォプロセッサ L S I 9 0 0を制御する制御マイコン 9 01と、 CDからデータの読み取り動作を行う CDコントローラ 902と、 圧縮 データを格納する記録メディア 903とから構成される。
CDコント口一ラ 902は CDから音楽デ一夕を読み取り、 タイミング信号 S 6201とともに、 オーディオデ一夕信号 S 6202をプロセッサ LS 1900 に出力する。
プロセッサ LS I 900は、 後述するデジタルシグナルプロセッサ （以下、 D SPとする） で、 オーディオデータ信号 S 6202を圧縮し、 記録メディア 90 3に記録する。
第 12図は、 従来のプロセッサ集積回路 900の内部構成を示す図である。 第 12図において、 低速演算器 910は 50 MH zまでの動作が可能なもので あり、 高速演算器 920は 100MHz動作を可能にしたものである。 高速演算 器 920は、 低速演算器 910からパイプライン処理段数を増やすことで、 10 0MHz動作を可能にしたものであり、 低速演算器 910と高速演算器 920と でプログラムの互換はないものである。
低速演算器 910は、 プログラムメモリ 911とデータメモリ 912とに接続 され、 プログラムメモリ 911に格納された専用プログラムによって圧縮記録処 理を行う。 処理結果は、 データメモリ 912に格納される。 このように、 演算器 910とプログラムメモリ 911とデ一タメモリ 912とを合わせて、 低速 DS P 919とする。
低速 DS P 919とプロセッサ LS I 900外部とは、 全て DMAコントロー ラ 915を介して接続される。 DMAコントローラ 915は、 制御マイコン 90 1等からの内部バスアクセス要求、 タイミング信号 S 6201による CDコント ローラ 902からのオーディオデータの書き込み要求、 記録メディア 903から のデータ読み出し要求 S 6300を調停し低速演算器 910を介して DMA (Direct Memory Access) を行つ。
高速 DSP 929も同様に、 高速演算器 920とプログラムメモリ 921とデ 一夕メモリ 922とで構成され、 DMAコントローラ 925を介して LS I外部 と接続される。 また、 DMAコントローラ 925も、 DMAコントローラ 915 と同じ LS I外部からのアクセス要求を調停する。 第 13図は、 従来の低速 D SP 919の DMAタイミング図、 及び従来の高速 DSP 929の DMAタイミング図である。
第 13図に示すように、 低速 DSP 919は DMAリクエストの後 1クロック で、 DMAリード信号 S 9100を出力するのに対し、 高速 DSP 929は、 D MAリクエストの後 3クロックで、 DMAリード信号 S 9200を出力する。 す なわち、 低速 DS P 919の DMAのレイテンシは 1クロック、 高速 D S P 92 9は、 3クロックである。
したがって、 低速 DSP用 DMAコントローラ 915は、 DMAリクエスト発 行後、 次のクロックでデ一夕を取り込むのに対し、 高速 DSP用 DM Aコント口 —ラ 925は、 DMAリクエスト発行後、 3クロック目でデータを取り込むよう に動作する。
このように構成されたプロセッサ LS I 900を用いて、 目的とする処理の内 容に応じて 2つの異なる DS Pを切り替えて使用する。
例えば、 1倍速録音処理には、 ク口ック周波数は 50 MH zが必要であるとす る。 1倍速録音を行う場合、 低速 DSP 919を用いて圧縮記録処理を行う。 と ころが、 2倍速録音を行う場合、 クロック周波数は 100MHzが必要になる。 しかし、 低速 DSP919では、 100 MHzでの動作はできない。 このため、 高速 DSP 929で圧縮記録処理を行い、 出力セレクタ 990を切り替え、 高速 DSP 929の出力を記録メディァ 903に記録する。
しかしながら、 プロセッサ集積回路におけるプログラムの互換性と高速化とを 両立させる場合、 前記特開 2000— 29696号公報に示すような八一ドゥエ ァ NOPを挿入するの構成では、 ハードウェアによる NOP命令 （遅延用命令） が追加されることでロジック回路やプログラムステップ数が増し、 消費電力が増 加するという課題を有していた。
また、 前記特開 2002— 32218号公報に示すような複数のプロセッサを 用いる構成あるいは、 第 12図に記載の従来の構成では、 複数のプロセッサを用 いるので、 回路規模、 特にメモリ量が増加するという課題を有していた。 また、 2つ以上の異なるアーキテクチャのプロセッサを使用するため、 プロセッサ周辺 の制御回路が少なくとも 2種類必要となりハードウェアの設計工数、 特に D M A コントローラの設計工数が増加するという課題も有していた。
本発明は、 前記従来の課題を解決するもので、 ハードウェア、 ソフトウェアの 規模、 設計工数や、 消費電力を増加させることなく、 プログラムの互換性の確保 と高速化を両立できるプロセッサ集積回路を提供することを目的とする。 発明の開示
前記従来の課題を解決するために、 本発明の請求の範囲第 1項に係るプロセッ サ集積回路は、 2種類以上の演算器からなる演算器群と、 前記演算器を動作させ るためのプログラムを格納する第 1の記憶部と、 前記演算器が演算処理の際に使 用するメモリ領域である第 2の記憶部と、 前記演算器群のうちの演算処理を行う 1つの演算器と前記第 1の記憶部とを接続する第 1の接続切替部と、 前記演算器 群のうちの演算処理を行う 1つの演算器と前記第 2の記憶部とを接続する第 2の 接続切替部とを備え、 前記演算器群を構成する演算器による演算処理を、 前記第 1及び第 2の記憶部を共用して行うものである。
本発明によれば、 メモリを削減することができ、 回路規模、 消費電力の増加無 く、 プログラムの互換性の確保と高速化とを両立できるプロセッサ集積回路を提 供することができ、 また、 コストを削減することができる効果がある。
また、 本発明の請求の範囲第 2項に係るプロセッサ集積回路は、 請求の範囲第 1項に記載のプロセッサ集積回路において、 前記演算器群は、 使用実績のあるプ ログラムで動作する演算器を含むものである。
本発明によれば、 プログラムの互換性を確保することができるプロセッサ集積 回路を提供することができる効果がある。
また、 本発明の請求の範囲第 3項に係るプロセッサ集積回路は、 請求の範囲第 2項に記載のプロセッサ集積回路において、 前記演算器群は、 前記使用実績のあ るプログラムで動作する演算器より処理能力の高い演算器を含むものである。 本発明によれば、 プロセッサの高速化を図ることができる効果がある。
また、 本発明の請求の範囲第 4項に係るプロセッサ集積回路は、 請求の範囲第 3項に記載のプロセッサ集積回路において、 前記使用実績のあるプログラムで動 作する演算器は、 前記処理能力の高い演算器より消費電力が小さいものである。 本発明によれば、 消費電力の小さいプロセッサを使用することができる効果が ある。
また、 本発明の請求の範囲第 5項に係るプロセッサ集積回路は、 2種類以上の 演算器からなる演算器群と、 複数のメモリ領域を有し、 該複数のメモリ領域に少 なくとも 1つの前記演算器を動作させるための 1つまたは 2つ以上のプログラム を格納する第 1の記憶部と、 少なくとも 1つの前記演算器が演算処理を行う際に 使用する複数のメモリ領域を有する第 2の記憶部と、 前記演算器群のうちの演算 処理を行う演算器と、 当該演算器が使用するプログラムが格納された前記第 1の 記憶部のメモリ領域とをそれぞれ接続する第 1の接続切替部と、 前記演算器群の うちの演算処理を行う演算器と、 前記第 2の記憶部のメモリ領域とをそれぞれ接 続する第 2の接続切替部とを備え、 複数の前記演算器を用いて並列演算処理を行 う際には、 前記第 1及び第 2の接続切替部が、 各演算器と前記第 1及び第 2の記 憶部の各メモリ領域との接続を制御することにより、 各演算器による並列演算処 理を前記第 1及び第 2の記憶部を共用して行うものである。
本発明によれば、 メモリを削減することができ、 回路規模、. 消費電力の増加無 く、 プログラムの互換性の確保と高速化とを両立できるプロセッサ集積回路を提 供することができるとともに、 複数の演算器による並列演算処理を行なう場合、 回路規模の増加なく、 さらに高性能のプロセッサ集積回路を提供することができ る効果がある。
また、 本発明の請求の範囲第 6項に係るプロセッサ集積回路は、 請求の範囲第 5項に記載のプロセッサ集積回路において、 前記第 1の記憶部は、 複数の前記演 算器による並列演算処理を行う際、 各演算器がそれぞれ実行する複数個のプログ ラムを同時に格納し、 前記並列演算処理実行時に、 前記第 1の接続切替部が、 各 演算器と前記第 1の記憶部の各メモリ領域との接続を制御することにより、 並列 演算処理を行う各演算器と前記複数個のプログラムが格納された各メモリ領域と を接続するものである。
本発明によれば、 プログラムのダウン口一ドの手順を 1回で済ますことができ る効果がある。
また、 本発明の請求の範囲第 7項に係るプロセッサ集積回路は、 請求の範囲第 5項に記載のプロセッサ集積回路において、前記並列演算処理を行う各演算器は、 同一の制御信号でデ一夕の入出力を開始させるものであり、 該入出力データの処 理単位の比を、 前記各演算器のプログラム周期の比として使用し、 各演算器の同 期をとるものである。
本発明によれば、 各プロセッサ間のハンドシェーク処理を不要にでき、 プログ ラム設計工数を削減できる効果がある。
また、本発明の請求の範囲第 8項に係るプロセッサ集積回路は、 DMA (Direct Memory Access) のレイテンシが異なる n ( nは 2以上の自然数） 個のプロセッサ と、 各プロセッサに対するアクセスを調停し、 演算器を介して DMAを行う n個 の DM A調停回路とを備えたプロセッサ集積回路において、 前記各プロセッサの クロック周波数比を、 （各プロセッサの DMAレイテンシ + 1 ) の比とし、 演算 処理を行う演算器は、それぞれ 1回目の D M Aリクエスト信号を受け付けたとき、 その後、 （DMAのレイテンシー 1 ) / 2回の DMAリクエスト信号を無効とす るものである。
本発明によれば、 各 DMA調停回路を同一のものとすることができ、 プロセッ サ周辺の制御回路が 1種類でよく、 ハードウエア設計工数を削減できる効果があ る。
また、 本発明の請求の範囲第 9項に係る製品開発方法は、 2種類以上の演算器 力、らなる演算器群を有するプロセッサ集積回路を用いて行う製品開発方法におい て、 前記演算器群のうちの、 演算器を動作させるためのプログラムを格納する第 1の記憶部に格納された所定のプログラムで動作する演算器である第 kの演算器 を用いて製品を開発する第 1製品開発工程と、 前記第 1の記憶部に格納された第 kの演算器に対応するプログラムを、 前記演算器群のうち、 前記第 kの演算器よ り処理能力の高い演算器である第 Xの演算器を動作させるプログラムに変更する プログラム変更工程と、 前記第 Xの演算器と前記第 1の記憶部とを接続する第 1 の接続工程と、 前記第 kの演算器が演算処理の際に使用したメモリ領域である第 2の記憶部と前記第 Xの演算器とを接続する第 2の接続工程と、 第 Xの演算器を 用いて前記プログラムを実行させ、 前記第 1製品開発工程で開発した製品より性 能の向上した、 あるいは、 前記第 1製品開発工程で開発した製品と異なる機能を 有する製品を開発する第 2製品開発工程とを備えたものである。
本発明によれば、 第 2製品開発工程で開発する製品を、 専用のプロセッサ集積 回路を要することなく、 さらに回路規模の増加を抑えて開発することができ、 ま た、 第 1製品開発工程で開発する製品に用いる演算器用プログラムから、 第 2製 品開発工程で開発する製品に用いる演算器用プログラムに変更する工程を該第 1 製品開発工程で開発した製品の量産ィ匕工程と同時に行うことができ、 該第 2製品 開発工程で開発する製品の演算器用プログラムへの変更に要する期間を隠蔽する ことができる効果がある。
また、 本発明の請求の範囲第 1 0項に係る製品開発方法は、 2種類以上の演算 器からなる演算器群を有するプロセッサ集積回路を用いて行う製品開発方法にお いて、 前記演算器群のうちの、 演算器を動作させるためのプログラムを格納する 第 1の記憶部に格納された所定のプログラムで動作する演算器である第 kの演算 器を用いて製品を開発する第 1製品開発工程と、 前記第 1の記憶部に格納された 第 kの演算器に対応するプログラムを、 前記演算器群のうち、 前記第 kの演算器 より処理能力の高い演算器である第 Xの演算器を動作させるプログラムに変更す るプログラム変更工程と、 前記第 Xの演算器と前記第 1の記憶部とを接続する第 1の接続工程と、 前記第 kの演算器が演算処理の際に使用したメモリ領域である 第 2の記憶部と前記第 Xの演算器とを接続する第 2の接続工程と、 プロセッサ集 積回路の電源電圧を下げる電力削減工程と、 前記第 Xの演算器を用いて、 前記プ ログラムを実行させ、 前記第 1製品開発工程で開発した製品と同一の性能又は機 能を有し、 かつ消費電力を削減した製品を開発する第 3製品開発工程とを備えた ものである。
本発明によれば、 第 3製品開発工程で開発する低消費電力の製品を、 専用のプ 口セッサ集積回路、 及び第 Xの演算器用のプログラムからのプログラム変更を要 することなく、さらに回路規模の増加を抑えて開発することができる効果がある。 また、 本発明の請求の範囲第 1 1項に係る製品開発方法は、 2種類以上の演算 器からなる演算器群を有するプロセッサ集積回路を用いて行う製品開発方法にお いて、 前記演算器群のうちの、 演算器を動作させるためのプログラムを格納する 第 1の記憶部に格納された所定のプログラムで動作する演算器である第 kの演算 器を用いて製品を開発する第 1製品開発工程と、 前記第 1の記憶部に格納された 第 kの演算器に対応するプログラムを、 少なくとも前記第 kの演算器及び前記第 kの演算器より処理能力の高い演算器である第 Xの演算器を含む 2つ以上の演算 器を並列演算処理させるプログラムに変更するプログラム変更工程と、 前記 2つ 以上の演算器と前記第 1の記憶部とを接続する第 1の接続工程と、 前記第 kの演 算器が演算処理の際に使用したメモリ領域である第 2の記憶部と前記 2つ以上の 演算器とを接続する第 2の接続工程と、 前記第 kの演算器及び第 Xの演算器を含 む 2つ以上の演算器を用いて、 前記プログラムを実行させ、 前記第 1製品開発ェ 程で開発した製品より性能の向上した、 あるいは前記第 1製品開発工程で開発し た製品とは異なる機能を有する製品を開発する第 4製品開発工程とを備えたもの である。
本発明によれば、 第 4製品開発工程で開発する製品を、 専用のプロセッサ集積 回路を要することなく、 さらに回路規模の増加を抑えて開発することができ、 ま た、 第 1製品開発工程で開発した製品に用いる演算器用プログラムから、 第 4製 品開発工程で開発する製品に用いる演算器用プログラムに変更する工程を、 該第 1製品開発工程で開発した製品の量産化工程と同時に行うことができ、 該演算器 用プログラムへの変更に要する期間を隠蔽することができる効果がある。
また、 本発明の請求の範囲第 1 2項に係る製品開発方法は、 2種類以上の演算 器からなる演算器群を有するプロセッサ集積回路を用いて行う製品開発方法にお いて、 前記演算器群のうちの、 演算器を動作させるためのプログラムを格納する 第 1の記憶部に格納された所定のプログラムで動作する演算器である第 kの演算 器を用いて製品を開発する第 1製品開発工程と、 前記第 1の記憶部に格納された 第 kの演算器に対応するプログラムを、 前記演算器群のうち、 前記第 kの演算器 より処理能力の高い演算器である第 Xの演算器を動作させるプログラムに変更す る第 1のプログラム変更工程と、 前記第 Xの演算器と前記第 1の記憶部とを接続 する第 1の接続工程と、 前記第 kの演算器が演算処理の際に使用したメモリ領域 である第 2の記憶部と前記第 Xの演算器とを接続する第 2の接続工程と、 第 Xの 演算器を用いて前記プログラムを実行させ、 前記第 1製品開発工程で開発した製 品より性能の向上した、 あるいは、 前記第 1製品開発工程で開発した製品と異な る機能を有する製品を開発する第 2製品開発工程と、 前記第 1の記憶部に格納さ れた第 Xの演算器に対応するプログラムを、 少なくとも前記第 kの演算器及び第 Xの演算器を含む 2つ以上の演算器を並列演算処理させるプログラムに変更する 第 2のプログラム変更工程と、 前記 2つ以上の演算器と前記第 1の記憶部とを接 続する第 3の接続工程と、 前記 2つ以上の演算器と前記第 2の記憶部とを接続す る第 4の接続工程と、 前記第 kの演算器及び第 の演算器を含む 2つ以上の演算 器を用いて、 前記プログラムを実行させ、 前記第 2製品開発工程で開発した製品 より性能の向上した、 あるいは前記第 2製品開発工程で開発した製品とは異なる 機能を有する製品を開発する第 4製品開発工程とを備えたものである。
本発明によれば、 第 4製品開発工程で開発する製品を、 専用のプロセッサ集積 回路を要することなく、 さらに回路規模の増加を抑えて開発することができ、 ま た、 第 2製品開発工程で開発した製品に用いる演算器用プログラムから、 第 4製 品開発工程で開発する製品に用いる演算器用プログラムに変更する工程を、 該第 2製品開発工程で開発した製品の量産化工程と同時に行うことができ、 該演算器 用プログラムへの変更に要する期間を隠蔽することができる効果がある。 図面の簡単な説明
第 1図は、 本発明の実施の形態 1に係るプロセッサ集積回路の構成図。
第 2図は、 本発明の実施の形態 2に係るプロセッサ集積回路の構成図。
第 3図は、 第 2図に示す低速 D S P及び高速 D S Pの周辺回路を含むプロセッ サ集積回路の構成図。
第 4図は、 本発明の実施の形態 2における、 低速 D S Pと高速 D S Pの動作夕 イミング図。
第 5図は、 第 3図に示すプロセッサ集積回路に分周回路を備えた図。
第 6図は、 本発明の実施の形態 2における、 低速 D S P及び高速 D S Pの DM Aタイミング図。
第 7図は、 本発明の実施の形態 2における、 低速 D S P及び高速 D S Pの DM 第 8図は、 第 2図のプロセッサ集積回路において低速 D S P及び高速 D S Pを それぞれ 2つずつ備えた例を示す図。
第 9図は、 本発明の実施の形態 3における、 オーディオ製品開発フロー図。 第 10図は、 本発明の実施の形態 3における、 DSPの各製品における動作モ ードを示す図。
第 11図は、 オーディオ製品の構成図。
第 12図は、 従来のプロセッサ集積回路の構成図。
第 13図は、 従来の低速 DSP及び高速 DSPの DMAタイミング図。 発明を実施するための最良の形態
以下本発明の実施の形態について、 図面を参照しながら説明する。
(実施の形態 1 )
第 1図は、 本発明の実施の形態 1におけるプロセッサ集積回路 100の内部構 成を示す図である。
図において、 プロセッサ集積回路 100は、 演算器群である 50 MHzまでの 動作が可能な低速演算器 110及び 100 MH zまでの動作が可能な高速演算器 120と、 低速演算器 110または高速演算器 120を動作させるためのプログ ラムを格納する第 1の記憶部であるプログラムメモリ 131と、 低速演算器 11 0または高速演算器 120が演算処理の際に使用するメモリ領域であるデータメ モリ （第 2の記憶部） 132と、 演算処理を行う低速演算器 110または髙速演 算器 120とプログラムメモリとを接続する第 1の接続切替部である演算器セレ クタ 141と、 演算処理を行う低速演算器 110または高速演算器 120とデー 夕メモリ 132とを接続する第 2の接続切替部である演算器セレクタ 142と、 低速演算器 110を低速 DSP (Digital signal Processor) 119として用い たとき、該低速 DSPに対するアクセスを調停し、 DMA (Direct Memory Access) を行う DMA調停回路である低速 DSP用 DMAコントローラ 115と、 高速演 算器 120を高速 DSP 129として用いたとき、 該高速 DSPに対するァクセ スを調停し、 DMAを行う DMA調停回路である高速 DSP用 DMAコントロー ラ 125とから構成される。
低速 DS P 119は、 低速演算器 110と、 第 1の記憶部であるプログラムメ モリ 131と、 第 2の記憶部であるデータメモリ 132とから構成され、 高速 D SP 129は、 高速演算器 120と、 第 1の記憶部であるプログラムメモリ 13 1と、 第 2の記憶部であるデ一夕メモリ 132とから構成される。 本実施の形態 1に係るプロセッサ集積回路 100は、 演算器群を、 使用実績のあるプログラム で動作する演算器である低速演算器 110と、 該低速演算器 110より処理能力 の高い演算器である高速演算器 120とからなるものとし、低速演算器 110は、 高速演算器 120より消費電力が小さいものとする。
このように、 本発明の実施の形態 1に係るプロセッサ集積回路は処理能力及び 消費電力の異なる低速演算器 110及び高速演算器 120による演算処理を、 プ ログラムメモリ 131、 及びデータメモリ 132を共用して行うものである。 低速 DSP 119として使用するとき、 低速演算器 110が、 演算器セレクタ 141、 142により、 プログラムメモリ 131とデータメモリ 132とに接続 され、 プログラムメモリ 131に格納された専用プログラムによって圧縮記録処 理を行い、 処理結果は、 デ一夕メモリ 132に格納される。 また、 高速 DSP 1 29として使用するときも同様に、高速演算器 120力 演算器セレクタ 141、 142により、 プログラムメモリ 131とデ一夕メモリ 132とに接続され、 プ ログラムメモリ 131に格納された専用プログラムによって圧縮記録処理を行い、 処理結果は、 データメモリ 132に格納される。
また、 第 1の接続切替部である演算器セレクタ 141は、 プログラムメモリ 1 31の接続先を、 プログラムメモリ 131に格納したプログラムに対応して、 低 速演算器 110あるいは高速演算器 120に切り替える。 また、 第 2の接続切替 部である演算器セレクタ 142は、 データメモリ 132の接続先を、 プログラム メモリ 131に格納されたプログラムで動作する低速演算器 110あるいは高速 演算器 120に切り替える。
すなわち、 低速 D S P 119と高速 D SP 129は、 第 12図における従来の DSP 919、 929からメモリと演算器を切離し、 メモリ部を共用した点で、 従来の DSP919、 929と異なっている。
また、 低速 DSP 119とプロセッサ集積回路 100外部とは、 全て DMAコ ントロ一ラ 115を介して接続される。 DMAコントローラ 115は、 制御マイ コン （図示せず） からの内部バスアクセス要求、 タイミング信号 S 1 2 0 1によ る C Dコントローラ （図示せず） からのオーディオデータの書き込み要求、 記録 メディア （図示せず） からのデ一夕読み出し要求 S 1 3 0 0を調停し、 低速演算 器 1 1 0を介して DMAを行う。
高速 D S P 1 2 9も同様に、 DMAコントローラ 1 2 5を介して L S I外部と 接続される。 また、 DMAコントローラ 1 2 5も、 DMAコント口一ラ 1 1 5と 同じ L S I外部からのアクセス要求を調停する。
以上のような本発明の実施の形態 1に係るプロセッサ集積回路は、 低速演算器 1 1 0及び高速演算器 1 2 0による演算処理をプログラムメモリ 1 3 1及びデー 夕メモリ 1 3 2を共用して行う構成とし、 低速 D S P 1 1 9として使用するとき は、 プログラムメモリ 1 3 1に低速演算器 1 1 0のプログラムを格納し、 演算器 セレクタ 1 4 1、 1 4 2を低速演算器側に切り替えることで、 使用実績のあるプ ログラムと全く同じプログラムにて該演算器と同一の動作をさせることができ、 また、 低速 D S P 1 1 9より処理能力の高い高速 D S P 1 2 9として使用すると きは、 プログラムメモリ 1 3 1に高速演算器のプログラムを格納し、 演算器セレ クタ 1 4 1、 1 4 2を高速演算器側に切り替えることで、 高速の動作をさせるこ とができるので、 メモリを半減することができ、 回路規模、消費電力の増加無く、 プログラムの互換性の確保と高速化とを両立できるプロセッサ集積回路を提供す ることができる。
また、 昨今の AV機器では M P E Gなどデータ圧縮技術が多用され、 大規模な メモリが搭載されているため、 コストの大部分はランダムロジックではなくメモ リが占めているが、 この構成により、 コストの大部分を占めているデータメモリ とプログラムメモリが削減でき、 低コストのプロセッサ集積回路を実現すること ができる。
なお、 本発明の実施の形態 1に係るプロセッサ集積回路において、 低速および 高速の 2種類の演算器群を用いたがこれに限ることはなく、 少なくとも 1つがァ ーキテクチヤの異なる n (nは 2以上の自然数） 個の演算器群を用いても本発明 は有効である。 また、 n個の演算器を同じ種類の演算器群としても良い。
また、 実施の形態 1において、 低速演算器用のプログラムとして、 使用実績の あるプログラムを用いたが、 これに限るものではなく、 新たなプログラムを低速 演算器用 プログラムとして用いても良い。
(実施の形態 2)
第 2図は、 本発明の実施の形態 2におけるプロセッサ集積回路 200の内部構 成を示す図である。
第 1図と同じ動作をする構成要素については同じ符号を用い、説明を省略する。 第 2図において、本実施の形態 2に係るプロセッサ集積回路の第 1の記憶部は、 4つのメモリ領域であるプログラムメモリ 1311、 1312、 1313、 13 14を有しており、 実施の形態 1における第 1の記憶部であるプログラムメモリ 131を、 4つのモジュールに分割したものである。 また、 第 2の記憶部は、 4 つのメモリ領域であるデ一タメモリ 1321、 1322、 1323、 1324を 有しており、 実施の形態 1における第 2の記憶部であるデータメモリ 132を、 4つのモジュールに分割したものである。
第 1の接続切替部である演算器セレクタ 1411、 1412、 1413、 14 14は、 演算処理を行う演算器との接続を前記分割したプログラムメモリの 4つ の各モジュール毎に切り替えられるように各モジュール毎に個別に設けたもので、 実施の形態 1における第 1の接続切替部である演算器セレクタ 141に対応する ものである。 第 2の接続切替部である演算器セレクタ 1421、 1422、 14 23、 1424も、 同様に、 演算処理を行う演算器との接続をデ一夕メモリの 4 つの各モジュール毎に切り替えられるように各モジュール毎に個別に設けたもの で、 実施の形態 1における第 2の接続切替部である演算器セレクタ 142に対応 する。
かかる構成によれば、 プログラムメモリ 1311、 1312、 1313、 13 14あるいは、 データメモリ 1321、 1322、 1323、 1324の全てを 連動して切り替えることで、実施の形態 1と同様の動作が可能であるが、さらに、 プログラムメモリ 1311、 1312とデータメモリ 1321、 1322とを低 速演算器 110に接続し、 プログラムメモリ 1313、 1314、 データメモリ 1323、 1324を高速演算器 120に接続することで、 低速 D S P 219と 高速 DSP 229との 2つのプロセッサとして、 並列演算処理ができる。 例えば、 背景技術で説明した圧縮記録プログラムを 「音声圧縮処理」 と 「記録 判断処理」 の 2つのプログラムに分割し、 音声圧縮プログラムは、 高速演算器 1 20用に変更する。 このとき、 各プログラムは 「記録判断処理」 のプログラムが 低速 DSP 219に相当するプログラムメモリ 1311、 1312にダウンロー ドされ、 「音声圧縮処理」 のプログラムが高速 D SP 229に相当するプログラ ムメモリ 1313、 1314に個別にダウン口一ドされる。 なお、 個別にダウン ロードする代わりに、例えば、 プログラムメモリ 1311、 1312、 1313、 1314に 「記録判断処理」 及び 「音声圧縮処理」 のプログラムを同時にまとめ てダウンロードし、 並列演算処理の実行時に、 演算器セレクタ 1411、 141 2、 1413、 1414を用いて、 「記録判断処理」 のプログラムが格納された 各プログラムメモリと低速演算器 110とを接続し、 「音声圧縮処理」 のプログ ラムが格納された各プログラムメモリと高速演算器 120とを接続するようにし てもよい。 これにより、 プログラムのダウンロードの手順を 1度に済ますことが できる。
このように、 プログラムメモリ 1311、 1312には、 電子透かし検出によ る 「記録判断処理」 のプログラムを格納する。 低速 DSP 119は、 「記録判断 処理」 のプログラムに従い、 データメモリ 1321、 1322を用いて、 入力さ れたオーディオデータに電子透かしとして埋め込まれた「記録しても良いか否か」 の情報検出を行う。
そして、 プログラムメモリ 1313、 1314には、 「音声圧縮処理」 のプロ グラムを格納する。 高速 D S P 229は、 「音声圧縮処理」 のプログラムにした がい、 データメモリ 1323、 1324を用いて、 入力されたオーディオデータ の圧縮を行う。 高速 DSP 229は、 低速 DSP 219で検出した情報を読み出 し、 記録してもよければ圧縮プログラムによって圧縮されたデータを記録メディ ァ （図示せず） へ記録する。 このように、 50 MH zで動作する低速 D SP 2 19と 100 MH zで動作する高速 D SP 229とを並列演算処理することで、 150 MHz相当の処理能力が得られ、 録音機能が 3倍速まで対応できる。
次に、 第 3図を用いて本実施の形態 2における 2つの D S Pの周辺回路につい て説明する。 第 3図は、 第 2図における低速 D S P 219、 及び高速 D SP 229の周辺回 路を含むプロセッサ集積回路 300を示す図であり、 第 1図、 第 2図と同じ構成 要素については同じ符号を用い、 説明を省略する。
図において、 プロセッサ集積回路 300には、 クロックゲート 365、 366、 367、 368が備えられ、 それぞれ制御マイコン （図示せず） からのクロック ON/OFF制御回路 361の設定により、 低速 DS P用 DMAコントローラ 1 15、 低速 DSP 219、 高速 DSP用 DMAコントローラ 125、 高速 D S P
229に供給するクロックを ON/〇 F Fする。
かかる構成によれば、 低速演算器 110のみを使用する場合には、 高速 DSP 229及び高速 DSP用 DMAコントローラ 125のクロックを停止する。 逆に 高速演算器 120のみを使用する場合には、 低速 D SP 219及び低速 D S P用 DMAコント口一ラ 115のクロックを停止する。 これにより、 低速演算器 11 0を使用する従来のプログラムを動作させる場合には、 消費電力が増加しない。 また、 低速演算器 110と高速演算器 120との両方を使用する並列演算処理の 場合には、 全てのクロックを ONにする。
なお、 本実施の形態 2においては、 クロックを停止するためのクロックゲート を用いてクロックを停止させたが、 クロックを停止させる代わりに電源を遮断し てもよい。 また、 第 1図、 第 10図のプロセッサ集積回路においても同様の構成 をとることにより、 同様の効果を得ることができるのはいうまでもない。
また、 第 3図においてタイミング信号ゲート 375、 376は、 起動制御回路
370からの起動信号 S 2700により制御され、 それぞれ制御マイコン （図示 せず） からの設定により、 CDコントローラ （図示せず） から出力される夕イミ ング信号 S 1201を制御する。
このとき、 低速 DS P用 DMAコントローラ 115、 高速 DS P用 DMAコン トローラ 125は、 夕イミング信号ゲート 375、 376で制御された同一の制 御信号であるタイミング信号 S 1201の両エッジにて、 オーディオデータ信号 S 1202を取り込み、 DSP内のデータメモリに対し、それぞれ DM Aライト · アクセスを行う。
そして、 第 2図で説明したように、 録音機能が 「音声圧縮処理」 と電子透かし 検出による 「記録判断処理」 とに分割されており、 データメモリに取り込まれた 入力オーディォデータが低速 D SP219と高速 D SP 229で並列演算処理さ れる。 低速 DSP 219は、 フレーム周期を 4サンプルとし、 フレームごとにォ 一ディォデータに含まれる電子透かし情報を検出し、 検出した情報をデータメモ リ 1321に出力する。 高速 D S P 229は、 フレーム周期を 8サンプルとし、 フレームごとにデータメモリ上のオーディオデータを圧縮する。 このように、 本 実施の形態 2に係るプロセッサ集積回路は、 低速 DSP219及び高速 DSPの 処理単位の比を 「1対 2」 サンプルとすることにより、 高速 DSP及び低速 DS Pのプログラム周期の比を 「1対 2」 として各 DSPの同期をとる。
次に、 第 3図における起動制御回路 370にてタイミング制御された低速 D S P 219及び高速 DS P 229の動作について、 第 4図を用いて説明する。 第 4図は本発明の実施の形態 2に係るプロセッサ集積回路における、 低速 DS P 219及び高速 DS P 229の同期関係を示したタイミング図である。
制御マイコン （図示せず） は、 両 DSPが動作開始できる状態であることを確 認して、 時刻 Ta lにおいて、 起動制御回路 370を用いてタイミング信号ゲー ト 375、 376を解除する。 低速 D SP219と高速 D S P 229とはともに 同一の制御信号により時刻 T a 1からオーディォデ一夕信号 S 1202を DMA コントローラにてデータメモリに取り込みはじめる。
まず、 Tb lにおいて、 低速 DSP219は、 フレーム 0に含まれている電子 透かし情報の検出処理を開始し、 時刻 Tb 2からデータメモリ 1321上の古い 記録判断情報を更新しはじめ、 時刻 Tc 1で情報 D 1の更新を完了する。 以後、 低速 D S P 219は、 4サンプル周期で前記動作を繰り返す。
時刻 T c 1において、 高速 D S P 229は、 低速 D SP 219で検出された記 録判断情報 D 1を読み出す。 記録判断情報 D 1が記録可であれば、 高速 D SP2 29はフレーム Aのオーディオデータの圧縮処理を開始し、 時刻 Td lまでに処 理を完了する。 以後、 高速 DSP 229は、 8サンプル周期で前記動作を繰り返 す。
ここで着目する点は、 時刻 Tb2から Tc 1までは、 低速 DSP219が出力 する記録判断情報は更新中の期間であり、 情報が確定していない点である。 本実施の形態 2では、 タイミング信号ゲート 375、 376を同時に解除する ことにより、 高速 DSP 229のフレーム開始 （時刻 Tc 1、 Td 1) は、 低速 DS P 219のフレーム開始と同期するので、 高速 DSP 229は各フレームの 先頭 （時刻 Tc l、 Td 1) では、 更新中のデータを読み出すことはない。 このように、 低速 DSP及び高速 DSPの入出力デ一夕の処理単位の比である 「1対 2」 サンプルを、 2つの DSPのプログラム周期の比として、 該 2つのプ 口セッサの同期をとるのでハンドシェーク処理などプ口グラム処理の負担を増や さず、 確定した 「記録判断情報」 を読み出すことができる。
なお、 本実施の形態 2では、 各 DSPのデ一夕の処理単位を 「1対 2」 とした が、 これに限りはなく、 「1対 N」 サンプルを、 各 DSPのプログラム周期の比 として使用しても本発明は有効である。
次に、 第 5図〜第 7図を用いて、 DMAコントローラを設計工数を削減するプ 口セッサ集積回路の例を説明する。
第 5図は第 3図で説明したプロセッサ集積回路に 2分周回路 501を備えた図 である。
図において、 2分周回路 501は、 入力されたクロック S 1802の、 1/2 の周波数のクロック S 2801を低速 DSP用 DMAコントローラ 115、 低速 DS P 219, 高速 DSP用 DMAコントローラ 125に供給する。 一方、 高速 DSP 229には、 分周前のクロック S 1802が供給される。 高速 DSP用 D MAコントローラ 125に供給するクロックと高速 DSP 229に供給するクロ ック周波数の比 「1 ： 2」 というのが従来のプロセッサ集積回路 900とは、 異 なっている。
また、 第 6図は低速 DSP 219及び高速 DSP 229の DMAアクセスを示 したタイミング図であり、 第 7図は、 DMAリクエストが連続したときの、 低速 DS P 219と高速 DS P 229のパイプライン動作を示したタイミング図であ る。
低速 D SP 219及び高速 D S P 229は、 第 13図で説明したように、 内部 パイプライン段数が異なっているため、 低速 DSP219の DMAのレイテンシ は 1クロック、 高速 DSP 229の DMAのレイテンシは 3クロックである。 第 6図に示す低速 D SP 219の DMAは、 第 13図に示した低速 D S Pの DMA と全く同一のため説明を割愛する。
第 6図に示す高速 DSP 229の DMAは、 高速 D S P用 DMAリクエスト信 号 S 1250が、 高速 DSP 229のクロック S 1802の 2クロック幅となる 点で、 第 13図に示した高速 DSPの DMAと異なっている。 高速 D S P 229 の DMAは、 DMAコントローラ 125から DMAリクエスト信号が出力される。 また、 第 7図における高速 DSPの DMAパイプラインに示すように、 高速演算 器 120が、 DMAリクエスト信号の立ち上がりエッジにて DMAの受付を開始 し、 1クロックおきに DMAを受け付ける点も.従来と異なっている。 そして、 D MAを受け付けた 3クロック後に D S P内のデータメモリからデータが読み出さ れる。
このような構成にすることにより、 低速 D S P及び高速 D S Pのクロック周波 数比を 1 ： 2に固定し、 高速 DSPの DMAコントローラを、 クロック S 180 2の 1 Z 2の周波数のクロック S 2801で駆動させることで、 第 6図に示すよ うに、 データの読み出しタイミングは、 低速 DSP219、 高速 DSP 229と も同一の時刻 Trとなる。 さらに、 第 7図に示すように高速 DSP 229の DM Aリクエスト受付を 1クロックおきに有効とすることで、 DMAコントローラ 1 15と DMAコントローラ 125とを、 完全に共通の回路とすることができる。 なお、 本実施の形態 2では、 DMAのレイテンシが「1クロック： 3クロック」 の低速及び高速の DSPにおいて、 DSPのクロック周波数比を 「1 ： 2」 とし たが、 一般的に拡張する場合、 第 1のプロセッサと第 2のプロセッサのクロック 周波数比が、 「第 1プロセッサの DMAレイテンシ + 1 ：第 2プロセッサの DM Aレイテンシ +1」 となり、 演算処理を行う演算器は、 DMA受付を 「 （DMA のレイテンシ +1) Z2」 回中の 「 （DMAのレイテンシ— 1) ノ2」 回無視す るとよい。
以上のような本発明の実施の形態 2に係るプロセッサ集積回路は、 複数のメモ リ領域であるプログラムメモリ 1311、 1312、 1313、 1314と、 複 数のメモリ領域であるデータメモリ 1321、 13.22、 1323、 1324と、 各メモリ領域との接続を低速演算器または高速演算器に切り替えるセレクタを備 えたので、 メモリを半減することができ、 回路規模、 消費電力の増加無く、 プロ グラムの互換性の確保と高速化とを両立できるプロセッサ集積回路を提供するこ とができ、 また、 該メモリ領域と低速及び高速演算器との組み合わせにより、 低 速 D S P び高速 D S Pとして並列演算処理を行うことができ、 さらにプロセッ サ集積回路の高速化を図ることができる。
また、 低速 DSPを 4サンプル周期、 高速 DSPを 8サンプル周期とし、 高速 D S Pのフレーム開始及び低速 D S Pのフレーム開始を同期させたので、 低速プ ロセッサ及び高速プロセッサ間のハンドシェーク処理を不要にすることができる。 また、 高速 DSP用 DMAコント口一ラ 125と高速 D S P 229とのクロッ ク周波数比を 「1 ： 2」 とし、 低速 DSP 229と高速 D S P 219とのデータ 読み出しタイミングを同一にし、 さらに、 高速 DSP 229の DMAリクエスト 受付を 1クロックおきに有効としたので、 DMAコント口一ラ 115及び DMA コントローラ 125を完全に共通の回路とすることができ、 DMAコントローラ の設計工数の増加を防ぐことができる。
なお、 本実施の形態 2に係るプロセッサ集積回路では高速演算器と低速演算器 とを 1つずつ用いた演算器群で構成した例を説明したが、これに限ることはなく、 少なくとも 1つがアーキテクチャの異なる n (nは 2以上の自然数） 個の演算器 群を用いても本発明は有効であり、 また、 n個の演算器群を同じ演算器としても よい。
例えば、 第 8図に示すように、 低速演算器及び高速演算器を、 Lチャンネル、 Rチヤンネルのそれぞれ 2つずつの低速演算器 110 A、 110 B及び高速演算 器 120A、 120 Bの計 4つとし、 低速 DS P 219 A、 219B及び高速 D S P 229A、 229 Bの 4つの D S Pとすることで 4並列演算処理を行うこと ができる。 このとき、 「音声圧縮処理」 と 「記録判断処理」 の 2つのプログラム をそれぞれ Lチャンネルの処理と Rチャンネルの処理に分割することにより、 メ モリを増加させずにさらに処理を 300 MHz相当の処理能力を得ることができ、 6倍速となる。
(実施の形態 3)
一般に 「ムーアの法則」 として知られているように、 半導体プロセスは年々微 細化が進み、 L S Iの価格は低下していく。 このため、 A V機器ではモデルチェ ンジ毎に、 L S Iのプロセスを進めて、 コスト削減を行っている。
第 9図は、 本発明における実施の形態 2のプロセッサ集積回路 5 0 0を用いた オーディオ新製品の開発フロー図である。
図において、 動作実績のあるプログラムで動作する低速 D S Pのみを内蔵した 既存のプロセッサ集積回路 8 0 0は、 0 . 1 8ミクロンピッチのプロセスで設計 - されている。 - また、 プロセッサ集積回路 5 0 0は、 実施の形態 2で説明したプロセッサ集積 回路であり、 0 . 1 5ミクロンピッチのプロセスで設計されている。 なお、 本実 施の形態 3において、 プロセッサ集積回路 5 0 0の演算器群は、 プロセッサ集積 回路 8 0 0を動作させるためのプログラムで動作する第 kの演算器である低速演 算器 1 1 0と第 kの演算器より処理能力の高い第 Xの演算器である高速演算器 1 2 0とからなるものとする。
プロセッサ集積回路 8 0 0を使用した既存のオーディォ製品 1 0は、 低速 D S P用プログラム P 1 0を使用し、 オーディオの 1倍速録音を行うポータブルモデ ルである。 なお、 既存の製品 1 0の構成は、 第 1 1図に示す製品の従来のプロセ ッサ L S I 9 0 0がプロセッサ集積回路 8 0 0となっているものであり、 本実施 の形態 3においてこの製品を後述する 4つの新製品の開発ベースとなる製品とす る。
次に、 プロセッサ集積囱路 5 0 0を使用した新製品 1 1、 1 2、 1 3、 1 4に ついて説明する。
第 1 0図は、 第 9図のフロー図における第 1、 2、 3、 4の新製品ごとに、 低 速 D S P 2 1 9と高速 D S P 2 2 9の使用モ一ド、 電源電圧、 動作周波数をまと めた図である。 以下、 第 9図、 第 1 0図を用いて説明する。
第 1製品開発工程で開発する製品である第 1の新製品 1 1は、 1倍速で録音が できる第 2世代のポータブルモデルで、 既存製品におけるプロセッサ集積回路 8 0 0の代わりに、 本発明のプロセッサ集積回路 5 0 0を置き換えることで、 コス ト削減を行った製品である。 このとき、 第 2図で説明した、 複数のメモリ領域を 有する第 1の記憶部であるプログラムメモリ 1 3 1 1、 1 3 1 2、 1 3 1 3、 1 314のすベてを、 第 1の切替部である演算器セレクタ 1411、 1412、 1 413、 1414の切り替えにより低速演算器 110と接続させ、 複数のメモリ 領域を有する第 2の記憶部であるデータメモリ 1321、 1322、 1323、 1324のすベてを、 第 2の切替部である演算器セレクタ 1421、 1422、 1423、 1424の切り替えにより低速演算器 110と接続させることで、 既 存のオーディオ製品 10で使用された、 低速 DSP用プログラム P 10がそのま ま動作する。
第 2製品開発工程で開発する製品である第 2の新製品 12は、 2倍速で録音が できる据置きモデルである （フロー 0) 。
まず、 プログラム変更工程 （第 1のプログラム変更工程） では、 第 1の新製品 11におけるプロセッサ集積回路のプログラムメモリ 1311、 1312、 13 13, 1314に格納されている低速 DSP用プログラム P 10を、 高速演算器 120を動作させる高速 DSP用プログラム P 12とする。第 1の接続工程では、 第 2図における第 1の記憶部であるプログラムメモリ 1311、 1312、 13 13、 1314のすベてを、 第 1の切替部である演算器セレクタ 1411、 14 12、 1413、 1414の切り替えにより高速演算器 120と接続させ、 第 2 の接続工程では、 第 2図における第 2の記憶部であるデータメモリ 1321、 1
322、 1323、 1324のすベてを、 第 2の切替部である演算器セレクタ 1
421、 1422、 1423、 1424の切り替えにより高速演算器 120と接 続させる。 そして、 高速 DSP用プログラムを実行させることにより、 既存のォ 一ディォ製品 10、 または第 1の新製品 11の 2倍の処理能力が得られる。
このように第 1の新製品 11と第 2の新製品 12ともに同じプロセッサ集積回 路 500を使用することで、 低速 DSP用プログラム P 10を高速 DSP用プロ グラム P 12に変更する工程を第 1の新製品 11の量産化工程と同時に行うこと ができ、 プログラム変更に要する期間を隠蔽することができる。 また、 新たに第
2の新製品 12用の LS Iを開発する必要も無い。
第 3製品開発工程で開発する製品である第 3の新製品 13は、 1倍速で録音が できる第 3世代の低消費電力ポータブルモデルである （フロー 1) 。
本実施の形態 3において、 第 3の新製品 13は、 前記第 2の新製品と同じプロ グラム P I 2を用い、 さらに、 前記第 1の接続工程及び第 2の接続工程により、 第 2図におけるプログラムメモリ 1311、 1312、 1313、 1314、 及 びデ一夕メモリ 1321、 1322、 1323、 1324と、 高速演算器 120 とが前記第 2の新製品と同様、 接続されている。
LS Iの消費電力は、 クロック周波数に比例し、 電源電圧の 2乗に比例する。 また、 電源電圧を下げると、 LS I内部の配線遅延が増加し通常 LS Iが動作し なくなるが、 クロック周波数を下げれば動作させることができる。 そこで、 電力 削減工程では、 第 3の新製品 13に使用する高速 D SP 329に供給するクロッ ク周波数を第 2の新製品 12におけるプロセッサ集積回路の 1 Z 2にすることで 電源電圧を下げることができる。
これにより、 DSPのクロック周波数は第 1の新製品 11と同じであるが、 L S 1200の電圧を 1. 5 から1. 2 Vにすることで、 第 1の新製品 11より 36%消費電力を下げている。 また、 第 2の新製品 12と同じ高速 DSP用プロ グラム P 12を使用することができ、 プログラムを変更する必要はない。
第 4製品開発工程で開発する製品である第 4の新製品 14は、 3倍速で録音が できる据置きモデルである （フロー 2) 。
まず、 第 2のプログラム変更工程では、 第 2の新製品におけるプロセッサ集積 回路のプログラムメモリ 1311、 1312、 1313、 1314に格納されて いる高速 DSP用プログラム P 12を、 低速演算器 110及び高速演算器 120 を並列演算処理させるデュアル DSP用プログラム P 14とする。 なお、 本実施 の形態 3において、 デュアル DSPプログラム P 14は、 第 2図で説明したよう に、 低速 DSP用プログラム P 10から変更させたプログラムとし、 低速 DSP 用プログラム P 10で行う処理を 「音声圧縮処理」 と 「記録判断処理」 の 2つの プログラムに分割した のとする。 ， そして、 第 3の接続工程では、 第 2図に示すように、 プログラムメモリ 131 1, 1312と低速演算器 110との接続、 プログラムメモリ 1313、 131 4と高速演算器 120との接続を、 演算器セレクタ 1411、 1412、 141 3、 1414の切り替えにより行い、 さらに、 第 4の接続工程では、 データメモ リ 1321、 1322と低速演算器 110との接続、 データメモリ 1323、 1 3 2 4と高速演算器 1 2 0との接続を、 演算器セレクタ 1 4 2 1、 1 4 2 2、 1
4 2 3、 1 4 2 4の切り替えにより行う。 このような接続を行い、 デュアル D S P用プログラム P 1 4を実行させることにより、 低速 D S P 2 1 9と高速 D S P 2 2 9とのデュアルプロセッサとして低速演算器及び高速演算器を並列演算処理 させることができ、 既存のオーディォ製品 1 0、 または第 1の新製品 1 1の 3倍 の処理能力が得られる。
このように、 第 2の新製品 1 2及び第 4の新製品 1 4ともに同じプロセッサ集 積回路 5 0 0を使用することで、 高速 D S P用プロセッサ P 1 2をデュアル D S P用プログラム P 1 4に変更する工程は第 2の新製品の量産化工程と同時に行う ことができ、 プログラム変更に要する期間を隠蔽することができる。 また、 新た に第 4の新製品 1 4用の L S Iを開発する必要も無い。
なお、 本実施の形態 3は、 請求の範囲第 1 2項に示すように、 第 2の新製品 1 2から第 4の新製品 1 4を開発する例を説明したが、 請求の範囲 1 1項に示すよ うに、 第 1の新製品 1 1から直ちに第 4の新製品 1 4を開発するようにしてもよ い。 すなわち、 第 1の新製品から第 4の新製品を開発する場合、 本実施の形態 3 における第 2のプログラム変更工程であるプログラム変更工程で、 プログラムメ モリに格納されている低速 D S P用プログラム P 1 0をデュアル D S P用プログ ラム P 1 4に変更し、 本実施の形態 3における第 3の接続工程及び第 4の接続ェ 程である第 1の接続工程及び第 2の接続工程で、 各演算器とプログラムメモリ及 びデータメモリとを接続して、 デュアル D S P用プログラム P 1 4を実行させる とよい。 これにより、 第 1の新製品 1 1及び第 4の新製品 1 4ともに同じプロセ ッサ集積回路 5 0 0を使用することで、 低速 D S P用プロセッサ P 1 0をデュア ル D S P用プログラム P 1 4に変更する工程は第 1の新製品の量産化工程と同時 に行うことができ、 プログラム変更に要する期間を隠蔽することができる。 また、 第 2の新製品 1 2と同一のプログラムを使用する第 3の新製品 1 3から 第 4の新製品 1 4を開発できることはいうまでもない。 これにより、 第 3の新製 品 1 3及び第 4の新製品 1 4ともに同じプロセッサ集積回路 5 0 0を使用するこ とで、 高速 D S P用プロセッサ P 1 2をデュアル D S P用プログラム P 1 4に変 更する工程は第 3の新製品 1 3の量産ィ匕工程と同時に行うことができ、 プロダラ ム変更に要する期間を隠蔽することができる。
また、 本実施の形態 3では、 第 4の新製品に用いるデュアル D S P用プロダラ ム P 1 4を、低速 D S P用プログラム P 1 0から変更させたプログラムとしたが、 高速 D S P用プログラム P 1 2から変更させたプログラムとしてもよい。
以上のような、 本発明の実施の形態 3に記載のプロセッサ集積回路は、 第 1、 第 2、 第 3、 第 4の製品開発でそれぞれ専用 L S Iを要することなく、 同一の L S Iで低消費電力または高性能な製品の開発を進めることができる。
なお、 本発明の実施の形態 3に係る製品開発方法では、 第 2図に示した低速及 び高速の演算器群で構成されたプロセッサ集積回路を用いて製品開発する例を説 明したが、 n (nは 2以上の自然数） 個の演算器群で構成されたプロセッサ集積 回路を用いても良く、 例えば、 各 D S Pを第 8図のように低速 D S P及び高速 D S Pそれぞれ 2つずつの構成としたプロセッサ集積回路を用いた場合、 第 4の新 製品を 6倍速で録音できる据え置きモデルとすることができる。
また、 本実施の形態 3では、 実施の形態 2に係るプロセッサ集積回路 5 0 0を 使用した例を説明したが、 第 1、 第 2、 第 3の製品については、 実施の形態 1の プロセッサ集積回路 1 0 0を使用しても同様の効果が得られるのはいうまでもな レ^
また、 本実施の形態 3では、 既存の製品 1 0をベースとして製品開発を行う例 を示したが、 これに限るものではなく、 例えば、 第 1の新製品をベースとして製 品開発を行っても良い。
また、 本実施の形態 3における第 2の新製品 1 3、 第 4の新製品 1 4は、 高性 能化により録音スピードを上げているが、 音質補正 ·音場処理を追加する、 ォー ディォ再生に変更するなど、 機能向上や機能変更をすることも可能である。 産業上の利用可能性
本発明にかかるプロセッサ集積回路は、 1チップ L S I上に構成されたプロセ ッサで、 プログラムの互換性を維持しながらオーディオ製品性能を向上させてい くのに有用である。 また映像処理の用途にも応用できる。

Claims

請 求 の 範 囲
1 . 2種類以上の演算器からなる演算器群と、
前記演算器を動作させるためのプログラムを格納する第 1の記憶部と、 前記演算器が演算処理の際に使用するメモリ領域である第 2の記憶部と、 前記演算器群のうちの演算処理を行う 1つの演算器と前記第 1の記憶部とを接 続する第 1の接続切替部と、 ; - 前記演算器群のうちの演算処理を行う 1つの演算器と前記第 2の記憶部とを接 続する第 2の接続切替部とを備え、
前記演算器群を構成する演算器による演算処理を 前記第 1及び第 2の記憶部 を共用して行う、
ことを特徴とするプロセッサ集積回路。
2 . 請求の範囲第 1項に記載のプロセッサ集積回路において、
前記演算器群は、 使用実績のあるプログラムで動作する演算器を含む、 ことを特徴とするプロセッサ集積回路。
3 . 請求の範囲第 2項に記載のプロセッサ集積回路において、
前記演算器群は、 前記使用実績のあるプログラムで動作する演算器より処理能 力の高い演算器を含む、
ことを特徴とするプロセッサ集積回路。
4. 請求の範囲第 3項に記載のプロセッサ集積回路において、
前記使用実績のあるプログラムで動作する演算器は、 前記処理能力の高い演算 器より消費電力が小さい、
ことを特徴とするプロセッサ集積回路。
5 . 2種類以上の演算器からなる演算器群と、
複数のメモリ領域を有し、 該複数のメモリ領域に少なくとも 1つの前記演算器 を動作させるための 1つまたは 2つ以上のプログラムを格納する第 1の記憶部と、 少なくとも 1つの前記演算器が演算処理を行う際に使用する複数のメモリ領域 を有する第 2の記憶部と、
前記演算器群のうちの演算処理を行う演算器と、 当該演算器が使用するプログ ラムが格納された前記第 1の記憶部のメモリ領域とをそれぞれ接続する第 1の接 続切替部と、
前記演算器群のうちの演算処理を行う演算器と、 前記第 2の記憶部のメモリ領 域とをそれぞれ接続する第 2の接続切替部とを備え、
複数の前記演算器を用いて並列演算処理を行う際には、 前記第 1及び第 2の接 続切替部が、 各演算器と前記第 1及び第 2の記憶部の各メモリ領域との接続を制 御することにより、 各演算器による並列演算処理を前記第 1及び第 2の記憶部を 共用して行う、
ことを特徴とするプロセッサ集積回路。
6 . 請求の範囲第 5項に記載のプロセッサ集積回路において、
前記第 1の記憶部は、 複数の前記演算器による並列演算処理を行う際、 各演算 器がそれぞれ実行する複数個のプログラムを同時に格納し、
前記並列演算処理実行時に、 前記第 1の接続切替部が、 各演算器と前記第 1の 記憶部の各メモリ領域との接続を制御することにより、 並列演算処理を行う各演 算器と前記複数個のプログラムが格納された各メモリ領域とを接続する、 ことを特徴とするプロセッサ集積回路。
7 . 請求の範囲第 5項に記載のプロセッサ集積回路において、
前記並列演算処理を行う各演算器は、 同一の制御信号でデータの入出力を開始 させるものであり、
該入出力データの処理単位の比を、 前記各演算器のプログラム周期の比として 使用し、 各演算器の同期をとる、
ことを特徴とするプロセッサ集積回路。
8 . DMA (Direct Memory Access) のレイテンシが異なる n (nは 2以上の 自然数） 個のプロセッサと、
各プロセッサに対するアクセスを調停し、 演算器を介して DMAを行う n個の DMA調停回路とを備えたプロセッサ集積回路において、
前記各プロセッサのクロック周波数比を、 （各プロセッサの DMAレイテンシ + 1 ) の比とし、 演算処理を行う演算器は、 それぞれ 1回目の DMAリクエスト 信号を受け付けたとき、 その後、 (DMAのレイテンシ— 1 ) 2回の DMAリ クェスト信号を無効とする、
ことを特徴とするプロセッサ集積回路。
9 . 2種類以上の演算器からなる演算器群を有するプロセッサ集積回路を用い て行う製品開発方法において、
前記演算器群のうちの、 演算器を動作させるためのプログラムを格納する第 1 の記憶部に格納された所定のプログラムで動作する演算器である第 kの演算器を 用いて製品を開発する第 1·製品開発工程と、
前記第 1の記憶部に格納された第 kの演算器に対応するプログラムを、 前記演 算器群のうち、'前記第 kの演算器より処理能力の高い演算器である第 Xの演算器 を動作させるプログラムに変更するプログラム変更工程と、
前記第 Xの演算器と前記第 1の記憶部とを接続する第 1の接続工程と、 前記第 kの演算器が演算処理の際に使用したメモリ領域である第 2の記憶部と 前記第 Xの演算器とを接続する第 2の接続工程と、
第 Xの演算器を用いて前記プログラムを実行させ、 前記第 1製品開発工程で開 発した製品より性能の向上した、 あるいは、 前記第 1製品開発工程で開発した製 品と異なる機能を有する製品を開発する第 2製品開発工程とを備えた、
ことを特徴とする製品開発方法。
1 0 . 2種類以上の演算器からなる演算器群を有するプロセッサ集積回路を用 いて行う製品開発方法において、
前記演算器群のうちの、 演算器を動作させるためのプログラムを格納する第 1 の記憶部に格納された所定のプログラムで動作する演算器である第 kの演算器を 用いて製品を開発する第 1製品開発工程と、
前記第 1の記憶部に格納された第 kの演算器に対応するプログラムを、 前記演 算器群のうち、 前記第 kの演算器より処理能力の高い演算器である第 Xの演算器 を動作させるプログラムに変更するプログラム変更工程と、
前記第 Xの演算器と前記第 1の記憶部とを接続する第 1の接続工程と、 前記第 kの演算器が演算処理の際に使用したメモリ領域である第 2の記憶部と 前記第 Xの演算器とを接続する第 2の接続工程と、
プロセッサ集積回路の電源電圧を下げる電力削減工程と、 前記第 xの演算器を用いて、 前記プログラムを実行させ、 前記第 1製品開発ェ 程で開発した製品と同一の性能又は機能を有し、 かつ消費電力を削減した製品を 開発する第 3製品開発工程とを備えた、
ことを特徴とする製品開発方法。
1 1 . 2種類以上の演算器からなる演算器群を有するプロセッサ集積回路を用 レて行う製品開発方法において、
前記演算器群のうちの、 演算器を動作させるためのプログラムを格納する第 1 の記憶部に格納された所定のプログラムで動作する演算器である第 kの演算器を 用いて製品を開発する第 1製品開発工程と、
前記第 1の記憶部に格納された第 kの演算器に対応するプログラムを、 少なく とも前記第 kの演算器及び前記第 kの演算器より処理能力の高い演算器である第 xの演算器を含む 2つ以上の演算器を並列演算処理させるプログラムに変更する プログラム変更工程と、
前記 2つ以上の演算器と前記第 1の記憶部とを接続する第 1の接続工程と、 前記第 kの演算器が演算処理の際に使用したメモリ領域である第 2の記憶部と 前記 2つ以上の演算器とを接続する第 2の接続工程と、
前記第 kの演算器及び第 Xの演算器を含む 2つ以上の演算器を用いて、 前記プ ログラムを実行させ、前記第 1製品開発工程で開発した製品より性能の向上した、 あるいは前記第 1製品開発工程で開発した製品とは異なる機能を有する製品を開 発する第 4製品開発工程とを備えた、
ことを特徴とする製品開発方法。
1 2 . 2種類以上の演算器からなる演算器群を有するプロセッサ集積回路を用 いて行う製品開発方法において、
前記演算器群のうちの、 演算器を動作させるためのプログラムを格納する第 1 の記憶部に格納された所定のプログラムで動作する演算器である第 kの演算器を 用いて製品を開発する第 1製品開発工程と、
前記第 1の記憶部に格納された第 kの演算器に対応するプログラムを、 前記演 算器群のうち、 前記第 kの演算器より処理能力の高い演算器である第 Xの演算器 を動作させるプログラムに変更する第 1のプログラム変更工程と、 前記第 xの演算器と前記第 1の記憶部とを接続する第 1の接続工程と、 前記第 kの演算器が演算処理の際に使用したメモリ領域である第 2の記憶部と 前記第 Xの演算器とを接続する第 2の接続工程と、
第 xの演算器を用いて前記プログラムを実行させ、 前記第 1製品開発工程で開 発した製品より性能の向上した、 あるいは、 前記第 1製品開発工程で開発した製 品と異なる機能を有する製品を開発する第 2製品開発工程と、
前記第 1の記憶部に格納された第 Xの演算器に対応するプログラムを、 少なく とも前記第 kの演算器及び第 Xの演算器を含む 2つ以上の演算器を並列演算処理 させるプログラムに変更する第 2のプログラム変更工程と、
前記 2つ以上の演算器と前記第 1の記憶部とを接続する第 3の接続工程と、 前記 2つ以上の演算器と前記第 2の記憶部とを接続する第 4の接続工程と、 前記第 kの演算器及び第 Xの演算器を含む 2つ以上の演算器を用いて、 前記プ ログラムを実行させ、前記第 2製品開発工程で開発した製品より性能の向上した、 あるいは前記第 2製品開発工程で開発した製品とは異なる機能を有する製品を開 発する第 4製品開発工程とを備えた、
ことを特徴とする製品開発方法。
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