JP2001014214A - メモリ共有方法、およびこの方法を使用したマルチプロセッサ設備 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ共有方法において、複数のプロセッサ
のメモリアクセス速度に差がある場合に、メモリアクセ
ス速度が高速のプロセッサのオーバーヘッドを削減で
き、設備全体の性能の低下を防止することを目的とす
る。 【解決手段】 メモリアクセス速度が高速な第１プロセ
ッサ１１０へ、メモリアクセス速度がこの高速のプロセ
ッサより遅い第２プロセッサ１２０よりメモリアクセス
要求を発生するステップと、第１プロセッサ１１０が、
前記メモリアクセス要求に基づいて、プロセッサ動作中
に割り込み機能により、第２プロセッサ１２０のメモリ
アクセスを代理で実行するステップを有する。この方法
によれば、第１プロセッサ１１０のメモリ１４０に対す
る、第２プロセッサ１２０のメモリアクセスは１サイク
ルに限定され、メモリアクセス速度の差に無関係に一定
の待ち時間でメモリ共有が実現される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は２つ以上のマイクロ
プロセッサを用いたメモリ共有方法、およびこの方法を
使用したマイクロプロセッサ設備に関するものである。

【０００２】

【従来の技術】２つ以上のマイクロプロセッサを用いた
設備では、マイクロプロセッサ間のデータ転送を行うた
め、あるいはメモリ使用量を削減するための手段とし
て、一つのメモリを２つ以上のマイクロプロセッサで共
有している。２つ以上のマイクロプロセッサを用いた設
備でメモリ共有を行う場合、通常のメモリを用いて安価
にシステムを構築する方法として、バス調停回路で時分
割にメモリを使用するバス解放型メモリ共有方法があ
る。

【０００３】従来のバス解放型メモリ共有方法を、図１
１に示すマルチプロセッサ設備の構成例に基づいて説明
する。第１プロセッサ１０と第２プロセッサ３０はとも
にメモリ７０のアドレスバス５０およびデータバス６０
に接続され、さらにバス調停回路２０に接続されてお
り、各プロセッサ１０，３０のメモリ７０へのアクセス
はバス調停回路２０によって管理されている。

【０００４】図１２にバス調停回路２０によるバス調停
の管理ルールの例を示す。このバス調停は先に要求を出
した方が優先され、同時に要求が発生した場合は優先順
位によって要求が受理される。第１プロセッサ１０と第
２プロセッサ３０のメモリアクセス速度が同等の場合の
メモリ共有動作を図１３に基づいて説明する。

【０００５】まず、第１プロセッサ１０より要求信号１
が発生されると、バス調停回路２０はこの要求信号１に
従って応答信号１を発生し、第１プロセッサ１０はこの
応答信号１の発生を確認してメモリアクセスを行う。次
に、第２プロセッサ３０より要求信号２が発生される
と、バス調停回路２０はこの要求信号２に従って応答信
号２を発生し、第２プロセッサ３０はこの応答信号２の
発生を確認してメモリアクセスを行う。

【０００６】この第２プロセッサ３０のメモリアクセス
中に第１プロセッサ１０が要求信号１を発生した場合、
バス調停回路２０は第２プロセッサ３０のメモリアクセ
スが終了していないために応答信号１を発生せず、第１
プロセッサ１０は応答信号１が発生されていないため要
求信号１が保留されているものとして動作を停止する。
図１３の第１プロセッサ１０の動作において命令（ｎ＋
７）が２回連続しているのは１サイクルの動作停止を表
している。しかし、第１，第２プロセッサ１０，３０の
メモリアクセス速度が同等の場合、この動作停止サイク
ル数は少ないため、システム全体の性能を著しく低下さ
せることはない。

【０００７】そのため、バス解放型メモリ共有方法によ
るプロセッサ設備を設計する場合は、第１，第２プロセ
ッサ１０，３０のメモリアクセス速度が同等になるよう
に設計している。

【０００８】

【発明が解決しようとする課題】しかし、第１，第２プ
ロセッサ１０，３０のメモリアクセス速度が異なるプロ
セッサ設備も存在する。例としてディジタルシグナルプ
ロセッサとマイクロコンピュータで構成された設備が挙
げられる。ディジタルシグナルプロセッサはデジタル信
号処理を行うために高速なメモリアクセスを必要とする
が、一方、マイクロコンピュータはシステム制御を行う
ために低速なメモリアクセスで良い。このディジタルシ
グナルプロセッサとマイクロコンピュータでデータ通信
を行うための高速かつ安価な方法は上記バス解放型メモ
リ共有方法である。

【０００９】このようなメモリ共有方法において、第
１，第２プロセッサ１０，３０のメモリアクセス速度に
差がある場合には設備全体の性能を著しく低下させると
いう問題があった。メモリアクセス速度に差がある場合
のメモリ共有動作を図１４に基づいて説明する。

【００１０】まず、第１プロセッサ１０より要求信号１
が発生されると、バス調停回路２０はこの要求信号１に
従って応答信号１を発生し、第１プロセッサ１０はこの
応答信号１の発生を確認してメモリアクセスを行う。プ
ロセッサ１のメモリアクセス速度は高いためにアクセス
は短時間に終了する。次に、第２プロセッサ３０より要
求信号２が発生されると、バス調停回路２０はこの要求
信号２に従って応答信号２を発生し、第２プロセッサ３
０はこの応答信号２の発生を確認してメモリアクセスを
行う。第２プロセッサ３０のメモリアクセス速度は低い
ためにアクセスに長時間かかる。

【００１１】この第２プロセッサ３０のメモリアクセス
中に第１プロセッサ１０が要求信号１を発生した場合、
バス調停回路２０は第２プロセッサ３０のメモリアクセ
スが終了していないために応答信号１を発生せず、第１
プロセッサ１０は応答信号１が発生されていないため要
求信号１が保留されているものとして動作を停止する。
図１４の第１プロセッサ１０の動作において命令（ｎ＋
７）が６回連続しているのは５サイクルの動作停止を表
している。この動作停止による第１プロセッサ１０のオ
ーバーヘッド（使用されていない余分な時間）は第１，
第２プロセッサ１０，３０のアクセス速度の差が大きい
ほど多くなる。

【００１２】本発明は、このようなメモリ共有方法にお
いて、複数のプロセッサのメモリアクセス速度に差があ
る場合に、メモリアクセス速度が高速のプロセッサのオ
ーバーヘッドを削減でき、マルチプロセッサ設備全体の
性能の低下を防止できることを目的とする。

【００１３】

【課題を解決するための手段】本発明のメモリ共有方法
においては、メモリアクセス速度に差がある複数のプロ
セッサを備えた設備においてメモリを共有する方法であ
って、メモリアクセス速度が高速なプロセッサへ、メモ
リアクセス速度がこの高速のプロセッサより遅い他のプ
ロセッサよりメモリアクセス要求を発生するステップ
と、前記高速プロセッサが、前記メモリアクセス要求に
基づいて、プロセッサ動作中に割り込み機能により、前
記他のプロセッサのメモリアクセスを代理で実行するス
テップを有することを特徴としたものである。

【００１４】この本発明によれば、プロセッサのメモリ
アクセス速度に差がある場合に、メモリアクセス速度が
高速のプロセッサのオーバーヘッドを削減でき、設備全
体の性能の低下を防止できるメモリ共有方法が得られ
る。

【００１５】

【発明の実施の形態】本発明の請求項１に記載の発明
は、メモリアクセス速度に差がある複数のプロセッサを
備えた設備においてメモリを共有する方法であって、メ
モリアクセス速度が高速なプロセッサへ、メモリアクセ
ス速度がこの高速のプロセッサより遅い他のプロセッサ
よりメモリアクセス要求を発生するステップと、前記高
速プロセッサが、前記メモリアクセス要求に基づいて、
プロセッサ動作中に割り込み機能により、前記他のプロ
セッサのメモリアクセスを代理で実行するステップを有
することを特徴としたものであり、メモリアクセス速度
の異なるプロセッサ間のメモリ共有を高速プロセッサの
代理転送命令を用いて行うことにより、メモリアクセス
速度の差に無関係に一定の待ち時間でメモリ共有が実現
される、という作用を有する。

【００１６】請求項２に記載の発明は、メモリアクセス
速度に差がある複数のプロセッサを備え、メモリを共有
しているマルチプロセッサ設備であって、メモリアクセ
ス速度が高速なプロセッサに、前記メモリを接続し、こ
の高速プロセッサに、メモリアクセス速度が高速プロセ
ッサより遅い他のプロセッサからのメモリアクセス要求
に応じて、プロセッサ動作中に他のプロセッサのメモリ
アクセスに相当する代理転送命令を出力する割り込み調
停回路と、前記割り込み調停回路の代理転送命令に応じ
て、前記他のプロセッサのメモリアクセスを代理で実行
する代理転送命令生成回路と、前記メモリとデータの受
渡しを行う代理転送用レジスタと、前記代理転送用レジ
スタおよび他のプロセッサに接続される、外部アドレス
バスおよび外部データバスを設け、前記メモリアクセス
要求に対応した代理転送命令により、前記外部アドレス
バス、外部データバス、および代理転送用レジスタを介
して前記他のプロセッサからの前記メモリに対するライ
ト／リードを行う構成としたことを特徴したものであ
り、高速プロセッサの割り込み調停回路の代理転送命令
により、メモリとのリード／ライトは代理転送用レジス
タとの間で１サイクルで行われ、他のプロセッサはこの
代理転送用レジスタと外部アドレスバスおよび外部デー
タバスを介してリード／ライトを実行する。よって、高
速プロセッサのメモリに対して代理する、他のプロセッ
サのメモリアクセスは、１サイクルに限定され、メモリ
アクセス速度の差に無関係に一定の待ち時間でメモリ共
有が実現される、という作用を有する。

【００１７】請求項３に記載の発明は、請求項２に記載
の発明であって、高速プロセッサに、パイプライン動作
機能を設け、割り込み調停回路から出力された代理転送
命令を命令パイプライン中に挿入することによってメモ
リに対するライト／リードを行う構成としたことを特徴
としたものであり、割り込み調停回路から出力された代
理転送命令を命令パイプライン中に挿入することによっ
て高速で、メモリに対するライト／リードが行われると
いう作用を有する。

【００１８】請求項４に記載の発明は、請求項２または
請求項３に記載の発明であって、半導体基板上に形成さ
れたことを特徴としたものである。請求項５に記載の発
明は、メモリをそれぞれ有する複数のプロセッサを備え
たマルチプロセッサ設備であって、各プロセッサに、他
のプロセッサからのメモリアクセス要求に応じて、プロ
セッサ動作中に他のプロセッサのメモリアクセスに相当
する代理転送命令を出力する割り込み調停回路と、前記
割り込み調停回路の代理転送命令に応じて、前記他のプ
ロセッサのメモリアクセスを代理で実行する代理転送命
令生成回路と、前記メモリとデータの受渡しを行う代理
転送用レジスタと、前記代理転送用レジスタおよび他の
プロセッサに接続された、外部アドレスバスおよび外部
データバスを設け、各プロセッサの割り込み調停回路を
接続するリングを設け、前記リングを介して入力した前
記メモリアクセス要求に対応した代理転送命令により、
前記外部アドレスバス、外部データバス、および代理転
送用レジスタを介して前記他のプロセッサからの前記メ
モリに対するライト／リードを行う構成としたことを特
徴としたものであり、各プロセッサの割り込み調停回路
の代理転送命令により、メモリとのリード／ライトは代
理転送用レジスタとの間で１サイクルで行われ、他のプ
ロセッサはこの代理転送用レジスタと外部アドレスバス
および外部データバスを介してリード／ライトを実行す
る。よって、このメモリに対する、他のプロセッサのメ
モリアクセスは、１サイクルに限定され、メモリアクセ
ス速度の差に無関係に一定の待ち時間でメモリ共有が実
現され、メモリアクセス速度の異なるプロセッサによる
マルチプロセッサ設備が実現できる、という作用を有す
る。

【００１９】以下、本発明の実施の形態を図面に基づい
て説明する。 ［実施の形態１］図１は本発明の実施の形態１における
メモリ共有方法を使用したマルチプロセッサ設備の構成
図である。メモリアクセス速度が高速の第１プロセッサ
１１０がメモリ１４０に接続されており、このメモリ１
４０を、第１プロセッサ１１０よりメモリアクセス速度
が遅い第２プロセッサ１２０と共有する構成としてい
る。

【００２０】高速の第１プロセッサ１１０は、割り込み
調停回路１１１（詳細は後述する）と、割り込み調停回
路１１１の代理転送命令（後述する）に応じて、第２プ
ロセッサ１２０が要求したメモリアクセスを代理で実行
する代理転送命令生成回路１１２と、メモリ１４０との
データの受渡しを行う代理転送用レジスタ１１３と、代
理転送用レジスタ１１３に接続された外部アドレスバス
１５０および外部データバス１６０とを有しており、低
速の第２プロセッサ１２０は、第１プロセッサ１１０の
割り込み調停回路１１１と、外部アドレスバス１５０お
よび外部データバス１６０に接続されている。

【００２１】割り込み調停回路１１１は、従来からプロ
セッサ１１０が保有する回路であり、プログラム動作と
非同期で発生する要因（外部端子、タイマなど）に対し
て、割り込み処理を実行する。この割り込み処理の動作
を図２に示す。第１プロセッサ１１０は（ｎ）、（ｎ＋
１）、（ｎ＋２）・・・という命令を逐次実行してい
る。これらの命令の中に、割り込みを許可する命令と割
り込みを禁止する命令があり、割り込みの許可、禁止を
制御するために命令に応じて割り込み許可信号を変化さ
せている。上記要因により割り込み要求信号がハイ（Ｈ
ｉ）になると、割り込み許可信号がロー（Ｌｏ）の間、
割り込みの受理が延期され、割り込み許可信号が再びＨ
ｉになると、割り込みは受理され、割り込みルーチンに
分岐し、（ｐ）、（ｐ＋１）、（ｐ＋２）・・・という
命令が逐次実行される。

【００２２】本発明ではこの割り込み調停回路１１１に
代理転送割り込みの機能を追加している。代理転送割り
込みとは、「第１プロセッサ１１０の動作中に第２プロ
セッサ１２０のメモリアクセスに相当する転送を行うた
めの代理転送命令を実行すること」を表し、第２プロセ
ッサ１２０からのメモリアクセス要求に応じて、代理転
送命令生成回路１１２ヘ第２プロセッサ１２０のメモリ
アクセスに相当する代理転送命令を出力する。この代理
転送割込みによって、割り込み調停回路１１１は、従来
の図１１の構成におけるバス調停回路２０に代わって、
第１，第２プロセッサ１１０，１２０のメモリアクセス
の調停を実現する。

【００２３】上記構成におけるメモリ共有動作を図３に
基づいて説明する。まず第２プロセッサ１２０より第１
プロセッサ１１０に対して要求信号１３０が発生され
る。すると、第１プロセッサ１１０の割り込み調停回路
１１１は、この要求信号１３０に基づいて代理転送命令
を実行するための調停動作を行う。すなわち、割り込み
調停回路１１１は応答信号１３１と共に代理転送実行信
号１３２を発生させ、代理転送命令生成回路１１２はこ
の代理転送実行信号１３２に応じて転送命令ＩＮＳＴを
生成する。この転送命令ＩＮＳＴは第２プロセッサ１２
０が要求したメモリアクセスを代理で行うためのもの
で、リード要求の場合は代理転送用レジスタ１１３にメ
モリ１４０の内容が転送され、ライト要求の場合は代理
転送用レジスタ１１３の内容がメモリ１４０に転送され
る。この転送命令は第１プロセッサ１１０における１サ
イクルのみ使用する。第２プロセッサ１２０は、代理転
送用レジスタ１１３との間で、外部アドレスバス１５０
および外部データバス１６０を介してリード／ライトを
実行する。この第２プロセッサ１２０のアクセスは長時
間かかる。

【００２４】上記のように代理転送命令に要するサイク
ル数は、メモリアクセス速度とは無関係に１サイクルの
みであるため、メモリアクセス速度の差が多くなっても
第１プロセッサ１１０のオーバーヘッドは増加しない。
よって、従来のような高速の第１プロセッサ１１０のオ
ーバーヘッドの増加を防止することができる。またこの
構成では第１プロセッサ１１０に本来備わっている割り
込み機能、転送命令を流用するため、第１プロセッサ１
１０に代理転送割り込み機能、代理転送命令生成回路、
代理転送用レジスタを追加することで実現することがで
きる。図４に本発明による回路規模増加についての説明
を示す。従来構成における調停回路２０に相当する回路
規模（あるいは回路規模の一部）が代理転送割り込み機
能として第１プロセッサ１１０に移動する形となるた
め、構成全体での回路規模の増加は代理転送命令生成回
路１１２、代理転送用レジスタ１１３の追加によるもの
のみとなる。

【００２５】以下、本実施の形態１をディジタルシグナ
ルプロセッサ（第１プロセッサに相当する）に具体化し
た例を図５を示す。図５はメモリ制御を中心に構成を説
明した図である。要求／応答信号２３０として、メモリ
アクセスのチップセレクト信号／ＣＳ、ライト／リード
アクセスのイネーブル信号／ＷＥ，／ＲＥ、データの転
送動作中を外部に通知する応答信号／ＡＣＫを設けてい
る。これらの信号は図１における第２プロセッサ１２０
の要求信号１３０、応答信号１３１に対応している。

【００２６】またアドレス／データ信号２３１として、
ＡＤ［１５：０］、ＤＴ［１５：０］を設けている。こ
れらの信号は図１における外部アドレスバス１５０、外
部データバス１６０に対応している。これらの信号は割
り込み調停回路２１０、アドレスレジスタ２２０、デー
タレジスタ２２１に接続されている。これらアドレスレ
ジスタ２２１、データレジスタ２２０はそれぞれアドレ
スバス２４０、データバス２５０に接続されている。つ
まり図１における代理転送用レジスタ１１３に相当す
る。

【００２７】割り込み調停回路２１０は代理転送命令生
成回路２１１およびセレクタ２８０に接続されている。
セレクタ２８０は通常は命令メモリ２７０から供給され
る命令を第１命令レジスタ２９０に供給するが、代理転
送実行信号２３２が発生した場合は代理転送命令生成回
路２１１から供給される命令を第１命令レジスタ２９０
に供給する。第１命令レジスタ２９０は第１命令デコー
ダ２９１と第２命令レジスタ２９２に命令を供給する。
第２命令レジスタ２９２は第２命令デコーダ２９３に命
令を供給する。第１および第２命令デコーダ２９１，２
９２は命令をデコードし、制御信号を各機能ブロックに
供給する。アドレスバス２４０とデータバス２５０に
は、メモリ１４０に相当するデータメモリ２６０、代理
転送用レジスタ２２３の他に、通常動作で使用するデー
タメモリポインタレジスタ２６１、演算用レジスタ２６
２、演算器２６３が接続されている。

【００２８】このディジタルシグナルプロセッサのパイ
プラインタイミング説明を図６に示す。パイプラインは
５段あり、命令メモリ２７０からの命令データを入力す
るＩＦステージ、第１命令デコーダ２９１より各機能ブ
ロックに制御信号が供給されるＤ１ステージ、第２命令
デコーダ２９３より各機能ブロックに制御信号が供給さ
れるＤ２ステージ、アドレスバス２４０よりデータメモ
リ２６０にアドレスが供給されるＭＡステージ、データ
バス２５０よりデータメモリ２６０にデータが供給され
る、あるいはデータメモリ２６０よりデータバス２５０
にデータが供給されるＥＸステージという構成になって
いる。転送命令によってデータメモリ２６０へライト、
あるいはデータレジスタ２２０にライトされるのはＥＸ
ステージの終わりで行われる。

【００２９】まずライト動作について、図７に示すタイ
ミング説明図に基づいて説明する。／ＣＳ、／ＷＥをア
クティブにすることにより、ライトによる要求信号が発
生すると、ＡＤ［１５：０］、ＤＴ［１５：０］のアド
レス、データはアドレスレジスタ２２１、データレジス
タ２２０に格納される。同時に割り込み調停回路２１０
は代理転送実行信号２３２を発生する。この代理転送実
行信号２３２に従って、代理転送命令生成回路２１１は
代理転送命令を発生し、セレクタ２８０は代理転送命令
（ｒ→ｍ）を第１命令レジスタ２９０に供給する。この
代理転送命令は、『データレジスタ２２０からデータメ
モリ２６０へのデータの転送』を各機能ブロックに指示
する。この代理転送命令によって端子からデータメモリ
２６０へのライトが実施される。

【００３０】次にリード動作について、図８に示すタイ
ミング説明図に基づいて説明する。／ＣＳ、／ＲＥをア
クティブにすることにより、リードによる要求信号が発
生すると、ＡＤ［１５：０］のアドレスはアドレスレジ
スタ２２１に格納される。同時に割り込み調停回路２１
０は代理転送実行信号２３２を発生する。代理転送実行
信号２３２に従って、代理転送命令生成回路２１１は代
理転送命令（ｍ→ｒ）を発生し、セレクタ２８０は代理
転送命令を第１命令レジスタ２９０に供給する。この代
理転送命令は、『データメモリ２６０からデータレジス
タ２２０へのデータの転送』を各機能ブロックに指示す
る。この代理転送命令によってデータメモリ２６０から
端子へのリードが実施される。 ［実施の形態２］図９は本発明の実施の形態２における
メモリ共有方法を使用したプロセッサ設備の構成図であ
る。

【００３１】第１プロセッサ３１０、第２プロセッサ３
２０、第３プロセッサ３３０はそれぞれ、割り込み調停
回路３１１，３２１，３３１、代理転送命令生成回路３
１２，３２２，３３２、代理転送用レジスタ３１３，３
２３，３３３を有している。また各プロセッサ３１０，
３２０，３３０はそれぞれ第１メモリ３１４、第２メモ
リ３２４、第３メモリ３３４に接続されている。各プロ
セッサにおける代理転送命令生成回路３１２，３２２，
３３２は、要求信号リング３６０、応答信号リング３７
０でループ状に接続され、代理転送用レジスタ３１３，
３２３，３３３は共有アドレスバス３４０、共有データ
バス３５０で接続されている。

【００３２】このプロセッサ設備のメモリ共有動作を図
１０に基づいて説明する。それぞれのプロセッサ３１
０，３２０，３３０が他のプロセッサに接続されている
メモリ３１４，３２４，３３４にアクセスしたい場合は
要求信号を発行する。この要求信号は要求信号リング３
６０を経由して各プロセッサを巡回する。各プロセッサ
は要求信号に従って代理転送命令を実施すると同時に応
答信号を発行する。応答信号は応答信号リング３７０を
経由して各プロセッサを巡回する。要求信号を発行した
プロセッサが応答信号を検出することで要求が受理さ
れ、一連の動作が終了する。図１０において、要求信号
（ｎ）は第１プロセッサ３１０が発行しており第２プロ
セッサ３２０のメモリ３２４へのアクセスを示す。この
信号（ｎ）は第１プロセッサ３１０を始めとして第２プ
ロセッサ３２０、第３プロセッサ３３０、第１プロセッ
サ３１０と巡回する。第２プロセッサ３２０は信号
（ｎ）が自分に対しての要求であると判断し、代理転送
命令を実施すると同時に応答信号（ｎ）を発行する。こ
の応答信号（ｎ）は第２プロセッサ３２０、第３プロセ
ッサ３３０、第１プロセッサ３１０と巡回する。第１プ
ロセッサ３１０が応答信号（ｎ）を検出することによっ
て要求が受理されたことを示す。次に、第２プロセッサ
３２０が要求信号（ｎ＋１）を発行する。この要求信号
（ｎ＋１）は第３プロセッサ３３０のメモリ３３４への
アクセスを示す。要求信号（ｎ＋１）は第３プロセッサ
３３０、第１プロセッサ３１０を巡回する。第３プロセ
ッサ３３０は要求信号（ｎ＋１）が自分に対しての要求
であると判断し、代理転送命令を実施すると同時に応答
信号（ｎ＋１）を発行する。この応答信号（ｎ＋１）は
第１プロセッサ３１０、第２プロセッサ３２０と巡回す
る。第２プロセッサ３２０が応答信号（ｎ＋１）を検出
することによって要求が受理されたことを示す。

【００３３】実施の形態２においても、代理転送命令に
要するサイクル数は、メモリアクセス速度とは無関係に
１サイクルのみであるため、上記一連の動作によるプロ
セッサ設備全体の性能低下を抑えることができ、そのた
め、このプロセッサ設備の構成はメモリアクセス速度に
差がある複数のプロセッサを用いた場合に極めて有効で
ある。

【００３４】なお、本実施の形態１および２における、
複数のプロセッサおよびメモリは単一あるいは複数の半
導体基板上に形成することができる。

【００３５】

【発明の効果】以上のように本発明によれば、メモリア
クセス速度の異なるプロセッサ間のメモリ共有を代理転
送命令を用いて行うことにより、メモリアクセス速度の
差に無関係に一定の待ち時間でメモリ共有を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるメモリ共有方法
を使用したマルチプロセッサ設備の構成図である。

【図２】同マルチプロセッサ設備の割り込み調停回路の
動作説明図である。

【図３】同マルチプロセッサ設備のメモリ共有動作説明
図である。

【図４】同マルチプロセッサ設備における回路規模増加
説明図である。

【図５】同マルチプロセッサ設備のディジタルシグナル
プロセッサの構成図である。

【図６】同マルチプロセッサ設備のディジタルシグナル
プロセッサのパイプラインタイミング説明図である。

【図７】同マルチプロセッサ設備のディジタルシグナル
プロセッサのライト動作タイミング説明図である。

【図８】同マルチプロセッサ設備のディジタルシグナル
プロセッサのリード動作タイミング説明図である。

【図９】本発明の実施の形態２におけるメモリ共有方法
を使用したマルチプロセッサ設備の構成図である。

【図１０】同マルチプロセッサ設備のプロセッサ間メモ
リ共有動作説明図である。

【図１１】従来のバス解放型メモリ共有方法を使用した
マルチプロセッサ設備の構成図である。

【図１２】従来のマルチプロセッサ設備のバス調停回路
の動作説明図である。

【図１３】従来のマルチプロセッサ設備のメモリ共有動
作説明図である。

【図１４】従来のマルチプロセッサ設備のメモリ共有動
作説明図である。

【符号の説明】

１１０ 第１プロセッサ（高速プロセッサ） １１１，２１０，３１１，３２１，３３１ 割り込み
調停回路 １１２，２１１，３１２，３２２，３３２ 代理転送
命令生成回路 １１３，３１３，３２３，３３３ 代理転送用レジス
タ １２０ 第２プロセッサ（低速プロセッサ） １４０，３１４，３２４，３３４ メモリ １５０ 外部アドレスバス １６０ 外部データバス ２２０ データレジスタ（代理転送用レジスタ） ２２１ アドレスレジスタ（代理転送用レジスタ） ２３０ 要求信号 ２３１ 外部アドレスバス、外部データバス ２４０ アドレスバス ２５０ データバス ２６０ データメモリ ２７０ 命令メモリ ２８０ セレクタ ２９０ 第１命令レジスタ ２９１ 第１命令デコーダ ２９２ 第２命令レジスタ ２９３ 第２命令デコーダ ３１０、３２０、３３０ プロセッサ ３４０ 共有アドレスバス ３５０ 共有データバス ３６０ 要求信号リング ３７０ 応答信号リング

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリアクセス速度に差がある複数のプ
   ロセッサを備えた設備においてメモリを共有する方法で
   あって、 メモリアクセス速度が高速なプロセッサへ、メモリアク
   セス速度がこの高速のプロセッサより遅い他のプロセッ
   サよりメモリアクセス要求を発生するステップと、 前記高速プロセッサが、前記メモリアクセス要求に基づ
   いて、プロセッサ動作中に割り込み機能により、前記他
   のプロセッサのメモリアクセスを代理で実行するステッ
   プを有することを特徴とするメモリ共有方法。
2. 【請求項２】 メモリアクセス速度に差がある複数のプ
   ロセッサを備え、メモリを共有しているマルチプロセッ
   サ設備であって、 メモリアクセス速度が高速なプロセッサに、前記メモリ
   を接続し、 この高速プロセッサに、 メモリアクセス速度が高速プロセッサより遅い他のプロ
   セッサからのメモリアクセス要求に応じて、プロセッサ
   動作中に他のプロセッサのメモリアクセスに相当する代
   理転送命令を出力する割り込み調停回路と、 前記割り込み調停回路の代理転送命令に応じて、前記他
   のプロセッサのメモリアクセスを代理で実行する代理転
   送命令生成回路と、 前記メモリとデータの受渡しを行う代理転送用レジスタ
   と、 前記代理転送用レジスタおよび他のプロセッサに接続さ
   れる、外部アドレスバスおよび外部データバスを設け、 前記メモリアクセス要求に対応した代理転送命令によ
   り、前記外部アドレスバス、外部データバス、および代
   理転送用レジスタを介して前記他のプロセッサからの前
   記メモリに対するライト／リードを行う構成としたこと
   を特徴とするマルチプロセッサ設備。
3. 【請求項３】 高速プロセッサに、パイプライン動作機
   能を設け、 割り込み調停回路から出力された代理転送命令を命令パ
   イプライン中に挿入することによってメモリに対するラ
   イト／リードを行う構成としたことを特徴とする請求項
   ２記載のマルチプロセッサ設備。
4. 【請求項４】 半導体基板上に形成されたこと特徴とす
   る請求項２または請求項３記載のマルチプロセッサ設
   備。
5. 【請求項５】 メモリをそれぞれ有する複数のプロセッ
   サを備えたマルチプロセッサ設備であって、 各プロセッサに、 他のプロセッサからのメモリアクセス要求に応じて、プ
   ロセッサ動作中に他のプロセッサのメモリアクセスに相
   当する代理転送命令を出力する割り込み調停回路と、 前記割り込み調停回路の代理転送命令に応じて、前記他
   のプロセッサのメモリアクセスを代理で実行する代理転
   送命令生成回路と、 前記メモリとデータの受渡しを行う代理転送用レジスタ
   と、 前記代理転送用レジスタおよび他のプロセッサに接続さ
   れた、外部アドレスバスおよび外部データバスを設け、 各プロセッサの割り込み調停回路を接続するリングを設
   け、 前記リングを介して入力した前記メモリアクセス要求に
   対応した代理転送命令により、前記外部アドレスバス、
   外部データバス、および代理転送用レジスタを介して前
   記他のプロセッサからの前記メモリに対するライト／リ
   ードを行う構成としたことを特徴とするマルチプロセッ
   サ設備。