WO2004112121A1

WO2004112121A1 - Ｍｉｓトランジスタ及びｃｍｏｓトランジスタ

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Publication number: WO2004112121A1
Application number: PCT/JP2004/008218
Authority: WO
Inventors: Tadahiro Ohmi; Takefumi Nishimuta; Hiroshi Miyagi; Shigetoshi Sugawa; Akinobu Teramoto
Original assignee: Toyota Industries Corp; Nigata Semitsu Co Ltd
Current assignee: Toyota Industries Corp; NSC Co Ltd
Priority date: 2003-06-13
Filing date: 2004-06-11
Publication date: 2004-12-23
Anticipated expiration: 2005-12-13
Also published as: JP2005005625A; US8314449B2; EP1635385A1; TW200511581A; KR20060019593A; US20100038722A1; TWI331399B; US20060278909A1; CN1806319B; JP4723797B2; KR100769067B1; CN1806319A; EP1635385A4

Abstract

　半導体基板に形成されるＭＩＳトランジスタを前提とし、該ＭＩＳトランジスタは、表面が少なくとも二つの異なる結晶面を有する凸部（７０４、９１０Ｂ）を主面に対して構成する半導体基板（７０２、９１０）と、前記凸部の表面を構成する前記少なくとも二つの異なる結晶面の各々の少なくとも一部を覆うゲート絶縁膜（７０８、９２０Ｂ）と、前記ゲート絶縁膜を介して、前記凸部の表面を構成する前記少なくとも二つの異なる結晶面の各々に対して構成されるゲート電極（７０６、９３０Ｂ）と、前記少なくとも二つの異なる結晶面の各々に面して前記凸部中に形成され、かつ前記ゲート電極の両側にそれぞれ形成される同一導電型拡散領域（７１０ａ、７１０ｂ、９１０ｃ、９１０ｄ）と、を有する。このように構成することにより、素子面積の増大を抑えながら、チャネル幅を増大できる。

Description

明細書

MISトランジスタ及び CMOSトランジスタ技術分野

[0001] 本発明は、 MIS (Metal-Insulator-Semiconductor)トランジスタのゲート幅を調整する技術に関する。

背景技術

[0002] 半導体装置の一つとして、従来より MIS (Meta卜 Insulator— Semiconductor)トランジスタが知られている。

この MISトランジスタに構成されるゲート絶縁膜の形成手法は様々で、一例として、酸素分子や水分子を使用して約 800°C程度以上の熱酸化処理を施す熱酸化技術が挙げられる。

[0003] この熱酸化技術によると、ゲート絶縁膜を形成する熱酸化工程の前工程として、有機物、金属、パーティクルなどの表面付着汚染物の除去処理を施し、更に希フッ酸や水素添加水等を用いた洗浄を行ない、そして、ゲート絶縁膜が形成されるシリコン基板（この他の半導体基板としてはゲルマニウムなどもある）の表面のシリコン未結合手を水素で終端してシリコン基板の表面への自然酸化膜形成を抑制し、清浄な表面を有するシリコン基板を続く上記熱酸化工程へと導入する。

[0004] そして、この熱酸化工程では、アルゴン (Ar)などの不活性ガス雰囲気でシリコン基板を昇温する。この昇温の過程では、約 600°C程度以上の温度で上記シリコン基板の表面のシリコン未結合手を終端した表面終端水素が脱離し、さらに、約 800°C以上で、酸素分子ないしは水分子を導入した雰囲気でシリコン基板の表面の酸化が行なわれる。

[0005] このような熱酸化技術を使用してシリコン基板の表面にシリコン酸化膜を形成した場合、表面が（100)面方位に配向した結晶面をもつシリコン基板においては、酸化膜/シリコン界面特性、酸化膜の耐圧特性、リーク電流特性などが良好となる。また、上記熱酸化技術に変わるその他の手法であっても上記同等程度の効果を得る事ができるとされている。そのため、シリコン基板に対して MISトランジスタを構成する際は、（100)面を主面とするシリコン基板の表面 (すなわち（100)面）に上記熱酸化技術などの手法に基づいてゲート絶縁膜を形成し、

[0007] さらに、ゲート絶縁膜に上記熱酸化技術等の手法を用いて酸化膜を形成することにより、シリコン基板の（100)面上に pチャネル M〇S (Metal-Oxide-Semiconductor) トランジスタ及び nチャネル M〇Sトランジスタよりなる相補型の MOSトランジスタ（以下、 CMOSトランジスタと呼ぶ事とする）を集積すること力 Sできる。

[0008] 一方で MOSトランジスタのゲート構造に特徴をもたせた半導体装置も多く見られるようになつてきた。

その一つには、半導体基板に形成された凸部の一結晶面（（100)面）に、上述した熱酸化処理などを施してゲート絶縁膜を形成し、半導体基板の上記凸部の側壁面にチャネルを形成させてなる一導電型（pチャネルまたは nチャネル）の MOSトランジスタがある（特開 2002-110963号公報）。

[0009] 一般的に、一結晶面（（100)面）に対してゲート絶縁膜が形成されてなる MISトランジスタにゲート電圧が加わると、当該一結晶面に面してシリコン基板中にチャネルが形成される。この時、そのチャネル幅は上記一結晶面に沿って形成されたチャネルを通過する電子または正孔の移動方向と直交する方向の長さによって与えられる。

[0010] そして上記 MISトランジスタの電流駆動能力を高めるためには、上記チャネル内の電子移動量或いは正孔移動量を高める必要があり、これを実現するためには上記チャネル幅を長くし、さらにはそのチャネル内において電子或いは正孔の無駄な浪費を少なくするという工夫が必要となる。

特許文献 1 :特開 2002 - 110963号公報

[0011] ところが、一般的な MISトランジスタの構成では、チャネル幅を長くしてしまうと MIS トランジスタの素子面積は増大してしまうため、半導体基板上への素子の集積度を高めることは困難となる。また、上記特開 2002— 110963号公報に開示されている技術を適用した場合では、チャネルが形成される半導体基板凸部が示す面方位によって電子或いは正孔に無駄な浪費を生じ、チャネル幅の単位長さ当たりに使用される、トランジスタを駆動させるために有効なエネルギー量が、例えば（100)結晶面では最適であっても他の結晶面では格段に減少してしまう。よって、当該技術を適用してゲ一ト幅を増やしても、チャネル内の電子或いは正孔の無駄な浪費が生じてしまう。

[0012] また、 CMOSトランジスタを形成する際は、電子移動度が正孔移動度の 2倍から 3 倍の値を有するため、互いの電流駆動能力を一致させるためには、電流駆動能力の小さい pチャネル M〇Sトランジスタのチャネル幅が大きくなるようにその素子面積を n チャネル M〇Sトランジスタの素子面積よりも大きくしなければならなくなる。反対に、互いの素子面積を一致させようとすると、互いのチャネル幅が同一になり各電流駆動能力に不一致が生じる。

発明の開示

[0013] 本発明は、素子面積の増大を抑制すると共にチャネルの幅を増やし、さらにそのチャネルにおいて、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効なエネルギー量の低下を抑止することのできる MISトランジスタを提供することを目的とし、更には、 pチャネル MOSトランジスタ及び nチャネル MOSトランジスタの素子面積を等しくし、かつ互いの電流駆動能力が一致する CMOSトランジスタを提供することを目的として、以下のように構成する。

[0014] 本発明の MISトランジスタの態様の一つは、半導体基板に形成される MISトランジスタであって、表面が少なくとも二つの異なる結晶面を有する凸部を主面に対して構成する半導体基板と、上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々の少なくとも一部を覆うゲート絶縁膜と、上記半導体基板と電気的に絶縁されるように上記ゲート絶縁膜を介して構成され、かつ上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々に対して構成されるゲート電極と、上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々に面して上記凸部中に形成され、かつ上記ゲート電極の両側にそれぞれ形成される同一導電型拡散領域（導電型には、例えば n型や p型があり、同一導電型拡散領域とは、上記ゲート電極の両側に形成される拡散領域の導電型が同一であることを意味する）と、を有するように構成する。

[0015] この際、上記ゲート電極の両側に夫々形成された上記同一導電型拡散領域間に上記ゲート絶縁膜に沿って生成されるチャネルのチャネル幅は、上記少なくとも二つの異なる結晶面に沿って生成される各チャネルのチャネル幅の総和で示される、ようにすることが望ましい。

[0016] なお、上記ゲート絶縁膜は、上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々の少なくとも一部を、上記少なくとも二つの異なる結晶面に渡って連続して覆う、ように構成されることが望ましい。

[0017] また、本発明の MISトランジスタのその他の態様の一つは、半導体基板に形成される MISトランジスタであって、表面が少なくとも二つの異なる結晶面を有する凸部を主面に対して構成する半導体基板と、上記主面及び上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々の少なくとも一部を覆うゲート絶縁膜と、上記半導体基板と電気的に絶縁されるように上記ゲート絶縁膜を介して構成され、かつ上記主面及び上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々に対して構成されるゲート電極と、上記主面及び上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々に面して上記凸部中に形成され、かつ上記ゲート電極の両側にそれぞれ形成される同一導電型拡散領域と、を有するように構成する

[0018] この際、上記主面に沿って生成されるチャネルのチャネル幅力上記少なくとも二つの結晶面の内の上記主面と異なる結晶面に沿って生成されるチャネルのチャネル幅によって補われる、ように構成してもよい。

[0019] なお、上記ゲート絶縁膜は、上記主面及び上記凸部の表面を構成する上記少なくとも二つの異なる結晶面の各々の少なくとも一部を、上記主面及び上記少なくとも二つの異なる結晶面に渡って連続して覆う、ことが望ましい。

[0020] また、上記各態様の MISトランジスタは、単一のトランジスタで構成することが望ましレ、。

また、上記各態様の MISトランジスタにおいて、上記半導体基板はシリコン基板であり、上記主面及び上記少なくとも二つの異なる結晶面は、（100)面、（110)面、または（111)面の内の、少なくとも互いに異なる何れか二つの結晶面である、ように構成することが望ましい。 [0021] このように構成することによって、 MISトランジスタの上記ゲート絶縁膜に沿って生成されるチャネルは上記少なくとも二つの異なる結晶面に沿って生成されるようになる。そして、このように構成される MISトランジスタにおいては、その素子面積を直接的に大きくする結晶面と異なる方向に対してチャネル幅を獲得できるようになる。また、そのゲート絶縁膜に沿って生成されるチャネルにおいて、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量の低下を抑制させることが可能になる。

[0022] さらに、上記各態様の MISトランジスタにおいて、上記ゲート絶縁膜は上記シリコン基板の表面を所定の不活性ガスによるプラズマに曝して水素を除去することにより形成され、上記シリコン基板と上記ゲート絶縁膜との界面における上記水素の含有量が面密度換算で l OU/cm²以下となる、ように形成されることが望ましい。

[0023] このように構成することによって、そのゲート絶縁膜に沿って生成されるチャネルにおいて、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量の低下を抑制させることが大幅に可能になる。

[0024] さらに、チャネルが凸部に沿って形成されることにより、トランジスタ特性における飽和領域でのピンチオフ点（チャネルキャリア密度が略 0になる点）の移動による、実効ゲート長の減少及びドレイン電流の上昇というチャネル長変調効果を抑えることができる。

[0025] 本発明の CMOSトランジスタの態様の一つは、 nチャネル MOSトランジスタが半導体基板の主面に対してのみ形成される、ことを前提とし、上述した各態様の MISトランジスタにおいて、上記ゲート絶縁膜を酸化膜とし、上記同一導電型拡散領域を p型拡散領域としたものを、 pチャネル MOSトランジスタとして構成する。

[0026] また、本発明の CMOSトランジスタの態様のその他の一つは、（100)結晶面を主タが構成されることを前提とし、上記 nチャネル MOSトランジスタは、上記主面のみの一部を覆うゲート酸化膜と、上記シリコン基板と電気的に絶縁されるように上記ゲート酸化膜を介して上記主面に構成されるゲート電極と、上記主面に面して上記シリコン基板中に形成され、かつ上記ゲート電極の両側にそれぞれ形成される n型拡散領域と、によって構成され、上記 pチャネル MOSトランジスタは、上述した各態様の MISトランジスタにおいて、上記同一導電型拡散領域が p型拡散領域であり、上記ゲート絶縁膜がゲート酸化膜であり、上記少なくとも二つの結晶面の内、一方の結晶面が上記（100)結晶面であり、他方の結晶面が（110)結晶面である、ように構成する。

[0027] なお、上記 CMOSトランジスタの各態様では、上記 pチャネル MOSトランジスタ及び上記 nチャネル MOSトランジスタにおいて、各々の電流駆動能力は平衡し、かつ各々の素子面積は同一である、ように構成することが望ましい。

[0028] このように構成することによって、 CMOSトランジスタの素子面積を直接的に大きくしている pチャネル M〇Sトランジスタにおいて、その素子面積を直接大きくする結晶面とは異なる方位に配向する結晶面にゲート絶縁膜を形成することができる。そのため、上記 pチャネル MOSトランジスタにおいては、ゲート絶縁膜に沿って生成されるチャネルのチャネル幅を上記素子面積を直接的に大きくする方位とは異なる方位に生成させることができる。よって、上記 pチャネル MOSトランジスタの電流駆動能力と上記 nチャネル MOSトランジスタの電流駆動能力とを、互いの MOSトランジスタの素子面積をばらっかせることなく一致させることが可能になる。

[0029] そして、 pチャネル MOSトランジスタにおいて上記少なくとも二つの異なる結晶面に沿ってチャネル幅を獲得できるため、主面のみに形成された nチャネル MOSトランジスタと素子面積及び電流駆動能力を略一致させることが可能になる。

図面の簡単な説明

[0030] 本発明は、後述する詳細な説明を、下記の添付図面と共に参照すればより明らかになるであろう。

[図 1]ラジアルラインスロットアンテナを用いたプラズマ処理装置の一例を示す断面図である。

[図 2]図 1のシリコン基板 103表面におけるシリコン一水素結合を赤外分光器により分析した結果である。

[図 3]図 1の処理室 101内の Kr/Oの圧力比を 97/3に保持しつつガス圧力を変化

2

させた場合に形成される酸化膜の厚さの、処理室内圧力との関係である。

[図 4]Kr/0プラズマ酸化膜の成長レートと熱酸化膜の成長レートとの比較図である [図 5]Kr/0プラズマ酸化膜と熱酸化膜との界面準位密度の比較図である。

2

[図 6]pチャネル MOSトランジスタの構成例である。

[図 7]図 6の一部を取り出して示した図である。

[図 8]CMOSトランジスタの構成例である。

[図 9]図 8の一部を取り出して示した図である。

[図 10A]ドレイン電圧対規格化ドレイン電流特性である。

[図 10B]ドレイン電圧対規格化ドレイン電流特性である。

[図 10C]ドレイン電圧対規格化ドレイン電流特性である。

発明の実施をするための最良の形態

[0031] 以下、本発明の好ましい実施の形態について、図面を参照して具体的に説明する本発明の実施の形態におけるトランジスタは MIS (Metal-Insulator-Semiconductor

)構造によって構成される。

[0032] そして、その MISトランジスタのゲート絶縁膜は、特開 2002— 261091号公報に開示されている、 MISトランジスタのゲート絶縁膜を高性能電気特性を持たせて薄く形成するゲート絶縁膜薄膜形成技術を取り入れて形成する。

[0033] そこで、先ず始めに、上記 MISトランジスタのゲート絶縁膜薄膜形成方法について説明する。

なお、上記 MISトランジスタのゲート絶縁膜の種類に関しては、上記特開 2002—2 61091号公報に開示されているように酸化膜や窒化膜や酸窒化膜などがあり、半導体基板にもシリコンやゲルマニウムなどのように異なる結晶面を有する多種類の基板力 Sある。そのため、本発明の実施の形態において上記何れの種類のゲート絶縁膜或いは半導体基板を使用することもできるが、説明の理解を容易にするために、以下の説明では、半導体基板を（100)面、（110)面、或いは（111)面の内の少なくとも何れか二つの結晶面を表面に有するシリコン (Si)基板とし、ゲート絶縁膜を酸化膜とした、 MOS (Meta卜 Oxide-Semiconductor)構造のトランジスタを例に説明することにする。 [0034] 図 1は、ラジアルラインスロットアンテナを用いたプラズマ処理装置 100の一例を示す断面図である。

本ゲート絶縁膜薄膜形成方法においては、シリコン表面の未結合手を終端している水素を除去するのに、次の酸化膜形成工程でプラズマ励起ガスとして使われる Kr を使用し、同一処理室内で連続して表面終端水素除去処理と酸化処理とを行う。

[0035] 先ず、真空容器 (処理室） 101内を真空にし、次にシャワープレート 102から最初にアルゴン (Ar)ガスを導入し、それをクリプトン (Kr)ガスに切替える。さらに、上記処理室 101内の圧力を 133Pa (lTorr)程度に設定する。

[0036] 次にシリコン基板 103を、加熱機構を持つ試料台 104に置き、試料の温度を 400°C 程度に設定する。上記シリコン基板 103の温度が 200_550°Cの範囲内であれば、以下に述べる結果はほとんど同様のものとなる。上記シリコン基板 103は、直前の前処理工程にぉレ、て希フッ酸洗浄が施され、その結果表面のシリコン未結合手が水素で終端されている。

[0037] 次に同軸導波管 105からラジアルラインスロットアンテナ 106に周波数が 2. 45GH zのマイクロ波を供給し、上記マイクロ波を上記ラジアルラインスロットアンテナ 106から処理室 101の壁面の一部に設けられた誘電体板 107を通して、上記処理室 101 内に導入する。導入されたマイクロ波は上記シャワープレート 102から上記処理室 10 1内に導入された Krガスを励起し、その結果上記シャワープレート 102の直下に高密度の Krプラズマが形成される。供給するマイクロ波の周波数が 900MHz程度以上約 10GHz程度以下の範囲にあれば、以下に述べる結果はほとんど同様のものとなる。

[0038] 図 1の構成においてシャワープレート 102と基板 103の間隔は、本実施形態では 6 cmに設定する。この間隔は狭いほうがより高速な成膜が可能となる。

なお、本実施形態では、ラジアルラインスロットアンテナを用いたプラズマ装置を用いて成膜した例を示している力 S、他の方法を用いてマイクロ波を処理室内に導入してプラズマを励起してもよい。

[0039] 上記シリコン基板 103を Krガスで励起されたプラズマに曝すことにより、上記シリコン基板 103の表面は低エネルギの Krイオン照射を受け、その表面終端水素が除去される。

[0040] 図 2は上記シリコン基板 103表面におけるシリコン一水素結合を赤外分光器により分析した結果であり、上記処理室 101中にマイクロ波を 133Pa (lTorr)の圧力下、 1 . 2W/cm²のパワーで導入することで励起した Krプラズマによる、シリコン表面終端水素の除去効果を示す。

[0041] 図 2を参照するに、わず力、 1秒程度の Krプラズマ照射でシリコン一水素結合に特徴的な波数 2100cm— ¹付近の光吸収がほとんど消滅し、約 30秒の照射ではほぼ完全に消滅するのがわかる。すなわち、約 30秒の Krプラズマ照射により、シリコン表面を終端していた水素が除去できることがわかる。本実施形態では、 1分間の Krプラズマ照射を施して、表面終端水素を完全に除去する。

[0042] 次に、上記シャワープレート 102から 97Z3の分圧比の KrZ〇混合ガスを導入する。この際、処理室内の圧力は 133Pa (lTorr)程度に維持しておく。 Krガスと〇ガスが混合された高密度励起プラズマ中では、中間励起状態にある Kr*と〇分子が衝突し、原子状酸素 O*を効率よく大量に発生できる。

[0043] 本例では、この原子状酸素 O*により上記シリコン基板 103の表面を酸化する。本薄膜形成方法を用いることにより、原子状酸素による酸化処理では、 400° C程度の非常に低い温度での酸化が可能となる。 Kr*と Oの衝突機会を大きくするには、処理室圧力は高い方が望ましいが、あまり高くすると、発生した〇*同志が衝突し、 O分子に戻ってしまう。当然、最適ガス圧力が存在する。

[0044] 図 3に、処理室内の Kr/Oの圧力比を 97/3に保持しつつ、上記処理室 101内のガス圧力を変化させた場合の、形成される酸化膜の厚さと処理室内圧力との関係を示す。ただし図 3では、シリコン基板 103の温度を 400° Cに設定し、 10分間の酸化処理を行っている。

[0045] 図 3を参照するに、上記処理室 101内の圧力が約 133Pa (lTorr)の時に最も酸化速度は速くなり、この圧力ないしはその近傍の圧力条件が最適であることがわかる。この最適圧力は、上記シリコン基板 103の表面が（100)面方位に配向した結晶面である場合に限らず、シリコン表面がどの面方位に配向した結晶面であっても同じである。 [0046] 所望の膜厚のシリコン酸化膜が形成されたところでマイクロ波パワーの導入を止めプラズマ励起を終了し、さらに Kr/O混合ガスを Arガスに置換して酸化工程を終了する。本工程の前後に Arガスを使用するのは Krより安価なガスをパージガスに使用するためである。本工程に使用された Krガスは回収再利用する。

[0047] 以上の KrZ〇プラズマ酸化膜形成に続レ、て、既知の電極形成工程、保護膜形成工程、水素シンタ処理工程等を施して MOSトランジスタやキャパシタを含む半導体集積回路装置を完成さることができる。

[0048] 上記の手順で形成されたシリコン酸化膜中の水素含有量を昇温放出により測定したところ、 3nmの膜厚のシリコン酸化膜において面密度換算で 10¹²/cm²程度以下であった。特にリーク電流が少ない酸化膜においてはシリコン酸化膜内の水素含有量は、面密度換算で ion/cm²程度以下であることが確認された。一方、酸化膜形成前に Krプラズマの暴露を行わなかった酸化膜は面密度換算で 10¹²/cm²を超える水素を含んでいた。

[0049] また、上記の手順で形成されたシリコン酸化膜を剥離した後のシリコン表面と酸化膜形成前のシリコン表面の粗さを原子間力顕微鏡で測定して比較したところ、シリコン表面の荒さが変化していないのが確認された。すなわち、終端水素を除去して酸化した後でもシリコン表面が荒れることはない。

[0050] 本ゲート絶縁膜薄膜形成方法によると、シリコン基板と MOSトランジスタのゲート絶縁膜として形成されるシリコン酸化膜との、界面に残留する水素が除去され、その界面が平坦化される。この平坦ィヒにより、その界面における低界面準位密度を実現すること力 Sでき、ゲート絶縁膜が薄膜化されても良好な電気特性 (低リーク電流特性、低界面準位密度、高耐圧性、高ホットキャリア耐性、均一なしきい値電圧特性など）が得られるようになつている。また、さらに、如何なる面方位に形成されたゲート絶縁膜もそれらの面方位に対して良好な電気特性を得る事もできるようになる。

[0051] ここで、本発明の実施の形態の一例として示される M〇Sトランジスタの構成において後述する立体構造にすることの有効性を示唆するために、上記異なる面方位 (結晶面）に対する解析結果の一例を以下に説明する。

[0052] 図 4は、図 1のプラズマ処理装置 100によりシリコン基板の 3つの結晶面、すなわち（ 100)面、（111)面、および（110)面、を酸化した場合の Kr/〇プラズマ酸化膜の成長レートを熱酸化膜の成長レートと比較して示している。

[0053] 図 4を参照するに、 Kr/Oプラズマ酸化膜では熱酸化膜の場合よりもはるかに大きな成長レートが得られており、活性な原子状酸素〇*を使った S i基板の酸化が非常に効率良く進むことが示されている。さらに図 4より、 Kr/Oプラズマ酸化膜では、 Si 原子の面密度がより大きな（111)面、（110)面上での成長レートが、（100)面上での成長レートよりも小さくなつてレ、る事が分かる。これは原料供給律速プロセスから導かれる帰結と一致しており、このようにして形成したプラズマ酸化膜は、優れた膜質を有している事が示唆される。

[0054] これに対し、 Si基板の（111)面、（110)面上に熱酸化膜を形成した場合には、 (10

0)面上に熱酸化膜を形成した場合よりも酸化膜の成長レートが大きくなつており、 (1 11)面、（110)面上に形成されている熱酸化膜は膜質が劣ることを示唆している。

[0055] 続く図 5は、このようにして形成された Kr/Οプラズマ酸化膜と熱酸化膜とで界面準位密度を比較した結果を示す。

図 5を参照するに、 Kr/Oプラズマ酸化膜ではシリコンの（100)面上に形成された場合でも（111)面、（110)面上に形成された場合でも、界面準位密度は (100)面上に形成された熱酸化膜の界面準位密度よりも低ぐ非常に高品質な酸化膜が得られているのがわかる。

[0056] これに対し、シリコンの（111)面、（110)面上に形成された熱酸化膜では、図 4の結果から予測された通り界面準位密度が非常に大きぐ本例に示す MOSトランジスタのゲート絶縁膜に使用した場合には、キャリアの捕獲によるしきい値電圧の変化やゲートリーク電流の増大など、様々な問題が生じると考えられる。

[0057] こうして、上記ゲート絶縁膜薄膜形成方法を M〇Sトランジスタのゲート絶縁膜の形成手段として適用することにより、シリコン基板の（100)面のみならず（110)面や（11

1)面に対してゲート絶縁膜を形成することの有効性が本発明の実施の形態において示唆された。

[0058] 次に、上述した有効性に裏づけされた本発明の実施の形態の MISトランジスタの構成について以下に詳しく説明する。図 6、図 7は、立体構造にした pチャネル MOSトランジスタの構成例である。

[0059] ただし図 7は、図 6の一部を取り出して示した図である。

図 6に一例として示した pチャネル MOSトランジスタ 700は、図 7に示すように p型領域が形成された（100)面を主面とする S i基板 702に形成されている。

[0060] 図 7に示すように、上記 Si基板 702の p型領域には幅が Wで高さが Hの凸部 704が形成される。同図に示されているように上記凸部 704の頂面は（100)面により、両側壁面は（110)面により画成されてなる。

[0061] 図 6の S i基板 702上には、先に図 1で説明したプラズマ処理装置 100によりシリコン酸化膜が一様に形成されており、さらにその上に、図 6に示すポリシリコンゲート電極 706が Si基板 702の上記 p型領域に形成されている。さらにかかるゲート電極 706のパターユングに伴って上記シリコン酸化膜もパターユングされ、上記ゲート電極 706 に対応してゲート絶縁膜 708が同図に示す太い実線と破線で囲まれた面に形成される。

[0062] さらに図 6の pチャネル MOSトランジスタ 700では、上記 p型領域において上記ゲート電極 706を自己整合マスクに p型不純物をイオン注入することにより、上記ゲート電極 706の両側に、上記凸部 704をも含んで p型拡散領域 710aおよび 710bが同図に示されるように形成される。その結果、上記 S i基板 702上の上記 p型領域に pチヤネル MOSトランジスタ 700が形成される。

[0063] 本例に示す pチャネル MOSトランジスタ 700では、ゲート長 Lを有し、上記ゲート電極 706は、 S i基板 702の平坦部を、上記凸部 704のそれぞれの側において、ゲート幅 W'/2で覆う。その結果、上記ゲート電極 706の（100)面上におけるゲート幅は、上記凸部 704Aの頂部を含めて、 W+W'により与えられる。これに対し、上記ゲート電極 706の（110)面上におけるゲート幅は両側壁面に形成されているので 2Hで与られる。

[0064] そして、このように構成される pチャネル M〇Sトランジスタにおいて電圧が印加されると、同図に斜線で示したように、正孔が移動するチャネルがゲート絶縁膜 708に沿つて Si基板 702中に生成される。

[0065] 上述した構成によると、上記 p型領域に形成される pチャネル MOSトランジスタ 700 の電流駆動能力は、式/ i (W+W + 2 μ Ηにより与えられるようになる。ただし

pi P2

β は、（100)面における正孔移動度を、 μ は（110)面における正孔移動度を表 pi P2

す。

[0066] なお、本例に示した pチャネル M〇Sトランジスタの構成においては、主面となる（10

0)面以外の結晶面を構成するために両側壁面を有する凸状の構成としたが、この側壁面を片面のみとする構成としても良い。

[0067] また、上記 W'が上記 Hに対して十分小さくなるようにゲート幅を構成することにより素子面積を十分に小さくすることもできる。この場合には、チャネル幅は Hと Wの長さのみに依存させることができる。

[0068] 以上のように構成した pチャネル M〇Sトランジスタにおいては、異なる面方位を有する半導体基板とゲート絶縁膜とのそれぞれの界面で低界面準位密度を実現でき、フリツ力雑音を低減できる。また、さらに、同図の斜線で示したチャネル構造をとることによって、チャネル長変調効果を低減させることが可能になるので、良好な電気的特性が安定して得られる。このように凸状に構成された MOSトランジスタは素子毎の電気的特性のバラツキを低下させ、より安定な素子となる。

[0069] さらに、このように上記立体構造にした pチャネル MOSトランジスタでは、 pチャネル MOSトランジスタのゲート幅を半導体基板の主面（例えば（100)面など）だけではなく上述したように異なる方位面に配向する結晶面（例えば（110)面など）に対しても獲得できる。また、主面を使用せずに上記凸部のみでゲート幅を獲得することもできる。そのため、 p型拡散領域 710a及び 710bの間にゲート絶縁膜に沿って生成されるチャネルは、主面以外の他の結晶面にぉレ、ても生成されることとなる。

[0070] このように、上記チャネルにおける電気的特性は上述したように何れの結晶面に対しても良好である（すなわち、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量の低下が抑制される）ため、上記 W+W'の値に替わって Hの値を大きくとって同図の上方向に対してチャネル幅を稼ぐことができ、 pチャネル M〇Sトランジスタの素子面積を実質的に小さくすることが可能となる。

[0071] なお、上記構成例では Si基板の（100)面を主面として（110)面を側壁面としたが、

(100)面、（110)面、（111)面を任意に組み合わせてトランジスタを構成してもよぐ何れの場合であっても上述した効果が同様に得られる。

[0072] また、上記構成例では pチャネル MOSトランジスタについて説明した力 nチャネル MOSトランジスタにおいても上記同様に立体構造にすることができ、上記同様な効果を得る事ができる。

[0073] 次に、上記立体構造の MOSトランジスタの構成を移動度の小さレ、 pチャネル M〇S トランジスタのみに適用した CMOS (Complementary Metal Oxide Semiconductor)トランジスタの構成を示す。

[0074] 図 8、 9は、 pチャネル M〇Sトランジスタ及び nチャネル MOSトランジスタ力、らなる C MOSトランジスタの構成例である。

ただし図 9は、図 8の一部を取り出して示した図である。

[0075] 図 8の CMOSトランジスタ 900は、図 9に示されるように素子分離領域 905により隔てられた n型領域 Aと p型領域 Bとが形成された（100)面を主面とする S i基板 910上に形成されており、 P型領域 Bには幅が W で両側壁面の高さが Hの凸部 910Bが

IB B

形成されている。図 9よりわかるように、上記凸部 910Bの頂面は（100)面により、側壁面は（110)面により画成されている。

[0076] 図 9の S i基板 910上には、先に図 1で説明したプラズマ処理装置 100によりシリコン酸化膜が一様に形成されており、さらにその上に、図 8に示すポリシリコンゲート電極 930Aおよび 930B力それぞれ領域 Aおよび領域 B上に形成されている。さらにか力るゲート電極 930Aおよび 930Bのパターエングに伴って上記シリコン酸化膜もパターニングされ、上記ゲート電極 930Aに対応してゲート絶縁膜 920A力またゲート電極 930Bに対応してゲート絶縁膜 920B力同図に示される太い実線及び破線に囲まれた面に形成される。

[0077] さらに図 8の CMOSトランジスタ 900では、上記 n型領域 Aにおいて、上記ゲート電極 930Aを自己整合マスクに n型不純物をイオン注入することにより、上記ゲート電極 930Aの両側に n型拡散領域 910aおよび 910bが形成される。また、上記 p型領域 B においては上記ゲート電極 930Bの両側に、上記凸部 910Bをも含んで p型拡散領域 910cおよび 910dが形成される。その結果、上記 S i基板 910上には上記 n型領域 Aに nチャネル MOSトランジスタ 940A力また上記 p型領域 Bに pチャネル M〇Sトランジスタ 940Bが形成される。

[0078] 本例に示す CMOSトランジスタ 900では、 nチャネル MOSトランジスタ 940Aはゲート長 L を有し、また pチャネル MOSトランジスタ 940Bはゲート長 L を有する。

gA gB

[0079] 本例に示す nチャネル MOSトランジスタにおいては、上記ゲート電極 930Aが S i 基板 910の（100)面を同図に示すように幅 Wで覆う。その結果、 nチャネル M〇Sト

A

ランジスタのゲート幅は W によって与えられる。

A

[0080] また、他方の pチャネル M〇Sトランジスタにおいては、上記ゲート電極 930Bは、 S i基板 910の平坦部を、上記凸部 910Bのそれぞれの側において、ゲート幅 W /2

2B で覆う。その結果、当該 pチャネル MOSトランジスタにおいては、上記ゲート電極 93 0Bの（100)面上におけるゲート幅は上記凸部 910Bの頂部を含めて W +W によ

IB 2B り与えられ、上記ゲート電極 930Bの（110)面上におけるゲート幅は両側壁面に形成されているので 2H によって与えられる。

B

[0081] そして、このように構成される CMOSトランジスタに電圧が印加されると、同図に斜線で示したように、 n型領域 Aにおいては電子が移動するチャネルがゲート絶縁膜 92 OAに沿って Si基板 910中に生成され、 p型領域 Bにおいては正孔が移動するチヤネルがゲート絶縁膜 920Bに沿って Si基板 910中に生成される。

[0082] 上述した構成によると、上記 n型領域 Aに形成される nチャネル MOSトランジスタ 94 OAの電流駆動能力は、式/ i W により与えられるようになる。ただし/ i は、（100) nl A nl

面における電子移動度を表す.

一方、上記 p型領域 Bに形成される pチャネル MOSトランジスタ 940Bの電流駆動能力は、式 μ (W +W ) + 2 /i H により与えられるようになる。ただし/ i は、（1 pi IB 2B p2 B pi

00)面におけるホール移動度を、 μ は（110)面におけるホール移動度を表す。

2

[0083] そこで、本例に示す立体構造の CMOSトランジスタ 900では、上記 pチャネル MO Sトランジスタ 940Bの凸部 910Bの幅及び高さを、式 μ W = μ (W +W ) + 2 nl A pi IB 2B μ Hが満足されるように設定することで、 nチャネル MOSトランジスタ 940Aの電流 p2 B

駆動能力と pチャネル M〇Sトランジスタ 940Bの電流駆動能力とを平衡させることができるようになる。

[0084] 特に、力かる構成において、 W =W +W 、： L =L として上記凸部 910Bの高

A IB 2B gA gB さ Hを上記式が満足されるように設定すれば、 nチャネル MOSトランジスタ 940Aと p

B

チャネル MOSトランジスタ 940Bとの素子面積を同一にして、互いの電流駆動能力を平衡させることができるようになる。

[0085] なお、本例に示した pチャネル M〇Sトランジスタの構成においては、主面となる（10

[0086] 以上のように構成した CMOSトランジスタにおいては半導体基板とゲート絶縁膜との界面で低界面準位密度を実現できるので、フリツ力雑音を低減でき、良好な電気的特性が安定して得られる。そのため、このように構成された CMOSトランジスタは、素子における電気的特性のバラツキを低下させた、より安定な素子となりうる。特に、せることができるので、互いの MOSトランジスタの電気的特性のばらつきによる駆動能力の低下等を抑えることが可能となる。

[0087] さらに、 pチャネル MOSトランジスタを立体構造にした CMOSトランジスタでは、 pチャネル MOSトランジスタのゲート幅を Si基板の主面 (例えば（100)面など）だけではなく主面に形成した凸部の異なる方位面に配向する結晶面 (例えば（110)面など）に対しても獲得できる。そのため、 p型拡散領域 910c及び 910dの間にゲート絶縁膜に沿って生成されるチャネルは、半導体基板の主面のみならずその他の結晶面においても生成されることとなる。そして、上記チャネルにおける電気的特性は上述したように何れの結晶面に対しても良好である（すなわち、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量の低下が抑制される）ため、上記式 W +W の値に替わって Hの値を大きくとって同図の上方向に対してチヤ

IB 2B B

ネル幅を稼ぐことができ、 nチャネル M〇Sトランジスタの素子面積に合わせて pチヤネル MOSトランジスタの素子面積を小さくすることが可能となる。

[0088] なお、上記構成例では Si基板の（100)面を主面として（110)面を側壁面としたが、

[0089] 図 10A 10Cは、シリコン基板のそれぞれ（100)面、（111)面、および (110)面上に,図 1のプラズマ処理装置 100によりシリコン酸化膜を形成し、力かるシリコン酸化膜をゲート絶縁膜として Pチャネル MOSトランジスタを形成した場合のドレイン電圧対規格化ドレイン電流特性である。ただし図 10A、 10Bでは、シリコン酸化膜を上記 Kr/ Oプラズマ処理により形成した場合と熱酸化処理により形成した場合の両方を示し

2

ている。これに対し、図 10Cでは、熱酸化処理では（110)面上に酸化膜が形成できないため、 Kr/Oプラズマ処理により形成したゲート酸化膜の例のみを示している。

2

図 10Aの結果は、ゲート長が 10 μ mでゲート幅が 50 μ mの ρチャネル MOSトランジスタについてのものであり、図 10B、 10Cの結果は、ゲート長が 10 z mでゲート幅が 300 μ mの pチャネル MOSトランジスタについてのものである。

[0090] 図 10A 10Cを参照するに、 pチャネル M〇Sトランジスタのドレイン電流、従って相互コンダクタンスないし電流駆動能力は、トランジスタをシリコンの（100)面以外の結晶面、例えば（111)面あるいは（110)面上に形成することにより増大させることが可能であること、特に pチャネル MOSトランジスタをシリコンの（111)面上に形成した場合に（100)面上に形成した pチャネル MOSトランジスタの約 1. 3倍の電流駆動能力が得られること、また（110)面上に形成した場合には約 1. 8倍の電流駆動能力が得られることがわ力る。

[0091] 以上のデータにおいても示される通り、図 6及び図 8に異なる方位面に配向した結晶面を使って立体構造で構成された MOSトランジスタの電流駆動能力は高いことが実証される。

[0092] なお、上述した立体構造の MISトランジスタや CMOSトランジスタは様々な回路に適用できる。

例えば、本発明の実施形態の CMOSトランジスタをパストランジスタ回路やインバータ回路やプッシュプノレ増幅器などに適用できる。この場合、 CMOSトランジスタにグ特性等を揃えることが可能になるため、そこから出力される出力信号歪を大幅に低減できる。

[0093] また、例えばデジタル回路の NAND回路、 N〇R回路などに適用することも可能である。さらに、上述した回路には CMOSトランジスタを使用せずに nチャネル MOSトランジスタまたは pチャネル MOSトランジスタを適用することも可能である。

[0094] また、本発明の実施の形態における MISトランジスタ或いは CMOSトランジスタは、アナログ回路にも当然適用できる。

以上述べたように、本発明の実施形態によれば、素子面積を決定する所定の結晶面に突出して形成される他の結晶面に対してチャネル幅を獲得できる。そして、夫々の結晶面に沿って生成されるチャネルにおいて、チャネル幅の単位長さあたりの、トランジスタを駆動させるために有効となるエネルギー量の低下を大幅に抑制できる。そのため、素子面積の増大を抑制しながら、さらなるチャネル幅の獲得が実質的に可能なものとなる。

[0095] また、 CMOSトランジスタの素子面積を直接的に大きくしている pチャネル MOSトランジスタの素子面積を小さく形成できるので、 CMOSトランジスタを小型化することが可能となる。

[0096] さらに、 pチャネル MOSトランジスタの素子面積を nチャネル MOSトランジスタの素子面積に近づける、或いは同等の大きさにした場合においても、 pチャネル MOSトランジスタの素子面積を広げる方向とは異なる方向にチャネルを生成させているので、互いの電流駆動能力を素子面積をばらっかせることなく一致させることが可能となる

[0097] なお、本発明は、その精神または主要な特徴から逸脱することなぐ他のいろいろな形で実施することができる。そのため、前述の実施例はあらゆる点で単なる例示にすぎず、限定的に解釈してはならない。本発明の範囲は、特許請求の範囲によって示すものであって、明細書本文には、なんら拘束されなレ、。さらに、特許請求の範囲の均等範囲に属する変形や変更は、すべて本発明の範囲内のものである。

Claims

請求の範囲

[1] 半導体基板に形成される MISトランジスタであって、

表面が少なくとも二つの異なる結晶面を有する凸部を主面に対して構成する半導体基板と、

前記凸部の表面を構成する前記少なくとも二つの異なる結晶面の各々の少なくとも一部を覆うゲート絶縁膜と、

前記半導体基板と電気的に絶縁されるように前記ゲート絶縁膜を介して構成され、かつ前記凸部の表面を構成する前記少なくとも二つの異なる結晶面の各々に対して構成されるゲート電極と、

前記凸部の表面を構成する前記少なくとも二つの異なる結晶面の各々に面して前記凸部中に形成され、かつ前記ゲート電極の両側にそれぞれ形成される同一導電型拡散領域と、

を有することを特徴とする MISトランジスタ。

[2] 前記ゲート電極の両側に夫々形成された前記同一導電型拡散領域間に前記ゲート絶縁膜に沿って生成されるチャネルのチャネル幅は、前記少なくとも二つの異なる結晶面に沿って生成される各チャネルのチャネル幅の総和で示される、

ことを特徴とする請求の範囲第 1項に記載の MISトランジスタ。

[3] 前記ゲート絶縁膜は、前記凸部の表面を構成する前記少なくとも二つの異なる結晶面の各々の少なくとも一部を、前記少なくとも二つの異なる結晶面に渡って連続して覆う、ことを特徴とする請求の範囲第 1項または第 2項に記載の MISトランジスタ。

[4] 半導体基板に形成される MISトランジスタであって、

前記主面及び前記凸部の表面を構成する前記少なくとも二つの異なる結晶面の各々の少なくとも一部を覆うゲート絶縁膜と、

前記半導体基板と電気的に絶縁されるように前記ゲート絶縁膜を介して構成され、かつ前記主面及び前記凸部の表面を構成する前記少なくとも二つの異なる結晶面の各々に対して構成されるゲート電極と、前前記記主主面面及及びび前前記記凸凸部部のの表表面面をを構構成成すするる前前記記少少ななくくとともも二二つつのの異異ななるる結結晶晶面面のの各各々々にに面面ししてて前前記記凸凸部部中中にに形形成成さされれ、、かかつつ前前記記ゲゲーートト電電極極のの両両側側ににそそれれぞぞれれ形形成成さされれるる同同一一導導電電型型拡拡散散領領域域とと、、

をを有有すするるここととをを特特徴徴ととすするる MMIISSトトラランンジジススタタ。。

[[55]] 前前記記主主面面にに沿沿っってて生生成成さされれるるチチャャネネルルののチチャャネネルル幅幅力力前前記記少少ななくくとともも二二つつのの結結晶晶面面のの内内のの前前記記主主面面とと異異ななるる結結晶晶面面にに沿沿っってて生生成成さされれるるチチャャネネルルののチチャャネネルル幅幅にによよつつてて補補わわれれるる、、

ここととをを特特徴徴ととすするる請請求求のの範範囲囲第第 44項項にに記記載載のの MMIISSトトラランンジジススタタ。。

[[66]] 前前記記ゲゲーートト絶絶縁縁膜膜はは、、前前記記主主面面及及びび前前記記凸凸部部のの表表面面をを構構成成すするる前前記記少少ななくくとともも二二つつのの異異ななるる結結晶晶面面のの各各々々のの少少ななくくとともも一一部部をを、、前前記記主主面面及及びび前前記記少少ななくくとともも二二つつのの異異ななるる結結晶晶面面にに渡渡っってて連連続続ししてて覆覆うう、、ここととをを特特徴徴ととすするる請請求求のの範範囲囲第第 44項項ままたたはは第第 55 項項にに記記載載のの MMIISSトトラランンジジススタタ。。

[[77]] 請請求求のの範範囲囲第第 11項項ままたたはは第第 44項項にに記記載載のの MMIISSトトラランンジジススタタはは、、単単一一ののトトラランンジジススタタででああるる。。

[[88]] 前前記記半半導導体体基基板板ははシシリリココンン基基板板でであありり、、

前前記記ゲゲーートト絶絶縁縁膜膜はは前前記記シシリリココンン基基板板のの表表面面をを所所定定のの不不活活性性ガガススにによよるるププララズズママにに曝曝ししてて水水素素をを除除去去すするるここととにによよりり形形成成さされれ、、前前記記シシリリココンン基基板板とと前前記記ゲゲーートト絶絶縁縁膜膜ととのの界界面面ににおおけけるる前前記記水水素素のの含含有有量量がが面面密密度度換換算算でで iioonn//ccmm²²以以下下ととななるる、、ここととをを特特徴徴ととすするる請請求求のの範範囲囲第第 11項項ままたたはは第第 44項項にに記記載載のの MMIISSトトラランンジジススタタ。。

[[99]] 前前記記半半導導体体基基板板ははシシリリココンン基基板板でであありり、、

前前記記主主面面及及びび前前記記少少ななくくとともも二二つつのの異異ななるる結結晶晶面面はは、、（（110000))面面、、（（111100))面面、、ままたたはは ((111111))面面のの内内のの、、少少ななくくとともも互互いいにに異異ななるる何何れれかか二二つつのの結結晶晶面面ででああるる、、

ここととをを特特徴徴ととすするる請請求求のの範範囲囲第第 88項項にに記記載載のの MMIISSトトラランンジジススタタ。。

[[1100]] nnチチャャネネルル MM〇〇SSトトラランンジジススタタがが半半導導体体基基板板のの主主面面にに対対ししててののみみ形形成成さされれたた、、前前記記 nn タタででああっってて、、

前前記記ゲゲーートト絶絶縁縁膜膜がが酸酸化化膜膜でであありり、、前記同一導電型拡散領域が p型拡散領域である、

請求の範囲第 1項または第 4項に記載の MISトランジスタによって構成される、ことを特徴とする CMOSトランジスタ。

[11] nチャネル M〇Sトランジスタが半導体基板の主面に対してのみ形成された、前記 n タであって、前記ゲート絶縁膜が酸化膜であり、

前記同一導電型拡散領域が p型拡散領域である、

請求の範囲第 8項に記載の MISトランジスタによって構成される、

ことを特徴とする CMOSトランジスタ。

[12] (100)結晶面を主面に有するシリコン基板上に nチャネル MOSトランジスタと pチヤネル MOSトランジスタが構成される CMOSトランジスタであって、

前記 nチャネル MOSトランジスタは、

前記主面のみの一部を覆うゲート酸化膜と、

前記シリコン基板と電気的に絶縁されるように前記ゲート酸化膜を介して前記主面に構成されるゲート電極と、

前記主面に面して前記シリコン基板中に形成され、かつ前記ゲート電極の両側にそれぞれ形成される n型拡散領域と、

によって構成され、

前記 pチャネル MOSトランジスタは、

前記同一導電型拡散領域が p型拡散領域であり、

前記ゲート絶縁膜がゲート酸化膜であり、

前記少なくとも二つの結晶面の内、一方の結晶面が前記（100)結晶面であり、他方の結晶面が（110)結晶面である、

[13] 前記 pチャネル M〇Sトランジスタ及び前記 nチャネル MOSトランジスタにおいて、各々の電流駆動能力は平衡し、かつ各々の素子面積は同一である、ことを特徴とする請求の範囲第 11項に記載の CMOSトランジスタ。